電子・電気回路の製造方法
【課題】 より簡便な印刷装置を用いて、大型な電子・電気回路をアライメント精度良く製造可能な電子・電気回路の製造方法を提供する。
【解決手段】 印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法である。特定の波長の光又は電磁波を透過する基板１００の裏面に、光又は電磁波の透過率の低いアライメントマーク１１〜１９（マークパターン）を配置し、基板１００の上面から光又は電磁波を照射し、アライメントマーク１１〜１９の位置を検出することによりアライメントを行い、素子の各構成要素を印刷法を用いて形成する。
【解決手段】 印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法である。特定の波長の光又は電磁波を透過する基板１００の裏面に、光又は電磁波の透過率の低いアライメントマーク１１〜１９（マークパターン）を配置し、基板１００の上面から光又は電磁波を照射し、アライメントマーク１１〜１９の位置を検出することによりアライメントを行い、素子の各構成要素を印刷法を用いて形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印刷法を用いた電子・電気回路の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）は液晶ディスプレイやＥＬディスプレイなどの表示装置用の画素スイッチング素子として広く用いられている。また、近年では同一基板上で画素アレイのドライバ回路もＴＦＴによって形成される例が増えている。
【０００３】
従来、こうしたＴＦＴはアモルファスや多結晶のシリコンを用いてガラス基板上に作成されていた。しかし、こうしたシリコンを用いたＴＦＴの作成に用いられるＣＶＤ装置は非常に高額であり、ＴＦＴを用いた表示装置などの大面積化は製造コストの大幅な増加を伴うという問題点があった。
【０００４】
また、アモルファスや多結晶のシリコンを成膜するプロセスは極めて高い温度で行われるため、基板として使用可能な材料が限られており、軽量な樹脂基板等が使用できないといった制限があった。
【０００５】
さらに、こうした従来型のＴＦＴの作製工程では、真空成膜、フォトリソグラフィー、エッチングなどの技術が多用されている。このような技術を用いたデバイス製造では、投入した材料の一部分のみがデバイスを形成するために使用され、大部分の材料は廃棄される。また、フォトレジスト、現像液、剥離液などデバイスの構成材料ではない間接的な資材が大量に使用されて廃棄される。
【０００６】
このように従来の技術に基づくデバイス製造では、製造時の環境負荷が大きい。こうした課題に対処する方法として、印刷手法を応用したデバイス製造の試みが始まっている。印刷手法では、デバイスを形成するために必要な部分のみに材料が投入され、必要最小限の材料使用量と最小限の廃棄物量で、環境負荷の小さなデバイス製造が可能になると期待されている。これに関連する技術として、例えば、特開平９−２２６２２４号公報（特許文献１）がある。
【０００７】
印刷法で作製されるＴＦＴの半導体チャネルの材料としては、従来のアモルファスや多結晶のシリコンに代えて、有機半導体、カーボンナノチューブ（ＣＮＴ）あるいは酸化物ナノワイヤなどが候補として提案されている。
【０００８】
これらの候補とされる半導体材料のうち、ＣＮＴは、以下のような特徴を有している。ＣＮＴは炭素のみからなる筒状炭素分子であり、炭素原子の六員環で構成されるグラフェンシートを巻いた構造をとっている。１枚のグラフェンシートを丸めて筒状になったＣＮＴは、単層ナノチューブ（ＳＷＮＴ）とよばれ、直径の異なる円筒状のカーボンナノチューブが複数層積層されたＣＮＴは、多層ナノチューブ（ＭＷＮＴ）と呼ばれる。
【０００９】
ＳＷＮＴの直径は約１ｎｍ、ＭＷＮＴは数十ｎｍ程度である。ＣＮＴでは、直径の違い以外に、グラフェンシートを丸める向きの違い、即ち、円周方向に対する炭素原子の六員環の配向の違いによって、らせん度（カイラリティ）の異なる種々のカーボンナノチューブ、例えば、らせん型カーボンナノチューブ、ジグザグ型カーボンナノチューブ、アームチェア型カーボンナノチューブ等がある。ＳＷＮＴでは、らせん度（カイラリティ）の違いにより、金属性と半導体性の両方の性質が現れる。
【００１０】
ＳＷＮＴは、例えば化学的気相成長法（ＣＶＤ）によって合成することができる。合成されたＣＮＴは、機械的にも、化学的にも安定である。したがって、成長したＣＮＴを取り出してきて、適当な溶液中に分散させ、ＣＮＴインクを作製することができる。このＣＮＴインクを、基板上に塗布・印刷することによって、ＣＮＴのランダムネットワークを堆積し、チャネル層を形成することが可能である。
【００１１】
E. S. Snow et al., Applied Physics Letters, vol. 82, p.2145, (2003)（非特許文献１）では、このようにして形成されたＣＮＴのランダムネットワークでは、多くの接触が形成されてカーボンナノチューブ間の接続が発生し、薄膜トランジスタのチャネル層に利用することができると報告している。
【００１２】
非特許文献１によれば、チャネル層における単層カーボンナノチューブの密度が１本／μｍ2程度の時には、ｏｎ／ｏｆｆ比が５桁、移動度が７ｃｍ2／Ｖｓが得られ、良好な薄膜トランジスタ（ＴＦＴ）が実現できたとしている。
【００１３】
また、最近では結晶性に優れ、半導体性を有する酸化亜鉛のナノワイヤを複数本用いてチャネルを構成したＴＦＴについて、Duk-Il Suh, Seung-Yong Lee, Jung-Hwan Hyung, Tae-Hong Kim, Sang-Kwon Lee, J. Phys. Chem. C, vol. 112, p. 1276-1281, (2008) （非特許文献２）などで報告がなされている。
【００１４】
ＣＮＴのランダムネットワークは、前述したように、ＣＮＴの分散液を塗布あるいは印刷することで形成できる。このプロセスは大面積化が安価に実現可能であると共に、そのプロセス温度が低く、基板として用いる材料を選択する際の制限が少ない。そのため、従来から用いられている、ガラス基板上に形成されたシリコン系のＴＦＴに比べて、大幅に製造コストを抑えることが可能である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平９−２２６２２４号公報
【非特許文献】
【００１６】
【非特許文献１】E. S. Snow et al., Applied Physics Letters, vol. 82, p.2145, (2003)
【非特許文献２】Duk-Il Suh, Seung-Yong Lee, Jung-Hwan Hyung, Tae-Hong Kim, Sang-Kwon Lee, J. Phys. Chem. C, vol. 112, p. 1276-1281, (2008)
【発明の概要】
【発明が解決しようとする課題】
【００１７】
大面積の半導体装置を安価に製造するためには、チャネルを形成する半導体材料のみならず、配線、電極、絶縁体など半導体素子を構成する全ての要素を印刷法で形成することが望ましい。印刷法を用い、必要最小限の材料で必要な箇所のみにパターンを形成することで、従来の半導体製造に比較して、製造時の投入資材とエネルギーを大幅に低減することができる。また、製造時に生じる廃棄物も大幅に低減することができ、環境負荷が小さくなる。しかしながら、半導体素子を構成する全ての要素を印刷法で形成するには課題がある。
【００１８】
製造上の最も大きな課題として、半導体素子の各構成要素を形成する際のアライメントが挙げられる。１つのＴＦＴを作成する場合でも、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極、チャネル層のそれぞれの要素を正確にアライメントし、形成する必要がある。精度の高いアライメントが必要な場合には、通常、アライメントずれは回転とオフセットの主に２つの成分に分解して補正される。
【００１９】
このうち、回転によるずれは、製造する製品の大きさに依存する。同じ精度の回転ずれが生じているとして、サイズが１０ｃｍの製品に対し、１ｍの製品では１０倍のパターンずれが生じる。フォトリソグラフィーでは、こうした回転ずれは、基板ステージあるいはマスクステージの回転機構により補正される。しかし、より大型な基板の使用が前提である印刷装置で、このような回転機構を設けることは装置を複雑化し、印刷装置のコストを増大させるため得策ではない。
【００２０】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、より簡便な印刷装置を用いて、大型な電子・電気回路をアライメント精度良く製造可能な電子・電気回路の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の一態様では、印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法であって、
特定の波長の光又は電磁波を透過する基板の裏面に、上記光又は電磁波の透過率の低いマークパターンを配置し、
上記基板の上面から上記光又は電磁波を照射し、
上記マークパターンの位置を検出することによりアライメントを行い、
上記素子の各構成要素を、上記印刷法を用いて形成することを特徴とする。
【００２２】
また、本発明の他の態様では、印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法であって、
特定の波長の光又は電磁波を透過する基板の裏面に、上記光又は電磁波の透過率の低いマークパターンが形成された支持基板を配置し、
上記基板の上面から上記光又は電磁波を照射し、
上記マークパターンの位置を検出することによりアライメントを行い、
上記電子・電気素子の各構成要素を、上記印刷法を用いて形成することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、より簡便な印刷装置を用いて、大型な電子・電気回路をアライメント精度良く製造することができる。この結果、低コストで、歩留まりが高く、大型な電子・電気回路を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図であり、（ａ）は平面図、（ｂ）は図１（ａ）中のＡ−Ｂで示される断面図である。
【図２】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図３】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図４】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図５】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図６】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図７】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図８】本発明の第２の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【発明を実施するための形態】
【００２５】
最初に、本発明の理解を容易にするために、本発明の原理について説明する。
【００２６】
例えば、ＴＦＴに代表される、複数の構成要素からなる電子素子を製造する際に、各構成要素を相対的に正確な位置に配置することが重要である。例えば、前記のＴＦＴの場合には、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極、チャネル層のそれぞれの要素をアライメントし、正確に配置しなければ性能が低下するのみならず、機能する素子の歩留まりが低下する。
【００２７】
アライメントずれの成分は、主にオフセットによるものと、回転によるものに分解することができる。このうち、オフセットの成分は基板あるいはマスクパターンの前後・左右の微小な調整により除去することができる。回転によるずれは、ある基準点をとり、その基準点からの距離Ｌと、基板とマスクパターンの相対的な角度差θを用いると、前後方向には、
Δｙ＝Ｌ×ｓｉｎ（θ） （１）
左右方向には、
Δｘ＝Ｌ×ｃｏｓ（θ） （２）
それぞれ、（１）式、（２）式で規定される変位が生じる。この変位量は、製品基板上で、前述のある基準点からの距離Ｌにより異なっていることに注意する必要がる。製品の基板サイズが小さく、製造上許容されるずれ量より、これらの変位量が充分小さいときには、前述のオフセットの一部として、オフセットによる補正の中に押し込めることも可能である。
【００２８】
しかしながら、基板サイズが大きくなり、（１）、（２）式中のＬが大きくなると、これらの変位量は無視できない。通常、これらの回転による変位量を補正するためには、基板あるいはマスクパターンの少なくとも一方を回転させる機構を設けて、調整する必要がある。一般に、回転機構は、基板およびマスクパンが大きくなるにつれて、装置が大型化し複雑化する。
【００２９】
大型な基板の中で、形成する電子・電気回路を一定の領域に区切って分割し、一度に印刷する範囲を小さくすることにより、前記の（１）、（２）式中のＬを実効的に小さくすることは可能である。しかしこの方法を用いる場合には、領域分割する分割数に応じてアライメントマークの数を増やす必要がある。
【００３０】
印刷では、液体材料インクを使用するため、パターン形成の精度は、下地の微小な段差あるいは下地と材料インクの濡れ性など、下地の表面状態に強く依存する。一般に、アライメントマークは、基板上に基板とは異なる材料を用いて形成する。このアライメントマークと印刷形成する回路要素と接する、あるいはオーバーラップするなどの干渉が生じると、印刷不良を引き起こす。
【００３１】
したがって、アライメントマークは、このような、素子・回路パターンと干渉することがないように、細心の注意を払って、形状、配置などを決定する必要がある。領域分割して、複数のアライメントマークを設ける場合には、アライメントマークの占有面積が増大するので、マークの形状、配置が非常に困難になってくる。
【００３２】
本発明の印刷法による電子・電気回路の製造では、こうしたアライメントマークを基板の裏面に形成する。そのため、分割印刷のために、多数のアライメントマークを配置する場合においても、素子・回路パターンとアライメントマークの干渉による印刷不良のリスクを低減させることができる。
【００３３】
この製造方法は、多数のアライメントマークを使用する分割印刷において、特に効果が大きい。また、分割印刷を行うことで、回転ずれによるアライメントずれの許容量が大きくなり、製造歩留まりが向上する。
【００３４】
また、回転ずれを補正する場合にも、１回の分割印刷による回転補正を行うことで、対応できる。特に、インクジェット法、インクディスペンス法などに代表される印刷データが数値で与えられる無版印刷法を用いる場合には、ずれ補正に伴う座標変換の演算の規模を小さくすることができる。この結果、製造時のスループットが向上し、結果として製造コストを低減することができる。
【００３５】
このように、本発明によれば、高性能でかつ均一性、信頼性に優れた半導体素子を低コストで供給することができる。また、本発明の製造方法は、大面積である電子・電気回路の印刷製造に適しており、大規模な表示装置、センサアレイなどを低コストで製造することが可能となる。
【００３６】
次に、本発明の実施の形態を図面を参照して説明する。
【００３７】
（第１の実施の形態）
本発明の第１の実施の形態に係る電子・電気回路の印刷製造法では、図１に示すように、裏面に複数のアライメントマーク１１〜１９を設けた基板１００を使用する。ここで、図１（ａ）は平面図、図１（ｂ）は、図１（ａ）中のＡ−Ｂで示される断面図を示している。
【００３８】
第１の実施の形態では、電子・電気回路の基板１００は９つの領域１〜９に分割されている。このような構成の下、それぞれの領域１〜９に、アライメントマーク１１〜１９が配置されている。
【００３９】
そして、第１の実施の形態では、特定の波長の光又は電磁波を透過する基板１００の裏面に、光又は電磁波の透過率の低いアライメントマーク１１〜１９（マークパターン）を配置し、基板１００の上面から光又は電磁波を照射する。そして、アライメントマーク１１〜１９の位置を検出することによりアライメントを行い、素子（例えば、ＴＦＴ）の各構成要素を印刷法を用いて形成する。このようにして、印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路（例えば、ＴＦＴアレイ）を製造する。
【００４０】
次に、第１の実施の形態に係る電子・電気回路の製造方法について詳細に説明する。
【００４１】
まず、図２に示すように、各領域１〜９において、それぞれ領域１〜９内に設けたアライメントマーク１１〜１９を用いてゲート電極２１〜２４を印刷する。図２は、第１から第４の領域１〜４までゲート電極２１〜２４を印刷形成した例を示している。
【００４２】
例えば、第１の領域１では、第１のアライメントマーク１１を用いて位置決めし、第１のゲート電極２１を印刷形成する。また、第２の領域２では、第２のアライメントマーク１２を用いて位置決めし、第２のゲート電極２２を印刷形成する。そして、順次、第４のゲート電極２４まで形成した。同様に、第９のゲート電極２９（図示せず）を印刷形成した後に、ゲート絶縁膜を印刷形成する。
【００４３】
図３では、第１から第４の領域１〜４までゲート絶縁膜３１〜３４を印刷形成した例を示している。
【００４４】
例えば、第１の領域１では、第１のアライメントマーク１１を用いてアライメントし、第１のゲート絶縁膜３１を印刷形成する。第２の領域２では、第２のアライメントマーク１２を用いてアライメントし、第２のゲート絶縁膜３２を印刷形成する。そして、順次、第４のゲート絶縁膜２４まで形成した。
【００４５】
ここで、例えば、第１のゲート絶縁膜３１と第１のアライメントマーク１１は、平面図的には接して干渉しているように見えるが、実際には、アライメントマーク１１は基板１００の裏面に設けられており（図１（ｂ）参照）、パターン干渉による印刷不良は生じない。同様に、第９のゲート絶縁膜３９（図示せず）を印刷形成した後に、チャネル層を形成する。
【００４６】
図４では、第１から第４の領域１〜４までチャネル層４２〜４４を印刷形成した例を示している。
【００４７】
例えば、第１の領域１では、第１のアライメントマーク１１を用いてアライメントし、第１のチャネル層４１を印刷形成する。第２の領域２では、第２のアライメントマーク１２を用いてアライメントし、第２のチャネル層４２を印刷形成する。そして、順次、第４のチャネル層４４まで形成した。同様に、第９のチャネル層４９（図示せず）を印刷形成した後に、ソース・ドレイン電極を形成する。
【００４８】
図５では、第１から第４の領域１〜４までに、ソース・ドレイン電極５１〜５４を印刷形成した例を示している。
【００４９】
例えば、第１の領域１では、第１のアライメントマーク１１を用いてアライメントし、第１のソース・ドレイン電極５１を印刷形成する。第２の領域２では、第２のアライメントマーク１２を用いてアライメントし、第２のソース・ドレイン電極５２を印刷形成する。そして、順次、第４のソース・ドレイン電極５４まで形成した。同様に、第９のソース・ドレイン電極５９（図示せず）を印刷形成した後に、各領域１〜９の素子を接続するためにグローバル配線を形成する。
【００５０】
図６のグローバル配線６１は、領域１と領域２のソース電極とを接続している。これは、領域１と領域２のアライメントマーク１１とアライメントマーク１２を用いて位置決めされている。同様にグローバル配線６２は領域２と領域３のアライメントマーク１２とアライメントマーク１３を用いて位置決めされ、領域２と領域３のソース電極とを接続している。
【００５１】
グローバル配線６５は、領域１と領域４のゲート電極を接続している。これは、領域１と領域４のアライメントマーク１１とアライメントマーク１４を用いて位置決めされている。同様にグローバル配線６６は領域２と領域５のアライメントマーク１２とアライメントマーク１５を用いて位置決めされ、領域２と領域５のゲート電極とを接続している。同様にして、図７に示すように、３ｘ３のＴＦＴアレイを製造することができる。
【００５２】
尚、これらのグローバル配線の印刷形成の手段としては、インクジェット法、インクディスペンス法などに代表される印刷データが数値で与えられる無版印刷法が適していることは自明である。
【００５３】
（第２の実施の形態）
本発明の第２の実施の形態に係る電子・電気回路の印刷製造法では、図８に示すように、分割された領域１〜９に対して、複数のアライメントマーク８１，８２を配置する。このとき、複数のアライメントマーク８１、８２から、分割された領域１〜９の回転ずれを見積もることができる。
【００５４】
印刷形成する手段が、インクジェット法、インクディスペンス法などに代表される印刷データが数値で与えられる無版印刷法を用いる場合に、ここで見積もられた回転ずれの量を補正した座標を演算しなおすことで、アライメント精度を向上させることができる。このとき、演算するべき座標のデータは、分割された領域１〜９内に限られるため、計算量を少なくし、印刷のスループットを向上させることができる。
【００５５】
また、全ての分割された領域１〜９の回転ずれをあらかじめ計測しおき、平均値を算出し、全ての分割された領域１〜９で同一の補正データを用いれば、さらに、印刷のスループットが向上できる。
【００５６】
（第３の実施の形態）
本発明の第３の実施の形態に係る電子・電気回路の印刷製造法では、分割された領域１〜９の印刷形成手法として、小型のスタンプを用いる。小型のスタンプを用いる場合には、スタンプに回転機構（図示せず）を設けておき、スタンプの回転機構により回転ずれを補正する方法も有効である。
【００５７】
このときに、各領域１〜９に形成された複数のアライメントマーク８１、８２（図８参照）により計測された回転ずれを、各領域１〜９毎に補正しても、あるいは、全領域１〜９の平均値を算出して全ての領域１〜９を回転ずれの平均値で補正して印刷しても、どちらの場合にも同様にアライメント精度の向上が期待できる。
【００５８】
（第４の実施の形態）
上記第１の実施の形態では、基板１００の裏面に、光又は電磁波の透過率の低いアライメントマーク１１〜１９（マークパターン）を配置したが、第４の実施の形態では、アライメントマーク１１〜１９が設けられた支持基板（図示せず）を使用する。
【００５９】
具体的には、第４の実施の形態では、印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造する。この際、特定の波長の光又は電磁波を透過する基板１００の裏面に、光又は電磁波の透過率の低いアライメントマーク１１〜１９（マークパターン）が形成された支持基板（図示せず）を配置する。そして、基板１００の上面から光又は電磁波を照射し、アライメントマーク１１〜１９の位置を検出することによりアライメントを行う。このようにして、電子・電気素子の各構成要素を、印刷法を用いて形成可能である。
【００６０】
（第５の実施の形態）
本発明の第５の実施の形態に係る電子・電気回路の印刷製造法では、製造される電気・電子回路が表示装置のように透過性が重要な場合には、製造時に使用したアライメントマーク１１〜１９を除去する。
【００６１】
上記本発明の実施の形態によれば、より簡便な印刷装置を用いて、大型な電子・電気回路をアライメント精度良く製造することができる。この結果、低コストで、歩留まりが高く、大型な電子・電気回路を提供することができる。
【００６２】
また、電子・電気回路を形成した後に、アライメントに使用したマークパターンを選択的に除去することが可能になり、ディスプレイなどの光透過特性が重要となる応用に対して効果がある。
【００６３】
このように、本発明の実施の形態では、電子・電気回路の製造では、アライメントマークを基板の裏面に形成する。そのため、分割印刷のために、多数のアライメントマークを配置する場合においても、素子・回路パターンとアライメントマークの干渉による印刷不良のリスクを低減させることができる。
【００６４】
この製造方法は、多数のアライメントマークを使用する分割印刷において、特に効果が大きい。また、分割印刷を行うことで、回転ずれによるアライメントずれの許容量が大きくなり、製造歩留まりが向上する。
【００６５】
また、回転ずれを補正する場合にも、１回の分割印刷による回転補正を行うことで対応できる。特に、インクジェット法、インクディスペンス法などに代表される印刷データが数値で与えられる無版印刷法を用いる場合には、ずれ補正に伴う座標変換の演算の規模を小さくすることができる。この結果、製造時のスループットが向上し、結果として製造コストを低減することができる。
【００６６】
このようにして、本発明の実施の形態によれば、高性能でかつ均一性、信頼性に優れた半導体素子を低コストで供給することができる。また、本発明の実施の形態に係る製造方法は、大面積である電子・電気回路の印刷製造に適しており、大規模な表示装置、センサアレイなどを低コストで製造することが可能となる。
【００６７】
以上、本発明の実施例について説明したが、上述の例は、本発明の技術的思想に基づき種々に変形が可能である。
【符号の説明】
【００６８】
１ 分割領域
２ 分割領域
３ 分割領域
４ 分割領域
５ 分割領域
６ 分割領域
７ 分割領域
８ 分割領域
９ 分割領域
１１ アライメントマーク
１２ アライメントマーク
１３ アライメントマーク
１４ アライメントマーク
１５ アライメントマーク
１６ アライメントマーク
１７ アライメントマーク
１８ アライメントマーク
１９ アライメントマーク
２１ ゲート電極
２２ ゲート電極
２３ ゲート電極
２４ ゲート電極
３１ ゲート絶縁膜
３２ ゲート絶縁膜
３３ ゲート絶縁膜
３４ ゲート絶縁膜
４１ チャネル層
４２ チャネル層
４３ チャネル層
４４ チャネル層
５１ ソース・ドレイン電極
５２ ソース・ドレイン電極
５３ ソース・ドレイン電極
５４ ソース・ドレイン電極
６１ グローバル配線
６２ グローバル配線
６３ グローバル配線
６４ グローバル配線
６５ グローバル配線
６６ グローバル配線
８１ アライメントマーク
８２ アライメントマーク
１００ 基板
【技術分野】
【０００１】
本発明は、印刷法を用いた電子・電気回路の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）は液晶ディスプレイやＥＬディスプレイなどの表示装置用の画素スイッチング素子として広く用いられている。また、近年では同一基板上で画素アレイのドライバ回路もＴＦＴによって形成される例が増えている。
【０００３】
従来、こうしたＴＦＴはアモルファスや多結晶のシリコンを用いてガラス基板上に作成されていた。しかし、こうしたシリコンを用いたＴＦＴの作成に用いられるＣＶＤ装置は非常に高額であり、ＴＦＴを用いた表示装置などの大面積化は製造コストの大幅な増加を伴うという問題点があった。
【０００４】
また、アモルファスや多結晶のシリコンを成膜するプロセスは極めて高い温度で行われるため、基板として使用可能な材料が限られており、軽量な樹脂基板等が使用できないといった制限があった。
【０００５】
さらに、こうした従来型のＴＦＴの作製工程では、真空成膜、フォトリソグラフィー、エッチングなどの技術が多用されている。このような技術を用いたデバイス製造では、投入した材料の一部分のみがデバイスを形成するために使用され、大部分の材料は廃棄される。また、フォトレジスト、現像液、剥離液などデバイスの構成材料ではない間接的な資材が大量に使用されて廃棄される。
【０００６】
このように従来の技術に基づくデバイス製造では、製造時の環境負荷が大きい。こうした課題に対処する方法として、印刷手法を応用したデバイス製造の試みが始まっている。印刷手法では、デバイスを形成するために必要な部分のみに材料が投入され、必要最小限の材料使用量と最小限の廃棄物量で、環境負荷の小さなデバイス製造が可能になると期待されている。これに関連する技術として、例えば、特開平９−２２６２２４号公報（特許文献１）がある。
【０００７】
印刷法で作製されるＴＦＴの半導体チャネルの材料としては、従来のアモルファスや多結晶のシリコンに代えて、有機半導体、カーボンナノチューブ（ＣＮＴ）あるいは酸化物ナノワイヤなどが候補として提案されている。
【０００８】
これらの候補とされる半導体材料のうち、ＣＮＴは、以下のような特徴を有している。ＣＮＴは炭素のみからなる筒状炭素分子であり、炭素原子の六員環で構成されるグラフェンシートを巻いた構造をとっている。１枚のグラフェンシートを丸めて筒状になったＣＮＴは、単層ナノチューブ（ＳＷＮＴ）とよばれ、直径の異なる円筒状のカーボンナノチューブが複数層積層されたＣＮＴは、多層ナノチューブ（ＭＷＮＴ）と呼ばれる。
【０００９】
ＳＷＮＴの直径は約１ｎｍ、ＭＷＮＴは数十ｎｍ程度である。ＣＮＴでは、直径の違い以外に、グラフェンシートを丸める向きの違い、即ち、円周方向に対する炭素原子の六員環の配向の違いによって、らせん度（カイラリティ）の異なる種々のカーボンナノチューブ、例えば、らせん型カーボンナノチューブ、ジグザグ型カーボンナノチューブ、アームチェア型カーボンナノチューブ等がある。ＳＷＮＴでは、らせん度（カイラリティ）の違いにより、金属性と半導体性の両方の性質が現れる。
【００１０】
ＳＷＮＴは、例えば化学的気相成長法（ＣＶＤ）によって合成することができる。合成されたＣＮＴは、機械的にも、化学的にも安定である。したがって、成長したＣＮＴを取り出してきて、適当な溶液中に分散させ、ＣＮＴインクを作製することができる。このＣＮＴインクを、基板上に塗布・印刷することによって、ＣＮＴのランダムネットワークを堆積し、チャネル層を形成することが可能である。
【００１１】
E. S. Snow et al., Applied Physics Letters, vol. 82, p.2145, (2003)（非特許文献１）では、このようにして形成されたＣＮＴのランダムネットワークでは、多くの接触が形成されてカーボンナノチューブ間の接続が発生し、薄膜トランジスタのチャネル層に利用することができると報告している。
【００１２】
非特許文献１によれば、チャネル層における単層カーボンナノチューブの密度が１本／μｍ2程度の時には、ｏｎ／ｏｆｆ比が５桁、移動度が７ｃｍ2／Ｖｓが得られ、良好な薄膜トランジスタ（ＴＦＴ）が実現できたとしている。
【００１３】
また、最近では結晶性に優れ、半導体性を有する酸化亜鉛のナノワイヤを複数本用いてチャネルを構成したＴＦＴについて、Duk-Il Suh, Seung-Yong Lee, Jung-Hwan Hyung, Tae-Hong Kim, Sang-Kwon Lee, J. Phys. Chem. C, vol. 112, p. 1276-1281, (2008) （非特許文献２）などで報告がなされている。
【００１４】
ＣＮＴのランダムネットワークは、前述したように、ＣＮＴの分散液を塗布あるいは印刷することで形成できる。このプロセスは大面積化が安価に実現可能であると共に、そのプロセス温度が低く、基板として用いる材料を選択する際の制限が少ない。そのため、従来から用いられている、ガラス基板上に形成されたシリコン系のＴＦＴに比べて、大幅に製造コストを抑えることが可能である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平９−２２６２２４号公報
【非特許文献】
【００１６】
【非特許文献１】E. S. Snow et al., Applied Physics Letters, vol. 82, p.2145, (2003)
【非特許文献２】Duk-Il Suh, Seung-Yong Lee, Jung-Hwan Hyung, Tae-Hong Kim, Sang-Kwon Lee, J. Phys. Chem. C, vol. 112, p. 1276-1281, (2008)
【発明の概要】
【発明が解決しようとする課題】
【００１７】
大面積の半導体装置を安価に製造するためには、チャネルを形成する半導体材料のみならず、配線、電極、絶縁体など半導体素子を構成する全ての要素を印刷法で形成することが望ましい。印刷法を用い、必要最小限の材料で必要な箇所のみにパターンを形成することで、従来の半導体製造に比較して、製造時の投入資材とエネルギーを大幅に低減することができる。また、製造時に生じる廃棄物も大幅に低減することができ、環境負荷が小さくなる。しかしながら、半導体素子を構成する全ての要素を印刷法で形成するには課題がある。
【００１８】
製造上の最も大きな課題として、半導体素子の各構成要素を形成する際のアライメントが挙げられる。１つのＴＦＴを作成する場合でも、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極、チャネル層のそれぞれの要素を正確にアライメントし、形成する必要がある。精度の高いアライメントが必要な場合には、通常、アライメントずれは回転とオフセットの主に２つの成分に分解して補正される。
【００１９】
このうち、回転によるずれは、製造する製品の大きさに依存する。同じ精度の回転ずれが生じているとして、サイズが１０ｃｍの製品に対し、１ｍの製品では１０倍のパターンずれが生じる。フォトリソグラフィーでは、こうした回転ずれは、基板ステージあるいはマスクステージの回転機構により補正される。しかし、より大型な基板の使用が前提である印刷装置で、このような回転機構を設けることは装置を複雑化し、印刷装置のコストを増大させるため得策ではない。
【００２０】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、より簡便な印刷装置を用いて、大型な電子・電気回路をアライメント精度良く製造可能な電子・電気回路の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の一態様では、印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法であって、
特定の波長の光又は電磁波を透過する基板の裏面に、上記光又は電磁波の透過率の低いマークパターンを配置し、
上記基板の上面から上記光又は電磁波を照射し、
上記マークパターンの位置を検出することによりアライメントを行い、
上記素子の各構成要素を、上記印刷法を用いて形成することを特徴とする。
【００２２】
また、本発明の他の態様では、印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法であって、
特定の波長の光又は電磁波を透過する基板の裏面に、上記光又は電磁波の透過率の低いマークパターンが形成された支持基板を配置し、
上記基板の上面から上記光又は電磁波を照射し、
上記マークパターンの位置を検出することによりアライメントを行い、
上記電子・電気素子の各構成要素を、上記印刷法を用いて形成することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、より簡便な印刷装置を用いて、大型な電子・電気回路をアライメント精度良く製造することができる。この結果、低コストで、歩留まりが高く、大型な電子・電気回路を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図であり、（ａ）は平面図、（ｂ）は図１（ａ）中のＡ−Ｂで示される断面図である。
【図２】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図３】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図４】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図５】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図６】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図７】本発明の第１の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【図８】本発明の第２の実施の形態に係る電子・電気回路の印刷製造法の一工程を示す図である。
【発明を実施するための形態】
【００２５】
最初に、本発明の理解を容易にするために、本発明の原理について説明する。
【００２６】
例えば、ＴＦＴに代表される、複数の構成要素からなる電子素子を製造する際に、各構成要素を相対的に正確な位置に配置することが重要である。例えば、前記のＴＦＴの場合には、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極、チャネル層のそれぞれの要素をアライメントし、正確に配置しなければ性能が低下するのみならず、機能する素子の歩留まりが低下する。
【００２７】
アライメントずれの成分は、主にオフセットによるものと、回転によるものに分解することができる。このうち、オフセットの成分は基板あるいはマスクパターンの前後・左右の微小な調整により除去することができる。回転によるずれは、ある基準点をとり、その基準点からの距離Ｌと、基板とマスクパターンの相対的な角度差θを用いると、前後方向には、
Δｙ＝Ｌ×ｓｉｎ（θ） （１）
左右方向には、
Δｘ＝Ｌ×ｃｏｓ（θ） （２）
それぞれ、（１）式、（２）式で規定される変位が生じる。この変位量は、製品基板上で、前述のある基準点からの距離Ｌにより異なっていることに注意する必要がる。製品の基板サイズが小さく、製造上許容されるずれ量より、これらの変位量が充分小さいときには、前述のオフセットの一部として、オフセットによる補正の中に押し込めることも可能である。
【００２８】
しかしながら、基板サイズが大きくなり、（１）、（２）式中のＬが大きくなると、これらの変位量は無視できない。通常、これらの回転による変位量を補正するためには、基板あるいはマスクパターンの少なくとも一方を回転させる機構を設けて、調整する必要がある。一般に、回転機構は、基板およびマスクパンが大きくなるにつれて、装置が大型化し複雑化する。
【００２９】
大型な基板の中で、形成する電子・電気回路を一定の領域に区切って分割し、一度に印刷する範囲を小さくすることにより、前記の（１）、（２）式中のＬを実効的に小さくすることは可能である。しかしこの方法を用いる場合には、領域分割する分割数に応じてアライメントマークの数を増やす必要がある。
【００３０】
印刷では、液体材料インクを使用するため、パターン形成の精度は、下地の微小な段差あるいは下地と材料インクの濡れ性など、下地の表面状態に強く依存する。一般に、アライメントマークは、基板上に基板とは異なる材料を用いて形成する。このアライメントマークと印刷形成する回路要素と接する、あるいはオーバーラップするなどの干渉が生じると、印刷不良を引き起こす。
【００３１】
したがって、アライメントマークは、このような、素子・回路パターンと干渉することがないように、細心の注意を払って、形状、配置などを決定する必要がある。領域分割して、複数のアライメントマークを設ける場合には、アライメントマークの占有面積が増大するので、マークの形状、配置が非常に困難になってくる。
【００３２】
本発明の印刷法による電子・電気回路の製造では、こうしたアライメントマークを基板の裏面に形成する。そのため、分割印刷のために、多数のアライメントマークを配置する場合においても、素子・回路パターンとアライメントマークの干渉による印刷不良のリスクを低減させることができる。
【００３３】
この製造方法は、多数のアライメントマークを使用する分割印刷において、特に効果が大きい。また、分割印刷を行うことで、回転ずれによるアライメントずれの許容量が大きくなり、製造歩留まりが向上する。
【００３４】
また、回転ずれを補正する場合にも、１回の分割印刷による回転補正を行うことで、対応できる。特に、インクジェット法、インクディスペンス法などに代表される印刷データが数値で与えられる無版印刷法を用いる場合には、ずれ補正に伴う座標変換の演算の規模を小さくすることができる。この結果、製造時のスループットが向上し、結果として製造コストを低減することができる。
【００３５】
このように、本発明によれば、高性能でかつ均一性、信頼性に優れた半導体素子を低コストで供給することができる。また、本発明の製造方法は、大面積である電子・電気回路の印刷製造に適しており、大規模な表示装置、センサアレイなどを低コストで製造することが可能となる。
【００３６】
次に、本発明の実施の形態を図面を参照して説明する。
【００３７】
（第１の実施の形態）
本発明の第１の実施の形態に係る電子・電気回路の印刷製造法では、図１に示すように、裏面に複数のアライメントマーク１１〜１９を設けた基板１００を使用する。ここで、図１（ａ）は平面図、図１（ｂ）は、図１（ａ）中のＡ−Ｂで示される断面図を示している。
【００３８】
第１の実施の形態では、電子・電気回路の基板１００は９つの領域１〜９に分割されている。このような構成の下、それぞれの領域１〜９に、アライメントマーク１１〜１９が配置されている。
【００３９】
そして、第１の実施の形態では、特定の波長の光又は電磁波を透過する基板１００の裏面に、光又は電磁波の透過率の低いアライメントマーク１１〜１９（マークパターン）を配置し、基板１００の上面から光又は電磁波を照射する。そして、アライメントマーク１１〜１９の位置を検出することによりアライメントを行い、素子（例えば、ＴＦＴ）の各構成要素を印刷法を用いて形成する。このようにして、印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路（例えば、ＴＦＴアレイ）を製造する。
【００４０】
次に、第１の実施の形態に係る電子・電気回路の製造方法について詳細に説明する。
【００４１】
まず、図２に示すように、各領域１〜９において、それぞれ領域１〜９内に設けたアライメントマーク１１〜１９を用いてゲート電極２１〜２４を印刷する。図２は、第１から第４の領域１〜４までゲート電極２１〜２４を印刷形成した例を示している。
【００４２】
例えば、第１の領域１では、第１のアライメントマーク１１を用いて位置決めし、第１のゲート電極２１を印刷形成する。また、第２の領域２では、第２のアライメントマーク１２を用いて位置決めし、第２のゲート電極２２を印刷形成する。そして、順次、第４のゲート電極２４まで形成した。同様に、第９のゲート電極２９（図示せず）を印刷形成した後に、ゲート絶縁膜を印刷形成する。
【００４３】
図３では、第１から第４の領域１〜４までゲート絶縁膜３１〜３４を印刷形成した例を示している。
【００４４】
例えば、第１の領域１では、第１のアライメントマーク１１を用いてアライメントし、第１のゲート絶縁膜３１を印刷形成する。第２の領域２では、第２のアライメントマーク１２を用いてアライメントし、第２のゲート絶縁膜３２を印刷形成する。そして、順次、第４のゲート絶縁膜２４まで形成した。
【００４５】
ここで、例えば、第１のゲート絶縁膜３１と第１のアライメントマーク１１は、平面図的には接して干渉しているように見えるが、実際には、アライメントマーク１１は基板１００の裏面に設けられており（図１（ｂ）参照）、パターン干渉による印刷不良は生じない。同様に、第９のゲート絶縁膜３９（図示せず）を印刷形成した後に、チャネル層を形成する。
【００４６】
図４では、第１から第４の領域１〜４までチャネル層４２〜４４を印刷形成した例を示している。
【００４７】
例えば、第１の領域１では、第１のアライメントマーク１１を用いてアライメントし、第１のチャネル層４１を印刷形成する。第２の領域２では、第２のアライメントマーク１２を用いてアライメントし、第２のチャネル層４２を印刷形成する。そして、順次、第４のチャネル層４４まで形成した。同様に、第９のチャネル層４９（図示せず）を印刷形成した後に、ソース・ドレイン電極を形成する。
【００４８】
図５では、第１から第４の領域１〜４までに、ソース・ドレイン電極５１〜５４を印刷形成した例を示している。
【００４９】
例えば、第１の領域１では、第１のアライメントマーク１１を用いてアライメントし、第１のソース・ドレイン電極５１を印刷形成する。第２の領域２では、第２のアライメントマーク１２を用いてアライメントし、第２のソース・ドレイン電極５２を印刷形成する。そして、順次、第４のソース・ドレイン電極５４まで形成した。同様に、第９のソース・ドレイン電極５９（図示せず）を印刷形成した後に、各領域１〜９の素子を接続するためにグローバル配線を形成する。
【００５０】
図６のグローバル配線６１は、領域１と領域２のソース電極とを接続している。これは、領域１と領域２のアライメントマーク１１とアライメントマーク１２を用いて位置決めされている。同様にグローバル配線６２は領域２と領域３のアライメントマーク１２とアライメントマーク１３を用いて位置決めされ、領域２と領域３のソース電極とを接続している。
【００５１】
グローバル配線６５は、領域１と領域４のゲート電極を接続している。これは、領域１と領域４のアライメントマーク１１とアライメントマーク１４を用いて位置決めされている。同様にグローバル配線６６は領域２と領域５のアライメントマーク１２とアライメントマーク１５を用いて位置決めされ、領域２と領域５のゲート電極とを接続している。同様にして、図７に示すように、３ｘ３のＴＦＴアレイを製造することができる。
【００５２】
尚、これらのグローバル配線の印刷形成の手段としては、インクジェット法、インクディスペンス法などに代表される印刷データが数値で与えられる無版印刷法が適していることは自明である。
【００５３】
（第２の実施の形態）
本発明の第２の実施の形態に係る電子・電気回路の印刷製造法では、図８に示すように、分割された領域１〜９に対して、複数のアライメントマーク８１，８２を配置する。このとき、複数のアライメントマーク８１、８２から、分割された領域１〜９の回転ずれを見積もることができる。
【００５４】
印刷形成する手段が、インクジェット法、インクディスペンス法などに代表される印刷データが数値で与えられる無版印刷法を用いる場合に、ここで見積もられた回転ずれの量を補正した座標を演算しなおすことで、アライメント精度を向上させることができる。このとき、演算するべき座標のデータは、分割された領域１〜９内に限られるため、計算量を少なくし、印刷のスループットを向上させることができる。
【００５５】
また、全ての分割された領域１〜９の回転ずれをあらかじめ計測しおき、平均値を算出し、全ての分割された領域１〜９で同一の補正データを用いれば、さらに、印刷のスループットが向上できる。
【００５６】
（第３の実施の形態）
本発明の第３の実施の形態に係る電子・電気回路の印刷製造法では、分割された領域１〜９の印刷形成手法として、小型のスタンプを用いる。小型のスタンプを用いる場合には、スタンプに回転機構（図示せず）を設けておき、スタンプの回転機構により回転ずれを補正する方法も有効である。
【００５７】
このときに、各領域１〜９に形成された複数のアライメントマーク８１、８２（図８参照）により計測された回転ずれを、各領域１〜９毎に補正しても、あるいは、全領域１〜９の平均値を算出して全ての領域１〜９を回転ずれの平均値で補正して印刷しても、どちらの場合にも同様にアライメント精度の向上が期待できる。
【００５８】
（第４の実施の形態）
上記第１の実施の形態では、基板１００の裏面に、光又は電磁波の透過率の低いアライメントマーク１１〜１９（マークパターン）を配置したが、第４の実施の形態では、アライメントマーク１１〜１９が設けられた支持基板（図示せず）を使用する。
【００５９】
具体的には、第４の実施の形態では、印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造する。この際、特定の波長の光又は電磁波を透過する基板１００の裏面に、光又は電磁波の透過率の低いアライメントマーク１１〜１９（マークパターン）が形成された支持基板（図示せず）を配置する。そして、基板１００の上面から光又は電磁波を照射し、アライメントマーク１１〜１９の位置を検出することによりアライメントを行う。このようにして、電子・電気素子の各構成要素を、印刷法を用いて形成可能である。
【００６０】
（第５の実施の形態）
本発明の第５の実施の形態に係る電子・電気回路の印刷製造法では、製造される電気・電子回路が表示装置のように透過性が重要な場合には、製造時に使用したアライメントマーク１１〜１９を除去する。
【００６１】
上記本発明の実施の形態によれば、より簡便な印刷装置を用いて、大型な電子・電気回路をアライメント精度良く製造することができる。この結果、低コストで、歩留まりが高く、大型な電子・電気回路を提供することができる。
【００６２】
また、電子・電気回路を形成した後に、アライメントに使用したマークパターンを選択的に除去することが可能になり、ディスプレイなどの光透過特性が重要となる応用に対して効果がある。
【００６３】
このように、本発明の実施の形態では、電子・電気回路の製造では、アライメントマークを基板の裏面に形成する。そのため、分割印刷のために、多数のアライメントマークを配置する場合においても、素子・回路パターンとアライメントマークの干渉による印刷不良のリスクを低減させることができる。
【００６４】
この製造方法は、多数のアライメントマークを使用する分割印刷において、特に効果が大きい。また、分割印刷を行うことで、回転ずれによるアライメントずれの許容量が大きくなり、製造歩留まりが向上する。
【００６５】
また、回転ずれを補正する場合にも、１回の分割印刷による回転補正を行うことで対応できる。特に、インクジェット法、インクディスペンス法などに代表される印刷データが数値で与えられる無版印刷法を用いる場合には、ずれ補正に伴う座標変換の演算の規模を小さくすることができる。この結果、製造時のスループットが向上し、結果として製造コストを低減することができる。
【００６６】
このようにして、本発明の実施の形態によれば、高性能でかつ均一性、信頼性に優れた半導体素子を低コストで供給することができる。また、本発明の実施の形態に係る製造方法は、大面積である電子・電気回路の印刷製造に適しており、大規模な表示装置、センサアレイなどを低コストで製造することが可能となる。
【００６７】
以上、本発明の実施例について説明したが、上述の例は、本発明の技術的思想に基づき種々に変形が可能である。
【符号の説明】
【００６８】
１ 分割領域
２ 分割領域
３ 分割領域
４ 分割領域
５ 分割領域
６ 分割領域
７ 分割領域
８ 分割領域
９ 分割領域
１１ アライメントマーク
１２ アライメントマーク
１３ アライメントマーク
１４ アライメントマーク
１５ アライメントマーク
１６ アライメントマーク
１７ アライメントマーク
１８ アライメントマーク
１９ アライメントマーク
２１ ゲート電極
２２ ゲート電極
２３ ゲート電極
２４ ゲート電極
３１ ゲート絶縁膜
３２ ゲート絶縁膜
３３ ゲート絶縁膜
３４ ゲート絶縁膜
４１ チャネル層
４２ チャネル層
４３ チャネル層
４４ チャネル層
５１ ソース・ドレイン電極
５２ ソース・ドレイン電極
５３ ソース・ドレイン電極
５４ ソース・ドレイン電極
６１ グローバル配線
６２ グローバル配線
６３ グローバル配線
６４ グローバル配線
６５ グローバル配線
６６ グローバル配線
８１ アライメントマーク
８２ アライメントマーク
１００ 基板
【特許請求の範囲】
【請求項１】
印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法であって、
特定の波長の光又は電磁波を透過する基板の裏面に、上記光又は電磁波の透過率の低いマークパターンを配置し、
上記基板の上面から上記光又は電磁波を照射し、
上記マークパターンの位置を検出することによりアライメントを行い、
上記素子の各構成要素を、上記印刷法を用いて形成することを特徴とする電子・電気回路の製造方法。
【請求項２】
前記マークパターンを前記基板の裏面に配置することにより、前記構成要素の回路パターンと前記マークパターンとの干渉を防止することを特徴とする請求項１に記載の電子・電気回路の製造方法。
【請求項３】
前記基板を複数の領域に分割し、
前記分割された領域毎に前記マークパターンを配置し、
前記マークパターンを用いて前記領域毎にアライメントを行い、
前記領域毎に部分印刷を行うことを特徴とする請求項１又は２に記載の電子・電気回路の製造方法。
【請求項４】
前記マークパターンを用いて前記領域毎に部分印刷を行うことにより、回転ずれを補正することを特徴とする請求項３に記載の電子・電気回路の製造方法。
【請求項５】
前記部分印刷を行う印刷法が、印刷データが数値で与えられる無版印刷法であることを特徴とする請求項３又は４に記載の電子・電気回路の製造方法。
【請求項６】
前記無版印刷法は、インクジェット法又はインクディスペンス法であることを特徴とする請求項５に記載の電子・電気回路の製造方法。
【請求項７】
前記部分印刷を行う印刷法において、印刷パターンが前記基板のサイズより小型な版又はマスクで提供されることを特徴とする請求項３又は４に記載の電子・電気回路の製造方法。
【請求項８】
前記部分印刷を行う印刷法が、スタンプ法である特徴とする請求項７に記載の電子・電気回路の製造方法。
【請求項９】
前記スタンプ法では、スタンプに回転機構を設けておき、前記回転機構により前記回転ずれを補正することを特徴とする請求項８に記載の電子・電気回路の製造方法。
【請求項１０】
前記分割された領域毎に前記マークパターンを複数配置したことを特徴とする請求項３から９のいずれか１項に記載の電子・電気回路の製造方法。
【請求項１１】
前記複数のマークパターンから前記分割された領域の回転ずれを見積もることを特徴とする請求項１０に記載の電子・電気回路の製造方法。
【請求項１２】
前記無版印刷法を用いて、前記分割された領域をグローバルな配線で相互に接続することを特徴とする請求項５又は６に記載の電子・電気回路の製造方法。
【請求項１３】
前記電子・電気回路を形成した後に、前記マークパターンを除去することを特徴とする請求項１から１２のいずれか１項に記載の電子・電気回路の製造方法。
【請求項１４】
印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法であって、
特定の波長の光又は電磁波を透過する基板の裏面に、上記光又は電磁波の透過率の低いマークパターンが形成された支持基板を配置し、
上記基板の上面から上記光又は電磁波を照射し、
上記マークパターンの位置を検出することによりアライメントを行い、
上記電子・電気素子の各構成要素を、上記印刷法を用いて形成することを特徴とする電子・電気回路の製造方法。
【請求項１５】
前記マークパターンを前記支持基板に配置することにより、前記構成要素の回路パターンと前記マークパターンとの干渉を防止することを特徴とする請求項１４に記載の電子・電気回路の製造方法。
【請求項１６】
前記電子・電気回路はＴＦＴアレイであり、前記素子はＴＦＴであり、前記構成要素はゲート電極、ゲート絶縁膜、チャネル層、ソース・ドレイン電極又は配線であることを特徴とする請求項１から１５のいずれか１項に記載の電子・電気回路の製造方法。
【請求項１】
印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法であって、
特定の波長の光又は電磁波を透過する基板の裏面に、上記光又は電磁波の透過率の低いマークパターンを配置し、
上記基板の上面から上記光又は電磁波を照射し、
上記マークパターンの位置を検出することによりアライメントを行い、
上記素子の各構成要素を、上記印刷法を用いて形成することを特徴とする電子・電気回路の製造方法。
【請求項２】
前記マークパターンを前記基板の裏面に配置することにより、前記構成要素の回路パターンと前記マークパターンとの干渉を防止することを特徴とする請求項１に記載の電子・電気回路の製造方法。
【請求項３】
前記基板を複数の領域に分割し、
前記分割された領域毎に前記マークパターンを配置し、
前記マークパターンを用いて前記領域毎にアライメントを行い、
前記領域毎に部分印刷を行うことを特徴とする請求項１又は２に記載の電子・電気回路の製造方法。
【請求項４】
前記マークパターンを用いて前記領域毎に部分印刷を行うことにより、回転ずれを補正することを特徴とする請求項３に記載の電子・電気回路の製造方法。
【請求項５】
前記部分印刷を行う印刷法が、印刷データが数値で与えられる無版印刷法であることを特徴とする請求項３又は４に記載の電子・電気回路の製造方法。
【請求項６】
前記無版印刷法は、インクジェット法又はインクディスペンス法であることを特徴とする請求項５に記載の電子・電気回路の製造方法。
【請求項７】
前記部分印刷を行う印刷法において、印刷パターンが前記基板のサイズより小型な版又はマスクで提供されることを特徴とする請求項３又は４に記載の電子・電気回路の製造方法。
【請求項８】
前記部分印刷を行う印刷法が、スタンプ法である特徴とする請求項７に記載の電子・電気回路の製造方法。
【請求項９】
前記スタンプ法では、スタンプに回転機構を設けておき、前記回転機構により前記回転ずれを補正することを特徴とする請求項８に記載の電子・電気回路の製造方法。
【請求項１０】
前記分割された領域毎に前記マークパターンを複数配置したことを特徴とする請求項３から９のいずれか１項に記載の電子・電気回路の製造方法。
【請求項１１】
前記複数のマークパターンから前記分割された領域の回転ずれを見積もることを特徴とする請求項１０に記載の電子・電気回路の製造方法。
【請求項１２】
前記無版印刷法を用いて、前記分割された領域をグローバルな配線で相互に接続することを特徴とする請求項５又は６に記載の電子・電気回路の製造方法。
【請求項１３】
前記電子・電気回路を形成した後に、前記マークパターンを除去することを特徴とする請求項１から１２のいずれか１項に記載の電子・電気回路の製造方法。
【請求項１４】
印刷法を用いて複数の構成要素を有する素子から成る電子・電気回路を製造するための製造方法であって、
特定の波長の光又は電磁波を透過する基板の裏面に、上記光又は電磁波の透過率の低いマークパターンが形成された支持基板を配置し、
上記基板の上面から上記光又は電磁波を照射し、
上記マークパターンの位置を検出することによりアライメントを行い、
上記電子・電気素子の各構成要素を、上記印刷法を用いて形成することを特徴とする電子・電気回路の製造方法。
【請求項１５】
前記マークパターンを前記支持基板に配置することにより、前記構成要素の回路パターンと前記マークパターンとの干渉を防止することを特徴とする請求項１４に記載の電子・電気回路の製造方法。
【請求項１６】
前記電子・電気回路はＴＦＴアレイであり、前記素子はＴＦＴであり、前記構成要素はゲート電極、ゲート絶縁膜、チャネル層、ソース・ドレイン電極又は配線であることを特徴とする請求項１から１５のいずれか１項に記載の電子・電気回路の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１７１１６０（Ｐ２０１０−１７１１６０Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１１６２５（Ｐ２００９−１１６２５）
【出願日】平成２１年１月２２日（２００９．１．２２）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２２日（２００９．１．２２）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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