説明

電子回路のブートストラップポイント電圧を低下する方法、及びその方法を用いた装置

【課題】電子回路のブートストラップポイントの電圧を低下させる方法とそれを用いた装置を提供する。
【解決手段】シフトレジスタ回路等の電子回路において、ブートストラップポイント電圧レベルを低下させる放電装置を提供する。この回路において、第1トランジスタは、導通の際、入力パルスを受信し、入力パルスを第2トランジスタのゲート端に伝送して、第二トランジスタを導通状態にする。このゲート端がいわゆるブートストラップポイントである。入力パルスを受信した時、出力パルスが第2トランジスタのドレイン/ソース端に生成される。出力パルスの時間周期において、第1トランジスタは非導通態で、且つ、ブートストラップポイントは高電圧レベルにあり、第1トランジスタに対し電圧を印加する。放電回路は、少なくとも一つのトランジスタから構成され、ブートストラップポイントに接続されて、出力パルス周期内の電圧レベルを低下させる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、シフトレジスタ回路等の電子回路に関し、特に、ブートストラップポイント(bootstrap point)を有する電子回路に関する。
【背景技術】
【0002】
シフトレジスタは、一般に、例えば、薄膜トランジスタ液晶ディスプレイ(TFT−LCD)パネルなどのディスプレイパネルを駆動するのに用いられる。典型的なTFT−LCDディスプレイパネルにおいて、複数の画素が二次元アレイに配列される。これらの画素は、複数のデータラインと複数のゲートラインから構成さている。前記データラインとゲートラインは、それぞれ、データソースドライバとゲートラインドライバに接続される。ゲートラインドライバは、シフトレジスタモジュールを有し、複数のシフトレジスタユニットを直列させることで、各シフトレジスタユニットの出力端が、その後のシフトレジスタユニットの入力端に接続される。シフトレジスタモジュールの各シフトレジスタユニットの出力端は、ディスプレイパネルのゲートラインに接続されて、画素アレイを連続して駆動する。シフトレジスタモジュール中の全シフトレジスタユニットは、クロック信号(CK)、相補または反転クロック信号(XCK)、及び電源電圧(VSS)に接続される。
【0003】
図1は、従来技術によるシフトレジスタ(SR)回路を示す図である。図1に示すように、このシフトレジスタ回路2は、四個のトランジスタQ1〜Q4とインバータ20を有する。第一トランジスタQ1のゲートは、反転クロック信号XCKに接続され、その第1ソース/ドレインが前段のシフトレジスタユニットの出力端(N-1)に接続されている。インバータ20の入力端は、第1トランジスタQ1の第1ソース/ドレインに接続され、第2トランジスタQ2のゲートは、第1トランジスタQ1の第2ソース/ドレインに接続され、その第一ソース/ドレインはクロック信号CKに接続され、その第2ソース/ドレインは、出力端Nに接続されている。第3トランジスタQ3は、インバータ20の出力端に接続されるゲートと、出力端Nに接続される第1ソース/ドレインと、電源電圧VSSに接続される第2ソース/ドレインとを有する。図1のシフトレジスタ回路において、A点は、第2トランジスタQ2のゲートと第一トランジスタQ1の第二ソース/ドレインとの間に介在され、この点が所謂ブートストラップポイントである。ブートストラップポイントAと第2トランジスタQ2の第二ソース/ドレインは、図中のキャパシタCで示されるように、容量結合である。
【0004】
シフトレジスタ回路の操作は以下のようである。反転クロック信号XCKが高電位の時、第1トランジスタQ1がオンにされ、前段のシフトレジスタユニット(N-1)は第1トランジスタQ1を介して高電位を出力し、第2トランジスタQ2をオンにする。その結果、出力端(N)はクロック信号が次の段のシフトレジスタユニット(N+1)に出力される。また、第4トランジスタQ4が次の段のシフトレジスタユニット(N+1)の出力信号によってオンにされ、第4トランジスタQ4がオンにされた時、出力端(N)は低電位信号を出力する。
【0005】
図2は、タイミング図であり、クロック信号CK、反転クロック信号XCK、ブートストラップポイントAの電位に対する現段N、前段N-1、及び次段N+1のシフトレジスタ出力を示している。
【0006】
前段のシフトレジスタユニットの出力端(N-1)が低電位信号をインバータ20に出力する時、インバータ20は高電位信号を第3トランジスタQ3に出力する。これによって、出力端(N)は低電位を維持する。
【0007】
第1トランジスタQ1は時間周期t1でオンになり、ブートストラップポイントAの電位と出力信号Nはほぼ同じである(差はトランジスタ閾値電圧で、図3を参照する)。反転クロック信号XCKが低電位の時、ブートストラップポイントAは、浮動状態に入る。フィードスルー電圧降下(feed-through voltage drop)理論に基づき、ゲートと第2トランジスタQ2の第1ソース/ドレイン間の電圧差は安定に維持される。クロック信号CKは、時間周期t2のとき高電位になり、ブートストラップポイントAのとき更に高い電位Vb1になる(図3を参照する)。時間周期t3のとき、次の段のシフトレジスタユニット(N+1)の出力は高く、ブートストラップポイントAの電位は、放電されて低電位になる。
【0008】
図3に示すように、ブートストラップポイントAの電位は、時間周期t2時のVb1と同じで、Vb1は以下のようである。
【0009】
Vb1= 2 × (VDD-VSS) - Vth
【0010】
VDDはドレイン電圧で、CKが高電位時の電圧とほぼ同じであり、VDDはVSSより高い。時間周期t2時に、電位Vb1は、出力端(N-1)の電位に相対して高く、ソース/ドレイン電圧は、第1トランジスタQ1に対し高圧を生成する。この高圧は第一トランジスタQ1を破壊して、シフトレジスタ回路中にドリフト電圧を生じさせる。
【0011】
同様に、電子回路において、第1トランジスタをスイッチとして、クロック周期中に、第2トランジスタのゲートにバイアス電圧を提供し、相補クロック周期中に、ゲート又はブートストラップポイントの電荷及び電位を維持し、第1トランジスタは、相補クロック周期内で、既に高いソース/ドレイン電圧が更に高くなる。ソース/ドレイン電圧によって、高圧が第1トランジスタに印加される。
【0012】
従って、ブートストラップポイントの電位を低下させて第1トランジスタのソース電位を低下させる方法や装置を提供することは、既に課題となっている。
【0013】
【特許文献1】特開2008−140522
【発明の開示】
【発明が解決しようとする課題】
【0014】
本発明の目的は、電子回路におけるブートストラップポイント電圧を低下させる方法、及びその方法を用いた装置を提供し、上述の問題を改善することにある。
【課題を解決するための手段】
【0015】
シフトレジスタモジュールにおいて、複数のシフトレジスタユニットは直列され、本段レベルシフトレジスタユニットは、前段のシフトレジスタユニットから、出力パルスを受信して、本段レベルの出力パルスを生成する。一般に、第1トランジスタは、前段のシフトレジスタユニットの出力に接続され、スイッチとなって前段からの出力パルスを受信する。前段のパルスが到達すると、トランジスタは導通態になる。前段パルスが本段レベルシフトレジスタユニットの第2トランジスタのゲートに伝送されて、第2トランジスタが導通態に入る。出力パルスを受信した後、第1トランジスタは非導通態になり、且つ、出力パルスが本段レベルシフトレジスタユニットに生成される。本段レベルシフトレジスタユニットが出力パルスを出力する時、第1トランジスタ上の電圧差が余分に増加し、第1トランジスタに対し高電圧を生成する。このように、本発明は、本段レベルシフトレジスタが出力パルスを出力する時に第1トランジスタ上の電圧を低下させる方法と回路素子を提供している。特に、本発明において、放電回路を第2トランジスタのゲートに接続して、第1トランジスタの電圧差を減少させる。
【0016】
従って、本発明は電子回路に用いる方法を提供している。本発明の方法は、放電素子を回路部の接続点に接続する工程と、放電素子により、第2時期中の接続点上の第二電位を低下させる工程とを含んでいる。前記回路部は、第1時期と後続の第2期間中に操作可能であり、接続点は、第1時期に第1電位を有し、第2時期に第2電位を有する。また、前記回路部は、接続状態及び非接続態で操作可能な入力素子と、出力端及びゲートを有し回路部の接続点で入力素子に接続する出力素子とを有する。
【0017】
前記回路部が第1時期に操作する時、入力素子は接続態で操作し、接続点を介して出力素子のゲートにバイアス電圧を提供し、バイアス電圧は第1電位にほぼ等しい。前記回路部が第2時期に操作する時、入力素子は非導通態で操作し、接続点の電位は、部分的に前記出力素子の出力端の電位が増加するため、第1電位から第2電位に増加する。
【0018】
本発明の実施例によると、入力素子は、第1トランジスタを含み、入力素子が接続態で操作する時、第1トランジスタは導通態で操作し、入力素子が非接続態で操作する時、第1トランジスタは非導通態で操作する。出力素子は、第2トランジスタを含み、ソース/ドレイン端が出力端に接続される。
【0019】
本発明の実施例によると、放電素子は、第3トランジスタを含み、接続点に接続する第1ソース/ドレインと、接続点に接続されるゲート端と、第1電位にほぼ等しい参考電位に接続されて第1時期に第一電位を維持し、第2時期に第2電位を低下させる第二ソース/ドレインとを有している。
【0020】
本発明の実施例によると、第1トランジスタは、接続点に接続される第1ドレイン/ソースと、入力端に接続され、第1時期中の第1電位にほぼ等しい入力電位を受ける第二ドレイン/ソースと、クロック信号に接続され、第一時期中に第1トランジスタを導通態で操作させるゲートとを有する。
【0021】
本発明のもう一つの実施例によると、第1トランジスタは、接続点に接続される第1ドレイン/ソースと、共に入力端に接続され、第1時期中の第1電位にほぼ等しい入力電位を受ける第2ドレイン/ソースとゲートとを有する。
【0022】
本発明の他の実施例によると、第1トランジスタは、接続点に接続される第1ドレイン/ソースと、第1時期中の第1電位にほぼ等しいクロック信号に接続される第2ドレイン/ソースと、入力端に接続されて入力電位を受け、第1期間に第1トランジスタを導通態で操作させるゲートとを有する。
【0023】
本発明は、電子回路を提供しており、連通態と非連通態で操作可能な入力素子と、出力端と、接続点で入力素子に接続されるゲートを有する出力素子と、接続点に接続される放電素子とを有する。
【0024】
電子回路は、第1時期と後続の第2時期に操作し、第1時期に入力素子は接続態で操作し、接続点を介して第1電位を出力素子のゲートに提供し、第2時期に入力素子は非導通態で操作し、接続点の電位は、部分的に前記出力素子の出力端の電位が増加するため、第1電位から第2電位に増加する。放電素子は、接続点で第2時期中の第2電位を低下させるのに用いられる。
【0025】
本発明の実施例によると、入力素子は、第1トランジスタを有する。入力素子が導通態で操作する時、第1トランジスタは導通態で操作し、入力素子が非導通態で操作する時、第1トランジスタは非導通態で操作し、出力素子は第2トランジスタを有し、ソース/ドレイン端は出力端に接続される。
【0026】
本発明の実施例によると、放電素子は、第3トランジスタを有し、接続点に接続する第1ソース/ドレインと、接続点に接続するゲート端と、第1電位にほぼ等しい参考電位に接続され、第1時期中に第一電位を維持し、第2時期中に第2電位を低下させる第2ソース/ドレインとを有する。
【0027】
本発明の実施例によると、第1トランジスタは、接続点に接続される第1ソース/ドレインと、入力端に接続され、第1時期に第1電位にほぼ等しい入力電圧を受ける第2ドレイン/ソースと、クロック信号に接続され、第一時期に第1トランジスタを導通態で操作させるゲートとを有する。
【0028】
本発明のもう一つの実施例によると、第1トランジスタは、接続点に接続される第1ドレイン/ソースと、共に入力端に接続され、第1時期に第1電位にほぼ等しい入力電圧を受ける第2ドレイン/ソースとゲートとを有する。
【0029】
本発明の他の実施例によると、第1トランジスタは、接続点に接続される第1ドレイン/ソースと、第1時期中の第1電位にほぼ等しいクロック信号に接続される第2ドレイン/ソースと、入力端に接続され、入力電位を受けて第1トランジスタを第1時期に導通態で操作させるゲートとを有する。
【0030】
本発明の実施例によると、第2トランジスタは、更に、クロック信号と相補する第2クロック信号に接続される第2ソース/ドレインを有する。
【0031】
本発明の実施例による電子回路は、更に、出力端を有するインバータと、ゲートと第1ソース/ドレインと第2ソース/ドレインとを有する第3トランジスタと、ゲートと第1ソース/ドレインと第2ソース/ドレインとを有する第4トランジスタとを備えている。
【0032】
放電素子は、第5トランジスタを有し、接続点に接続される第1ソース/ドレインと、接続点に接続されるゲート端と、第1電位にほぼ等しい第一参考電圧に接続され、第1時期に第1電位を維持し、第2時期に第2電位を低下させる第2ソース/ドレインとを備え、第3トランジスタのゲートはインバータの出力端に接続され、第3トランジスタの第1ソース/ドレインは出力端に接続される。第3トランジスタの第2ソース/ドレインは第2参考電位に接続され、第4トランジスタのゲートは第2入力端に接続され、第4トランジスタの第1ソース/ドレインは出力端に接続され、第4トランジスタの第2ソース/ドレインは第2参考電位に接続される。
【0033】
本発明のもう一つの実施例によると、第1〜第5トランジスタはNMOSトランジスタであり、第1トランジスタの第1ソース/ドレインはインバータの入力端に接続され、第2参考電位は第1参考電位より低い。
【0034】
本発明のもう一つの実施例によると、第1〜第5トランジスタはPMOSトランジスタであり、第3トランジスタの第1ソース/ドレインはインバータの入力端に接続され、第2参考電位は第1参考電位より高い。
【0035】
本発明のシフトレジスタは、第1クロック信号入力端と、第2クロック信号入力端と、第1電圧入力端と、第2電圧入力端と、スタートパルス入力端と、複数の段に排列された複数の他のシフトレジスタユニットを備えている。シフトレジスタユニットは、第1入力端と第2入力端と出力端と出力端とを有するインバータと、第1端と第2端とを有する放電ユニットと、ゲートと第1ソース/ドレインと第2ソース/ドレインとを有する第1トランジスタと、ゲートと第1ソース/ドレインと第2ソース/ドレインとを有する第2トランジスタと、ゲートと第1ソース/ドレインと第2ソース/ドレインとを有する第3トランジスタと、ゲートと第1ソース/ドレインと第2ソース/ドレインとを有する第4トランジスタとを備えている。第1トランジスタのゲートは第1クロック信号入力端に接続され、第1トランジスタの第1ドレイン/ソースは第一入力端に接続され、第1トランジスタの第2ドレイン/ソースは、第2トランジスタのゲートに接続され、第2トランジスタの第1ソース/ドレインは、第2クロック信号入力端に接続され、第2トランジスタの第二ソース/ドレインは出力端に接続され、第3トランジスタのゲートはインバータの出力端に接続され、第3トランジスタの第一ソース/ドレインは、出力端に接続され、第3トランジスタの第2ソース/ドレインは、第1電圧入力端に接続される。第4トランジスタのゲートは第2出力端に接続され、第4トランジスタの第1ソース/ドレインは出力端に接続され、第4トランジスタの第2ソース/ドレインは第1電圧入力端に接続される。放電回路の第1端は第2電圧入力端に接続され、放電回路の第2端は、第2トランジスタのゲートに接続される。前記シフトレジスタは直列されて、シフトレジスタの第1入力端は、前段でシフトレジスタの出力端に接続される。シフトレジスタの第2入力端は、次の段で、シフトレジスタの出力端に接続される。第1段のシフトレジスタの第1入力端は、スタートパルス入力に接続される。第1クロック信号入力端と第2クロック入力端は、相補するクロック信号を受信するのに用いられる。第1電圧入力端と第2電圧入力端は、それぞれ第1電位、及び相異する第二電位を受信するのに用いられる。
【0036】
本発明の実施例によると、放電回路は、ゲートと第1ソース/ドレインと第二ソース/ドレインとを有するトランジスタを含み、第1ソース/ドレインは放電回路の第1端に接続され、前記ゲートと第2ソース/ドレインは、放電回路の第2端に接続される。
【0037】
本発明の実施例によると、第1〜第5トランジスタはNMOSトランジスタであり、第1トランジスタの第1ソース/ドレインはインバータの入力端に接続され、第1電位は第2電位より低い。
【0038】
本発明のもう一つの実施例によると、第1〜第5トランジスタはPMOSトランジスタであり、第3トランジスタの第1ソース/ドレインはインバータの入力端に接続され、第1電位は第2電位より高い。
【発明の効果】
【0039】
本発明により、回路におけるブートストラップ回路部のブートストラップポイント電圧を低下させる方法及び装置が提供されている。
【発明を実施するための最良の形態】
【0040】
次に、図4〜図12−4を参照しながら本発明を説明する。
【0041】
本発明は、ブートストラップポイント(bootstrap point)上の電位を低下させて、トランジスタ、或いは、ブートストラップポイントに接続されるトランジスタに印加された電圧を低下させることを目的としている。ブートストラップポイントを含む回路は、トランジスタをスイッチとし、クロック周期内には、バイアス電圧を第2トランジスタのゲートに印加し、相補クロック周期内には、ゲートの電荷を維持する。ブートストラップポイントは第2トランジスタのゲートに位置する。ブートストラップポイントの電位が、相補クロック周期内に、第1トランジスタに対して比較的に高いソース/ドレイン電圧を提供し、ソース/ドレイン電圧は第1トランジスタに対し高圧を生成する。図9は、ブートストラップ回路を示している。
【0042】
本発明において、シフトレジスタ回路は、回路中のブートストラップポイントを示し、ブートストラップポイント上の電位がどのように発生するかを説明するために用いられる。シフトレジスタ回路は、図1、図4、図7中で示され、ブートストラップポイントはAで、第2トランジスタQ2のゲート上に位置する。
【0043】
図1のシフトレジスタのブートストラップポイントA上の電位を低下させるため、本発明は、放電回路を使用し、時間周期t2のとき電圧を放電する。図4は、本発明の実施例によるシフトレジスタ回路を示す図である。図4に示すように、シフトレジスタ回路100は、四個のトランジスタQ1〜Q4、及びインバータ120を有する。第1トランジスタQ1は、反転クロック信号XCKに接続されるゲートと、前段のシフトレジスタユニット上から出力端(N-1)に接続される第1ソース/ドレインとを有する。インバータ120は、第1トランジスタQ1の第1ソース/ドレインに接続される入力端と、クロック信号CKに接続される第1ソース/ドレインと、出力端Nに接続される第二ソース/ドレインとを有する。第3トランジスタQ3は、インバータ120の第1出力端に接続されるゲートと、出力端Nに接続される第1ソース/ドレインと、ソース電圧VSSに接続される第2ソース/ドレインを有する。第4トランジスタQ4は、次段のシフトレジスタユニットから出力端N+1に接続されるゲートと、出力端Nに接続される第1ソース/ドレインと、ソース電圧VSSに接続される第二ソース/ドレインとを有する。図4のシフトレジスタ回路において、ブートストラップポイントAと第2トランジスタQ2の第2ソース/ドレインは、図示のキャパシタCで示される容量結合である。放電回路は、ブートストラップポイントAに接続されている。この放電回路は、例えば、トランジスタQ5から構成されているが、2つ又は2つ以上のトランジスタ、或いはダイオードから構成されてもよい。第5トランジスタQ5の第1ソース/ドレインはドレイン電圧VDDに接続され、その第2ソース/ドレインは第2トランジスタQ2のゲートに接続されており、そして、第5トランジスタQ5のゲートは第2ソース/ドレインに接続されている。ブートストラップポイントAの電位が第5トランジスタQ5の閾値電位より高い時、第5トランジスタQ5はオンになる。図6に示すように、一時放電後、ブートストラップポイントA上の電位はVb2に下降する。
【0044】
Vb2=(VDD-VSS)+n×Vth
【0045】
nは、ドレイン電圧VDDとブートストラップポイントAとの間に接続されるダイオード又はトランジスタの数であり、図4の例においてその数は1である。
【0046】
シフトレジスタ回路100は、図4に示すように、二つの回路150と250に分けられる。各回路は、複数種の異なる実施例を有する。ブートストラップ回路150は一般に、図9に示すように、その変化が、例えば図10−1〜図10−5に示されている。なお、基底回路部250の変化型は、例えば、図12−1と図12−2に示されている。
【0047】
図5は、図4のシフトレジスタ回路のタイミング図であり、ブートストラップポイントAの各時期の電位を示している。図4に示すシフトレジスタ回路の操作は、第2時期t2の放電を除き図1のシフトレジスタ操作に類似している。
【0048】
反転クロック信号XCKが高電位の時、第1トランジスタQ1はオンになる。前段のシフトレジスタユニット(N−1)は、第1トランジスタQ1を介して高電位信号を出力して、第2トランジスタQ2をオンにする。これにより、出力端(N)は、クロック信号を次段のシフトレジスタユニット(N+1)に出力する。また、第4トランジスタQ4は、次段のシフトレジスタユニット(N+1)の出力信号により切り換えられる。第4トランジスタQ4がオンになる時、出力端(N)は低電位信号を出力する。
【0049】
前段のシフトレジスタユニットの出力端(N−1)が低電位信号をインバータ120に出力する時、インバータ120は高電位信号を第3トランジスタQ3に出力する。これによって、出力端(N)は低電位に維持される。
【0050】
第1トランジスタQ1が時期t1にオンになった時、ブートストラップポイントAの電位と出力信号Nは互いにほぼ等しい(図6に示すように、差は、トランジスタのスレショルド電圧Vthである)。反転クロック信号XCKが低電位の時、ブートストラップポイントAは浮動態となる。フィードスルー電圧降下(feed-through voltage drop)理論により、第2トランジスタQ2のゲートと第1ソース/ドレインの電位差は安定に維持される。クロック信号CKは時間t2の初めに高電位となり、ブートストラップポイントAは、更に高い電位となる。一旦、ブートストラップポイントA上の電位が、VDDに比べ、第5トランジスタQ5の閾値電圧より高い時、電位はVb2まで放電される。時期t3のとき、次段のシフトレジスタユニット(N+1)の出力は高値にあり、ブートストラップポイントAの電位は、放電されて低値になる。
【0051】
ここで注意すべきことは、トランジスタQ1〜Q5は、NMOSトランジスタであり、NMOSシフトレジスタ回路において、ドレイン電圧VDDは高電位で、ソース電圧VSSは低電位である。
【0052】
本発明のもう一つの実施例では、トランジスタQ1〜Q5はPMOSトランジスタであり、インバータは異なる方式で接続されている。PMOSシフトレジスタ回路では、ドレイン電圧VSSは低電位で、ソース電圧VDDは高電位である。図7に示すように、インバータ120’の入力端は、シフトレジスタ回路100’の出力端Nに接続され、インバータ120’の出力端は第三トランジスタQ3のゲートに接続されている。
【0053】
図7に示すシフトレジスタ100’は、二つの回路部150’と250’に分けられる。各回路部は数種の異なる実施例を有する。ブートストラップ回路150’は各種変更例を有し、例えば、図11−1〜図11−5に示されている。
【0054】
ここで注意すべきことは、各種NMOSブートストラップ回路150は、各種NMOS基底回路250と色々組み合わせることができる。更に、一部のNMOSブートストラップ回路150は、図10−5の実施例に示されるように、PMOSシフトレジスタ回路に使用されて、ブートストラップポイントAの電圧を低下させる。同様に、PMOSブートストラップ回路150’もNMOSシフトレジスタ回路に使用可能である。
【0055】
本発明のシフトレジスタ回路100又は100’は、ディスプレイパネルを駆動するシフトレジスタモジュールのシフトレジスタユニットとして用いられる。図8に示すように、シフトレジスタモジュール70は、複数のシフトレジスタユニット100を直列させており、一段の出力端により、次段の入力端In1及び前段階の入力端In2に接続されている。各シフトレジスタユニット100は、クロック信号CKに接続される第1クロック信号入力Ck1と、反転クロック信号XCKに接続される第二クロック信号入力Ck2と、VSSに接続されるソース電圧入力Vsと、制御バスを介してVDDに接続されるドレイン電圧入力Vdとを有する。第1シフトレジスタユニットの入力端は、スタートパルス信号Vstに接続され、シフトレジスタモジュール70は、例えば、ディスプレイパネルの複数ゲートラインを駆動するのに用いられる。
【0056】
上述のように、本発明のフトレジスタ回路は、四個のトランジスタQ1〜Q4及びインバータを有する。各トランジスタは、ゲートと、第一ソース/ドレインと、第二ソース/ドレインとを含む。放電回路がブートストラップポイントAに接続され、ブートストラップポイントAは第1トランジスタQ1の第2ソース/ドレインと第2トランジスタQ2のゲートとの間に介在されている。放電回路は、トランジスタQ5から構成され、或いは、複数のトランジスタを直列させて構成されている。トランジスタQ5の第1ソース/ドレインが、VDDなどの参考電圧に接続される。放電回路において、トランジスタQ5のゲートは、第2ソース/ドレインに接続されることで、ブートストラップポイントA上の電位が、参考電圧VDDに対して、トランジスタQ5の閾値電圧より高い時、このブートストラップポイントA上の電位は、Q5のオンによって低下する。インバータの出力は、第3トランジスタQ3のゲートに接続される。トランジスタQ1〜Q5は、NMOSトランジスタ、或いは、PMOSトランジスタである。NMOSシフトレジスタ回路において、インバータの入力端は第1トランジスタQ1の第1ソース/ドレインに接続され、PMOSシフトレジスタ回路において、インバータの入力端は第三トランジスタQ3の第1ソース/ドレインに接続される。
【0057】
本発明は、シフトレジスタモジュールも提供しており、これは、直列された複数のシフトレジスタユニットを含み、シフトレジスタユニットの出力端は、次段のシフトレジスタユニットの第1入力端と前段の第2入力端に接続される。このシフトレジスタモジュールは、モジュールの第1シフトレジスタユニットの入力端に接続されたスタートパルス入力端を有する。各シフトレジスタユニットは、第1クロック信号入力端と、第2クロック信号入力端と、第1電圧入力端と、第2電圧入力端とを有しており、第1クロック信号入力端、及び第2クロック信号入力端は、相補クロック信号を受信するのに用いられる。
【0058】
シフトレジスタ回路は、電子回路のブートストラップポイントを低下させる装置および方法として説明されているが、本発明は、ブートストラップポイントを有する全ての電子回路にも応用可能である。例えば、本発明は、図9に示すブートストラップ回路部に応用できる。
【0059】
図9に示すブートストラップ回路において、第1トランジスタQ1はスイッチ170として用いられ、第2トランジスタQ2の状態を制御する。制御端の電位が上がると、Q1は入力端の電位によって導通し、バイアス電圧をQ2のゲートに提供する。一方、制御端の電位が低下すると、Q1はオフになる。出力端が高電位の場合、電荷は、Q1とQ2のゲート間に捕捉される。ブートストラップポイントAの電位が、入力端の電位に対して高く、且つ電荷が長時間にわたり蓄積された場合、Q1のソース/ドレイン電圧はQ1を破損する可能性がある。Q1に印加される電圧を低下させるため、放電モジュール、或いは回路160がブートストラップポイントAに接続されて、参考電圧に基づいて、ブートストラップポイントA上の電位を低下させる。
【0060】
本発明の異なる実施例において、図10−2に示すように、ブートストラップ回路部150のゲートは入力端に接続されている。
【0061】
本発明のもう一つの実施例において、スイッチ170は異なる形式を有して設置されている。図10−3に示されるように、Q1のゲートは入力端に接続され、Q1のソース又はドレインの一端はXCKに接続され、他端はブートストラップポイントAに接続される。
【0062】
図10−4に示す実施例において、Q1のソース又はドレインの一端は、XCKではなくVDDに接続される。
【0063】
図10−5に示す実施例において、Q5の第1ドレイン/ソースはCKに接続される。NMOSの実施方式は、PMOSシフトレジスタ回路に使用可能であり、ブートストラップポイントA上の電圧を低下することができる。
【0064】
図9に示すブートストラップ回路部150は、図7のPMOSシフトレジスタ回路に応用可能である。この際、トランジスタQ1、Q2、及び、Q5もPMOSトランジスタである。図11−1に示す実施例において、制御端からQ1のゲートに入力されるのはXCKであり、放電回路160に入力される参考電圧はVSSである。放電回路160において、Q5の第1ドレイン/ソース端はVSSに接続され、ゲート及び第2ドレイン/ソース端はブートストラップポイントAに接続される。
【0065】
本発明の他の実施例において、ブートストラップ回路部150’のQ1のゲートは、図11−2に示すようにその入力端に接続されている。
【0066】
本発明のもう一つの実施例において、スイッチ170は、異なる形式として設置されている。図11−3に示すように、Q1のゲートはその入力端に接続され、Q1のドレインとソース中の一端は、XCKに接続され、他端はブートストラップポイントAに接続されている。
【0067】
図11−4に示す実施例では、Q5の第1ドレイン/ソースは、XCKではなく、VSSに接続されている。
【0068】
図11−5に示す実施例では、Q5の第1ドレイン/ソースはCKに接続されている。
【0069】
また、図4及び図7に示す基底回路部250及び250’も、複数の実施方式を有し、図12−1〜図12−4に示されている。図12−1及び図12−2は、図4のNMOS基底回路部250の変形例を示す図であり、図12−2には、トランジスタQ6を追加されている。図12−3及び図12−4は、図4に示すPMOS基底回路部250’の変形例で、図12−4には、追加のトランジスタQ6が示されている。これらの異なる実施例は、異なる方式で各種ブートストラップ回路部150と150’と結合することができる。
【0070】
このように、本発明は、回路におけるブートストラップ回路部のブートストラップポイント電圧を低下させる方法と装置を提供している。ブートストラップ回路において、スイッチは、出力回路領域中のトランジスタ(出力トランジスタ)の状態を制御するのに用いられる。特に、前記スイッチは、出力トランジスタのゲートに接続されて、バイアス電圧をゲートに提供して、出力トランジスタを導通させる。また、前記スイッチは、他のトランジスタ(スイッチトランジスタ)を含んでもよく、ソース或いはドレインの一端が出力回路部のトランジスタのゲートに接続される。一方、ソース或いはドレインの他端及びスイッチトランジスタのゲートは、クロック信号、制御電圧、或いは入力信号に接続されて、オンオフさせる。
【0071】
前記スイッチトランジスタがオフ、或いは非導通の際、スイッチトランジスタのソースとドレイン間の電圧差は非常に高い。この電圧差を低下させるため、放電回路を用いてブートストラップポイント上の電位を低下させることが可能である。この放電回路はトランジスタ(放電トランジスタ)を有し、スイッチトランジスタが非導通の際、放電トランジスタが導通する。これによって、放電トランジスタのソース或いはドレインの一端は参考電圧に接続され、放電トランジスタのソース又はドレインの他端及びそのゲートはブートストラップポイントに接続される。
【0072】
ブートストラップ回路部の各種実施例は、NMOS電子回路又はPMOS電子回路に使用可能である。例えば、ブートストラップ回路部の各種実施例は、PMOSシフトレジスタ回路、又はNMOSシフトレジスタ回路に使用することができる。
【0073】
本発明は、実施例によって開示されたが、これらの実施例は、本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【0074】
【図1】従来のシフトレジスタ回路を示す図である。
【図2】従来のシフトレジスタ回路のタイミングを示す図である。
【図3】従来のシフトレジスタ回路のブートストラップポイントの電位を示す図である。
【図4】本発明の一実施例によるシフトレジスタ回路を示す図である。
【図5】図4のシフトレジスタ回路のタイミングを示す図である。
【図6】図4のシフトレジスタ回路のブートストラップポイントの電位を示す図である。
【図7】本発明のもう一つの実施例によるシフトレジスタ回路を示す図である。
【図8】直列した複数のシフトレジスタユニットを有するシフトレジスタモジュールで、シフトレジスタユニットの出力が、ディスプレイパネルの複数ゲートラインに接続された状態を示す図である。
【図9】本発明の一実施例によって得られ、ブートストラップポイントの電圧を低下させる放電回路またはモジュールを有するブートストラップ回路部を示す図である。
【図10−1】図4のシフトレジスタ回路に用いるブートストラップ回路部を示す図である。
【図10−2】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図10−3】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図10−4】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図10−5】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図11−1】図7のシフトレジスタ回路のブートストラップ回路部を示す図である。
【図11−2】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図11−3】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図11−4】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図11−5】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図12−1】本発明の一実施例によるNMOSシフトレジスタ回路の部分変化を示す図である。
【図12−2】本発明の他の実施例によるNMOSシフトレジスタ回路の部分変化を示す図である。
【図12−3】本発明の一実施例によるPMOSシフトレジスタ回路の部分変化を示す図である。
【図12−4】本発明の他の実施例によるPMOSシフトレジスタ回路の部分変化を示す図である。
【符号の説明】
【0075】
A〜ブートストラップポイント
C〜キャパシタ
Q1〜Q5トランジスタ
70〜シフトレジスタモジュール
100、100’シフトレジスタ回路
120、120’インバータ
150、150’ ブートストラップ回路部
160〜放電回路
170〜スイッチ
250、250’基底回路部

【特許請求の範囲】
【請求項1】
電子回路のブートストラップポイント電圧を低下させる方法であって、
放電素子を前記回路のブートストラップポイントに接続し、前記回路は第1時期及び第1時期後の第2時期中に操作可能であり、前記ブートストラップポイントは、前記第1時期に第一電位を有し、前記第2時期に第2電位を有し、
前記放電素子により、前記第2時期中の前記ブートストラップポイントの前記第2電位を低下させ、前記回路は、
接続状態と非接続態で操作可能な入力素子と、
出力端とゲートとを有し、且つ、前記回路の前記ブートストラップポイントにて前記入力素子に接続された出力素子と、
を備え、
前記回路が前記第1時期に操作する時、入力素子は接続態で操作し、前記ブートストラップポイントを介して前記出力素子のゲートにバイアス電圧を提供し、前記バイアス電圧は第1電位にほぼ等しく、
前記回路が前記第2時期に操作する時、前記入力素子は非導通態で操作し、前記ブートストラップポイントの電位は、部分的に前記出力素子の出力端の電位が増加するため、第1電位から第2電位に増加することを特徴とする方法。
【請求項2】
前記入力素子は、第1トランジスタを有し、
前記入力素子が接続態で操作する時、前記第1トランジスタは導通態で操作し、
前記入力素子が非接続態で操作する時、前記第1トランジスタは非導通態で操作し、
前記出力素子は、第2トランジスタを有し、そのソース/ドレイン端が前記出力端に接続されることを特徴とする請求項1に記載の方法。
【請求項3】
前記放電素子は、第3トランジスタを有し、
更に、
前記ブートストラップポイントに接続された第1ソース/ドレインと、
前記ブートストラップポイントに接続されたゲート端と、
前記第1電位にほぼ等しい参考電位に接続されて、前記第1時期に第1電位を維持し、前記第2時期に第2電位を低下させる第二ソース/ドレインと、
を備えたことを特徴とする請求項2に記載の方法。
【請求項4】
第1トランジスタは、
前記ブートストラップポイントに接続された第1ドレイン/ソースと、
入力端に接続されて、前記第1時期中の第1電位にほぼ等しい入力電位を受ける第2ドレイン/ソースと、
クロック信号に接続されて、前記第1時期中に前記第1トランジスタを導通態で操作させるゲートと、
を備えたことを特徴とする請求項2に記載の方法。
【請求項5】
前記第1トランジスタは、
前記ブートストラップポイントに接続された第1ドレイン/ソースと、
共に入力端に接続されて、前記第1時期中の第1電位にほぼ等しい入力電位を受ける第二ドレイン/ソースとゲートと、
を備えたことを特徴とする請求項2に記載の方法。
【請求項6】
前記第一トランジスタは、
前記ブートストラップポイントに接続された第1ドレイン/ソースと、
前記第1時期中の第1電位にほぼ等しいクロック信号に接続される第2ドレイン/ソースと、
入力端に接続され、入力電位を受けて、前記第1期間中に前記第1トランジスタを導通態で操作させるゲートと、
備えたことを特徴とする請求項2に記載の方法。
【請求項7】
電子回路であって、
連通態と非連通態で操作可能な入力素子と、
出力端と、ブートストラップポイントで前記入力素子に接続されるゲートとを有する出力素子と、
前記ブートストラップポイントに接続される放電素子と、
を備え、
前記電子回路は、第1時期とその後続の第2時期に操作可能であり、
前記第1時期に、前記入力素子は接続態で操作し、前記ブートストラップポイントを介して第1電位を出力素子のゲートに提供し、
前記第2時期に、前記入力素子は非導通態で操作し、前記ブートストラップポイントの電位は、部分的に前記出力素子の出力端の電位が増加するため、第1電位から第2電位に増加し、
前記放電素子は、前記ブートストラップポイントにおける前記第2時期の第2電位を低下させるのに用いられることを特徴とする電子回路。
【請求項8】
前記入力素子が導通態で操作する時、前記第1トランジスタは導通態で操作し、
前記入力素子が非導通態で操作する時、前記第1トランジスタは非導通態で操作し、
前記出力素子は、第2トランジスタを含み、前記出力端に接続されるソース/ドレインを有することを特徴とする請求項7に記載の電子回路。
【請求項9】
前記放電素子は、第3トランジスタを含み、
前記ブートストラップポイントに接続される第一ソース/ドレインと、
前記ブートストラップポイントに接続されるゲート端と、
第1電位にほぼ等しい参考電位に接続され、前記第1時期中に第1電位を維持し、前記第二時期中に、第2電位を低下させる第二ソース/ドレインと、
を備えたことを特徴とする請求項8に記載の電子回路。
【請求項10】
前記第1トランジスタは、
前記ブートストラップポイントに接続される第1ソース/ドレインと、
入力端に接続され、前記第1時期に、第1電位にほぼ等しい入力電圧を受ける第2ドレイン/ソースと、
クロック信号に接続され、前記第1時期に前記第1トランジスタを導通態で操作させるゲートと、
を備えることを特徴とする請求項8に記載の電子回路。
【請求項11】
前記第1トランジスタは、
前記ブートストラップポイントに接続される第1ドレイン/ソースと、
共に入力端に接続され、前記第1時期に第1電位にほぼ等しい入力電圧を受ける第2ドレイン/ソースとゲートと、
を備えたことを特徴とする請求項8に記載の電子回路。
【請求項12】
前記第1トランジスタは、
前記ブートストラップポイントに接続される第一ドレイン/ソースと、
前記第1時期中の第1電位にほぼ等しいクロック信号に接続される第2ドレイン/ソースと、
入力端に接続され、入力電位を受けて前記第1トランジスタを第1時期に導通態で操作させるゲートと、
を備えたことを特徴とする請求項8に記載の電子回路。
【請求項13】
前記第2トランジスタは、更に、クロック信号と相補する第2クロック信号に接続される第2ソース/ドレインを有することを特徴とする請求項10に記載の電子回路。
【請求項14】
更に、
出力端を有するインバータと、
ゲートと第1ソース/ドレインとを有する第3トランジスタと、
ゲートと第1ソース/ドレインと第二ソース/ドレインとを有する第4トランジスタと、
備え、
前記放電素子は、第5トランジスタを有し、
前記ブートストラップポイントに接続される第1ソース/ドレインと、
前記ブートストラップポイントに接続されるゲート端と、
第1電位にほぼ等しい第一参考電圧に接続され、前記第1時期に第一電位を維持し、前記第二時期に、第2電位を低下させる第2ソース/ドレインと、
を備え、
前記第3トランジスタのゲートは、前記インバータの出力端に接続され、前記第3トランジスタの第1ソース/ドレインは前記出力端に接続され、前記第3トランジスタの第2ソース/ドレインは前記第2参考電位に接続され、
前記第4トランジスタのゲートは第2入力端に接続され、前記第4トランジスタの第1ソース/ドレインは前記出力端に接続され、前記第4トランジスタの第2ソース/ドレインは前記第2参考電位に接続されることを特徴とする請求項13に記載の電子回路。
【請求項15】
前記第1〜第5トランジスタはNMOSトランジスタで、前記第1トランジスタの第1ソース/ドレインは前記インバータの入力端に接続され、前記第2参考電位は前記第1参考電位より低いことを特徴とする請求項14に記載の電子回路。
【請求項16】
前記第1〜第5トランジスタはPMOSトランジスタで、前記第3トランジスタのソース/ドレインは前記インバータの入力端に接続され、前記第2参考電位は前記第1参考電位より高いことを特徴とする請求項14に記載の電子回路。
【請求項17】
シフトレジスタであって、
第1クロック信号入力端と、
第2クロック信号入力端と、
第1電圧入力端と、
第2電圧入力端と、
スタートパルス入力端と、
複数段に排列された複数の他のシフトレジスタユニットと、
を備え、
前記シフトレジスタユニットは、
第一入力端と、
第二入力端と、
出力端と、
出力端を有するインバータと、
第1端と第2端を有する放電ユニットと、
ゲートと、第1ソース/ドレインと第2ソース/ドレインとを有する第1トランジスタと、
ゲートと、第1ソース/ドレインと第二ソース/ドレインとを有する第2トランジスタと、
ゲートと、第一ソース/ドレインと第二ソース/ドレインとを有する第3トランジスタと、
ゲートと、第一ソース/ドレインと第二ソース/ドレインとを有する第4トランジスタと、
を備え、
前記第1トランジスタのゲートは前記第1クロック信号入力端に接続され、前記第1トランジスタの第1ドレイン/ソースは前記第1入力端に接続され、前記第1トランジスタの第2ドレイン/ソースは、前記第2トランジスタのゲートに接続され、
前記第2トランジスタの第1ソース/ドレインは、前記第2クロック信号入力端に接続され、前記第2トランジスタの第2ソース/ドレインは前記出力端に接続され、
前記第3トランジスタのゲートは前記インバータの出力端に接続され、前記第3トランジスタの第1ソース/ドレインは、前記出力端に接続され、前記第3トランジスタの第2ソース/ドレインは、前記第1電圧入力端に接続され、
前記第4トランジスタのゲートは前記第2出力端に接続され、前記第4トランジスタの第1ソース/ドレインは前記出力端に接続され、前記第4トランジスタの第2ソース/ドレインは前記第1電圧入力端に接続され、
前記放電回路の第1端は第2電圧入力端に接続され、前記放電回路の第2端は、前記第2トランジスタのゲートに接続され、前記シフトレジスタは直列されて、
前記シフトレジスタの第1入力端は、シフトレジスタの出力端によって前段に接続され、
前記シフトレジスタの第2入力端は、前記シフトレジスタの出力端によって次段に接続され、
第1段のシフトレジスタの第1入力端は、前記スタートパルス入力に接続され、
前記第1クロック信号入力端と前記第2クロック入力端は、相補するクロック信号を受けるのに用いられ、
前記第1電圧入力端と前記第2電圧入力端は、それぞれ、第1電位および、第1電位と異なる第2電位を受けるのに用いられることを特徴とするシフトレジスタモジュール。
【請求項18】
前記放電回路は、ゲートと第1ソース/ドレインと第2ソース/ドレインとを含むトランジスタを有し、
前記第1ソース/ドレインは放電回路の第1端に接続され、前記第2ソース/ドレインは、前記放電回路の第2端に接続されることを特徴とする請求項17に記載のシフトレジスタモジュール。
【請求項19】
前記第1〜第5トランジスタはNMOSトランジスタで、前記第1トランジスタの第1ソース/ドレインは前記インバータの入力端に接続され、前記第1電位は前記第2電位より低いことを特徴とする請求項17に記載のシフトレジスタモジュール。
【請求項20】
前記1〜第5トランジスタはPMOSトランジスタで、前記第3トランジスタの第1ソース/ドレインは前記インバータの入力端に接続され、前記第1電位は前記第2電位より高いことを特徴とする請求項17に記載のシフトレジスタモジュール。


【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10−1】
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【図10−2】
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【図10−3】
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【図10−4】
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【図10−5】
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【図11−1】
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【図11−2】
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【図11−3】
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【図11−4】
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【図11−5】
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【図12−1】
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【図12−2】
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【図12−3】
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【図12−4】
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【公開番号】特開2009−49985(P2009−49985A)
【公開日】平成21年3月5日(2009.3.5)
【国際特許分類】
【出願番号】特願2008−189722(P2008−189722)
【出願日】平成20年7月23日(2008.7.23)
【出願人】(501358079)友達光電股▲ふん▼有限公司 (220)
【氏名又は名称原語表記】AU Optronics Corporation
【住所又は居所原語表記】No.1,Lt−Hsin Rd,II,Science−Based Industrial Park,Hsinchu,Taiwan,R.O.C.
【Fターム(参考)】