電子回路ユニット
【課題】 小型化に好適な面実装タイプの電子回路ユニットを提供すること。
【解決手段】 アルミナ基板１上にコンデンサＣ１〜Ｃ７と抵抗Ｒ１〜Ｒ３およびインダクタンス素子Ｌ１〜Ｌ３を含む回路素子とこれら回路素子に接続される導電パターンＰとを薄膜形成し、ダイオードＤ１とトランジスタＴｒ１の半導体ベアチップを導電パターンＰの接続ランドにワイヤーボンディングし、かつ、アルミナ基板１上に所定間隔を存して対向する一対の導電路Ｓ１，Ｓ２からなるインダクタンス素子を薄膜形成し、これら導電路Ｓ１，Ｓ２によって不平衡／平衡変換回路を構成した。
【解決手段】 アルミナ基板１上にコンデンサＣ１〜Ｃ７と抵抗Ｒ１〜Ｒ３およびインダクタンス素子Ｌ１〜Ｌ３を含む回路素子とこれら回路素子に接続される導電パターンＰとを薄膜形成し、ダイオードＤ１とトランジスタＴｒ１の半導体ベアチップを導電パターンＰの接続ランドにワイヤーボンディングし、かつ、アルミナ基板１上に所定間隔を存して対向する一対の導電路Ｓ１，Ｓ２からなるインダクタンス素子を薄膜形成し、これら導電路Ｓ１，Ｓ２によって不平衡／平衡変換回路を構成した。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、面実装タイプの電子回路ユニットに係り、特に、不平衡／平衡変換回路を付設した電子回路ユニットに関する。
【０００２】
【従来の技術】一般的に、この種の面実装タイプの電子回路ユニットは、基板上に設けられた導電パターンの半田ランドに抵抗やコンデンサ等のチップ部品とトランジスタ等の半導体部品をそれぞれ半田付けし、これら回路部品をシールドカバーで覆うように概略構成されている。基板の側面には端面電極が設けられており、電子回路ユニットを母基板上に面実装する際、端面電極は母基板の半田ランドに半田付けされるようになっている。
【０００３】従来より、このように概略構成された電子回路ユニットにおいて、不平衡信号を平衡信号に変換して出力するための不平衡／平衡変換回路を搭載したものが知られている。通常、この不平衡／平衡変換回路は平板状の誘電体基板に一対の導電路を並設した面実装部品によって構成され、誘電体基板に設けられた電極を多層基板上の導電パターンに半田付けすることにより、不平衡信号を不平衡／平衡変換回路で平衡信号に変換して出力することができる。
【０００４】
【発明が解決しようとする課題】ところで近年、チップ部品や半導体部品等の回路部品を小形化する技術は著しく進歩しており、例えば外形寸法が0.6×0.3mm程度の超小形のチップ抵抗やチップコンデンサも実用化されている。したがって、前述した従来の電子回路ユニットにおいても、このような超小形の回路部品を使用し、これら回路部品をその部品間ピッチを狭めた状態で基板上に実装すれば、電子回路ユニットをある程度までは小型化することが可能となる。しかしながら、チップ部品や半導体部品等の回路部品の小形化には限界があり、しかも、多数の回路部品を基板上に実装する際に、各回路部品の半田付け部分が短絡しないようにしなければならないため、部品間ピッチを狭めるのにも限界があり、これらのことが電子回路ユニットの更なる小型化を妨げる大きな要因となっていた。さらに、不平衡／平衡変換回路が面実装部品によって構成されており、所望の結合度を確保するために一対の導電路を所定長以上の長さにわたって並設している関係上、この面実装部品は比較的大形の部品であるため、基板上の限られた実装スペースが不平衡／平衡変換回路用の面実装部品によって狭められてしまい、この点からも電子回路ユニットの小型化が妨げられていた。
【０００５】本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、小型化に好適な面実装タイプの電子回路ユニットを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するために、本発明の電子回路ユニットでは、アルミナ基板上にコンデンサおよび抵抗を含む回路素子とこれら回路素子に接続される導電パターンとを薄膜形成し、前記アルミナ基板上に半導体ベアチップを搭載すると共に、この半導体ベアチップを前記導電パターンにワイヤーボンディングし、かつ、前記アルミナ基板上に所定間隔を存して対向する一対の導電路からなるインダクタンス素子を薄膜形成し、このインダクタンス素子によって不平衡／平衡変換回路を構成した。
【０００７】このような構成によれば、コンデンサと抵抗を含む回路素子が薄膜技術を用いて高精度に形成され、しかも、半導体素子はベアチップをワイヤーボンディングしたものであるため、アルミナ基板上に必要とされる回路部品が高密度に実装され、小型化に好適な面実装タイプの電子回路ユニットを実現することができる。さらに、アルミナ基板上に一対の導電路からなるインダクタンス素子を薄膜形成し、このインダクタンス素子の一対の導電路によって不平衡／平衡変換回路を構成したため、両導電路間のギャップを狭くして所望の結合度を確保することができ、この点からも電子回路ユニットの小型化に有利となる。
【０００８】上記の構成において、不平衡／平衡変換回路を構成する一対の導電路をアルミナ基板の同一面上に形成すると、両導電路間のギャップを狭めて結合度を高めることができる。また、一対の導電路をアルミナ基板上に絶縁物を介して積層すると、アルミナ基板上に占める両導電路の設置スペースをより一層狭めることができる。さらに、一対の導電路は、渦巻き状あるいはジグザグ状に形成することが好ましい。
【０００９】
【発明の実施の形態】以下、本発明の実施形態例について図面を参照して説明すると、図１は電子回路ユニットの斜視図、図２は回路構成レイアウトを示すアルミナ基板の平面図、図３はアルミナ基板の裏面図、図４は回路構成の説明図、図５は端面電極を示す斜視図、図６は端面電極の断面図、図７は半導体ベアチップと接続ランドの関係を示す説明図、図８は電子回路ユニットの製造工程を示す説明図である。
【００１０】本実施形態例は周波数同調型ブースタアンプへの適用例であり、この周波数同調型ブースタアンプは携帯型テレビ機器の受信性能（特に、受信感度と耐妨害特性）向上のために図示せぬＵＨＦチューナと組み合わせて使用され、希望周波数のＴＶ信号を選択すると共に、選択したＴＶ信号を増幅してＵＨＦチューナに入力する機能を有する。
【００１１】図１はかかる周波数同調型ブースタアンプ（電子回路ユニット）の外観を示し、同図に示すように、この周波数同調型ブースタアンプは、後述する回路構成素子を搭載したアルミナ基板１と、このアルミナ基板１に取付けられたシールドカバー２とで構成されており、図示せぬ母基板に半田付けされる面実装部品となっている。アルミナ基板１は方形平板状に形成されており、大版基板を短冊状の分割片に切断した後、この分割片をさらに細分割することによって得られる。シールドカバー２は金属板を箱形に折り曲げ加工したもので、アルミナ基板１上の回路構成素子はこのシールドカバー２によって覆われている。
【００１２】図２に示すように、アルミナ基板１の表面には回路構成素子とそれらを接続する導電パターンが設けられており、また、図３に示すように、アルミナ基板１の裏面には背面電極としての導電パターンが設けられている。本実施形態例に係る周波数同調型ブースタアンプは、ＴＶ信号の選択と増幅のために同調回路と増幅回路とを有し、図４に示すような回路構成となっており、図２に示される各回路構成素子には図４の回路図に対応する符号を付してある。ただし、図４は回路構成の一例を示すものであり、本発明はこれ以外の回路構成を有する電子回路ユニットにも適用可能である。
【００１３】図４に示すように、周波数同調型ブースタアンプは、同調回路および増幅回路の回路構成素子であるコンデンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタンス素子Ｌ１〜Ｌ３、ダイオードＤ１、トランジスタＴｒ１、導電路Ｓ１，Ｓ２等を有し、これらの回路構成素子とそれを接続する導電パターンはアルミナ基板１の表面に設けられている。この導電パターンは例えばＣｒやＣｕ等をスパッタリング等の薄膜技術を用いて形成したもので、図２中には符号Ｐを付してハッチングによって表されている。
【００１４】周波数同調型ブースタアンプの回路構成について簡単に説明すると、希望周波数のＴＶ信号を選択と増幅するために、インダクタンス素子Ｌ２，Ｌ３とコンデンサＣ３，Ｃ４およびダイオードＤ１とからなる同調回路と、トランジスタＴｒ１とその周辺回路素子（抵抗Ｒ１〜Ｒ３、コンデンサＣ６）および不平衡／平衡変換素子Ｔとからなる増幅回路から構成されている。複数の周波数のＴＶ信号はコンデンサＣ１を介して同調回路に入力される。同調回路の同調周波数（共振周波数）はダイオードＤ１のカソードに加える電圧（Ｖctl）の制御により可変するので、希望するＴＶ信号の周波数に一致させることによって、希望するＴＶ信号だけが選択され、コンデンサＣ５を介して増幅回路のトランジスタＴｒ１のベースに入力される。トランジスタＴｒ１のベースにはベースバイアス用分圧抵抗Ｒ１，Ｒ２にバイアス電圧が与えられ、トランジスタＴｒ１のコレクタ電流（≒エミッタ電流）はエミッタ抵抗Ｒ３の抵抗値によって設定される。トランジスタＴｒ１によって増幅されたＴＶ信号はコレクタから出力され、コレクタには不平衡／平衡変換素子Ｔが設けられている。この不平衡／平衡変換素子Ｔは互いに結合した一対の導電路Ｓ１，Ｓ２からなるインダクタンス素子によって構成され、導電路Ｓ２の両端から平衡ＴＶ信号が出力され、前述したＵＨＦチューナに入力される。
【００１５】図２に示すように、アルミナ基板１の端部には接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）が形成されており、これらは導電パターンＰの一部によって構成されている。接地用電極と入力用電極および出力用電極は方形状のアルミナ基板１の相対向する２つの長辺側にのみ形成され、それ以外の相対向する２つの短辺側には形成されていない。すなわち、アルミナ基板１の一方の長辺側の両隅部（コーナ）にＧＮＤ電極が形成され、これらＧＮＤ電極の間にＶcc電極とＲＦin電極およびＶctl電極が形成されている。また、アルミナ基板１の他方の長辺側の両隅部とその近傍の３箇所にＧＮＤ電極が形成され、これらＧＮＤ電極の間に２つのＲＦout電極が形成されている。なお、後述するように、アルミナ基板１の２つの長辺は大版基板を短冊状の分割片に切断したときの分割線に対応し、アルミナ基板１の２つの短辺はこの分割片をさらに細分割したときの分割線に対応する。
【００１６】一方、図３に示すように、アルミナ基板１の裏面に設けられた導電パターンＰ１（背面電極）はそれぞれの接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）に対向しており、図５と図６に示すように、両者は端面電極３を介して導通されている。この端面電極３はＡｇ厚膜層の上にＮｉ下地メッキ層とＡｕメッキ層を順次積層したもので、最下層のＡｇ厚膜層は、ガラス成分を含まないＡｇペーストを厚膜形成した後、これを２００°Ｃ程度で焼成した低温焼成材からなる。また、中間層のＮｉ下地メッキ層はＡｕメッキ層の付着を容易にするもので、最上層のＡｕメッキ層は、端面電極３を図示せぬ母基板の半田ランドに半田付けした際に、最下層のＡｇが半田に析出するのを防止するためのものである。そして、シールドカバー２がアルミナ基板１に取付けられた電子回路ユニットの完成品において、シールドカバー２の側面に折り曲げ形成された脚片２ａが接地用電極（ＧＮＤ）と導通する端面電極３に半田付けされており、シールドカバー２はアルミナ基板１の４隅で接地された状態となる。
【００１７】前述した各回路構成素子のうち、コンデンサＣ１〜Ｃ７は下部電極の上にSiO2等の誘電体膜を介して上部電極を積層したもので、これらはスパッタリング等を用いて薄膜形成されている。上部電極の表面にはＣｕ層が設けられており、このＣｕ層によって共振回路のＱが高められている。コンデンサＣ１〜Ｃ７の下部電極と上部電極は導電パターンＰに接続されており、図２に示すように、コンデンサＣ７とＶcc電極間の導電パターンＰ、コンデンサＣ７とＲＦout電極間の導電パターンＰ、コンデンサＣ２とＶctl電極間の導電パターンＰには、それぞれ放電用の近接部（エアーギャップ）Ｇが設けられている。この近接部Ｇは互いに対向して並設された導電パターンＰのそれぞれに設けられた一対の突部によって構成されており、両突部の尖端同士は所定のギャップを存して対向している。この場合、導電パターンＰとＧＮＤ電極の寸法精度はいずれも薄膜技術により高くなるため、近接部Ｇのギャップ寸法を狭めることができ、低電圧での放電が可能となっている。また、各コンデンサＣ１〜Ｃ７のうち、コンデンサＣ１とＣ３〜Ｃ５は単純な方形状に形成されているが、コンデンサＣ２とＣ７については２つ以上の方形を組み合わせた異形状に形成されている。すなわち、コンデンサＣ２は１つの矩形の一辺から２つの矩形を突出させた凹形状であり、コンデンサＣ７は３つの矩形を長辺方向にずらして連続させた形状になっている。これらコンデンサＣ２とＣ７は比較的大きな容量値を必要とする接地用コンデンサであり、接地用コンデンサＣ２とＣ７をこのような異形状にすると、アルミナ基板１上の限られたスペースが有効利用され、所望の容量値のコンデンサを高密度実装することができる。
【００１８】さらに、各コンデンサＣ１〜Ｃ７のうち、コンデンサＣ６は大きさを異にする２つの接地用コンデンサで構成されており、両者は互いに分離された一対の導電パターンＰを介して並列接続されている。すなわち、図２に示すように、両接地用コンデンサＣ６の各一方の電極部はＧＮＤ電極に繋がる接地用の導電パターンＰに接続されているが、両接地用コンデンサＣ６の各他方の電極部は互いに分離された２つの導電パターンＰを介してトランジスタＴｒ１の接続ランドＳＬに接続されている。図４から明らかなように、コンデンサＣ６はトランジスタＴｒ１のエミッタと接地間に設けられており、前記接続ランドＳＬはトランジスタＴｒ１のエミッタ電極がワイヤーボンディングされる箇所であるため、コンデンサＣ６の容量値は互いに分離された導電パターンＰを介して並列接続された２つの接地用コンデンサによって設定されることになる。したがって、トランジスタＴｒ１のエミッタ電極からコンデンサＣ６を介して接地に至る導電パターンＰ全体のインダクタンスが減少して、接地用コンデンサＣ６による接続ランドＳＬの接地効果が向上することになり、また、各接地用コンデンサＣ６と各導電パターンＰとによる寄生発振周波数が高くなるため、この周波数をトランジスタＴｒ１の動作点周波数以上に設定することにより、寄生振動をなくすことができる。
【００１９】抵抗Ｒ１〜Ｒ３は例えばTaSiO2等の抵抗膜をスパッタリング等の薄膜技術を用いて形成したもので、その表面には必要に応じてSiO2等の誘電体膜が設けられている。図２に示すように、３つの抵抗Ｒ１〜Ｒ３のうち、抵抗Ｒ１とＲ２はアルミナ基板１上の互いに近接した位置に並設して薄膜形成され、残りの抵抗Ｒ３は抵抗Ｒ１とＲ２から離れた位置に薄膜形成されている。このように抵抗Ｒ１とＲ２を近接した位置に薄膜形成してあるため、各抵抗Ｒ１，Ｒ２の抵抗値が所望値に対してバラツキを生じたとしても、抵抗Ｒ１，Ｒ２全体のバラツキの比率を同じにすることができる。図４から明らかなように、抵抗Ｒ１とＲ２はトランジスタＴｒ１のベースバイアス用分圧抵抗であり、Ｒ１／（Ｒ１＋Ｒ２）×Ｖccの電圧がトランジスタＴｒ１のベースに印加される。ここで、ベースバイアス用分圧抵抗である抵抗Ｒ１，Ｒ２全体のバラツキの比率は前述したように常に同じであるため、これら抵抗Ｒ１，Ｒ２に対する抵抗値のトリミングは不要となる。一方、抵抗Ｒ３はトランジスタＴｒ１のエミッタ抵抗であり、電流はＶcc電極からトランジスタＴｒ１のコレクタとエミッタに流れ、さらに抵抗Ｒ３を通って接地される。ここで、各抵抗Ｒ１〜Ｒ３のうち、エミッタ抵抗である抵抗Ｒ３によるトランジスタＴｒ１の増幅度への寄与が最も大きいため、電流値が一定になるように抵抗Ｒ３のみをトリミングして出力調整するようにしてある。
【００２０】なお、図９に示すように、トランジスタＴｒ１に別のトランジスタＴｒ２を直列接続した回路構成の場合は、両トランジスタＴｒ１，Ｔｒ２のベースバイアス用分圧抵抗である抵抗Ｒ１，Ｒ２，Ｒ４をアルミナ基板１上の互いに近接した位置に薄膜形成すれば、これら抵抗Ｒ１，Ｒ２，Ｒ４に対する抵抗値のトリミングは不要となる。したがって、この場合においても、エミッタ抵抗である抵抗Ｒ３のみをトリミングすることにより、両トランジスタＴｒ１，Ｔｒ２の電流値を設定することができる。
【００２１】また、インダクタンス素子Ｌ１〜Ｌ３と導電路Ｓ１，Ｓ２は、ＣｒやＣｕ等をスパッタリング等の薄膜技術を用いて形成したもので、導電パターンＰに接続されている。各インダクタンス素子Ｌ１〜Ｌ３の表面にはＣｕ層が設けられており、このＣｕ層によって共振回路のＱが高められている。インダクタンス素子Ｌ１とＬ２はいずれも角形の渦巻き形状に形成されており、それぞれの一端はＶctl電極や接地用の導電パターンＰにワイヤーボンディングされている。インダクタンス素子Ｌ２は概略の共振周波数を設定する共振周波数設定用であり、インダクタンス素子Ｌ３はインダクタンス素子Ｌ２の他端に連続している。インダクタンス素子Ｌ３は共振周波数を調整するための調整用導電パターンであり、図２の破線で示すように、インダクタンス素子Ｌ３をトリミングして削ることにより、インダクタンス素子Ｌ２の巻数が増加して共振周波数を調整するようになっている。この場合、トリミング後のインダクタンス素子Ｌ３の導体幅が共振周波数設定用のインダクタンス素子Ｌ２の導体幅と同じになるようにすれば、インダクタンス素子Ｌ２とインダクタンス素子Ｌ３の特性インピーダンスが変わらなくなり、Ｃ／Ｎ比が良好な発振を得ることができる。
【００２２】前述したように、不平衡／平衡変換素子Ｔは互いに結合した一対の導電路Ｓ１，Ｓ２からなるインダクタンス素子によって構成され、これら導電路Ｓ１，Ｓ２はアルミナ基板１上に薄膜形成されている。これら導電路Ｓ１，Ｓ２はアルミナ基板１上で所定のギャップを介して対向するように渦巻き状に形成されており、一方の導電路Ｓ１の両端はトランジスタＴｒ１のコレクタ電極とコンデンサＣ７に接続された導電パターンＰとに接続され、他方の導電路Ｓ２の両端は一対のＲＦout電極に接続されている。この場合、薄膜形成された導電路Ｓ１，Ｓ２の寸法精度が高いため、両導電路Ｓ１，Ｓ２間のギャップを狭くして所望の結合度を確保することができ、アルミナ基板１上の限られたスペース内に小形の不平衡／平衡変換素子Ｔを設けることができる。なお、図１０に示すように、所定のギャップを介して対向する一対の導電路Ｓ１，Ｓ２をアルミナ基板１上にジグザグ状に形成しても良い。
【００２３】また、ダイオードＤ１とトランジスタＴｒ１は、アルミナ基板１上に薄膜形成された導電パターンＰの接続ランドに半導体ベアチップを搭載し、該半導体ベアチップを導電パターンＰにワイヤーボンディングしたものである。すなわち、図２に示すように、ダイオードＤ１の半導体ベアチップは角形形状をなし、その下面に設けられた一方の電極がクリーム半田や導電ペースト等の導電性接着剤を用いて接続ランドに固定され、半導体ベアチップの上面に設けられた他方の電極が導電パターンＰの所定部位にワイヤーボンディングされている。また、トランジスタＴｒ１の半導体ベアチップも角形形状をなし、その下面に設けられたコレクタ電極が導電性接着剤を用いて接続ランドに固定され、ベース電極とエミッタ電極が導電パターンＰの所定部位にワイヤーボンディングされている。前述した端面電極３と同様に、これら接続ランド上にもＮｉ下地メッキ層とＡｕメッキ層が順次積層されている。ここで、図７（ａ）または（ｂ）に示すように、半導体ベアチップ４の下面積に対して接続ランド５の面積が小さく形成されており、このような構成を採用することにより、半導体ベアチップ４の下方に導電性接着剤の溜り部が確保されるため、導電性接着剤が半導体ベアチップ４の外形からはみ出して周囲の導電パターンＰと短絡する事故を未然に防止することができる。また、接続ランド５の内部に開口５ａが設けられており、これによって余剰の導電性接着剤が開口５ａ内に溜められるため、導電性接着剤のはみ出しをより確実に防止できるようになっている。
【００２４】次に、上記の如く構成された電子回路ユニットの製造工程について主として図８を用いて説明する。
【００２５】まず、図８（ａ）に示すように、アルミナ基板１の表面全体にTaSiO2等をスパッタリングした後、これを所望形状にエッチングして抵抗膜６を形成することにより、抵抗Ｒ１〜Ｒ３に相当する部分が構成される。次に、図８（ｂ）に示すように、抵抗膜６の上からＣｒやＣｕ等をスパッタリングし、これを所望形状にエッチングして下部電極７を形成した後、図８（ｃ）に示すように、下部電極７の上からSiO2等をスパッタリングし、これを所望形状にエッチングして誘電体膜８を形成する。次に、図８（ｄ）に示すように、誘電体膜８の上からＣｒやＣｕ等をスパッタリングした後、これを所望形状にエッチングして上部電極９を形成する。その結果、下部電極７または上部電極９によって導電パターンＰとインダクタンス素子Ｌ１〜Ｌ３および導電路Ｓ１，Ｓ２に相当する部分が構成され、下部電極７と誘電体膜８および上部電極９の積層体によってコンデンサＣ１〜Ｃ７に相当する部分が構成される。次に、インダクタンス素子Ｌ１〜Ｌ３と導電路Ｓ１，Ｓ２およびコンデンサＣ１〜Ｃ７に相当する部分の表面にＣｕ層をメッキまたは薄膜技術で形成した後、図８（ｅ）に示すように、導電パターンＰを除く部分に保護膜１０を形成する。次に、図８（ｆ）に示すように、アルミナ基板１の裏面全体にＣｒやＣｕ等をスパッタリングした後、これを所望形状にエッチングして背面電極１１を形成することにより、裏面側の導電パターンＰ１に相当する部分が構成される。
【００２６】なお、以上説明した図８（ａ）〜（ｆ）の工程は、縦横に格子状に延びる分割溝が刻設されたアルミナ材からなる大版基板に対して行なわれ、以下に説明する図８（ｇ）〜（ｊ）の工程は、この大版基板を一方向の分割溝に沿って切断することで得られる短冊状の分割片に対して行なわれる。
【００２７】すなわち、大版基板を短冊状の分割片に切断した後、図８（ｇ）に示すように、この分割片の切断面であるアルミナ基板１の両端面にＡｇ層１２を厚膜形成し、アルミナ基板１の表裏両面に設けられた導電パターンＰ，Ｐ１の接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）同志をＡｇ層１２で導通する。このＡｇ層１２は前述した端面電極３のＡｇ厚膜層に相当し、ガラス成分を含まないＡｇペーストからなる低温焼成材である。なお、かかるＡｇ層１２の厚膜形成工程を１つの短冊状分割片に対して行なうことも可能であるが、複数の分割片を若干の隙間を存して重ね合わせた状態にすれば、Ａｇ層１２を複数の分割片に対して同時に厚膜形成することができ、大量生産に好適となる。次に、Ａｇ層１２と半導体ベアチップが搭載される接続ランドの各表面にＮｉ下地層とＡｕ層を順次メッキした後、図８（ｈ）に示すように、各接続ランド上にダイオードＤ１とトランジスタＴｒ１の半導体ベアチップをクリーム半田や導電ペースト等の導電性接着剤を用いて固定する。この場合、前述したように、半導体ベアチップの下面積に対して接続ランドの面積が小さく形成されているため、導電性接着剤の半導体ベアチップからのはみ出しが防止され、導電性接着剤が半導体ベアチップの周囲の導電パターンＰと不所望に短絡しないようになっている。次に、図８（ｉ）に示すように、各半導体ベアチップを導電パターンＰの所定部位にワイヤーボンディングした後、図８（ｊ）に示すように、エミッタ抵抗である抵抗Ｒ３をトリミングして出力調整すると共に、調整用導電パターンであるインダクタンス素子Ｌ３をトリミングして共振周波数を調整する。この場合、共振周波数の調整は個々のアルミナ基板１に分割する前の短冊状分割片の状態で行なわれ、各アルミナ基板１の隅部に接地用電極（ＧＮＤ）が設けられているため、隣接するアルミナ基板１に設けられた入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）間に必ず接地用電極（ＧＮＤ）が位置することになり、共振周波数の調整が隣接するアルミナ基板１の回路へ悪影響を及ぼさないようになっている。
【００２８】次いで、短冊状分割片の個々のアルミナ基板１にシールドカバー２を取付け、該シールドカバー２の脚片２ａを接地用電極（ＧＮＤ）に導通する端面電極３に半田付けた後、分割片を他方の分割溝に沿って個々のアルミナ基板１に細分割することにより、図１に示すような電子回路ユニットが得られる。
【００２９】このように構成された上記実施形態例に係る電子回路ユニットによれば、アルミナ基板１上にコンデンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタンス素子Ｌ１〜Ｌ３、導電路Ｓ１，Ｓ２等の回路素子とこれら回路素子に接続される導電パターンＰとを薄膜形成すると共に、このアルミナ基板１上にダイオードＤ１とトランジスタＴｒ１の半導体ベアチップをワイヤーボンディングし、かつ、アルミナ基板１の側面に導電パターンの接地用電極と入出力用電極に接続される端面電極３を設けたため、必要とされる回路構成素子を薄膜技術と半導体素子のワイヤーボンディングとを用いてアルミナ基板１上に高密度に実装でき、小型化に好適な面実装タイプの電子回路ユニットを実現することができる。また、アルミナ基板１上に薄膜形成した一対の導電路Ｓ１，Ｓ２によって不平衡／平衡変換回路を構成したため、両導電路Ｓ１，Ｓ２間のギャップを狭くして所望の結合度を確保することができ、この点からも電子回路ユニットの小型化に有利となる。
【００３０】なお、上記実施形態例では、不平衡／平衡変換回路を構成する一対の導電路Ｓ１，Ｓ２をアルミナ基板１の同一面上に薄膜形成した場合について説明したが、コンデンサＣ１〜Ｃ７の構成と同様に、一対の導電路Ｓ１，Ｓ２をアルミナ基板１上にSiO2等の絶縁物を介して積層することも可能であり、このようにすると、アルミナ基板１上に占める両導電路の設置スペースをより一層狭めることができる。
【００３１】
【発明の効果】本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００３２】アルミナ基板上にコンデンサおよび抵抗を含む回路素子と導電パターンとを薄膜形成すると共に、このアルミナ基板上に半導体素子のベアチップをワイヤーボンディングし、かつ、アルミナ基板上に一対の導電路からなるインダクタンス素子を薄膜形成して不平衡／平衡変換回路を構成したため、アルミナ基板上に必要とされる回路部品を高密度に実装できるのみならず、不平衡／平衡変換回路を構成する両導電路間のギャップを狭くして所望の結合度を確保することができ、電子回路ユニットの小型化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態例に係る電子回路ユニットの斜視図である。
【図２】回路構成レイアウトを示すアルミナ基板の平面図である。
【図３】アルミナ基板の裏面図である。
【図４】回路構成の説明図である。
【図５】端面電極を示す斜視図である。
【図６】端面電極の断面図である。
【図７】半導体ベアチップと接続ランドの関係を示す説明図である。
【図８】電子回路ユニットの製造工程を示す説明図である。
【図９】他の回路構成の説明図である。
【図１０】他の回路構成レイアウトを示すアルミナ基板の平面図である。
【符号の説明】
１ アルミナ基板
２ シールドカバー
３ 端面電極
４ 半導体ベアチップ
５ 接続ランド
５ａ 開口
６ 抵抗膜
７ 下部電極
８ 誘電体膜
９ 上部電極
１０ 保護膜
１１ 背面電極
１２ Ａｇ層
Ｃ１〜Ｃ７ コンデンサ
Ｒ１〜Ｒ３ 抵抗
Ｌ１〜Ｌ３ インダクタンス素子
Ｔｒ１，Ｔｒ２ トランジスタ
Ｓ１，Ｓ２ 導電路
Ｐ，Ｐ１ 導電パターン
ＳＬ 接続ランド
【０００１】
【発明の属する技術分野】本発明は、面実装タイプの電子回路ユニットに係り、特に、不平衡／平衡変換回路を付設した電子回路ユニットに関する。
【０００２】
【従来の技術】一般的に、この種の面実装タイプの電子回路ユニットは、基板上に設けられた導電パターンの半田ランドに抵抗やコンデンサ等のチップ部品とトランジスタ等の半導体部品をそれぞれ半田付けし、これら回路部品をシールドカバーで覆うように概略構成されている。基板の側面には端面電極が設けられており、電子回路ユニットを母基板上に面実装する際、端面電極は母基板の半田ランドに半田付けされるようになっている。
【０００３】従来より、このように概略構成された電子回路ユニットにおいて、不平衡信号を平衡信号に変換して出力するための不平衡／平衡変換回路を搭載したものが知られている。通常、この不平衡／平衡変換回路は平板状の誘電体基板に一対の導電路を並設した面実装部品によって構成され、誘電体基板に設けられた電極を多層基板上の導電パターンに半田付けすることにより、不平衡信号を不平衡／平衡変換回路で平衡信号に変換して出力することができる。
【０００４】
【発明が解決しようとする課題】ところで近年、チップ部品や半導体部品等の回路部品を小形化する技術は著しく進歩しており、例えば外形寸法が0.6×0.3mm程度の超小形のチップ抵抗やチップコンデンサも実用化されている。したがって、前述した従来の電子回路ユニットにおいても、このような超小形の回路部品を使用し、これら回路部品をその部品間ピッチを狭めた状態で基板上に実装すれば、電子回路ユニットをある程度までは小型化することが可能となる。しかしながら、チップ部品や半導体部品等の回路部品の小形化には限界があり、しかも、多数の回路部品を基板上に実装する際に、各回路部品の半田付け部分が短絡しないようにしなければならないため、部品間ピッチを狭めるのにも限界があり、これらのことが電子回路ユニットの更なる小型化を妨げる大きな要因となっていた。さらに、不平衡／平衡変換回路が面実装部品によって構成されており、所望の結合度を確保するために一対の導電路を所定長以上の長さにわたって並設している関係上、この面実装部品は比較的大形の部品であるため、基板上の限られた実装スペースが不平衡／平衡変換回路用の面実装部品によって狭められてしまい、この点からも電子回路ユニットの小型化が妨げられていた。
【０００５】本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、小型化に好適な面実装タイプの電子回路ユニットを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するために、本発明の電子回路ユニットでは、アルミナ基板上にコンデンサおよび抵抗を含む回路素子とこれら回路素子に接続される導電パターンとを薄膜形成し、前記アルミナ基板上に半導体ベアチップを搭載すると共に、この半導体ベアチップを前記導電パターンにワイヤーボンディングし、かつ、前記アルミナ基板上に所定間隔を存して対向する一対の導電路からなるインダクタンス素子を薄膜形成し、このインダクタンス素子によって不平衡／平衡変換回路を構成した。
【０００７】このような構成によれば、コンデンサと抵抗を含む回路素子が薄膜技術を用いて高精度に形成され、しかも、半導体素子はベアチップをワイヤーボンディングしたものであるため、アルミナ基板上に必要とされる回路部品が高密度に実装され、小型化に好適な面実装タイプの電子回路ユニットを実現することができる。さらに、アルミナ基板上に一対の導電路からなるインダクタンス素子を薄膜形成し、このインダクタンス素子の一対の導電路によって不平衡／平衡変換回路を構成したため、両導電路間のギャップを狭くして所望の結合度を確保することができ、この点からも電子回路ユニットの小型化に有利となる。
【０００８】上記の構成において、不平衡／平衡変換回路を構成する一対の導電路をアルミナ基板の同一面上に形成すると、両導電路間のギャップを狭めて結合度を高めることができる。また、一対の導電路をアルミナ基板上に絶縁物を介して積層すると、アルミナ基板上に占める両導電路の設置スペースをより一層狭めることができる。さらに、一対の導電路は、渦巻き状あるいはジグザグ状に形成することが好ましい。
【０００９】
【発明の実施の形態】以下、本発明の実施形態例について図面を参照して説明すると、図１は電子回路ユニットの斜視図、図２は回路構成レイアウトを示すアルミナ基板の平面図、図３はアルミナ基板の裏面図、図４は回路構成の説明図、図５は端面電極を示す斜視図、図６は端面電極の断面図、図７は半導体ベアチップと接続ランドの関係を示す説明図、図８は電子回路ユニットの製造工程を示す説明図である。
【００１０】本実施形態例は周波数同調型ブースタアンプへの適用例であり、この周波数同調型ブースタアンプは携帯型テレビ機器の受信性能（特に、受信感度と耐妨害特性）向上のために図示せぬＵＨＦチューナと組み合わせて使用され、希望周波数のＴＶ信号を選択すると共に、選択したＴＶ信号を増幅してＵＨＦチューナに入力する機能を有する。
【００１１】図１はかかる周波数同調型ブースタアンプ（電子回路ユニット）の外観を示し、同図に示すように、この周波数同調型ブースタアンプは、後述する回路構成素子を搭載したアルミナ基板１と、このアルミナ基板１に取付けられたシールドカバー２とで構成されており、図示せぬ母基板に半田付けされる面実装部品となっている。アルミナ基板１は方形平板状に形成されており、大版基板を短冊状の分割片に切断した後、この分割片をさらに細分割することによって得られる。シールドカバー２は金属板を箱形に折り曲げ加工したもので、アルミナ基板１上の回路構成素子はこのシールドカバー２によって覆われている。
【００１２】図２に示すように、アルミナ基板１の表面には回路構成素子とそれらを接続する導電パターンが設けられており、また、図３に示すように、アルミナ基板１の裏面には背面電極としての導電パターンが設けられている。本実施形態例に係る周波数同調型ブースタアンプは、ＴＶ信号の選択と増幅のために同調回路と増幅回路とを有し、図４に示すような回路構成となっており、図２に示される各回路構成素子には図４の回路図に対応する符号を付してある。ただし、図４は回路構成の一例を示すものであり、本発明はこれ以外の回路構成を有する電子回路ユニットにも適用可能である。
【００１３】図４に示すように、周波数同調型ブースタアンプは、同調回路および増幅回路の回路構成素子であるコンデンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタンス素子Ｌ１〜Ｌ３、ダイオードＤ１、トランジスタＴｒ１、導電路Ｓ１，Ｓ２等を有し、これらの回路構成素子とそれを接続する導電パターンはアルミナ基板１の表面に設けられている。この導電パターンは例えばＣｒやＣｕ等をスパッタリング等の薄膜技術を用いて形成したもので、図２中には符号Ｐを付してハッチングによって表されている。
【００１４】周波数同調型ブースタアンプの回路構成について簡単に説明すると、希望周波数のＴＶ信号を選択と増幅するために、インダクタンス素子Ｌ２，Ｌ３とコンデンサＣ３，Ｃ４およびダイオードＤ１とからなる同調回路と、トランジスタＴｒ１とその周辺回路素子（抵抗Ｒ１〜Ｒ３、コンデンサＣ６）および不平衡／平衡変換素子Ｔとからなる増幅回路から構成されている。複数の周波数のＴＶ信号はコンデンサＣ１を介して同調回路に入力される。同調回路の同調周波数（共振周波数）はダイオードＤ１のカソードに加える電圧（Ｖctl）の制御により可変するので、希望するＴＶ信号の周波数に一致させることによって、希望するＴＶ信号だけが選択され、コンデンサＣ５を介して増幅回路のトランジスタＴｒ１のベースに入力される。トランジスタＴｒ１のベースにはベースバイアス用分圧抵抗Ｒ１，Ｒ２にバイアス電圧が与えられ、トランジスタＴｒ１のコレクタ電流（≒エミッタ電流）はエミッタ抵抗Ｒ３の抵抗値によって設定される。トランジスタＴｒ１によって増幅されたＴＶ信号はコレクタから出力され、コレクタには不平衡／平衡変換素子Ｔが設けられている。この不平衡／平衡変換素子Ｔは互いに結合した一対の導電路Ｓ１，Ｓ２からなるインダクタンス素子によって構成され、導電路Ｓ２の両端から平衡ＴＶ信号が出力され、前述したＵＨＦチューナに入力される。
【００１５】図２に示すように、アルミナ基板１の端部には接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）が形成されており、これらは導電パターンＰの一部によって構成されている。接地用電極と入力用電極および出力用電極は方形状のアルミナ基板１の相対向する２つの長辺側にのみ形成され、それ以外の相対向する２つの短辺側には形成されていない。すなわち、アルミナ基板１の一方の長辺側の両隅部（コーナ）にＧＮＤ電極が形成され、これらＧＮＤ電極の間にＶcc電極とＲＦin電極およびＶctl電極が形成されている。また、アルミナ基板１の他方の長辺側の両隅部とその近傍の３箇所にＧＮＤ電極が形成され、これらＧＮＤ電極の間に２つのＲＦout電極が形成されている。なお、後述するように、アルミナ基板１の２つの長辺は大版基板を短冊状の分割片に切断したときの分割線に対応し、アルミナ基板１の２つの短辺はこの分割片をさらに細分割したときの分割線に対応する。
【００１６】一方、図３に示すように、アルミナ基板１の裏面に設けられた導電パターンＰ１（背面電極）はそれぞれの接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）に対向しており、図５と図６に示すように、両者は端面電極３を介して導通されている。この端面電極３はＡｇ厚膜層の上にＮｉ下地メッキ層とＡｕメッキ層を順次積層したもので、最下層のＡｇ厚膜層は、ガラス成分を含まないＡｇペーストを厚膜形成した後、これを２００°Ｃ程度で焼成した低温焼成材からなる。また、中間層のＮｉ下地メッキ層はＡｕメッキ層の付着を容易にするもので、最上層のＡｕメッキ層は、端面電極３を図示せぬ母基板の半田ランドに半田付けした際に、最下層のＡｇが半田に析出するのを防止するためのものである。そして、シールドカバー２がアルミナ基板１に取付けられた電子回路ユニットの完成品において、シールドカバー２の側面に折り曲げ形成された脚片２ａが接地用電極（ＧＮＤ）と導通する端面電極３に半田付けされており、シールドカバー２はアルミナ基板１の４隅で接地された状態となる。
【００１７】前述した各回路構成素子のうち、コンデンサＣ１〜Ｃ７は下部電極の上にSiO2等の誘電体膜を介して上部電極を積層したもので、これらはスパッタリング等を用いて薄膜形成されている。上部電極の表面にはＣｕ層が設けられており、このＣｕ層によって共振回路のＱが高められている。コンデンサＣ１〜Ｃ７の下部電極と上部電極は導電パターンＰに接続されており、図２に示すように、コンデンサＣ７とＶcc電極間の導電パターンＰ、コンデンサＣ７とＲＦout電極間の導電パターンＰ、コンデンサＣ２とＶctl電極間の導電パターンＰには、それぞれ放電用の近接部（エアーギャップ）Ｇが設けられている。この近接部Ｇは互いに対向して並設された導電パターンＰのそれぞれに設けられた一対の突部によって構成されており、両突部の尖端同士は所定のギャップを存して対向している。この場合、導電パターンＰとＧＮＤ電極の寸法精度はいずれも薄膜技術により高くなるため、近接部Ｇのギャップ寸法を狭めることができ、低電圧での放電が可能となっている。また、各コンデンサＣ１〜Ｃ７のうち、コンデンサＣ１とＣ３〜Ｃ５は単純な方形状に形成されているが、コンデンサＣ２とＣ７については２つ以上の方形を組み合わせた異形状に形成されている。すなわち、コンデンサＣ２は１つの矩形の一辺から２つの矩形を突出させた凹形状であり、コンデンサＣ７は３つの矩形を長辺方向にずらして連続させた形状になっている。これらコンデンサＣ２とＣ７は比較的大きな容量値を必要とする接地用コンデンサであり、接地用コンデンサＣ２とＣ７をこのような異形状にすると、アルミナ基板１上の限られたスペースが有効利用され、所望の容量値のコンデンサを高密度実装することができる。
【００１８】さらに、各コンデンサＣ１〜Ｃ７のうち、コンデンサＣ６は大きさを異にする２つの接地用コンデンサで構成されており、両者は互いに分離された一対の導電パターンＰを介して並列接続されている。すなわち、図２に示すように、両接地用コンデンサＣ６の各一方の電極部はＧＮＤ電極に繋がる接地用の導電パターンＰに接続されているが、両接地用コンデンサＣ６の各他方の電極部は互いに分離された２つの導電パターンＰを介してトランジスタＴｒ１の接続ランドＳＬに接続されている。図４から明らかなように、コンデンサＣ６はトランジスタＴｒ１のエミッタと接地間に設けられており、前記接続ランドＳＬはトランジスタＴｒ１のエミッタ電極がワイヤーボンディングされる箇所であるため、コンデンサＣ６の容量値は互いに分離された導電パターンＰを介して並列接続された２つの接地用コンデンサによって設定されることになる。したがって、トランジスタＴｒ１のエミッタ電極からコンデンサＣ６を介して接地に至る導電パターンＰ全体のインダクタンスが減少して、接地用コンデンサＣ６による接続ランドＳＬの接地効果が向上することになり、また、各接地用コンデンサＣ６と各導電パターンＰとによる寄生発振周波数が高くなるため、この周波数をトランジスタＴｒ１の動作点周波数以上に設定することにより、寄生振動をなくすことができる。
【００１９】抵抗Ｒ１〜Ｒ３は例えばTaSiO2等の抵抗膜をスパッタリング等の薄膜技術を用いて形成したもので、その表面には必要に応じてSiO2等の誘電体膜が設けられている。図２に示すように、３つの抵抗Ｒ１〜Ｒ３のうち、抵抗Ｒ１とＲ２はアルミナ基板１上の互いに近接した位置に並設して薄膜形成され、残りの抵抗Ｒ３は抵抗Ｒ１とＲ２から離れた位置に薄膜形成されている。このように抵抗Ｒ１とＲ２を近接した位置に薄膜形成してあるため、各抵抗Ｒ１，Ｒ２の抵抗値が所望値に対してバラツキを生じたとしても、抵抗Ｒ１，Ｒ２全体のバラツキの比率を同じにすることができる。図４から明らかなように、抵抗Ｒ１とＲ２はトランジスタＴｒ１のベースバイアス用分圧抵抗であり、Ｒ１／（Ｒ１＋Ｒ２）×Ｖccの電圧がトランジスタＴｒ１のベースに印加される。ここで、ベースバイアス用分圧抵抗である抵抗Ｒ１，Ｒ２全体のバラツキの比率は前述したように常に同じであるため、これら抵抗Ｒ１，Ｒ２に対する抵抗値のトリミングは不要となる。一方、抵抗Ｒ３はトランジスタＴｒ１のエミッタ抵抗であり、電流はＶcc電極からトランジスタＴｒ１のコレクタとエミッタに流れ、さらに抵抗Ｒ３を通って接地される。ここで、各抵抗Ｒ１〜Ｒ３のうち、エミッタ抵抗である抵抗Ｒ３によるトランジスタＴｒ１の増幅度への寄与が最も大きいため、電流値が一定になるように抵抗Ｒ３のみをトリミングして出力調整するようにしてある。
【００２０】なお、図９に示すように、トランジスタＴｒ１に別のトランジスタＴｒ２を直列接続した回路構成の場合は、両トランジスタＴｒ１，Ｔｒ２のベースバイアス用分圧抵抗である抵抗Ｒ１，Ｒ２，Ｒ４をアルミナ基板１上の互いに近接した位置に薄膜形成すれば、これら抵抗Ｒ１，Ｒ２，Ｒ４に対する抵抗値のトリミングは不要となる。したがって、この場合においても、エミッタ抵抗である抵抗Ｒ３のみをトリミングすることにより、両トランジスタＴｒ１，Ｔｒ２の電流値を設定することができる。
【００２１】また、インダクタンス素子Ｌ１〜Ｌ３と導電路Ｓ１，Ｓ２は、ＣｒやＣｕ等をスパッタリング等の薄膜技術を用いて形成したもので、導電パターンＰに接続されている。各インダクタンス素子Ｌ１〜Ｌ３の表面にはＣｕ層が設けられており、このＣｕ層によって共振回路のＱが高められている。インダクタンス素子Ｌ１とＬ２はいずれも角形の渦巻き形状に形成されており、それぞれの一端はＶctl電極や接地用の導電パターンＰにワイヤーボンディングされている。インダクタンス素子Ｌ２は概略の共振周波数を設定する共振周波数設定用であり、インダクタンス素子Ｌ３はインダクタンス素子Ｌ２の他端に連続している。インダクタンス素子Ｌ３は共振周波数を調整するための調整用導電パターンであり、図２の破線で示すように、インダクタンス素子Ｌ３をトリミングして削ることにより、インダクタンス素子Ｌ２の巻数が増加して共振周波数を調整するようになっている。この場合、トリミング後のインダクタンス素子Ｌ３の導体幅が共振周波数設定用のインダクタンス素子Ｌ２の導体幅と同じになるようにすれば、インダクタンス素子Ｌ２とインダクタンス素子Ｌ３の特性インピーダンスが変わらなくなり、Ｃ／Ｎ比が良好な発振を得ることができる。
【００２２】前述したように、不平衡／平衡変換素子Ｔは互いに結合した一対の導電路Ｓ１，Ｓ２からなるインダクタンス素子によって構成され、これら導電路Ｓ１，Ｓ２はアルミナ基板１上に薄膜形成されている。これら導電路Ｓ１，Ｓ２はアルミナ基板１上で所定のギャップを介して対向するように渦巻き状に形成されており、一方の導電路Ｓ１の両端はトランジスタＴｒ１のコレクタ電極とコンデンサＣ７に接続された導電パターンＰとに接続され、他方の導電路Ｓ２の両端は一対のＲＦout電極に接続されている。この場合、薄膜形成された導電路Ｓ１，Ｓ２の寸法精度が高いため、両導電路Ｓ１，Ｓ２間のギャップを狭くして所望の結合度を確保することができ、アルミナ基板１上の限られたスペース内に小形の不平衡／平衡変換素子Ｔを設けることができる。なお、図１０に示すように、所定のギャップを介して対向する一対の導電路Ｓ１，Ｓ２をアルミナ基板１上にジグザグ状に形成しても良い。
【００２３】また、ダイオードＤ１とトランジスタＴｒ１は、アルミナ基板１上に薄膜形成された導電パターンＰの接続ランドに半導体ベアチップを搭載し、該半導体ベアチップを導電パターンＰにワイヤーボンディングしたものである。すなわち、図２に示すように、ダイオードＤ１の半導体ベアチップは角形形状をなし、その下面に設けられた一方の電極がクリーム半田や導電ペースト等の導電性接着剤を用いて接続ランドに固定され、半導体ベアチップの上面に設けられた他方の電極が導電パターンＰの所定部位にワイヤーボンディングされている。また、トランジスタＴｒ１の半導体ベアチップも角形形状をなし、その下面に設けられたコレクタ電極が導電性接着剤を用いて接続ランドに固定され、ベース電極とエミッタ電極が導電パターンＰの所定部位にワイヤーボンディングされている。前述した端面電極３と同様に、これら接続ランド上にもＮｉ下地メッキ層とＡｕメッキ層が順次積層されている。ここで、図７（ａ）または（ｂ）に示すように、半導体ベアチップ４の下面積に対して接続ランド５の面積が小さく形成されており、このような構成を採用することにより、半導体ベアチップ４の下方に導電性接着剤の溜り部が確保されるため、導電性接着剤が半導体ベアチップ４の外形からはみ出して周囲の導電パターンＰと短絡する事故を未然に防止することができる。また、接続ランド５の内部に開口５ａが設けられており、これによって余剰の導電性接着剤が開口５ａ内に溜められるため、導電性接着剤のはみ出しをより確実に防止できるようになっている。
【００２４】次に、上記の如く構成された電子回路ユニットの製造工程について主として図８を用いて説明する。
【００２５】まず、図８（ａ）に示すように、アルミナ基板１の表面全体にTaSiO2等をスパッタリングした後、これを所望形状にエッチングして抵抗膜６を形成することにより、抵抗Ｒ１〜Ｒ３に相当する部分が構成される。次に、図８（ｂ）に示すように、抵抗膜６の上からＣｒやＣｕ等をスパッタリングし、これを所望形状にエッチングして下部電極７を形成した後、図８（ｃ）に示すように、下部電極７の上からSiO2等をスパッタリングし、これを所望形状にエッチングして誘電体膜８を形成する。次に、図８（ｄ）に示すように、誘電体膜８の上からＣｒやＣｕ等をスパッタリングした後、これを所望形状にエッチングして上部電極９を形成する。その結果、下部電極７または上部電極９によって導電パターンＰとインダクタンス素子Ｌ１〜Ｌ３および導電路Ｓ１，Ｓ２に相当する部分が構成され、下部電極７と誘電体膜８および上部電極９の積層体によってコンデンサＣ１〜Ｃ７に相当する部分が構成される。次に、インダクタンス素子Ｌ１〜Ｌ３と導電路Ｓ１，Ｓ２およびコンデンサＣ１〜Ｃ７に相当する部分の表面にＣｕ層をメッキまたは薄膜技術で形成した後、図８（ｅ）に示すように、導電パターンＰを除く部分に保護膜１０を形成する。次に、図８（ｆ）に示すように、アルミナ基板１の裏面全体にＣｒやＣｕ等をスパッタリングした後、これを所望形状にエッチングして背面電極１１を形成することにより、裏面側の導電パターンＰ１に相当する部分が構成される。
【００２６】なお、以上説明した図８（ａ）〜（ｆ）の工程は、縦横に格子状に延びる分割溝が刻設されたアルミナ材からなる大版基板に対して行なわれ、以下に説明する図８（ｇ）〜（ｊ）の工程は、この大版基板を一方向の分割溝に沿って切断することで得られる短冊状の分割片に対して行なわれる。
【００２７】すなわち、大版基板を短冊状の分割片に切断した後、図８（ｇ）に示すように、この分割片の切断面であるアルミナ基板１の両端面にＡｇ層１２を厚膜形成し、アルミナ基板１の表裏両面に設けられた導電パターンＰ，Ｐ１の接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）同志をＡｇ層１２で導通する。このＡｇ層１２は前述した端面電極３のＡｇ厚膜層に相当し、ガラス成分を含まないＡｇペーストからなる低温焼成材である。なお、かかるＡｇ層１２の厚膜形成工程を１つの短冊状分割片に対して行なうことも可能であるが、複数の分割片を若干の隙間を存して重ね合わせた状態にすれば、Ａｇ層１２を複数の分割片に対して同時に厚膜形成することができ、大量生産に好適となる。次に、Ａｇ層１２と半導体ベアチップが搭載される接続ランドの各表面にＮｉ下地層とＡｕ層を順次メッキした後、図８（ｈ）に示すように、各接続ランド上にダイオードＤ１とトランジスタＴｒ１の半導体ベアチップをクリーム半田や導電ペースト等の導電性接着剤を用いて固定する。この場合、前述したように、半導体ベアチップの下面積に対して接続ランドの面積が小さく形成されているため、導電性接着剤の半導体ベアチップからのはみ出しが防止され、導電性接着剤が半導体ベアチップの周囲の導電パターンＰと不所望に短絡しないようになっている。次に、図８（ｉ）に示すように、各半導体ベアチップを導電パターンＰの所定部位にワイヤーボンディングした後、図８（ｊ）に示すように、エミッタ抵抗である抵抗Ｒ３をトリミングして出力調整すると共に、調整用導電パターンであるインダクタンス素子Ｌ３をトリミングして共振周波数を調整する。この場合、共振周波数の調整は個々のアルミナ基板１に分割する前の短冊状分割片の状態で行なわれ、各アルミナ基板１の隅部に接地用電極（ＧＮＤ）が設けられているため、隣接するアルミナ基板１に設けられた入力用電極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）間に必ず接地用電極（ＧＮＤ）が位置することになり、共振周波数の調整が隣接するアルミナ基板１の回路へ悪影響を及ぼさないようになっている。
【００２８】次いで、短冊状分割片の個々のアルミナ基板１にシールドカバー２を取付け、該シールドカバー２の脚片２ａを接地用電極（ＧＮＤ）に導通する端面電極３に半田付けた後、分割片を他方の分割溝に沿って個々のアルミナ基板１に細分割することにより、図１に示すような電子回路ユニットが得られる。
【００２９】このように構成された上記実施形態例に係る電子回路ユニットによれば、アルミナ基板１上にコンデンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタンス素子Ｌ１〜Ｌ３、導電路Ｓ１，Ｓ２等の回路素子とこれら回路素子に接続される導電パターンＰとを薄膜形成すると共に、このアルミナ基板１上にダイオードＤ１とトランジスタＴｒ１の半導体ベアチップをワイヤーボンディングし、かつ、アルミナ基板１の側面に導電パターンの接地用電極と入出力用電極に接続される端面電極３を設けたため、必要とされる回路構成素子を薄膜技術と半導体素子のワイヤーボンディングとを用いてアルミナ基板１上に高密度に実装でき、小型化に好適な面実装タイプの電子回路ユニットを実現することができる。また、アルミナ基板１上に薄膜形成した一対の導電路Ｓ１，Ｓ２によって不平衡／平衡変換回路を構成したため、両導電路Ｓ１，Ｓ２間のギャップを狭くして所望の結合度を確保することができ、この点からも電子回路ユニットの小型化に有利となる。
【００３０】なお、上記実施形態例では、不平衡／平衡変換回路を構成する一対の導電路Ｓ１，Ｓ２をアルミナ基板１の同一面上に薄膜形成した場合について説明したが、コンデンサＣ１〜Ｃ７の構成と同様に、一対の導電路Ｓ１，Ｓ２をアルミナ基板１上にSiO2等の絶縁物を介して積層することも可能であり、このようにすると、アルミナ基板１上に占める両導電路の設置スペースをより一層狭めることができる。
【００３１】
【発明の効果】本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００３２】アルミナ基板上にコンデンサおよび抵抗を含む回路素子と導電パターンとを薄膜形成すると共に、このアルミナ基板上に半導体素子のベアチップをワイヤーボンディングし、かつ、アルミナ基板上に一対の導電路からなるインダクタンス素子を薄膜形成して不平衡／平衡変換回路を構成したため、アルミナ基板上に必要とされる回路部品を高密度に実装できるのみならず、不平衡／平衡変換回路を構成する両導電路間のギャップを狭くして所望の結合度を確保することができ、電子回路ユニットの小型化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態例に係る電子回路ユニットの斜視図である。
【図２】回路構成レイアウトを示すアルミナ基板の平面図である。
【図３】アルミナ基板の裏面図である。
【図４】回路構成の説明図である。
【図５】端面電極を示す斜視図である。
【図６】端面電極の断面図である。
【図７】半導体ベアチップと接続ランドの関係を示す説明図である。
【図８】電子回路ユニットの製造工程を示す説明図である。
【図９】他の回路構成の説明図である。
【図１０】他の回路構成レイアウトを示すアルミナ基板の平面図である。
【符号の説明】
１ アルミナ基板
２ シールドカバー
３ 端面電極
４ 半導体ベアチップ
５ 接続ランド
５ａ 開口
６ 抵抗膜
７ 下部電極
８ 誘電体膜
９ 上部電極
１０ 保護膜
１１ 背面電極
１２ Ａｇ層
Ｃ１〜Ｃ７ コンデンサ
Ｒ１〜Ｒ３ 抵抗
Ｌ１〜Ｌ３ インダクタンス素子
Ｔｒ１，Ｔｒ２ トランジスタ
Ｓ１，Ｓ２ 導電路
Ｐ，Ｐ１ 導電パターン
ＳＬ 接続ランド
【特許請求の範囲】
【請求項１】 アルミナ基板上にコンデンサおよび抵抗を含む回路素子とこれら回路素子に接続される導電パターンとを薄膜形成し、前記アルミナ基板上に半導体ベアチップを搭載すると共に、この半導体ベアチップを前記導電パターンにワイヤーボンディングし、かつ、前記アルミナ基板上に所定間隔を存して対向する一対の導電路からなるインダクタンス素子を薄膜形成し、このインダクタンス素子によって不平衡／平衡変換回路を構成したことを特徴とする電子回路ユニット。
【請求項２】 請求項１の記載において、前記一対の導電路を前記アルミナ基板の同一面上に形成したことを特徴とする電子回路ユニット。
【請求項３】 請求項１または２の記載において、前記一対の導電路を前記アルミナ基板上に絶縁物を介して積層したことを特徴とする電子回路ユニット。
【請求項４】 請求項１から３のいずれかの記載において、前記一対の導電路を渦巻き状あるいはジグザグ状に形成したことを特徴とする電子回路ユニット。
【請求項１】 アルミナ基板上にコンデンサおよび抵抗を含む回路素子とこれら回路素子に接続される導電パターンとを薄膜形成し、前記アルミナ基板上に半導体ベアチップを搭載すると共に、この半導体ベアチップを前記導電パターンにワイヤーボンディングし、かつ、前記アルミナ基板上に所定間隔を存して対向する一対の導電路からなるインダクタンス素子を薄膜形成し、このインダクタンス素子によって不平衡／平衡変換回路を構成したことを特徴とする電子回路ユニット。
【請求項２】 請求項１の記載において、前記一対の導電路を前記アルミナ基板の同一面上に形成したことを特徴とする電子回路ユニット。
【請求項３】 請求項１または２の記載において、前記一対の導電路を前記アルミナ基板上に絶縁物を介して積層したことを特徴とする電子回路ユニット。
【請求項４】 請求項１から３のいずれかの記載において、前記一対の導電路を渦巻き状あるいはジグザグ状に形成したことを特徴とする電子回路ユニット。
【図１】
【図２】
【図５】
【図６】
【図７】
【図３】
【図４】
【図８】
【図９】
【図１０】
【図２】
【図５】
【図６】
【図７】
【図３】
【図４】
【図８】
【図９】
【図１０】
【公開番号】特開２００１−３３９０３８（Ｐ２００１−３３９０３８Ａ）
【公開日】平成１３年１２月７日（２００１．１２．７）
【国際特許分類】
【出願番号】特願２０００−１６０２４９（Ｐ２０００−１６０２４９）
【出願日】平成１２年５月３０日（２０００．５．３０）
【出願人】（００００１００９８）アルプス電気株式会社 (4,263)
【Ｆターム（参考）】
【公開日】平成１３年１２月７日（２００１．１２．７）
【国際特許分類】
【出願日】平成１２年５月３０日（２０００．５．３０）
【出願人】（００００１００９８）アルプス電気株式会社 (4,263)
【Ｆターム（参考）】
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