電子部品、半導体装置、及び半導体装置の製造方法
【課題】半導体基板の側面を基点としたクラックが半導体装置の多層配線層に伝播することを抑制する。
【解決手段】半導体装置１００は実装基板１０上に、バンプ１３０を用いてフリップチップ実装されている。アンダーフィル樹脂層２００は、半導体装置１００の能動面と実装基板１０の間の空間を封止している。また半導体装置１００の多層配線層１２０は半導体基板１１０の能動面側の面に形成されており、かつ半導体基板１１０の縁に位置する部分１２２が全周にわたって除去されている。多層配線層１２０のうち除去されている部分１２２の幅をｗとして、半導体基板１１０の厚さをｈとしたときに、ｗ＞ｈである。
【解決手段】半導体装置１００は実装基板１０上に、バンプ１３０を用いてフリップチップ実装されている。アンダーフィル樹脂層２００は、半導体装置１００の能動面と実装基板１０の間の空間を封止している。また半導体装置１００の多層配線層１２０は半導体基板１１０の能動面側の面に形成されており、かつ半導体基板１１０の縁に位置する部分１２２が全周にわたって除去されている。多層配線層１２０のうち除去されている部分１２２の幅をｗとして、半導体基板１１０の厚さをｈとしたときに、ｗ＞ｈである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンダーフィル樹脂を用いて実装基板上に半導体装置を実装した電子部品、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を実装基板に実装する方式の一つに、フリップチップ実装がある。フリップチップ実装は、半導体装置の能動面を実装基板に対向させ、バンプなどを介して実装基板の配線と半導体装置の外部接続端子とを接続するものである。フリップチップ実装において、半導体装置の能動面と実装基板の間の空間は、アンダーフィル樹脂により封止されている。
【０００３】
半導体装置を実装基板に実装した半導体パッケージには、信頼性を確保するためにＴＣ（熱サイクル）試験などが行われる。この熱サイクル試験の際には、膜が剥がれる可能性がある。この膜剥がれを抑制する技術として、例えば特許文献１及び２に記載の技術がある。特許文献１に記載の技術は、半導体チップの下面側のコーナー頂部に傾斜部を形成するものである。特許文献２に記載の技術は、半導体基板上に形成された積層膜の周縁部に、レーザ加工溝を形成するものである。
【０００４】
また特許文献３には、半導体ウェハを複数の半導体チップに個片化する工程において、半導体チップのダイシングテープとの接着部分にクラックが生じることを抑制するために、半導体チップのエッジを階段状にすることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２９４６８８号公報
【特許文献２】特開２００８−７８３８２号公報
【特許文献３】特開２００１−１２７０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記したＴＣ試験において、本発明者は、図８に示すように、半導体装置の半導体基板の端部にクラックＸが生じることがあることを見出した。これは、半導体装置４００（特に半導体基板４１０）と実装基板４３０は、互いの熱膨張係数が異なり、また熱ストレスによって半導体装置４００と実装基板４３０には互いに異なる方向の反りが生じるためと考えられる。このクラックＸは、半導体基板４１０の断面において斜め４５°の方向に進行することが多い。このため、上記した特許文献１〜３では、クラックＸが半導体装置４００の多層配線層４２０に伝播することを抑制することは難しかった
【課題を解決するための手段】
【０００７】
本発明によれば、実装基板と、
前記実装基板上にフリップチップ実装された半導体装置と、
前記半導体装置の能動面と前記実装基板の間の空間を封止しているアンダーフィル樹脂層と、
を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板の前記能動面に形成されていて前記半導体基板の縁に位置する部分が除去されている多層配線層と、
を有し、
前記多層配線層が除去されている領域の幅をｗとして、前記半導体基板の厚さをｈとしたときに、ｗ＞ｈである電子部品が提供される。
【０００８】
本発明によれば、多層配線層は、半導体基板の縁に位置する部分が除去されている。そしてこの除去されている部分の幅ｗは、半導体基板の厚さｈより大きい。一方、半導体基板に側面を基点としたクラックが発生し、このクラックが半導体基板の断面方向において斜め４５°の方向に進行した場合、このクラックは、半導体基板の能動面のうち縁からｈ以上内側の部分には到達しない。従って、本発明によれば、クラックが半導体装置の多層配線層に伝播することを抑制できる。
【０００９】
本発明によれば、半導体基板と、
前記半導体基板の能動面に形成されていて前記半導体基板の縁に位置する部分が除去されている多層配線層と、
を備え、
前記多層配線層が除去されている領域の幅をｗとして、前記半導体基板の厚さをｈとしたときに、ｗ＞ｈである半導体装置が提供される。
【００１０】
本発明によれば、ウェハ上に多層配線層を形成する配線層形成工程と、
前記多層配線層のうちダイシングライン及びその周囲に位置する部分を除去する除去工程と、
前記ウェハを前記ダイシングラインに沿って切断することにより、複数の半導体装置を形成する装置形成工程と、
を備え、
前記複数の半導体装置は、前記多層配線層が除去されている領域の幅をｗとして、前記ウェハの厚さをｈとしたときに、ｗ＞ｈである半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、半導体基板の側面を基点としたクラックが半導体装置の多層配線層に伝播することを抑制できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体パッケージの構成を示す断面図である。
【図２】図１の要部を示す断面拡大図である。
【図３】第１の実施形態に係る半導体パッケージの製造方法を示す断面図である。
【図４】第２の実施形態に係る半導体パッケージの構造の要部を示す断面図である。
【図５】図４に示した半導体装置の製造方法を示す断面図である。
【図６】第３の実施形態に係る電子部品の構造の要部を示す断面図である。
【図７】図６に示した電子部品の製造方法を示す断面図である。
【図８】本発明の課題を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、第１の実施形態に係る半導体パッケージの構成を示す断面図である。図２は、図１の要部を示す断面拡大図である。この半導体パッケージは、実装基板１０、半導体装置１００、及びアンダーフィル樹脂層２００を備えている。半導体装置１００は実装基板１０上に、バンプ１３０を用いてフリップチップ実装されている。アンダーフィル樹脂層２００は、半導体装置１００の能動面と実装基板１０の間の空間を封止している。また半導体装置１００は、半導体基板１１０及び多層配線層１２０を有している。多層配線層１２０は半導体基板１１０の能動面側の面に形成されており、かつ半導体基板１１０の縁に位置する部分１２２が全周にわたって除去されている。多層配線層１２０のうち除去されている部分１２２の幅をｗとして、半導体基板１１０の厚さをｈとしたときに、ｗ＞ｈである。半導体基板１１０の厚さｈは、例えば４０μｍ超である。
【００１５】
実装基板１０は、例えばインターポーザ基板である。また半導体基板１１０は、例えばシリコンウェハであり、その表面の面方位は＜１１０＞である。半導体基板１１０の能動面には、トランジスタなどの素子（図示せず）が複数形成されている。これらの素子は、多層配線層１２０及びバンプ１３０を介して実装基板１０の配線（図示せず）に接続している。なお上記した素子は、半導体基板１１０の能動面のうち多層配線層１２０が除去される領域には形成されていない。
【００１６】
アンダーフィル樹脂層２００は、例えばエポキシ樹脂を主成分としており、半導体基板１１０の側面の少なくとも一部も被覆している。
【００１７】
図３の各図は、本実施形態に係る半導体パッケージの製造方法を示す断面図である。
まず図３（ａ）に示すように、ウェハ状態の半導体基板１１０にトランジスタを含む複数の素子（図示せず）を形成する。次いで、半導体基板１１０上に多層配線層１２０を形成する。多層配線層１２０の最上層の配線層には、電極パッド（図示せず）が形成されている。
【００１８】
次いで第１のダイシングブレード３００を用いて、多層配線層１２０のうちダイシングライン及びその周囲に位置する部分を除去する。ここでダイシングラインは、後述する第２のダイシングブレード３１０が通る領域として定義される。第１のダイシングブレード３００の幅は、第２のダイシングブレード３１０の幅より広い。このため、第１のダイシングブレード３００を用いることにより、多層配線層１２０のうちダイシングライン及びその周囲に位置する部分１２２を除去することができる。
【００１９】
次いで図３（ｂ）に示すように、第２のダイシングブレード３１０を用いてウェハ状態の半導体基板１１０を切断し、チップ状態の半導体装置１００に個片化する。上記したように、多層配線層１２０は、第１のダイシングブレード３００により、ダイシングラインの周囲に位置する部分が除去されている。このため、個片化された半導体装置１００のそれぞれは、半導体基板１１０の縁に位置する部分１２２が除去された状態になる。
【００２０】
そして図１に示すように、半導体装置１００にバンプ１３０を形成し、バンプ１３０を用いて半導体装置１００を実装基板１０にフリップチップ実装する。次いで、半導体基板１１０の能動面と実装基板１０の間の空間にアンダーフィル樹脂層２００を形成する。このときアンダーフィル樹脂層２００の周辺部は、半導体基板１１０の側面を這い上がり、フィレットを形成する。
【００２１】
なお、実装基板１０上にアンダーフィル樹脂層２００を予め形成した後、アンダーフィル樹脂層２００を硬化させる前に、バンプ１３０が形成された半導体装置１００を実装基板１０にフリップチップ実装してもよい。
【００２２】
次に、本実施形態の作用及び効果について、図２を用いて説明する。フリップチップ実装構造を有している半導体パッケージにおいて、半導体基板１１０の端部にクラックＸが進行することがある。クラックＸは半導体基板１１０の側面のうち、例えばアンダーフィル樹脂層２００の上端近傍を起点にしている。そしてクラックＸの進行方向は、斜め下４５°の方向である。このためクラックＸは、半導体基板１１０の能動面のうち縁からｈ以上内側の部分には到達しない。
【００２３】
一方、本実施形態では、多層配線層１２０は、半導体基板１１０の縁に位置する部分１２２が除去されている。そしてこの除去されている部分１２２の幅ｗは、半導体基板１１０の厚さｈより大きい。このため、クラックＸが多層配線層１２０に伝播し、配線のショートや層剥離に起因して半導体パッケージの信頼性が低下することを抑制できる。
【００２４】
また図２に示すようにフィレットの上端近傍を基点としてクラックＸが発生した場合であっても、クラックＸは多層配線層１２０ではなくアンダーフィル樹脂層２００に到達する。この状態において、半導体基板１１０のうちクラックＸより外側に位置する部分はクラックＸにより本体部分から分離された状態になる。アンダーフィル樹脂層２００は半導体基板１１０より弾性を有しているため、半導体基板１１０の周縁部がクラックＸより本体部分から分離されると、半導体基板１１０に生じる熱応力が緩和される。
【００２５】
また、クラックＸは多層配線層１２０ではなくアンダーフィル樹脂層２００に到達するが、アンダーフィル樹脂層２００ではクラックＸが伝播しにくいため、クラックＸの成長が抑制される。
【００２６】
図４は、第２の実施形態に係る半導体パッケージの構造の要部を示す断面図であり、第１の実施形態における図２に相当している。本実施形態に係る半導体パッケージは、半導体基板１１０が能動面に凹部１１２を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００２７】
凹部１１２は、半導体基板１１０の能動面のうち多層配線層が除去されている部分１２２に形成されている。本実施形態では、平面視において凹部１１２は多層配線層１２０が除去されている部分１２２の全面に形成されており、半導体基板１１０の全周にわたって形成されている。凹部１１２の深さをａとしたとき、０＜ａ≦２ｈ／３である。
【００２８】
図５の各図は、図４に示した半導体装置の製造方法を示す断面図である。この半導体パッケージの製造方法は、図５（ａ）に示すように、第１のダイシングブレード３００を用いて多層配線層１２０のうちダイシングライン及びその周囲に位置する部分１２２を除去するときに、第１のダイシングブレード３００を用いて凹部１１２を形成する点を除いて、第１の実施形態に係る半導体パッケージの製造方法と同様である。
【００２９】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、半導体基板１１０に凹部１１２を形成しているため、クラックＸが多層配線層１２０に伝播することをさらに抑制できる。また凹部の深さの上限を２ｈ／３としたため、半導体基板１１０の周縁部の機械的強度を保つことができる。
【００３０】
図６は、第３の実施形態に係る電子部品の構造の要部を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る電子部品は、ウェハレベルＣＳＰ（Chip Size Package）構造を有している半導体装置１０２を、実装基板１２にフリップチップ実装したものである。
【００３１】
半導体装置１０２は、図１又は図４に示した半導体装置１００に再配線層１４０を追加した構成である。なお図６では、図１に示した半導体装置１００の場合を例示している。再配線層１４０は、多層配線層１２０上に位置しており、多層配線層１２０の電極パッド（図示せず）とバンプ１３２とを互いに接続している。そして再配線層１４０は、半導体基板１１０の縁に位置する部分が多層配線層１２０と共に除去されている。なお実装基板１２、アンダーフィル樹脂層２０２、及びバンプ１３２は、図１における実装基板１０、アンダーフィル樹脂層２００、及びバンプ１３０に相当している。
【００３２】
図７の各図は、図６に示した電子部品の製造方法を示す断面図である。この電子部品の製造方法は、以下の点を除いて、第１又は第２の半導体パッケージの製造方法と同様である。本図では、第１の半導体パッケージと同様の場合を示している。
【００３３】
まず図７（ａ）に示すように、第１のダイシングブレード３００を用いる前に、再配線層１４０を形成しておく。そして、第１のダイシングブレード３００を用いて多層配線層１２０のうちダイシングライン及びその周囲に位置する部分１２２を除去するとき、再配線層１４０は、半導体基板１１０の縁に位置する部分が多層配線層１２０と共に除去される。
【００３４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば第１のダイシングブレード３００及び第２のダイシングブレード３１０を用いる代わりに、レーザダイシング法を用いてもよい。また多層配線層１２０や再配線層１４０を除去する方法は、上記した方法に限定されない。
【符号の説明】
【００３６】
１０ 実装基板
１２ 実装基板
１００ 半導体装置
１０２ 半導体装置
１１０ 半導体基板
１１２ 凹部
１２０ 多層配線層
１２２ 部分
１３０ バンプ
１３２ バンプ
１４０ 再配線層
２００ アンダーフィル樹脂層
２０２ アンダーフィル樹脂層
３００ ダイシングブレード
３１０ ダイシングブレード
４００ 半導体装置
４１０ 半導体基板
４２０ 多層配線層
４３０ 実装基板
【技術分野】
【０００１】
本発明は、アンダーフィル樹脂を用いて実装基板上に半導体装置を実装した電子部品、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を実装基板に実装する方式の一つに、フリップチップ実装がある。フリップチップ実装は、半導体装置の能動面を実装基板に対向させ、バンプなどを介して実装基板の配線と半導体装置の外部接続端子とを接続するものである。フリップチップ実装において、半導体装置の能動面と実装基板の間の空間は、アンダーフィル樹脂により封止されている。
【０００３】
半導体装置を実装基板に実装した半導体パッケージには、信頼性を確保するためにＴＣ（熱サイクル）試験などが行われる。この熱サイクル試験の際には、膜が剥がれる可能性がある。この膜剥がれを抑制する技術として、例えば特許文献１及び２に記載の技術がある。特許文献１に記載の技術は、半導体チップの下面側のコーナー頂部に傾斜部を形成するものである。特許文献２に記載の技術は、半導体基板上に形成された積層膜の周縁部に、レーザ加工溝を形成するものである。
【０００４】
また特許文献３には、半導体ウェハを複数の半導体チップに個片化する工程において、半導体チップのダイシングテープとの接着部分にクラックが生じることを抑制するために、半導体チップのエッジを階段状にすることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２９４６８８号公報
【特許文献２】特開２００８−７８３８２号公報
【特許文献３】特開２００１−１２７０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記したＴＣ試験において、本発明者は、図８に示すように、半導体装置の半導体基板の端部にクラックＸが生じることがあることを見出した。これは、半導体装置４００（特に半導体基板４１０）と実装基板４３０は、互いの熱膨張係数が異なり、また熱ストレスによって半導体装置４００と実装基板４３０には互いに異なる方向の反りが生じるためと考えられる。このクラックＸは、半導体基板４１０の断面において斜め４５°の方向に進行することが多い。このため、上記した特許文献１〜３では、クラックＸが半導体装置４００の多層配線層４２０に伝播することを抑制することは難しかった
【課題を解決するための手段】
【０００７】
本発明によれば、実装基板と、
前記実装基板上にフリップチップ実装された半導体装置と、
前記半導体装置の能動面と前記実装基板の間の空間を封止しているアンダーフィル樹脂層と、
を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板の前記能動面に形成されていて前記半導体基板の縁に位置する部分が除去されている多層配線層と、
を有し、
前記多層配線層が除去されている領域の幅をｗとして、前記半導体基板の厚さをｈとしたときに、ｗ＞ｈである電子部品が提供される。
【０００８】
本発明によれば、多層配線層は、半導体基板の縁に位置する部分が除去されている。そしてこの除去されている部分の幅ｗは、半導体基板の厚さｈより大きい。一方、半導体基板に側面を基点としたクラックが発生し、このクラックが半導体基板の断面方向において斜め４５°の方向に進行した場合、このクラックは、半導体基板の能動面のうち縁からｈ以上内側の部分には到達しない。従って、本発明によれば、クラックが半導体装置の多層配線層に伝播することを抑制できる。
【０００９】
本発明によれば、半導体基板と、
前記半導体基板の能動面に形成されていて前記半導体基板の縁に位置する部分が除去されている多層配線層と、
を備え、
前記多層配線層が除去されている領域の幅をｗとして、前記半導体基板の厚さをｈとしたときに、ｗ＞ｈである半導体装置が提供される。
【００１０】
本発明によれば、ウェハ上に多層配線層を形成する配線層形成工程と、
前記多層配線層のうちダイシングライン及びその周囲に位置する部分を除去する除去工程と、
前記ウェハを前記ダイシングラインに沿って切断することにより、複数の半導体装置を形成する装置形成工程と、
を備え、
前記複数の半導体装置は、前記多層配線層が除去されている領域の幅をｗとして、前記ウェハの厚さをｈとしたときに、ｗ＞ｈである半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、半導体基板の側面を基点としたクラックが半導体装置の多層配線層に伝播することを抑制できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体パッケージの構成を示す断面図である。
【図２】図１の要部を示す断面拡大図である。
【図３】第１の実施形態に係る半導体パッケージの製造方法を示す断面図である。
【図４】第２の実施形態に係る半導体パッケージの構造の要部を示す断面図である。
【図５】図４に示した半導体装置の製造方法を示す断面図である。
【図６】第３の実施形態に係る電子部品の構造の要部を示す断面図である。
【図７】図６に示した電子部品の製造方法を示す断面図である。
【図８】本発明の課題を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、第１の実施形態に係る半導体パッケージの構成を示す断面図である。図２は、図１の要部を示す断面拡大図である。この半導体パッケージは、実装基板１０、半導体装置１００、及びアンダーフィル樹脂層２００を備えている。半導体装置１００は実装基板１０上に、バンプ１３０を用いてフリップチップ実装されている。アンダーフィル樹脂層２００は、半導体装置１００の能動面と実装基板１０の間の空間を封止している。また半導体装置１００は、半導体基板１１０及び多層配線層１２０を有している。多層配線層１２０は半導体基板１１０の能動面側の面に形成されており、かつ半導体基板１１０の縁に位置する部分１２２が全周にわたって除去されている。多層配線層１２０のうち除去されている部分１２２の幅をｗとして、半導体基板１１０の厚さをｈとしたときに、ｗ＞ｈである。半導体基板１１０の厚さｈは、例えば４０μｍ超である。
【００１５】
実装基板１０は、例えばインターポーザ基板である。また半導体基板１１０は、例えばシリコンウェハであり、その表面の面方位は＜１１０＞である。半導体基板１１０の能動面には、トランジスタなどの素子（図示せず）が複数形成されている。これらの素子は、多層配線層１２０及びバンプ１３０を介して実装基板１０の配線（図示せず）に接続している。なお上記した素子は、半導体基板１１０の能動面のうち多層配線層１２０が除去される領域には形成されていない。
【００１６】
アンダーフィル樹脂層２００は、例えばエポキシ樹脂を主成分としており、半導体基板１１０の側面の少なくとも一部も被覆している。
【００１７】
図３の各図は、本実施形態に係る半導体パッケージの製造方法を示す断面図である。
まず図３（ａ）に示すように、ウェハ状態の半導体基板１１０にトランジスタを含む複数の素子（図示せず）を形成する。次いで、半導体基板１１０上に多層配線層１２０を形成する。多層配線層１２０の最上層の配線層には、電極パッド（図示せず）が形成されている。
【００１８】
次いで第１のダイシングブレード３００を用いて、多層配線層１２０のうちダイシングライン及びその周囲に位置する部分を除去する。ここでダイシングラインは、後述する第２のダイシングブレード３１０が通る領域として定義される。第１のダイシングブレード３００の幅は、第２のダイシングブレード３１０の幅より広い。このため、第１のダイシングブレード３００を用いることにより、多層配線層１２０のうちダイシングライン及びその周囲に位置する部分１２２を除去することができる。
【００１９】
次いで図３（ｂ）に示すように、第２のダイシングブレード３１０を用いてウェハ状態の半導体基板１１０を切断し、チップ状態の半導体装置１００に個片化する。上記したように、多層配線層１２０は、第１のダイシングブレード３００により、ダイシングラインの周囲に位置する部分が除去されている。このため、個片化された半導体装置１００のそれぞれは、半導体基板１１０の縁に位置する部分１２２が除去された状態になる。
【００２０】
そして図１に示すように、半導体装置１００にバンプ１３０を形成し、バンプ１３０を用いて半導体装置１００を実装基板１０にフリップチップ実装する。次いで、半導体基板１１０の能動面と実装基板１０の間の空間にアンダーフィル樹脂層２００を形成する。このときアンダーフィル樹脂層２００の周辺部は、半導体基板１１０の側面を這い上がり、フィレットを形成する。
【００２１】
なお、実装基板１０上にアンダーフィル樹脂層２００を予め形成した後、アンダーフィル樹脂層２００を硬化させる前に、バンプ１３０が形成された半導体装置１００を実装基板１０にフリップチップ実装してもよい。
【００２２】
次に、本実施形態の作用及び効果について、図２を用いて説明する。フリップチップ実装構造を有している半導体パッケージにおいて、半導体基板１１０の端部にクラックＸが進行することがある。クラックＸは半導体基板１１０の側面のうち、例えばアンダーフィル樹脂層２００の上端近傍を起点にしている。そしてクラックＸの進行方向は、斜め下４５°の方向である。このためクラックＸは、半導体基板１１０の能動面のうち縁からｈ以上内側の部分には到達しない。
【００２３】
一方、本実施形態では、多層配線層１２０は、半導体基板１１０の縁に位置する部分１２２が除去されている。そしてこの除去されている部分１２２の幅ｗは、半導体基板１１０の厚さｈより大きい。このため、クラックＸが多層配線層１２０に伝播し、配線のショートや層剥離に起因して半導体パッケージの信頼性が低下することを抑制できる。
【００２４】
また図２に示すようにフィレットの上端近傍を基点としてクラックＸが発生した場合であっても、クラックＸは多層配線層１２０ではなくアンダーフィル樹脂層２００に到達する。この状態において、半導体基板１１０のうちクラックＸより外側に位置する部分はクラックＸにより本体部分から分離された状態になる。アンダーフィル樹脂層２００は半導体基板１１０より弾性を有しているため、半導体基板１１０の周縁部がクラックＸより本体部分から分離されると、半導体基板１１０に生じる熱応力が緩和される。
【００２５】
また、クラックＸは多層配線層１２０ではなくアンダーフィル樹脂層２００に到達するが、アンダーフィル樹脂層２００ではクラックＸが伝播しにくいため、クラックＸの成長が抑制される。
【００２６】
図４は、第２の実施形態に係る半導体パッケージの構造の要部を示す断面図であり、第１の実施形態における図２に相当している。本実施形態に係る半導体パッケージは、半導体基板１１０が能動面に凹部１１２を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００２７】
凹部１１２は、半導体基板１１０の能動面のうち多層配線層が除去されている部分１２２に形成されている。本実施形態では、平面視において凹部１１２は多層配線層１２０が除去されている部分１２２の全面に形成されており、半導体基板１１０の全周にわたって形成されている。凹部１１２の深さをａとしたとき、０＜ａ≦２ｈ／３である。
【００２８】
図５の各図は、図４に示した半導体装置の製造方法を示す断面図である。この半導体パッケージの製造方法は、図５（ａ）に示すように、第１のダイシングブレード３００を用いて多層配線層１２０のうちダイシングライン及びその周囲に位置する部分１２２を除去するときに、第１のダイシングブレード３００を用いて凹部１１２を形成する点を除いて、第１の実施形態に係る半導体パッケージの製造方法と同様である。
【００２９】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、半導体基板１１０に凹部１１２を形成しているため、クラックＸが多層配線層１２０に伝播することをさらに抑制できる。また凹部の深さの上限を２ｈ／３としたため、半導体基板１１０の周縁部の機械的強度を保つことができる。
【００３０】
図６は、第３の実施形態に係る電子部品の構造の要部を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る電子部品は、ウェハレベルＣＳＰ（Chip Size Package）構造を有している半導体装置１０２を、実装基板１２にフリップチップ実装したものである。
【００３１】
半導体装置１０２は、図１又は図４に示した半導体装置１００に再配線層１４０を追加した構成である。なお図６では、図１に示した半導体装置１００の場合を例示している。再配線層１４０は、多層配線層１２０上に位置しており、多層配線層１２０の電極パッド（図示せず）とバンプ１３２とを互いに接続している。そして再配線層１４０は、半導体基板１１０の縁に位置する部分が多層配線層１２０と共に除去されている。なお実装基板１２、アンダーフィル樹脂層２０２、及びバンプ１３２は、図１における実装基板１０、アンダーフィル樹脂層２００、及びバンプ１３０に相当している。
【００３２】
図７の各図は、図６に示した電子部品の製造方法を示す断面図である。この電子部品の製造方法は、以下の点を除いて、第１又は第２の半導体パッケージの製造方法と同様である。本図では、第１の半導体パッケージと同様の場合を示している。
【００３３】
まず図７（ａ）に示すように、第１のダイシングブレード３００を用いる前に、再配線層１４０を形成しておく。そして、第１のダイシングブレード３００を用いて多層配線層１２０のうちダイシングライン及びその周囲に位置する部分１２２を除去するとき、再配線層１４０は、半導体基板１１０の縁に位置する部分が多層配線層１２０と共に除去される。
【００３４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば第１のダイシングブレード３００及び第２のダイシングブレード３１０を用いる代わりに、レーザダイシング法を用いてもよい。また多層配線層１２０や再配線層１４０を除去する方法は、上記した方法に限定されない。
【符号の説明】
【００３６】
１０ 実装基板
１２ 実装基板
１００ 半導体装置
１０２ 半導体装置
１１０ 半導体基板
１１２ 凹部
１２０ 多層配線層
１２２ 部分
１３０ バンプ
１３２ バンプ
１４０ 再配線層
２００ アンダーフィル樹脂層
２０２ アンダーフィル樹脂層
３００ ダイシングブレード
３１０ ダイシングブレード
４００ 半導体装置
４１０ 半導体基板
４２０ 多層配線層
４３０ 実装基板
【特許請求の範囲】
【請求項１】
実装基板と、
前記実装基板上にフリップチップ実装された半導体装置と、
前記半導体装置の能動面と前記実装基板の間の空間を封止しているアンダーフィル樹脂層と、
を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板の前記能動面に形成されていて前記半導体基板の縁に位置する部分が除去されている多層配線層と、
を有し、
前記多層配線層が除去されている領域の幅をｗとして、前記半導体基板の厚さをｈとしたときに、ｗ＞ｈである電子部品。
【請求項２】
請求項１に記載の電子部品において、
前記半導体基板は、前記多層配線層が形成されている面のうち前記多層配線層が除去されている領域に凹部を有している電子部品。
【請求項３】
請求項２に記載の電子部品において、
前記凹部は前記多層配線層が除去されている領域の全面である電子部品。
【請求項４】
請求項２または３に記載の電子部品において、
前記凹部の深さをａとして、前記半導体基板の厚さをｈとしたときに、０＜ａ≦２ｈ／３である電子部品。
【請求項５】
請求項１〜４のいずれか一つに記載の電子部品において、
前記半導体装置は、前記多層配線層上に形成された再配線層をさらに備え、
前記再配線層は、前記半導体基板の縁に位置する部分が前記多層配線層と共に除去されている電子部品。
【請求項６】
半導体基板と、
前記半導体基板の能動面に形成されていて前記半導体基板の縁に位置する部分が除去されている多層配線層と、
を備え、
前記多層配線層が除去されている領域の幅をｗとして、前記半導体基板の厚さをｈとしたときに、ｗ＞ｈである半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体基板は、前記多層配線層が形成されている面のうち前記多層配線層が除去されている領域に凹部を有している半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記凹部は前記多層配線層が除去されている領域の全面である半導体装置。
【請求項９】
請求項７または８に記載の半導体装置において、
前記凹部の深さをａとして、前記半導体基板の厚さをｈとしたときに、０＜ａ≦２ｈ／３である半導体装置。
【請求項１０】
請求項６〜９のいずれか一つに記載の半導体装置において、
前記多層配線層上に形成された再配線層をさらに備え、
前記再配線層は、前記半導体基板の縁に位置する部分が前記多層配線層と共に除去されている半導体装置。
【請求項１１】
ウェハ上に多層配線層を形成する配線層形成工程と、
前記多層配線層のうちダイシングライン及びその周囲に位置する部分を除去する除去工程と、
前記ウェハを前記ダイシングラインに沿って切断することにより、複数の半導体装置を形成する装置形成工程と、
を備え、
前記複数の半導体装置は、前記多層配線層が除去されている領域の幅をｗとして、前記ウェハの厚さをｈとしたときに、ｗ＞ｈである半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記装置形成工程の後に、
前記半導体装置を実装基板上にフリップチップ実装する工程と、
前記半導体装置と前記実装基板の間の空間をアンダーフィル樹脂層で封止する工程と、
を備える半導体装置の製造方法。
【請求項１３】
請求項１１又は請求項１２に記載の半導体装置の製造方法において、
前記配線層形成工程と、前記除去工程の間に、前記多層配線層上に再配線層を形成する工程を備え、
前記除去工程において、前記再配線層のうち前記ダイシングライン及びその周囲に位置する部分を前記多層配線層と共に除去する半導体装置の製造方法。
【請求項１】
実装基板と、
前記実装基板上にフリップチップ実装された半導体装置と、
前記半導体装置の能動面と前記実装基板の間の空間を封止しているアンダーフィル樹脂層と、
を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板の前記能動面に形成されていて前記半導体基板の縁に位置する部分が除去されている多層配線層と、
を有し、
前記多層配線層が除去されている領域の幅をｗとして、前記半導体基板の厚さをｈとしたときに、ｗ＞ｈである電子部品。
【請求項２】
請求項１に記載の電子部品において、
前記半導体基板は、前記多層配線層が形成されている面のうち前記多層配線層が除去されている領域に凹部を有している電子部品。
【請求項３】
請求項２に記載の電子部品において、
前記凹部は前記多層配線層が除去されている領域の全面である電子部品。
【請求項４】
請求項２または３に記載の電子部品において、
前記凹部の深さをａとして、前記半導体基板の厚さをｈとしたときに、０＜ａ≦２ｈ／３である電子部品。
【請求項５】
請求項１〜４のいずれか一つに記載の電子部品において、
前記半導体装置は、前記多層配線層上に形成された再配線層をさらに備え、
前記再配線層は、前記半導体基板の縁に位置する部分が前記多層配線層と共に除去されている電子部品。
【請求項６】
半導体基板と、
前記半導体基板の能動面に形成されていて前記半導体基板の縁に位置する部分が除去されている多層配線層と、
を備え、
前記多層配線層が除去されている領域の幅をｗとして、前記半導体基板の厚さをｈとしたときに、ｗ＞ｈである半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体基板は、前記多層配線層が形成されている面のうち前記多層配線層が除去されている領域に凹部を有している半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記凹部は前記多層配線層が除去されている領域の全面である半導体装置。
【請求項９】
請求項７または８に記載の半導体装置において、
前記凹部の深さをａとして、前記半導体基板の厚さをｈとしたときに、０＜ａ≦２ｈ／３である半導体装置。
【請求項１０】
請求項６〜９のいずれか一つに記載の半導体装置において、
前記多層配線層上に形成された再配線層をさらに備え、
前記再配線層は、前記半導体基板の縁に位置する部分が前記多層配線層と共に除去されている半導体装置。
【請求項１１】
ウェハ上に多層配線層を形成する配線層形成工程と、
前記多層配線層のうちダイシングライン及びその周囲に位置する部分を除去する除去工程と、
前記ウェハを前記ダイシングラインに沿って切断することにより、複数の半導体装置を形成する装置形成工程と、
を備え、
前記複数の半導体装置は、前記多層配線層が除去されている領域の幅をｗとして、前記ウェハの厚さをｈとしたときに、ｗ＞ｈである半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記装置形成工程の後に、
前記半導体装置を実装基板上にフリップチップ実装する工程と、
前記半導体装置と前記実装基板の間の空間をアンダーフィル樹脂層で封止する工程と、
を備える半導体装置の製造方法。
【請求項１３】
請求項１１又は請求項１２に記載の半導体装置の製造方法において、
前記配線層形成工程と、前記除去工程の間に、前記多層配線層上に再配線層を形成する工程を備え、
前記除去工程において、前記再配線層のうち前記ダイシングライン及びその周囲に位置する部分を前記多層配線層と共に除去する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１４６４５３（Ｐ２０１１−１４６４５３Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−４５８９（Ｐ２０１０−４５８９）
【出願日】平成２２年１月１３日（２０１０．１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２２年１月１３日（２０１０．１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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