電気信号の伝送回路、ＩＣ、プリント配線板、機器およびシステム
【課題】CMOS伝送回路において、レシーバの動作を不安定にしたり不要輻射を放出したりするリンギングの発生を抑制した電気信号の伝送回路を提供する。
【解決手段】本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、CMOSドライバのPMOS FET１と並列にアノード電極がドライバ出力端子につながれるように第１のダイオード６を接続し、CMOSドライバのNMOS FET２と並列にカソード電極がドライバ出力端子につながれるように第２のダイオード７を接続し、PMOS FET１のデバイストランスコンダクタンスと第１のダイオード６の(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにし、NMOS FET２のデバイストランスコンダクタンスと第２のダイオード７の(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにしたことを特徴とする電気信号の伝送回路である。
【解決手段】本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、CMOSドライバのPMOS FET１と並列にアノード電極がドライバ出力端子につながれるように第１のダイオード６を接続し、CMOSドライバのNMOS FET２と並列にカソード電極がドライバ出力端子につながれるように第２のダイオード７を接続し、PMOS FET１のデバイストランスコンダクタンスと第１のダイオード６の(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにし、NMOS FET２のデバイストランスコンダクタンスと第２のダイオード７の(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにしたことを特徴とする電気信号の伝送回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気信号の伝送回路、IC、プリント配線板および電子・情報・通信の機器やシステムに関する。
【背景技術】
【０００２】
電気信号の伝送回路は、図１１および図１２（ａ）に示すように、信号を送り出すドライバ、信号を伝える伝送線および信号を受け取るレシーバとで構成される。
このような伝送回路において信号がレシーバとドライバの間で反射を繰り返すと、図１２（ｂ）に示すようにリンギングを生じる。リンギングはレシーバの動作を不安定にしたり不要輻射を放出したりする。特に不要輻射は、他の電子部品・機器にノイズを誘導するため、大きな問題になっている。
【０００３】
信号がレシーバやドライバで反射されないようにするためには、「インピーダンスを整合させること」すなわち「ドライバの出力インピーダンス、伝送線の特性インピーダンスそしてレシーバの入力インピーダンスを等しい値にすること」が求められる。インピーダンスを一致させることにより、信号がレシーバやドライバで反射されることがなくなり、図１２（ｃ）に示すようにリンギングを生じない。
【０００４】
しかし、現実にはドライバの出力インピーダンスやレシーバの入力インピーダンスを伝送線の特性インピーダンスと一致させることが難しい。そこで「リンギング発生の第一要因」すなわち「レシーバでの反射」を無くすための工夫が施される。その基本的な方法が、図１３〜図１５に示すように、伝送線のレシーバ側に終端抵抗を挿入することである（例えば特許文献１参照）。
【０００５】
一方、信号伝送の主流はCMOS伝送回路であり、ドライバやレシーバの入力段には図１６に示すようなCMOS回路（ドライバに例を採るとPMOSFET１とNMOSFET２が対になって構成される回路）が用いられている。したがって、CMOSレシーバの入力インピーダンスは図１７の等価回路に示すように、伝送線の特性インピーダンスZ0が純抵抗であるのに対して容量性になる。しかも、CMOSレシーバの入力容量は入力電圧に依存して変化する。すなわち、伝送線の特性インピーダンスZ0とCMOSレシーバの入力インピーダンスを一致させることは理論的に不可能である。そこで、CMOS伝送回路では、信号がレシーバで反射されることを前提として、レシーバからの反射波をドライバ側で吸収させるために図１８に示すような方式が一般的に用いられている。
【０００６】
しかし、CMOSドライバの出力抵抗も非線形であり、抵抗値がドライバの出力電圧に依存して変化する。このため、図１８のように伝送線のドライバ側に終端抵抗を接続したとしても、CMOSドライバの出力インピーダンスを伝送線の特性インピーダンスと完全に一致させることはできない。
すなわち、従来の方法ではCMOS伝送回路のリンギングが全く生じないようにすることはできない。
【０００７】
なお、終端抵抗は次のような方法で取り付けられたり、形成されたりする。
１）CMOS ICに終端抵抗を外付けする方法
個別抵抗素子をCMOSドライバと伝送線との間に接続する。ただし、リード線や抵抗素子が持っている寄生成分の影響が大きいために、完全な整合をとることは難しい。
２）CMOS IC内に終端抵抗を組み込む方法
i) ポリシリコン膜で抵抗を形成する。
ii) 拡散層あるいはウエルで抵抗を形成する。
iii) FETで抵抗を形成する。
【０００８】
FET抵抗の基本的な形としては、図１９に示すような2素子終端と図２０に示すような相補型パスゲートがある。広い電圧範囲で線形性を確保できることから相補型パスゲートが広く用いられる。また、抵抗値の調整を可能とするため、図２１に例を示すように、複数のFET抵抗を並列に接続したり、それらを構成する個別のFET抵抗ごとにデジタル信号で制御したりする方法がある。
なお、i)とii)は抵抗値を十分な精度で制御することが難しい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１９５７７５号公報（段落［００１８］、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一態様は、CMOS伝送回路において、レシーバの動作を不安定にしたり不要輻射を放出したりするリンギングの発生を抑制することを課題とする。
【課題を解決するための手段】
【００１１】
課題を解決する上で最大の障害は、CMOSドライバの出力インピーダンスが出力電圧に依存して変化することである。本発明の一態様では、この障害を乗り越えるためにCMOSドライバのPMOS FET１と並列にゲート端子がドライバ出力端子につながれているNMOS FETを接続し、CMOSドライバのNMOS FET２と並列にゲート端子がドライバ出力端子につながれているPMOS FETを接続し、これら4つのMOS FETをデバイストランスコンダクタンスが等しい値となるようにする。こうすることによって、CMOSドライバの出力インピーダンスが電圧に依存しない一定値となる。その結果、CMOSドライバの出力インピーダンスを伝送線の特性インピーダンスに一致させることが可能になる。
【００１２】
また、本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバのPMOS FETと並列にアノード電極がドライバ出力端子につながれるように第１のダイオードを接続し、
前記CMOSドライバのNMOS FETと並列にカソード電極がドライバ出力端子につながれるように第２のダイオードを接続し、
前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにし、
前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにしたことを特徴とする電気信号の伝送回路である。
【００１３】
本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバは、PMOS FETと、NMOS FETと、第１および第２のダイオードとを有し、
前記PMOS FETおよび前記NMOS FETそれぞれのゲート端子はドライバ入力端子に電気的に接続され、
前記PMOS FETのドレイン端子および前記第１のダイオードのカソード電極それぞれは、電源線に電気的に接続され、
前記PMOS FETのソース端子、前記第１のダイオードのアノード電極、前記NMOS FETのドレイン端子および前記第２のダイオードのカソード電極それぞれは、ドライバ出力端子に電気的に接続され、
前記NMOS FETのソース端子および前記第２のダイオードのアノード電極それぞれは、接地線に電気的に接続され、
前記ドライバ出力端子は、前記伝送線の始端に電気的に接続され、
前記伝送線の終端は、前記CMOSレシーバの入力端子に電気的に接続され、
前記PMOS FETのデバイストランスコンダクタンスは、前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２と等しく、
前記NMOS FETのデバイストランスコンダクタンスは、前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２と等しいことを特徴とする電気信号の伝送回路である。
【００１４】
ただし、前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しい、および前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しいそれぞれの「等しい」の意味は、設計仕様あるいは製造仕様の上で等しいという意味であり物理的に全く同じ値になるという意味ではない。設計仕様あるいは製造仕様の上で等しいとは、物理量が設計上あるいは製造上の許容ばらつきの範囲内にあることを意味している。なお、このように「等しい」の意味を解釈するのは、本明細書中においてすべて同様である。
【００１５】
また、上記の本発明の一態様において、前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２と前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにすることが好ましい。
【００１６】
本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバの第１のPMOS FETと並列にゲート端子がドライバ出力端子につながれている第２のNMOS FETを接続し、
前記CMOSドライバの第１のNMOS FETと並列にゲート端子がドライバ出力端子につながれている第２のPMOS FETを接続し、
前記第１のPMOS FETのデバイストランスコンダクタンスと前記第２のNMOS FETのデバイストランスコンダクタンスが等しくなるようにし、
前記第１のNMOS FETのデバイストランスコンダクタンスと前記第２のPMOS FETのデバイストランスコンダクタンスが等しくなるようにしたことを特徴とする電気信号の伝送回路である。
【００１７】
本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバは、第１および第２のPMOS FETと、第１および第２のNMOS FETとを有し、
前記第１のPMOS FETおよび前記第１のNMOS FETそれぞれのゲート端子はドライバ入力端子に電気的に接続され、
前記第１のPMOS FETのドレイン端子および前記第２のNMOS FETのドレイン端子それぞれは、電源線に電気的に接続され、
前記第１のPMOS FETのソース端子、前記第２のNMOS FETのソース端子、前記第２のNMOS FETのゲート端子、前記第１のNMOS FETのドレイン端子、前記第２のPMOS FETのドレイン端子および前記第２のPMOS FETのゲート端子それぞれは、ドライバ出力端子に電気的に接続され、
前記第１のNMOS FETのソース端子および前記第２のPMOS FETのソース端子それぞれは、接地線に電気的に接続され、
前記ドライバ出力端子は、前記伝送線の始端に電気的に接続され、
前記伝送線の終端は、前記CMOSレシーバの入力端子に電気的に接続され、
前記第１のPMOS FETのデバイストランスコンダクタンスは、前記第２のNMOS FETのデバイストランスコンダクタンスと等しく、
前記第１のNMOS FETのデバイストランスコンダクタンスは、前記第２のPMOS FETのデバイストランスコンダクタンスと等しいことを特徴とする電気信号の伝送回路である。
【００１８】
ただし、前記第１のPMOS FETのデバイストランスコンダクタンスと前記第２のNMOS FETのデバイストランスコンダクタンスとが等しい、および前記第１のNMOS FETのデバイストランスコンダクタンスと前記第２のPMOS FETのデバイストランスコンダクタンスとが等しいそれぞれの「等しい」の意味は、設計仕様あるいは製造仕様の上で等しいという意味であり物理的に全く同じ値になるという意味ではない。設計仕様あるいは製造仕様の上で等しいとは、物理量が設計上あるいは製造上の許容ばらつきの範囲内にあることを意味している。なお、このように「等しい」の意味を解釈するのは、本明細書中においてすべて同様である。
【００１９】
また、上記の本発明の一態様において、前記第１のPMOS FET、前記第２のPMOS FET、前記第１のNMOS FETおよび前記第２のNMOS FETそれぞれのデバイストランスコンダクタンスが等しい値となるようにすることが好ましい。
【００２０】
また、上記の本発明の一態様において、前記第１のPMOS FET、前記第２のPMOS FET、前記第１のNMOS FETおよび前記第２のNMOS FETそれぞれを同一半導体基板上に集積回路として構成することも可能である。
【００２１】
本発明の一態様は、上記の本発明の一態様の電気信号の伝送回路を備えたIC、プリント配線板、機器またはシステムである。
【発明の効果】
【００２２】
本発明の一態様を適用することにより、CMOSドライバの出力インピーダンスと伝送線の特性インピーダンスとを等しくすることが可能となり、CMOSレシーバからの反射波を吸収できるので、リンギングの発生を抑制することができる。したがって、本発明の一態様を用いて構成された伝送回路を搭載したIC、プリント配線板および電子・情報・通信の機器やシステムは全て大きな性能向上が図られる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一態様を示すための図。
【図２】本発明の一態様の動作を説明するための図。
【図３】本発明の一態様におけるPMOSFETおよびダイオードの電圧-電流特性を示すための図。
【図４】本発明の一態様における電圧-電流特性を示すための図。
【図５】本発明の一態様であるMOSダイオードを用いた場合の例を示すための図。
【図６】MOSダイオードを用いた場合の本発明の一態様の動作を説明するための図。
【図７】MOSダイオードを用いた場合の本発明の一態様における各MOSFETの電圧-電流特性を示すための図。
【図８】本発明の一態様における電圧-電流特性を示すための図。
【図９】CMOSドライバのレイアウト例を示すための図であり、（ａ）は平面図、（ｂ）は（ａ）に示すＡ−Ａ'部（PMOS FET）の断面図。
【図１０】本発明の一態様を示すための図。
【図１１】本発明の対象となる信号伝送回路がドライバ、伝送線およびレシーバで構成されることを示すための図。
【図１２】信号を伝送する際にリンギングが生じることを示すための図であり、（ａ）は信号伝送回路の構成図、（ｂ）はレシーバおよびドライバで反射がある場合（インピーダンスが整合していない場合）の波形、（ｃ）はレシーバおよびドライバでの反射がない場合（インピーダンスが整合している場合）の波形。
【図１３】レシーバ側に付けられた終端抵抗の例を示すための図。
【図１４】レシーバ側に付けられた終端抵抗の例を示すための図。
【図１５】レシーバ側に付けられた終端抵抗の例を示すための図。
【図１６】CMOS回路を用いた伝送回路の代表的な構成を示すための図。
【図１７】CMOS伝送回路の等価回路図であり、伝送線の特性インピーダンスが抵抗であるのに対しCMOS回路の入力インピーダンスが容量性であることを示すための図。
【図１８】「CMOS伝送回路で広く用いられている抵抗終端法」すなわち「伝送線のレシーバ側に終端抵抗を挿入する方法」を示すための図。
【図１９】CMOSIC内で終端抵抗を作りこむ際に広く用いられるのがFET抵抗であり、その一つの例としての2素子終端回路を示すための図であり、（ａ）はPMOS FETで構成した2素子終端回路、（ｂ）はNMOS FETで構成した2素子終端回路。
【図２０】CMOSIC内で終端抵抗を作りこむ際に広く用いられるのがFET抵抗であり、その一つの例としての相補型パスゲートを示すための図であり、（ａ）は相補型パスゲート回路、（ｂ）は相補型パスゲート回路の電圧‐電流特性を示す図。
【図２１】複数の相補型パスゲートを並列に接続して抵抗値を調整できるように構成された終端抵抗の回路の例を示すための図。
【発明を実施するための形態】
【００２４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
（第１の実施形態）
図１は、本発明の一態様を説明するための図である。
本発明の一態様のCMOSドライバは、PMOS FETとNMOS FETに第１および第２のダイオード６，７を加えて構成される。PMOS FET１とNMOS FET２が通常のドライバを構成するトランジスタであり、第１のダイオード６と第２のダイオード７が本発明の一態様の特徴をなすものである。
【００２６】
第１のダイオード６は、カソード電極がPMOS FET１のドレイン端子すなわち電源線に接続され、アノード電極がPMOS FET１のソース端子すなわちドライバ出力端子に接続されている。第２のダイオード７は、カソード電極がNMOS FET２のドレイン端子すなわちドライバ出力端子に接続され、アノード電極がNMOS FET２のソース端子すなわち接地線に接続されている。
【００２７】
PMOS FET１と第１のダイオード６は対になって働き、ドライバ入力信号が高い電圧値（以降"H"と記す）から低い電圧値（以降"L"と記す）に変わると導通状態になり、伝送線およびレシーバ入力部を"H"状態にする。
一方、NMOS FET２は第２のダイオード７と対になって働き、ドライバ入力信号が"L"から"H"に変わると導通状態になり、伝送線およびレシーバ入力部を"L"状態にする。
【００２８】
以下、「ドライバの入力信号電圧が"H"から"L"に変わって伝送線およびレシーバ入力部の電圧が"L"から"H"へ切り替わる場合」を例として動作の詳細を述べる。
「ドライバの入力電圧vinが"H"から"L"に変わり、レシーバで反射された信号波が戻ってくるまで"L"の状態が続いている場合」には、ドライバ出力端子すなわち伝送線始端の電圧vは図２に示すように階段状の変化をする。もしドライバの出力インピーダンスが伝送線の特性インピーダンスと一致していない場合は、この反射波がドライバで再反射されてレシーバに戻って行く。このようにしてレシーバとドライバの間で反射が繰り返されると、リンギングが発生する。
【００２９】
このようなリンギングを発生させないためには、ドライバの出力インピーダンスを伝送線の特性インピーダンスと等しくすることで、ドライバがレシーバから戻されてきた最初の反射波を吸収するようにしなければならない。そのためには、図３に示すPMOSFET１と第１のダイオード６の電圧-電流特性において負電圧領域におけるPMOSFET１の電流値と第１のダイオード６の電流値の和が図４に示すように直線的に変化するようにすればよい。そうすることにより、ドライバの出力インピーダンスが電圧に依存しない一定の抵抗値となり、ドライバの出力インピーダンスと伝送線の特性インピーダンスを一致させることが可能になる。
【００３０】
具体的には、図２においてPMOSFET１のデバイストランスコンダクタンスβpと第１のダイオード６の飽和電流ISをβp=(q/ηkT)2IS の関係にする。そうすれば、ドライバの出力インピーダンスが電圧に依存しないほぼ一定の抵抗値となり、ドライバの出力インピーダンスと伝送線の特性インピーダンスを一致させることが可能になる。
【００３１】
なお、ここでkT/qは熱電圧であり、素電荷q=1.60218×10−19Cとボルツマン定数k=1.38066×10−23J/Kと温度T[K]によって決まる。常温のT=300Kにおける熱電圧は0.02582Vになる。また、ηは理想係数であり、理想的なダイオードでは1となるが、一般的には温度やダイオードの材質・製法に依存して1〜2の間の値をとる。
【００３２】
以下に、その理由を説明する。
PMOSFET１のしきい値電圧をVthp（＜0 ）、PMOSFET１を通して伝送線に流れる電流をiDSp、第１のダイオード６の飽和電流をIS1、理想係数をη1、第１のダイオード６を通して伝送線に流れる電流をiD1とする。
【００３３】
(1) レシーバで反射された信号波がドライバに戻ってくるまでのiDSpとiD1
PMOSFET１は線形領域で動作し、第１のダイオード６は非導通状態になる。したがって、iDSpとiD1は次のように表される。
iDSp=βp{(VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
iD1=Is≒0
これらは図３の電圧が正の領域の電圧-電流特性に相当する。
【００３４】
PMOSFET１と第１のダイオード６を通って伝送線に流れる電流の合計iは次のようになる。
i=iDSp+iD1≒βp{(VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
これは図４の電圧が正の領域の電圧-電流特性に相当する。電圧-電流特性は非線形となり、∂v/∂iで表される抵抗値は電圧vに依存して変化する。
【００３５】
(2) レシーバで反射された信号波がドライバに戻ってきた後のiDSpとiD1
PMOSFET１は線形領域で動作し、第１のダイオード６は導通状態になる。したがって、iDSpとiD1は次のように表される。
iDSp=βp{(-v-Vthp)(VDD-v) -(1/2)(VDD-v)2}
=βp{(v-VDD+VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
=βp{(VDD+Vthp)(v-VDD)+(1/2)(v-VDD)2}
iD1=-Is1{exp((q/η1kT)(v-VDD))-1}
≒-Is1{(q/η1kT)(v-VDD)+(1/2)(q/η1kT)2(v-VDD)2 + …}
これらは図３の電圧が負の領域の電圧-電流特性に相当する。電流は伝送線から電圧源VDDに向かって流れる。なお、iD1の展開式において(v-VDD)の３次以上の項は十分に小さいと見なされることから省略されている。
【００３６】
PMOSFET１と第１のダイオード６を通って伝送線に流れる電流の合計iは次のようになる。
i=iDSp+iD1
≒{βp(VDD+Vthp)- Is1(q/η1kT)}(v-VDD)+(1/2)(v-VDD)2{βp- Is1(q/η1kT)2}
上式において、βp= Is1(q/η1kT)2となるようにすれば、第２項が０となり
i={βp(VDD+Vthp)- Is1(q/η1kT)}(v-VDD)
になる。
これは図４の電圧が負の領域の電圧-電流特性に相当する。電圧-電流特性は線形であり、∂v/∂iで表される抵抗値は電圧vに依存しない一定値になる。
【００３７】
「ドライバの入力信号電圧が"L"から"H"に変わって伝送線およびレシーバ入力部の電圧が"H"から"L"へ切り替わる場合」についても、PMOS FETとNMOS FET、および正電圧と負電圧が入れ替わるだけで同様の結果が得られる。すなわち、NMOS FET２のデバイストランスコンダクタンスβnを第２のダイオード７のIs2(q/η2kT)2と等しくすることにより、伝送線およびレシーバ入力部の電圧が "H"から"L"へ切り替わる場合もレシーバから反射されてきた信号波に対する出力抵抗は一定の値Rになる。
Rを伝送線の特性インピーダンスと一致させることでリンギングを防ぐことが可能になる。
【００３８】
なお、一般的には信号の立ち上がり時間と立下り時間を等しくするために、βp=βnに設定される。この場合は、PMOS FETのβp= NMOS FETのβn= 第１のダイオード６のIs1(q/η1kT)2=ダイオード７の Is2(q/η2kT)2になる。
【００３９】
また、βp=βnあるいはβp= Is(q/ηkT)2などの等号"="は、設計仕様あるいは製造仕様の上で等しいという意味であり物理的に全く同じ値になるという意味ではない。すなわち、本実施例の数式で示される等号は、物理量が設計上あるいは製造上の許容ばらつきの範囲内にあることを意味している。
【００４０】
（第２の実施形態）
図５は、本発明の一態様を説明するための図である。ダイオードとしてMOSダイオードを用いるものである。すなわち本実施形態のCMOSドライバは「4つのMOS FET」すなわち「2個のNMOS FETと2個のPMOS FET」で構成される。第１のPMOS FET１と第１のNMOS FET２が通常のドライバを構成するトランジスタであり、第２のNMOS FET３と第２のPMOS FET４が本実施形態の特徴をなすトランジスタである。
【００４１】
第２のNMOS FET３は、ソース端子が第１のPMOS FET１のソース端子すなわちドライバ出力端子に接続され、ドレイン端子が第１のPMOS FET１のドレイン端子すなわち電源線に接続され、ゲート端子がドライバ出力端子に接続されている。
第２のPMOS FET４は、ソース端子が第２のNMOS FET２のソース端子すなわち接地線に接続され、ドレイン端子が第１のNMOS FET２のドレイン端子すなわちドライバ出力端子に接続され、ゲート端子がドライバ出力端子に接続されている。
【００４２】
第１のPMOS FET１と第２のNMOS FET３は対になって働き、ドライバ入力信号が高い電圧値（以降"H"と記す）から低い電圧値（以降"L"と記す）に変わると導通状態になり、伝送線およびレシーバ入力部を"H"状態にする。
一方、第１のNMOS FET２は第２のPMOS FET４と対になって働き、ドライバ入力信号が"L"から"H"に変わると導通状態になり、伝送線およびレシーバ入力部を"L"状態にする。
【００４３】
以下、「ドライバの入力信号電圧が"H"から"L"に変わって伝送線およびレシーバ入力部の電圧が"L"から"H"へ切り替わる場合」を例として動作の詳細を述べる。
「ドライバの入力電圧vinが"H"から"L"に変わり、レシーバで反射された信号波が戻ってくるまで"L"の状態が続いている場合」には、ドライバ出力端子すなわち伝送線始端の電圧vは図６に示すように階段状の変化をする。もしドライバの出力インピーダンスが伝送線の特性インピーダンスと一致していない場合は、この反射波がドライバで再反射されてレシーバに戻って行く。このようにしてレシーバとドライバの間で反射が繰り返されると、リンギングが発生する。
【００４４】
このようなリンギングを発生させないためには、ドライバの出力インピーダンスを伝送線の特性インピーダンスと等しくすることで、ドライバがレシーバから戻されてきた最初の反射波を吸収するようにしなければならない。そのためには、図５において第１のPMOSFET１のデバイストランスコンダクタンスβpと第２のNMOSFET３のデバイストランスコンダクタンスβnを同じ値にする。そうすれば、ドライバの出力インピーダンスが電圧に依存しない一定の抵抗値となり、ドライバの出力インピーダンスと伝送線の特性インピーダンスを一致させることが可能になる。
【００４５】
以下に、その理由を説明する。
第１のPMOSFET１のしきい値電圧をVthp（＜0 ）、第１のPMOSFET１を通して伝送線に流れる電流をiDSp、第２のNMOSFET３のしきい値電圧をVthn（＞0 ）、第２のNMOSFET３を通して伝送線に流れる電流をiDSnとする。
【００４６】
(1) レシーバで反射された信号波がドライバに戻ってくるまでのiDSpとiDSn
第１のPMOSFET１は線形領域で動作し、第２のNMOSFET３はオフ状態にある。したがって、iDSpとiDSnは次のように表される。
iDSp=βp{(VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
iDSn=0
これらは図７の電圧が正の領域の電圧-電流特性に相当する。
【００４７】
第１のPMOSFET１と第２のNMOSFET３を通って伝送線に流れる電流の合計iは次のようになる。
i=iDSp+iDSn=βp{(VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
これは図８の電圧が正の領域の電圧-電流特性に相当する。電圧-電流特性は非線形となり、∂v/∂iで表される抵抗値は電圧vに依存して変化する。
【００４８】
(2) レシーバで反射された信号波がドライバに戻ってきた後のiDSpとiDSn
第１のPMOSFET１、第２のNMOSFET３ともに線形領域で動作する。したがって、iDSpとiDSnは次のように表される。
iDSp=βp{(-v-Vthp)(VDD-v) -(1/2)(VDD-v)2}
=βp{(v-VDD+VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
=βp{(VDD+Vthp)(v-VDD)+(1/2)(v-VDD)2}
iDSn=-βn{(v-VDD-Vthn)(v-VDD)-(1/2)(v-VDD)2}
=-βn{-Vthn(v-VDD)+(1/2)(v-VDD)2 }
これらは図７の電圧が負の領域の電圧-電流特性に相当する。電流は伝送線から電圧源VDDに向かって流れる。
【００４９】
第１のPMOSFET１と第２のNMOSFET３を通って伝送線に流れる電流の合計iは次のようになる。
i=iDSp+iDSn
=(βpVDD+βpVthp+βnVthn)(v-VDD)+(1/2)(v-VDD)2(βp-βn)
上式において、βnとβpが等しい値を取りβn=βp=βとなるようにすれば、
i=β(VDD+Vthp+Vthn)(v-VDD)
になる。
これは図８の電圧が負の領域の電圧-電流特性に相当する。電圧-電流特性は線形であり、∂v/∂iで表される抵抗値は電圧vに依存しない一定値になる。
【００５０】
上述したことを纏めると、レシーバで反射されドライバへ戻ってきた信号波に対するドライバの入力抵抗Rは、βn=βp=βとすることで
R=∂v/∂i=1/{β(VDD+Vthp+Vthn)}
の一定値になる。
【００５１】
「ドライバの入力信号電圧が"L"から"H"に変わって伝送線およびレシーバ入力部の電圧が"H"から"L"へ切り替わる場合」についても、PMOS FETとNMOS FET、および正電圧と負電圧が入れ替わるだけで同様の結果が得られる。すなわち、２つのトランジスタすなわち第１のNMOS FET２と第２のPMOS FET４のデバイストランスコンダクタンスを同じ値のβとすることにより、伝送線およびレシーバ入力部の電圧が"H"から"L"へ切り替わる場合もレシーバから反射されてきた信号波に対する出力抵抗は一定の値Rになる。
Rを伝送線の特性インピーダンスと一致させることでリンギングを防ぐことが可能になる。
【００５２】
なお、一般的には信号の立ち上がり時間と立下り時間を等しくするために、βp=βnに設定される。この場合は、４つのMOS FETのデバイストランスコンダクタンスは全て同じ値になる。
【００５３】
４つのMOS FETのデバイストランスコンダクタンスを同じ値にする場合は、１つの半導体基板上に４つのMOS FETを形成するのが望ましい。４つのMOS FETを１つの半導体基板上に構成した場合のレイアウト例を図９に示す。MOS FETを図９に示すように配置することで、場所による材料特性のばらつきやパターン加工のばらつきなどを最小に抑えることができる。
【００５４】
また、βp=βnなどの等号"="は、設計仕様あるいは製造仕様の上で等しいという意味であり物理的に全く同じ値になるという意味ではない。すなわち、本実施例の数式で示される等号は、物理量が設計上あるいは製造上の許容ばらつきの範囲内にあることを意味している。
【００５５】
もしもRが伝送線の特性インピーダンスよりも小さな値をとらざるを得ない場合は、図１０に示すように抵抗５を追加し、抵抗５の抵抗値が「R+(抵抗5の抵抗値)=(伝送線の特性インピーダンス)」となるように設定すればよい。
【００５６】
なお、MOS FETのデバイストランスコンダクタンスを等しくすることは、PMOS FETとNMOS FETの（チャネル幅/チャネル長）比を或る一定の関係に保つことに相当する。たとえば、PMOSFET１のホール移動度をμp、チャネル長をLp、チャネル幅をWpとし、NMOSFET３の電子移動度をμn、チャネル長をLn、チャネル幅をWnとする。すると第１のPMOSFET１のデバイストランスコンダクンスβpおよび第２のNMOSFET３のデバイストランスコンダクンスβnは、それぞれ次のように表される。
βp=μp(εox/tox)(Wp/Lp)
βn=μn(εox/tox)(Wn/Ln)
したがって、βp=βn=βとなるようにするには
μn/μp=(Wp/Lp)/(Wn/Ln)
であればよい。たとえば、μp=500cm2/Vs、μn=1500cm2/Vsとすれば、(Wp/Lp)/(Wn/Ln)=3となる。
【符号の説明】
【００５７】
１：CMOSドライバを構成する第１のPMOS FET
２：CMOSドライバを構成する第１のNMOS FET
３：本発明の特徴をなす第２のNMOS FET
４：本発明の特徴をなす第２のPMOS FET
５：インピーダンスを整合させるために挿入された抵抗値調整用の抵抗
６：CMOSドライバを構成するPMOSMETと並列に接続された第１のダイオード
７：CMOSドライバを構成するPMOSMETと並列に接続された第２のダイオード
【技術分野】
【０００１】
本発明は、電気信号の伝送回路、IC、プリント配線板および電子・情報・通信の機器やシステムに関する。
【背景技術】
【０００２】
電気信号の伝送回路は、図１１および図１２（ａ）に示すように、信号を送り出すドライバ、信号を伝える伝送線および信号を受け取るレシーバとで構成される。
このような伝送回路において信号がレシーバとドライバの間で反射を繰り返すと、図１２（ｂ）に示すようにリンギングを生じる。リンギングはレシーバの動作を不安定にしたり不要輻射を放出したりする。特に不要輻射は、他の電子部品・機器にノイズを誘導するため、大きな問題になっている。
【０００３】
信号がレシーバやドライバで反射されないようにするためには、「インピーダンスを整合させること」すなわち「ドライバの出力インピーダンス、伝送線の特性インピーダンスそしてレシーバの入力インピーダンスを等しい値にすること」が求められる。インピーダンスを一致させることにより、信号がレシーバやドライバで反射されることがなくなり、図１２（ｃ）に示すようにリンギングを生じない。
【０００４】
しかし、現実にはドライバの出力インピーダンスやレシーバの入力インピーダンスを伝送線の特性インピーダンスと一致させることが難しい。そこで「リンギング発生の第一要因」すなわち「レシーバでの反射」を無くすための工夫が施される。その基本的な方法が、図１３〜図１５に示すように、伝送線のレシーバ側に終端抵抗を挿入することである（例えば特許文献１参照）。
【０００５】
一方、信号伝送の主流はCMOS伝送回路であり、ドライバやレシーバの入力段には図１６に示すようなCMOS回路（ドライバに例を採るとPMOSFET１とNMOSFET２が対になって構成される回路）が用いられている。したがって、CMOSレシーバの入力インピーダンスは図１７の等価回路に示すように、伝送線の特性インピーダンスZ0が純抵抗であるのに対して容量性になる。しかも、CMOSレシーバの入力容量は入力電圧に依存して変化する。すなわち、伝送線の特性インピーダンスZ0とCMOSレシーバの入力インピーダンスを一致させることは理論的に不可能である。そこで、CMOS伝送回路では、信号がレシーバで反射されることを前提として、レシーバからの反射波をドライバ側で吸収させるために図１８に示すような方式が一般的に用いられている。
【０００６】
しかし、CMOSドライバの出力抵抗も非線形であり、抵抗値がドライバの出力電圧に依存して変化する。このため、図１８のように伝送線のドライバ側に終端抵抗を接続したとしても、CMOSドライバの出力インピーダンスを伝送線の特性インピーダンスと完全に一致させることはできない。
すなわち、従来の方法ではCMOS伝送回路のリンギングが全く生じないようにすることはできない。
【０００７】
なお、終端抵抗は次のような方法で取り付けられたり、形成されたりする。
１）CMOS ICに終端抵抗を外付けする方法
個別抵抗素子をCMOSドライバと伝送線との間に接続する。ただし、リード線や抵抗素子が持っている寄生成分の影響が大きいために、完全な整合をとることは難しい。
２）CMOS IC内に終端抵抗を組み込む方法
i) ポリシリコン膜で抵抗を形成する。
ii) 拡散層あるいはウエルで抵抗を形成する。
iii) FETで抵抗を形成する。
【０００８】
FET抵抗の基本的な形としては、図１９に示すような2素子終端と図２０に示すような相補型パスゲートがある。広い電圧範囲で線形性を確保できることから相補型パスゲートが広く用いられる。また、抵抗値の調整を可能とするため、図２１に例を示すように、複数のFET抵抗を並列に接続したり、それらを構成する個別のFET抵抗ごとにデジタル信号で制御したりする方法がある。
なお、i)とii)は抵抗値を十分な精度で制御することが難しい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１９５７７５号公報（段落［００１８］、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一態様は、CMOS伝送回路において、レシーバの動作を不安定にしたり不要輻射を放出したりするリンギングの発生を抑制することを課題とする。
【課題を解決するための手段】
【００１１】
課題を解決する上で最大の障害は、CMOSドライバの出力インピーダンスが出力電圧に依存して変化することである。本発明の一態様では、この障害を乗り越えるためにCMOSドライバのPMOS FET１と並列にゲート端子がドライバ出力端子につながれているNMOS FETを接続し、CMOSドライバのNMOS FET２と並列にゲート端子がドライバ出力端子につながれているPMOS FETを接続し、これら4つのMOS FETをデバイストランスコンダクタンスが等しい値となるようにする。こうすることによって、CMOSドライバの出力インピーダンスが電圧に依存しない一定値となる。その結果、CMOSドライバの出力インピーダンスを伝送線の特性インピーダンスに一致させることが可能になる。
【００１２】
また、本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバのPMOS FETと並列にアノード電極がドライバ出力端子につながれるように第１のダイオードを接続し、
前記CMOSドライバのNMOS FETと並列にカソード電極がドライバ出力端子につながれるように第２のダイオードを接続し、
前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにし、
前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにしたことを特徴とする電気信号の伝送回路である。
【００１３】
本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバは、PMOS FETと、NMOS FETと、第１および第２のダイオードとを有し、
前記PMOS FETおよび前記NMOS FETそれぞれのゲート端子はドライバ入力端子に電気的に接続され、
前記PMOS FETのドレイン端子および前記第１のダイオードのカソード電極それぞれは、電源線に電気的に接続され、
前記PMOS FETのソース端子、前記第１のダイオードのアノード電極、前記NMOS FETのドレイン端子および前記第２のダイオードのカソード電極それぞれは、ドライバ出力端子に電気的に接続され、
前記NMOS FETのソース端子および前記第２のダイオードのアノード電極それぞれは、接地線に電気的に接続され、
前記ドライバ出力端子は、前記伝送線の始端に電気的に接続され、
前記伝送線の終端は、前記CMOSレシーバの入力端子に電気的に接続され、
前記PMOS FETのデバイストランスコンダクタンスは、前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２と等しく、
前記NMOS FETのデバイストランスコンダクタンスは、前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２と等しいことを特徴とする電気信号の伝送回路である。
【００１４】
ただし、前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しい、および前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しいそれぞれの「等しい」の意味は、設計仕様あるいは製造仕様の上で等しいという意味であり物理的に全く同じ値になるという意味ではない。設計仕様あるいは製造仕様の上で等しいとは、物理量が設計上あるいは製造上の許容ばらつきの範囲内にあることを意味している。なお、このように「等しい」の意味を解釈するのは、本明細書中においてすべて同様である。
【００１５】
また、上記の本発明の一態様において、前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２と前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにすることが好ましい。
【００１６】
本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバの第１のPMOS FETと並列にゲート端子がドライバ出力端子につながれている第２のNMOS FETを接続し、
前記CMOSドライバの第１のNMOS FETと並列にゲート端子がドライバ出力端子につながれている第２のPMOS FETを接続し、
前記第１のPMOS FETのデバイストランスコンダクタンスと前記第２のNMOS FETのデバイストランスコンダクタンスが等しくなるようにし、
前記第１のNMOS FETのデバイストランスコンダクタンスと前記第２のPMOS FETのデバイストランスコンダクタンスが等しくなるようにしたことを特徴とする電気信号の伝送回路である。
【００１７】
本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバは、第１および第２のPMOS FETと、第１および第２のNMOS FETとを有し、
前記第１のPMOS FETおよび前記第１のNMOS FETそれぞれのゲート端子はドライバ入力端子に電気的に接続され、
前記第１のPMOS FETのドレイン端子および前記第２のNMOS FETのドレイン端子それぞれは、電源線に電気的に接続され、
前記第１のPMOS FETのソース端子、前記第２のNMOS FETのソース端子、前記第２のNMOS FETのゲート端子、前記第１のNMOS FETのドレイン端子、前記第２のPMOS FETのドレイン端子および前記第２のPMOS FETのゲート端子それぞれは、ドライバ出力端子に電気的に接続され、
前記第１のNMOS FETのソース端子および前記第２のPMOS FETのソース端子それぞれは、接地線に電気的に接続され、
前記ドライバ出力端子は、前記伝送線の始端に電気的に接続され、
前記伝送線の終端は、前記CMOSレシーバの入力端子に電気的に接続され、
前記第１のPMOS FETのデバイストランスコンダクタンスは、前記第２のNMOS FETのデバイストランスコンダクタンスと等しく、
前記第１のNMOS FETのデバイストランスコンダクタンスは、前記第２のPMOS FETのデバイストランスコンダクタンスと等しいことを特徴とする電気信号の伝送回路である。
【００１８】
ただし、前記第１のPMOS FETのデバイストランスコンダクタンスと前記第２のNMOS FETのデバイストランスコンダクタンスとが等しい、および前記第１のNMOS FETのデバイストランスコンダクタンスと前記第２のPMOS FETのデバイストランスコンダクタンスとが等しいそれぞれの「等しい」の意味は、設計仕様あるいは製造仕様の上で等しいという意味であり物理的に全く同じ値になるという意味ではない。設計仕様あるいは製造仕様の上で等しいとは、物理量が設計上あるいは製造上の許容ばらつきの範囲内にあることを意味している。なお、このように「等しい」の意味を解釈するのは、本明細書中においてすべて同様である。
【００１９】
また、上記の本発明の一態様において、前記第１のPMOS FET、前記第２のPMOS FET、前記第１のNMOS FETおよび前記第２のNMOS FETそれぞれのデバイストランスコンダクタンスが等しい値となるようにすることが好ましい。
【００２０】
また、上記の本発明の一態様において、前記第１のPMOS FET、前記第２のPMOS FET、前記第１のNMOS FETおよび前記第２のNMOS FETそれぞれを同一半導体基板上に集積回路として構成することも可能である。
【００２１】
本発明の一態様は、上記の本発明の一態様の電気信号の伝送回路を備えたIC、プリント配線板、機器またはシステムである。
【発明の効果】
【００２２】
本発明の一態様を適用することにより、CMOSドライバの出力インピーダンスと伝送線の特性インピーダンスとを等しくすることが可能となり、CMOSレシーバからの反射波を吸収できるので、リンギングの発生を抑制することができる。したがって、本発明の一態様を用いて構成された伝送回路を搭載したIC、プリント配線板および電子・情報・通信の機器やシステムは全て大きな性能向上が図られる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一態様を示すための図。
【図２】本発明の一態様の動作を説明するための図。
【図３】本発明の一態様におけるPMOSFETおよびダイオードの電圧-電流特性を示すための図。
【図４】本発明の一態様における電圧-電流特性を示すための図。
【図５】本発明の一態様であるMOSダイオードを用いた場合の例を示すための図。
【図６】MOSダイオードを用いた場合の本発明の一態様の動作を説明するための図。
【図７】MOSダイオードを用いた場合の本発明の一態様における各MOSFETの電圧-電流特性を示すための図。
【図８】本発明の一態様における電圧-電流特性を示すための図。
【図９】CMOSドライバのレイアウト例を示すための図であり、（ａ）は平面図、（ｂ）は（ａ）に示すＡ−Ａ'部（PMOS FET）の断面図。
【図１０】本発明の一態様を示すための図。
【図１１】本発明の対象となる信号伝送回路がドライバ、伝送線およびレシーバで構成されることを示すための図。
【図１２】信号を伝送する際にリンギングが生じることを示すための図であり、（ａ）は信号伝送回路の構成図、（ｂ）はレシーバおよびドライバで反射がある場合（インピーダンスが整合していない場合）の波形、（ｃ）はレシーバおよびドライバでの反射がない場合（インピーダンスが整合している場合）の波形。
【図１３】レシーバ側に付けられた終端抵抗の例を示すための図。
【図１４】レシーバ側に付けられた終端抵抗の例を示すための図。
【図１５】レシーバ側に付けられた終端抵抗の例を示すための図。
【図１６】CMOS回路を用いた伝送回路の代表的な構成を示すための図。
【図１７】CMOS伝送回路の等価回路図であり、伝送線の特性インピーダンスが抵抗であるのに対しCMOS回路の入力インピーダンスが容量性であることを示すための図。
【図１８】「CMOS伝送回路で広く用いられている抵抗終端法」すなわち「伝送線のレシーバ側に終端抵抗を挿入する方法」を示すための図。
【図１９】CMOSIC内で終端抵抗を作りこむ際に広く用いられるのがFET抵抗であり、その一つの例としての2素子終端回路を示すための図であり、（ａ）はPMOS FETで構成した2素子終端回路、（ｂ）はNMOS FETで構成した2素子終端回路。
【図２０】CMOSIC内で終端抵抗を作りこむ際に広く用いられるのがFET抵抗であり、その一つの例としての相補型パスゲートを示すための図であり、（ａ）は相補型パスゲート回路、（ｂ）は相補型パスゲート回路の電圧‐電流特性を示す図。
【図２１】複数の相補型パスゲートを並列に接続して抵抗値を調整できるように構成された終端抵抗の回路の例を示すための図。
【発明を実施するための形態】
【００２４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
（第１の実施形態）
図１は、本発明の一態様を説明するための図である。
本発明の一態様のCMOSドライバは、PMOS FETとNMOS FETに第１および第２のダイオード６，７を加えて構成される。PMOS FET１とNMOS FET２が通常のドライバを構成するトランジスタであり、第１のダイオード６と第２のダイオード７が本発明の一態様の特徴をなすものである。
【００２６】
第１のダイオード６は、カソード電極がPMOS FET１のドレイン端子すなわち電源線に接続され、アノード電極がPMOS FET１のソース端子すなわちドライバ出力端子に接続されている。第２のダイオード７は、カソード電極がNMOS FET２のドレイン端子すなわちドライバ出力端子に接続され、アノード電極がNMOS FET２のソース端子すなわち接地線に接続されている。
【００２７】
PMOS FET１と第１のダイオード６は対になって働き、ドライバ入力信号が高い電圧値（以降"H"と記す）から低い電圧値（以降"L"と記す）に変わると導通状態になり、伝送線およびレシーバ入力部を"H"状態にする。
一方、NMOS FET２は第２のダイオード７と対になって働き、ドライバ入力信号が"L"から"H"に変わると導通状態になり、伝送線およびレシーバ入力部を"L"状態にする。
【００２８】
以下、「ドライバの入力信号電圧が"H"から"L"に変わって伝送線およびレシーバ入力部の電圧が"L"から"H"へ切り替わる場合」を例として動作の詳細を述べる。
「ドライバの入力電圧vinが"H"から"L"に変わり、レシーバで反射された信号波が戻ってくるまで"L"の状態が続いている場合」には、ドライバ出力端子すなわち伝送線始端の電圧vは図２に示すように階段状の変化をする。もしドライバの出力インピーダンスが伝送線の特性インピーダンスと一致していない場合は、この反射波がドライバで再反射されてレシーバに戻って行く。このようにしてレシーバとドライバの間で反射が繰り返されると、リンギングが発生する。
【００２９】
このようなリンギングを発生させないためには、ドライバの出力インピーダンスを伝送線の特性インピーダンスと等しくすることで、ドライバがレシーバから戻されてきた最初の反射波を吸収するようにしなければならない。そのためには、図３に示すPMOSFET１と第１のダイオード６の電圧-電流特性において負電圧領域におけるPMOSFET１の電流値と第１のダイオード６の電流値の和が図４に示すように直線的に変化するようにすればよい。そうすることにより、ドライバの出力インピーダンスが電圧に依存しない一定の抵抗値となり、ドライバの出力インピーダンスと伝送線の特性インピーダンスを一致させることが可能になる。
【００３０】
具体的には、図２においてPMOSFET１のデバイストランスコンダクタンスβpと第１のダイオード６の飽和電流ISをβp=(q/ηkT)2IS の関係にする。そうすれば、ドライバの出力インピーダンスが電圧に依存しないほぼ一定の抵抗値となり、ドライバの出力インピーダンスと伝送線の特性インピーダンスを一致させることが可能になる。
【００３１】
なお、ここでkT/qは熱電圧であり、素電荷q=1.60218×10−19Cとボルツマン定数k=1.38066×10−23J/Kと温度T[K]によって決まる。常温のT=300Kにおける熱電圧は0.02582Vになる。また、ηは理想係数であり、理想的なダイオードでは1となるが、一般的には温度やダイオードの材質・製法に依存して1〜2の間の値をとる。
【００３２】
以下に、その理由を説明する。
PMOSFET１のしきい値電圧をVthp（＜0 ）、PMOSFET１を通して伝送線に流れる電流をiDSp、第１のダイオード６の飽和電流をIS1、理想係数をη1、第１のダイオード６を通して伝送線に流れる電流をiD1とする。
【００３３】
(1) レシーバで反射された信号波がドライバに戻ってくるまでのiDSpとiD1
PMOSFET１は線形領域で動作し、第１のダイオード６は非導通状態になる。したがって、iDSpとiD1は次のように表される。
iDSp=βp{(VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
iD1=Is≒0
これらは図３の電圧が正の領域の電圧-電流特性に相当する。
【００３４】
PMOSFET１と第１のダイオード６を通って伝送線に流れる電流の合計iは次のようになる。
i=iDSp+iD1≒βp{(VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
これは図４の電圧が正の領域の電圧-電流特性に相当する。電圧-電流特性は非線形となり、∂v/∂iで表される抵抗値は電圧vに依存して変化する。
【００３５】
(2) レシーバで反射された信号波がドライバに戻ってきた後のiDSpとiD1
PMOSFET１は線形領域で動作し、第１のダイオード６は導通状態になる。したがって、iDSpとiD1は次のように表される。
iDSp=βp{(-v-Vthp)(VDD-v) -(1/2)(VDD-v)2}
=βp{(v-VDD+VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
=βp{(VDD+Vthp)(v-VDD)+(1/2)(v-VDD)2}
iD1=-Is1{exp((q/η1kT)(v-VDD))-1}
≒-Is1{(q/η1kT)(v-VDD)+(1/2)(q/η1kT)2(v-VDD)2 + …}
これらは図３の電圧が負の領域の電圧-電流特性に相当する。電流は伝送線から電圧源VDDに向かって流れる。なお、iD1の展開式において(v-VDD)の３次以上の項は十分に小さいと見なされることから省略されている。
【００３６】
PMOSFET１と第１のダイオード６を通って伝送線に流れる電流の合計iは次のようになる。
i=iDSp+iD1
≒{βp(VDD+Vthp)- Is1(q/η1kT)}(v-VDD)+(1/2)(v-VDD)2{βp- Is1(q/η1kT)2}
上式において、βp= Is1(q/η1kT)2となるようにすれば、第２項が０となり
i={βp(VDD+Vthp)- Is1(q/η1kT)}(v-VDD)
になる。
これは図４の電圧が負の領域の電圧-電流特性に相当する。電圧-電流特性は線形であり、∂v/∂iで表される抵抗値は電圧vに依存しない一定値になる。
【００３７】
「ドライバの入力信号電圧が"L"から"H"に変わって伝送線およびレシーバ入力部の電圧が"H"から"L"へ切り替わる場合」についても、PMOS FETとNMOS FET、および正電圧と負電圧が入れ替わるだけで同様の結果が得られる。すなわち、NMOS FET２のデバイストランスコンダクタンスβnを第２のダイオード７のIs2(q/η2kT)2と等しくすることにより、伝送線およびレシーバ入力部の電圧が "H"から"L"へ切り替わる場合もレシーバから反射されてきた信号波に対する出力抵抗は一定の値Rになる。
Rを伝送線の特性インピーダンスと一致させることでリンギングを防ぐことが可能になる。
【００３８】
なお、一般的には信号の立ち上がり時間と立下り時間を等しくするために、βp=βnに設定される。この場合は、PMOS FETのβp= NMOS FETのβn= 第１のダイオード６のIs1(q/η1kT)2=ダイオード７の Is2(q/η2kT)2になる。
【００３９】
また、βp=βnあるいはβp= Is(q/ηkT)2などの等号"="は、設計仕様あるいは製造仕様の上で等しいという意味であり物理的に全く同じ値になるという意味ではない。すなわち、本実施例の数式で示される等号は、物理量が設計上あるいは製造上の許容ばらつきの範囲内にあることを意味している。
【００４０】
（第２の実施形態）
図５は、本発明の一態様を説明するための図である。ダイオードとしてMOSダイオードを用いるものである。すなわち本実施形態のCMOSドライバは「4つのMOS FET」すなわち「2個のNMOS FETと2個のPMOS FET」で構成される。第１のPMOS FET１と第１のNMOS FET２が通常のドライバを構成するトランジスタであり、第２のNMOS FET３と第２のPMOS FET４が本実施形態の特徴をなすトランジスタである。
【００４１】
第２のNMOS FET３は、ソース端子が第１のPMOS FET１のソース端子すなわちドライバ出力端子に接続され、ドレイン端子が第１のPMOS FET１のドレイン端子すなわち電源線に接続され、ゲート端子がドライバ出力端子に接続されている。
第２のPMOS FET４は、ソース端子が第２のNMOS FET２のソース端子すなわち接地線に接続され、ドレイン端子が第１のNMOS FET２のドレイン端子すなわちドライバ出力端子に接続され、ゲート端子がドライバ出力端子に接続されている。
【００４２】
第１のPMOS FET１と第２のNMOS FET３は対になって働き、ドライバ入力信号が高い電圧値（以降"H"と記す）から低い電圧値（以降"L"と記す）に変わると導通状態になり、伝送線およびレシーバ入力部を"H"状態にする。
一方、第１のNMOS FET２は第２のPMOS FET４と対になって働き、ドライバ入力信号が"L"から"H"に変わると導通状態になり、伝送線およびレシーバ入力部を"L"状態にする。
【００４３】
以下、「ドライバの入力信号電圧が"H"から"L"に変わって伝送線およびレシーバ入力部の電圧が"L"から"H"へ切り替わる場合」を例として動作の詳細を述べる。
「ドライバの入力電圧vinが"H"から"L"に変わり、レシーバで反射された信号波が戻ってくるまで"L"の状態が続いている場合」には、ドライバ出力端子すなわち伝送線始端の電圧vは図６に示すように階段状の変化をする。もしドライバの出力インピーダンスが伝送線の特性インピーダンスと一致していない場合は、この反射波がドライバで再反射されてレシーバに戻って行く。このようにしてレシーバとドライバの間で反射が繰り返されると、リンギングが発生する。
【００４４】
このようなリンギングを発生させないためには、ドライバの出力インピーダンスを伝送線の特性インピーダンスと等しくすることで、ドライバがレシーバから戻されてきた最初の反射波を吸収するようにしなければならない。そのためには、図５において第１のPMOSFET１のデバイストランスコンダクタンスβpと第２のNMOSFET３のデバイストランスコンダクタンスβnを同じ値にする。そうすれば、ドライバの出力インピーダンスが電圧に依存しない一定の抵抗値となり、ドライバの出力インピーダンスと伝送線の特性インピーダンスを一致させることが可能になる。
【００４５】
以下に、その理由を説明する。
第１のPMOSFET１のしきい値電圧をVthp（＜0 ）、第１のPMOSFET１を通して伝送線に流れる電流をiDSp、第２のNMOSFET３のしきい値電圧をVthn（＞0 ）、第２のNMOSFET３を通して伝送線に流れる電流をiDSnとする。
【００４６】
(1) レシーバで反射された信号波がドライバに戻ってくるまでのiDSpとiDSn
第１のPMOSFET１は線形領域で動作し、第２のNMOSFET３はオフ状態にある。したがって、iDSpとiDSnは次のように表される。
iDSp=βp{(VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
iDSn=0
これらは図７の電圧が正の領域の電圧-電流特性に相当する。
【００４７】
第１のPMOSFET１と第２のNMOSFET３を通って伝送線に流れる電流の合計iは次のようになる。
i=iDSp+iDSn=βp{(VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
これは図８の電圧が正の領域の電圧-電流特性に相当する。電圧-電流特性は非線形となり、∂v/∂iで表される抵抗値は電圧vに依存して変化する。
【００４８】
(2) レシーバで反射された信号波がドライバに戻ってきた後のiDSpとiDSn
第１のPMOSFET１、第２のNMOSFET３ともに線形領域で動作する。したがって、iDSpとiDSnは次のように表される。
iDSp=βp{(-v-Vthp)(VDD-v) -(1/2)(VDD-v)2}
=βp{(v-VDD+VDD+Vthp)(v-VDD)-(1/2)(v-VDD)2}
=βp{(VDD+Vthp)(v-VDD)+(1/2)(v-VDD)2}
iDSn=-βn{(v-VDD-Vthn)(v-VDD)-(1/2)(v-VDD)2}
=-βn{-Vthn(v-VDD)+(1/2)(v-VDD)2 }
これらは図７の電圧が負の領域の電圧-電流特性に相当する。電流は伝送線から電圧源VDDに向かって流れる。
【００４９】
第１のPMOSFET１と第２のNMOSFET３を通って伝送線に流れる電流の合計iは次のようになる。
i=iDSp+iDSn
=(βpVDD+βpVthp+βnVthn)(v-VDD)+(1/2)(v-VDD)2(βp-βn)
上式において、βnとβpが等しい値を取りβn=βp=βとなるようにすれば、
i=β(VDD+Vthp+Vthn)(v-VDD)
になる。
これは図８の電圧が負の領域の電圧-電流特性に相当する。電圧-電流特性は線形であり、∂v/∂iで表される抵抗値は電圧vに依存しない一定値になる。
【００５０】
上述したことを纏めると、レシーバで反射されドライバへ戻ってきた信号波に対するドライバの入力抵抗Rは、βn=βp=βとすることで
R=∂v/∂i=1/{β(VDD+Vthp+Vthn)}
の一定値になる。
【００５１】
「ドライバの入力信号電圧が"L"から"H"に変わって伝送線およびレシーバ入力部の電圧が"H"から"L"へ切り替わる場合」についても、PMOS FETとNMOS FET、および正電圧と負電圧が入れ替わるだけで同様の結果が得られる。すなわち、２つのトランジスタすなわち第１のNMOS FET２と第２のPMOS FET４のデバイストランスコンダクタンスを同じ値のβとすることにより、伝送線およびレシーバ入力部の電圧が"H"から"L"へ切り替わる場合もレシーバから反射されてきた信号波に対する出力抵抗は一定の値Rになる。
Rを伝送線の特性インピーダンスと一致させることでリンギングを防ぐことが可能になる。
【００５２】
なお、一般的には信号の立ち上がり時間と立下り時間を等しくするために、βp=βnに設定される。この場合は、４つのMOS FETのデバイストランスコンダクタンスは全て同じ値になる。
【００５３】
４つのMOS FETのデバイストランスコンダクタンスを同じ値にする場合は、１つの半導体基板上に４つのMOS FETを形成するのが望ましい。４つのMOS FETを１つの半導体基板上に構成した場合のレイアウト例を図９に示す。MOS FETを図９に示すように配置することで、場所による材料特性のばらつきやパターン加工のばらつきなどを最小に抑えることができる。
【００５４】
また、βp=βnなどの等号"="は、設計仕様あるいは製造仕様の上で等しいという意味であり物理的に全く同じ値になるという意味ではない。すなわち、本実施例の数式で示される等号は、物理量が設計上あるいは製造上の許容ばらつきの範囲内にあることを意味している。
【００５５】
もしもRが伝送線の特性インピーダンスよりも小さな値をとらざるを得ない場合は、図１０に示すように抵抗５を追加し、抵抗５の抵抗値が「R+(抵抗5の抵抗値)=(伝送線の特性インピーダンス)」となるように設定すればよい。
【００５６】
なお、MOS FETのデバイストランスコンダクタンスを等しくすることは、PMOS FETとNMOS FETの（チャネル幅/チャネル長）比を或る一定の関係に保つことに相当する。たとえば、PMOSFET１のホール移動度をμp、チャネル長をLp、チャネル幅をWpとし、NMOSFET３の電子移動度をμn、チャネル長をLn、チャネル幅をWnとする。すると第１のPMOSFET１のデバイストランスコンダクンスβpおよび第２のNMOSFET３のデバイストランスコンダクンスβnは、それぞれ次のように表される。
βp=μp(εox/tox)(Wp/Lp)
βn=μn(εox/tox)(Wn/Ln)
したがって、βp=βn=βとなるようにするには
μn/μp=(Wp/Lp)/(Wn/Ln)
であればよい。たとえば、μp=500cm2/Vs、μn=1500cm2/Vsとすれば、(Wp/Lp)/(Wn/Ln)=3となる。
【符号の説明】
【００５７】
１：CMOSドライバを構成する第１のPMOS FET
２：CMOSドライバを構成する第１のNMOS FET
３：本発明の特徴をなす第２のNMOS FET
４：本発明の特徴をなす第２のPMOS FET
５：インピーダンスを整合させるために挿入された抵抗値調整用の抵抗
６：CMOSドライバを構成するPMOSMETと並列に接続された第１のダイオード
７：CMOSドライバを構成するPMOSMETと並列に接続された第２のダイオード
【特許請求の範囲】
【請求項１】
CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバの第１のPMOS FETと並列にゲート端子がドライバ出力端子につながれている第２のNMOS FETを接続し、
前記CMOSドライバの第１のNMOS FETと並列にゲート端子がドライバ出力端子につながれている第２のPMOS FETを接続し、
前記第１のPMOS FETのデバイストランスコンダクタンスと前記第２のNMOS FETのデバイストランスコンダクタンスが等しくなるようにし、
前記第１のNMOS FETのデバイストランスコンダクタンスと前記第２のPMOS FETのデバイストランスコンダクタンスが等しくなるようにしたことを特徴とする電気信号の伝送回路。
【請求項２】
請求項１において、
前記第１のPMOS FET、前記第２のPMOS FET、前記第１のNMOS FETおよび前記第２のNMOS FETそれぞれのデバイストランスコンダクタンスが等しい値となるようにしたことを特徴とする電気信号の伝送回路。
【請求項３】
請求項１あるいは請求項２において、
前記第１のPMOS FET、前記第２のPMOS FET、前記第１のNMOS FETおよび前記第２のNMOS FETそれぞれを同一半導体基板上に集積回路として構成したことを特徴とする電気信号の伝送回路。
【請求項４】
CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバのPMOS FETと並列にアノード電極がドライバ出力端子につながれるように第１のダイオードを接続し、
前記CMOSドライバのNMOS FETと並列にカソード電極がドライバ出力端子につながれるように第２のダイオードを接続し、
前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにし、
前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにしたことを特徴とする電気信号の伝送回路。
【請求項５】
請求項４において、
前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２と前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにしたことを特徴とする電気信号の伝送回路。
【請求項６】
請求項１〜請求項５のいずれか一項に記載の電気信号の伝送回路を備えたIC、プリント配線板、機器またはシステム。
【請求項１】
CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバの第１のPMOS FETと並列にゲート端子がドライバ出力端子につながれている第２のNMOS FETを接続し、
前記CMOSドライバの第１のNMOS FETと並列にゲート端子がドライバ出力端子につながれている第２のPMOS FETを接続し、
前記第１のPMOS FETのデバイストランスコンダクタンスと前記第２のNMOS FETのデバイストランスコンダクタンスが等しくなるようにし、
前記第１のNMOS FETのデバイストランスコンダクタンスと前記第２のPMOS FETのデバイストランスコンダクタンスが等しくなるようにしたことを特徴とする電気信号の伝送回路。
【請求項２】
請求項１において、
前記第１のPMOS FET、前記第２のPMOS FET、前記第１のNMOS FETおよび前記第２のNMOS FETそれぞれのデバイストランスコンダクタンスが等しい値となるようにしたことを特徴とする電気信号の伝送回路。
【請求項３】
請求項１あるいは請求項２において、
前記第１のPMOS FET、前記第２のPMOS FET、前記第１のNMOS FETおよび前記第２のNMOS FETそれぞれを同一半導体基板上に集積回路として構成したことを特徴とする電気信号の伝送回路。
【請求項４】
CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、
前記CMOSドライバのPMOS FETと並列にアノード電極がドライバ出力端子につながれるように第１のダイオードを接続し、
前記CMOSドライバのNMOS FETと並列にカソード電極がドライバ出力端子につながれるように第２のダイオードを接続し、
前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにし、
前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにしたことを特徴とする電気信号の伝送回路。
【請求項５】
請求項４において、
前記PMOS FETのデバイストランスコンダクタンスと前記第１のダイオードの(飽和電流)/(理想係数×熱電圧)２と前記NMOS FETのデバイストランスコンダクタンスと前記第２のダイオードの(飽和電流)/(理想係数×熱電圧)２とが等しくなるようにしたことを特徴とする電気信号の伝送回路。
【請求項６】
請求項１〜請求項５のいずれか一項に記載の電気信号の伝送回路を備えたIC、プリント配線板、機器またはシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１２００２０（Ｐ２０１２−１２００２０Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６９２１９（Ｐ２０１０−２６９２１９）
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（５００１３２２１４）学校法人明星学苑 (23)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（５００１３２２１４）学校法人明星学苑 (23)
【Ｆターム（参考）】
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