電気光学装置および電子機器
【課題】複数の信号線駆動回路が配線ブロック内の各信号線への階調電圧の印加順序の更新制御を行う電子機器において、各信号線駆動回路間で階調電圧の印加順序が不一致になることを防止する。
【解決手段】電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０は、互いに非同期に階調電圧の印加順序の更新制御を行う。ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対し、階調電圧の印加順序の更新周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングで、初期化用同期信号ＩＳＹＮＣを供給し、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０において、階調電圧の印加順序の更新制御の動作を一斉に初期化させる。
【解決手段】電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０は、互いに非同期に階調電圧の印加順序の更新制御を行う。ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対し、階調電圧の印加順序の更新周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングで、初期化用同期信号ＩＳＹＮＣを供給し、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０において、階調電圧の印加順序の更新制御の動作を一斉に初期化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネル等の電気光学装置を利用して画像を表示する技術に関する。
【背景技術】
【０００２】
周知のように、液晶パネル等の電気光学装置は、複数の信号線と複数の走査線との各交差に対応して画素回路が設けられている。このような電気光学装置では、１本の走査線に対応付けられた全ての画素回路に対する画像信号の書き込みを一水平走査期間内に完了させる必要がある。従って、１本の走査線に対応付けられた画素回路の数が多くなると、１個の画素回路への画像信号の書き込みに利用可能な時間が短くなり、要求される表示品質を実現するのが困難になる。
【０００３】
そこで、表示品質を劣化させることなく、電気光学装置の高精細化を実現するための手段として、次の技術が採用されるに至った。すなわち、電気光学装置の複数の信号線を各々所定本数の信号線からなる複数の配線ブロックに分け、配線ブロック毎に、配線ブロック内の各信号線を順次選択して階調電圧の印加を行う技術である。
【０００４】
この技術によれば、一水平走査期間内に、配線ブロック内の複数の信号線への階調電圧の印加を複数のブロックにおいて並列的に進めるので、電気光学装置全体としての信号線の本数が多い場合でも、信号線１本当たりの階調電圧の印加時間を十分に長くすることができる。従って、表示品質を劣化させることなく、電気光学装置の高精細化を実現することができる。
【０００５】
しかしながら、この技術を採用した場合、以下に述べる問題が発生する。すなわち、一水平走査期間内において配線ブロック内の各信号線を順次選択して各画素の画像信号に応じた階調電圧の印加を行う場合、たとえ同じ値の画像信号に対応した階調電圧を各信号線に印加する場合でも、各信号線に接続された各画素回路の液晶の透過率は厳密には同じ値にならず、電気光学装置の表示画像に表示ムラが発生するのである。
【０００６】
そこで、この問題を解決するための手段として、例えば特許文献１は、駆動回路による各画素回路の駆動条件、具体的には一水平走査期間内における配線ブロック内の各信号線への階調電圧の印加順序を、垂直走査周期に同期しあるいは水平走査周期に同期して切り換える技術を提案している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−４５９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されているように、配線ブロック内の各信号線への階調電圧の印加順序の更新制御を例えば垂直走査周期に同期して行うと、複数の垂直走査期間を通じて見た場合に、各画素回路の液晶の透過率が各信号線間で均一化される。このため、電気光学装置の表示画像に現れる表示ムラが軽減される。各信号線への階調電圧の印加順序の更新を水平走査周期に同期して行う場合も同様である。このように、１個の電気光学装置に着目した場合には、各信号線への階調電圧の印加順序の更新を行う技術は、表示ムラを軽減する効果を奏する。
【０００９】
しかしながら、例えば投射型表示装置のように、複数の電気光学装置（液晶ライトバルブ）を用いて画像表示を行う電子機器において、各電気光学装置では、互いに独立して駆動回路の駆動条件の更新制御、具体的には配線ブロック内の各信号線への階調電圧の印加順序の更新制御を実行する。従って、各液晶ライトバルブ間で階調電圧の印加順序の更新制御にいわば位相ずれが発生し、ある水平走査周期において、Ｒ色に対応した液晶ライトバルブでは、配線ブロック内の各信号線を例えば第１信号線、第２信号線、第３信号線、第４信号線という順に選択して階調電圧を印加するのに対し、同じ水平走査期間にＧ色に対応した液晶ライトバルブでは、配線ブロック内の各信号線を第３信号線、第４信号線、第１信号線、第２信号線という順に選択して階調電圧を印加する場合も起こり得る。
【００１０】
この場合、Ｒ色に対応した液晶ライトバルブとＧ色に対応した液晶ライトバルブとでは、一水平走査期間内における第１信号線への階調電圧の印加タイミングと第３信号線への階調電圧の印加タイミングと位置関係が逆になっている。このため、例えば投射画像における第１信号線に対応した部分に関しては、Ｇ色よりＲ色が強調され易くなり、第３信号線に対応した部分に関しては、Ｒ色よりＧ色が強調され易くなる、といったことが起こり得る。このように配線ブロック内の各信号線への階調電圧の印加順序がＲ、Ｇ、Ｂの各色に対応した各液晶ライトバルブ間で異なると、各信号線に対応した投射画像の色バランスが信号線間で異なり、投射画像に色つきが発生するのである。
【００１１】
このような問題は、投射型表示装置以外の他の装置においても生じる。例えば画素部を複数の領域に分割し、領域毎に異なる信号線駆動回路が各領域内の信号線を駆動する構成の電気光学装置がある。このような電気光学装置において、各信号線駆動回路の駆動対象である複数の信号線を複数の配線ブロックに分け、信号線駆動回路が配線ブロック毎に配線ブロック内の各信号線を順次選択して画像信号を供給し、かつ、各信号線への階調電圧の印加順序を例えば垂直走査周期に同期して切り換えるように構成することが考えられる。この場合において、隣り合う２つの領域の駆動を行う２つの信号線駆動回路における配線ブロック内の各信号線への階調電圧の印加順序が異なったものであると、電気光学装置の表示画像に表示ムラが発生する。
【００１２】
以上述べた例の他にも、表示品質の向上等の目的のために、例えば複数の電気光学装置間で、互いに独立に駆動回路による各画素回路の駆動条件の更新制御を進める場合がある。この場合も、例えばノイズ等の影響により、各電気光学装置間で駆動条件の更新制御のいわば位相ずれが生じると、同様な問題が発生する。
【００１３】
この発明は、以上説明した事情に鑑みてなされたものであり、複数の駆動回路による画素部の駆動条件の更新制御を互いに独立して進める電気光学装置または電子機器において、各駆動回路間で駆動条件に不一致が生じることを防止する技術的手段を提供することを解決課題とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決するため、この発明は、互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を有する画素部と、一垂直走査期間内に前記複数の走査線を順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動回路と、前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する信号線駆動回路と、前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行する制御回路とを各々具備する複数の電気光学装置と、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返すことにより、前記複数の電気光学装置の各々における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を同期化する同期化手段とを具備することを特徴とする電子機器を提供する。
【００１５】
かかる電子機器によれば、同期化手段が複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が同期化する。従って、各電気光学装置間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。
【００１６】
好ましい態様において、前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返す。
【００１７】
この態様によれば、各電気光学装置において配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御の周期性を極力損なうことなく、各電気光学装置間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。
【００１８】
また、この発明は、互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を各々有する複数の画素部と、前記複数の画素部の各画素部における前記複数の走査線を一垂直走査期間内に順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動手段と、前記複数の画素部に各々対応付けられた複数の信号線駆動回路であって、各画素部の前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する複数の信号線駆動回路と、前記複数の信号線駆動回路の各々における前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序を各々周期的に更新する複数の制御回路と、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を時間を空けて繰り返し実行する同期化手段とを具備することを特徴とする電気光学装置を提供する。
【００１９】
かかる電気光学装置によれば、同期化手段が複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が同期化する。従って、複数の画素部間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。
【００２０】
また、実施の形態からは、以下の発明を把握することができる。この発明は、複数の画素部と、前記複数の画素部を各々駆動する複数の駆動回路と、前記複数の駆動回路の各々による画素部の駆動条件の周期的な更新制御を互いに独立に実行する複数の制御回路と、前記複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、前記複数の制御回路の各々による駆動条件の更新制御を同期化する同期化手段とを具備することを特徴とする電子機器を提供する。
【００２１】
かかる電子機器によれば、同期化手段が複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による駆動条件の更新制御が同期化する。従って、各駆動回路間で駆動条件に不一致が生じることを防止することができる。
【００２２】
好ましい態様において、前記同期化手段は、前記複数の制御回路の各々による駆動条件の周期的な更新制御の周期の整数倍の長さの周期で、前記複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を繰り返す。
【００２３】
ここで、同期化手段により駆動条件の更新制御を一斉に初期化する動作が行われると、複数の駆動回路の駆動条件は初期状態となり、その後、複数の制御回路では、この初期状態から駆動条件の更新制御が進められる。そして、各制御回路による駆動条件の更新制御が支障なく進行する場合、初期化後、駆動条件の更新制御の一周期に相当する時間が経過したとき、複数の駆動回路の駆動条件は同じ初期状態に戻る。このとき、同期化手段により駆動条件の更新制御を一斉に初期化する動作が行われるが、その際に各駆動回路の駆動条件は初期状態になるので、この初期化の動作は各制御回路および各駆動回路の動作に全く影響を与えない。従って、各駆動回路の駆動条件の更新制御の周期性が損なわれない。一方、初期化後、例えばノイズの影響により、複数の制御回路の中のいずれかの制御回路による駆動条件の更新制御に誤動作が生じた場合、初期化から駆動条件の更新制御の一周期に相当する時間が経過したとき、複数の駆動回路のうち誤動作しなかった制御回路の制御下にある駆動回路の駆動条件は初期状態に戻るが、誤動作した制御回路の制御下にある駆動回路の駆動条件は初期状態に戻らない。このとき、同期化手段により駆動条件の更新制御の動作を一斉に初期化する動作が行われると、全ての駆動回路の駆動条件が初期状態になる。従って、この態様によれば、各駆動回路の駆動条件の更新制御の周期性を極力損なうことなく、各駆動回路間で駆動条件に不一致が生じることを防止することができる。
【図面の簡単な説明】
【００２４】
【図１】この発明の第１実施形態である投射型表示装置の構成を示す模式図である。
【図２】同投射型表示装置の電気的構成を示すブロック図である。
【図３】同投射型表示装置における電気光学装置の画素部、駆動回路および制御回路の構成を示すブロック図である。
【図４】同電気光学装置の画素回路の構成を示す回路図である。
【図５】同電気光学装置の信号線駆動回路の構成を示すブロック図である。
【図６】同電気光学装置の制御回路の構成を示すブロック図である。
【図７】同制御回路のパターンジェネレーターに記憶された選択パターンデータの内容を例示する図である。
【図８】同実施形態の動作を示すタイムチャートである。
【図９】同実施形態において行われる配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の様子を例示する図である。
【図１０】同実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１１】この発明の第２実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１２】この発明の第３実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１３】この発明の第４実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１４】この発明の第５実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１５】この発明の第６実施形態である投射型表示装置の構成を示す模式図である。
【図１６】同実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１７】この発明の第７実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１８】この発明の第８実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１９】この発明の第９実施形態である電気光学装置の構成を示すブロック図である。
【図２０】この発明の適用例である他の電子機器の形態（パーソナルコンピューター）を示す斜視図である。
【図２１】この発明の適用例である他の電子機器の形態（携帯電話機）を示す斜視図である。
【発明を実施するための形態】
【００２５】
＜１．第１実施形態＞
図１は、この発明による電子機器の第１実施形態である投射型表示装置（３板式のプロジェクタ）４０００の構成を示す模式図である。この投射型表示装置４０００は、相異なる表示色Ｒ、Ｇ、Ｂに各々対応する３個の電気光学装置１００（１００Ｒ，１００Ｇ，１００Ｂ）を含んでいる。照明光学系４００１は、照明装置（光源）４００２からの出射光のうち赤色成分ｒを電気光学装置１００Ｒに供給し、緑色成分ｇを電気光学装置１００Ｇに供給し、青色成分ｂを電気光学装置１００Ｂに供給する。各電気光学装置１００は、照明光学系４００１から供給される各単色光を表示画像に応じて変調する光変調器（ライトバルブ）として機能する。投射光学系４００３は、各電気光学装置１００からの出射光を合成して投射面４００４に投射する。
【００２６】
図２は投射型表示装置４０００の電気的構成を示すブロック図である。図２に示すように、投射型表示装置４０００は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂと、外部から画像信号を取り込む画像入力部７０と、これらを制御するホストＣＰＵ６０とを有している。電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々は、画素部１０と、駆動回路２０と、制御回路３０とを有する。ここで、制御回路３０は、ホストＣＰＵ６０から供給される各種の制御信号に従い、駆動回路２０等の電気光学装置内の各部を制御する回路である。
【００２７】
ホストＣＰＵ６０は、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣを画像入力部７０に供給するとともに、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々の制御回路３０に供給する。画像入力部７０は、垂直同期信号ＶＳＹＮＣが与えられる毎に、外部から取り込んだ画像信号に基づいて、１フレーム分のＲ、Ｇ、Ｂの各色の画像信号ＶＩＤ＿Ｒ、ＶＩＤ＿Ｇ、ＶＩＤ＿Ｂを生成する。そして、画像入力部７０は、水平同期信号ＨＳＹＮＣが与えられる毎に、１ライン分の各画素の画像信号ＶＩＤ＿Ｒを画素クロックＰＣＬＫ＿Ｒに同期させて電気光学装置１００Ｒの制御回路３０に供給し、１ライン分の各画素の画像信号ＶＩＤ＿Ｇを画素クロックＰＣＬＫ＿Ｇに同期させて電気光学装置１００Ｇの制御回路３０に供給し、１ライン分の各画素の画像信号ＶＩＤ＿Ｂを画素クロックＰＣＬＫ＿Ｂに同期させて電気光学装置１００Ｂの制御回路３０に供給する。
【００２８】
また、ホストＣＰＵ６０と電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々との間には３線（ＣＳ、ＳＤＩ、ＳＣＫ）のシリアルインタフェースが設けられている。ホストＣＰＵ６０は、電気光学装置１００Ｒの制御回路３０に対して送信すべきデータがある場合、チップセレクト信号ＣＳ＿ＲをアクティブレベルであるＬレベルとし、その間にシリアルクロックＳＣＫに同期させてシリアルデータＳＤＩを出力する。電気光学装置１００Ｒの制御回路３０は、チップセレクト信号ＣＳ＿Ｒがアクティブレベルであることから、シリアルデータＳＤＩをシリアルクロックＳＣＫにより取り込む。同様にホストＣＰＵ６０は、電気光学装置１００Ｇ（１００Ｂ）の制御回路３０に対して送信すべきデータがある場合、チップセレクト信号ＣＳ＿Ｇ（ＣＳ＿Ｂ）をアクティブレベルであるＬレベルとし、その間にシリアルクロックＳＣＫに同期させてシリアルデータＳＤＩを出力する。電気光学装置１００Ｇ（１００Ｂ）の制御回路３０は、チップセレクト信号ＣＳ＿Ｇ（ＣＳ＿Ｂ）がアクティブレベルであることから、シリアルデータＳＤＩをシリアルクロックＳＣＫにより取り込む。
【００２９】
また、ホストＣＰＵ６０は、所定周期毎に初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々の制御回路３０に供給する機能を有している。なお、この初期化用同期信号ＩＳＹＮＣの役割については後述する。
【００３０】
図３は、１個の電気光学装置１００における画素部１０、駆動回路２０および制御回路３０の構成を示すブロック図である。図３に示すように、画素部１０は、複数の画素回路ＰＩＸが平面状に配列されてなるものである。駆動回路２０は、各画素回路ＰＩＸを駆動する回路であり、走査線駆動回路２２と信号線駆動回路２４とを含んでいる。
【００３１】
画素部１０には、相互に交差するＭ本の走査線１２とＮ本の信号線１４とが形成されている（Ｍ，Ｎは自然数）。複数の画素回路ＰＩＸは、各走査線１２と各信号線１４との交差に対応して設けられており、縦Ｍ行×横Ｎ列の行列状に配列されている。そして、画素部１０内のＮ本の信号線１４は、相隣接するＫ本（Ｋは２以上の自然数）を単位としてＪ個の配線ブロックＢ［１］〜Ｂ［Ｊ］に区分されている（Ｊ＝Ｎ／Ｋ）。
【００３２】
図４は、各画素回路ＰＩＸの構成を示す回路図である。図４に示すように、各画素回路ＰＩＸは、液晶素子４２と選択スイッチ４４とを含んでいる。液晶素子４２は、相対向する画素電極４２１および共通電極４２３と両電極間の液晶４２５とで構成された電気光学素子である。画素電極４２１と共通電極４２３との間の印加電圧に応じて液晶４２５の透過率が変化する。なお、以下の説明では便宜的に、画素電極４２１が共通電極４２３と比較して高電位である場合の液晶素子４２の印加電圧を正極性と表記し、画素電極４２１が低電位である場合の印加電圧を負極性と表記する。
【００３３】
選択スイッチ４４は、走査線１２にゲートが接続されたＮチャネル型の薄膜トランジスターで構成され、液晶素子４２（画素電極４２１）と信号線１４との間に介在して両者の電気的な接続（導通／非導通）を制御する。従って、画素回路ＰＩＸ（液晶素子４２）は、選択スイッチ４４がＯＮ状態であるときの信号線１４の電圧（後述の階調電圧ＶＧ）に応じた階調を表示する。
以上が図３における各画素回路ＰＩＸの構成である。
【００３４】
図３において、走査線駆動回路２２は、制御回路３から内部水平同期信号ＨＳが出力されるのに応じて、各走査線１２に対する走査信号Ｇ［１］〜Ｇ［Ｍ］を一水平走査期間Ｈずつ順次アクティブレベルとし、Ｍ本の走査線１２の各々を順次に選択する。ここで、第ｍ行に対応した走査信号Ｇ［ｍ］がアクティブレベルである期間は、第ｍ行のＮ個の画素回路ＰＩＸの各選択スイッチ４４がＯＮ状態となり、これらの選択スイッチ４４を各々介してＮ本の信号線１４が第ｍ行のＮ個の画素回路ＰＩＸの各画素電極４２１に各々接続される。
【００３５】
信号線駆動回路２４は、走査線駆動回路２２による各走査線１２の選択に同期してＮ本の信号線１４の各々を駆動する回路である。図５は、この信号線駆動回路２４の構成を示すブロック図である。上述したように、画素部１０内のＮ本の信号線１４は、Ｊ個の配線ブロックＢ［１］〜Ｂ［Ｊ］に区分されている。信号線駆動回路２４には、このＪ個の配線ブロックＢ［１］〜Ｂ［Ｊ］に各々対応付けて、Ｊ個のデマルチプレクタ５７［１］〜５７［Ｊ］と、Ｊ個の駆動電圧発生回路５６［１］〜５６［Ｊ］と、Ｊ個のマルチプレクタ５３［１］〜５３［Ｊ］とが設けられている。また、信号線駆動回路２４には、画像信号記憶部５１が設けられている。この画像信号記憶部５１は、１ラインを構成するＮ画素分のデジタル形式の画像信号ＶＩＤを各々記憶するＮ個のレジスター（図示略）により構成されている。このＮ個のレジスターは、Ｊ個の配線ブロックＢ［１］〜Ｂ［Ｊ］に対応付けて、各々Ｋ（＝Ｎ／Ｊ）個のレジスターからなるレジスターブロック５２［１］〜５２[Ｊ]に区分されている。
【００３６】
マルチプレクサー５３［ｊ］（ｊ＝１〜Ｊ）の各々は、Ｋ個のスイッチ５４［１］〜５４［Ｋ］により構成されている。ここで、ｊ番目の配線ブロックＢ［ｊ］に対応した１個のマルチプレクサー５３［ｊ］に着目すると、Ｋ個のスイッチ５４［１］〜５４［Ｋ］の各々の一方の接点には、ｊ番目のレジスターブロック５２［ｊ］に記憶されたＫ画素分の画像信号の各々がＫ本の信号線１７を各々介して供給される。また、このＫ個のスイッチ５４［１］〜５４［Ｋ］の各々の他方の接点は、１本の信号線１６に共通接続され、同信号線１６を介してｊ番目の駆動電圧発生回路５６［ｊ］の入力端子に接続されている。
【００３７】
各マルチプレクサー５３［ｊ］（ｊ＝１〜Ｊ）のＫ個のスイッチ５４［１］〜５４［Ｋ］のＯＮ／ＯＦＦは、制御回路３０が出力するＫ個の選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］により各々切り換えられる。ここで、１個の選択信号ＳＥＬａ［ｋ］がアクティブレベル、他のＫ−１個の選択信号ＳＥＬａ［ｋ’］（ｋ’≠ｋ）が非アクティブレベルである場合には、マルチプレクサー５３［ｊ］（ｊ＝１〜Ｊ）に各々属するＪ個のスイッチ５４［ｋ］のみがＯＮとなる。従って、マルチプレクサー５３［ｊ］（ｊ＝１〜Ｊ）の各々は、各々に対応するレジスターブロック５２［ｊ］に記憶された水平方向Ｋ画素分の画像信号のうちｊ番目の画素の画像信号を画像信号Ｄ［ｊ］として選択し、信号線１６を介して各々に対応した駆動電圧発生回路５６［ｊ］に供給する。
【００３８】
駆動電圧発生回路５６［１］〜５６［Ｊ］は、プリチャージ電圧を発生する機能と、信号線１６を介して供給される画像信号Ｄ［１］〜Ｄ［Ｊ］に各々対応した階調電圧を発生する機能とを有する。駆動電圧発生回路５６［１］〜５６［Ｊ］は、一水平走査期間Ｈをプリチャージ期間ＴＰＲＥと書込期間ＴＷＲＴとに分け、プリチャージ期間ＴＰＲＥはプリチャージ電圧を、書込期間ＴＷＲＴは画像信号Ｄ［１］〜Ｄ［Ｊ］に応じた階調電圧を信号線駆動信号Ｃ［１］〜Ｃ［Ｊ］としてＪ本の信号線１５に各々出力する。
【００３９】
デマルチプレクサー５７［ｊ］（ｊ＝１〜Ｊ）の各々は、Ｋ個のスイッチ５８［１］〜５８［Ｋ］により構成されている。ここで、ｊ番目の配線ブロックＢ［ｊ］に対応した１個のデマルチプレクサー５７［ｊ］に着目すると、Ｋ個のスイッチ５４［１］〜５４［Ｋ］の各々の一方の接点は、１本の信号線１５に共通接続され、同信号線１５を介してｊ番目の駆動電圧発生回路５６［ｊ］の出力端子に接続されている。また、このＫ個のスイッチ５４［１］〜５４［Ｋ］の各々の他方の接点は、ｊ番目の配線ブロックＢ［ｊ］を構成するＫ本の信号線１４に各々接続されている。
【００４０】
各デマルチプレクサー５７［ｊ］（ｊ＝１〜Ｊ）のＫ個のスイッチ５８［１］〜５８［Ｋ］のＯＮ／ＯＦＦは、制御回路３０が出力するＫ個の選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］により各々切り換えられる。ここで、１個の選択信号ＳＥＬｂ［ｋ］がアクティブレベル、他のＫ−１個の選択信号ＳＥＬｂ［ｋ’］（ｋ’≠ｋ）が非アクティブレベルである場合には、デマルチプレクサー５７［ｊ］（ｊ＝１〜Ｊ）に各々属するＪ個のスイッチ５８［ｋ］のみがＯＮとなる。従って、デマルチプレクサー５７［ｊ］（ｊ＝１〜Ｊ）の各々は、駆動電圧発生回路５６［１］〜５６[Ｊ]から出力される信号線駆動信号Ｃ［１］〜Ｃ［Ｊ］を各配線ブロックＢ[１]〜Ｂ[Ｊ]のｋ番目の信号線１４に各々出力する。
以上が図３における信号線駆動回路２４の構成である。
【００４１】
図３において、制御回路３０は、画像信号ＶＩＤ、極性信号ＰＯＬ、選択信号ＳＥＬa［ｋ］（ｋ＝１〜Ｋ）、ＳＥＬｂ［ｋ］（ｋ＝１〜Ｋ）および電気光学装置１００内の各部を制御するための各種の制御信号を発生する回路である。図６は、この制御回路３０の一部の構成を示すブロック図である。図６に示すように、制御回路３０は、制御信号処理部３１と、カウンター３２および３３と、加算器３４と、パターンジェネレーター３５とを有する。
【００４２】
制御信号処理部３１には、ホストＣＰＵ６０（図２参照）から３線シルアルインタフェースを介してチップセレクト信号ＣＳ、シリアルデータＳＤＩおよびシリアルクロックＳＣＫが供給される。制御信号処理部３１は、チップセレクト信号ＣＳがアクティブレベルであるＬレベルである期間、シリアルクロックＳＣＫに同期してシリアルデータＳＤＩを取り込む。シルアルデータＳＤＩとして供給されるデータには、駆動回路２０の駆動条件の設定を指示する各種のコマンドが含まれる。また、制御信号処理部３１には、ホストＣＰＵ６０（図２参照）から垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣが供給される。また、制御信号処理部３１には、画像入力部７０（図２参照）から画面を構成する各画素の画像信号ＶＩＤが画素クロックＰＣＬＫに同期して供給される。制御信号処理部３１は、この画素クロックＰＣＬＫにより画像データＶＩＤを取り込む。
【００４３】
制御信号処理回路３１は、垂直同期信号ＶＳＹＮＣが供給されるのに応じて内部垂直同期信号ＶＳを出力する。また、制御信号処理回路３１は、水平同期信号ＨＳＹＮＣが供給されるのに応じて内部水平同期信号ＨＳを出力する。そして、制御信号処理回路３１は、この内部水平同期信号ＨＳを出力する都度、ホストＣＰＵ６０から取り込んだ１ライン分（Ｎ画素分）の各画素の画像信号ＶＩＤを信号線駆動回路２４に出力する。信号線駆動回路２４では、このＮ画素分の画像信号ＶＩＤが各々Ｋ画素分の画像信号からなるＪ個のブロックに区分され、上述したレジスターブロック５２［１］〜５２［Ｊ］に各々格納される。
【００４４】
カウンター３２は、内部水平同期信号ＨＳの立ち上がりエッジが発生する都度、制御信号処理部３１から与えられるステップ値ＳＴＰ１だけカウント値ＣＮＴ１を増加させるカウンターである。また、カウンター３３は、内部垂直同期信号ＶＳの立ち上がりエッジが発生する都度、制御信号処理部３１から与えられるステップ値ＳＴＰ２だけカウント値ＣＮＴ２を増加させるカウンターである。ここで、ステップ値ＳＴＰ１およびＳＴＰ２は、ホストＣＰＵ６０から受信されるコマンドに従って設定されるようになっている。加算器３４は、カウンター３２のカウント値ＣＮＴ１とカウンター３３のカウント値ＣＮＴ２とを加算し、加算結果ＣＮＴ１＋ＣＮＴ２を示すパターン番号ＰＮをパターンジェネレーター３５に出力する。
【００４５】
カウンター３２および３３は、カウント値の初期化が可能な構成となっている。制御信号処理部３１は、カウンター３２のカウント値ＣＮＴ１を「０」に初期化するための第１の初期化信号ＲＥＳ１を発生する機能と、カウンター３３のカウント値ＣＮＴ２を「０」に初期化するための第２の初期化信号ＲＥＳ２を発生する機能とを備えている。
【００４６】
制御信号処理部３１は、一垂直走査期間が終了して新たな垂直走査期間が始まるときに、第１の初期化信号ＲＥＳ１を発生してカウンター３２のカウント値ＣＮＴ１を「０」に初期化する。
【００４７】
ホストＣＰＵ６０から上述した初期化用同期信号ＩＳＹＮＣが供給された場合、制御信号処理部３１は、第２の初期化信号ＲＥＳ２を発生してカウンター３３のカウント値ＣＮＴ２を「０」に初期化する。なお、ホストＣＰＵ６０および制御信号処理部３１間の初期化用同期信号ＩＳＹＮＣの伝送の詳細については後述する。
【００４８】
パターンジェネレーター３５は、水平走査期間Ｈをプリチャージ期間ＴＰＲＥと書込期間ＴＷＲＴとに分け、期間毎に異なった態様で、選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］の切り換え制御を行う回路である。
【００４９】
各水平走査期間Ｈのプリチャージ期間ＴＰＲＥにおいて、パターンジェネレーター３５は、選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］をＬレベル、選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］をＨレベルとする。
【００５０】
また、各水平走査期間Ｈの書込期間ＴＷＲＴにおいて、パターンジェネレーター２５は、配線ブロックＢ［１］〜Ｂ［Ｊ］の各々のＫ本の信号線１４への階調電圧の印加を順次行わせるための選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］の切り換え制御を行う。
【００５１】
この書込期間ＴＷＲＴ内における選択信号の切換制御を可能にするため、パターンジェネレーター３５は、例えばＫ種類を選択パターンデータを記憶している。図７はこのＫ種類の選択パターンデータの内容を例示するものである。Ｋ種類の選択パターンデータには、０からＫ−１までのパターン番号ＰＮが各々対応付けられている。
【００５２】
個々の選択パターンデータは、書込期間ＴＷＲＴにおいて配線ブロックＢ［１］〜Ｂ［Ｋ］の各々を構成するＫ本の信号線１４への階調電圧の印加順序を指定するデータである。例えばパターン番号ＰＮ＝「０」に対応した選択パターンデータは、書込期間ＴＷＲＴ内の最初の階調電圧印加期間Ｕ［１］に各配線ブロックの１番目の信号線１４への階調電圧の印加を、２番目の階調電圧印加期間Ｕ［２］に２番目の信号線１４への階調電圧の印加を、…、最後の階調電圧印加期間Ｕ［Ｋ］にＫ番目の信号線１４への階調電圧の印加を行うことを指示している。また、パターン番号ＰＮ＝「１」に対応した選択パターンデータは、書込期間ＴＷＲＴ内の最初の階調電圧印加期間Ｕ［１］に各配線ブロックのＫ番目の信号線１４への階調電圧の印加を、２番目の階調電圧印加期間Ｕ［２］に１番目の信号線１４への階調電圧の印加を、…、最後の階調電圧印加期間Ｕ［Ｋ］にＫ−１番目の信号線１４への階調電圧の印加を行うことを指示している。
【００５３】
パターンジェネレーター３５は、各水平走査期間Ｈの書込期間ＴＷＲＴにおいて、加算器３４から与えられるパターン番号ＰＮに対応した選択パターンデータに従って、選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］を変化させる。
【００５４】
パターンジェネレーター３５にＫ種類の選択パターンデータを記憶させる場合、カウンター３２および３３としては、０〜Ｋ−１の範囲内のカウントを行うカウンターが用いられる。また、加算器３４としては、上述した加算結果ＣＮＴ１＋ＣＮＴ２をＫにより乗算した余りをパターン番号ＰＮとして出力する構成のものが用いられる。
以上が制御回路３０の構成である。
【００５５】
図８は電気光学装置１００の動作例を示すタイムチャートである。図８には、ある垂直走査期間Ｖ１内における各部の波形と、その次の垂直走査期間Ｖ２内の各部の波形が例示されている。本実施形態において、制御回路３０は、垂直走査期間が切り換わる都度、極性信号ＰＯＬを反転させる。図８に示す例における極性信号ＰＯＬは、垂直走査期間Ｖ１では負極性（−）を指示しており、垂直走査期間Ｖ２では正極性（＋）を指示している。ここで、極性信号ＰＯＬが負極性（−）を指示する垂直走査期間Ｖ１では、正の電圧が上述した共通電極４２３に印加され、極性信号ＰＯＬが正極性（＋）を指示する垂直走査期間Ｖ２では、負の電圧が上述した共通電極４２３に印加される。
【００５６】
各垂直走査期間において、走査線駆動回路２２は、制御回路３０の制御信号処理回路３１が内部水平同期信号ＨＳを発生するのに同期して、Ｍ本の走査線１２を順次選択し、選択した走査線１２に対応した走査信号Ｇ［ｊ］を一水平走査期間Ｈに亙ってアクティブレベルであるＨレベルとする。
【００５７】
各水平走査期間Ｈのプリチャージ期間ＴＰＲＥにおいて、制御回路３０のパターンジェネレーター３５は、選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］を全てＬレベルとして、マルチプレクサー５３［１］〜５３［Ｊ］の全てのスイッチ５４［１］〜５４［Ｋ］をＯＦＦにするとともに、選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］を全てＨレベルとして、デマルチプレクサー５７［１］〜５７［Ｊ］の全てのスイッチ５８［１］〜５８［Ｋ］をＯＮにする。また、各水平走査期間Ｈのプリチャージ期間ＴＰＲＥにおいて、駆動電圧発生回路５６［１］〜５６［Ｊ］は、極性信号ＰＯＬが示す極性のプリチャージ電圧を出力する。１個の駆動電圧発生回路５６［ｊ］が出力したプリチャージ電圧はデマルチプレクサー５７［ｊ］のＫ個のスイッチ５８［１］〜５８［Ｊ］を各々介して配線ブロックＢ［ｊ］のＫ本の信号線１４に印加される。従って、プリチャージ期間ＴＰＲＥにおいて、画素部１０の全ての信号線１４にプリチャージ電圧が印加される。
【００５８】
各水平走査期間Ｈの書込期間ＴＷＲＴにおいて、パターンジェネレーター３５は、その時点におけるパターン番号ＰＮに対応した選択信号パターンデータに従って選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］を変化させる。
【００５９】
図８の下段左側には、垂直走査期間Ｖ１のある水平走査期間Ｈ（例えば垂直走査期間Ｖ１内のｍ番目の水平走査期間Ｈとする。）内に発生する選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］の波形が例示されている。この例では、階調電圧印加期間Ｕ［１］において、選択信号ＳＥＬａ［１］およびＳＥＬｂ［１］の組のみがＨレベルとされ、マルチプレクサー５３［１］〜５３［Ｊ］におけるスイッチ５４［１］と、デマルチプレクサー５７［１］〜５７［Ｊ］におけるスイッチ５８［１］がＯＮになる。この結果、レジスターブロック５２［１］〜５２［Ｊ］の各々における１番目の画素の画像信号ＶＩＤがマルチプレクサー５３［１］〜５３［Ｊ］のスイッチ５４［１］を各々通過し、画像信号Ｄ［１］〜Ｄ［Ｊ］として駆動電圧発生回路５６［１］〜５６［Ｊ］に各々供給される。この時点において、極性信号ＰＯＬは負極性（−）を指示しているので、駆動電圧発生回路５６［１］〜５６［Ｊ］は、基準電位ＶＲＥＦに対して負極性の範囲で、各々に供給される画像信号Ｄ［１］〜Ｄ［Ｊ］の指定階調に応じた階調電圧ＶＧを各々出力する。駆動電圧発生回路５６［１］〜５６［Ｊ］が各々出力する階調電圧ＶＧは、デマルチプレクサー５７［１］〜５７［Ｊ］におけるスイッチ５８［１］を各々通過し、信号線駆動信号Ｃ［１］〜Ｃ［Ｊ］として配線ブロックＢ［１］〜Ｂ［Ｊ］の各々の１番目の信号線１４に印加される。
【００６０】
階調電圧印加期間Ｕ［２］では、選択信号ＳＥＬａ［２］およびＳＥＬｂ［２］の組のみがＨレベルとされ、マルチプレクサー５３［１］〜５３［Ｊ］におけるスイッチ５４［２］と、デマルチプレクサー５７［１］〜５７［Ｊ］におけるスイッチ５８［２］がＯＮになる。この結果、レジスターブロック５２［１］〜５２［Ｊ］の各々における２番目の画素の画像信号ＶＩＤに応じた各階調電圧ＶＧが発生され、デマルチプレクサー５７［１］〜５７［Ｊ］におけるスイッチ５８［２］を各々通過し、信号線駆動信号Ｃ［１］〜Ｃ［Ｊ］として配線ブロックＢ［１］〜Ｂ［Ｊ］の各々の２番目の信号線１４に印加される。
【００６１】
以下、同様であり、階調電圧印加期間Ｕ［３］では各レジスターブロックにおける３番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックの３番目の信号線１４に印加され、階調電圧印加期間Ｕ［４］では各レジスターブロックにおける４番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックの４番目の信号線１４に印加され、…、最後の階調電圧印加期間Ｕ［Ｋ］では各レジスターブロックにおけるＫ番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックのＫ番目の信号線１４に印加される。
以上が垂直走査期間Ｖ１のｍ番目の水平走査期間Ｈ内における各部の動作である。
【００６２】
図８の下段右側には、垂直走査期間Ｖ１の次の垂直走査期間Ｖ２の同じ水平走査期間Ｈ（すなわち、垂直走査期間Ｖ２内のｍ番目の水平走査期間Ｈ）内に発生する選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］の波形が示されている。
【００６３】
ここで、垂直走査期間Ｖ２におけるｍ番目の水平走査期間Ｈにおけるカウンター３２のカウント値ＣＮＴ１は、垂直走査期間Ｖ１におけるｍ番目の水平走査期間Ｈにおけるカウンター３２のカウント値ＣＮＴ１と同じになる。何故ならば、カウンター３２のカウント値ＣＮＴ１は、垂直走査期間が切り換わる毎に「０」に初期化されるからである。しかし、垂直走査期間Ｖ１から垂直走査期間Ｖ２に切り換わるとき、制御信号処理部３１が出力する内部垂直同期信号ＶＳにより、カウンター３３のカウント値ＣＮＴ２がステップ値ＳＴＰ２だけインクリメントされる。このため、垂直走査期間Ｖ２におけるｍ番目の水平走査期間Ｈにおいて、パターンジェネレーター３５に与えられるパターン番号ＰＮは、垂直走査期間Ｖ１におけるｍ番目の水平走査期間Ｈにおいて与えられるパターン番号ＰＮと異なったものとなる。従って、垂直走査期間Ｖ２のｍ番目の水平走査期間Ｈの書込期間ＴＷＲＴでは、垂直走査期間Ｖ１のｍ番目の水平走査期間Ｈの書込期間ＴＷＲＴとは異なった順序で、各配線ブロックのＫ本の信号線１４への階調電圧の印加が行われる。
【００６４】
図８の下段右側に示す例では、書込期間ＴＷＲＴの階調電圧印加期間Ｕ［１］では、各レジスターブロックにおけるＫ番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックのＫ番目の信号線１４に印加され、階調電圧印加期間Ｕ［２］では各レジスターブロックにおける１番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックの１番目の信号線１４に印加され、…、最後の階調電圧印加期間Ｕ［Ｋ］では各レジスターブロックにおけるＫ−１番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックのＫ−１番目の信号線１４に印加される。
【００６５】
なお、垂直走査期間Ｖ２においては、極性信号ＰＯＬは正極性（＋）を指示しているので、駆動電圧発生回路５６［１］〜５６［Ｊ］は、基準電位ＶＲＥＦに対して正極性の範囲で、各々に供給される画像信号の指定階調に応じた階調電圧ＶＧを各々出力する。
【００６６】
以上のように、垂直走査期間Ｖ１のｍ番目の水平走査期間Ｈと垂直走査期間Ｖ２のｍ番目の水平走査期間Ｈとでは、異なる順序で、各配線ブロックのＫ本の信号線１４への階調電圧の印加が行われる。このように本実施形態において各配線ブロックのＫ本の信号線１４への階調電圧の印加の順序は、垂直走査期間の切り換わりに応じて変更されるが、それだけでなく、水平走査期間Ｈの切り換わりに応じて変更される。図９は、ステップ値ＳＴＰ１およびＳＴＰ２の両方が「１」である場合における各配線ブロック内のＫ本の信号線１４への階調電圧の印加順序の変化の様子を例示するものである。図９において、縦方向は水平走査期間Ｈの遷移方向に対応しており、横方向は水平走査期間Ｈ内に発生するＫ個の階調電圧印加期間Ｕ［１］〜Ｕ［Ｋ］の並びに対応している。図９に示す例では、同一の垂直走査周期内において、配線ブロック内の各信号線１４に階調電圧の印加が行われる順序は、水平走査期間Ｈが切り換わる毎に１番ずつ後方へローテートシフトされる。また、図９に示す例において、各垂直走査期間内の同一水平走査期間Ｈに着目すると、配線ブロック内の各信号線１４に階調電圧の印加が行われる順序は、垂直走査期間が切り換わる毎に１番ずつ後方へローテートシフトされる。
【００６７】
従って、複数の水平走査期間および複数の垂直走査期間を通じて見た場合に、各信号線１４間で、一水平走査期間内における階調電圧の印加順序の時間平均値が均一化される。従って、電気光学装置単体として見た場合、表示ムラが軽減される。
【００６８】
ところで、本実施形態による投射型表示装置では、３個の電気光学装置１００Ｒ、１００Ｇおよび１００Ｒの各々において、独立して以上のような各信号線１４への階調電圧の印加順序の更新制御が進められる。ここで、投射型表示装置の例えばパワーオン時に各電気光学装置１００Ｒ、１００Ｇおよび１００Ｒの各々のカウンター３２のカウント値ＣＮＴ１およびカウンター３３のカウント値ＣＮＴ２を同時に初期化すれば、３個の電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で、各信号線１４への階調電圧の印加順序の更新制御を初期状態から同時に開始させることができる。しかしながら、投射型表示装置の稼働中に発生するノイズ等の影響により、３個の電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で、カウンター３２のカウント値ＣＮＴ１またはカウンター３３のカウント値ＣＮＴ２に相違が発生する可能性がある。この場合、各信号線１４への階調電圧の印加順序が３個の電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で異なったものとなる。この結果、上述したように表示画像に色つきが発生する。
【００６９】
本実施形態の特徴は、このような問題の発生を防止するために、各配線ブロック内の複数の信号線１４への階調電圧の印加順序の更新制御を電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で同期化させるための手段を投射型表示装置に設けた点にある。すなわち、本実施形態において、ホストＣＰＵ６０は、上述した初期化用同期信号ＩＳＹＮＣを周期的に電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々の制御回路３０に供給することにより階調電圧の印加順序の更新制御を電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で同期化させる。
【００７０】
図１０は本実施形態における初期化用同期信号ＩＳＹＮＣの発生タイミングを示すタイムチャートである。図１０に示すようにホストＣＰＵ６０は、階調電圧の印加順序の更新制御の周期の整数倍、すなわち、一垂直走査期間内の各水平走査期間における配線ブロック内のＫ本の信号線１４への階調電圧の印加順序がある順序になってから再び同じ順序に更新されるまでに要する期間の整数倍の周期で発生するタイミングあって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて発生する。例えば図９に示す例では、フレーム番号ＦＮ＝ＦＮ０の画面の表示を行う垂直走査周期において、一垂直走査期間内の各水平走査期間における配線ブロック内のＫ本の信号線１４への階調電圧の印加順序がある順序となり、その後、フレーム番号ＦＮ＝ＦＮ０＋Ｋ−１の画面の表示を行う垂直走査周期において、一垂直走査期間内の各水平走査期間における配線ブロック内のＫ本の信号線１４への階調電圧の印加順序が再び同じ順序となる。従って、この場合の印加順序の更新制御の周期は、垂直走査期間のＫ倍の長さの周期であり、ホストＣＰＵ６０は、垂直走査期間の例えばＬ×Ｋ倍（Ｌは整数）の周期で初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々の制御回路３０に供給する。
【００７１】
電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理回路３１は、ホストＣＰＵ６０から初期化用同期信号ＩＳＹＮＣが与えられるのに応じて、第２の初期化信号ＲＥＳ２をアクティブレベルとし、カウンター３３のカウント値ＣＮＴ２を「０」に初期化する。
【００７２】
このように本実施形態によれば、印加順序の更新制御の周期の整数倍の周期で発生し、かつ、垂直同期信号ＶＳＹＮＣに同期したタイミングで、ホストＣＰＵ６０から電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化用同期信号ＩＳＹＮＣが供給され、各電気光学装置１００Ｒ、１００Ｇおよび１００Ｂのカウンター３３のカウント値ＣＮＴ２が「０」に初期化される。従って、その後の垂直走査期間以降、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂ間では、同じ印加順序で、配線ブロック内のＫ本の信号線１４への階調電圧の印加が行われ、色つきの発生が防止される。
【００７３】
＜２．第２実施形態＞
本実施形態においても、上記第１実施形態と同様、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期で電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々のカウンター３３のカウント値ＣＮＴ２を初期化するための処理を行う。本実施形態と上記第１実施形態との相違は、この初期化のために行うホストＣＰＵ６０および各制御回路３０間の信号の授受の手順にある。後述する第３〜第８実施形態も同様である。
【００７４】
図１１は本実施形態による投射型表示装置の動作を示すタイムチャートである。本実施形態において、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間前のタイミングになると、まず、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対し、カウント値ＣＮＴ２の初期化を命じる初期化コマンドを送る。具体的には、チップセレクト信号ＣＳ＿Ｒをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて出力し、このシリアルデータＳＤＩを電気光学装置１００Ｒの制御回路３０に受信させる。次にチップセレクト信号ＣＳ＿Ｒを非アクティブレベルに戻した後、チップセレクト信号ＣＳ＿Ｇをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて出力し、このシリアルデータＳＤＩを電気光学装置１００Ｇの制御回路３０に受信させる。次にチップセレクト信号ＣＳ＿Ｇを非アクティブレベルに戻した後、チップセレクト信号ＣＳ＿Ｂをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて出力し、このシリアルデータＳＤＩを電気光学装置１００Ｂの制御回路３０に受信させるのである。
【００７５】
このように電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを受信させた後、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、初期化用同期信号ＩＳＹＮＣを各制御回路３０に供給する。本実施形態において、制御回路３０内の制御信号処理部３１は、初期化用同期信号ＩＳＹＮＣを事前に受信したコマンドの実行の指示と解釈する。この場合、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御信号処理部３１は、初期化用同期信号ＩＳＹＮＣが供給される前に初期化コマンドを取り込んでいるので、初期化コマンドを実行し、カウンター３３のカウント値ＣＮＴ２を「０」に初期化する。
本実施形態においても上記第１実施形態と同様な効果が得られる。
【００７６】
＜３．第３実施形態＞
図１２は本実施形態による投射型表示装置の動作を示すタイムチャートである。本実施形態において、電気光学装置１００Ｒの制御回路３０は、チップセレクト信号ＣＳ＿Ｒが非アクティブレベルからアクティブレベルになった後、シリアルクロックＳＣＫに同期して伝送されてくる所定ビット数からなるシリアルデータＳＤＩを当該制御回路３０宛てのコマンドと認識して受信する。同様に、電気光学装置１００Ｇ（１００Ｂ）の制御回路３０は、チップセレクト信号ＣＳ＿Ｇ（ＣＳ＿Ｂ）が非アクティブレベルからアクティブレベルになった後、シリアルクロックＳＣＫに同期して伝送されてくる所定ビット数からなるシリアルデータＳＤＩを当該制御回路３０宛てのコマンドと認識して受信する。
【００７７】
そこで、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間だけ前になったとき、次のようにして電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０宛てに初期化コマンドを送信する。まず、ホストＣＰＵ６０は、チップセレクト信号ＣＳ＿Ｒをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて送出し、初期化コマンドを電気光学装置１００Ｒの制御回路３０に受信させる。次にホストＣＰＵ６０は、チップセレクト信号ＣＳ＿Ｒをアクティブレベルに維持した状態で、チップセレクト信号ＣＳ＿Ｇをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて送出し、初期化コマンドを電気光学装置１００Ｇの制御回路３０に受信させる。このとき電気光学装置１００Ｒの制御回路３０は、チップセレクト信号ＣＳ＿Ｒがアクティブレベルになった後、所定ビット数からなる初期化コマンドを受信しているので、電気光学装置１００Ｇの制御回路３０宛ての初期化コマンドを誤って受信することはない。次にホストＣＰＵ６０は、チップセレクト信号ＣＳ＿ＲおよびＣＳ＿Ｇをアクティブレベルに維持した状態で、チップセレクト信号ＣＳ＿Ｂをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて送出し、初期化コマンドを電気光学装置１００Ｂの制御回路３０に受信させる。
【００７８】
このようにして電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを受信させた後、ホストＣＰＵ６０はチップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂを同時にアクティブレベルから非アクティブレベルへ変化させる。本実施形態において、電気光学装置１００Ｒの制御回路３０の制御信号処理部３１は、チップセレクト信号ＣＳ＿Ｒのアクティブレベルから非アクティブレベルへの変化を初期化コマンドの実行指示と解釈し、カウント値ＣＮＴ２の初期化を行う。同様に、電気光学装置１００Ｇ（１００Ｂ）の制御回路３０の制御信号処理部３１は、チップセレクト信号ＣＳ＿Ｇ（ＣＳ＿Ｂ）のアクティブレベルから非アクティブレベルへの変化を初期化コマンドの実行指示と解釈し、カウント値ＣＮＴ２の初期化を行う。従って、本実施形態では、チップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂが同時にアクティブレベルから非アクティブレベルに変化するタイミングにおいて、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々におけるカウント値ＣＮＴ２の初期化が同時に行われる。
【００７９】
そして、本実施形態では、このチップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂのアクティブレベルから非アクティブレベルへの一斉変化タイミングが、垂直同期信号ＶＳＹＮＣに同期したタイミングとなるように、ホストＣＰＵ６０は、垂直同期信号ＶＳＹＮＣの発生タイミングの所定時間だけ前のタイミングに電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０宛ての初期化コマンドの送出を行うのである。
本実施形態においても上記第１および第２実施形態と同様な効果が得られる。
【００８０】
＜４．第４実施形態＞
図１３はこの発明の第４実施形態である投射型表示装置の動作を示すタイムチャートである。上記第２実施形態（図１１）において、ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に送信した。これに対し、本実施形態においてホストＣＰＵ６０は、当該垂直同期信号ＶＳＹＮＣに同期したタイミングよりも前に初期化用同期信号ＩＳＹＮＣを送信する。電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の各制御信号処理部３１は、初期化コマンドおよび初期化用同期信号ＩＳＹＮＣを受信した後の垂直同期信号ＶＳＹＮＣに同期してカウンター３３のカウント値ＣＮＴ２を初期化する。
【００８１】
本実施形態においても上記第１〜第３実施形態と同様な効果が得られる。また、本実施形態では、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御信号処理部３１が垂直同期信号ＶＳＹＮＣに同期してカウンター３３のカウント値ＣＮＴ２を初期化するので、ホストＣＰＵ６０による初期化用同期信号ＩＳＹＮＣの送出タイミングに関して厳しい時間精度が要求されないという利点がある。
【００８２】
＜５．第５実施形態＞
図１４はこの発明の第５実施形態である投射型表示装置の動作を示すタイムチャートである。上記第３実施形態（図１２）において、ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、チップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂを一斉にアクティブレベルから非アクティブレベルに変化させた。これに対し、本実施形態においてホストＣＰＵ６０は、当該垂直同期信号ＶＳＹＮＣに同期したタイミングよりも前にチップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂを一斉にアクティブレベルから非アクティブレベルに変化させる。電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の各制御信号処理部３１は、初期化コマンドを受信し、かつ、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知した後の垂直同期信号ＶＳＹＮＣに同期してカウンター３３のカウント値ＣＮＴ２を初期化する。
本実施形態においても上記第４実施形態と同様な効果が得られる。
【００８３】
＜６．第６実施形態＞
図１５はこの発明の第６実施形態である投射型表示装置４０００ａの電気的構成を示すブロック図である。また、図１６は本実施形態の動作を示すタイムチャートである。上記第１〜第５実施形態において、ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対して個別的なチップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂを各々供給した。これに対し、本実施形態においてホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対して共通のチップセレクト信号ＣＳを供給する。そして、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間だけ前になったとき、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々においてカウント値ＣＮＴ２の初期化を行わせるための以下の処理を開始する。
【００８４】
まず、ホストＣＰＵ６０は、図１６に示すように、チップセレクト信号ＣＳをアクティブレベルとし、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対する３個の初期化コマンドを各々示すシリアルデータＳＤＩを、シリアルクロックＳＣＬＫに同期させて順次送出する。電気光学装置１００Ｒの制御回路３０は、シリアルクロックＳＣＬＫに同期して伝送されてくるシリアルデータＳＤＩの中から最初の初期化コマンドを選択して受信する。次に、電気光学装置１００Ｇの制御回路３０は、シリアツクロックＳＣＬＫに同期して伝送されてくるシリアルデータＳＤＩの中から２番目の初期化コマンドを選択して受信する。次に、電気光学装置１００Ｂの制御回路３０は、シリアツクロックＳＣＬＫに同期して伝送されてくるシリアルデータＳＤＩの中から３番目の初期化コマンドを選択して受信する。
【００８５】
このようにして初期化コマンドを電気光学装置１００Ａ、１００Ｂおよび１００Ｃの各制御回路３０に受信させた後、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ａ、１００Ｂおよび１００Ｃの各制御回路３０に供給する。
【００８６】
電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理部３１は、初期化用同期信号ＩＳＹＮＣが与えられることにより、事前に受信した初期化コマンドを実行し、カウント値ＣＮＴ２の初期化を行う。
本実施形態においても上記第１〜第３実施形態と同様な効果が得られる。
【００８７】
＜７．第７実施形態＞
図１７はこの発明の第７実施形態である投射型表示装置の動作を示すタイムチャートである。上記第６実施形態（図１６）においてホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に送信した。本実施形態において、ホストＣＰＵ６０は、初期化用同期信号ＩＳＹＮＣを送信しない。その代わりに、ホストＣＰＵ６０は、チップセレクト信号ＣＳをアクティブレベルにして、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、チップセレクト信号ＣＳを非アクティブレベルにする。
【００８８】
電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理部３１は、初期化コマンドを受信した後、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知したタイミングにおいて初期化コマンドを実行し、カウンター３３のカウント値ＣＮＴ２を初期化する。
本実施形態においても上記第３実施形態と同様な効果が得られる。
【００８９】
＜８．第８実施形態＞
図１８はこの発明の第８実施形態である投射型表示装置の動作を示すタイムチャートである。上記第７実施形態（図１７）においてホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、チップセレクト信号ＣＳをアクティブレベルから非アクティブレベルに変化させた。これに対し、本実施形態において、ホストＣＰＵ６０は、チップセレクト信号ＣＳをアクティブレベルにして、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、当該垂直同期信号ＶＳＹＮＣに同期したタイミングより前のタイミングにおいて、チップセレクト信号ＣＳを非アクティブレベルにする。
【００９０】
電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理部３１は、初期化コマンドを受信し、かつ、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知した後の垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて初期化コマンドを実行し、カウンター３３のカウント値ＣＮＴ２を初期化する。
本実施形態においても上記第５および第６実施形態と同様な効果が得られる。
【００９１】
なお、第７実施形態（図１７）から第８実施形態（図１８）への変形を第６実施形態（図１６）に適用してもよい。すなわち、ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングよりも前に初期化用同期信号ＩＳＹＮＣを送信する。電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理部３１は、初期化コマンドを受信し、かつ、初期化用同期信号ＩＳＹＮＣを受信した後の垂直同期信号ＶＳＹＮＣに同期したタイミングにおいてカウンター３３のカウント値ＣＮＴ２を初期化するのである。
【００９２】
＜９．第９実施形態＞
図１９はこの発明の第９実施形態である電気光学装置の構成を示すブロック図である。本実施形態では、画素部全体が２つの画素部１０ａおよび１０ｂに区分されている。そして、画素部１０ａの駆動を行うために走査線駆動回路２２ａおよび信号線駆動回路２４ａからなる駆動回路２０ａが設けられ、画素部１０ｂの駆動を行うために走査線駆動回路２２ｂおよび信号線駆動回路２４ｂからなる駆動回路２０ｂが設けられている。また、駆動回路２０ａの制御を行うために制御回路３０ａが設けられ、駆動回路２０ｂの制御を行うために制御回路３０ｂが設けられている。そして、制御回路３０ａおよび３０ｂでは、上記第１実施形態において説明したものと同様な配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が行われる。
【００９３】
ここで、制御回路３０ａおよび３０ｂでは、例えば前掲図６のカウンター３２、３３、加算器３４およびパターンジェネレーター３５からなる回路を用いて、階調電圧の印加順序の更新制御が互いに独立して行われる。従って、例えばノイズ等の影響により、画素部１０ａを対象とした階調電圧の印加順序の更新制御と、画素部１０ｂを対象とした階調電圧の印加順序の更新制御との間に位相ずれが発生する可能性がある。このような位相ずれが発生すると、画素部１０ａと画素部１０ｂとの境界において表示ムラが発生する。
【００９４】
そこで、本実施形態では、図示しない同期化制御手段（例えば上記第１〜第８実施形態におけるホストＣＰＵ６０に相当するもの）が、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、制御回路３０ａおよび３０ｂの各々における印加順序の更新制御を初期化する。これにより画素部１０ａと画素部１０ｂとで階調電圧の印加順序の更新制御を同期化し、画素部１０ａと画素部１０ｂとの境界に表示ムラが発生するのを防止することができる。
【００９５】
＜１０．変形例＞
以上、この発明の第１〜第９実施形態について説明したが、この発明には、上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。
【００９６】
（１）上記第１〜第８実施形態において、ホストＣＰＵ６０は、電気光学装置１００Ａ、１００Ｂおよび１００Ｃの各制御回路３０に初期化コマンドを送出した後、初期化コマンドの実行タイミングを指示するために、初期化用同期信号ＩＳＹＮＣを供給し、またはチップセレクト信号ＣＳの立ち上げを行った。しかし、そのようにする代わりに、電気光学装置１００Ａ、１００Ｂおよび１００Ｃの各制御回路３０が、初期化コマンドの受信後の最初の垂直同期信号ＶＳＹＮＣにおいて初期化コマンドを実行する構成としてもよい。この態様においても、上記各実施形態と同様の効果が得られる。
【００９７】
（２）上記第１実施形態では、内部垂直同期信号ＶＳが発生する都度、カウンター３２のカウント値ＣＮＴ１を初期化する構成としたため、制御信号処理部３１は、初期化コマンドの実行時、カウンター３３のカウント値ＣＮＴ２のみを初期化した。しかし、内部垂直同期信号ＶＳの発生時にカウンター３２のカウント値ＣＮＴ１を初期化しない構成もあり得る。この場合、制御信号処理部３１は、初期化コマンドの実行時、カウンター３３のカウント値ＣＮＴ２とカウンター３２のカウント値ＣＮＴ１の両方を初期化する構成とすればよい。
【００９８】
（３）上記各実施形態において、配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期は、垂直走査期間の整数倍の長さの周期であった。しかし、投射型表示装置や電気光学装置において、垂直走査期間の整数倍の長さの周期ではなく、水平走査期間の整数倍の周期で、配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を行う場合もあり得る。このような場合、ホストＣＰＵ６０は、この更新制御の周期である水平走査期間の整数倍の周期に同期して、複数の駆動回路の各々における配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の初期化を行えばよい。
【００９９】
（４）上記各実施形態では、複数の駆動回路が互いに独立して行う階調電圧の印加順序の更新制御を同期化の対象とした。しかし、この発明の適用対象はこれに限定されるものではない。画素部を駆動する複数の駆動回路が互いに独立して実行する何らかの駆動条件の周期的な更新制御を実行する場合に、この周期的な更新制御を同期化の対象としてもよい。
【０１００】
（５）液晶素子４２は電気光学素子の例示に過ぎない。本発明に適用される電気光学素子について、自身が発光する自発光型と外光の透過率や反射率を変化させる非発光型（例えば液晶素子４２）との区別や、電流の供給によって駆動される電流駆動型と電界（電圧）の印加によって駆動される電圧駆動型との区別は不問である。例えば、有機ＥＬ素子，無機ＥＬ素子，ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ），電界電子放出素子（ＦＥ（Ｆｉｅｌｄ−Ｅｍｉｓｓｉｏｎ）素子），表面伝導型電子放出素子（ＳＥ（Ｓｕｒｆａｃｅ ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ ｅｍｉｔｔｅｒ）素子），弾道電子放出素子（ＢＳ（Ｂａｌｌｉｓｔｉｃ ｅｌｅｃｔｒｏｎ Ｅｍｉｔｔｉｎｇ）素子），電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置１００に本発明は適用される。すなわち、電気光学素子は、電流の供給や電圧（電界）の印加といった電気的な作用に応じて階調（透過率や輝度などの光学的な特性）が変化する電気光学物質（例えば液晶４２５）を利用した被駆動素子（典型的には、階調信号に応じて階調が制御される表示素子）として包括される。
【０１０１】
＜１１．応用例＞
この発明は、投射型表示装置以外の各種の電子機器に利用され得る。図２０および図２１は、この発明の適用対象となる電子機器の具体的な形態を例示するものである。
【０１０２】
図２０は、電気光学装置を採用した可搬型のパーソナルコンピューターの斜視図である。パーソナルコンピューター２０００は、各種の画像を表示する電気光学装置１００と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。このようなパーソナルコンピューター２０００の中には、電気光学装置１００が複数の画素部からなり、各画素部毎に上述した階調電圧の印加順序の更新制御を行う構成のものがある。このようなパーソナルコンピューター２０００に対して本発明を適用することにより上述した縦ノイズの発生を防止することができる。
【０１０３】
図２１は、携帯電話機の斜視図である。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する電気光学装置１００とを備える。スクロールボタン３００２を操作することによって、電気光学装置１００に表示される画面がスクロールされる。本発明はこのような携帯電話機にも適用可能である。
【０１０４】
なお、本発明が適用される電子機器としては、図１、図２０および図２１に例示した機器のほか、携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ），デジタルスチルカメラ，テレビ，ビデオカメラ，カーナビゲーション装置，車載用の表示器（インパネ），電子手帳，電子ペーパー，電卓，ワードプロセッサ，ワークステーション，テレビ電話，ＰＯＳ端末，プリンタ，スキャナ，複写機，ビデオプレーヤ，タッチパネルを備えた機器等などが挙げられる。
【符号の説明】
【０１０５】
１００，１００Ｒ，１００Ｇ，１００Ｂ……電気光学装置、１０，１０ａ，１０ｂ……画素部、ＰＩＸ……画素回路、１２……走査線、１４……信号線、２０，２０ａ，２０ｂ……駆動回路、２２，２２ａ，２２ｂ……走査線駆動回路、２４，２４ａ，２４ｂ……信号線駆動回路、３０，３０ａ，３０ｂ……制御回路、４２……液晶素子、４４……選択スイッチ、５７［１］〜５７［Ｊ］……デマルチプレクサー、５３［１］〜５３［Ｊ］……マルチプレクサー、５６［１］〜５６［Ｊ］……駆動電圧発生回路、６０……ホストＣＰＵ、７０……画像入力部、３１……制御信号処理部、３２，３３……カウンター、３４……加算器、３５……パターンジェネレーター。
【技術分野】
【０００１】
本発明は、液晶パネル等の電気光学装置を利用して画像を表示する技術に関する。
【背景技術】
【０００２】
周知のように、液晶パネル等の電気光学装置は、複数の信号線と複数の走査線との各交差に対応して画素回路が設けられている。このような電気光学装置では、１本の走査線に対応付けられた全ての画素回路に対する画像信号の書き込みを一水平走査期間内に完了させる必要がある。従って、１本の走査線に対応付けられた画素回路の数が多くなると、１個の画素回路への画像信号の書き込みに利用可能な時間が短くなり、要求される表示品質を実現するのが困難になる。
【０００３】
そこで、表示品質を劣化させることなく、電気光学装置の高精細化を実現するための手段として、次の技術が採用されるに至った。すなわち、電気光学装置の複数の信号線を各々所定本数の信号線からなる複数の配線ブロックに分け、配線ブロック毎に、配線ブロック内の各信号線を順次選択して階調電圧の印加を行う技術である。
【０００４】
この技術によれば、一水平走査期間内に、配線ブロック内の複数の信号線への階調電圧の印加を複数のブロックにおいて並列的に進めるので、電気光学装置全体としての信号線の本数が多い場合でも、信号線１本当たりの階調電圧の印加時間を十分に長くすることができる。従って、表示品質を劣化させることなく、電気光学装置の高精細化を実現することができる。
【０００５】
しかしながら、この技術を採用した場合、以下に述べる問題が発生する。すなわち、一水平走査期間内において配線ブロック内の各信号線を順次選択して各画素の画像信号に応じた階調電圧の印加を行う場合、たとえ同じ値の画像信号に対応した階調電圧を各信号線に印加する場合でも、各信号線に接続された各画素回路の液晶の透過率は厳密には同じ値にならず、電気光学装置の表示画像に表示ムラが発生するのである。
【０００６】
そこで、この問題を解決するための手段として、例えば特許文献１は、駆動回路による各画素回路の駆動条件、具体的には一水平走査期間内における配線ブロック内の各信号線への階調電圧の印加順序を、垂直走査周期に同期しあるいは水平走査周期に同期して切り換える技術を提案している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−４５９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されているように、配線ブロック内の各信号線への階調電圧の印加順序の更新制御を例えば垂直走査周期に同期して行うと、複数の垂直走査期間を通じて見た場合に、各画素回路の液晶の透過率が各信号線間で均一化される。このため、電気光学装置の表示画像に現れる表示ムラが軽減される。各信号線への階調電圧の印加順序の更新を水平走査周期に同期して行う場合も同様である。このように、１個の電気光学装置に着目した場合には、各信号線への階調電圧の印加順序の更新を行う技術は、表示ムラを軽減する効果を奏する。
【０００９】
しかしながら、例えば投射型表示装置のように、複数の電気光学装置（液晶ライトバルブ）を用いて画像表示を行う電子機器において、各電気光学装置では、互いに独立して駆動回路の駆動条件の更新制御、具体的には配線ブロック内の各信号線への階調電圧の印加順序の更新制御を実行する。従って、各液晶ライトバルブ間で階調電圧の印加順序の更新制御にいわば位相ずれが発生し、ある水平走査周期において、Ｒ色に対応した液晶ライトバルブでは、配線ブロック内の各信号線を例えば第１信号線、第２信号線、第３信号線、第４信号線という順に選択して階調電圧を印加するのに対し、同じ水平走査期間にＧ色に対応した液晶ライトバルブでは、配線ブロック内の各信号線を第３信号線、第４信号線、第１信号線、第２信号線という順に選択して階調電圧を印加する場合も起こり得る。
【００１０】
この場合、Ｒ色に対応した液晶ライトバルブとＧ色に対応した液晶ライトバルブとでは、一水平走査期間内における第１信号線への階調電圧の印加タイミングと第３信号線への階調電圧の印加タイミングと位置関係が逆になっている。このため、例えば投射画像における第１信号線に対応した部分に関しては、Ｇ色よりＲ色が強調され易くなり、第３信号線に対応した部分に関しては、Ｒ色よりＧ色が強調され易くなる、といったことが起こり得る。このように配線ブロック内の各信号線への階調電圧の印加順序がＲ、Ｇ、Ｂの各色に対応した各液晶ライトバルブ間で異なると、各信号線に対応した投射画像の色バランスが信号線間で異なり、投射画像に色つきが発生するのである。
【００１１】
このような問題は、投射型表示装置以外の他の装置においても生じる。例えば画素部を複数の領域に分割し、領域毎に異なる信号線駆動回路が各領域内の信号線を駆動する構成の電気光学装置がある。このような電気光学装置において、各信号線駆動回路の駆動対象である複数の信号線を複数の配線ブロックに分け、信号線駆動回路が配線ブロック毎に配線ブロック内の各信号線を順次選択して画像信号を供給し、かつ、各信号線への階調電圧の印加順序を例えば垂直走査周期に同期して切り換えるように構成することが考えられる。この場合において、隣り合う２つの領域の駆動を行う２つの信号線駆動回路における配線ブロック内の各信号線への階調電圧の印加順序が異なったものであると、電気光学装置の表示画像に表示ムラが発生する。
【００１２】
以上述べた例の他にも、表示品質の向上等の目的のために、例えば複数の電気光学装置間で、互いに独立に駆動回路による各画素回路の駆動条件の更新制御を進める場合がある。この場合も、例えばノイズ等の影響により、各電気光学装置間で駆動条件の更新制御のいわば位相ずれが生じると、同様な問題が発生する。
【００１３】
この発明は、以上説明した事情に鑑みてなされたものであり、複数の駆動回路による画素部の駆動条件の更新制御を互いに独立して進める電気光学装置または電子機器において、各駆動回路間で駆動条件に不一致が生じることを防止する技術的手段を提供することを解決課題とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決するため、この発明は、互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を有する画素部と、一垂直走査期間内に前記複数の走査線を順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動回路と、前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する信号線駆動回路と、前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行する制御回路とを各々具備する複数の電気光学装置と、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返すことにより、前記複数の電気光学装置の各々における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を同期化する同期化手段とを具備することを特徴とする電子機器を提供する。
【００１５】
かかる電子機器によれば、同期化手段が複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が同期化する。従って、各電気光学装置間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。
【００１６】
好ましい態様において、前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返す。
【００１７】
この態様によれば、各電気光学装置において配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御の周期性を極力損なうことなく、各電気光学装置間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。
【００１８】
また、この発明は、互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を各々有する複数の画素部と、前記複数の画素部の各画素部における前記複数の走査線を一垂直走査期間内に順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動手段と、前記複数の画素部に各々対応付けられた複数の信号線駆動回路であって、各画素部の前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する複数の信号線駆動回路と、前記複数の信号線駆動回路の各々における前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序を各々周期的に更新する複数の制御回路と、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を時間を空けて繰り返し実行する同期化手段とを具備することを特徴とする電気光学装置を提供する。
【００１９】
かかる電気光学装置によれば、同期化手段が複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が同期化する。従って、複数の画素部間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。
【００２０】
また、実施の形態からは、以下の発明を把握することができる。この発明は、複数の画素部と、前記複数の画素部を各々駆動する複数の駆動回路と、前記複数の駆動回路の各々による画素部の駆動条件の周期的な更新制御を互いに独立に実行する複数の制御回路と、前記複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、前記複数の制御回路の各々による駆動条件の更新制御を同期化する同期化手段とを具備することを特徴とする電子機器を提供する。
【００２１】
かかる電子機器によれば、同期化手段が複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による駆動条件の更新制御が同期化する。従って、各駆動回路間で駆動条件に不一致が生じることを防止することができる。
【００２２】
好ましい態様において、前記同期化手段は、前記複数の制御回路の各々による駆動条件の周期的な更新制御の周期の整数倍の長さの周期で、前記複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を繰り返す。
【００２３】
ここで、同期化手段により駆動条件の更新制御を一斉に初期化する動作が行われると、複数の駆動回路の駆動条件は初期状態となり、その後、複数の制御回路では、この初期状態から駆動条件の更新制御が進められる。そして、各制御回路による駆動条件の更新制御が支障なく進行する場合、初期化後、駆動条件の更新制御の一周期に相当する時間が経過したとき、複数の駆動回路の駆動条件は同じ初期状態に戻る。このとき、同期化手段により駆動条件の更新制御を一斉に初期化する動作が行われるが、その際に各駆動回路の駆動条件は初期状態になるので、この初期化の動作は各制御回路および各駆動回路の動作に全く影響を与えない。従って、各駆動回路の駆動条件の更新制御の周期性が損なわれない。一方、初期化後、例えばノイズの影響により、複数の制御回路の中のいずれかの制御回路による駆動条件の更新制御に誤動作が生じた場合、初期化から駆動条件の更新制御の一周期に相当する時間が経過したとき、複数の駆動回路のうち誤動作しなかった制御回路の制御下にある駆動回路の駆動条件は初期状態に戻るが、誤動作した制御回路の制御下にある駆動回路の駆動条件は初期状態に戻らない。このとき、同期化手段により駆動条件の更新制御の動作を一斉に初期化する動作が行われると、全ての駆動回路の駆動条件が初期状態になる。従って、この態様によれば、各駆動回路の駆動条件の更新制御の周期性を極力損なうことなく、各駆動回路間で駆動条件に不一致が生じることを防止することができる。
【図面の簡単な説明】
【００２４】
【図１】この発明の第１実施形態である投射型表示装置の構成を示す模式図である。
【図２】同投射型表示装置の電気的構成を示すブロック図である。
【図３】同投射型表示装置における電気光学装置の画素部、駆動回路および制御回路の構成を示すブロック図である。
【図４】同電気光学装置の画素回路の構成を示す回路図である。
【図５】同電気光学装置の信号線駆動回路の構成を示すブロック図である。
【図６】同電気光学装置の制御回路の構成を示すブロック図である。
【図７】同制御回路のパターンジェネレーターに記憶された選択パターンデータの内容を例示する図である。
【図８】同実施形態の動作を示すタイムチャートである。
【図９】同実施形態において行われる配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の様子を例示する図である。
【図１０】同実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１１】この発明の第２実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１２】この発明の第３実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１３】この発明の第４実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１４】この発明の第５実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１５】この発明の第６実施形態である投射型表示装置の構成を示す模式図である。
【図１６】同実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１７】この発明の第７実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１８】この発明の第８実施形態においてホストＣＰＵと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。
【図１９】この発明の第９実施形態である電気光学装置の構成を示すブロック図である。
【図２０】この発明の適用例である他の電子機器の形態（パーソナルコンピューター）を示す斜視図である。
【図２１】この発明の適用例である他の電子機器の形態（携帯電話機）を示す斜視図である。
【発明を実施するための形態】
【００２５】
＜１．第１実施形態＞
図１は、この発明による電子機器の第１実施形態である投射型表示装置（３板式のプロジェクタ）４０００の構成を示す模式図である。この投射型表示装置４０００は、相異なる表示色Ｒ、Ｇ、Ｂに各々対応する３個の電気光学装置１００（１００Ｒ，１００Ｇ，１００Ｂ）を含んでいる。照明光学系４００１は、照明装置（光源）４００２からの出射光のうち赤色成分ｒを電気光学装置１００Ｒに供給し、緑色成分ｇを電気光学装置１００Ｇに供給し、青色成分ｂを電気光学装置１００Ｂに供給する。各電気光学装置１００は、照明光学系４００１から供給される各単色光を表示画像に応じて変調する光変調器（ライトバルブ）として機能する。投射光学系４００３は、各電気光学装置１００からの出射光を合成して投射面４００４に投射する。
【００２６】
図２は投射型表示装置４０００の電気的構成を示すブロック図である。図２に示すように、投射型表示装置４０００は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂと、外部から画像信号を取り込む画像入力部７０と、これらを制御するホストＣＰＵ６０とを有している。電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々は、画素部１０と、駆動回路２０と、制御回路３０とを有する。ここで、制御回路３０は、ホストＣＰＵ６０から供給される各種の制御信号に従い、駆動回路２０等の電気光学装置内の各部を制御する回路である。
【００２７】
ホストＣＰＵ６０は、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣを画像入力部７０に供給するとともに、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々の制御回路３０に供給する。画像入力部７０は、垂直同期信号ＶＳＹＮＣが与えられる毎に、外部から取り込んだ画像信号に基づいて、１フレーム分のＲ、Ｇ、Ｂの各色の画像信号ＶＩＤ＿Ｒ、ＶＩＤ＿Ｇ、ＶＩＤ＿Ｂを生成する。そして、画像入力部７０は、水平同期信号ＨＳＹＮＣが与えられる毎に、１ライン分の各画素の画像信号ＶＩＤ＿Ｒを画素クロックＰＣＬＫ＿Ｒに同期させて電気光学装置１００Ｒの制御回路３０に供給し、１ライン分の各画素の画像信号ＶＩＤ＿Ｇを画素クロックＰＣＬＫ＿Ｇに同期させて電気光学装置１００Ｇの制御回路３０に供給し、１ライン分の各画素の画像信号ＶＩＤ＿Ｂを画素クロックＰＣＬＫ＿Ｂに同期させて電気光学装置１００Ｂの制御回路３０に供給する。
【００２８】
また、ホストＣＰＵ６０と電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々との間には３線（ＣＳ、ＳＤＩ、ＳＣＫ）のシリアルインタフェースが設けられている。ホストＣＰＵ６０は、電気光学装置１００Ｒの制御回路３０に対して送信すべきデータがある場合、チップセレクト信号ＣＳ＿ＲをアクティブレベルであるＬレベルとし、その間にシリアルクロックＳＣＫに同期させてシリアルデータＳＤＩを出力する。電気光学装置１００Ｒの制御回路３０は、チップセレクト信号ＣＳ＿Ｒがアクティブレベルであることから、シリアルデータＳＤＩをシリアルクロックＳＣＫにより取り込む。同様にホストＣＰＵ６０は、電気光学装置１００Ｇ（１００Ｂ）の制御回路３０に対して送信すべきデータがある場合、チップセレクト信号ＣＳ＿Ｇ（ＣＳ＿Ｂ）をアクティブレベルであるＬレベルとし、その間にシリアルクロックＳＣＫに同期させてシリアルデータＳＤＩを出力する。電気光学装置１００Ｇ（１００Ｂ）の制御回路３０は、チップセレクト信号ＣＳ＿Ｇ（ＣＳ＿Ｂ）がアクティブレベルであることから、シリアルデータＳＤＩをシリアルクロックＳＣＫにより取り込む。
【００２９】
また、ホストＣＰＵ６０は、所定周期毎に初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々の制御回路３０に供給する機能を有している。なお、この初期化用同期信号ＩＳＹＮＣの役割については後述する。
【００３０】
図３は、１個の電気光学装置１００における画素部１０、駆動回路２０および制御回路３０の構成を示すブロック図である。図３に示すように、画素部１０は、複数の画素回路ＰＩＸが平面状に配列されてなるものである。駆動回路２０は、各画素回路ＰＩＸを駆動する回路であり、走査線駆動回路２２と信号線駆動回路２４とを含んでいる。
【００３１】
画素部１０には、相互に交差するＭ本の走査線１２とＮ本の信号線１４とが形成されている（Ｍ，Ｎは自然数）。複数の画素回路ＰＩＸは、各走査線１２と各信号線１４との交差に対応して設けられており、縦Ｍ行×横Ｎ列の行列状に配列されている。そして、画素部１０内のＮ本の信号線１４は、相隣接するＫ本（Ｋは２以上の自然数）を単位としてＪ個の配線ブロックＢ［１］〜Ｂ［Ｊ］に区分されている（Ｊ＝Ｎ／Ｋ）。
【００３２】
図４は、各画素回路ＰＩＸの構成を示す回路図である。図４に示すように、各画素回路ＰＩＸは、液晶素子４２と選択スイッチ４４とを含んでいる。液晶素子４２は、相対向する画素電極４２１および共通電極４２３と両電極間の液晶４２５とで構成された電気光学素子である。画素電極４２１と共通電極４２３との間の印加電圧に応じて液晶４２５の透過率が変化する。なお、以下の説明では便宜的に、画素電極４２１が共通電極４２３と比較して高電位である場合の液晶素子４２の印加電圧を正極性と表記し、画素電極４２１が低電位である場合の印加電圧を負極性と表記する。
【００３３】
選択スイッチ４４は、走査線１２にゲートが接続されたＮチャネル型の薄膜トランジスターで構成され、液晶素子４２（画素電極４２１）と信号線１４との間に介在して両者の電気的な接続（導通／非導通）を制御する。従って、画素回路ＰＩＸ（液晶素子４２）は、選択スイッチ４４がＯＮ状態であるときの信号線１４の電圧（後述の階調電圧ＶＧ）に応じた階調を表示する。
以上が図３における各画素回路ＰＩＸの構成である。
【００３４】
図３において、走査線駆動回路２２は、制御回路３から内部水平同期信号ＨＳが出力されるのに応じて、各走査線１２に対する走査信号Ｇ［１］〜Ｇ［Ｍ］を一水平走査期間Ｈずつ順次アクティブレベルとし、Ｍ本の走査線１２の各々を順次に選択する。ここで、第ｍ行に対応した走査信号Ｇ［ｍ］がアクティブレベルである期間は、第ｍ行のＮ個の画素回路ＰＩＸの各選択スイッチ４４がＯＮ状態となり、これらの選択スイッチ４４を各々介してＮ本の信号線１４が第ｍ行のＮ個の画素回路ＰＩＸの各画素電極４２１に各々接続される。
【００３５】
信号線駆動回路２４は、走査線駆動回路２２による各走査線１２の選択に同期してＮ本の信号線１４の各々を駆動する回路である。図５は、この信号線駆動回路２４の構成を示すブロック図である。上述したように、画素部１０内のＮ本の信号線１４は、Ｊ個の配線ブロックＢ［１］〜Ｂ［Ｊ］に区分されている。信号線駆動回路２４には、このＪ個の配線ブロックＢ［１］〜Ｂ［Ｊ］に各々対応付けて、Ｊ個のデマルチプレクタ５７［１］〜５７［Ｊ］と、Ｊ個の駆動電圧発生回路５６［１］〜５６［Ｊ］と、Ｊ個のマルチプレクタ５３［１］〜５３［Ｊ］とが設けられている。また、信号線駆動回路２４には、画像信号記憶部５１が設けられている。この画像信号記憶部５１は、１ラインを構成するＮ画素分のデジタル形式の画像信号ＶＩＤを各々記憶するＮ個のレジスター（図示略）により構成されている。このＮ個のレジスターは、Ｊ個の配線ブロックＢ［１］〜Ｂ［Ｊ］に対応付けて、各々Ｋ（＝Ｎ／Ｊ）個のレジスターからなるレジスターブロック５２［１］〜５２[Ｊ]に区分されている。
【００３６】
マルチプレクサー５３［ｊ］（ｊ＝１〜Ｊ）の各々は、Ｋ個のスイッチ５４［１］〜５４［Ｋ］により構成されている。ここで、ｊ番目の配線ブロックＢ［ｊ］に対応した１個のマルチプレクサー５３［ｊ］に着目すると、Ｋ個のスイッチ５４［１］〜５４［Ｋ］の各々の一方の接点には、ｊ番目のレジスターブロック５２［ｊ］に記憶されたＫ画素分の画像信号の各々がＫ本の信号線１７を各々介して供給される。また、このＫ個のスイッチ５４［１］〜５４［Ｋ］の各々の他方の接点は、１本の信号線１６に共通接続され、同信号線１６を介してｊ番目の駆動電圧発生回路５６［ｊ］の入力端子に接続されている。
【００３７】
各マルチプレクサー５３［ｊ］（ｊ＝１〜Ｊ）のＫ個のスイッチ５４［１］〜５４［Ｋ］のＯＮ／ＯＦＦは、制御回路３０が出力するＫ個の選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］により各々切り換えられる。ここで、１個の選択信号ＳＥＬａ［ｋ］がアクティブレベル、他のＫ−１個の選択信号ＳＥＬａ［ｋ’］（ｋ’≠ｋ）が非アクティブレベルである場合には、マルチプレクサー５３［ｊ］（ｊ＝１〜Ｊ）に各々属するＪ個のスイッチ５４［ｋ］のみがＯＮとなる。従って、マルチプレクサー５３［ｊ］（ｊ＝１〜Ｊ）の各々は、各々に対応するレジスターブロック５２［ｊ］に記憶された水平方向Ｋ画素分の画像信号のうちｊ番目の画素の画像信号を画像信号Ｄ［ｊ］として選択し、信号線１６を介して各々に対応した駆動電圧発生回路５６［ｊ］に供給する。
【００３８】
駆動電圧発生回路５６［１］〜５６［Ｊ］は、プリチャージ電圧を発生する機能と、信号線１６を介して供給される画像信号Ｄ［１］〜Ｄ［Ｊ］に各々対応した階調電圧を発生する機能とを有する。駆動電圧発生回路５６［１］〜５６［Ｊ］は、一水平走査期間Ｈをプリチャージ期間ＴＰＲＥと書込期間ＴＷＲＴとに分け、プリチャージ期間ＴＰＲＥはプリチャージ電圧を、書込期間ＴＷＲＴは画像信号Ｄ［１］〜Ｄ［Ｊ］に応じた階調電圧を信号線駆動信号Ｃ［１］〜Ｃ［Ｊ］としてＪ本の信号線１５に各々出力する。
【００３９】
デマルチプレクサー５７［ｊ］（ｊ＝１〜Ｊ）の各々は、Ｋ個のスイッチ５８［１］〜５８［Ｋ］により構成されている。ここで、ｊ番目の配線ブロックＢ［ｊ］に対応した１個のデマルチプレクサー５７［ｊ］に着目すると、Ｋ個のスイッチ５４［１］〜５４［Ｋ］の各々の一方の接点は、１本の信号線１５に共通接続され、同信号線１５を介してｊ番目の駆動電圧発生回路５６［ｊ］の出力端子に接続されている。また、このＫ個のスイッチ５４［１］〜５４［Ｋ］の各々の他方の接点は、ｊ番目の配線ブロックＢ［ｊ］を構成するＫ本の信号線１４に各々接続されている。
【００４０】
各デマルチプレクサー５７［ｊ］（ｊ＝１〜Ｊ）のＫ個のスイッチ５８［１］〜５８［Ｋ］のＯＮ／ＯＦＦは、制御回路３０が出力するＫ個の選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］により各々切り換えられる。ここで、１個の選択信号ＳＥＬｂ［ｋ］がアクティブレベル、他のＫ−１個の選択信号ＳＥＬｂ［ｋ’］（ｋ’≠ｋ）が非アクティブレベルである場合には、デマルチプレクサー５７［ｊ］（ｊ＝１〜Ｊ）に各々属するＪ個のスイッチ５８［ｋ］のみがＯＮとなる。従って、デマルチプレクサー５７［ｊ］（ｊ＝１〜Ｊ）の各々は、駆動電圧発生回路５６［１］〜５６[Ｊ]から出力される信号線駆動信号Ｃ［１］〜Ｃ［Ｊ］を各配線ブロックＢ[１]〜Ｂ[Ｊ]のｋ番目の信号線１４に各々出力する。
以上が図３における信号線駆動回路２４の構成である。
【００４１】
図３において、制御回路３０は、画像信号ＶＩＤ、極性信号ＰＯＬ、選択信号ＳＥＬa［ｋ］（ｋ＝１〜Ｋ）、ＳＥＬｂ［ｋ］（ｋ＝１〜Ｋ）および電気光学装置１００内の各部を制御するための各種の制御信号を発生する回路である。図６は、この制御回路３０の一部の構成を示すブロック図である。図６に示すように、制御回路３０は、制御信号処理部３１と、カウンター３２および３３と、加算器３４と、パターンジェネレーター３５とを有する。
【００４２】
制御信号処理部３１には、ホストＣＰＵ６０（図２参照）から３線シルアルインタフェースを介してチップセレクト信号ＣＳ、シリアルデータＳＤＩおよびシリアルクロックＳＣＫが供給される。制御信号処理部３１は、チップセレクト信号ＣＳがアクティブレベルであるＬレベルである期間、シリアルクロックＳＣＫに同期してシリアルデータＳＤＩを取り込む。シルアルデータＳＤＩとして供給されるデータには、駆動回路２０の駆動条件の設定を指示する各種のコマンドが含まれる。また、制御信号処理部３１には、ホストＣＰＵ６０（図２参照）から垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣが供給される。また、制御信号処理部３１には、画像入力部７０（図２参照）から画面を構成する各画素の画像信号ＶＩＤが画素クロックＰＣＬＫに同期して供給される。制御信号処理部３１は、この画素クロックＰＣＬＫにより画像データＶＩＤを取り込む。
【００４３】
制御信号処理回路３１は、垂直同期信号ＶＳＹＮＣが供給されるのに応じて内部垂直同期信号ＶＳを出力する。また、制御信号処理回路３１は、水平同期信号ＨＳＹＮＣが供給されるのに応じて内部水平同期信号ＨＳを出力する。そして、制御信号処理回路３１は、この内部水平同期信号ＨＳを出力する都度、ホストＣＰＵ６０から取り込んだ１ライン分（Ｎ画素分）の各画素の画像信号ＶＩＤを信号線駆動回路２４に出力する。信号線駆動回路２４では、このＮ画素分の画像信号ＶＩＤが各々Ｋ画素分の画像信号からなるＪ個のブロックに区分され、上述したレジスターブロック５２［１］〜５２［Ｊ］に各々格納される。
【００４４】
カウンター３２は、内部水平同期信号ＨＳの立ち上がりエッジが発生する都度、制御信号処理部３１から与えられるステップ値ＳＴＰ１だけカウント値ＣＮＴ１を増加させるカウンターである。また、カウンター３３は、内部垂直同期信号ＶＳの立ち上がりエッジが発生する都度、制御信号処理部３１から与えられるステップ値ＳＴＰ２だけカウント値ＣＮＴ２を増加させるカウンターである。ここで、ステップ値ＳＴＰ１およびＳＴＰ２は、ホストＣＰＵ６０から受信されるコマンドに従って設定されるようになっている。加算器３４は、カウンター３２のカウント値ＣＮＴ１とカウンター３３のカウント値ＣＮＴ２とを加算し、加算結果ＣＮＴ１＋ＣＮＴ２を示すパターン番号ＰＮをパターンジェネレーター３５に出力する。
【００４５】
カウンター３２および３３は、カウント値の初期化が可能な構成となっている。制御信号処理部３１は、カウンター３２のカウント値ＣＮＴ１を「０」に初期化するための第１の初期化信号ＲＥＳ１を発生する機能と、カウンター３３のカウント値ＣＮＴ２を「０」に初期化するための第２の初期化信号ＲＥＳ２を発生する機能とを備えている。
【００４６】
制御信号処理部３１は、一垂直走査期間が終了して新たな垂直走査期間が始まるときに、第１の初期化信号ＲＥＳ１を発生してカウンター３２のカウント値ＣＮＴ１を「０」に初期化する。
【００４７】
ホストＣＰＵ６０から上述した初期化用同期信号ＩＳＹＮＣが供給された場合、制御信号処理部３１は、第２の初期化信号ＲＥＳ２を発生してカウンター３３のカウント値ＣＮＴ２を「０」に初期化する。なお、ホストＣＰＵ６０および制御信号処理部３１間の初期化用同期信号ＩＳＹＮＣの伝送の詳細については後述する。
【００４８】
パターンジェネレーター３５は、水平走査期間Ｈをプリチャージ期間ＴＰＲＥと書込期間ＴＷＲＴとに分け、期間毎に異なった態様で、選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］の切り換え制御を行う回路である。
【００４９】
各水平走査期間Ｈのプリチャージ期間ＴＰＲＥにおいて、パターンジェネレーター３５は、選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］をＬレベル、選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］をＨレベルとする。
【００５０】
また、各水平走査期間Ｈの書込期間ＴＷＲＴにおいて、パターンジェネレーター２５は、配線ブロックＢ［１］〜Ｂ［Ｊ］の各々のＫ本の信号線１４への階調電圧の印加を順次行わせるための選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］の切り換え制御を行う。
【００５１】
この書込期間ＴＷＲＴ内における選択信号の切換制御を可能にするため、パターンジェネレーター３５は、例えばＫ種類を選択パターンデータを記憶している。図７はこのＫ種類の選択パターンデータの内容を例示するものである。Ｋ種類の選択パターンデータには、０からＫ−１までのパターン番号ＰＮが各々対応付けられている。
【００５２】
個々の選択パターンデータは、書込期間ＴＷＲＴにおいて配線ブロックＢ［１］〜Ｂ［Ｋ］の各々を構成するＫ本の信号線１４への階調電圧の印加順序を指定するデータである。例えばパターン番号ＰＮ＝「０」に対応した選択パターンデータは、書込期間ＴＷＲＴ内の最初の階調電圧印加期間Ｕ［１］に各配線ブロックの１番目の信号線１４への階調電圧の印加を、２番目の階調電圧印加期間Ｕ［２］に２番目の信号線１４への階調電圧の印加を、…、最後の階調電圧印加期間Ｕ［Ｋ］にＫ番目の信号線１４への階調電圧の印加を行うことを指示している。また、パターン番号ＰＮ＝「１」に対応した選択パターンデータは、書込期間ＴＷＲＴ内の最初の階調電圧印加期間Ｕ［１］に各配線ブロックのＫ番目の信号線１４への階調電圧の印加を、２番目の階調電圧印加期間Ｕ［２］に１番目の信号線１４への階調電圧の印加を、…、最後の階調電圧印加期間Ｕ［Ｋ］にＫ−１番目の信号線１４への階調電圧の印加を行うことを指示している。
【００５３】
パターンジェネレーター３５は、各水平走査期間Ｈの書込期間ＴＷＲＴにおいて、加算器３４から与えられるパターン番号ＰＮに対応した選択パターンデータに従って、選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］を変化させる。
【００５４】
パターンジェネレーター３５にＫ種類の選択パターンデータを記憶させる場合、カウンター３２および３３としては、０〜Ｋ−１の範囲内のカウントを行うカウンターが用いられる。また、加算器３４としては、上述した加算結果ＣＮＴ１＋ＣＮＴ２をＫにより乗算した余りをパターン番号ＰＮとして出力する構成のものが用いられる。
以上が制御回路３０の構成である。
【００５５】
図８は電気光学装置１００の動作例を示すタイムチャートである。図８には、ある垂直走査期間Ｖ１内における各部の波形と、その次の垂直走査期間Ｖ２内の各部の波形が例示されている。本実施形態において、制御回路３０は、垂直走査期間が切り換わる都度、極性信号ＰＯＬを反転させる。図８に示す例における極性信号ＰＯＬは、垂直走査期間Ｖ１では負極性（−）を指示しており、垂直走査期間Ｖ２では正極性（＋）を指示している。ここで、極性信号ＰＯＬが負極性（−）を指示する垂直走査期間Ｖ１では、正の電圧が上述した共通電極４２３に印加され、極性信号ＰＯＬが正極性（＋）を指示する垂直走査期間Ｖ２では、負の電圧が上述した共通電極４２３に印加される。
【００５６】
各垂直走査期間において、走査線駆動回路２２は、制御回路３０の制御信号処理回路３１が内部水平同期信号ＨＳを発生するのに同期して、Ｍ本の走査線１２を順次選択し、選択した走査線１２に対応した走査信号Ｇ［ｊ］を一水平走査期間Ｈに亙ってアクティブレベルであるＨレベルとする。
【００５７】
各水平走査期間Ｈのプリチャージ期間ＴＰＲＥにおいて、制御回路３０のパターンジェネレーター３５は、選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］を全てＬレベルとして、マルチプレクサー５３［１］〜５３［Ｊ］の全てのスイッチ５４［１］〜５４［Ｋ］をＯＦＦにするとともに、選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］を全てＨレベルとして、デマルチプレクサー５７［１］〜５７［Ｊ］の全てのスイッチ５８［１］〜５８［Ｋ］をＯＮにする。また、各水平走査期間Ｈのプリチャージ期間ＴＰＲＥにおいて、駆動電圧発生回路５６［１］〜５６［Ｊ］は、極性信号ＰＯＬが示す極性のプリチャージ電圧を出力する。１個の駆動電圧発生回路５６［ｊ］が出力したプリチャージ電圧はデマルチプレクサー５７［ｊ］のＫ個のスイッチ５８［１］〜５８［Ｊ］を各々介して配線ブロックＢ［ｊ］のＫ本の信号線１４に印加される。従って、プリチャージ期間ＴＰＲＥにおいて、画素部１０の全ての信号線１４にプリチャージ電圧が印加される。
【００５８】
各水平走査期間Ｈの書込期間ＴＷＲＴにおいて、パターンジェネレーター３５は、その時点におけるパターン番号ＰＮに対応した選択信号パターンデータに従って選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］を変化させる。
【００５９】
図８の下段左側には、垂直走査期間Ｖ１のある水平走査期間Ｈ（例えば垂直走査期間Ｖ１内のｍ番目の水平走査期間Ｈとする。）内に発生する選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］の波形が例示されている。この例では、階調電圧印加期間Ｕ［１］において、選択信号ＳＥＬａ［１］およびＳＥＬｂ［１］の組のみがＨレベルとされ、マルチプレクサー５３［１］〜５３［Ｊ］におけるスイッチ５４［１］と、デマルチプレクサー５７［１］〜５７［Ｊ］におけるスイッチ５８［１］がＯＮになる。この結果、レジスターブロック５２［１］〜５２［Ｊ］の各々における１番目の画素の画像信号ＶＩＤがマルチプレクサー５３［１］〜５３［Ｊ］のスイッチ５４［１］を各々通過し、画像信号Ｄ［１］〜Ｄ［Ｊ］として駆動電圧発生回路５６［１］〜５６［Ｊ］に各々供給される。この時点において、極性信号ＰＯＬは負極性（−）を指示しているので、駆動電圧発生回路５６［１］〜５６［Ｊ］は、基準電位ＶＲＥＦに対して負極性の範囲で、各々に供給される画像信号Ｄ［１］〜Ｄ［Ｊ］の指定階調に応じた階調電圧ＶＧを各々出力する。駆動電圧発生回路５６［１］〜５６［Ｊ］が各々出力する階調電圧ＶＧは、デマルチプレクサー５７［１］〜５７［Ｊ］におけるスイッチ５８［１］を各々通過し、信号線駆動信号Ｃ［１］〜Ｃ［Ｊ］として配線ブロックＢ［１］〜Ｂ［Ｊ］の各々の１番目の信号線１４に印加される。
【００６０】
階調電圧印加期間Ｕ［２］では、選択信号ＳＥＬａ［２］およびＳＥＬｂ［２］の組のみがＨレベルとされ、マルチプレクサー５３［１］〜５３［Ｊ］におけるスイッチ５４［２］と、デマルチプレクサー５７［１］〜５７［Ｊ］におけるスイッチ５８［２］がＯＮになる。この結果、レジスターブロック５２［１］〜５２［Ｊ］の各々における２番目の画素の画像信号ＶＩＤに応じた各階調電圧ＶＧが発生され、デマルチプレクサー５７［１］〜５７［Ｊ］におけるスイッチ５８［２］を各々通過し、信号線駆動信号Ｃ［１］〜Ｃ［Ｊ］として配線ブロックＢ［１］〜Ｂ［Ｊ］の各々の２番目の信号線１４に印加される。
【００６１】
以下、同様であり、階調電圧印加期間Ｕ［３］では各レジスターブロックにおける３番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックの３番目の信号線１４に印加され、階調電圧印加期間Ｕ［４］では各レジスターブロックにおける４番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックの４番目の信号線１４に印加され、…、最後の階調電圧印加期間Ｕ［Ｋ］では各レジスターブロックにおけるＫ番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックのＫ番目の信号線１４に印加される。
以上が垂直走査期間Ｖ１のｍ番目の水平走査期間Ｈ内における各部の動作である。
【００６２】
図８の下段右側には、垂直走査期間Ｖ１の次の垂直走査期間Ｖ２の同じ水平走査期間Ｈ（すなわち、垂直走査期間Ｖ２内のｍ番目の水平走査期間Ｈ）内に発生する選択信号ＳＥＬａ［１］〜ＳＥＬａ［Ｋ］および選択信号ＳＥＬｂ［１］〜ＳＥＬｂ［Ｋ］の波形が示されている。
【００６３】
ここで、垂直走査期間Ｖ２におけるｍ番目の水平走査期間Ｈにおけるカウンター３２のカウント値ＣＮＴ１は、垂直走査期間Ｖ１におけるｍ番目の水平走査期間Ｈにおけるカウンター３２のカウント値ＣＮＴ１と同じになる。何故ならば、カウンター３２のカウント値ＣＮＴ１は、垂直走査期間が切り換わる毎に「０」に初期化されるからである。しかし、垂直走査期間Ｖ１から垂直走査期間Ｖ２に切り換わるとき、制御信号処理部３１が出力する内部垂直同期信号ＶＳにより、カウンター３３のカウント値ＣＮＴ２がステップ値ＳＴＰ２だけインクリメントされる。このため、垂直走査期間Ｖ２におけるｍ番目の水平走査期間Ｈにおいて、パターンジェネレーター３５に与えられるパターン番号ＰＮは、垂直走査期間Ｖ１におけるｍ番目の水平走査期間Ｈにおいて与えられるパターン番号ＰＮと異なったものとなる。従って、垂直走査期間Ｖ２のｍ番目の水平走査期間Ｈの書込期間ＴＷＲＴでは、垂直走査期間Ｖ１のｍ番目の水平走査期間Ｈの書込期間ＴＷＲＴとは異なった順序で、各配線ブロックのＫ本の信号線１４への階調電圧の印加が行われる。
【００６４】
図８の下段右側に示す例では、書込期間ＴＷＲＴの階調電圧印加期間Ｕ［１］では、各レジスターブロックにおけるＫ番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックのＫ番目の信号線１４に印加され、階調電圧印加期間Ｕ［２］では各レジスターブロックにおける１番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックの１番目の信号線１４に印加され、…、最後の階調電圧印加期間Ｕ［Ｋ］では各レジスターブロックにおけるＫ−１番目の画素の画像信号に応じた各階調電圧ＶＧが各配線ブロックのＫ−１番目の信号線１４に印加される。
【００６５】
なお、垂直走査期間Ｖ２においては、極性信号ＰＯＬは正極性（＋）を指示しているので、駆動電圧発生回路５６［１］〜５６［Ｊ］は、基準電位ＶＲＥＦに対して正極性の範囲で、各々に供給される画像信号の指定階調に応じた階調電圧ＶＧを各々出力する。
【００６６】
以上のように、垂直走査期間Ｖ１のｍ番目の水平走査期間Ｈと垂直走査期間Ｖ２のｍ番目の水平走査期間Ｈとでは、異なる順序で、各配線ブロックのＫ本の信号線１４への階調電圧の印加が行われる。このように本実施形態において各配線ブロックのＫ本の信号線１４への階調電圧の印加の順序は、垂直走査期間の切り換わりに応じて変更されるが、それだけでなく、水平走査期間Ｈの切り換わりに応じて変更される。図９は、ステップ値ＳＴＰ１およびＳＴＰ２の両方が「１」である場合における各配線ブロック内のＫ本の信号線１４への階調電圧の印加順序の変化の様子を例示するものである。図９において、縦方向は水平走査期間Ｈの遷移方向に対応しており、横方向は水平走査期間Ｈ内に発生するＫ個の階調電圧印加期間Ｕ［１］〜Ｕ［Ｋ］の並びに対応している。図９に示す例では、同一の垂直走査周期内において、配線ブロック内の各信号線１４に階調電圧の印加が行われる順序は、水平走査期間Ｈが切り換わる毎に１番ずつ後方へローテートシフトされる。また、図９に示す例において、各垂直走査期間内の同一水平走査期間Ｈに着目すると、配線ブロック内の各信号線１４に階調電圧の印加が行われる順序は、垂直走査期間が切り換わる毎に１番ずつ後方へローテートシフトされる。
【００６７】
従って、複数の水平走査期間および複数の垂直走査期間を通じて見た場合に、各信号線１４間で、一水平走査期間内における階調電圧の印加順序の時間平均値が均一化される。従って、電気光学装置単体として見た場合、表示ムラが軽減される。
【００６８】
ところで、本実施形態による投射型表示装置では、３個の電気光学装置１００Ｒ、１００Ｇおよび１００Ｒの各々において、独立して以上のような各信号線１４への階調電圧の印加順序の更新制御が進められる。ここで、投射型表示装置の例えばパワーオン時に各電気光学装置１００Ｒ、１００Ｇおよび１００Ｒの各々のカウンター３２のカウント値ＣＮＴ１およびカウンター３３のカウント値ＣＮＴ２を同時に初期化すれば、３個の電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で、各信号線１４への階調電圧の印加順序の更新制御を初期状態から同時に開始させることができる。しかしながら、投射型表示装置の稼働中に発生するノイズ等の影響により、３個の電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で、カウンター３２のカウント値ＣＮＴ１またはカウンター３３のカウント値ＣＮＴ２に相違が発生する可能性がある。この場合、各信号線１４への階調電圧の印加順序が３個の電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で異なったものとなる。この結果、上述したように表示画像に色つきが発生する。
【００６９】
本実施形態の特徴は、このような問題の発生を防止するために、各配線ブロック内の複数の信号線１４への階調電圧の印加順序の更新制御を電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で同期化させるための手段を投射型表示装置に設けた点にある。すなわち、本実施形態において、ホストＣＰＵ６０は、上述した初期化用同期信号ＩＳＹＮＣを周期的に電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々の制御回路３０に供給することにより階調電圧の印加順序の更新制御を電気光学装置１００Ｒ、１００Ｇおよび１００Ｒ間で同期化させる。
【００７０】
図１０は本実施形態における初期化用同期信号ＩＳＹＮＣの発生タイミングを示すタイムチャートである。図１０に示すようにホストＣＰＵ６０は、階調電圧の印加順序の更新制御の周期の整数倍、すなわち、一垂直走査期間内の各水平走査期間における配線ブロック内のＫ本の信号線１４への階調電圧の印加順序がある順序になってから再び同じ順序に更新されるまでに要する期間の整数倍の周期で発生するタイミングあって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて発生する。例えば図９に示す例では、フレーム番号ＦＮ＝ＦＮ０の画面の表示を行う垂直走査周期において、一垂直走査期間内の各水平走査期間における配線ブロック内のＫ本の信号線１４への階調電圧の印加順序がある順序となり、その後、フレーム番号ＦＮ＝ＦＮ０＋Ｋ−１の画面の表示を行う垂直走査周期において、一垂直走査期間内の各水平走査期間における配線ブロック内のＫ本の信号線１４への階調電圧の印加順序が再び同じ順序となる。従って、この場合の印加順序の更新制御の周期は、垂直走査期間のＫ倍の長さの周期であり、ホストＣＰＵ６０は、垂直走査期間の例えばＬ×Ｋ倍（Ｌは整数）の周期で初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々の制御回路３０に供給する。
【００７１】
電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理回路３１は、ホストＣＰＵ６０から初期化用同期信号ＩＳＹＮＣが与えられるのに応じて、第２の初期化信号ＲＥＳ２をアクティブレベルとし、カウンター３３のカウント値ＣＮＴ２を「０」に初期化する。
【００７２】
このように本実施形態によれば、印加順序の更新制御の周期の整数倍の周期で発生し、かつ、垂直同期信号ＶＳＹＮＣに同期したタイミングで、ホストＣＰＵ６０から電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化用同期信号ＩＳＹＮＣが供給され、各電気光学装置１００Ｒ、１００Ｇおよび１００Ｂのカウンター３３のカウント値ＣＮＴ２が「０」に初期化される。従って、その後の垂直走査期間以降、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂ間では、同じ印加順序で、配線ブロック内のＫ本の信号線１４への階調電圧の印加が行われ、色つきの発生が防止される。
【００７３】
＜２．第２実施形態＞
本実施形態においても、上記第１実施形態と同様、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期で電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々のカウンター３３のカウント値ＣＮＴ２を初期化するための処理を行う。本実施形態と上記第１実施形態との相違は、この初期化のために行うホストＣＰＵ６０および各制御回路３０間の信号の授受の手順にある。後述する第３〜第８実施形態も同様である。
【００７４】
図１１は本実施形態による投射型表示装置の動作を示すタイムチャートである。本実施形態において、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間前のタイミングになると、まず、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対し、カウント値ＣＮＴ２の初期化を命じる初期化コマンドを送る。具体的には、チップセレクト信号ＣＳ＿Ｒをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて出力し、このシリアルデータＳＤＩを電気光学装置１００Ｒの制御回路３０に受信させる。次にチップセレクト信号ＣＳ＿Ｒを非アクティブレベルに戻した後、チップセレクト信号ＣＳ＿Ｇをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて出力し、このシリアルデータＳＤＩを電気光学装置１００Ｇの制御回路３０に受信させる。次にチップセレクト信号ＣＳ＿Ｇを非アクティブレベルに戻した後、チップセレクト信号ＣＳ＿Ｂをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて出力し、このシリアルデータＳＤＩを電気光学装置１００Ｂの制御回路３０に受信させるのである。
【００７５】
このように電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを受信させた後、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、初期化用同期信号ＩＳＹＮＣを各制御回路３０に供給する。本実施形態において、制御回路３０内の制御信号処理部３１は、初期化用同期信号ＩＳＹＮＣを事前に受信したコマンドの実行の指示と解釈する。この場合、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御信号処理部３１は、初期化用同期信号ＩＳＹＮＣが供給される前に初期化コマンドを取り込んでいるので、初期化コマンドを実行し、カウンター３３のカウント値ＣＮＴ２を「０」に初期化する。
本実施形態においても上記第１実施形態と同様な効果が得られる。
【００７６】
＜３．第３実施形態＞
図１２は本実施形態による投射型表示装置の動作を示すタイムチャートである。本実施形態において、電気光学装置１００Ｒの制御回路３０は、チップセレクト信号ＣＳ＿Ｒが非アクティブレベルからアクティブレベルになった後、シリアルクロックＳＣＫに同期して伝送されてくる所定ビット数からなるシリアルデータＳＤＩを当該制御回路３０宛てのコマンドと認識して受信する。同様に、電気光学装置１００Ｇ（１００Ｂ）の制御回路３０は、チップセレクト信号ＣＳ＿Ｇ（ＣＳ＿Ｂ）が非アクティブレベルからアクティブレベルになった後、シリアルクロックＳＣＫに同期して伝送されてくる所定ビット数からなるシリアルデータＳＤＩを当該制御回路３０宛てのコマンドと認識して受信する。
【００７７】
そこで、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間だけ前になったとき、次のようにして電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０宛てに初期化コマンドを送信する。まず、ホストＣＰＵ６０は、チップセレクト信号ＣＳ＿Ｒをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて送出し、初期化コマンドを電気光学装置１００Ｒの制御回路３０に受信させる。次にホストＣＰＵ６０は、チップセレクト信号ＣＳ＿Ｒをアクティブレベルに維持した状態で、チップセレクト信号ＣＳ＿Ｇをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて送出し、初期化コマンドを電気光学装置１００Ｇの制御回路３０に受信させる。このとき電気光学装置１００Ｒの制御回路３０は、チップセレクト信号ＣＳ＿Ｒがアクティブレベルになった後、所定ビット数からなる初期化コマンドを受信しているので、電気光学装置１００Ｇの制御回路３０宛ての初期化コマンドを誤って受信することはない。次にホストＣＰＵ６０は、チップセレクト信号ＣＳ＿ＲおよびＣＳ＿Ｇをアクティブレベルに維持した状態で、チップセレクト信号ＣＳ＿Ｂをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータＳＤＩをシリアルクロックＳＣＫに同期させて送出し、初期化コマンドを電気光学装置１００Ｂの制御回路３０に受信させる。
【００７８】
このようにして電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを受信させた後、ホストＣＰＵ６０はチップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂを同時にアクティブレベルから非アクティブレベルへ変化させる。本実施形態において、電気光学装置１００Ｒの制御回路３０の制御信号処理部３１は、チップセレクト信号ＣＳ＿Ｒのアクティブレベルから非アクティブレベルへの変化を初期化コマンドの実行指示と解釈し、カウント値ＣＮＴ２の初期化を行う。同様に、電気光学装置１００Ｇ（１００Ｂ）の制御回路３０の制御信号処理部３１は、チップセレクト信号ＣＳ＿Ｇ（ＣＳ＿Ｂ）のアクティブレベルから非アクティブレベルへの変化を初期化コマンドの実行指示と解釈し、カウント値ＣＮＴ２の初期化を行う。従って、本実施形態では、チップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂが同時にアクティブレベルから非アクティブレベルに変化するタイミングにおいて、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々におけるカウント値ＣＮＴ２の初期化が同時に行われる。
【００７９】
そして、本実施形態では、このチップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂのアクティブレベルから非アクティブレベルへの一斉変化タイミングが、垂直同期信号ＶＳＹＮＣに同期したタイミングとなるように、ホストＣＰＵ６０は、垂直同期信号ＶＳＹＮＣの発生タイミングの所定時間だけ前のタイミングに電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０宛ての初期化コマンドの送出を行うのである。
本実施形態においても上記第１および第２実施形態と同様な効果が得られる。
【００８０】
＜４．第４実施形態＞
図１３はこの発明の第４実施形態である投射型表示装置の動作を示すタイムチャートである。上記第２実施形態（図１１）において、ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に送信した。これに対し、本実施形態においてホストＣＰＵ６０は、当該垂直同期信号ＶＳＹＮＣに同期したタイミングよりも前に初期化用同期信号ＩＳＹＮＣを送信する。電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の各制御信号処理部３１は、初期化コマンドおよび初期化用同期信号ＩＳＹＮＣを受信した後の垂直同期信号ＶＳＹＮＣに同期してカウンター３３のカウント値ＣＮＴ２を初期化する。
【００８１】
本実施形態においても上記第１〜第３実施形態と同様な効果が得られる。また、本実施形態では、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御信号処理部３１が垂直同期信号ＶＳＹＮＣに同期してカウンター３３のカウント値ＣＮＴ２を初期化するので、ホストＣＰＵ６０による初期化用同期信号ＩＳＹＮＣの送出タイミングに関して厳しい時間精度が要求されないという利点がある。
【００８２】
＜５．第５実施形態＞
図１４はこの発明の第５実施形態である投射型表示装置の動作を示すタイムチャートである。上記第３実施形態（図１２）において、ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、チップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂを一斉にアクティブレベルから非アクティブレベルに変化させた。これに対し、本実施形態においてホストＣＰＵ６０は、当該垂直同期信号ＶＳＹＮＣに同期したタイミングよりも前にチップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂを一斉にアクティブレベルから非アクティブレベルに変化させる。電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の各制御信号処理部３１は、初期化コマンドを受信し、かつ、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知した後の垂直同期信号ＶＳＹＮＣに同期してカウンター３３のカウント値ＣＮＴ２を初期化する。
本実施形態においても上記第４実施形態と同様な効果が得られる。
【００８３】
＜６．第６実施形態＞
図１５はこの発明の第６実施形態である投射型表示装置４０００ａの電気的構成を示すブロック図である。また、図１６は本実施形態の動作を示すタイムチャートである。上記第１〜第５実施形態において、ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対して個別的なチップセレクト信号ＣＳ＿Ｒ、ＣＳ＿ＧおよびＣＳ＿Ｂを各々供給した。これに対し、本実施形態においてホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対して共通のチップセレクト信号ＣＳを供給する。そして、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間だけ前になったとき、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各々においてカウント値ＣＮＴ２の初期化を行わせるための以下の処理を開始する。
【００８４】
まず、ホストＣＰＵ６０は、図１６に示すように、チップセレクト信号ＣＳをアクティブレベルとし、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に対する３個の初期化コマンドを各々示すシリアルデータＳＤＩを、シリアルクロックＳＣＬＫに同期させて順次送出する。電気光学装置１００Ｒの制御回路３０は、シリアルクロックＳＣＬＫに同期して伝送されてくるシリアルデータＳＤＩの中から最初の初期化コマンドを選択して受信する。次に、電気光学装置１００Ｇの制御回路３０は、シリアツクロックＳＣＬＫに同期して伝送されてくるシリアルデータＳＤＩの中から２番目の初期化コマンドを選択して受信する。次に、電気光学装置１００Ｂの制御回路３０は、シリアツクロックＳＣＬＫに同期して伝送されてくるシリアルデータＳＤＩの中から３番目の初期化コマンドを選択して受信する。
【００８５】
このようにして初期化コマンドを電気光学装置１００Ａ、１００Ｂおよび１００Ｃの各制御回路３０に受信させた後、ホストＣＰＵ６０は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ａ、１００Ｂおよび１００Ｃの各制御回路３０に供給する。
【００８６】
電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理部３１は、初期化用同期信号ＩＳＹＮＣが与えられることにより、事前に受信した初期化コマンドを実行し、カウント値ＣＮＴ２の初期化を行う。
本実施形態においても上記第１〜第３実施形態と同様な効果が得られる。
【００８７】
＜７．第７実施形態＞
図１７はこの発明の第７実施形態である投射型表示装置の動作を示すタイムチャートである。上記第６実施形態（図１６）においてホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、初期化用同期信号ＩＳＹＮＣを電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に送信した。本実施形態において、ホストＣＰＵ６０は、初期化用同期信号ＩＳＹＮＣを送信しない。その代わりに、ホストＣＰＵ６０は、チップセレクト信号ＣＳをアクティブレベルにして、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、チップセレクト信号ＣＳを非アクティブレベルにする。
【００８８】
電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理部３１は、初期化コマンドを受信した後、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知したタイミングにおいて初期化コマンドを実行し、カウンター３３のカウント値ＣＮＴ２を初期化する。
本実施形態においても上記第３実施形態と同様な効果が得られる。
【００８９】
＜８．第８実施形態＞
図１８はこの発明の第８実施形態である投射型表示装置の動作を示すタイムチャートである。上記第７実施形態（図１７）においてホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、チップセレクト信号ＣＳをアクティブレベルから非アクティブレベルに変化させた。これに対し、本実施形態において、ホストＣＰＵ６０は、チップセレクト信号ＣＳをアクティブレベルにして、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、当該垂直同期信号ＶＳＹＮＣに同期したタイミングより前のタイミングにおいて、チップセレクト信号ＣＳを非アクティブレベルにする。
【００９０】
電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理部３１は、初期化コマンドを受信し、かつ、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知した後の垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて初期化コマンドを実行し、カウンター３３のカウント値ＣＮＴ２を初期化する。
本実施形態においても上記第５および第６実施形態と同様な効果が得られる。
【００９１】
なお、第７実施形態（図１７）から第８実施形態（図１８）への変形を第６実施形態（図１６）に適用してもよい。すなわち、ホストＣＰＵ６０は、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングよりも前に初期化用同期信号ＩＳＹＮＣを送信する。電気光学装置１００Ｒ、１００Ｇおよび１００Ｂの各制御回路３０の制御信号処理部３１は、初期化コマンドを受信し、かつ、初期化用同期信号ＩＳＹＮＣを受信した後の垂直同期信号ＶＳＹＮＣに同期したタイミングにおいてカウンター３３のカウント値ＣＮＴ２を初期化するのである。
【００９２】
＜９．第９実施形態＞
図１９はこの発明の第９実施形態である電気光学装置の構成を示すブロック図である。本実施形態では、画素部全体が２つの画素部１０ａおよび１０ｂに区分されている。そして、画素部１０ａの駆動を行うために走査線駆動回路２２ａおよび信号線駆動回路２４ａからなる駆動回路２０ａが設けられ、画素部１０ｂの駆動を行うために走査線駆動回路２２ｂおよび信号線駆動回路２４ｂからなる駆動回路２０ｂが設けられている。また、駆動回路２０ａの制御を行うために制御回路３０ａが設けられ、駆動回路２０ｂの制御を行うために制御回路３０ｂが設けられている。そして、制御回路３０ａおよび３０ｂでは、上記第１実施形態において説明したものと同様な配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が行われる。
【００９３】
ここで、制御回路３０ａおよび３０ｂでは、例えば前掲図６のカウンター３２、３３、加算器３４およびパターンジェネレーター３５からなる回路を用いて、階調電圧の印加順序の更新制御が互いに独立して行われる。従って、例えばノイズ等の影響により、画素部１０ａを対象とした階調電圧の印加順序の更新制御と、画素部１０ｂを対象とした階調電圧の印加順序の更新制御との間に位相ずれが発生する可能性がある。このような位相ずれが発生すると、画素部１０ａと画素部１０ｂとの境界において表示ムラが発生する。
【００９４】
そこで、本実施形態では、図示しない同期化制御手段（例えば上記第１〜第８実施形態におけるホストＣＰＵ６０に相当するもの）が、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号ＶＳＹＮＣに同期したタイミングにおいて、制御回路３０ａおよび３０ｂの各々における印加順序の更新制御を初期化する。これにより画素部１０ａと画素部１０ｂとで階調電圧の印加順序の更新制御を同期化し、画素部１０ａと画素部１０ｂとの境界に表示ムラが発生するのを防止することができる。
【００９５】
＜１０．変形例＞
以上、この発明の第１〜第９実施形態について説明したが、この発明には、上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。
【００９６】
（１）上記第１〜第８実施形態において、ホストＣＰＵ６０は、電気光学装置１００Ａ、１００Ｂおよび１００Ｃの各制御回路３０に初期化コマンドを送出した後、初期化コマンドの実行タイミングを指示するために、初期化用同期信号ＩＳＹＮＣを供給し、またはチップセレクト信号ＣＳの立ち上げを行った。しかし、そのようにする代わりに、電気光学装置１００Ａ、１００Ｂおよび１００Ｃの各制御回路３０が、初期化コマンドの受信後の最初の垂直同期信号ＶＳＹＮＣにおいて初期化コマンドを実行する構成としてもよい。この態様においても、上記各実施形態と同様の効果が得られる。
【００９７】
（２）上記第１実施形態では、内部垂直同期信号ＶＳが発生する都度、カウンター３２のカウント値ＣＮＴ１を初期化する構成としたため、制御信号処理部３１は、初期化コマンドの実行時、カウンター３３のカウント値ＣＮＴ２のみを初期化した。しかし、内部垂直同期信号ＶＳの発生時にカウンター３２のカウント値ＣＮＴ１を初期化しない構成もあり得る。この場合、制御信号処理部３１は、初期化コマンドの実行時、カウンター３３のカウント値ＣＮＴ２とカウンター３２のカウント値ＣＮＴ１の両方を初期化する構成とすればよい。
【００９８】
（３）上記各実施形態において、配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期は、垂直走査期間の整数倍の長さの周期であった。しかし、投射型表示装置や電気光学装置において、垂直走査期間の整数倍の長さの周期ではなく、水平走査期間の整数倍の周期で、配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を行う場合もあり得る。このような場合、ホストＣＰＵ６０は、この更新制御の周期である水平走査期間の整数倍の周期に同期して、複数の駆動回路の各々における配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の初期化を行えばよい。
【００９９】
（４）上記各実施形態では、複数の駆動回路が互いに独立して行う階調電圧の印加順序の更新制御を同期化の対象とした。しかし、この発明の適用対象はこれに限定されるものではない。画素部を駆動する複数の駆動回路が互いに独立して実行する何らかの駆動条件の周期的な更新制御を実行する場合に、この周期的な更新制御を同期化の対象としてもよい。
【０１００】
（５）液晶素子４２は電気光学素子の例示に過ぎない。本発明に適用される電気光学素子について、自身が発光する自発光型と外光の透過率や反射率を変化させる非発光型（例えば液晶素子４２）との区別や、電流の供給によって駆動される電流駆動型と電界（電圧）の印加によって駆動される電圧駆動型との区別は不問である。例えば、有機ＥＬ素子，無機ＥＬ素子，ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ），電界電子放出素子（ＦＥ（Ｆｉｅｌｄ−Ｅｍｉｓｓｉｏｎ）素子），表面伝導型電子放出素子（ＳＥ（Ｓｕｒｆａｃｅ ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ ｅｍｉｔｔｅｒ）素子），弾道電子放出素子（ＢＳ（Ｂａｌｌｉｓｔｉｃ ｅｌｅｃｔｒｏｎ Ｅｍｉｔｔｉｎｇ）素子），電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置１００に本発明は適用される。すなわち、電気光学素子は、電流の供給や電圧（電界）の印加といった電気的な作用に応じて階調（透過率や輝度などの光学的な特性）が変化する電気光学物質（例えば液晶４２５）を利用した被駆動素子（典型的には、階調信号に応じて階調が制御される表示素子）として包括される。
【０１０１】
＜１１．応用例＞
この発明は、投射型表示装置以外の各種の電子機器に利用され得る。図２０および図２１は、この発明の適用対象となる電子機器の具体的な形態を例示するものである。
【０１０２】
図２０は、電気光学装置を採用した可搬型のパーソナルコンピューターの斜視図である。パーソナルコンピューター２０００は、各種の画像を表示する電気光学装置１００と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。このようなパーソナルコンピューター２０００の中には、電気光学装置１００が複数の画素部からなり、各画素部毎に上述した階調電圧の印加順序の更新制御を行う構成のものがある。このようなパーソナルコンピューター２０００に対して本発明を適用することにより上述した縦ノイズの発生を防止することができる。
【０１０３】
図２１は、携帯電話機の斜視図である。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する電気光学装置１００とを備える。スクロールボタン３００２を操作することによって、電気光学装置１００に表示される画面がスクロールされる。本発明はこのような携帯電話機にも適用可能である。
【０１０４】
なお、本発明が適用される電子機器としては、図１、図２０および図２１に例示した機器のほか、携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ），デジタルスチルカメラ，テレビ，ビデオカメラ，カーナビゲーション装置，車載用の表示器（インパネ），電子手帳，電子ペーパー，電卓，ワードプロセッサ，ワークステーション，テレビ電話，ＰＯＳ端末，プリンタ，スキャナ，複写機，ビデオプレーヤ，タッチパネルを備えた機器等などが挙げられる。
【符号の説明】
【０１０５】
１００，１００Ｒ，１００Ｇ，１００Ｂ……電気光学装置、１０，１０ａ，１０ｂ……画素部、ＰＩＸ……画素回路、１２……走査線、１４……信号線、２０，２０ａ，２０ｂ……駆動回路、２２，２２ａ，２２ｂ……走査線駆動回路、２４，２４ａ，２４ｂ……信号線駆動回路、３０，３０ａ，３０ｂ……制御回路、４２……液晶素子、４４……選択スイッチ、５７［１］〜５７［Ｊ］……デマルチプレクサー、５３［１］〜５３［Ｊ］……マルチプレクサー、５６［１］〜５６［Ｊ］……駆動電圧発生回路、６０……ホストＣＰＵ、７０……画像入力部、３１……制御信号処理部、３２，３３……カウンター、３４……加算器、３５……パターンジェネレーター。
【特許請求の範囲】
【請求項１】
互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を有する画素部と、
一垂直走査期間内に前記複数の走査線を順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動回路と、
前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する信号線駆動回路と、
前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行する制御回路と
を各々具備する複数の電気光学装置と、
前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返すことにより、前記複数の電気光学装置の各々における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を同期化する同期化手段と
を具備することを特徴とする電子機器。
【請求項２】
前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項１に記載の電子機器。
【請求項３】
前記複数の電気光学装置の各制御回路は、前記垂直走査期間の整数倍の長さの周期で、前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行し、
前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期して、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項２に記載の電子機器。
【請求項４】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期して前記初期化を指示する初期化用同期信号を前記複数の電気光学装置の各制御回路に送信し、前記複数の電気光学装置の各制御回路は、前記初期化用同期信号の受信タイミングにおいて前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項５】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、予め前記初期化を指示する初期化コマンドを前記複数の電気光学装置の各制御回路に送信した後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングにおいて、初期化用同期信号を前記複数の電気光学装置の各制御回路に送信し、前記複数の電気光学装置の各制御回路は、前記初期化コマンドの受信後、前記初期化用同期信号の受信タイミングにおいて前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項６】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させた後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングにおいて、前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルから非アクティブレベルに一斉に変化させ、
前記複数の電気光学装置の制御回路は、前記初期化コマンドの受信後の前記チップセレクト信号のアクティブレベルから非アクティブレベルへの変化時に、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項７】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させ、その後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングよりも所定時間だけ前に、初期化用同期信号を前記複数の電気光学装置の制御回路に送信し、
前記複数の電気光学装置の制御回路は、前記初期化コマンドおよび前記初期化用同期信号の受信後の最初の垂直同期信号に同期したタイミングにおいて、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項８】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させ、その後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングよりも所定時間だけ前に、前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルから非アクティブレベルに一斉に変化させ、
前記複数の電気光学装置の制御回路は、前記初期化コマンドを受信し、前記チップセレクト信号のアクティブレベルから非アクティブレベルへの変化があった後の最初の垂直同期信号に同期したタイミングにおいて、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項９】
互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を各々有する複数の画素部と、
前記複数の画素部の各画素部における前記複数の走査線を一垂直走査期間内に順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動手段と、
前記複数の画素部に各々対応付けられた複数の信号線駆動回路であって、各画素部の前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する複数の信号線駆動回路と、
前記複数の信号線駆動回路の各々における前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序を各々周期的に更新する複数の制御回路と、
前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を時間を空けて繰り返し実行する同期化手段と
を具備することを特徴とする電気光学装置。
【請求項１０】
前記同期化手段は、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項９に記載の電気光学装置。
【請求項１】
互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を有する画素部と、
一垂直走査期間内に前記複数の走査線を順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動回路と、
前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する信号線駆動回路と、
前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行する制御回路と
を各々具備する複数の電気光学装置と、
前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返すことにより、前記複数の電気光学装置の各々における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を同期化する同期化手段と
を具備することを特徴とする電子機器。
【請求項２】
前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項１に記載の電子機器。
【請求項３】
前記複数の電気光学装置の各制御回路は、前記垂直走査期間の整数倍の長さの周期で、前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行し、
前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期して、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項２に記載の電子機器。
【請求項４】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期して前記初期化を指示する初期化用同期信号を前記複数の電気光学装置の各制御回路に送信し、前記複数の電気光学装置の各制御回路は、前記初期化用同期信号の受信タイミングにおいて前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項５】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、予め前記初期化を指示する初期化コマンドを前記複数の電気光学装置の各制御回路に送信した後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングにおいて、初期化用同期信号を前記複数の電気光学装置の各制御回路に送信し、前記複数の電気光学装置の各制御回路は、前記初期化コマンドの受信後、前記初期化用同期信号の受信タイミングにおいて前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項６】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させた後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングにおいて、前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルから非アクティブレベルに一斉に変化させ、
前記複数の電気光学装置の制御回路は、前記初期化コマンドの受信後の前記チップセレクト信号のアクティブレベルから非アクティブレベルへの変化時に、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項７】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させ、その後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングよりも所定時間だけ前に、初期化用同期信号を前記複数の電気光学装置の制御回路に送信し、
前記複数の電気光学装置の制御回路は、前記初期化コマンドおよび前記初期化用同期信号の受信後の最初の垂直同期信号に同期したタイミングにおいて、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項８】
前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストＣＰＵが前記同期化手段として機能するものであり、
前記ホストＣＰＵは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させ、その後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングよりも所定時間だけ前に、前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルから非アクティブレベルに一斉に変化させ、
前記複数の電気光学装置の制御回路は、前記初期化コマンドを受信し、前記チップセレクト信号のアクティブレベルから非アクティブレベルへの変化があった後の最初の垂直同期信号に同期したタイミングにおいて、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項３に記載の電子機器。
【請求項９】
互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を各々有する複数の画素部と、
前記複数の画素部の各画素部における前記複数の走査線を一垂直走査期間内に順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動手段と、
前記複数の画素部に各々対応付けられた複数の信号線駆動回路であって、各画素部の前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する複数の信号線駆動回路と、
前記複数の信号線駆動回路の各々における前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序を各々周期的に更新する複数の制御回路と、
前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を時間を空けて繰り返し実行する同期化手段と
を具備することを特徴とする電気光学装置。
【請求項１０】
前記同期化手段は、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項９に記載の電気光学装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１８１４１３（Ｐ２０１２−１８１４１３Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４４９７０（Ｐ２０１１−４４９７０）
【出願日】平成２３年３月２日（２０１１．３．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年３月２日（２０１１．３．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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