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電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法
説明

電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法

電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に対する様々な実施例が与えられる。一実施例では、半導体デバイスは、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層を含む。ソース層は電気的浸透性及びパーフォレーションを有する。半導体チャネル層はソース層及びメモリ層と接触する。ソース層及び半導体チャネル層は、ゲート電圧チューナブル電荷注入バリアを形成する。

【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本願は、2010年3月4日に出願された「SEMICONDUCTOR DEVICES INCLUDING A NANOTUBE LAYER AND A MEMORY LAYER AND METHODS OF FABRICATING THE SAME」という名称の同時係属中の米国仮特許出願第61/310,342号明細書の優先権を主張し、そのすべてを本明細書に参照として組み入れる。
【0002】
連邦政府後援研究開発に関する記載
本発明は、国立科学財団により与えられた助成金第ECCS−0824157/00069937号のもとで政府援助を受けた。政府は本発明に所定の権利を有する。
【背景技術】
【0003】
有機電界効果トランジスタ(OFET)は、半導体チャネルとして有機材料を使用する電界効果トランジスタである。当該有機分子系トランジスタは、従来のケイ素系トランジスタと比較して低コストの資本設備及び低温度を使用して製造することができるので、多くの商用アプリケーションを目的とする安価なデバイスを提供する機会が得られる。
【発明の概要】
【0004】
本開示の多くの側面が以下の図面を参照して良好に理解できる。図面のコンポーネントは必ずしも縮尺通りではなく、本開示の原理を明確に説明することが強調される。さらに、図面においては、同じ参照番号はいくつかの図を通して対応する部品を示す。
【図面の簡単な説明】
【0005】
【図1】図1から4は、本開示の様々な実施例に係る電気的浸透性ソース層を含む半導体デバイスの複数例の断面図である。
【図2】図1から4は、本開示の様々な実施例に係る電気的浸透性ソース層を含む半導体デバイスの複数例の断面図である。
【図3】図1から4は、本開示の様々な実施例に係る電気的浸透性ソース層を含む半導体デバイスの複数例の断面図である。
【図4】図1から4は、本開示の様々な実施例に係る電気的浸透性ソース層を含む半導体デバイスの複数例の断面図である。
【図5】図5から8は、本開示の様々な実施例に係る図1の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図6】図5から8は、本開示の様々な実施例に係る図1の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図7】図5から8は、本開示の様々な実施例に係る図1の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図8】図5から8は、本開示の様々な実施例に係る図1の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図9】本開示の様々な実施例に係る図1の半導体デバイスに関するオン/オフ状態安定性を示すグラフ表現である。
【図10】本開示の様々な実施例に係る、電荷蓄積層を有する又は有しない図1の半導体デバイスに関するサイクル輸送曲線のグラフ表現である。
【図11】本開示の様々な実施例に係る図1の半導体デバイスの製造を示すフローチャートである。
【発明を実施するための形態】
【0006】
本明細書に開示されるのは、電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に関する様々な実施例である。ここで、図面に示す実施例の詳細な記載を参照する。同じ参照番号はいくつかの図にわたって同じ部品を示す。
【0007】
図1を参照すると、半導体デバイス100の非限定的な実施例の断面2次元図(厚さは縮尺通りではない)が示される。半導体デバイス100は、以下でさらに詳細に記載される、向上したヒステリシス特性を有するメモリ素子又は緩和されたヒステリシス特性を有するトランジスタとして動作する。半導体デバイス100は以下の層を含む。すなわち、絶縁基板101、ゲート層102、誘電体層104、メモリ層106、コンタクトパッド111、ソース層108、半導体チャネル層110、及びドレイン層112である。ソース層108は電気的浸透性の層である。例えば、複数カーボンナノチューブ(CNTs)の希薄ネットワーク、グラフェン層、金属及び/又は半導体ナノワイヤの希薄ネットワーク、又は、パーフォレーションを含む伝導体、半導体、若しくは半金属の層である。図1の実施例は、カーボンナノチューブのネットワークをソース層108として含むものとして記載するが(すなわちナノチューブソース層108)、理解できるように、他のタイプのソース層108も適用可能である。半導体デバイス100は、当該デバイスをオン及びオフにするべく、カーボンナノチューブ(又は他のソース層材料)の低状態密度及びナノチューブソース層108におけるそのナノスケールの直径を利用して、ソース層108と半導体チャネル層110との界面における電界効果制御ショットキーバリアを用いるように構成される。メモリ層106は、半導体チャネル層110のチャネルにおいて誘導された可動キャリアからの電荷注入に依存しない。その代わりに、半導体デバイス100のアーキテクチャにより、ソース層108から直接であって、他のメモリデバイスのような半導体チャネル層10からではない、メモリ層106への電荷注入が可能となる。その結果、低い読み出し電圧及び速い読み出し速度を維持しながら低い書き込み電圧及び消去電圧が得られる。メモリ層106は、電荷蓄積材料又は強誘電体材料を含む。各層、その構成、半導体デバイス100の動作は、以下の段落でさらに詳細に記載する。
【0008】
絶縁基板101は、絶縁基板101上に形成されるゲート層102を絶縁するガラス又はプラスチックのような絶縁材料を含む。いくつかの実装では、絶縁基板101は、伝導性基板とゲート層102との間に絶縁表面層を含む伝導性基板(例えばステンレス鋼基板)を含む。絶縁表面層は、当該伝導性基板表面上に予備堆積される。
【0009】
ゲート層102はゲート電極として機能し、導電性材料又は半導体材料を含む。ゲート層102の材料は無機材料又は有機材料である。無機材料は、金属、半導体、及び透明伝導性酸化物を含むがこれらに限られない。例えば、いくつかの実施例では、ゲート層102は、ケイ素のような少なくとも一種類の半導体(例えば変性ドープp型又はn型Si基板)を含む。他実施例では、ゲート層102は、Al、Au、Ag、Pd、Pt、Ta、W、Cu、Zn、Mg、Cd、Sb、Ti、Sn、Sr、Bi、及び/又は他の様々な金属の一以上のような金属並びにこれらの混合物を含む。代替実施例では、ゲート層102は、酸化スズ、酸化インジウム、スズドープ酸化インジウム(ITO)、酸化亜鉛、酸化カドミウム、マグネシウムドープ酸化インジウム、ガリウムドープ酸化インジウム、CdSb、及び/又はこれらの混合物のような透明伝導性酸化物を含む。透明伝導性酸化物又はその混合物は、Al、Au、Ag、Pd、Pt、Ta、W、Cu、Zn、Mg、Cd、Sb、Ti、Sn、Sr、及びBi、並びに/又は他の様々な金属の一以上若しくはこれらの混合物からなる群からの任意の金属によりドープされる。有機材料は、例えば、ポリ(3,4−エチレンジオキシチオフェン)、ポリ(スチレンスルホン酸)(PEDOT:PSS)のような高伝導性ポリマーの混合物を含む。
【0010】
ゲート層102上に形成される誘電体層104は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素(SiO)、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化ジルコニウム、酸化イットリウム、チタン酸アルミニウム、これらの混合物のような無機誘電体材料、及び/又は、ポリイミド、ポリアミド、ベンゾシクロブテン(BCB)、ポリエチレン等の混合物のようなスピンオンポリマー誘電体を含むがこれらに限られない一以上の様々な有機絶縁材料を含む。いくつかの実施例では、誘電体層104は、誘電体材料の複数層を含む。
【0011】
誘電体層104上にはメモリ層106が形成される。いくつかの実施例では、メモリ層106は、電荷蓄積及び溶媒不浸透性双方が可能な電荷蓄積材料を含む。当該電荷蓄積材料は、半導体デバイス100の製造中における処理ステップに基づく引き続いての溶解時においても溶解しない。しかしながら、メモリ層106の電荷蓄積材料は、いくつかの実施例において、溶媒に対して不浸透性ではない。この場合、希薄ナノチューブメッシュを輸送するのに使用される技術に溶媒(例えばPDMSスタンプのような)が含まれないか、及び/又は、半導体チャネル層110がソース電極108に蒸着されてメモリ層106は溶媒にさらされることがない。当該実施例によれば、メモリ層106の厚さは、1nm未満から約100μmの範囲にある。
【0012】
メモリ層106は、一の材料を含むか、又は、複数層、若しくはドナー分子ブレンド若しくはナノ粒子埋め込み誘電体層のような異なる材料のブレンドを含む。いくつかの実施例では、メモリ層106は、ベンゾシクロブテン(BCB)を含む電荷蓄積材料である。BCBは、架橋スピンオン低誘電率ポリマーである。BCBは、電荷蓄積性能及び相対的に高い安定性を有するエレクトレットとして作用する。当該実施例では、BCBは、メモリ層106を形成するべく、誘電体層104(例えばSiO層のような)にスピンオンされてアニールされる。他実施例においてメモリ層106は、サイトップ(登録商標)、ポリスチレン(PS)、ポリ(4−メチルスチレン)(P4MS)、ポリ(2−ビニルナフタレン)(PVN)、ポリ(4−ビニルフェノール)(PVP)、ポリ(2−ビニルピリジン)(PVPyr)の一以上を含む電荷蓄積材料と、n−オクタデシルホスホン酸、(18−フェノキシオクタデシル)トリクロロシラン、ドコシルトリクロロシラン、ヘキサメチルジシラザン、オクタデシルトリクロロシラン、ポリ(m−キシリレンアジパミド)(MXD6)、ポリ(a−メチルスチレン)(PAMS)、ポリ(フェニルメチルシルセキオキサン)(pPMSSQ)、及び/又は一以上の他の様々な電荷蓄積材料の群からの自己組織化単分子層とを含む。
【0013】
いくつかの実施例では、メモリ層106は、分極及び溶媒不浸透性双方が可能な強誘電体材料を含む。当該強誘電体材料は、引き続いての半導体デバイス100の処理においても溶解しない。しかしながら、当該強誘電体材料は、いくつかの実施例において、溶媒に対して不浸透性ではない。この場合、希薄ナノチューブメッシュを輸送するのに使用される技術には、溶媒(例えばPDMSスタンプのような)が含まれないか、及び/又は、半導体チャネル層110がソース層108に蒸着されてメモリ層106は溶媒にさらされることがない。いくつかの実施例では、メモリ層106は、ポリフッ化ビニリデン(PVDF)及びこれのトリフルオロエチレン(TrFE)を有するコポリマー、ナイロン(ポリ−m−キシリレンアジパミド)、並びにポリビニルアルコールの一以上を含む強誘電体材料を含む。
【0014】
いくつかの実施例では、メモリ層106及び/又は誘電体層104は、誘電体材料に完全に取り囲まれるフローティングゲート202を含む。フローティングゲート202は、電荷を蓄積できる伝導性又は半導体材料の層を含む。誘電体材料は、ソース層108及びチャネル層110双方がフローティングゲート202と直接電気的接触することがないようにフローティングゲートを覆う。いくつかの実施例では、フローティングゲート202はアルミニウム製であり、これを覆う誘電体材料は酸化アルミニウムを含む。他実施例では、フローティングゲート202はケイ素製であり、これを覆う誘電体材料は二酸化ケイ素を含む。
【0015】
図2の例では、フローティングゲート202はメモリ層106の下方において誘電体層104に含まれる。他実施例では、メモリ層106は完全に又は部分的にフローティングゲート202を含む。誘電体材料の厚さは、フローティングゲート202とソース層108との間又はフローティングゲート202とチャネル層110との間で、例えばトンネリング又はホットキャリア注入のようなプロセスを介して電荷交換が生じ得るように作られる。いくつかの実装では、電荷交換を制御するべく複数層の誘電体材料が使用される。例えば、図3の実施例では、フローティングゲート202を取り囲むべく2つの誘電体材料104a及び104bが使用される。いくつかの実施例では、誘電体材料104bはメモリ層106を形成する。他実施例では、メモリ層106は半導体デバイスに含まれない。
【0016】
図1に戻ると、ソース層108はメモリ層106上に形成されている。メモリ層106を含まない実施例では、ソース層108は誘電体層 104上に形成される。ソース層108は例えば、複数カーボンナノチューブ(CNTs)の浸透ネットワーク、グラフェン層、金属及び/若しくは半導体ナノワイヤの浸透ネットワーク、又は、伝導体、半導体、若しくはパーフォレーションを含む半金属の浸透層を含む。ソース層108は、ソース層108及び当該ソース層が形成された層(例えばメモリ層106)双方と直接接触する引き続き堆積される層を許容するべくパーフォレーションが入れられる。図1の例では、ソース層108は複数カーボンナノチューブ(CNTs)を含む。当該CNTsは側面が、メモリ層106の表面上に横たわる。その結果得られるナノチューブソース層108は、ナノチューブソース層108内のナノチューブ密度に起因して、複数の交差及び/又は隣接ナノチューブの電気的に相互接続されたランダムメッシュを有する。上方から見ると、ナノチューブソース層108のメッシュは十分に希薄なので、ナノチューブソース層108の複数ナノチューブにより覆われるのと少なくとも同じ程度のメモリ層106の下地表面が露出される。代替実施例では、伝導性の又はドープされた複数半導体ナノワイヤの希薄ネットワークが、ソース層108のための希薄であるが浸透性の膜として使用できる。当該フィルムはメモリ層106に直接接触する。当該ナノワイヤの例は、銀ナノワイヤ及びケイ素ナノワイヤを含むが、これらに限られない。また、ナノチューブ及び半導体ナノワイヤはそれぞれ、固有の低い状態密度(DOS)を有する。これは、高いDOSを有する金属と対照的である。他実施例では、ソース層108は、グラフェン層、又は伝導体、半導体、若しくは、パーフォレーションを有するべく構成された半金属層である。
【0017】
いくつかの実施例では、ソース層108は、希薄かつ電気的浸透性の、個別の及び/又はバンドルの複数ナノチューブである。当該ナノチューブは主に、複数の一重壁カーボンナノチューブ(SWNTs)であり、いくつかの実施例では、大部分がSWNTsであることが好ましい。本明細書で使用される「希薄」とは、例えば、実質的に複数ナノチューブにより覆われることがないメモリ層106の領域を有する、ソース層108に含まれるナノチューブ膜をいう。認識可能な長さの複数ナノチューブ及び薄い複数ナノチューブバンドルが存在し、これらは、その上方若しくは下方又は隣において交差する当該層と関連づけられた他のナノチューブ若しくはナノチューブバンドルを有しない。いくつかの実施例では、当該膜は半導体又は金属ナノワイヤを含む。ソース層108は、下地表面が、例えば約0.1%から約99.9%、約30%から約90%、及び約50%から約80%の範囲で露出される程度に十分希薄である。さらに、「浸透」とは、(i)ソース層108の一端から他端への電気的連続性を得るのに十分な所定密度の複数ナノチューブ(すなわち単位面積当たりの所定数のナノチューブ)若しくはナノワイヤを有するナノチューブ若しくはナノワイヤソース層108、又は(ii)頻繁なパーフォレーション(例えばナノメートル範囲、ピコメートル範囲、及び/又はマイクロメートル範囲において生じる)を含むがソース層108の一端から他端への電気的連続性を維持している伝導体、半導体、若しくは半金属膜をいう。浸透性ナノチューブ膜又はネットワークは、メモリ層106上に直接成長されるか又は一以上の様々な適切な方法により堆積される。
【0018】
図1の例におけるナノチューブソース層108の曲線は、ナノチューブネットワーク(例えばCNTメッシュ)を代表し、他の層に対する当該メッシュの位置を示すことを意図する。しかしながら、図1の曲線は、縮尺どおりに描かれているわけではなく、又は、当該ナノチューブがどのようにしてメモリ層106の表面上に実際に横たわっているのかを物理的に描くことを意図したものではない。現実には、当該ナノチューブは、メモリ層106の表面の複数部分と直接接触して横たわり、メモリ層106の当該表面と実質的にすべての面積において接触する。一のバンドルが他の一のバンドルを通過するこれらの偶発的な交差を除いては、ナノチューブソース層108当該ナノチューブは、図1におけるメモリ層106の表面に沿って横たわる。
【0019】
いくつかの実施例では、ソース層108は、コンタクトパッド111により電気的接触を受ける。コンタクトパッド111は例えば、ナノチューブソース層108のナノチューブネットワークの一以上の縁端に電気的接触を与える。コンタクトパッド111は接触材料を含む。当該接触材料は、ソース層108との、例えばナノチューブソース層108に含まれる複数ナノチューブとの、オームコンタクトを形成する金属である。ソース層108との電気的接触は、ソース層108の一縁端に沿って横たわるコンタクトパッド111を介して作られる。図1は例えば、ナノチューブソース層108の下に横たわるコンタクトパッド111を示す。しかしながら、いくつかの実施例では、コンタクトパッド111は、ソース層108の少なくとも一部の頂部に堆積される。いくつかの実装では、半導体デバイス100のサイズは、金属電極又はコンタクトパッド111と直接接続される個別のナノチューブ若しくはナノチューブバンドル又はナノワイヤをソース層108に有することにより低減(又は最小化)され得る。
【0020】
半導体材料を含む半導体チャネル層110は、ソース層108上に形成される。図1の実施例では、半導体チャネル層110はまた、メモリ層106の一部と接触する。ソース層108及び半導体チャネル層110は、ゲート電圧チューナブル電荷注入バリアを形成する。以下でさらに詳細に記載するが、半導体デバイス100はショットキーバリア電界効果トランジスタ(FET)として機能する。ここでは、電流変調が、ソース層108と半導体チャネル層110との界面におけるショットキーバリアのゲート電界誘導変調に起因する。ナノチューブソース層108の複数ナノチューブが固有の低い状態密度(DOS)を有するので、当該ナノチューブのフェルミ準位は、当該バリアを薄くしてトンネリングを許容する電界誘導バンドの曲がりに加え、ゲート電界に応じた認識可能なシフトを受けることで当該バリアの高さを低めることができる。対照的に、ソース層108がナノチューブの代わりに金属を含んでいたとしたら、ソース層108はバリアの高さを変えることができない。金属は、バリアの高さを変えることができるフェルミ準位シフトを許容しない高いDOSを有するからである。他の高DOSソース材料を有するデバイスは、薄くなるバリアに起因して依然動作し得るが、その電流変調は低DOS材料を有するものほど大きくならない。複数金属ナノワイヤは、バルク形態において大きな状態密度を有するが、ナノワイヤ形態の場合の量子閉じ込めに起因して低DOSを有することができる。半金属グラフェンは、その格子構造に起因して、低DOSを有する。半導体デバイス100は、電界誘導バンドの曲がり及びトンネリングに起因して、ソース層108が複数ナノチューブ以外に金属を含む構成において依然機能する。しかしながら、機能する当該構成に対しては、大きなゲート電圧の使用により又は非常に大きな誘電率を有する誘電体層104に誘電体材料を含むことにより、非常に高い局所的電界が作られる。これにより、誘電体層104にとって利用可能な材料の範囲が厳しく制限される。したがって、例えば複数ナノチューブのような低い状態密度の材料は、他層にとっての材料選択に対して柔軟性を与える。複数ナノチューブは空気中で安定なので、これにより、複数ナノチューブを含む半導体デバイス100を商品化する可能性が向上する。
【0021】
上述のように、半導体チャネル層110は半導体材料を含む。半導体チャネル層110は、有機又は無機半導体材料を含む。動作上、無機半導体の価電子バンドの頂部は、分子又はポリマー有機半導体の最高被占軌道(HOMO)準位と等価である。他方、無機半導体の伝導バンドの底部は、分子又はポリマー有機半導体の最低被占軌道(LUMO)準位と等価である。以下の説明において、価電子バンド準位及び伝導バンド準位とは、無機半導体に対するこれらの通常の意味並びに分子及びポリマー半導体に対するこれらの等価物をいう。
【0022】
半導体チャネル層110の半導体材料は、当該半導体材料のHOMOが、ナノチューブソース層108の複数ナノチューブの、ゲート層102により誘導される現実的に適用可能なゲート電界に対するフェルミ準位範囲内にあるようにされる。以下の記載は、半導体材料が当該ナノチューブのフェルミ準位範囲内にない場合に何が起こるのかを説明する。
【0023】
半導体材料のHOMOが当該ナノチューブのフェルミ準位の上方にある場合、ゲート電界は、正孔の蓄積層(アンチバリア)にバリアを生成する必要がある。したがって、半導体デバイス100は、半導体チャネル層110及びナノチューブソース層108に対して整列するノーマリーオン(アンチバリア)バンドを有することとなる。付加的に、ナノチューブソース層108が複数ナノチューブバンドルを含む場合、当該ナノチューブバンドルは自己遮蔽し、半導体デバイス100のチャネルをオフに切り替えることができるか否かに影響する。例えば、バンドルの頂部ナノチューブはゲート層102から遮蔽され、ゲート層102のゲート電界は対応するバリアをオフに切り替えることができない。当該ナノチューブは、ゲート層102により誘導されるゲート電界から独立して流れる電流を許容するので、当該ノーマリーオン半導体デバイス100は事実上オフに切り替えることができず、オン/オフ電流比を大幅に低減する。
【0024】
対照的に、半導体材料のHOMOが当該ナノチューブのフェルミ準位の下方にある場合、ゲート層102は先に存在するバリアを低減する必要がある。したがって、半導体デバイス100は、半導体チャネル層110及びナノチューブソース層108に対して整列するノーマリーオフバンドを有することとなる。さらに、ドレイン・ソース間電流は、ナノチューブソース層108のバンドルの底部近くの複数ナノチューブによりオンに切り替えられる。ナノチューブソース層108のバンドルにおける頂部の複数ナノチューブが当該切り替えにほとんど参加しないにもかかわらず、当該ナノチューブはオン/オフ電流比を劣化させることがない。
【0025】
したがって、適切なHOMO準位若しくは価電子バンド縁端又はLUMO準位若しくは伝導バンド縁端を有する半導体チャネル層110用半導体材料を使用することにより、ゲート層102を使用して半導体デバイス100を制御可能となることに関する当該問題を緩和することができる。半導体チャネル層110用半導体材料の以下の記載は、ナノチューブソース層108の仕事関数が約−5.0eVであると仮定する。半導体チャネル層110として機能するべく可能なpチャネル材料は、約−5.0eVから約−7.0eVのHOMO準位又は価電子バンド縁端エネルギーを有する半導体材料を含む。加えて、ナノチューブソース層108が複数ナノチューブバンドルを含む場合、半導体チャネル層110の半導体材料は、当該バンドル内のナノチューブの仕事関数よりも合理的に深いHOMO準位を有する(すなわち当該ナノチューブの仕事関数が約−5.0eVの場合に約−5.2eVから約−7.0eVの範囲内にある)以下の材料の一以上である。すなわち、NN,N’−ジ(1−ナフチル)−N,N’−ジフェニル−1,1’−ジフェニル−1,4’−ジアミン(NPD)、ポリ[(9,9−ジオクチル−フルオレニル−2,7−ジイル)−オルト−コ−(9−ヘキシル−3,6−カルバゾール)](PF−9HK及びポリ9,9−ジオクチルフルオレン−コ−N−(4−ブチルフェニル)ジフェニルアミン)(TFB)である。バンドルナノチューブを含んだナノチューブソース層108を有するpチャネル半導体デバイス100の半導体チャネル層110のために挙げられた半導体材料に加え、約−5.0eVのナノチューブ仕事関数を有する無視可能な正孔注入バリアを形成するHOMO準位を有する半導体材料も用いることができて、約−5.0eVから約−5.2eVのHOMO準位又は価電子バンド縁端エネルギーを有する以下の有機又は無機半導体材料の一以上から選択することができる。すなわち、多結晶シリコン、ペンタセン、ポリ(3−ヘキシルチオフェン)(P3HT)、ルブレン、及びテトラセンである。いくつかの実施例では、半導体チャネル層110の価電子バンド縁端又はHOMO準位は、ソース層108の仕事関数である約−1.5eVから約+1.5eVの範囲内にある。
【0026】
nチャネルデバイスである半導体デバイス100に対しても同様に、半導体チャネル層110に含まれる可能な材料は、約−3.0eVから約−5.0eVのLUMO準位又は伝導バンド縁端エネルギーを有する半導体材料を含む。加えて、ナノチューブソース層108が複数ナノチューブバンドルを含む場合、ナノチューブソース層108と整列するノーマリーオフバンド(すなわち電子注入バリア)を形成するLUMO準位を有する半導体チャネル層110により、前記LUMO準位が約−3.0eVから約−4.8eVであれば(当該ナノチューブの仕事関数が約−5.0eVの場合)、当該電子流のゲートとなるトランジスタ作用が可能となる。半導体チャネル層110のために適用可能な材料は、5,5_−ジパーフルオロヘキシルカルボニル−2,2_:5_,2_:5_,2_−クアテルチオフェン(DFHCO−4T)、DFH−4T、DFCO−4T、P(NDI2OD−T2)、PDI8−CN2、PDIF−CN2、F16CuPc、及びフラーレン、ナフタレン、ペリレン、並びにオリゴチオフェン誘導体を含む。nチャネル半導体デバイス100に対しては、バンドルナノチューブを含んだナノチューブソース層108を有する半導体チャネル層110のために挙げられた半導体材料に加え、約−5.0eVのナノチューブ仕事関数を有する無視可能な電子注入バリアを形成するLUMO準位を有する半導体材料も用いることができて、約−4.8eVから約−5.0eVのLUMO準位又は伝導準位縁端エネルギーを有する任意の有機又は無機半導体であり得る。いくつかの実施例では、半導体チャネル層110の伝導バンド縁端又はLUMO準位は、ソース層108の仕事関数である約−1.5eVから約+1.5eVの範囲内にある。
【0027】
ナノチューブソース層108が個別のナノチューブを含む場合、半導体チャネル層110はまた、当該ナノチューブに対して無視可能な注入バリアを形成する半導体材料を含むことができる。無視可能とは、ナノチューブ仕事関数と半導体チャネル層110のHOMO又はLUMO準位とのオフセットが約0.2eV未満であることを意味する。これは、個別のナノチューブがバンドルナノチューブよりも小さな直径を有し、上述の遮蔽メカニズムを被ることが予想されないからである。これにより、ゲート電界の適用を通じてもたらされる電荷注入バリアが、当該デバイスをオフに切り替えることができる。
【0028】
半導体チャネル層110は有機半導体材料を含み、ソース層108上に形成される。半導体チャネル層110の有機半導体材料は、例えばナフタレン、アントラセン、ルブレン、テトラセン、ペンタセン、ヘキサセン、及びこれらの誘導体のような線形縮合多環芳香族化合物(又はアセン化合物)と、例えば銅フタロシアニン(CuPc)系化合物、アゾ化合物、ペリレン系化合物、及びこれらの誘導体のような顔料と、例えばヒドラゾン化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリルビニル化合物、ピラゾリン系化合物、トリフェニルアミン誘導体(TPD)、アリルアミン化合物、低分子量アミン誘導体(a−NPD)、2,2’,7,7’−テトラキス(ジフェニルアミノ)−9,9’−スピロビフルオレン(スピロ−TAD)、N,N’−ジ(1−ナフチル)−N,N’−ジフェニル−4,4’−ジアモノビフェニル(スピロ−NPB)、4,4’、4”−トリス[N−3−メチルフェニル−N−フェニルアミノ]トリフェニルアミン(mMTDATA)、2,2’,7,7’−テトラキス(2,2−ジフェニルビニル)−9,9−スピロビフルオレン(スピロ−DPVBi)、4,4’−ビス(2,2−ジフェニルビニル)ビフェニル(DPVBi)、(8−キニノリノラト)アルミニウム(Alq)、トリス(8−キノリノラト)アルミニウム(Alq3)、トリス(4−メチル−8キノリノラト)アルミニウム(Almq3)、及びこれらの誘導体のような低分子化合物と、例えばポリチオフェン、ポリ(p−フェニレンビニレン)(PPV)、ビフェニル基含有ポリマー、ジアルコキシ基含有ポリマー、アルコキシフェニルPPV、フェニルPPV、フェニル/ジアルコシキPPVコポリマー、ポリ(2−メトキシ−5−(2’−エチルヘキシルオキシ)−1,4−フェニレンビニレン)(MEH−PPV)、ポリ(エチレンジオキシチオフェン)(PEDOT)、ポリ(スチレンスルホン酸)(PSS)、ポリ(アニリン)(PAM)、ポリ(N−ビニルカルバゾール)、ポリ(N−ビニルカルバゾール)、ポリ(ビニルピレン)、ポリ(ビニルアントラセン)、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒドハロゲン化樹脂、及びこれらの変性物のようなポリマー化合物と、例えば5,5_−ジパーフルオロヘキシルカルボニル−2,2_:5_,2_:5_,2_−クアテルチオフェン(DFHCO−4T)、DFH−4T、DFCO−4T、P(NDI2OD−T2)、PDI8−CN2、PDIF−CN2、F16CuPc、及びフラーレン、ナフタレン、ペリレン、並びにオリゴチオフェン誘導体のようなn型輸送有機低分子、オリゴマー、若しくはポリマーと、及び/又は、例えば酸化亜鉛(ZnO)及びケイ素のような無機半導体とを含み得る。
【0029】
ドレイン層112は半導体チャネル層110上に形成され、ドレイン層112は伝導性材料を含む。ドレイン層112は、カーボンナノチューブ層、隣接金属膜、隣接半導体膜、隣接透明伝導性酸化物、又は半導体ナノワイヤ層を含む。例えば、いくつかの実施例では、ドレイン層112は、半導体チャネル層110の頂部上に直接堆積された薄いPdメタライゼーションを含む。他実施例では、ドレイン層112は例えば金のような金属を含む。他実施例では、ドレイン層はナノチューブ層を含む。いくつかの実装では、半導体デバイス100のサイズは、ドレイン層112内の個別のナノチューブを利用することにより低減(又は最小化)し得る。当該ナノチューブは金属電極に接続される。
【0030】
本明細書に記載のデバイス構成は、透明半導体デバイス100として具体化することができる。ゲート層102としてはシリコンバックゲートではなく、ゲート層102は、インジウムスズ酸化物のような光学的に透明な伝導性材料、又は透明絶縁基板101上に堆積される薄いSWNT膜であり得る。そして透明ゲート層102は、光学的に透明な誘電体層104により覆われ、光学的に透明なメモリ層106が後続し、希薄な浸透性ソース層108が後続し、上述のような当該デバイス層の残りが後続する。透明伝導性材料はまた、ドレイン層112に対して、透明伝導性酸化物層が後続する薄いナノチューブ膜又は2層の薄金属のように使用することができる。いくつかの実施例では、絶縁基板101、ゲート層102、誘電体層104、メモリ層106、ソース層108、半導体チャネル層110、及びドレイン層112はすべて光学的に透明である。記載の構成はまた、ソース層、ドレイン層、及びゲート層のためにSWNT膜を使用する必要がある可撓性トランジスタの製造にとっても受け入れ可能である。可撓性誘電体層104、可撓性メモリ層106が可撓性絶縁基板101上に構成される。いくつかの実施例では、絶縁基板101、ゲート層102、誘電体層104、メモリ層106、ソース層108、半導体チャネル層110、及びドレイン層112はすべて可撓性である。
【0031】
次に図4を参照すると、他の一の半導体デバイス400の非限定的な一実施例の断面の2次元概略図(厚さは縮尺どおりではない)が示される。頂部ゲート半導体デバイス400は以下の層を含む。すなわち、絶縁基板101、ゲート層102、誘電体層104、メモリ層106、コンタクトパッド111、ソース層108、半導体チャネル層110、及びドレイン層112である。絶縁基板101は、絶縁基板101上に形成されるドレイン層112を絶縁する。半導体材料を含む半導体チャネル層110がドレイン層112上に形成される。ソース層108は、半導体チャネル層110上に形成される。ソース層108は、引き続き堆積される層がソース層108と当該ソース層が形成された層との双方に直接接触できるようにパーフォレーションが入れられる。ソース層108の少なくとも一部がコンタクトパッド111と接触する。メモリ層106が、ソース層108にわたって、これと接触してかつ半導体チャネル層110と接触して形成される。誘電体層104がメモリ層106上に形成され、ゲート層102が誘電体層104上に形成される。いくつかの実施例では、それぞれが金属電極によって直接接触する個別のナノチューブ又はナノチューブバンドルを含むソース層108が、半導体デバイス400のサイズを低減又は最小化するべく使用される。
【0032】
次に図5を参照すると、図1に示した半導体デバイス100の一実施例に対するサイクル輸送曲線500が示される。半導体デバイス100は、変性ドープp型Siを含むゲート層102、BCBを含むメモリ層106、カーボンナノチューブ希薄ネットワークを含むナノチューブソース層108、パラジウムを含むコンタクトパッド111、ポリ(9,9−ジオクチルフルオレン−コ−N−(4−ブチルフェニル)ジフェニルアミン)(TFB)を含む半導体チャネル層110、及び金を含むドレイン層112を含む。
【0033】
図5に見られるように、半導体デバイス100(図1)のオン状態にあるドレイン電流(I)502とオフ状態にあるI504とのオン/オフ比は、4桁よりも大きい。約−5Vのドレイン・ソース間電圧(VSD)において、オン状態電流502は0.035mmのピクセルサイズに対して約0.8μAであり、約2.3mA/cmの電流密度に対応する。なお、半導体チャネル層110(図1)への注入はナノチューブソース層108(図1)とドレイン層112(図1)との重なり面積全体にわたって生じるので、ちょうど有機発光ダイオード及び有機太陽電池に対するように、面積電流密度が明確に画定される。半導体デバイス100の低い駆動電圧が有機薄膜トランジスタに対する改良点である。
【0034】
図5がサイクル輸送曲線500を示すのと同様のデバイスでは、ナノチューブソース材料内のサブミクロン微粒子が、ナノチューブソース層108とドレイン層112との間の複数の直接短絡それぞれの前に、半導体チャネル層110をいかに薄く作ることができるかを制限し、当該デバイスを動作不能にした。当該実施例の厚さが少なくとも350nmにある半導体チャネル層110が、当該直接短絡を防止した。いくつかの実施例では、半導体チャネル層110の厚さは約1から2nmまで小さい。半導体チャネル層110の厚さは、例えば約1nmから約5000nmの範囲にある。なお、横型有機FETに対しては、350nmのチャネル長さには高価な高解像度パターニングが必要となる。ソース材料微粒子の削減/低減により、(高電流を駆動する能力によって示される)オン状態チャネル抵抗ゆえにデバイス動作に有利となる依然として高い電流密度が実現可能でありながら、半導体チャネル層110を薄く作ることができる。これにより、読み出し速度が改良されて半導体デバイス100の電力消費が低減される。
【0035】
サイクル輸送曲線500からは、−100Vから+100Vのゲート電圧スキャンに対する約157Vのヒステリシスが示される。大きなヒステリシスは不揮発性メモリアプリケーションに対して有用である。ここで使用される大きなゲート電圧は、ゲートリーク電流を防止するべく約200nmの厚さを有する熱酸化物を含む誘電体層104(図1)に起因する。必要なゲート電圧は、誘電体層104の厚さを低減することにより、メモリ特性に妥協することなく大幅に低減する必要がある。
【0036】
本実施例では、約12nm厚のBCB層が、メモリ層106(図1)として機能する電荷蓄積層として設計された。BCBが選択されたのは、商業的に入手可能、処理が容易、及び硬化後安定だからである。Si−O結合及び芳香環を含むSi系ポリマーとして、良好な安定性をもって優秀な同時2極性電荷蓄積を有するBCBが示されている。サイクル輸送曲線の方向は、当該ヒステリシスの起点を示す。pチャネルを含む半導体デバイス100に対しては、当該チャネル近くの誘電体における電荷蓄積によって、反時計回り方向すなわち低いバックスイープ電流(低BSC)ヒステリシスが生じる。実際のところ、半導体デバイスのサイクル輸送曲線には強い低BSCヒステリシスが見られる。これは、電荷蓄積が当該ヒステリシスの起点であることを示す。
【0037】
当該ヒステリシスがメモリ層106における電荷蓄積に起因することをさらに実証するべく、異なるゲート電圧(V)範囲にわたるサイクル輸送曲線600を図6に示す。図6に示される傾向は、当該スキャンにおいて「ターンバックポイント」ゲート電圧に従うしきい電圧のシフトである。シフトのメカニズムは、以下の静電気学に基づいて理解することができる。一般性を失うことなくVがその最も負の値にあることを仮定する。ゲート層102(図1)上に蓄積された負電荷をバランスさせるべく、ナノチューブソース層108(図1)及びメモリ層106(図1)双方は、補償量の正電荷を含む。ソース層108のカーボンナノチューブ上の正電荷は、半導体チャネル層110(図1)とのコンタクトバリアを押し下げる。これにより、pチャネルデバイスがそのオン状態となるような正孔注入が可能となる。ここで、ゲート電圧をゼロに向けてではあるが約−50Vまでのみスキャンする(図6の曲線602)。低下するVに応じ、ゲート層102上の負電荷と、ナノチューブソース層108及びメモリ層106の組み合わせ上の対応する正電荷とが低減されるが、メモリ層106上の電荷はトラップされて容易には排出されない。静電的な電荷バランスを維持するべく、ナノチューブソース層108のカーボンナノチューブ上の正電荷が優先的に排出されて、その半導体チャネル層110とのコンタクトバリアが引き上げられ、当該チャネルの迅速なオフへの切り替えが得られる。最初のターンバックポイント(−50V)において、トラップされた電荷のほとんどがメモリ層106内に維持されているので、再びVがより負となると、ナノチューブソース層108内の正電荷が急速に補充されて当該チャネルは再びオンにターンバックする。各偏位においてVが約−100Vに戻ると、当該挙動は任意のターンバックポイントに対して生じ、当該チャネルがオンになる見かけのしきい電圧は、当該スキャンが方向を変えてターンバックするVの近くに横たわるようにシフトする。図6のサイクル輸送曲線600により示されるように、メモリ層106は負電荷及び正電荷を蓄積することができるので、当該挙動は負及び正のVターンバックポイント双方に対して保持される。常に+100Vに戻るVスキャンに対する図7のサイクル輸送曲線700により、対称的挙動も示される。ここでは、当該チャネルがオフになる見かけのしきい電圧が当該ターンバックポイントの近くに横たわるようにシフトする。したがって、半導体デバイス100におけるヒステリシスは、Vターンバックポイントに応じてプログラム可能であり、スキャン範囲を図8のサイクル輸送曲線800により示されるように制限することによって事実上ゼロにすることさえ可能である。
【0038】
不揮発性半導体デバイスの各状態における安定性は有用である。図9は、半導体デバイス100(図1)の、オン状態及びオフ状態双方のそれぞれに対する安定性を示す。半導体デバイス100をそのオン状態に設定するべく、Vが100Vまでのスキャンがされた後、0Vまで戻るスキャンがされた。オフ状態は、Vがまず−100Vまでのスキャンがされ及び0Vまで戻るスキャンがされた。30分後、オン状態のソース・ドレイン間電流902は依然として、オフ状態のI904よりも3桁を超えて高かった。これは、当該BCB層の相対的に良好な電荷蓄積安定性を示す。しかしながら、BCBは典型的には電荷蓄積材料として使用されない。電荷の緩和により、メモリ層106(図1)に電荷損失がもたらされる。これは、オン状態I902の緩やかな減衰からわかる。オフ状態I904の増加に対応する。CNTsとの電荷交換に対して大きなバリアを示す電荷蓄積材料を使用することで、より安定した半導体デバイス100が可能となる。
【0039】
電荷蓄積層として機能するメモリ層106に含まれる材料は、ナノチューブソース層108との電荷交換に対するエネルギーバリアを示す材料である。当該バリアを克服して電荷をメモリ層106の中に(又はこれの外から)輸送することは、臨界しきい電圧ΔVと称されるゲート電圧Vの特徴的な最小変化を含む。当該臨界しきい電圧ΔVは、すでに電荷蓄積層106に蓄積された電荷から独立であり、かつ、当該蓄積された電荷の符号からも独立である。所定ゲート電圧VG0に対し、メモリ層106における電荷量がQであると仮定する。メモリ層106における電荷量QのQ+ΔQまでの増加は、ゲート電圧Vの対応する最小変化ΔVを含み、その結果ゲート電圧Vの新たな値はVG0+ΔVとなる。ゲート電圧Vが所定ゲート電圧VG0に戻ることは、対応的にメモリ層106における電荷量QがQに戻ることにならない。むしろ、メモリ層106における電荷量QがQに戻るには、ゲート電圧VがVG0−ΔVにまで低減される必要がある。したがって、任意の所定ゲート電圧VG0に対しては、ゲート電圧Vが±ΔV未満で変化する限り、メモリ層106の電荷状態は変わらない。半導体デバイス100は、メモリ素子として使用される場合、複数のメモリ状態を画定するヒステリシスに依存し、ひいては当該ヒステリシスがメモリ層106の異なる電荷状態を要求する。このため、使用される電荷蓄積材料の特徴(並びに誘電体層104の材料及び厚さ並びにメモリ層106の厚さ)である量±ΔVは、メモリ素子として使用される場合の半導体デバイス100に対する書き込み電圧及び消去電圧の下限を設定する。
【0040】
いくつかの実施例では、半導体デバイス100は、メモリ素子の代わりにトランジスタとして動作する。トランジスタにおいてはヒステリシスは望ましくない。しかしながら、カーボンナノチューブ縦型電界効果トランジスタ(CN−VFET)(メモリ層106なし)は一般に実質的なヒステリシスを示す。半導体デバイス100のメモリ層106は、半導体デバイス100がトランジスタとして動作する場合において、ゲート電圧の範囲が±ΔV未満に制限される限り、通常はメモリ層106なしで観測されるヒステリシス効果を緩和するのに役立つ。
【0041】
図8に戻ると、曲線800は、ヒステリシスが、BCBをメモリ層106(図1)に含めることによりゼロ近くにある一方、半導体デバイス100(図1)に適用されるゲート電圧の範囲を制限していることを実証する。図8に示されるように、約12nm厚のBCB層を有する約200nm厚のSiO誘電体層に対しては、ゲート電圧範囲が約<25Vのスパン(すなわち範囲±ΔVが当該条件下で約25V)に制限される場合、ヒステリシスがほとんど存在しない。したがって、半導体デバイス100がメモリ素子として動作する場合に観測されるヒステリシスは、半導体デバイス100が、制限されたゲート電圧スパンのトランジスタとして動作する場合に緩和される。さらに、当該ほぼヒステリシスなしの動作は、半導体デバイス100に適用される初期ゲート電圧(約>25V)によって、任意の所望ゲート電圧の近くに生じるようにプログラムすることができる。これは、図8におけるシフトした曲線800により実証されている。
【0042】
しかしながら、半導体デバイス100においてほぼヒステリシスなしの動作を許容する制限されたゲート電圧範囲はまた、当該デバイスにおけるオフ電流に対するオン電流の比も制限する。トランジスタにおいては大きなオン/オフ電流比が望ましいので、当該目的のため、大きな電圧スイングを許容する大きな±ΔVを有してこれによりさらにオン及びオフを行う(そのオン/オフ比を増大させる)メモリ層が望ましい。電荷蓄積層106は、ゲート電圧が臨界しきいゲート電圧を超える場合にのみ、ソース層108と電荷蓄積層106との間の電荷交換が生じるようにされる。これにより、プログラム可能しきい電圧を有するヒステリシスなしトランジスタとして動作する。
【0043】
誘電体層104(例えば酸化ケイ素及び窒化ケイ素)における電荷トラップゆえに、(意図的に使用されるメモリ層106を有しない)CN−VFETにおいて有害なヒステリシスが生じる。当該電荷トラップも電荷を蓄積し、これにより当該デバイスにヒステリシスを誘導し得る。しかしながら、電荷交換に対するエネルギーバリア及び対応する±ΔVが十分に画定された値であり得る意図的に使用されるメモリ層106の場合とは異なり、当該誘電体に関する電荷交換に対するバリアは可変かつ小さく、小さな有効±ΔVをもたらす。これは、当該デバイスにおいて、ヒステリシスなしゲート電圧スキャン範囲及び対応するヒステリシスなしオン/オフ電流比を限定する。大きな±ΔV(約>25V)を目的として選択された電荷蓄積層106を組み込むことは、例えば当該電荷蓄積層としてBCBを使用する半導体デバイス100において、上述のように、半導体デバイス100が約<25Vの制限されたゲート電圧スパンにおいてトランジスタとして動作する場合、半導体デバイス100の性能が向上する。
【0044】
図10を参照すると、BCB電荷蓄積層106(曲線1002に対応)を含むメモリ素子のサイクル輸送曲線1000と、電荷蓄積層なしの2つの対照CN−VFETのそれとの対比が示される。デバイスはすべて、200nm厚熱酸化物層を有するp−Si基板上にビルドされた。第1対照デバイス(曲線1004に対応)は未処理SiO誘電体層上にビルドされた。第2対照デバイス(曲線1006に対応)に対しては、酸化物表面が商業的に入手可能な撥水剤(RainX)によって処理されて当該酸化物表面が疎水性にされた。当該3つのデバイスに対し、他のすべてのパラメータは同一であった。−100Vから+100Vのゲート電圧スキャン範囲に対しては、本メモリ素子のヒステリシス(曲線1002)は約157Vであったが、対照デバイス(BCBなし)のヒステリシスはそれぞれ約98V及び約64V(曲線1004及び1006)である。本メモリ素子は、アップスキャン(Vg=+100Vから開始)とダウンスキャン(Vg=−100Vから開始)とが対称的なヒステリシスを示し、負電荷及び正電荷双方に対するBCBの良好な電荷蓄積能力が実証された。対照デバイスにおけるヒステリシス(曲線1004及び1006)にオフセットがあるのは、見かけ上同等の効率を有する正孔をトラップするBCBとは対照的に、SiOは電子のトラップにより支配されるからである。
【0045】
ここで図11を参照すると、本開示の様々な実施例に係る半導体デバイス100(図1)を製造する方法が示される。図11のフローチャート1100が、本明細書に記載の半導体デバイス100の製造を実施するべく用いられる多くの異なるステップの一例を与えるに過ぎないことが理解される。ブロック1110では、ゲート層102(図1)が基板101(図1)上に形成され、ブロック1120では、誘電体層104(図1)がゲート層102上に形成される。ブロック1130では、メモリ層106(図1)が誘電体層104上に形成される。メモリ層106は、自己組織化単分子層、溶液を介して堆積されたポリマー、又は、例えばポリメチルメタクリレート(PMMA)層に埋め込まれたAuナノ粒子のような、ナノ粒子が埋め込まれた溶液を介して堆積されたポリマーを含む。いくつかの実施例では、フローティングゲート202(図2)が誘電体層104及び/又はメモリ層106に含まれる。
【0046】
ブロック1140では、ソース層108(図1)がメモリ層106上に形成される。ソース層108は、例えば単数又は複数のカーボンナノチューブの電気的浸透性ネットワーク、グラフェン層、一以上の金属及び/若しくは半導体ナノワイヤ、又は、パーフォレーションを有するように構成された伝導体、半導体、若しくは半金属である。当該パーフォレーションは、フォトリソグラフィ的に画定されたマスク若しくは自己組織化ナノ粒子により画定されたマスクを通しての蒸着、マスキング及びエッチングが後続する連続膜の堆積、プラズマのアクティベーション及び/若しくは衝撃あり若しくはなしでの、溶液化学により若しくは反応種により(例えば部分的酸化により)行われるエッチングのような、しかしこれらに限られない処理による。当該場合において、ナノチューブソース層108は少なくとも一つのナノチューブを含む。ソース層108は、ソース層108及び当該ソース層が形成された層(例えばメモリ層106)双方と直接接触する引き続き堆積される層を許容するべくパーフォレーションが入れられる。
【0047】
ブロック1150では、ソース層108の少なくとも一部と接触するコンタクトパッド111(図1)が形成される。例えば、コンタクトパッド111は、ナノチューブソース層108の少なくとも一部上に形成される。また、いくつかの実施例では、ナノチューブソース層108との電気的接触が、ナノチューブソース層108を形成する前にコンタクトパッド111をメモリ層106上に堆積することによって形成される。
【0048】
ブロック1160では、半導体チャネル層110(図1)が、ソース層108及びメモリ層106双方に接触するように、ソース層108の他の一部に形成される。半導体チャネル層110の厚さ(すなわち半導体デバイス100のチャネル長さ)は、半導体チャネル層110を堆積する方法、例えばスピンコーティング、熱蒸着、及び/又は他の様々な薄膜堆積技術の一以上、における処理パラメータにより決定される。いくつかの実施例では、半導体チャネル層110は、例えば抵抗熱蒸着、スパッタリング、スピンコーティング、インクジェット印刷、蒸気ジェット印刷、ドロップキャスティング、電気化学堆積、又は当該チャネル層厚さにわたる精細な制御を与える他の手段のような薄膜堆積技術によりソース層108上に形成される。いくつかの実施例では、半導体チャネル層110は、単分子層(例えば約1nm)もの薄さ若しくは数百ナノメートル厚(例えば約500nm)以上、又はこれらの間の様々な厚さの一つであり、厚さ制御は堆積パラメータにより与えられる。有意なのは、ソース層108を被覆する半導体チャネル層110の厚さが半導体デバイス100のチャネル長さを画定するということである。
【0049】
基板は、半導体チャネル層110の結晶性を向上させるべく当該堆積の間加熱され得るか又はアモルファス相を達成するべく室温に保持される。堆積パラメータは、例えば抵抗熱蒸着型堆積方法の間に成長速度を増大させることによって、当該チャネル層のアモルファス相パーセントを増大させるべく変更することができる。なお、当該デバイスの縦型アーキテクチャに起因して、いくつかの実施例では、アモルファスチャネル層は好ましくは、粒界を通る短絡経路を防止する。アモルファス相が室温条件及び高成長速度で達成できない場合、より高温かつより低成長速度で、より小さな膜対膜の結晶サイズを成長させることでより「アモルファス類似」の膜が可能となり、これによりアモルファス膜の利益が得られる。代替的に、半導体デバイス100は、必要とされる場合には、後の蒸着加熱サイクルを受けて半導体チャネル層110の結晶性を改良することができる。
【0050】
ブロック1170では、ドレイン層112(図1)が半導体チャネル層110上に形成される。ドレイン層112は、例えば一以上のカーボンナノチューブの一層、隣接金属膜、隣接半導体膜、隣接透明伝導性酸化物、又は一以上の半導体ナノワイヤの一層である。
【0051】
図11のフローチャートが実行の具体的順序を示しているが、当該実行順序は描かれているものと異なってよい。例えば、2以上のブロックの実行順序は図示の順序に対してスクランブルしてもよい。また、図11に連続して示される2以上のブロックを、同時に又は一部同時に実行してよい。さらに、いくつかの実施例では、図11に示されるブロックの一以上をスキップ又は省いてよい。当該バリエーションのすべては本開示の範囲内にある。
【0052】
図4に戻ると、本開示の様々な実施例に係る頂部ゲート半導体デバイス400を製造するべくフローチャート1100のブロックが並べ替えられる。例えば、ドレイン層112が基板101上に形成され、半導体チャネル層110がドレイン層112上に形成される。ソース層108が半導体チャネル層110上に形成される。ソース層108の少なくとも一部がコンタクトパッド111と接触する。メモリ層106がソース層108上に形成されて半導体チャネル層110と接触する。誘電体層104がメモリ層106上に形成され、ゲート層102が誘電体層104上に形成される。
【0053】
その準1次元形状ゆえに、ナノチューブソース層108を構成する複数ナノチューブは、本質的なゲート電界向上を与える。これにより、比較的低いゲート電圧において(メモリ層106が電荷蓄積材料を含む場合)メモリ層106との電荷交換が容易になる。加えて、当該電荷蓄積材料との電荷交換の大部分は、ナノチューブソース層108から直接のものであって、半導体チャネル層110を媒介したものではない。これは、メモリ層106の電荷蓄積材料のバンド構造特性が、半導体チャネル層110のために使用される半導体材料から独立した当該ナノチューブに対して最適化されることを意味する。半導体デバイス100の縦型チャネルアーキテクチャ及び異なる動作モードにより、易動度と当該誘電体層の粗度との結合が排除される。さらに、縦型チャネルアーキテクチャにより、集積回路(IC)及び/又はメモリチップの高い充填密度が可能となる。これは、低密度及び/又は高解像度パターニングの追加費用を有する横型チャネルアーキテクチャと対照的である。
【0054】
メモリ層106に電荷蓄積層を含む半導体デバイス100に対しては、キャリアの高易動度及びメモリ層106への効率的(低ゲート電圧)電荷注入双方が可能となる。高易動度により、メモリの高速読み出しを目的としてオン状態チャネル抵抗を低減することができる。加えて、メモリ層106に電荷を効率的に注入できる能力により、当該メモリのための低い書き込み電圧及び消去電圧を実現することができる。
【0055】
半導体膜においてキャリアの低易動度を有する横型チャネル有機TFTとは対照的に、半導体デバイス100は、高い読み取り速度並びに低い書き込み電圧及び消去電圧を有する。横型チャネル有機TFTのオン状態では、伝導性チャネルを形成するゲート電界により誘導された電荷は、当該界面の平面に垂直な方向において、ゲート誘電体と半導体膜との界面の最初の数ナノメートル内に蓄積する。当該界面が粗い(すなわちRMS粗度が数ナノメートル又は数十ナノメートルのオーダー以上である)場合、当該超薄型伝導性チャネルにおけるキャリア易動度は、大幅にすなわち桁違いに低減される。OTFTのための入手可能な有機材料がすでに低易動度の場合、書き込み電圧及び消去電圧を低減する電荷蓄積層との界面を粗くすることにより当該易動度をさらに危うくすることは筋が通らなくなる。
【0056】
なお、比、濃度、量、及び他の数値データは本明細書において範囲の形式で表現される。当該範囲の形式が、便宜及び簡潔のため使用され、したがって、当該範囲の限界として明示的に記載された当該数値のみならず、各数値及び下位範囲が明示的に記載されているかのように当該範囲内に包含される個別の数値又は下位範囲もすべて含む柔軟な態様で解釈されるべきであることを理解されたい。説明上、「約0.1%から約5%」との濃度範囲は、明示的に記載された濃度である約0.1wt%から約5wt%のみならず、当該示された範囲内の個別の濃度(例えば1%、2%、3%、及び4%)及び下位範囲(例えば0.5%、1.1%、2.2%、3.3%、及び4.4%)も含むものと解釈するべきである。用語「約」は、数値の有意な数字に従う伝統的な丸めを含み得る。加えて、句「約「x」から「y」」は「約「x」から約「y」」を含む。
【0057】
強調すべきなのは、本開示の上記実施例は実施の可能な例に過ぎず、本開示の原理を明確に理解するための記載に過ぎないということである。本開示の上記実施例に対して、本開示の要旨及び原理から実質的に逸脱することなく多くのバリエーション及び変形例が可能である。当該修正例及びバリエーションのすべては、本開示の範囲内において本明細書に含まれることが意図される。

【特許請求の範囲】
【請求項1】
半導体デバイスであって、
基板上に形成されるゲート層と、
前記ゲート層上に形成される誘電体層と、
前記誘電体層上に形成されるメモリ層と、
前記メモリ層上に形成されるソース層であって、前記ソース層は電気的浸透性であってパーフォレーションを有するソース層と、
前記ソース層上に形成される半導体チャネル層であって、前記半導体チャネル層は前記ソース層及び前記メモリ層と接触し、前記ソース層及び前記半導体チャネル層はゲート電圧チューナブル電荷注入バリアを形成する半導体チャネル層と、
前記半導体チャネル層上に形成されるドレイン層と
を含む半導体デバイス。
【請求項2】
半導体デバイスであって、
基板上に形成されるドレイン層と、
前記ドレイン層上に形成される半導体チャネル層と、
前記半導体チャネル層上に形成されて前記半導体チャネル層と接触するソース層であって、前記ソース層は電気的浸透性かつパーフォレーションを有するソース層と、
前記ソース層上に形成されるメモリ層であって、前記半導体チャネル層は前記ソース層及び前記メモリ層と接触し、前記ソース層及び前記半導体チャネル層はゲート電圧チューナブル電荷注入バリアを形成するメモリ層と、
前記メモリ層上に形成される誘電体層と、
前記誘電体層上に形成されるドレイン層と
を含む半導体デバイス。
【請求項3】
前記基板は絶縁基板である、請求項1又は2に記載の半導体デバイス。
【請求項4】
前記絶縁基板は、絶縁表面層を有する伝導性基板を含む、請求項3に記載の半導体デバイス。
【請求項5】
前記ゲート層は有機伝導性又は半導体材料を含む、請求項1又は2に記載の半導体デバイス。
【請求項6】
前記ゲート層は無機伝導性又は半導体材料である、請求項1又は2に記載の半導体デバイス。
【請求項7】
前記誘電体層は無機又は有機絶縁材料を含む、請求項1又は2に記載の半導体デバイス。
【請求項8】
前記メモリ層は電荷蓄積層である、請求項1又は2に記載の半導体デバイス。
【請求項9】
前記電荷蓄積層は、前記ソース層と前記電荷蓄積層との間の電荷交換が、ゲート電圧が臨界しきいゲート電圧を超えるときにのみ生じるように構成される、請求項8に記載の半導体デバイス。
【請求項10】
前記半導体デバイスは、プログラム可能なしきい電圧を有する、ヒステリシスなしのトランジスタとして動作する、請求項9に記載の半導体デバイス。
【請求項11】
前記メモリ層は強誘電体層である、請求項1又は2に記載の半導体デバイス。
【請求項12】
誘電体材料に完全に取り囲まれるフローティングゲートをさらに含む、請求項1又は2に記載の半導体デバイス。
【請求項13】
前記メモリ層は前記フローティングゲートを含む、請求項12に記載の半導体デバイス。
【請求項14】
前記メモリ層は、自己組織化単分子層、ポリマー、又は埋め込まれたナノ粒子を有するポリマーを含む、請求項1又は2に記載の半導体デバイス。
【請求項15】
前記ソース層は複数カーボンナノチューブのネットワークである、請求項1又は2に記載の半導体デバイス。
【請求項16】
前記ソース層はグラフェンを含む、請求項1又は2に記載の半導体デバイス。
【請求項17】
前記ソース層は、金属又は半導体の複数ナノワイヤのネットワークである、請求項1又は2に記載の半導体デバイス。
【請求項18】
前記ソース層は、パーフォレーションを有するべく構成される伝導体又は半導体の層である、請求項1又は2に記載の半導体デバイス。
【請求項19】
前記半導体チャネル層の価電子バンド縁端又は最高被占軌道準位が、前記ソース層の仕事関数の約−1.5eVから約+1.5eVの範囲内にある、請求項1又は2に記載の半導体デバイス。
【請求項20】
前記半導体チャネル層の伝導バンド縁端又は最低被占軌道準位が、前記ソース層の仕事関数の約−1.5eVから約+1.5eVの範囲内にある、請求項1又は2に記載の半導体デバイス。
【請求項21】
前記半導体チャネル層は有機半導体材料を含む、請求項1又は2に記載の半導体デバイス。
【請求項22】
前記半導体チャネル層は線形縮合多環芳香族化合物を含む、請求項21に記載の半導体デバイス。
【請求項23】
前記半導体チャネル層は、銅フタロシアニン(CuPc)系化合物、アゾ化合物、ペリレン系化合物、及びこれらの誘導体からなる群から選択される顔料を含む、請求項21に記載の半導体デバイス。
【請求項24】
前記半導体チャネル層は、ヒドラゾン化合物、トリフェニルメタン系化合物、ジフェニルメタン系化合物、スチルベン系化合物、アリルビニル化合物、ピラゾリン系化合物、トリフェニルアミン誘導体(TPD)、アリルアミン化合物、低分子量アミン誘導体(a−NPD)、2,2’,7,7’−テトラキス(ジフェニルアミノ)−9,9’−スピロビフルオレン(スピロ−TAD)、N,N’−ジ(1−ナフチル)−N,N’−ジフェニル−4,4’−ジアモノビフェニル(スピロ−NPB)、4,4’,4’’−トリス[N−3−メチルフェニル−N−フェニルアミノ]トリフェニルアミン(mMTDATA)、2,2’,7,7’−テトラキス(2,2−ジフェニルビニル)−9,9−スピロビフルオレン(スピロ−DPVBi)、4,4’−ビス(2,2−ジフェニルビニル)ビフェニル(DPVBi)、(8−キニノリノラト)アルミニウム(Alq)、トリス(8−キノリノラト)アルミニウム(Alq3)、トリス(4−メチル−8キノリノラト)アルミニウム(Almq3)、及びこれらの誘導体からなる群から選択される低分子化合物を含む、請求項21に記載の半導体デバイス。
【請求項25】
前記半導体チャネル層は、ポリチオフェン、ポリ(p−フェニレンビニレン)(PPV)、ビフェニル基含有ポリマー、ジアルコキシ基含有ポリマー、アルコキシフェニルPPV、フェニルPPV、フェニル/ジアルコシキPPVコポリマー、ポリ(2−メトキシ−5−(2’−エチルヘキシルオキシ)−1,4−フェニレンビニレン)(MEH−PPV)、ポリ(エチレンジオキシチオフェン)(PEDOT)、ポリ(スチレンスルホン酸)(PSS)、ポリ(アニリン)(PAM)、ポリ(N−ビニルカルバゾール)、ポリ(N−ビニルカルバゾール)、ポリ(ビニルピレン)、ポリ(ビニルアントラセン)、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒドハロゲン化樹脂、及びこれらの変性物からなる群から選択されるポリマー化合物を含む、請求項21に記載の半導体デバイス。
【請求項26】
前記半導体チャネル層は、5,5_−ジパーフルオロヘキシルカルボニル−2,2_:5_,2_:5_,2_−クアテルチオフェン(DFHCO−4T)、DFH−4T、DFCO−4T、P(NDI2OD−T2)、PDI8−CN2、PDIF−CN2、F16CuPc、及びフラーレン、ナフタレン、ペリレン、並びにオリゴチオフェン誘導体からなる群から選択されるn型輸送有機低分子、オリゴマー、又はポリマーを含む、請求項21に記載の半導体デバイス。
【請求項27】
前記半導体チャネル層は無機半導体を含む、請求項1又は2に記載の半導体デバイス。
【請求項28】
前記ドレイン層は少なくとも一つのカーボンナノチューブを含む、請求項1又は2に記載の半導体デバイス。
【請求項29】
前記ドレイン層は隣接半導体又は金属膜を含む、請求項1又は2に記載の半導体デバイス。
【請求項30】
前記ドレイン層は隣接透明伝導性酸化物を含む、請求項1又は2に記載の半導体デバイス。
【請求項31】
前記ドレイン層は複数の半導体ナノワイヤを含む、請求項1又は2に記載の半導体デバイス。
【請求項32】
前記ソース層は一以上のナノチューブ又はナノワイヤであり、各ナノチューブ又はナノワイヤは伝導性又は半導体コンタクトにより直接接触される、請求項1又は2に記載の半導体デバイス。
【請求項33】
前記基板、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層はすべて光学的に透明である、請求項1又は2に記載の半導体デバイス。
【請求項34】
前記基板、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層はすべて可撓性である、請求項1又は2に記載の半導体デバイス。
【請求項35】
方法であって、
基板上にゲート層を形成することと、
前記ゲート層上に誘電体層を形成することと、
前記誘電体層上にメモリ層を形成することと、
前記メモリ層上にソース層を形成することであって、前記ソース層は電気的浸透性及びパーフォレーションを有することと、
前記ソース層上及び前記メモリ層の少なくとも一部上に半導体チャネル層を形成することと、
前記半導体チャネル層上にドレイン層を形成することと
を含む方法。
【請求項36】
方法であって、
基板上にドレイン層を形成することと、
前記ドレイン層上に半導体チャネル層を形成することと、
前記半導体チャネル層上にソース層を形成することであって、前記ソース層は電気的浸透性及びパーフォレーションを有することと、
前記ソース層上及び前記半導体チャネル層の少なくとも一部上に形成されたメモリ層を形成することと、
前記メモリ層上に誘電体層を形成することと、
前記誘電体層上にドレイン層を形成することと
を含む方法。
【請求項37】
誘電体材料に完全に取り囲まれるフローティングゲートを形成することをさらに含む、請求項35又は36に記載の方法。
【請求項38】
前記フローティングゲートは前記メモリ層内に形成される、請求項37に記載の方法。
【請求項39】
前記ソース層は複数カーボンナノチューブのネットワークである、請求項35又は36に記載の方法。
【請求項40】
前記ソース層はグラフェンを含む、請求項35又は36に記載の方法。
【請求項41】
前記ソース層は、金属又は半導体の複数ナノワイヤのネットワークである、請求項35又は36に記載の方法。
【請求項42】
前記ドレイン層は複数カーボンナノチューブのネットワークである、請求項35又は36に記載の方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【公表番号】特表2013−521664(P2013−521664A)
【公表日】平成25年6月10日(2013.6.10)
【国際特許分類】
【出願番号】特願2012−556259(P2012−556259)
【出願日】平成23年3月4日(2011.3.4)
【国際出願番号】PCT/US2011/027155
【国際公開番号】WO2011/109693
【国際公開日】平成23年9月9日(2011.9.9)
【出願人】(507371168)ユニバーシティ オブ フロリダ リサーチ ファンデーション インコーポレーティッド (38)
【Fターム(参考)】