電流−モード利得分割デュアル−パスＶＣＯ
【課題】大きな電圧制御オシレータ（ＶＣＯ）利得を効率的に取り扱うための技術の提供。
【解決手段】ＶＣＯの中心周波数を調節する平均制御電流を供給するための低速高利得パス、及び通常動作の間ＶＣＯ周波数を調節する瞬間的な制御電流を供給するための高速低利得パス、を利用する。１つのデザインでは、ＶＣＯは、電圧−電流コンバータ２５２、電流増幅器２５４、総和器２５６、及び電流制御オシレータ（ＩＣＯ）２６０を含む。電圧−電流コンバータは、制御電圧ＶＣＴＲＬを受け取り、そして第１電流Ｉ１と第２電流Ｉ２とを発生する。電流増幅器は、第１電流を増幅しそしてフィルタし、そして第３電流Ｉ３を発生する。総和器は、第２電流と第３電流を合算し、そして制御電流を発生する。ＩＣＯは、制御電流ＣＴＲＬを受け取り、そして制御電流により決定される周波数を有するオシレータ信号を発生する。
【解決手段】ＶＣＯの中心周波数を調節する平均制御電流を供給するための低速高利得パス、及び通常動作の間ＶＣＯ周波数を調節する瞬間的な制御電流を供給するための高速低利得パス、を利用する。１つのデザインでは、ＶＣＯは、電圧−電流コンバータ２５２、電流増幅器２５４、総和器２５６、及び電流制御オシレータ（ＩＣＯ）２６０を含む。電圧−電流コンバータは、制御電圧ＶＣＴＲＬを受け取り、そして第１電流Ｉ１と第２電流Ｉ２とを発生する。電流増幅器は、第１電流を増幅しそしてフィルタし、そして第３電流Ｉ３を発生する。総和器は、第２電流と第３電流を合算し、そして制御電流を発生する。ＩＣＯは、制御電流ＣＴＲＬを受け取り、そして制御電流により決定される周波数を有するオシレータ信号を発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、電子回路に係わり、そしてより具体的には、オシレータ及び位相固定ループ（ＰＬＬ：phase-locked loop）に関する。
【０００２】
［米国特許法３５§１１９による優先権の主張］
特許に関する本出願は、米国特許仮出願番号第６０／７５８，４６８号、名称“超低供給電圧位相固定ループ・アプリケーションのための電圧制御オシレータ（ＶＣＯ）周波数を中心に合わせつつＶＣＯ利得Ｋｖｃｏを削減するデュアル−パス方法（A dual-path method of reducing Voltage Controlled Oscillator(VCO) gain Kvco while centering VCO frequency for ultra low supply voltage Phase Locked Loop application）”、２００６年１月１１日出願、に優先権を主張し、本出願の譲受人に譲渡され、そして本明細書中に引用によってその全体が取り込まれている。
【背景技術】
【０００３】
オシレータ及び位相固定ループは、多くの電子回路の不可欠な部品であり、そして通信回路において特に重要である。例えば、ディジタル・システムは、同期回路（例えば、フリップ−フロップ）をトリガするためにクロック信号を使用する。送信機及び受信機システムは、それぞれ周波数アップコンバージョン及びダウンコンバージョンのためにローカル・オシレータ（ＬＯ：local oscillator）信号を使用する。無線通信システム中の無線デバイス（例えば、セルラ電話機）は、ディジタル回路のためのクロック信号と送信機及び受信機システムのためのＬＯ信号を一般的に使用する。クロック信号とＬＯ信号は、オシレータを用いて発生され、そしてそれらの周波数は、多くの場合位相固定ループを用いて制御される。
【０００４】
電圧制御オシレータ（ＶＣＯ：voltage-controlled oscillator）は、制御電圧を用いて変化させることができる発信周波数を有するオシレータである。ＶＣＯは、広い範囲にわたり自身の発信周波数を変化させる能力を有するように設計されることができる。この広い同調範囲は、（１）ＶＣＯが要求される周波数で又は周波数の要求される範囲で動作することが可能であることを保証するために、そして（２）構成要素の許容誤差、集積回路（ＩＣ：integrated circuit）のプロセス変動、温度、電圧供給変動、及びその他に起因する発信周波数の変化を補償するために、要求されることがある。
【０００５】
大きなＶＣＯ利得は、広い同調範囲を実現するために一般的に必要とされる。ＶＣＯ利得は、ＶＣＯの同調範囲をそのＶＣＯに対する制御電圧範囲により割り算したものにおおよそ等しい。大きなＶＣＯ利得は、様々な有害な効果を引き起こすことがある。第１に、ＶＣＯがＰＬＬにおいて使用される場合に、大きなＶＣＯ利得は、一般的に広いループ・フィルタ帯域幅を結果としてもたらし、それはループ安定性を危うくする。一定のループ・フィルタ帯域幅を維持し、そして不安定性を回避するために、小さなチャージ・ポンプ電流及び／又は大きなループ・フィルタ・キャパシタのいずれかが、ＰＬＬにおいて使用されることができる。これは、結果としてチャージ・ポンプに対する信号対ノイズ比の低減と大きなオン−チップ・キャパシタのための面積ペナルティをもたらす。第２に大きなＶＣＯ利得は、大きな利得により増幅されようとしているＰＬＬ内の回路ブロック（例えば、チャージ・ポンプ及びループ・フィルタ）からのノイズを結果としてもたらし、それは結果としてＶＣＯ出力におけるより多くのジターをもたらす。これらの全ての有害な効果は、望ましくない。大きなＶＣＯ利得に関連する問題は、制御電圧範囲がさらに制限されるため低電圧アプリケーションにおいてさらに明らかである。
【０００６】
それゆえ、大きなＶＣＯ利得を効率的に取り扱うためのそして良い性能を実現するための技術に対するこの分野における必要性がある。
【発明の概要】
【０００７】
電流モード・デュアル・パスを使用して大きなＶＣＯ利得を効率的に取り扱うための技術が、本明細書中に記載される。本技術は、（１）ＶＣＯの中心周波数を調節する平均制御電流を供給するための低速高利得パス、及び（２）通常動作の間ＶＣＯ周波数を調節する瞬間的なすなわち高速制御電流を供給するための高速低利得パス、を利用する。高利得パスは、大きなＶＣＯ利得に関係するが、遅くそしてこれゆえにＰＬＬループ・ダイナミックスに影響を及ぼさない。低利得パスは、より小さなＶＣＯ利得に関係し、通常動作のあいだ係わり、そしてＰＬＬループ・ダイナミックスに影響を及ぼす。ＶＣＯは、そのように本質的に２つのＶＣＯ利得からなるデュアル−パスＶＣＯ利得を有し、それらは低周波数及び高周波数において適用可能である。
【０００８】
ある実施形態では、ＶＣＯは、電圧−電流コンバータ、電流増幅器、総和器、及び電流制御オシレータ（ＩＣＯ）を含む。電圧−電流コンバータは、制御電圧を受け取り、そして第１電流と第２電流とを発生する。電流増幅器は、該第１電流を増幅しそしてフィルタし、そして第３電流を発生する。総和器は、該第２電流と該第３電流とを合算し、そして制御電流を発生する。ＩＣＯは、該制御電流を受け取り、そして該制御電流により決定される周波数を有するオシレータ信号を発生する。該電圧−電流コンバータ、該電流増幅器、及び該総和器は、例えば、電界効果型トランジスタ（ＦＥＴ）を用いて、効果的に与えられることができる。
【０００９】
ある実施形態では、ＰＬＬは、上に説明されたＶＣＯ、分周器、位相−周波数検出器、及びループ・フィルタを含む。分周器は、該オシレータ信号を分周し、そしてフィードバック信号を供給する。位相−周波数検出器は、該フィードバック信号と基準信号との位相を比較し、そして検出器信号を供給する。該ループ・フィルタは、検出器信号をフィルタし、そして該制御電圧を供給する。ＰＬＬループ特性は、高速低利得パスにより与えられるより小さなＶＣＯ利得に基づいて設計されることができる。
【００１０】
本発明の様々な態様及び実施形態は、下記にさらに詳細に記述される。
【図面の簡単な説明】
【００１１】
【図１】古典的なＰＬＬを示す図である。
【図２】大きなＶＣＯ利得を効率的に取り扱うことが可能な新規なＰＬＬを示す図である。
【図３】電流モード・デュアル−パス電圧−電流コンバータを示す図である。
【図４Ａ】図３のコンバータのｓ−ドメイン・モデルを示す図である。
【図４Ｂ】デュアル−パスＶＣＯ利得のプロットを示す図である。
【図５】デュアル−パスＶＣＯ利得を持つＶＣＯを有するＰＬＬの動作を示す図である。
【図６】無線デバイスのブロック図を示す図である。
【発明を実施するための形態】
【００１２】
本発明の特徴及び本質は、図面を使用して以下に述べる詳細な説明から、さらに明確になるであろう。図面では、同じ参照符号は一貫して対応するものを識別する。
【００１３】
用語“具体例の”は、“例、事例、又は実例として働くこと”を意味するように本明細書中では使用される。“具体例の”として本明細書中で記載されたどの実施形態又はデザインも、その他の実施形態又はデザインに対して好ましい又は優位であるとして解釈される必要はない。
【００１４】
図１は、古典的なＰＬＬ１００を示す図であり、それは位相−周波数検出器（ＰＦＤ：phase-frequency detector）１１０、チャージ・ポンプ（ＣＰ：charge pump）１２０、ループ・フィルタ（ＬＦ：loop filter）１３０、電圧制御オシレータ（ＶＣＯ：voltage-controlled oscillator）１４０、及び分周器１７０を含む。ＶＣＯ１４０は、電圧−電流コンバータ（Ｖ２Ｉ）１５０及び電流制御オシレータ（ＩＣＯ：current-controlled oscillator）１６０を含む。
【００１５】
ＩＣＯ１６０は、コンバータ１５０からの制御電流によって決定される周波数を有するオシレータ信号を発生する。分周器１７０は、オシレータ信号を係数Ｎで分周し、そしてフィードバック信号を供給する、ここで、Ｎ≧１である。位相−周波数検出器１１０は、基準信号とフィードバック信号とを受け取り、２つの信号の位相を比較し、そして２つの信号間の位相差／誤差を指示する検出器信号を供給する。チャージ・ポンプ１２０は、検出された位相誤差に比例する誤差信号を発生する。ループ・フィルタ１３０は、誤差信号をフィルタし、そしてＶＣＯ１４０に対する制御電圧を供給する。ループ・フィルタ１３０は、フィードバック信号の位相又は周波数が、基準信号の位相又は周波数に固定されるように制御電圧を調整する。コンバータ１５０は、制御電圧をＩＣＯ１６０に対する制御電流に変換する。
【００１６】
ＶＣＯ１４０は、広い同調範囲を有することができ、そしてＶＣＯ利得は大きいことがある。様々なデザインが、大きなＶＣＯ利得を取り扱うために使用されることができる。１つの従来のデザインでは、ディジタル・キャリブレーションは、ＶＣＯ周波数を中心に合わせるために実行されることができる。このデザインでは、基準電圧は、ＶＣＯに与えられ、そして基準電流に変換される。キャリブレーション電流は、ディジタル−アナログ・コンバータで発生され、そしてＩＣＯに対する制御電流を発生させるために基準電流と合算される。基準電圧は、ＶＣＯに対する公称（すなわち、中心）制御電圧を表す。キャリブレーション電流は、基準電圧の印加でＩＣＯが所望の周波数の近くで動作するように選択される。実際に、キャリブレーション電流は、ＩＣＯの周波数を中心に合わせるオフセットを与える。これは、次に小さな利得が電圧−電流コンバータに対して使用されることを可能にし、それは、通常動作の間のＶＣＯ利得を低減する。このデザインは、追加の回路、例えば、正確な（例えば、バンドギャップ）電圧基準、ＤＡＣ、及びディジタル・キャリブレーション回路、を使用する。その上、キャリブレーションが電源投入時に１回だけ実行される場合には、キャリブレートされた周波数は、温度及び供給電圧変動のような動作環境の変化のためにドリフトすることがある。
【００１７】
別の１つの従来のデザインでは、２つの制御電圧がＶＣＯに対して発生される。このデザインでは、ループ・フィルタからの低利得制御電圧は、基準電圧に対して比較され、そして結果の誤差電圧は、高利得制御電圧を得るために統合される。基準電圧は、ＶＣＯに対する公称制御電圧を表す。高利得制御電圧は、ＩＣＯを所望の周波数に移動させるために使用される。実際に、高利得制御電圧は、ＶＣＯの周波数を中心に合わせるオフセットを与える。これは次に、より小さな利得が低利得制御電圧に使用されることを可能にし、それは通常動作の間のＶＣＯ利得を低減する。このデザインは、同様に追加の回路、例えば、正確な（例えば、バンドギャップ）電圧基準及び統合器を与えるための演算増幅器、を使用する。その上、低利得制御電圧に対するパスの帯域幅は、ループ安定性を確実にするためにそしてＰＬＬループ・ダイナミックスを混乱させることを回避するために注意深く設計される必要がある。
【００１８】
大きなＶＣＯ利得を効率的に取り扱うための新規な技術が本明細書中に説明される。その技術は、上に説明された従来デザインの欠点を回避しつつ良い性能を提供することが可能である。その技術は、２つのパス：高速低利得パスと並行して低速高利得パス：を利用することにより大きなＶＣＯ利得を取り扱う。高利得パスは、平均制御電流を与え、それはＶＣＯの中心周波数を調節する。低利得パスは、瞬間的な制御電流すなわち高速制御電流を与え、それは通常動作の間ＶＣＯ周波数を調節する。高利得パスは、大きなＶＣＯ利得に関係するが、遅く、そしてこのためにＰＬＬループ・ダイナミックスに影響を及ぼさない。低利得パスは、より小さなＶＣＯ利得に関係し、通常動作の間に必然的に含まれ、そしてＰＬＬループ・ダイナミックスに影響を及ぼす。
【００１９】
図２は、大きなＶＣＯ利得を効率的に取り扱うことが可能な新規なＰＬＬ２００の１実施形態のブロック図を示す。ＰＬＬ２００は、位相−周波数検出器２１０、チャージ・ポンプ２２０、ループ・フィルタ２３０、電圧制御オシレータ２４０、及び分周器２７０を含む。ＶＣＯ２４０は、電流モード・デュアル−パス電圧−電流コンバータ２５０及び電流制御オシレータ２６０を含む。
【００２０】
位相−周波数検出器２１０、チャージ・ポンプ２２０、ループ・フィルタ２３０及びＩＣＯ２６０は、図１中のそれぞれ、位相−周波数検出器１１０、チャージ・ポンプ１２０、ループ・フィルタ１３０、及びＩＣＯ１６０に対して上に記述されたように動作する。位相−周波数検出器２１０、チャージ・ポンプ２２０、及びループ・フィルタ２３０は、本技術において公知のいずれかのデザインを用いて与えられることができる。例えば、位相−周波数検出器２１０は、アーリー−レイト（early-late）検出器であり得て、それはフィードバック信号が基準信号に対して早いか遅れているかどうかを判断する。ループ・フィルタ２３０は、１次のループ・フィルタ又はある別のループ・フィルタであり得る。ＩＣＯ２６０は、様々なオシレータ・デザイン（例えば、コルピッツ・オシレータ、リング・オシレータ、遅延ライン・オシレータ、及びその他）を用いて与えられることができ、そしてディジタル回路系、又はアナログ回路系、又は両方のタイプの回路系で与えられることができる。ＩＣＯ２６０は、しかも高周波数（ＲＦ：radio frequency）、中間周波数（ＩＦ：intermediate frequency）及びその他のような任意の周波数で動作するように設計されることができる。ＩＣＯ２６０のデザインは、ＩＣＯがそこで使用されるアプリケーションに依存することがある。例えば、ＩＣＯ２６０は、ディジタル回路系のためのクロック信号を発生するオシレータであり得る。ＩＣＯ２６０は、同様に周波数ダウンコンバージョン及び／又はアップコンバージョンのために使用されるＬＯ信号を発生するＲＦオシレータであり得る。
【００２１】
図２に示された実施形態では、コンバータ２５０は、電圧−電流コンバータ２５２、低帯域幅電流増幅器２５４、及び総和器２５６を含む。電圧−電流コンバータ２５２は、ループ・フィルタ２３０から制御電圧ＶＣＴＲＬを受け取り、そして第１電流Ｉ１と第２電流Ｉ２を発生する。一般に、第１電流Ｉ１は、第２電流Ｉ２に等しいか、それよりも大きいか、それよりも小さい。電流増幅器２５４は、ｍの利得で第１電流Ｉ１を増幅し、増幅された電流をフィルタし、そして第３電流Ｉ３を供給する。電流増幅器２５４は、低帯域幅を有し、そして通常動作の間ＰＬＬループ・ダイナミックスに影響を及ぼさない。総和器２５６は、第２電流Ｉ２と第３電流Ｉ３とを合算し、そしてＩＣＯ２６０に対して制御電流ＩＣＴＲＬを供給する。
【００２２】
図２に示された実施形態では、コンバータ２５０は、２つのパス：高速低利得パス２８０と低速高利得パス２８２を有する。この実施形態では、高速低利得パス２８０は、１の利得を有しそしてフィルタしない、そして低速高利得パス２８２は、ｍの利得そして低帯域幅電流増幅器２５４により与えられるフィルタリングを有する。ＶＣＯ利得は、そのように２つのパスへと分割される。パス２８０は、低ＶＣＯ利得パスに対応し、それは通常動作の間のＶＣＯの瞬間的な周波数を調節する。パス２８２は、高ＶＣＯ利得パスに対応し、それはＶＣＯの中心周波数をゆっくりと調節する。ＶＣＯ利得分割は、電圧−電流変換の後で行われる。これは、コンバータ２５０の効率的な実行を可能にし、そして下記に記述されるように、他の利点を提供することができる。
【００２３】
図３は、電流モード・デュアル−パス電圧−電流コンバータ２５０ａの概略図を示し、それは図２のコンバータ２５０の１実施形態である。この実施形態では、コンバータ２５０ａは、電圧−電流コンバータ３１０、高速低利得電流ミラー３２０、及び低速高利得電流ミラー３３０を含む。コンバータ２５０ａは、Ｎ−チャネル電界効果トランジスタ（Ｎ−ＦＥＴ）とＰ−チャネルＦＥＴ（Ｐ−ＦＥＴ）の両者を有する相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）で与えられる。
【００２４】
電圧−電流コンバータ３１０は、Ｎ−ＦＥＴ３１２と３１４を含み、それは並列に接続されそして回路のグランドに接続された自身のソースを有する。Ｎ−ＦＥＴ３１２と３１４のゲートは、一緒に接続され、そして図２のループ・フィルタ２３０から制御電圧ＶＣＴＲＬを受け取る。
【００２５】
高速低利得電流ミラー３２０は、Ｐ−ＦＥＴ３２２と３２４を含み、それらは電流ミラーとして接続される。Ｐ−ＦＥＴ３２２は、電源供給電圧ＶＤＤに接続されたソース、自身のドレインに接続されたゲート、及びＮ−ＦＥＴ３１２のドレインに接続されたドレインを有する。Ｐ−ＦＥＴ３２４は、供給電圧に接続されたソース、Ｐ−ＦＥＴ３２２のゲートに接続されたゲート、及び電流合算ノードに接続されたドレインを有する。
【００２６】
低速高利得電流ミラー３３０は、Ｐ−ＦＥＴ３３２と３３４を含み、それらは電流ミラーとして接続される。Ｐ−ＦＥＴ３３２は、供給電圧に接続されたソース、自身のドレインに接続されたゲート、及びＮ−ＦＥＴ３１４のドレインに接続されたドレインを有する。Ｐ−ＦＥＴ３３４は、供給電圧に接続されたソース、Ｐ−ＦＥＴ３３２のゲートに接続されたゲート、及び電流合算ノードに接続されたドレインを有する。キャパシタ３２６は、Ｐ−ＦＥＴ３３２と３３４のゲートに接続された１端子と、供給電圧に接続された別の端子を有する。電流合算ノードは、ＩＣＯのための制御電流ＩＣＴＲＬを供給する。
【００２７】
電圧−電流コンバータ３１０に関して、Ｎ−ＦＥＴ３１２と３１４は、制御電圧ＶＣＴＲＬを受け取り、それぞれＩ１とＩ２のドレイン電流を発生する。ドレイン電流と制御電圧との間の変換関数は、Ｎ−ＦＥＴ３１２と３１４の特性により決定される。図３に示されたように、Ｎ−ＦＥＴ３１２と３１４とが１Ｘの同じ大きさでありそして同じゲート−ソース電圧ＶＧＳを有する場合には、Ｉ１はＩ２に等しい。
【００２８】
電流ミラー３２０に関して、Ｐ−ＦＥＴ３２２のドレイン電流は、Ｎ−ＦＥＴ３１２のドレイン電流に等しい。Ｐ−ＦＥＴ３２４のドレイン電流は、Ｐ−ＦＥＴ３２２のドレイン電流に等しい、というのはＰ−ＦＥＴ３２２と３２４が１Ｘの同じ大きさと同じＶＧＳ電圧を有するからである。これゆえ、Ｐ−ＦＥＴ３２４は、電流合算ノードにＩ１のドレイン電流を供給する。電流ミラー３２０は、いかなる無効の素子（寄生素子を除く）をも含まず、そしてそれゆえ高速である。
【００２９】
電流ミラー３３０に関して、Ｐ−ＦＥＴ３３２のドレイン電流は、Ｎ−ＦＥＴ３１４のドレイン電流に等しい。Ｐ−ＦＥＴ３３４のドレイン電流は、Ｐ−ＦＥＴ３３２のドレイン電流のｍ倍である、というのは２つのＰ−ＦＥＴが同じＶＧＳ電圧を有し、そしてＰ−ＦＥＴ３３４がｍ・Ｘの大きさを有するのに対して、Ｐ−ＦＥＴ３３２は１Ｘの大きさを有するからである。Ｐ−ＦＥＴ３３４は、電流合算ノードにＩ３＝ｍ・Ｉ１のドレイン電流を供給する。電流ミラー３３０は、キャパシタ３２６を含み、それはＰ−ＦＥＴ３３２と３３４のゲートにおける電圧の速い変化を防止する。そのように、ドレイン電流Ｉ３は、キャパシタ３２６のサイズと他の因子により決定される遅いレートで変化する。
【００３０】
図３は、少数のＦＥＴと１つのキャパシタを使用する電流モード・デュアル−パス電圧−電流コンバータ２５０ａの有効な実施形態を示す。電圧−電流変換は、２つのＮ−ＦＥＴ３１２と３１４を用いて実行される。高速低利得パスは、２つのＰ−ＦＥＴ３２２と３２４とからなる第１電流ミラーを用いて与えられる。低速高利得パスは、２つのＰ−ＦＥＴ３３２と３３４及び１つのキャパシタ３２６からなる第２電流ミラーを用いて与えられる。第２電流ミラーは、ｍの一定利得での電流増倍を提供する。電流合算ノードは、Ｐ−ＦＥＴ３２４と３３４のドレイン電流を上手く合算し、そして制御電流を供給する。
【００３１】
図３は、ＣＭＯＳで実装される、電流モード・デュアル−パス電圧−電流コンバータ２５０の１つの実施形態を示す。一般に、コンバータ２５０は、様々なデザインで与えられることができる。電圧−電流変換、増幅、フィルタリング、及び合算機能は、複数の回路を用いて明示的に実行されることができる、又は非明示的に実行されることができる。例えば、電流合算は、複数の回路出力を一緒に接続することにより達成されることができる。複数の機能は、しかも所定の回路内に統合されることができる。例えば、２つの電流ミラーは、統合されることができ、そして第１電流と第２電流とが、明確に発生されることはない。
【００３２】
図４Ａは、電流モード・デュアル−パス電圧−電流コンバータ２５０のｓ−ドメイン・モデル４００のブロック図を示す。モデル４００では、図２の低速高利得パス２８２は、図４Ａに示される変換関数を有するブロック４１０により表わされる。高速低利得パス２８０は、線４１２により表わされる。総和器２５６は、総和器４１４により表わされる。
【００３３】
電流モード・デュアル−パス電圧−電流コンバータ２５０に対するデュアル−パスＶＣＯ利得は、次式のように表わされることができる：
【数１】
【００３４】
ここで、ω０は図２の電流増幅器２５４の帯域幅であり、
Ｋｖｃｏは高速低利得パスだけのＶＣＯ利得であり、そして
Ｋ’ｖｃｏは低速高利得パスと高速低利得パスの両方でのＶＣＯ利得である。
【００３５】
Ｋ’ｖｃｏは、全ての周波数にわたり適用可能であるデュアル−パスＶＣＯ利得である。Ｋｖｃｏは、より高い周波数において適用可能なＶＣＯ利得であり、そしてＰＬＬループ・ダイナミックスに影響を及ぼす。
【００３６】
電流増幅器２５４の帯域幅ω０は、図３のキャパシタ３３６のサイズとＰ−ＦＥＴ３３２の相互コンダクタンスにより決定される。好適な容量値は、所望の帯域幅を実現するために選択されることができる。利得ｍは、様々な要因に基づいて選択されることができ、例えば、所望の性能、回路実施態様、及びその他である。もしｍが小さ過ぎる場合には、デュアル−パスＶＣＯ利得の利点は、最小であり得る。逆に、もしｍが大き過ぎる場合には、（ｍ＋１）・ω０のところのゼロ位置は、高過ぎることがあり、それはＰＬＬ安定性に悪影響を与えることがある。ある実施形態では、８の値がｍに対して使用される。その他の値も、ｍに対して同様に使用されることができる。
【００３７】
図４Ｂは、式（１）のデュアル−パスＶＣＯ利得のプロットを示す。図４Ｂと式（１）に示されるように、電流増幅器２５４の加算は、ＰＬＬループ利得に１つのポールと１つのゼロを加算する、それはＰＬＬの周りの総利得である。ポールは、ω０のところに位置し、そしてゼロは、（ｍ＋１）・ω０のところ位置する。低周波数において（例えば、ｓ→０）、ＶＣＯ利得は、（ｍ＋１）・Ｋｖｃｏとして近似されることができる。この大きなＶＣＯ利得は、ＩＣＯに対する平均制御電流を発生するために使用される。高周波数において、ＶＣＯ利得は、Ｋｖｃｏとして近似されることができる。この小さい方のＶＣＯ利得は、ロック条件の近くで使用され、そしてジターを低減することを助ける。ＰＬＬループ安定性は、（ｍ＋１）・ω０がＰＬＬループ利得帯域幅よりもはるかに小さくなるようにそして好ましくはループ・フィルタ２３０の前記ゼロよりも低くなるように設計することにより保証されることができる。
【００３８】
図５は、デュアル−パスＶＣＯ利得を持つＶＣＯを有するＰＬＬを動作させるためのプロセス５００の１つの実施形態を示す。ブロック５１０は、ＶＣＯの動作を示し、そしてブロック５２０は、残りのＰＬＬの動作を示す。
【００３９】
ブロック５１０のＶＣＯに関して、第１電流と第２電流は、制御電圧に基づいて発生される（ブロック５１２）。第１電流は、増幅されそしてフィルタされて、第３電流を発生する（ブロック５１４）。第２電流と第３電流は、合算されて、制御電流を発生する（ブロック５１６）。オシレータ信号は、制御電流によって決定される周波数を有するように発生される（ブロック５１８）。ブロック５１２，５１４と５１６は、図２のコンバータ２５０により実行されることができる。ブロック５１８は、ＩＣＯ２６０により実行されることができる。
【００４０】
ブロック５２０の残りのＰＬＬに関して、オシレータ信号は、フィードバック信号を発生するために分周される（ブロック５２２）。フィードバック信号と基準信号の位相は、検出器信号を発生するために比較される（ブロック５２４）。検出器信号は、制御電圧を発生させるためにループ・フィルタを用いてフィルタされる（ブロック５２６）。ブロック５２２，５２４と５２６は、図２のそれぞれ、分周器２７０、位相−周波数検出器２１０、そしてループ・フィルタ２３０により実行されることができる。チャージ・ポンプ２２０は、位相−周波数検出器２１０の一部として考えられることができる。
【００４１】
本明細書中に記述される技術は、制御電圧を電圧−電流変換した後でＶＣＯ利得を低速高利得パスと高速低利得パスへと分けることによって広い同調範囲と大きなＶＣＯ利得の問題に対処する。広い同調範囲は、ＶＣＯに対する平均制御電流を供給する低速高利得パスでサポートされる。高速低利得パスは、ロック条件の近くで使用されるより小さなＶＣＯ利得を供給する。より小さなＶＣＯ利得は、より小さなループ・フィルタ帯域幅の使用を可能にし、それはＰＬＬループ安定性を改善する。より小さなＶＣＯ利得は、しかもオシレータ信号におけるより小さなジターを結果としてもたらす。低速高利得パスと高速低利得パスとの間の利得比ｍは、固定でありそして満足のいくように決められる。この公知の関係は、他のＰＬＬループ・パラメータを決めることを容易にする。それに加えて、外部電圧基準は、この新規な技術で必要とされない。
【００４２】
本明細書中に記述された技術は、各種の低電圧アプリケーションに対して有利に使用されることができる。低電源電圧は、電力消費量削減を助けるために多くの電子回路に対して一般的に使用される。低電力消費は、バッテリーで電源を供給される携帯デバイスに対して特に好ましい。しかしながら、低供給電圧は、制御電圧範囲を同様に制限し、それは大きなＶＣＯ利得問題をさらにはっきりとさせる。本明細書中に記述される技術は、大きなＶＣＯ利得を取り扱うことが可能であり、それは低電圧アプリケーションにおいてより過酷になり得る。
【００４３】
本明細書中に記述された技術は、様々な電子回路に対して使用されることができる。無線通信デバイスに対する本技術の使用が、下記に述べられる。
【００４４】
図６は、無線通信システムにおける無線デバイス６００の１つの実施形態のブロック図を示す。無線デバイス６００は、セルラ電話機、端末、ＰＤＡ、ハンドセット、又はある他のデバイス又はデザインであり得る。無線通信システムは、符号分割多元接続（ＣＤＭＡ：Code Division Multiple Access）システム、時分割多元接続（ＴＤＭＡ：Time Division Multiple Access）システム、周波数分割多元接続（ＦＤＭＡ：Frequency Division Multiple Access）システム、移動通信のためのグローバル・システム（ＧＭＳ：Global System for Mobile Communications）システム、直交周波数分割多元接続（ＯＦＤＭＡ：Orthogonal Frequency Division Multiple Access）システム、等であり得る。
【００４５】
無線デバイス６００は、ディジタル・プロセッサ６１０とトランシーバ６３０を含み、それは双方向通信をサポートする。ディジタル・プロセッサ６１０は、１又はそれより多くの用途特定集積回路（ＡＳＩＣ：application specific integrated circuit）を用いて与えられることができ、そしてトランシーバ６３０は、１又はそれより多くのＲＦ集積回路（ＲＦＩＣ：RF integrated circuit）を用いて与えられることができる。
【００４６】
ディジタル・プロセッサ６１０の内部で、エンコーダ６１２は、送信されるデータを処理し（例えば、フォーマット化し、エンコードし、そしてインターリーブし）、そして変調器（Ｍｏd）６１４は、コード化されたデータをさらに処理して（例えば、変調し、そしてスクランブルして）データ・チップを生成する。トランシーバ６３０の内部で、送信（ＴＸ）ベースバンド・ユニット６３２は、ベースバンド処理、例えば、ディジタル−アナログ変換、フィルタリング、増幅、及びその他、を実行する。ミキサ６３４は、ベースバンド信号をＲＦへアップコンバートする。ＴＸ ＲＦユニット６３６は、信号調整、例えば、フィルタリング及び強度増幅、を実行して、ＲＦ変調された信号を発生する、その信号はアンテナ６４０を介して送信される。データ受信に関して、受信（ＲＸ）ＲＦユニット６４２は、アンテナ６４０から入力ＲＦ信号を受信し、そして信号調整、例えば、低雑音増幅及びフィルタリングを実行する。ミキサ６４４は、調整されたＲＦ信号をＲＦからベースバンドにダウンコンバートする。ＲＦベースバンド・ユニット６４６は、ベースバンド処理、例えば、フィルタリング、増幅、アナログ−ディジタル変換、等、を実行する。復調器（Ｄｍｏｄ）６１６は、ユニット６４６からの入力サンプルを処理し（例えば、逆スクランブルし、そして復調し）そしてシンボル推定値を与える。デコーダ６１８は、シンボル推定値を処理し（例えば、逆インターリーブし、そしてデコードし）そしてデコードされたデータを与える。一般に、データ・プロセッサ６１０とトランシーバ６３０による処理は、無線システムのデザインに依存する。
【００４７】
プロセッサ６２０は、様々なアプリケーション、例えば、ビデオ、オーディオ、グラフィックス、等、をサポートすることができる。コントローラ／プロセッサ６６０は、無線デバイス６００内の様々な処理ユニットの動作を管理する。メモリ６６２は、無線デバイス６００のためのプログラム・コードとデータを記憶する。
【００４８】
ＶＣＯ／ＰＬＬ６２２は、ディジタル・プロセッサ６１０内の処理ユニットに対するクロック信号を発生する。ＶＣＯ／ＰＬＬ６５０は、周波数アップコンバージョンのためにミキサ６３４によって使用される送信ＬＯ信号と周波数ダウンコンバージョンのためにミキサ６４４によって使用される受信ＬＯ信号とを発生する。ＶＣＯ６２２及び／又はＶＣＯ６５０は、大きなＶＣＯ利得を有することがあり、そして本明細書中に記述された技術を利用することができる。電流モード・デュアル−パス電圧−電流コンバータは、ＶＣＯ６２２に対して使用されることができ、ＶＣＯ利得を２つのパスへと分け、その結果、平均ＶＣＯ周波数は低速高利得パスを用いて制御されることができ、そして瞬間的なＶＣＯ周波数は高速低利得パスを用いて調節されることができる。電流モード・デュアル−パス電圧−電流コンバータは、ＶＣＯ６５０に対しても同様に使用されることができる。基準オシレータ６６４は、ＶＣＯ／ＰＬＬ６２２及び／又はＶＣＯ／ＰＬＬ６５０に対する基準信号を発生する。基準オシレータ６４４は、水晶発振器（ＸＯ：crystal oscillator）、電圧制御ＸＯ（ＶＣＸＯ）、温度補償ＸＯ（ＴＣＸＯ）、又はある別のタイプのオシレータであり得る。
【００４９】
本明細書中に記述されたＶＣＯとＰＬＬは、アナログＩＣ、ＲＦＩＣ、ＡＳＩＣ、ディジタル信号プロセッサ（ＤＳＰ）、ディジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロ−コントローラ、マイクロプロセッサ、及び他の電子ユニット、で与えられることができる。ＶＣＯとＰＬＬは、例えば、Ｎ−ＭＯＳ，Ｐ−ＭＯＳ，ＣＭＯＳ，ＢＪＴ，ＧａＡｓ，及びその他のような、様々なＩＣプロセスで与えられることができる。ＶＣＯとＰＬＬは、単体構成素子を用いて同様に与えられることができる。
【００５０】
開示された実施形態のこれまでの説明は、当業者が、本発明を作成する又は使用することを可能にするために提供される。これらの実施形態への様々な変形は、当業者に容易に明白にされるであろう、そして、ここで規定された一般的な原理は、本発明の精神又は範囲から逸脱することなく他の実施形態に適用されることができる。それゆえ、本発明は、本明細書中に示された実施形態に制限することを意図したものではなく、本明細書中に開示した原理及び新奇な機能と整合する最も広い範囲に適用されるものである。
【技術分野】
【０００１】
本明細書は、電子回路に係わり、そしてより具体的には、オシレータ及び位相固定ループ（ＰＬＬ：phase-locked loop）に関する。
【０００２】
［米国特許法３５§１１９による優先権の主張］
特許に関する本出願は、米国特許仮出願番号第６０／７５８，４６８号、名称“超低供給電圧位相固定ループ・アプリケーションのための電圧制御オシレータ（ＶＣＯ）周波数を中心に合わせつつＶＣＯ利得Ｋｖｃｏを削減するデュアル−パス方法（A dual-path method of reducing Voltage Controlled Oscillator(VCO) gain Kvco while centering VCO frequency for ultra low supply voltage Phase Locked Loop application）”、２００６年１月１１日出願、に優先権を主張し、本出願の譲受人に譲渡され、そして本明細書中に引用によってその全体が取り込まれている。
【背景技術】
【０００３】
オシレータ及び位相固定ループは、多くの電子回路の不可欠な部品であり、そして通信回路において特に重要である。例えば、ディジタル・システムは、同期回路（例えば、フリップ−フロップ）をトリガするためにクロック信号を使用する。送信機及び受信機システムは、それぞれ周波数アップコンバージョン及びダウンコンバージョンのためにローカル・オシレータ（ＬＯ：local oscillator）信号を使用する。無線通信システム中の無線デバイス（例えば、セルラ電話機）は、ディジタル回路のためのクロック信号と送信機及び受信機システムのためのＬＯ信号を一般的に使用する。クロック信号とＬＯ信号は、オシレータを用いて発生され、そしてそれらの周波数は、多くの場合位相固定ループを用いて制御される。
【０００４】
電圧制御オシレータ（ＶＣＯ：voltage-controlled oscillator）は、制御電圧を用いて変化させることができる発信周波数を有するオシレータである。ＶＣＯは、広い範囲にわたり自身の発信周波数を変化させる能力を有するように設計されることができる。この広い同調範囲は、（１）ＶＣＯが要求される周波数で又は周波数の要求される範囲で動作することが可能であることを保証するために、そして（２）構成要素の許容誤差、集積回路（ＩＣ：integrated circuit）のプロセス変動、温度、電圧供給変動、及びその他に起因する発信周波数の変化を補償するために、要求されることがある。
【０００５】
大きなＶＣＯ利得は、広い同調範囲を実現するために一般的に必要とされる。ＶＣＯ利得は、ＶＣＯの同調範囲をそのＶＣＯに対する制御電圧範囲により割り算したものにおおよそ等しい。大きなＶＣＯ利得は、様々な有害な効果を引き起こすことがある。第１に、ＶＣＯがＰＬＬにおいて使用される場合に、大きなＶＣＯ利得は、一般的に広いループ・フィルタ帯域幅を結果としてもたらし、それはループ安定性を危うくする。一定のループ・フィルタ帯域幅を維持し、そして不安定性を回避するために、小さなチャージ・ポンプ電流及び／又は大きなループ・フィルタ・キャパシタのいずれかが、ＰＬＬにおいて使用されることができる。これは、結果としてチャージ・ポンプに対する信号対ノイズ比の低減と大きなオン−チップ・キャパシタのための面積ペナルティをもたらす。第２に大きなＶＣＯ利得は、大きな利得により増幅されようとしているＰＬＬ内の回路ブロック（例えば、チャージ・ポンプ及びループ・フィルタ）からのノイズを結果としてもたらし、それは結果としてＶＣＯ出力におけるより多くのジターをもたらす。これらの全ての有害な効果は、望ましくない。大きなＶＣＯ利得に関連する問題は、制御電圧範囲がさらに制限されるため低電圧アプリケーションにおいてさらに明らかである。
【０００６】
それゆえ、大きなＶＣＯ利得を効率的に取り扱うためのそして良い性能を実現するための技術に対するこの分野における必要性がある。
【発明の概要】
【０００７】
電流モード・デュアル・パスを使用して大きなＶＣＯ利得を効率的に取り扱うための技術が、本明細書中に記載される。本技術は、（１）ＶＣＯの中心周波数を調節する平均制御電流を供給するための低速高利得パス、及び（２）通常動作の間ＶＣＯ周波数を調節する瞬間的なすなわち高速制御電流を供給するための高速低利得パス、を利用する。高利得パスは、大きなＶＣＯ利得に関係するが、遅くそしてこれゆえにＰＬＬループ・ダイナミックスに影響を及ぼさない。低利得パスは、より小さなＶＣＯ利得に関係し、通常動作のあいだ係わり、そしてＰＬＬループ・ダイナミックスに影響を及ぼす。ＶＣＯは、そのように本質的に２つのＶＣＯ利得からなるデュアル−パスＶＣＯ利得を有し、それらは低周波数及び高周波数において適用可能である。
【０００８】
ある実施形態では、ＶＣＯは、電圧−電流コンバータ、電流増幅器、総和器、及び電流制御オシレータ（ＩＣＯ）を含む。電圧−電流コンバータは、制御電圧を受け取り、そして第１電流と第２電流とを発生する。電流増幅器は、該第１電流を増幅しそしてフィルタし、そして第３電流を発生する。総和器は、該第２電流と該第３電流とを合算し、そして制御電流を発生する。ＩＣＯは、該制御電流を受け取り、そして該制御電流により決定される周波数を有するオシレータ信号を発生する。該電圧−電流コンバータ、該電流増幅器、及び該総和器は、例えば、電界効果型トランジスタ（ＦＥＴ）を用いて、効果的に与えられることができる。
【０００９】
ある実施形態では、ＰＬＬは、上に説明されたＶＣＯ、分周器、位相−周波数検出器、及びループ・フィルタを含む。分周器は、該オシレータ信号を分周し、そしてフィードバック信号を供給する。位相−周波数検出器は、該フィードバック信号と基準信号との位相を比較し、そして検出器信号を供給する。該ループ・フィルタは、検出器信号をフィルタし、そして該制御電圧を供給する。ＰＬＬループ特性は、高速低利得パスにより与えられるより小さなＶＣＯ利得に基づいて設計されることができる。
【００１０】
本発明の様々な態様及び実施形態は、下記にさらに詳細に記述される。
【図面の簡単な説明】
【００１１】
【図１】古典的なＰＬＬを示す図である。
【図２】大きなＶＣＯ利得を効率的に取り扱うことが可能な新規なＰＬＬを示す図である。
【図３】電流モード・デュアル−パス電圧−電流コンバータを示す図である。
【図４Ａ】図３のコンバータのｓ−ドメイン・モデルを示す図である。
【図４Ｂ】デュアル−パスＶＣＯ利得のプロットを示す図である。
【図５】デュアル−パスＶＣＯ利得を持つＶＣＯを有するＰＬＬの動作を示す図である。
【図６】無線デバイスのブロック図を示す図である。
【発明を実施するための形態】
【００１２】
本発明の特徴及び本質は、図面を使用して以下に述べる詳細な説明から、さらに明確になるであろう。図面では、同じ参照符号は一貫して対応するものを識別する。
【００１３】
用語“具体例の”は、“例、事例、又は実例として働くこと”を意味するように本明細書中では使用される。“具体例の”として本明細書中で記載されたどの実施形態又はデザインも、その他の実施形態又はデザインに対して好ましい又は優位であるとして解釈される必要はない。
【００１４】
図１は、古典的なＰＬＬ１００を示す図であり、それは位相−周波数検出器（ＰＦＤ：phase-frequency detector）１１０、チャージ・ポンプ（ＣＰ：charge pump）１２０、ループ・フィルタ（ＬＦ：loop filter）１３０、電圧制御オシレータ（ＶＣＯ：voltage-controlled oscillator）１４０、及び分周器１７０を含む。ＶＣＯ１４０は、電圧−電流コンバータ（Ｖ２Ｉ）１５０及び電流制御オシレータ（ＩＣＯ：current-controlled oscillator）１６０を含む。
【００１５】
ＩＣＯ１６０は、コンバータ１５０からの制御電流によって決定される周波数を有するオシレータ信号を発生する。分周器１７０は、オシレータ信号を係数Ｎで分周し、そしてフィードバック信号を供給する、ここで、Ｎ≧１である。位相−周波数検出器１１０は、基準信号とフィードバック信号とを受け取り、２つの信号の位相を比較し、そして２つの信号間の位相差／誤差を指示する検出器信号を供給する。チャージ・ポンプ１２０は、検出された位相誤差に比例する誤差信号を発生する。ループ・フィルタ１３０は、誤差信号をフィルタし、そしてＶＣＯ１４０に対する制御電圧を供給する。ループ・フィルタ１３０は、フィードバック信号の位相又は周波数が、基準信号の位相又は周波数に固定されるように制御電圧を調整する。コンバータ１５０は、制御電圧をＩＣＯ１６０に対する制御電流に変換する。
【００１６】
ＶＣＯ１４０は、広い同調範囲を有することができ、そしてＶＣＯ利得は大きいことがある。様々なデザインが、大きなＶＣＯ利得を取り扱うために使用されることができる。１つの従来のデザインでは、ディジタル・キャリブレーションは、ＶＣＯ周波数を中心に合わせるために実行されることができる。このデザインでは、基準電圧は、ＶＣＯに与えられ、そして基準電流に変換される。キャリブレーション電流は、ディジタル−アナログ・コンバータで発生され、そしてＩＣＯに対する制御電流を発生させるために基準電流と合算される。基準電圧は、ＶＣＯに対する公称（すなわち、中心）制御電圧を表す。キャリブレーション電流は、基準電圧の印加でＩＣＯが所望の周波数の近くで動作するように選択される。実際に、キャリブレーション電流は、ＩＣＯの周波数を中心に合わせるオフセットを与える。これは、次に小さな利得が電圧−電流コンバータに対して使用されることを可能にし、それは、通常動作の間のＶＣＯ利得を低減する。このデザインは、追加の回路、例えば、正確な（例えば、バンドギャップ）電圧基準、ＤＡＣ、及びディジタル・キャリブレーション回路、を使用する。その上、キャリブレーションが電源投入時に１回だけ実行される場合には、キャリブレートされた周波数は、温度及び供給電圧変動のような動作環境の変化のためにドリフトすることがある。
【００１７】
別の１つの従来のデザインでは、２つの制御電圧がＶＣＯに対して発生される。このデザインでは、ループ・フィルタからの低利得制御電圧は、基準電圧に対して比較され、そして結果の誤差電圧は、高利得制御電圧を得るために統合される。基準電圧は、ＶＣＯに対する公称制御電圧を表す。高利得制御電圧は、ＩＣＯを所望の周波数に移動させるために使用される。実際に、高利得制御電圧は、ＶＣＯの周波数を中心に合わせるオフセットを与える。これは次に、より小さな利得が低利得制御電圧に使用されることを可能にし、それは通常動作の間のＶＣＯ利得を低減する。このデザインは、同様に追加の回路、例えば、正確な（例えば、バンドギャップ）電圧基準及び統合器を与えるための演算増幅器、を使用する。その上、低利得制御電圧に対するパスの帯域幅は、ループ安定性を確実にするためにそしてＰＬＬループ・ダイナミックスを混乱させることを回避するために注意深く設計される必要がある。
【００１８】
大きなＶＣＯ利得を効率的に取り扱うための新規な技術が本明細書中に説明される。その技術は、上に説明された従来デザインの欠点を回避しつつ良い性能を提供することが可能である。その技術は、２つのパス：高速低利得パスと並行して低速高利得パス：を利用することにより大きなＶＣＯ利得を取り扱う。高利得パスは、平均制御電流を与え、それはＶＣＯの中心周波数を調節する。低利得パスは、瞬間的な制御電流すなわち高速制御電流を与え、それは通常動作の間ＶＣＯ周波数を調節する。高利得パスは、大きなＶＣＯ利得に関係するが、遅く、そしてこのためにＰＬＬループ・ダイナミックスに影響を及ぼさない。低利得パスは、より小さなＶＣＯ利得に関係し、通常動作の間に必然的に含まれ、そしてＰＬＬループ・ダイナミックスに影響を及ぼす。
【００１９】
図２は、大きなＶＣＯ利得を効率的に取り扱うことが可能な新規なＰＬＬ２００の１実施形態のブロック図を示す。ＰＬＬ２００は、位相−周波数検出器２１０、チャージ・ポンプ２２０、ループ・フィルタ２３０、電圧制御オシレータ２４０、及び分周器２７０を含む。ＶＣＯ２４０は、電流モード・デュアル−パス電圧−電流コンバータ２５０及び電流制御オシレータ２６０を含む。
【００２０】
位相−周波数検出器２１０、チャージ・ポンプ２２０、ループ・フィルタ２３０及びＩＣＯ２６０は、図１中のそれぞれ、位相−周波数検出器１１０、チャージ・ポンプ１２０、ループ・フィルタ１３０、及びＩＣＯ１６０に対して上に記述されたように動作する。位相−周波数検出器２１０、チャージ・ポンプ２２０、及びループ・フィルタ２３０は、本技術において公知のいずれかのデザインを用いて与えられることができる。例えば、位相−周波数検出器２１０は、アーリー−レイト（early-late）検出器であり得て、それはフィードバック信号が基準信号に対して早いか遅れているかどうかを判断する。ループ・フィルタ２３０は、１次のループ・フィルタ又はある別のループ・フィルタであり得る。ＩＣＯ２６０は、様々なオシレータ・デザイン（例えば、コルピッツ・オシレータ、リング・オシレータ、遅延ライン・オシレータ、及びその他）を用いて与えられることができ、そしてディジタル回路系、又はアナログ回路系、又は両方のタイプの回路系で与えられることができる。ＩＣＯ２６０は、しかも高周波数（ＲＦ：radio frequency）、中間周波数（ＩＦ：intermediate frequency）及びその他のような任意の周波数で動作するように設計されることができる。ＩＣＯ２６０のデザインは、ＩＣＯがそこで使用されるアプリケーションに依存することがある。例えば、ＩＣＯ２６０は、ディジタル回路系のためのクロック信号を発生するオシレータであり得る。ＩＣＯ２６０は、同様に周波数ダウンコンバージョン及び／又はアップコンバージョンのために使用されるＬＯ信号を発生するＲＦオシレータであり得る。
【００２１】
図２に示された実施形態では、コンバータ２５０は、電圧−電流コンバータ２５２、低帯域幅電流増幅器２５４、及び総和器２５６を含む。電圧−電流コンバータ２５２は、ループ・フィルタ２３０から制御電圧ＶＣＴＲＬを受け取り、そして第１電流Ｉ１と第２電流Ｉ２を発生する。一般に、第１電流Ｉ１は、第２電流Ｉ２に等しいか、それよりも大きいか、それよりも小さい。電流増幅器２５４は、ｍの利得で第１電流Ｉ１を増幅し、増幅された電流をフィルタし、そして第３電流Ｉ３を供給する。電流増幅器２５４は、低帯域幅を有し、そして通常動作の間ＰＬＬループ・ダイナミックスに影響を及ぼさない。総和器２５６は、第２電流Ｉ２と第３電流Ｉ３とを合算し、そしてＩＣＯ２６０に対して制御電流ＩＣＴＲＬを供給する。
【００２２】
図２に示された実施形態では、コンバータ２５０は、２つのパス：高速低利得パス２８０と低速高利得パス２８２を有する。この実施形態では、高速低利得パス２８０は、１の利得を有しそしてフィルタしない、そして低速高利得パス２８２は、ｍの利得そして低帯域幅電流増幅器２５４により与えられるフィルタリングを有する。ＶＣＯ利得は、そのように２つのパスへと分割される。パス２８０は、低ＶＣＯ利得パスに対応し、それは通常動作の間のＶＣＯの瞬間的な周波数を調節する。パス２８２は、高ＶＣＯ利得パスに対応し、それはＶＣＯの中心周波数をゆっくりと調節する。ＶＣＯ利得分割は、電圧−電流変換の後で行われる。これは、コンバータ２５０の効率的な実行を可能にし、そして下記に記述されるように、他の利点を提供することができる。
【００２３】
図３は、電流モード・デュアル−パス電圧−電流コンバータ２５０ａの概略図を示し、それは図２のコンバータ２５０の１実施形態である。この実施形態では、コンバータ２５０ａは、電圧−電流コンバータ３１０、高速低利得電流ミラー３２０、及び低速高利得電流ミラー３３０を含む。コンバータ２５０ａは、Ｎ−チャネル電界効果トランジスタ（Ｎ−ＦＥＴ）とＰ−チャネルＦＥＴ（Ｐ−ＦＥＴ）の両者を有する相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）で与えられる。
【００２４】
電圧−電流コンバータ３１０は、Ｎ−ＦＥＴ３１２と３１４を含み、それは並列に接続されそして回路のグランドに接続された自身のソースを有する。Ｎ−ＦＥＴ３１２と３１４のゲートは、一緒に接続され、そして図２のループ・フィルタ２３０から制御電圧ＶＣＴＲＬを受け取る。
【００２５】
高速低利得電流ミラー３２０は、Ｐ−ＦＥＴ３２２と３２４を含み、それらは電流ミラーとして接続される。Ｐ−ＦＥＴ３２２は、電源供給電圧ＶＤＤに接続されたソース、自身のドレインに接続されたゲート、及びＮ−ＦＥＴ３１２のドレインに接続されたドレインを有する。Ｐ−ＦＥＴ３２４は、供給電圧に接続されたソース、Ｐ−ＦＥＴ３２２のゲートに接続されたゲート、及び電流合算ノードに接続されたドレインを有する。
【００２６】
低速高利得電流ミラー３３０は、Ｐ−ＦＥＴ３３２と３３４を含み、それらは電流ミラーとして接続される。Ｐ−ＦＥＴ３３２は、供給電圧に接続されたソース、自身のドレインに接続されたゲート、及びＮ−ＦＥＴ３１４のドレインに接続されたドレインを有する。Ｐ−ＦＥＴ３３４は、供給電圧に接続されたソース、Ｐ−ＦＥＴ３３２のゲートに接続されたゲート、及び電流合算ノードに接続されたドレインを有する。キャパシタ３２６は、Ｐ−ＦＥＴ３３２と３３４のゲートに接続された１端子と、供給電圧に接続された別の端子を有する。電流合算ノードは、ＩＣＯのための制御電流ＩＣＴＲＬを供給する。
【００２７】
電圧−電流コンバータ３１０に関して、Ｎ−ＦＥＴ３１２と３１４は、制御電圧ＶＣＴＲＬを受け取り、それぞれＩ１とＩ２のドレイン電流を発生する。ドレイン電流と制御電圧との間の変換関数は、Ｎ−ＦＥＴ３１２と３１４の特性により決定される。図３に示されたように、Ｎ−ＦＥＴ３１２と３１４とが１Ｘの同じ大きさでありそして同じゲート−ソース電圧ＶＧＳを有する場合には、Ｉ１はＩ２に等しい。
【００２８】
電流ミラー３２０に関して、Ｐ−ＦＥＴ３２２のドレイン電流は、Ｎ−ＦＥＴ３１２のドレイン電流に等しい。Ｐ−ＦＥＴ３２４のドレイン電流は、Ｐ−ＦＥＴ３２２のドレイン電流に等しい、というのはＰ−ＦＥＴ３２２と３２４が１Ｘの同じ大きさと同じＶＧＳ電圧を有するからである。これゆえ、Ｐ−ＦＥＴ３２４は、電流合算ノードにＩ１のドレイン電流を供給する。電流ミラー３２０は、いかなる無効の素子（寄生素子を除く）をも含まず、そしてそれゆえ高速である。
【００２９】
電流ミラー３３０に関して、Ｐ−ＦＥＴ３３２のドレイン電流は、Ｎ−ＦＥＴ３１４のドレイン電流に等しい。Ｐ−ＦＥＴ３３４のドレイン電流は、Ｐ−ＦＥＴ３３２のドレイン電流のｍ倍である、というのは２つのＰ−ＦＥＴが同じＶＧＳ電圧を有し、そしてＰ−ＦＥＴ３３４がｍ・Ｘの大きさを有するのに対して、Ｐ−ＦＥＴ３３２は１Ｘの大きさを有するからである。Ｐ−ＦＥＴ３３４は、電流合算ノードにＩ３＝ｍ・Ｉ１のドレイン電流を供給する。電流ミラー３３０は、キャパシタ３２６を含み、それはＰ−ＦＥＴ３３２と３３４のゲートにおける電圧の速い変化を防止する。そのように、ドレイン電流Ｉ３は、キャパシタ３２６のサイズと他の因子により決定される遅いレートで変化する。
【００３０】
図３は、少数のＦＥＴと１つのキャパシタを使用する電流モード・デュアル−パス電圧−電流コンバータ２５０ａの有効な実施形態を示す。電圧−電流変換は、２つのＮ−ＦＥＴ３１２と３１４を用いて実行される。高速低利得パスは、２つのＰ−ＦＥＴ３２２と３２４とからなる第１電流ミラーを用いて与えられる。低速高利得パスは、２つのＰ−ＦＥＴ３３２と３３４及び１つのキャパシタ３２６からなる第２電流ミラーを用いて与えられる。第２電流ミラーは、ｍの一定利得での電流増倍を提供する。電流合算ノードは、Ｐ−ＦＥＴ３２４と３３４のドレイン電流を上手く合算し、そして制御電流を供給する。
【００３１】
図３は、ＣＭＯＳで実装される、電流モード・デュアル−パス電圧−電流コンバータ２５０の１つの実施形態を示す。一般に、コンバータ２５０は、様々なデザインで与えられることができる。電圧−電流変換、増幅、フィルタリング、及び合算機能は、複数の回路を用いて明示的に実行されることができる、又は非明示的に実行されることができる。例えば、電流合算は、複数の回路出力を一緒に接続することにより達成されることができる。複数の機能は、しかも所定の回路内に統合されることができる。例えば、２つの電流ミラーは、統合されることができ、そして第１電流と第２電流とが、明確に発生されることはない。
【００３２】
図４Ａは、電流モード・デュアル−パス電圧−電流コンバータ２５０のｓ−ドメイン・モデル４００のブロック図を示す。モデル４００では、図２の低速高利得パス２８２は、図４Ａに示される変換関数を有するブロック４１０により表わされる。高速低利得パス２８０は、線４１２により表わされる。総和器２５６は、総和器４１４により表わされる。
【００３３】
電流モード・デュアル−パス電圧−電流コンバータ２５０に対するデュアル−パスＶＣＯ利得は、次式のように表わされることができる：
【数１】
【００３４】
ここで、ω０は図２の電流増幅器２５４の帯域幅であり、
Ｋｖｃｏは高速低利得パスだけのＶＣＯ利得であり、そして
Ｋ’ｖｃｏは低速高利得パスと高速低利得パスの両方でのＶＣＯ利得である。
【００３５】
Ｋ’ｖｃｏは、全ての周波数にわたり適用可能であるデュアル−パスＶＣＯ利得である。Ｋｖｃｏは、より高い周波数において適用可能なＶＣＯ利得であり、そしてＰＬＬループ・ダイナミックスに影響を及ぼす。
【００３６】
電流増幅器２５４の帯域幅ω０は、図３のキャパシタ３３６のサイズとＰ−ＦＥＴ３３２の相互コンダクタンスにより決定される。好適な容量値は、所望の帯域幅を実現するために選択されることができる。利得ｍは、様々な要因に基づいて選択されることができ、例えば、所望の性能、回路実施態様、及びその他である。もしｍが小さ過ぎる場合には、デュアル−パスＶＣＯ利得の利点は、最小であり得る。逆に、もしｍが大き過ぎる場合には、（ｍ＋１）・ω０のところのゼロ位置は、高過ぎることがあり、それはＰＬＬ安定性に悪影響を与えることがある。ある実施形態では、８の値がｍに対して使用される。その他の値も、ｍに対して同様に使用されることができる。
【００３７】
図４Ｂは、式（１）のデュアル−パスＶＣＯ利得のプロットを示す。図４Ｂと式（１）に示されるように、電流増幅器２５４の加算は、ＰＬＬループ利得に１つのポールと１つのゼロを加算する、それはＰＬＬの周りの総利得である。ポールは、ω０のところに位置し、そしてゼロは、（ｍ＋１）・ω０のところ位置する。低周波数において（例えば、ｓ→０）、ＶＣＯ利得は、（ｍ＋１）・Ｋｖｃｏとして近似されることができる。この大きなＶＣＯ利得は、ＩＣＯに対する平均制御電流を発生するために使用される。高周波数において、ＶＣＯ利得は、Ｋｖｃｏとして近似されることができる。この小さい方のＶＣＯ利得は、ロック条件の近くで使用され、そしてジターを低減することを助ける。ＰＬＬループ安定性は、（ｍ＋１）・ω０がＰＬＬループ利得帯域幅よりもはるかに小さくなるようにそして好ましくはループ・フィルタ２３０の前記ゼロよりも低くなるように設計することにより保証されることができる。
【００３８】
図５は、デュアル−パスＶＣＯ利得を持つＶＣＯを有するＰＬＬを動作させるためのプロセス５００の１つの実施形態を示す。ブロック５１０は、ＶＣＯの動作を示し、そしてブロック５２０は、残りのＰＬＬの動作を示す。
【００３９】
ブロック５１０のＶＣＯに関して、第１電流と第２電流は、制御電圧に基づいて発生される（ブロック５１２）。第１電流は、増幅されそしてフィルタされて、第３電流を発生する（ブロック５１４）。第２電流と第３電流は、合算されて、制御電流を発生する（ブロック５１６）。オシレータ信号は、制御電流によって決定される周波数を有するように発生される（ブロック５１８）。ブロック５１２，５１４と５１６は、図２のコンバータ２５０により実行されることができる。ブロック５１８は、ＩＣＯ２６０により実行されることができる。
【００４０】
ブロック５２０の残りのＰＬＬに関して、オシレータ信号は、フィードバック信号を発生するために分周される（ブロック５２２）。フィードバック信号と基準信号の位相は、検出器信号を発生するために比較される（ブロック５２４）。検出器信号は、制御電圧を発生させるためにループ・フィルタを用いてフィルタされる（ブロック５２６）。ブロック５２２，５２４と５２６は、図２のそれぞれ、分周器２７０、位相−周波数検出器２１０、そしてループ・フィルタ２３０により実行されることができる。チャージ・ポンプ２２０は、位相−周波数検出器２１０の一部として考えられることができる。
【００４１】
本明細書中に記述される技術は、制御電圧を電圧−電流変換した後でＶＣＯ利得を低速高利得パスと高速低利得パスへと分けることによって広い同調範囲と大きなＶＣＯ利得の問題に対処する。広い同調範囲は、ＶＣＯに対する平均制御電流を供給する低速高利得パスでサポートされる。高速低利得パスは、ロック条件の近くで使用されるより小さなＶＣＯ利得を供給する。より小さなＶＣＯ利得は、より小さなループ・フィルタ帯域幅の使用を可能にし、それはＰＬＬループ安定性を改善する。より小さなＶＣＯ利得は、しかもオシレータ信号におけるより小さなジターを結果としてもたらす。低速高利得パスと高速低利得パスとの間の利得比ｍは、固定でありそして満足のいくように決められる。この公知の関係は、他のＰＬＬループ・パラメータを決めることを容易にする。それに加えて、外部電圧基準は、この新規な技術で必要とされない。
【００４２】
本明細書中に記述された技術は、各種の低電圧アプリケーションに対して有利に使用されることができる。低電源電圧は、電力消費量削減を助けるために多くの電子回路に対して一般的に使用される。低電力消費は、バッテリーで電源を供給される携帯デバイスに対して特に好ましい。しかしながら、低供給電圧は、制御電圧範囲を同様に制限し、それは大きなＶＣＯ利得問題をさらにはっきりとさせる。本明細書中に記述される技術は、大きなＶＣＯ利得を取り扱うことが可能であり、それは低電圧アプリケーションにおいてより過酷になり得る。
【００４３】
本明細書中に記述された技術は、様々な電子回路に対して使用されることができる。無線通信デバイスに対する本技術の使用が、下記に述べられる。
【００４４】
図６は、無線通信システムにおける無線デバイス６００の１つの実施形態のブロック図を示す。無線デバイス６００は、セルラ電話機、端末、ＰＤＡ、ハンドセット、又はある他のデバイス又はデザインであり得る。無線通信システムは、符号分割多元接続（ＣＤＭＡ：Code Division Multiple Access）システム、時分割多元接続（ＴＤＭＡ：Time Division Multiple Access）システム、周波数分割多元接続（ＦＤＭＡ：Frequency Division Multiple Access）システム、移動通信のためのグローバル・システム（ＧＭＳ：Global System for Mobile Communications）システム、直交周波数分割多元接続（ＯＦＤＭＡ：Orthogonal Frequency Division Multiple Access）システム、等であり得る。
【００４５】
無線デバイス６００は、ディジタル・プロセッサ６１０とトランシーバ６３０を含み、それは双方向通信をサポートする。ディジタル・プロセッサ６１０は、１又はそれより多くの用途特定集積回路（ＡＳＩＣ：application specific integrated circuit）を用いて与えられることができ、そしてトランシーバ６３０は、１又はそれより多くのＲＦ集積回路（ＲＦＩＣ：RF integrated circuit）を用いて与えられることができる。
【００４６】
ディジタル・プロセッサ６１０の内部で、エンコーダ６１２は、送信されるデータを処理し（例えば、フォーマット化し、エンコードし、そしてインターリーブし）、そして変調器（Ｍｏd）６１４は、コード化されたデータをさらに処理して（例えば、変調し、そしてスクランブルして）データ・チップを生成する。トランシーバ６３０の内部で、送信（ＴＸ）ベースバンド・ユニット６３２は、ベースバンド処理、例えば、ディジタル−アナログ変換、フィルタリング、増幅、及びその他、を実行する。ミキサ６３４は、ベースバンド信号をＲＦへアップコンバートする。ＴＸ ＲＦユニット６３６は、信号調整、例えば、フィルタリング及び強度増幅、を実行して、ＲＦ変調された信号を発生する、その信号はアンテナ６４０を介して送信される。データ受信に関して、受信（ＲＸ）ＲＦユニット６４２は、アンテナ６４０から入力ＲＦ信号を受信し、そして信号調整、例えば、低雑音増幅及びフィルタリングを実行する。ミキサ６４４は、調整されたＲＦ信号をＲＦからベースバンドにダウンコンバートする。ＲＦベースバンド・ユニット６４６は、ベースバンド処理、例えば、フィルタリング、増幅、アナログ−ディジタル変換、等、を実行する。復調器（Ｄｍｏｄ）６１６は、ユニット６４６からの入力サンプルを処理し（例えば、逆スクランブルし、そして復調し）そしてシンボル推定値を与える。デコーダ６１８は、シンボル推定値を処理し（例えば、逆インターリーブし、そしてデコードし）そしてデコードされたデータを与える。一般に、データ・プロセッサ６１０とトランシーバ６３０による処理は、無線システムのデザインに依存する。
【００４７】
プロセッサ６２０は、様々なアプリケーション、例えば、ビデオ、オーディオ、グラフィックス、等、をサポートすることができる。コントローラ／プロセッサ６６０は、無線デバイス６００内の様々な処理ユニットの動作を管理する。メモリ６６２は、無線デバイス６００のためのプログラム・コードとデータを記憶する。
【００４８】
ＶＣＯ／ＰＬＬ６２２は、ディジタル・プロセッサ６１０内の処理ユニットに対するクロック信号を発生する。ＶＣＯ／ＰＬＬ６５０は、周波数アップコンバージョンのためにミキサ６３４によって使用される送信ＬＯ信号と周波数ダウンコンバージョンのためにミキサ６４４によって使用される受信ＬＯ信号とを発生する。ＶＣＯ６２２及び／又はＶＣＯ６５０は、大きなＶＣＯ利得を有することがあり、そして本明細書中に記述された技術を利用することができる。電流モード・デュアル−パス電圧−電流コンバータは、ＶＣＯ６２２に対して使用されることができ、ＶＣＯ利得を２つのパスへと分け、その結果、平均ＶＣＯ周波数は低速高利得パスを用いて制御されることができ、そして瞬間的なＶＣＯ周波数は高速低利得パスを用いて調節されることができる。電流モード・デュアル−パス電圧−電流コンバータは、ＶＣＯ６５０に対しても同様に使用されることができる。基準オシレータ６６４は、ＶＣＯ／ＰＬＬ６２２及び／又はＶＣＯ／ＰＬＬ６５０に対する基準信号を発生する。基準オシレータ６４４は、水晶発振器（ＸＯ：crystal oscillator）、電圧制御ＸＯ（ＶＣＸＯ）、温度補償ＸＯ（ＴＣＸＯ）、又はある別のタイプのオシレータであり得る。
【００４９】
本明細書中に記述されたＶＣＯとＰＬＬは、アナログＩＣ、ＲＦＩＣ、ＡＳＩＣ、ディジタル信号プロセッサ（ＤＳＰ）、ディジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロ−コントローラ、マイクロプロセッサ、及び他の電子ユニット、で与えられることができる。ＶＣＯとＰＬＬは、例えば、Ｎ−ＭＯＳ，Ｐ−ＭＯＳ，ＣＭＯＳ，ＢＪＴ，ＧａＡｓ，及びその他のような、様々なＩＣプロセスで与えられることができる。ＶＣＯとＰＬＬは、単体構成素子を用いて同様に与えられることができる。
【００５０】
開示された実施形態のこれまでの説明は、当業者が、本発明を作成する又は使用することを可能にするために提供される。これらの実施形態への様々な変形は、当業者に容易に明白にされるであろう、そして、ここで規定された一般的な原理は、本発明の精神又は範囲から逸脱することなく他の実施形態に適用されることができる。それゆえ、本発明は、本明細書中に示された実施形態に制限することを意図したものではなく、本明細書中に開示した原理及び新奇な機能と整合する最も広い範囲に適用されるものである。
【特許請求の範囲】
【請求項１】
制御電圧を受け取るため、そして第１電流と第２電流とを発生させるために構成された電圧−電流コンバータと、
該第１電流を増幅しフィルタするため、そして第３電流を発生させるために構成された電流増幅器と、
該第２電流と該第３電流とを合算して、制御電流を発生させるために構成された総和器と、及び
該制御電流を受け取り、そして該制御電流により決定される周波数を有するオシレータ信号を発生させるために構成された電流制御オシレータ（ＩＣＯ）と、
を具備する集積回路。
【請求項２】
該電流増幅器は、一定の係数ｍだけ該第１電流を増幅するために構成される、ここで、ｍは１より大きい、請求項１の集積回路。
【請求項３】
該電流増幅器は、
該第２電流を受け取るため、そして該第３電流を供給するために構成された電流ミラーを具備する、請求項１の集積回路。
【請求項４】
該電流増幅器は、該第１電流に対するフィルタリングを提供するために構成されたキャパシタをさらに具備する、請求項３の集積回路。
【請求項５】
該総和器は、該電圧−電流コンバータと該電流増幅器との出力に対する合算ノードにより形成される、請求項１の集積回路。
【請求項６】
該電圧−電流コンバータと該電流増幅器は、電界効果型トランジスタ（ＦＥＴ）を用いて与えられる、請求項１の集積回路。
【請求項７】
該オシレータ信号を分周するため、そしてフィードバック信号を供給するために構成された分周器と、
該フィードバック信号と基準信号との位相を比較するため、そして検出器信号を供給するために構成された位相−周波数検出器と、及び
該検出器信号をフィルタするため、そして該制御電圧を供給するために構成されたループ・フィルタと、
をさらに具備する、請求項１の集積回路。
【請求項８】
該ループ・フィルタは、第１帯域幅を有し、そして該電流増幅器は、該第１帯域幅よりも狭い第２帯域幅を有する、請求項７の集積回路。
【請求項９】
制御電圧に基づいて第１電流と第２電流とを発生させること、
第３電流を発生させるために該第１電流を増幅することそしてフィルタすること、
制御電流を発生させるために該第２電流と該第３電流とを合算することと、及び
該制御電流により決定される周波数を有するオシレータ信号を発生させることと、
を具備する方法。
【請求項１０】
フィードバック信号を発生させるために該オシレータ信号を分周することと、
検出器信号を発生させるために該フィードバック信号と基準信号との位相を比較することと、及び
該制御電圧を発生させるために該検出器信号をフィルタすることと、
をさらに具備する、請求項９の方法。
【請求項１１】
制御電圧に基づいて第１電流と第２電流とを発生させるための手段と、
第３電流を発生させるために該第１電流を増幅するためそしてフィルタするための手段と、
制御電流を発生させるために該第２電流と該第３電流とを合算するための手段と、及び
該制御電流により決定される周波数を有するオシレータ信号を発生させるための手段と、
を具備する装置。
【請求項１２】
フィードバック信号を発生させるために該オシレータ信号を分周するための手段と、
検出器信号を発生させるために該フィードバック信号と基準信号との位相を比較するための手段と、及び
該制御電圧を発生させるために該検出器信号をフィルタするための手段と、
をさらに具備する、請求項１１の装置。
【請求項１３】
制御電圧を受け取るため、低速高利得パスを介して第１電流を発生させるため、高速低利得パスを介して第２電流を発生させるため、そして制御電流を発生させるために該第１電流と該第２電流とを合算するため、に構成されたコンバータと及び
該制御電流を受け取るため、そして該制御電流により決定される周波数を有するオシレータ信号を発生させるために構成された電流制御オシレータ（ＩＣＯ）と、
を具備する集積回路。
【請求項１４】
該低速高利得パスは、該高速低利得パスに対して相対的に一定の利得係数ｍを有する、ここで、ｍは１より大きい、請求項１３の集積回路。
【請求項１５】
基準信号と該オシレータ信号を受け取るため、そして該オシレータ信号の該周波数が該基準信号の周波数に固定されるように該制御信号を発生させるため、に構成された位相固定ループ、
をさらに具備する、請求項１３の集積回路。
【請求項１６】
制御電圧を受け取るため、低速高利得パスを介して第１電流を発生させるため、高速低利得パスを介して第２電流を発生させるため、そして制御電流を発生させるために該第１電流と該第２電流とを合算するため、に構成されたコンバータ；及び
該制御電流を受け取るため、そして該制御電流により決定される周波数を有するオシレータ信号を発生させるために構成された電流制御オシレータ（ＩＣＯ）、
を具備する無線デバイス。
【請求項１７】
該低速高利得パスは、該高速低利得パスに対して相対的に一定の利得係数ｍを有する、ここで、ｍは１より大きい、請求項１６の無線デバイス。
【請求項１８】
基準信号と該オシレータ信号を受け取るため、そして該オシレータ信号の該周波数が該基準信号の周波数に固定されるように該制御信号を発生させるため、に構成された位相固定ループをさらに具備する、請求項１６の無線デバイス。
【請求項１９】
該オシレータ信号は、ディジタル回路系に対するクロック信号を発生させるために使用される、請求項１６の無線デバイス。
【請求項２０】
該オシレータ信号は、送信機において周波数アップコンバージョンのため又は受信機において周波数ダウンコンバージョンのために使用される、請求項１６の無線デバイス。
【請求項１】
制御電圧を受け取るため、そして第１電流と第２電流とを発生させるために構成された電圧−電流コンバータと、
該第１電流を増幅しフィルタするため、そして第３電流を発生させるために構成された電流増幅器と、
該第２電流と該第３電流とを合算して、制御電流を発生させるために構成された総和器と、及び
該制御電流を受け取り、そして該制御電流により決定される周波数を有するオシレータ信号を発生させるために構成された電流制御オシレータ（ＩＣＯ）と、
を具備する集積回路。
【請求項２】
該電流増幅器は、一定の係数ｍだけ該第１電流を増幅するために構成される、ここで、ｍは１より大きい、請求項１の集積回路。
【請求項３】
該電流増幅器は、
該第２電流を受け取るため、そして該第３電流を供給するために構成された電流ミラーを具備する、請求項１の集積回路。
【請求項４】
該電流増幅器は、該第１電流に対するフィルタリングを提供するために構成されたキャパシタをさらに具備する、請求項３の集積回路。
【請求項５】
該総和器は、該電圧−電流コンバータと該電流増幅器との出力に対する合算ノードにより形成される、請求項１の集積回路。
【請求項６】
該電圧−電流コンバータと該電流増幅器は、電界効果型トランジスタ（ＦＥＴ）を用いて与えられる、請求項１の集積回路。
【請求項７】
該オシレータ信号を分周するため、そしてフィードバック信号を供給するために構成された分周器と、
該フィードバック信号と基準信号との位相を比較するため、そして検出器信号を供給するために構成された位相−周波数検出器と、及び
該検出器信号をフィルタするため、そして該制御電圧を供給するために構成されたループ・フィルタと、
をさらに具備する、請求項１の集積回路。
【請求項８】
該ループ・フィルタは、第１帯域幅を有し、そして該電流増幅器は、該第１帯域幅よりも狭い第２帯域幅を有する、請求項７の集積回路。
【請求項９】
制御電圧に基づいて第１電流と第２電流とを発生させること、
第３電流を発生させるために該第１電流を増幅することそしてフィルタすること、
制御電流を発生させるために該第２電流と該第３電流とを合算することと、及び
該制御電流により決定される周波数を有するオシレータ信号を発生させることと、
を具備する方法。
【請求項１０】
フィードバック信号を発生させるために該オシレータ信号を分周することと、
検出器信号を発生させるために該フィードバック信号と基準信号との位相を比較することと、及び
該制御電圧を発生させるために該検出器信号をフィルタすることと、
をさらに具備する、請求項９の方法。
【請求項１１】
制御電圧に基づいて第１電流と第２電流とを発生させるための手段と、
第３電流を発生させるために該第１電流を増幅するためそしてフィルタするための手段と、
制御電流を発生させるために該第２電流と該第３電流とを合算するための手段と、及び
該制御電流により決定される周波数を有するオシレータ信号を発生させるための手段と、
を具備する装置。
【請求項１２】
フィードバック信号を発生させるために該オシレータ信号を分周するための手段と、
検出器信号を発生させるために該フィードバック信号と基準信号との位相を比較するための手段と、及び
該制御電圧を発生させるために該検出器信号をフィルタするための手段と、
をさらに具備する、請求項１１の装置。
【請求項１３】
制御電圧を受け取るため、低速高利得パスを介して第１電流を発生させるため、高速低利得パスを介して第２電流を発生させるため、そして制御電流を発生させるために該第１電流と該第２電流とを合算するため、に構成されたコンバータと及び
該制御電流を受け取るため、そして該制御電流により決定される周波数を有するオシレータ信号を発生させるために構成された電流制御オシレータ（ＩＣＯ）と、
を具備する集積回路。
【請求項１４】
該低速高利得パスは、該高速低利得パスに対して相対的に一定の利得係数ｍを有する、ここで、ｍは１より大きい、請求項１３の集積回路。
【請求項１５】
基準信号と該オシレータ信号を受け取るため、そして該オシレータ信号の該周波数が該基準信号の周波数に固定されるように該制御信号を発生させるため、に構成された位相固定ループ、
をさらに具備する、請求項１３の集積回路。
【請求項１６】
制御電圧を受け取るため、低速高利得パスを介して第１電流を発生させるため、高速低利得パスを介して第２電流を発生させるため、そして制御電流を発生させるために該第１電流と該第２電流とを合算するため、に構成されたコンバータ；及び
該制御電流を受け取るため、そして該制御電流により決定される周波数を有するオシレータ信号を発生させるために構成された電流制御オシレータ（ＩＣＯ）、
を具備する無線デバイス。
【請求項１７】
該低速高利得パスは、該高速低利得パスに対して相対的に一定の利得係数ｍを有する、ここで、ｍは１より大きい、請求項１６の無線デバイス。
【請求項１８】
基準信号と該オシレータ信号を受け取るため、そして該オシレータ信号の該周波数が該基準信号の周波数に固定されるように該制御信号を発生させるため、に構成された位相固定ループをさらに具備する、請求項１６の無線デバイス。
【請求項１９】
該オシレータ信号は、ディジタル回路系に対するクロック信号を発生させるために使用される、請求項１６の無線デバイス。
【請求項２０】
該オシレータ信号は、送信機において周波数アップコンバージョンのため又は受信機において周波数ダウンコンバージョンのために使用される、請求項１６の無線デバイス。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【公開番号】特開２０１２−１８６８１３（Ｐ２０１２−１８６８１３Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−６５３１０（Ｐ２０１２−６５３１０）
【出願日】平成２４年３月２２日（２０１２．３．２２）
【分割の表示】特願２００８−５５０５２７（Ｐ２００８−５５０５２７）の分割
【原出願日】平成１９年１月１１日（２００７．１．１１）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１２−６５３１０（Ｐ２０１２−６５３１０）
【出願日】平成２４年３月２２日（２０１２．３．２２）
【分割の表示】特願２００８−５５０５２７（Ｐ２００８−５５０５２７）の分割
【原出願日】平成１９年１月１１日（２００７．１．１１）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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