電流検出回路、およびモータ制御装置
【課題】プリント配線基板上に搭載されるＦＥＴに流れる電流を、ＦＥＴオン時のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐによる電圧降下ＶＤＧを基に検出する際に、配線パターンの抵抗Ｒｐにより発生する電圧降下分（オフセット分）をキャンセルして、ＦＥＴ（Ｑｏ）のドレイン・ソース間電圧ＶＤＳを検出する。
【解決手段】本発明の電流検出回路１は、ＦＥＴ（Ｑｏ）のドレイン端子Ｄと回路グランドＧとの間に、第１の抵抗Ｒｄと第２の抵抗Ｒｏの抵抗直列回路を接続する。そして、第２の抵抗Ｒｏｎと第１の抵抗Ｒｄの抵抗値の比（Ｒｏ／Ｒｄ）が、ＦＥＴ（Ｑｏ）のオン抵抗Ｒｏｎと配線パターンＲｐの抵抗値の比（Ｒｏｎ／Ｒｐ）に一致するように設定する。そして、この第１の抵抗Ｒｄと第２の抵抗Ｒｏとの接続点（ノードＮ１）と回路グランドＧとの間の電圧ＶＲｏを、ＦＥＴ（Ｑｏ）に流れる電流の検出信号として出力する。
【解決手段】本発明の電流検出回路１は、ＦＥＴ（Ｑｏ）のドレイン端子Ｄと回路グランドＧとの間に、第１の抵抗Ｒｄと第２の抵抗Ｒｏの抵抗直列回路を接続する。そして、第２の抵抗Ｒｏｎと第１の抵抗Ｒｄの抵抗値の比（Ｒｏ／Ｒｄ）が、ＦＥＴ（Ｑｏ）のオン抵抗Ｒｏｎと配線パターンＲｐの抵抗値の比（Ｒｏｎ／Ｒｐ）に一致するように設定する。そして、この第１の抵抗Ｒｄと第２の抵抗Ｒｏとの接続点（ノードＮ１）と回路グランドＧとの間の電圧ＶＲｏを、ＦＥＴ（Ｑｏ）に流れる電流の検出信号として出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ素子、特にＦＥＴ（電界効果トランジスタ）に流れる電流を検出する電流検出回路、および、この電流検出回路を用いたモータ制御装置に関する。
【背景技術】
【０００２】
モータ制御装置には、インバータにより直流電圧を３相交流電圧に変換し、この３相交流電圧により３相交流モータ（３相ブラシレスモータや３相誘導モータ）を駆動するものがある（例えば、特許文献１を参照）。図５は、特許文献１に記載のモータ制御装置の構成図（特許文献１の図２）をそのまま示したものである。この図５に示すモータ制御装置は、６個のトランジスタＱ１’〜Ｑ６’で構成される３相ブリッジ回路と、制御回路ＣＯＮＴとからなるインバータ回路を用いて直流を交流に変換すると共に、出力電圧を制御して３相ブラシレスモータＭの回転を制御するものである。このようなインバータ回路においては、過電流によるトランジスタの損傷、および過負荷によりモータの性能劣化などを防ぐことが必要になる。
【０００３】
そこで、インバータの出力電流が過電流領域になったことを検出する回路を用いて、過電流発生時にトランジスタＱ１’〜Ｑ６’を一括オフ（すべてオフ）することによりモータ電流を遮断する方法が用いられている。この過電流を検出する代表的なものの１つに、インバータの３相ブリッジ回路の入力側（例えば、３相ブリッジ回路と電極（＋）とを結ぶ直流電源線）に電流検出抵抗（または、分流器）を挿入し、その検出電圧を電流設定基準電圧と比較することにより過電流状態を検出する方法がある。また、例えば、ホール素子を内蔵するホールセンサをインバータの入力側（例えば、３相ブリッジ回路と電極（＋）とを結ぶ直流電源線）に配置し、このホールセンサの出力電圧を電流設定基準電圧と比較することにより過電流状態を検出する方法がある。
【０００４】
しかしながら、上記電流検出抵抗やホール素子を用いることはモータ制御装置（より正確には過電流保護回路）の小型化の要請に反し、また、これらの部品を使用することにより製品コストが上昇することになる。この問題に対処するために、上記特許文献１に記載のモータ制御装置では、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の導通タイミングにおけるオン電圧（電圧降下）を基に、ＦＥＴに流れる電流を検出している。
【０００５】
すなわち、図５に示す特許文献１に記載のモータ制御装置では、３相ブリッジ回路を、ＦＥＴＱ１’〜Ｑ６を用いて構成し、モータＭの第１相、第２相、第３相のモータ電流に比例するＦＥＴＱ１’〜Ｑ６のドレイン・ソース電圧ＶＤＳ４，ＶＤＳ５，ＶＤＳ６を、各ＦＥＴの導通タイミングに合わせてオンされる３個のスイッチＡＳ１、ＡＳ２、ＡＳ３を介して、直列的に順次に検出する。そして、ＦＥＴＱ１’〜Ｑ６’のドレイン・ソース電圧ＶＤＳ４，ＶＤＳ５，ＶＤＳ６が電流設定基準電圧Ｖｓを超えたときを過電流と判定して、制御回路ＣＯＮＴからの駆動情号を停止し、全てのＦＥＴをオフすることにより、過電流を流さないようにしている。
【０００６】
なお、図６は、同じく上記特許文献１に記載された図（特許文献１の図１）をそのまま示した図であり、ＦＥＴのドレイン・ソース間電圧ＶＤＳとドレイン電流ＩＤの関係図である。この図に示すように、ＦＥＴのゲート電圧ＶＧをパラメータとすると、ＦＥＴオン時のドレイン・ソース間の電圧降下ＶＤＳと、ドレイン電流ＩＤとは、図に示すように、広い範囲に亘って直線的な比例関係を有する。しかもその傾斜は通常のトランジスタのそれに比べてかに緩やかであるため、ドレイン電流の変化に比例した十分大きなドレイン・ソース間電圧降下の変化を得ることができる。従って制御電流領域と過電流領域との間に大きな差をもたせることができるので、効果的な過電流の検出が可能である．
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−３０８４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した特許文献１に記載のモータ制御装置では、モータ、トランジスタなどの過電流による損傷防止用過電流保護回路の小型化や、コストダウンを目的とし、ドレイン電流とドレイン・ソース間電圧圧降下とが広い範囲に亘って直線的関係にあるＦＥＴを用いると共に、このＦＥＴの動通タイミングに合わせてオンして、上記モータの各相電流に比例したドレイン・ソース間電圧降下を直列的に順次検出するスイッチ回路を設け、この回路の出力が設定基準電圧を越えたとき過電流と判定して上記制御回路への駆動信号の供給を停止しＦＥＴの電流遮断を行うようにしている。
【０００９】
しかしながら、上記特許文献１に記載のＦＥＴのドレイン・ソース間電圧の検出による過電流保護回路にあっては、次のような問題点がある。すなわち、ＦＥＴＱ１’〜Ｑ６’をプリント配線基板上に実装する構成においては、ＦＥＴＱ１’〜Ｑ６’に流れる電流経路が配線パターンにより形成されることになる。したがって、直流電源の（−）端子を基準（回路グランド）として、ＦＥＴＱ４’〜Ｑ６’のドレイン・ソース電圧（より正確には、ドレイン・回路グランド間電圧）を測定する場合には、配線パターンの抵抗による電圧降下分（オフセット）が含まれることになる。
【００１０】
この場合、直流電源の（−）端子とトランジスタＱ４’のソースとの間の配線パターンと、直流電源の（−）端子とトランジスタＱ５’のソースとの間の配線パターンと、直流電源の（−）端子とトランジスタＱ６’のソースとの間の配線パターンとの、それぞれ長さ（或いは幅、厚み）が異なることがある。このため、ＦＥＴＱ４’〜Ｑ６’のドレイン・回路グランド間電圧には、配線パターンの抵抗値が異なることによる電圧差（電圧降下の差）が発生し、過電流の判定値がばらつくという問題がある。従って、配線パターンの抵抗のバラツキを考慮して、ＦＥＴＱ４’〜Ｑ６’のドレイン・ソース間電圧を検出することが必要になる。
【００１１】
本発明は、斯かる実情に鑑みなされたものであり、プリント配線基板上に搭載されるＦＥＴに流れる電流を、ＦＥＴオン時のドレインと回路グランド間の電圧降下ＶＤＧを基に検出する際に、ＦＥＴの電流経路を形成する配線パターンの抵抗により発生するオフセット分を簡易な方法によりキャンセルして、ＦＥＴのドレイン・ソース間の電圧降下（ＦＥＴに流れる電流）を検出することができる、電流検出回路、および該電流検出回路を備えるモータ制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するためなされたものであり、本発明の電流検出回路は、プリント配線基板上に実装されるスイッチ素子の一方の入出力端子が、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記スイッチ素子に電流を供給する直流電源の負極側に接続されるとともに、前記スイッチ素子を制御する制御回路の回路グランドに接続される回路において、前記スイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第１の抵抗と第２の抵抗とからなる抵抗直列回路を備え、前記抵抗直列回路においては、前記第１の抵抗の一端が前記スイッチ素子の他方の入出力端子に接続され、他端が前記第２の抵抗の一端に接続され、前記第２の抵抗の他端が前記回路グランドに接続され、前記第２の抵抗と第１の抵抗との抵抗値の比（第２の抵抗／第１の抵抗）が、前記スイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、前記第１の抵抗と前記第２の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力することを特徴とする。
【００１３】
また、本発明の電流検出回路は、前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第１の抵抗および第２の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定されることを特徴とする。
【００１４】
また、本発明のモータ制御装置は、プリント配線基板上に実装されるスイッチ素子の３相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から３相交流電圧を生成して３相交流モータの回転を制御するモータ制御装置であって、前記直流電源から各スイッチ素子に流れる電流の電流経路が前記プリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各スイッチ素子と前記直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、前記下アーム側の対応するスイッチ素子の一方の入出力端子に接続され、他端が、前記プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記直流電源の負極側に接続されるとともに前記制御回路の回路グランドに接続されて構成されるモータ制御装置において、前記下アーム側のスイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記下アーム側の各スイッチ素子に対応して、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第１の抵抗と第２の抵抗とからなるそれぞれの抵抗直列回路を備え、前記それぞれの抵抗直列回路においては、前記第１の抵抗の一端が対応するスイッチ素子の他方の入出力端子に接続され、他端が前記第２の抵抗の一端に接続され、前記第２の抵抗の他端が前記回路グランドに接続され、前記第２の抵抗と第１の抵抗との抵抗値の比（第２の抵抗／第１の抵抗）が、前記対応するスイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、前記第１の抵抗と前記第２の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力することを特徴とする。
【００１５】
また、本発明のモータ制御装置は、前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第１の抵抗および第２の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定されることを特徴とする。
【００１６】
また、本発明のモータ制御装置は、前記下アーム側の各スイッチ素子に対応する第２の抵抗のそれぞれに並列に接続されるスイッチであって、前記下アーム側の対応するスイッチ素子の導通タイミングに合わせてオフし、前記対応するスイッチ素子の電流検出信号を当該スイッチ素子の導通時にのみ出力するスイッチを備えることを特徴とする。
【００１７】
また、本発明のモータ制御装置は、前記下アーム側のスイッチ素子のオン時の電流検出信号が所定の過電流設定基準電圧を超えたときに過電流検出信号を出力する過電流検出回路と、前記過電流検出回路から過電流検出信号が出力された場合に、前記３相ブリッジ回路の各スイッチ素子のすべてをオフする過電流保護部と、を備えることを特徴とする。
【発明の効果】
【００１８】
本発明の電流検出回路においては、スイッチ素子の一方の入出力端子と回路グランドとの間に接続される第１の抵抗と第２の抵抗とでなる抵抗直列回路を備え、この第２の抵抗と第１の抵抗の抵抗値の比（第２の抵抗／第１の抵抗）が、上記スイッチ素子のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定するとともに、第１の抵抗と第２の抵抗との接続点と回路グランドとの間の電圧をスイッチ素子に流れる電流の検出信号として出力する。
これにより、プリント配線基板上に搭載されるスイッチ素子に流れる電流を、スイッチ素子オン時のドレイン端子と回路グランド間の電圧降下を基に検出する際に、スイッチ素子の電流経路を形成する配線パターンの抵抗により発生するオフセット分を簡易な方法によりキャンセルして、スイッチ素子の一方の入出力端子と他方の入出力端子間電圧（スイッチ素子に流れる電流）を検出することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係わる電流検出回路を示す図である。
【図２】本発明の第２の実施形態に係わるモータ制御装置の構成を示す図である。
【図３】図２に示すモータ制御装置における電流検出回路の動作を説明するための図である。
【図４】ＦＥＴに流れる電流（ドレイン・ソース間電圧ＶＤＳ）の検出タイミングを示す図である。
【図５】特許文献１に記載のモータ制御装置の構成を示す図である。
【図６】ＦＥＴのドレイン・ソース間電圧降下とドレイン電流の関係図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００２１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係わる電流検出回路の構成を示す図である。この図１に示す回路おいては、電流検出対象となるＦＥＴＱｏはプリント配線基板上に実装され、また、直流電源装置（図示せず）の負極側に繋がる負極端子Ｂ（−）もプリント配線基板上に実装されている。そして、ＦＥＴＱｏのソース端子Ｓは、このＦＥＴＱｏに流れる電流経路となる配線パターン（配線パターン抵抗Ｒｐで示す経路）を介して、プリント配線基板上の負極端子Ｂ（−）に接続されるとともに、回路グランドＧに接続されている。なお、ＦＥＴＱｏは、図示しない制御回路（例えば、図２に示す制御部２０等を参照）により、オン／オフ制御されるものである。
【００２２】
図１に示すように、本実施形態の電流検出回路１は、抵抗分圧回路で構成され、この抵抗分圧回路は、検出部抵抗Ｒ１（第１の抵抗）とオフセット抵抗Ｒｏ（第２の抵抗）の直列回路で構成され、この検出部抵抗Ｒ１とオフセット抵抗Ｒｏとの接続点（ノードＮ１）から電流検出信号が出力される。
【００２３】
この電流検出回路１は、ＦＥＴＱｏに流れる電流（ドレイン電流ＩＤ）を、このＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳを基に検出することを目的とする回路である。すなわち、図６に示すように、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ（電圧降下）は、ドレイン電流ＩＤに比例する関係にあるので、このＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ（電圧降下）を基に、ＦＥＴＱｏに流れる電流（ドレイン電流ＩＤ）を検出する。
【００２４】
ところで、図１に示す回路構成においては、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳを直接には測定せず、ＦＥＴＱｏのドレイン端子Ｄと回路グランドＧとの間の電圧ＶＤＧを測定している。このドレイン・回路グランド間電圧ＶＤＧには、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ（電圧降下＝オン抵抗Ｒｏｎ×ドレイン電流ＩＤ）に加えて、配線パターン抵抗Ｒｐによる電圧降下分がオフセットとして含まれる。従って、このドレイン・回路グランド間電圧ＶＤＧは、以下の式（１）のようになる。
【００２５】
ＶＤＧ＝Ｒｏｎ×ＩＤ＋Ｒｐ×ＩＤ・・・（１）
【００２６】
この配線パターン抵抗（Ｒｐ）は、配線パターンの長さ・幅・厚みにより変化するため、オフセット分（Ｒｐ×ＩＤ）にはバラツキが発生する。このため、配線パターン抵抗Ｒｐにより発生する電圧降下のオフセット分（Ｒｐ×ＩＤ）をキャンセルし、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ（＝オン抵抗Ｒｏｎ×ＩＤ）を抽出する必要がある。
【００２７】
そこで、本実施形態の電流検出回路では、ＦＥＴＱｏのドレイン端子Ｄと、回路グランドＧとの間に、抵抗分圧回路（検出部抵抗Ｒｄとオフセット抵抗Ｒｏとで構成される抵抗直列回路）を挿入し、配線パターンの抵抗成分である配線パターン抵抗（Ｒｐ）による電圧降下分を、抵抗分圧回路を構成するオフセット抵抗Ｒｏにより分圧してオフセット分をキャンセルする。
【００２８】
このために、ＦＥＴＱｏのオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐと、オフセット抵抗Ｒｏと、検出部抵抗Ｒｄの関係を以下のように定める。
【００２９】
Ｒｏｎ：Ｒｐ＝Ｒｏ：Ｒｄ・・・・（２）
すなわち、ドレイン電流ＩＤが流れ電圧降下を発生させる側（抵抗Ｒｏｎと配線パターン抵抗Ｒｐ側）の上下の抵抗値の比（Ｒｏｎ／Ｒｐ）に対して、抵抗分圧回路側（抵抗Ｒｄと抵抗Ｒｏ側）の上下の抵抗値の比（Ｒｄ／Ｒｏ）が逆比になるようにする。すなわち、以下の関係になるようにする。
【００３０】
Ｒｏｎ／Ｒｐ＝Ｒｏ／Ｒｄ
【００３１】
次に、具体的な数値の例を挙げて説明する。図１（Ｂ）は、配線パターン抵抗Ｒｐにより発生する電圧降下（オフセット）をキャンセルする具体例について説明するための図である。この図に示すように、モータ電流を１００Ａとし、ＦＥＴＱｏのオン抵抗Ｒｏｎを４ｍΩ（Ｒｏｎ＝４ｍΩ）とし、配線パターン抵抗Ｒｐを１ｍΩ（Ｒｐ＝１ｍΩ）とし、検出部抵抗（第１の抵抗）Ｒｄを１０ｋΩ（Ｒ１ｄ＝１０ｋΩ）とし、オフセット抵抗（第２の抵抗）Ｒｏを４０ｋΩ（Ｒｏ＝４０ｋΩ）とする。
【００３２】
この場合は、ドレイン・回路グランド間電圧ＶＤＧは、０．５０Ｖ（＝１００Ａ×５ｍΩ）となる。すなわち、ＦＥＴＱｏのオン抵抗Ｒｏｎによる電圧降下が「０．４０Ｖ（＝１００Ａ×４ｍΩ）」となり、配線パターン抵抗Ｒｐによる電圧降下が「０．１０Ｖ（＝１００Ａ×１ｍΩ）」となり、ドレイン・回路グランド間電圧ＶＤＧは、０．５０Ｖとなる。
一方、抵抗分圧回路の検出電圧（ノードＮ１）の電圧ＶＲｏ（抵抗Ｒｏの両端の電圧）は、ドレイン・回路グランド間電圧ＶＤＧ（＝０．５０Ｖ）が抵抗分圧され、以下の式のようになる。
【００３３】
ＶＲｏ＝０・５０Ｖ×４０ｋΩ／（１０ｋΩ＋４０ｋΩ）＝０．４０Ｖ
【００３４】
したがって、抵抗分圧回路の検出電圧（ノードＮ１）の電圧ＶＲｏ（抵抗Ｒｏの両端の電圧）は、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ「０．４０Ｖ（＝１００Ａ×４ｍΩ）」と等しくなる。
【００３５】
このように、ドレイン電流ＩＤが流れ電圧降下を発生させる側の上下の抵抗値の比（Ｒｏｎ／Ｒｐ）に対して、抵抗分圧回路側の上下の抵抗値の比（Ｒｄ／Ｒｏ）が逆比になるように設定する（Ｒｏｎ／Ｒｐ＝Ｒｏ／Ｒｄ）。すなわち、オフセット抵抗Ｒｏと検出部抵抗Ｒｄとの抵抗値の比（Ｒｏ／Ｒｄ）を、ＦＥＴＱｏのオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐとの抵抗値の比（Ｒｏｎ／Ｒｐ）に一致するように設定する。これにより、配線パターン抵抗Ｒｐにより発生する電圧降下分（オフセット）をキャンセルして、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳを検出することができる。
【００３６】
なお、ＦＥＴＱｏのオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐに対して、オフセット抵抗Ｒｏと、検出部抵抗Ｒｄとは、十分大きな値に設定する。これは、オフセット抵抗Ｒｏと、検出部抵抗Ｒｄの値が小さい場合は、このオフセット抵抗Ｒｏと検出部抵抗Ｒｄとを通して流れる電流（ＦＥＴＱｏ側から分流する電流）が増大し、ＦＥＴＱｏに流れる電流の検出誤差が増大するためである。
【００３７】
［第２の実施形態］
次に、本発明の第２の実施形態として、上述した第１の実施形態の電流検出回路を、インバータにより３相交流モータを回転制御するモータ制御装置に用いた例について説明する。
【００３８】
（モータ制御装置の構成についての説明）
図２は、本発明の実施形態に係わるモータ制御装置の構成を示す図である。図２に示すモータ制御装置１０は、例えば、バッテリ（図示せず）を直流電源とし、このバッテリの直流電圧を交流電圧に変換して３相交流モータ（３相ブラシレスモータや３相誘導モータ）１０を駆動する制御装置である。
【００３９】
図２において、３相交流モータ（単に「モータ」とも呼ぶ）１０は、例えば、エンジン（内燃機関）のスタータモータとなるモータである。この３相交流モータ１０が、例えば、３相ブラシレスモータである場合は、このモータ１０は、Ｕ、Ｖ、Ｗの各相コイル（鉄心に巻かれているコイル）を有するステータと、永久磁石からなるロータとで構成され、ステータには３相（Ｕ、Ｖ、Ｗ）のコイルが周方向に順番に巻装される。
【００４０】
また、このモータ制御装置１１内には、Ｎｃｈ型のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）であるＦＥＴＱ１〜Ｑ６で構成される３相ブリッジ回路１２が設けられている。この３相ブリッジ回路１２は、ＦＥＴＱ１〜Ｑ６がプリント配線基板上に実装されて構成されており、この３相ブリッジ回路１２において、上アーム側のＦＥＴＱ１、Ｑ２、Ｑ３のそれぞれのドレイン端子は、このＦＥＴＱ１、Ｑ２、Ｑ３に流れる電流の電流経路となるそれぞれの配線パターンを介して、プリント配線基板上に設けられた正側電極端子Ａ（＋）に共通に接続されている。そして、この正側電極端子Ａ（＋）は、図示しない直流電源（例えば、バッテリ）の正電極に接続されている。
【００４１】
また、下アーム側のＦＥＴＱ４，Ｑ５，Ｑ６のそれぞれのソース端子は、このＦＥＴＱ４，Ｑ５，Ｑ６に流れる電流の電流経路となるそれぞれの配線パターン（配線パターン抵抗Ｒｐ１，Ｒｐ２，Ｒｐ３で示す経路）を介して、プリント配線基板上に設けられた負電極端子Ｂ（−）に共通に接続されている。そして、このプリント配線基板上の負電極端子Ｂ（−）は、図示しない直流電源（例えば、バッテリ）の負電極に接続されており、また、この負電極端子Ｂ（−）は、後述する電流検出回路１４や、過電流検出回路１５や、制御部２０などを構成する回路の基準電位（グランド）となる回路グランドＧに接続されている。
【００４２】
そして、３相ブリッジ回路１２において、ＦＥＴＱ４のソース端子と負電極端子Ｂ（−）との間に挿入された抵抗Ｒｐ１は、ＦＥＴＱ４のソース端子と負電極端子Ｂ（−）とを結ぶプリント配線基板上の配線パターンが有する抵抗成分（配線パターン抵抗Ｒｐ１）を示している。また、ＦＥＴＱ５のソースと負電極端子Ｂ（−）との間に挿入された抵抗Ｒｐ２は、ＦＥＴＱ５のソースと負電極端子Ｂ（−）とを結ぶプリント配線基板上の配線パターンが有する抵抗成分（配線パターン抵抗Ｒｐ２）を示している。また、ＦＥＴＱ６のソースと負電極端子Ｂ（−）との間に挿入された抵抗Ｒｐ３は、ＦＥＴＱ６のソースと負電極端子Ｂ（−）とを結ぶプリント配線基板上の配線パターンが有する抵抗成分（配線パターン抵抗Ｒｐ３）を示している。
【００４３】
なお、この配線パターン抵抗Ｒｐ１，Ｒｐ２，Ｒｐ３の抵抗値は、プリント配線基板上に実装されるＦＥＴＱ１〜Ｑ６の配置状況に応じて変化する。すなわち、配線パターン抵抗Ｒｐ１，Ｒｐ２，Ｒｐ３の抵抗値は、配線パターンの長さ（配線長）、幅、および厚みにより変化する。図２に示す例では、例えば、Ｒｐ１＜Ｒｐ２＜Ｒｐ３とする。すなわち、ＦＥＴＱ４のソース端子と負電極端子Ｂ（−）とを結ぶ配線パターンが最も短く、ＦＥＴＱ５のソース端子と負電極端子Ｂ（−）とを結ぶ配線パターンが次に長く、ＦＥＴＱ６のソース端子と負電極端子Ｂ（−）とを結ぶ配線パターンが最も長いものとする。
【００４４】
そして、上アーム側のＦＥＴＱ１のソース端子と、下アーム側のＦＥＴＱ４のドレイン端子とが接続され、このＦＥＴＱ１とＱ４の接続点が、出力配線Ｌｕを介して３相交流モータ１０のＵ相コイル端子に接続されている。また、上アーム側のＦＥＴＱ２のソース端子と、下アーム側のＦＥＴＱ５のドレイン端子とが接続され、このＦＥＴＱ２とＱ５の接続点が、出力配線Ｌｖを介して３相交流モータ１０のＶ相コイル端子に接続されている。
【００４５】
また、上アーム側のＦＥＴＱ３のソース端子と、下アーム側のＦＥＴＱ６のドレイン端子とが接続され、このＦＥＴＱ３とＱ６の接続点が、出力配線Ｌｗを介して３相交流モータ１０のＷ相コイル端子に接続されている。なお、ＦＥＴＱ１〜Ｑ６のそれぞれには、フライホイールダイオードＤｘが、図に示すようにカソードが（+）電極方向に、アノードが（−）電極方向となるように並列に接続されている。
【００４６】
また、モータ制御装置１１は、上アーム側のスイッチング素子（ＦＥＴ）Ｑ１、Ｑ２、Ｑ３および下アーム側のスイッチング素子（ＦＥＴ）Ｑ４、Ｑ５、Ｑ６をオン／オフ駆動するゲート信号を生成するゲート駆動回路（ドライバー回路）１３を有している。上記のＦＥＴＱ１〜Ｑ６は、ゲート駆動回路１３から出力されるゲート駆動信号により駆動され、このゲート駆動信号は、制御部（ＣＰＵ等で構成される制御部）２０から出力されるＦＥＴ駆動信号を基にして生成される。
【００４７】
制御部２０は、ＦＥＴ駆動信号生成部２１と、通電制御部２２と、同期信号生成部２３と、過電流保護部（過電流保護回路）２４と、を有して構成される。通電制御部２２は、３相交流モータ１０を駆動するための通電信号を生成するための処理部である。この通電制御部２２では、例えば、３相交流モータ１０が低速で回転する場合において、１８０度の全通電期間中、１２０度の期間だけコイルに通電するようにして３相交流モータ１０を駆動制御する。また、例えば、３相交流モータ１０の高速回転時において、１８０°通電により、３相交流モータ１０を駆動制御する。
【００４８】
ＦＥＴ駆動信号生成部２１は、通電制御部２２により生成された通電信号に基づき、ＦＥＴの駆動信号を生成し、このＦＥＴの駆動信号をゲート駆動回路１３に出力する。このゲート駆動回路１３は、ＦＥＴのゲート駆動信号を生成するためのドライバー回路であり、このゲート駆動回路１３から出力されるゲート駆動信号により、上記のＦＥＴＱ１〜Ｑ６をオン／オフ駆動する。
【００４９】
また、同期信号生成部２３は、後述するスイッチＳＷ１，ＳＷ２，ＳＷ３をオン／オフ駆動する同期信号を生成する。また、過電流保護部２４は、後述するコンパレータＣＰ１、ＣＰ２、ＣＰ３、およびコンパレータＣＰ４から過電流検出信号が入力されると、ＦＥＴ駆動信号生成部２１を介してゲート駆動回路１３を制御し、このゲート駆動回路１３からＦＥＴＱ１〜Ｑ６を一括オフするゲート駆動信号を出力させる。
【００５０】
（電流検出回路１４についての説明）
上記構成において、本実施形態のモータ制御装置１１では、ＦＥＴＱ４，Ｑ５，Ｑ６のドレイン・ソース間電圧（より正確にはドレイン・回路グランド間電圧）を検出することにより、ＦＥＴＱ４，Ｑ５，Ｑ６に流れる電流を検出する。このため、モータ制御装置１１は、電流検出回路１４を備えている。また、電流検出回路１４により検出された電流信号を、所定の電流設定基準電圧と比較する過電流検出回路１５を備えている。
【００５１】
上記電流検出回路１４においては、ＦＥＴＱ６のドレイン端子と回路グランドＧとの間に、検出部抵抗Ｒ１とオフセット抵抗Ｒｏ１とでなる抵抗直列回路（抵抗分圧回路）を挿入する。すなわち、ＦＥＴＱ６のドレインに抵抗Ｒ１の一端を接続し、この抵抗Ｒ１の他端を抵抗Ｒｏ１の一端に接続し、抵抗Ｒｏ１の他端を回路グランドＧに接続する。また、抵抗Ｒ１と抵抗Ｒｏ１の接続点（ノードＮ１）とグランドＧとの間にスイッチＳＷ１を接続する。
【００５２】
また、ＦＥＴＱ５のドレイン端子とグランドＧとの間に、検出部抵抗Ｒ２とオフセット抵抗Ｒｏ２とでなる抵抗直列回路（抵抗分圧回路）を挿入する。すなわち、ＦＥＴＱ５のドレイン端子に抵抗Ｒ２の一端を接続し、この抵抗Ｒ２の他端を抵抗Ｒｏ２の一端に接続し、抵抗Ｒｏ２の他端をグランドＧに接続する。また、抵抗Ｒ２と抵抗Ｒｏ２の接続点（ノードＮ２）とグランドＧとの間にスイッチＳＷ２を接続する。
【００５３】
同様にして、ＦＥＴＱ４のドレイン端子と回路グランドＧとの間に、検出部抵抗Ｒ３とオフセット抵抗Ｒｏ３とでなる抵抗直列回路（抵抗分圧回路）を挿入する。すなわち、ＦＥＴＱ４のドレイン端子に抵抗Ｒ３の一端を接続し、この抵抗Ｒ３の他端を抵抗Ｒｏ３の一端に接続し、抵抗Ｒｏ３の他端を回路グランドＧに接続する。また、抵抗Ｒ３と抵抗Ｒｏ３の接続点（ノードＮ３）と回路グランドＧとの間にスイッチＳＷ３を接続する。
【００５４】
上記構成において、スイッチＳＷ１は、ＦＥＴＱ６がオフの場合はオンになり、ＦＥＴＱ６がオンになるタイミングでオフになる。すなわち、ＦＥＴＱ６がオンになり、モータ１０のＷ相電流ＩｗがＦＥＴＱ６に流れる状態において、スイッチＳＷ１をオフにする。これにより、ＦＥＴＱ６がオンになるタイミングで、ＦＥＴＱ６のドレインに発生する電圧（Ｗ相電流に比例する電圧）を抵抗Ｒ１とＲｏ１とにより分圧し、ノードＮ１の電圧としてコンパレータＣＰ１の一方の端子に入力することができる。
【００５５】
また、スイッチＳＷ２は、ＦＥＴＱ５がオフの場合はオンになり、ＦＥＴＱ５がオンになるタイミングでオフになる。すなわち、ＦＥＴＱ５がオンになり、モータ１０のＶ相電流ＩｖがＦＥＴＱ５に流れる状態において、スイッチＳＷ２をオフにする。これにより、ＦＥＴＱ５がオンになるタイミングで、ＦＥＴＱ５のドレインに発生する電圧（Ｖ相電流Ｉｖに比例する電圧）を抵抗Ｒ２とＲｏ２とにより分圧し、ノードＮ２の電圧としてコンパレータＣＰ２の一方の端子に入力することができる。
【００５６】
同様にして、スイッチＳＷ３は、ＦＥＴＱ４がオフの場合はオンになり、ＦＥＴＱ４がオンになるタイミングでオフになる。すなわち、ＦＥＴＱ４がオンになり、モータ１０のＵ相電流ＩｕがＦＥＴＱ４に流れる状態において、スイッチＳＷ３をオフにする。これにより、ＦＥＴＱ４がオンになるタイミングで、ＦＥＴＱ４のドレインに発生する電圧（Ｕ相電流Ｉｕに比例する電圧）を抵抗Ｒ３とＲｏ３とにより分圧し、ノードＮ３の電圧としてコンパレータＣＰ３の一方の端子に入力することができる。
【００５７】
（配線パターン抵抗により発生するオフセットについての説明）
ところで、ＦＥＴＱ４，Ｑ５，Ｑ６は、同じ仕様（定格電流、耐圧、構造等が同じ仕様）のＦＥＴ素子であり、そのオン抵抗Ｒｏｎは同じ値（例えば、４ｍΩ）とみなすことができる。そして、そのドレイン・ソース間電圧ＶＤＳは、図６に示すように、流れるドレイン電流ＩＤに比例する。このため、ＦＥＴＱ４，Ｑ５，Ｑ６に流れる電流を検出するには、それぞれのドレイン・ソース間電圧ＶＤＳを検出すればよいことになる。
【００５８】
しかしながら、前述したように、ＦＥＴＱ４，Ｑ５，Ｑ６のそれぞれのソース端子と負電極端子Ｂ（−）との間には、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）が介在する。従って、ＦＥＴＱ４，Ｑ５，Ｑ６に流れる電流を測定するために、それぞれのＦＥＴＱ４，Ｑ５，Ｑ６のドレイン端子と回路グランドＧとの間の電圧ＶＤＧを測定する場合は、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）に起因するオフセット分が含まれることになる。
【００５９】
例えば、ＦＥＴＱ６がオンの状態においてモータ電流Ｉｗが流れると、ＦＥＴＱ６のドレイン端子と回路グランドＧとの間に発生する電圧ＶＤＧ６は、以下の式になる。
【００６０】
ＶＤＧ６＝Ｉｗ×Ｒｏｎ＋Ｉｗ×Ｒｐ３
【００６１】
また、ＦＥＴＱ５がオンの状態においてモータ電流Ｉｖが流れると、ＦＥＴＱ５のドレイン端子と回路グランドＧとの間に発生する電圧ＶＤＧ５は、以下の式になる。
【００６２】
ＶＤＧ５＝Ｉｖ×Ｒｏｎ＋Ｉｖ×Ｒｐ２
【００６３】
また、ＦＥＴＱ４がオンの状態においてモータ電流Ｉｕが流れると、ＦＥＴＱ４のドレイン端子と回路グランドＧとの間に発生する電圧ＶＤＧ４は、以下の式になる。
【００６４】
ＶＤＧ４＝Ｉｕ×Ｒｏｎ＋Ｉｕ×Ｒｐ１
【００６５】
このように、ＦＥＴＱ４，Ｑ５，Ｑ６のドレイン・回路グランド間電圧は、ドレイン・ソース間電圧ＶＤＳに、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）による電圧降下がオフセット分として加わることになる。このため、ＦＥＴＱ４，Ｑ５，Ｑ６のドレイン・ソース間電圧を求めるには、上記オフセット分をキャンセルする必要がある。
【００６６】
そこで、本実施形態の電流検出回路１４では、第１の実施形態で説明したように、配線パターンの抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）による電圧降下分を、抵抗分圧回路を構成するオフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）により分圧してオフセットする。
【００６７】
このために、ＦＥＴＱ４，Ｑ５，Ｑ６のオン抵抗Ｒｏｎと、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）と、オフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）と、検出部抵抗（Ｒ１，Ｒ２，Ｒ３）との関係を以下のように定める。
【００６８】
すなわち、ＦＥＴＱ６については、ＦＥＴＱ６のオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐ３と、ＦＥＴＱ６に対応する検出部抵抗Ｒ１と、オフセット抵抗Ｒｏ１とにおいて、
【００６９】
ＦＥＴＱ６のオン抵抗Ｒｏｎ：配線パターン抵抗（Ｒｐ３）
＝オフセット抵抗（Ｒｏ１）：検出部抵抗（Ｒ１）
【００７０】
となるように設定する。
【００７１】
また、ＦＥＴＱ５については、ＦＥＴＱ５のオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐ２と、ＦＥＴＱ５に対応する検出部抵抗Ｒ２と、オフセット抵抗Ｒｏ２とにおいて、
【００７２】
ＦＥＴＱ５のオン抵抗Ｒｏｎ：配線パターン抵抗（Ｒｐ２）
＝オフセット抵抗（Ｒｏ２）：検出部抵抗（Ｒ２）
【００７３】
となるように設定する。
【００７４】
また、ＦＥＴＱ４については、ＦＥＴＱ４のオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐ１と、ＦＥＴＱ４に対応する検出部抵抗Ｒ３と、オフセット抵抗Ｒｏ３とにおいて、
【００７５】
ＦＥＴＱ４のオン抵抗Ｒｏｎ：配線パターン抵抗（Ｒｐ１）
＝オフセット抵抗（Ｒｏ３）：検出部抵抗（Ｒ３）
【００７６】
となるように設定する。
【００７７】
ただし、上記設定において、「オン抵抗Ｒｏｎ，パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）≪オフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒ０３），検出部抵抗（Ｒ１，Ｒ２，Ｒ３）」となるように設定する。すなわち、オフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒ０３）および検出部抵抗（Ｒ１，Ｒ２，Ｒ３）の抵抗値が、オン抵抗Ｒｏｎおよびパターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）の抵抗値よりも十分大きな値となるように設定する。
【００７８】
次に、具体的な例について説明する。図３は、配線パターン抵抗Ｒｐ３により発生する電圧降下（オフセット）をキャンセルする具体例について説明するための図である。この図３に示すように、モータ電流（Ｗ相電流Ｉｗ）を１００Ａとし、ＦＥＴＱ４，Ｑ５，Ｑ６のオン抵抗Ｒｏｎを４ｍΩ（Ｒｏｎ＝４ｍΩ）とし、ＦＥＴＱ６の配線パターン抵抗Ｒｐ３を１ｍΩ（Ｒｐ３＝１ｍΩ）とし、検出部抵抗Ｒ１を１０ｋΩ（Ｒ１＝１０ｋΩ）とする。
【００７９】
そして、オフセット抵抗Ｒｏ１なしとした場合（Ｒｏ１＝∞）は、検出電圧（ノードＮ１の電圧）は、０．５０Ｖ「＝１００Ａ×５ｍΩ」となり、本来のドレイン・ソース間電圧ＶＤＳ「０．４０Ｖ（＝１００Ａ×４ｍΩ）」に対して、検出誤差は＋２５％となる。
【００８０】
一方、オフセット抵抗Ｒｏ１を４０ｋΩ（Ｒｏ１＝４０ｋΩ）とした場合は、検出電圧（ノードＮ１の電圧）は、０．５０Ｖ×４０ｋΩ／５０ｋΩ＝０．４０Ｖとなり、本来のドレイン・ソース間電圧ＶＤＳ「０．４００Ｖ（＝１００Ａ×４ｍΩ）」に対して、検出誤差はほぼ０％となる。
【００８１】
このように、ドレイン電流ＩＤが流れ電圧降下を発生させる側の上下の抵抗の抵抗値の比（例えば、Ｒｏｎ／Ｒｐ３）に対して、抵抗分圧回路側の上下の抵抗の抵抗値の比（例えば、Ｒ１／Ｒｏ１）が逆比になるように設定する（Ｒｏｎ／Ｒｐ３＝Ｒｏ１／Ｒ１）。すなわち、オフセット抵抗Ｒｏ１と検出部抵抗Ｒ１との抵抗値の比（Ｒｏ１／Ｒ１）を、ＦＥＴＱ６のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐ３との抵抗値の比（Ｒｏｎ／Ｒｐ３）に一致するように設定する。これにより、例えば、配線パターン抵抗Ｒｐ３により発生する電圧降下分（オフセット）をキャンセルして、ＦＥＴＱ６のドレイン・ソース間電圧ＶＤＳを検出することができる。
【００８２】
（過電流検出回路１５の構成と過電流検出動作についての説明）
次に、過電流検出回路１５の構成と動作について説明する。前述したように、電流検出回路１４のノードＮ１は、コンパレータＣＰ１の一方の入力端子（−）に接続され、また、コンパレータＣＰ１の他方の入力端子（＋）には、基準となる電流設定基準電圧ＶＲ１が入力される。このため、ＦＥＴＱ６の電流信号（ノードＮ１の電圧）が，電流設定基準電圧ＶＲ１より低い場合（過電流状態でない場合）は、コンパレータＣＰ１の出力は、例えば、Ｈ状態となり、ＦＥＴＱ６の電流信号（ノードＮ１の電圧）が，電流設定基準電圧ＶＲ１よりも高くなる場合（過電流状態の場合）は、例えば、Ｌ状態になる。
【００８３】
また、電流検出回路１４のノードＮ２は、コンパレータＣＰ２の一方の入力端子（−）に接続され、コンパレータＣＰ２の他方の入力端子（＋）には、基準となる電流設定基準電圧ＶＲ２が入力される。このため、ＦＥＴＱ５の電流信号（ノードＮ２の電圧）が、電流設定基準電圧ＶＲ２より低い場合（過電流状態でない場合）は、コンパレータＣＰ２の出力は、例えば、Ｈ状態となり、ＦＥＴＱ６の電流信号（ノードＮ２の電圧）が、電流設定基準電圧ＶＲ２よりも高くなる場合（過電流状態の場合）は、例えば、Ｌ状態になる。
【００８４】
同様にして、ノードＮ３は、コンパレータＣＰ３の一方の入力端子（−）に接続され、コンパレータＣＰ３の他方の入力端子（＋）には、基準となる電流設定基準電圧ＶＲ３が入力される。このため、ＦＥＴＱ４の電流信号（ノードＮ３の電圧）が、電流設定基準電圧ＶＲ３より低い場合（過電流状態でない場合）は、コンパレータＣＰ３の出力は、例えば、Ｈ状態となり、ＦＥＴＱ４の電流信号（ノードＮ３の電圧）が、電流設定基準電圧ＶＲ３よりも高くなる場合（過電流状態の場合）は、例えば、Ｌ状態になる。
【００８５】
また、電流検出回路１４のノードＮ１は、アンプ（増幅器）ＡＭ１１の一方の入力端子（＋）に接続され、アンプＡＭ１１の他方の入力端子（−）には、アンプＡＭ１１の出力端子が接続される。これにより、アンプＡＭ１１はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードＮ１から入力される電圧信号をバッファしてそのまま出力端子に出力する。
【００８６】
また、電流検出回路１４のノードＮ２は、アンプ（増幅器）ＡＭ１２の一方の入力端子（＋）に接続され、アンプＡＭ１２の他方の入力端子（−）には、アンプＡＭ１２の出力端子が接続される。これにより、アンプＡＭ１２はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードＮ２から入力される電圧信号をバッファしてそのまま出力端子に出力する。
【００８７】
同様にして、電流検出回路１４のノードＮ３は、アンプ（増幅器）ＡＭ１３の一方の入力端子（＋）に接続され、アンプＡＭ１３の他方の入力端子（−）には、アンプＡＭ１３の出力端子が接続される。これにより、アンプＡＭ１３はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードＮ３から入力される電圧信号をバッファしてそのまま出力端子に出力する。
【００８８】
そして、アンプＡＭ１１の出力端子は抵抗Ｒ１１を介してノードＮ４に接続され、アンプＡＭ１２の出力端子は抵抗Ｒ１２を介してノードＮ４に接続され、アンプＡＭ１３の出力端子は抵抗Ｒ１３を介してノードＮ４に接続される。これにより、アンプＡＭ１１と、アンプＡＭ１２と、アンプＡＭ１３の出力信号は、ノードＮ４においてワイヤードオアされる。このため、アンプＡＭ１１の出力信号と、アンプＡＭ１２の出力信号と、アンプＡＭ１３の出力信号のうちで最も信号レベルの高い信号（最も電圧レベルの高い信号）が
選択されてノードＮ４に現れる。
【００８９】
このノードＮ４は、コンパレータＣＰ４の一方の入力端子（−）に接続され、コンパレータＣＰ４の他方の入力端子（＋）には、基準となる電流設定基準電圧ＶＲ４が入力されている。このため、ノードＮ４の電圧が、電流設定基準電圧ＶＲ４より低い場合（過電流状態でない場合）は、コンパレータＣＰ４の出力が、例えば、Ｈ状態となる。また、ノードＮ４の電圧が、電流設定基準電圧ＶＲ４よりも高くなる場合（過電流状態の場合）は、コンパレータＣＰ４の出力が、例えば、Ｌ状態になる。
【００９０】
従って、このアンプＡＭ１１，ＡＭ１２，ＡＭ１３とコンパレータＣＰ４で構成される回路の系統では、ノードＮ１、ノードＮ２、ノードＮ３のいずれかの電圧が電流設定基準電圧ＶＲ４よりも高くなると（ＦＥＴＱ４，Ｑ５，Ｑ６のいずれかが過電流状態になると）、コンパレータＣＰ４の出力が、例えば、Ｌ状態となる。
【００９１】
このように、コンパレータＣＰ１，ＣＰ２，ＣＰ３は、コンパレータＣＰ１がＦＥＴＱ６の過電流状態を検出し、コンパレータＣＰ２がＦＥＴＱ５の過電流状態を検出し、コンパレータＣＰ３がＦＥＴＱ４の過電流状態を検出するなど、個々のＦＥＴＱ４，Ｑ５，Ｑ６の過電流状態を検出する。これに対して、アンプＡＭ１１，ＡＭ１２，ＡＭ１３とコンパレータＣＰ４で構成される回路の系統では、ＦＥＴＱ４，Ｑ５，Ｑ６の過電流状態を一括して検出するものである。すなわち、アンプＡＭＡＭ１１，ＡＭ１２，ＡＭ１３とコンパレータＣＰ４で構成される回路の系統は、コンパレータＣＰ１，ＣＰ２，ＣＰ３を用いた過電流検出系統に対して、これを補完する予備の過電流検出系統として機能するものである。
【００９２】
そして、コンパレータＣＰ１，ＣＰ２，ＣＰ３、およびＣＰ４の出力端子は信号線ＯＣＬに共通に接続されてワーヤードＯＲ（オア）回路を構成している。このため、コンパレータＣＰ１，ＣＰ２，ＣＰ３、およびＣＰ４のいずれかの出力が、例えば、Ｌ状態になると、信号線ＯＣＬがＬ状態となり、このＬ状態の信号が過電流検出信号として制御部２０に出力される。制御部２０内の過電流保護部（過電流保護回路）２４は、コンパレータＣＰ１、ＣＰ２、ＣＰ３、およびコンパレータＣＰ４から過電流検出信号（Ｌ状態の信号）が入力されると、ＦＥＴ駆動信号生成部２１を介してゲート駆動回路１３を制御し、このゲート駆動回路１３からＦＥＴＱ１〜Ｑ６を一括オフするゲート駆動信号を出力させる。これにより、下アーム側のＦＥＴＱ４，Ｑ５，Ｑ６のいずれかに過電流が流れる場合に、ＦＥＴＱ１〜Ｑ６を一括オフし、ＦＥＴＱ１〜Ｑ６を保護することができる。
【００９３】
また、図４は、ＦＥＴに流れる電流（ドレイン・ソース間電圧ＶＤＳ）の検出タイミングを示す図である。この図４では、横方向に時間ｔの経過を示し、縦方向に、ＦＥＴＱｎのドレイン・ソース間電圧ＶＤＳと、スイッチＳＷｎのオン／オフ状態と、コンパレータＣＰｎの入力電圧と、を並べて示したものである。
なお、この図４において、時刻ｔ１は、ＦＥＴＱｎがターンオンを開始する時刻を示し、時刻ｔ１〜時刻ｔ２までの期間ΔＴ１は、ＦＥＴＱｎのタンーオン時間に応じて設けられる不感帯（電流検出を行わない期間）であり、時刻ｔ３は、ＦＥＴＱｎがターンオフを開始する時刻を示し、時刻ｔ４はＦＥＴＱｎがターンオフを完了した時刻を示している。また、時刻ｔ３から時刻ｔ４までの期間ΔＴ２も、前述のΔＴ１と同様に、電流検出を行わない不感帯の期間である。
【００９４】
図４に示すように、時刻ｔ１以前のＦＥＴＱｎ（例えば、ＦＥＴＱ６）がオフ（ＯＦＦ）の状態においては、スイッチＳＷｎ（例えば、スイッチＳＷ１）をオン（ＯＮ）状態にする。これにより、時刻ｔ１以前には、コンパレータＣｐｎ（例えば、コンパレータＣｐ１）に、ＦＥＴＱｎの電流検出信号（例えば、ノードＮ１の電圧）が入力されないようにする。すなわち、コンパレータＣｐｎの入力電圧を閾値（過電流設定基準電圧）以下にすることにより、コンパレータＣｐｎにおいて過電流検出を行わないようにする。
【００９５】
そして、時刻ｔ１において、下アーム側のＦＥＴＱｎ（例えば、Ｗ相のＦＥＴＱ６）がターンオンを開始する。この時刻ｔ１においてＦＥＴＱｎがターンオンを開始した後の時刻ｔ２までの間は、スイッチＳＷｎ（例えば、スイッチＳＷ１）のオン状態をそのまま保持し、時刻ｔ２において、スイッチＳＷｎをオフにする。
このようにスイッチＳＷｎをオフにする際には、時刻ｔ１よりΔＴ１だけ遅らせたタイミングの時刻ｔ２で、スイッチＳＷｎをオフにする。このように不感帯の期間ΔＴ１を設けることにより、ＦＥＴＱｎがオンした後、ＦＥＴＱｎに流れる電流が０から定常電流値まで立ち上がる過渡的な状態おいて発生する電流（例えば、過渡状態で発生する尖塔的なピーク電流等）を過電流として誤検出することを回避する。
【００９６】
そして、時刻ｔ２において、このスイッチＳＷｎがオフになることにより、ＦＥＴＱｎの電流検出信号（例えば、ノードＮ１の電圧）が、コンパレータＣｐｎ（例えば、コンパレータＣＰ１）に入力され、ＦＥＴＱｎに流れる電流の検出（過電流検出）が可能になる。これにより、ＦＥＴＱｎに流れる電流が安定した時点で、コンパレータＣｐｎは、ＦＥＴＱｎに流れる電流（過電流）を検出することができる。
【００９７】
そして、時刻ｔ２において電流検出を開始した後、ＦＥＴＱｎがターンオフを開始するタイミング（または、このターンオフを開始する直前のタイミング）である時刻ｔ３（ターンオフ時刻ｔ４よりも期間ΔＴ２だけ前の時刻ｔ３）において、スイッチＳＷｎをオンにする。このスイッチＳＷｎがオンになることにより、時刻ｔ３以降、コンパレータＣｐｎに、ＦＥＴＱｎの電流検出信号が入力されないようにする。すなわち、コンパレータＣｐｎの入力電圧を閾値（過電流設定基準電圧）以下にし、コンパレータＣｐｎにおいて過電流検出を行わないようにする。
このように期間ΔＴ２を設けることにより、ＦＥＴＱｎがターンオフを開始した後、ＦＥＴＱｎに流れる電流が定常電流から０に立ちさがるまでの過渡的な状態において流れる電流（例えば、過渡状態で発生する尖塔的なピーク電流等）を過電流として誤検出することを回避する。
【００９８】
この図４のタイミングチャートに示すように、ＦＥＴＱｎのオン期間中（時刻ｔ１〜ｔ４）において、不感帯（ΔＴ１およびΔＴ２）を設けて電流を検出することにより、ＦＥＴＱｎに流れる電流が安定した時点で、このＦＥＴＱｎに流れる電流（過電流）を検出することができる。
【００９９】
以上、本発明の実施形態について説明したが、ここで、本発明と上記実施形態における対応関係について補足して説明する。
すなわち、上記実施形態において、本発明における電流検出回路は、図１に示す電流検出回路１、および図２に示す電流検出回路１４が対応し、本発明におけるモータ制御装置は、図２に示すモータ制御装置１１が対応する。また、本発明における制御回路は、図２に示す制御部２０、電流検出回路１４、過電流検出回路１５等が対応する。また、本発明における３相ブリッジ回路は、３相ブリッジ回路１２が対応し、本発明におけるスイッチ素子は、図１に示すＦＥＴ（Ｑｏ）および図２に示すＦＥＴ（Ｑ１〜Ｑ６）が対応する。また、本発明におけるスイッチ素子のオン抵抗は、オン抵抗Ｒｏｎが対応し、本発明における配線パターン抵抗は、図１に示す配線パターン抵抗Ｒｐおよび図２に示す配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）が対応し、本発明における第１の抵抗は、図１に示す検出部抵抗Ｒｄおよび図２に示す検出部抵抗（Ｒ１，Ｒ２，Ｒ３）が対応する。また、本発明における第２の抵抗は、図１に示すオフセット抵抗Ｒｏおよび図２に示すオフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）が対応する。
【０１００】
また、本発明における過電流検出回路は、過電流検出回路１５が対応し、本発明における過電流保護部は、制御部２０内の過電流保護部２４が対応する。また、本発明におけるスイッチは、スイッチＳＷ１，ＳＷ２，ＳＷ３が対応する。また、本発明におけるスイッチ素子の一方の入出力端子は、図１に示すＦＥＴ（Ｑｏ）のソース端子、または図２に示すＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のソース端子が対応する。また、本発明におけるスイッチ素子の他方の入出力端子は、図１に示すＦＥＴ（Ｑｏ）のドレイン端子、または図２に示すＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のドレイン端子が対応する。
【０１０１】
（１）そして、上記実施形態において、電流検出回路１は、図１に示すように、プリント配線基板上に実装されるＦＥＴ（Ｑｏ）のソース端子Ｓが、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子Ｂ（−）に接続され、該負電極端子Ｂ（−）はＦＥＴ（Ｑｏ）に電流を供給する直流電源の負極側に接続されるとともに、ＦＥＴ（Ｑｏ）を制御する制御回路の回路グランドＧに接続される回路において、ＦＥＴ（Ｑｏ）の導通時における電圧降下を基に、該ＦＥＴ（Ｑｏ）に流れる電流を検出する電流検出回路は、ＦＥＴ（Ｑｏ）のドレイン端子Ｄと回路グランドＧとの間に接続される第１の抵抗Ｒｄと第２の抵抗Ｒｏとからなる抵抗直列回路を備え、上記抵抗直列回路においては、第１の抵抗Ｒｄの一端がＦＥＴ（Ｑｏ）のドレイン端子Ｄに接続され、他端が第２の抵抗Ｒｏの一端に接続され、第２の抵抗Ｒｏの他端が回路グランドＧに接続され、第２の抵抗Ｒｏと第１の抵抗Ｒｄとの抵抗値の比（第２の抵抗／第１の抵抗）が、ＦＥＴの導通時のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐとの抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、第１の抵抗Ｒｄと第２の抵抗Ｒｏとの接続点（ノードＮ１）の電圧であって回路グランドＧに対する電圧ＶＲｏをＦＥＴ（Ｑｏ）に流れる電流の検出信号として出力する。
【０１０２】
このような構成１の電流検出回路では、図１に示すように、ＦＥＴ（Ｑｏ）のドレイン端子Ｄと回路グランドＧとの間に接続される第１の抵抗Ｒｄと第２の抵抗Ｒｏとで構成される抵抗直列回路を備える。そして、第２の抵抗Ｒｏと第１の抵抗Ｒｄの抵抗値の比（Ｒｏ／Ｒｄ）が、ＦＥＴ（Ｑｏ）のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐの抵抗値の比（Ｒｏｎ／Ｒｐ）に一致するように設定される。そして、この第１の抵抗Ｒｄと第２の抵抗Ｒｏとの接続点（ノードＮ１）と回路グランドＧとの間の電圧ＶＲｏを、ＦＥＴ（Ｑｏ）に流れる電流の検出信号として出力する。
【０１０３】
これにより、プリント配線基板上に搭載されるＦＥＴ（Ｑｏ）に流れる電流を、ＦＥＴ（Ｑｏ）のオン時のドレイン端子Ｄと回路グランドＧとの間の電圧降下ＶＤＧを基に検出する際に、ＦＥＴ（Ｑｏ）の電流経路を形成する配線パターンの配線パターン抵抗Ｒｐにより発生するオフセット分を容易にキャンセルして、ＦＥＴ（Ｑｏ）のドレイン・ソース間電圧ＶＤＳを検出することができる。このため、配線パターン抵抗Ｒｐの影響をキャンセルして、ＦＥＴ（Ｑｏ）に流れる電流を検出することができる。
【０１０４】
（２）また、上記実施形態において、電流検出回路１は、ＦＥＴ（Ｑｏ）のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐの抵抗値に比べて、第１の抵抗Ｒｄと第２の抵抗Ｒｏの抵抗値が、ＦＥＴ（Ｑｏ）に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される。
これにより、フセット抵抗Ｒｏと検出部抵抗Ｒｄとを通して流れる電流を少なくすることができ、ＦＥＴ（Ｑｏ）に流れる電流の検出誤差を少なくすることができる。
【０１０５】
（３）また、上記実施形態において、モータ制御装置１１は、図２に示すように、プリント配線基板上に実装されるＦＥＴの３相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から３相交流電圧を生成して３相交流モータの回転を制御するモータ制御装置１１であって、直流電源から各ＦＥＴＱ１〜Ｑ６に流れる電流の電流経路がプリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各ＦＥＴＱ４，Ｑ５，Ｑ６と直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、下アーム側の対応するＦＥＴＱ４，Ｑ５，Ｑ６のソース端子Ｓに接続され、他端が、プリント配線基板上に設けられた負電極端子Ｂ（−）に接続され、該負電極端子Ｂ（−）は直流電源の負極側に接続されるとともに制御回路の回路グランドＧに接続されて構成されるモータ制御装置において、下アーム側のＦＥＴＱ４，Ｑ５，Ｑ６の導通時における電圧降下を基に、該ＦＥＴに流れる電流を検出する電流検出回路１４は、下アーム側の各ＦＥＴＱ４，Ｑ５，Ｑ６に対応して、ＦＥＴＱ４，Ｑ５，Ｑ６のドレイン端子Ｄと回路グランドＧとの間に接続される第１の抵抗（Ｒ１，Ｒ２，Ｒ３）と第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）とからなるそれぞれの抵抗直列回路を備え、上記それぞれの抵抗直列回路においては、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）の一端が対応するＦＥＴのドレイン端子に接続され、他端が第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の一端に接続され、第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の他端が回路グランドＧに接続され、第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）と第１の抵抗（Ｒ１，Ｒ２，Ｒ３）との抵抗値の比（第２の抵抗／第１の抵抗）が、対応するＦＥＴの導通時のオン抵抗（Ｒｏｎ）と配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）と第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）との接続点の電圧であって回路グランドＧに対する電圧を各ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流の検出信号として出力する。
【０１０６】
このような構成のモータ制御装置１１では、図２に示すように、下アーム側のＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の導通時における電圧降下を基に、該下アーム側のＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流を検出する電流検出回路１４を備える。そして、電流検出回路１４は、下アーム側の各ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に対応して、それぞれが第１の抵抗（Ｒ１，Ｒ２，Ｒ３）と第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）とからなる抵抗直列回路（抵抗分圧回路）を備える。この抵抗直列回路（抵抗分圧回路）においては、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）の一端が対応するＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のドレイン端子Ｄに接続され、他端が第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の一端に接続され、第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の他端が回路グランドＧに接続される。そして、第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）と第１の抵抗（Ｒ１，Ｒ２，Ｒ３）との抵抗値の比（例えば、第２の抵抗Ｒｏ１／第１の抵抗Ｒ１）が、対応するＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の導通時のオン抵抗Ｒｏｎと配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）との抵抗値の比（例えば、オン抵抗Ｒｏｎ／配線パターン抵抗Ｒｐ３）に一致するように設定され、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）と第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）との接続点（ノードＮ１，Ｎ２，Ｎ３）の電圧であって回路グランドＧに対する電圧をＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流の検出信号として出力する。
【０１０７】
これにより、モータ制御装置１１では、プリント配線基板上に搭載されるＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流を、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のオン時のドレイン端子Ｄと回路グランドＧとの間の電圧降下ＶＤＧを基に検出する際に、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の電流経路を形成する配線パターンの配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）により発生するオフセット分を容易にキャンセルして、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のドレイン・ソース間電圧ＶＤＳを検出することができる。このため、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）の影響をキャンセルして、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流を検出することができる。
【０１０８】
（４）また、上記実施形態において、モータ制御装置１１は、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のオン抵抗（Ｒｏｎ）および前記配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）の抵抗値に比べて、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）および第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の抵抗値が、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される。
これにより、オフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）と検出部抵抗（Ｒ１，Ｒ２，Ｒ３）を通して流れる電流を少なくし、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流の検出誤差を少なくすることができる。
【０１０９】
（５）また、上記実施形態において、モータ制御装置１１は、下アーム側の各ＦＥＴ（Ｑ４，Ｑ５，Ｑ６に対応する抵抗直列回路内の第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）のそれぞれに並列に接続されるスイッチ（スイッチＳＷ１，ＳＷ２，ＳＷ３）であって、下アーム側の対応するＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の導通タイミングに合わせてオフし、対応するＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の電流検出信号を当該ＦＥＴの導通時にのみ出力するスイッチ（スイッチＳＷ１，ＳＷ２，ＳＷ３）を備える。
【０１１０】
これにより、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の電流検出信号を当該ＦＥＴの導通時にのみ出力することができる。このため、ＦＥＴがオフしている場合には、電流検出信号の出力を停止するので、他の相の電流検出信号にノイズ等の影響を与えることがなくなる。また、図４に示す特許文献１に記載のモータ制御装置では、アナログスイッチＡＳ１，ＡＳ２，ＡＳ３が、信号の検出経路（ＦＥＴのドレイン端子とアンプＡＭの入力端子を繋ぐ信号線の経路）に挿入されているため、このアナログスイッチＡＳ１，ＡＳ２，ＡＳ３の内部インピーダンスにより電流検出信号が影響を受ける可能性があるが、図２に示す本実施形態のモータ制御装置１１では、スイッチ（ＳＷ１，ＳＷ２，ＳＷ３）が信号の検出経路（ＦＥＴのドレイン端子とコンパレータの入力端子を繋ぐ信号線の経路）に挿入されないため、信号の検出の際に、スイッチ（ＳＷ１，ＳＷ２，ＳＷ３）の内部インピーダンスによる影響を受けることがない。
【０１１１】
（６）また、上記実施形態において、モータ制御装置１１は、下アーム側のＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のオン時の電流検出信号が所定の過電流設定基準電圧（ＶＲ１，ＶＲ２，ＶＲ３，ＶＲ４）を超えたときに過電流検出信号を出力する過電流検出回路１５と、過電流検出回路１５から過電流検出信号が出力された場合に、３相ブリッジ回路１２の各ＦＥＴ（Ｑ１〜Ｑ６）のすべてをオフする過電流保護部２４と、を備える。
これにより、下アーム側のＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のいずれかにおいて過電流状態が検出された場合に、３相ブリッジ回路１２の各ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のすべてを直ちに一括オフすることができる。このため、過電流によりＦＥＴ（Ｑ４，Ｑ５，Ｑ６）が損傷することを回避することができる。
【０１１２】
以上、本発明の実施の形態について説明したが、本発明の電流検出回路。およびモータ制御装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。また、本発明のスイッチ素子は、上述の図示例ではＦＥＴで示してあるが、スイッチ素子であればこれに限定されない。また、本発明のスイッチは、スイッチ素子であっても、アナログスイッチであっても良く、これに限定されない。
【符号の説明】
【０１１３】
１、１４ 電流検出回路、
１０ ３相交流モータ
１１ モータ制御装置
１２ ３相ブリッジ回路
１３ ゲート駆動回路
１４ 電流検出回路
１５ 過電流検出回路
２０ 制御部
２１ ＦＥＴ信号生成部
２２ 通電制御部
２３ 同期信号生成部
２４ 過電流保護部
Ｑ１，Ｑ２，Ｑ３ 上アーム側のＦＥＴ
Ｑ４，Ｑ５，Ｑ６ 下アーム側のＦＥＴ
ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４ コンパレータ
Ｒｏｎ ＦＥＴのオン抵抗
Ｒｐ１，Ｒｐ２，Ｒｐ３ 配線パターン抵抗
Ｒｄ，Ｒ１，Ｒ２，Ｒ３ 検出部抵抗（第１の抵抗）
Ｒｏ，Ｒｏ１，Ｒｏ２，Ｒｏ３ オフセット抵抗（第２の抵抗）
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ
ＡＭ１１，ＡＭ１２，ＡＭ１３ アンプ（増幅器）
【技術分野】
【０００１】
本発明は、スイッチ素子、特にＦＥＴ（電界効果トランジスタ）に流れる電流を検出する電流検出回路、および、この電流検出回路を用いたモータ制御装置に関する。
【背景技術】
【０００２】
モータ制御装置には、インバータにより直流電圧を３相交流電圧に変換し、この３相交流電圧により３相交流モータ（３相ブラシレスモータや３相誘導モータ）を駆動するものがある（例えば、特許文献１を参照）。図５は、特許文献１に記載のモータ制御装置の構成図（特許文献１の図２）をそのまま示したものである。この図５に示すモータ制御装置は、６個のトランジスタＱ１’〜Ｑ６’で構成される３相ブリッジ回路と、制御回路ＣＯＮＴとからなるインバータ回路を用いて直流を交流に変換すると共に、出力電圧を制御して３相ブラシレスモータＭの回転を制御するものである。このようなインバータ回路においては、過電流によるトランジスタの損傷、および過負荷によりモータの性能劣化などを防ぐことが必要になる。
【０００３】
そこで、インバータの出力電流が過電流領域になったことを検出する回路を用いて、過電流発生時にトランジスタＱ１’〜Ｑ６’を一括オフ（すべてオフ）することによりモータ電流を遮断する方法が用いられている。この過電流を検出する代表的なものの１つに、インバータの３相ブリッジ回路の入力側（例えば、３相ブリッジ回路と電極（＋）とを結ぶ直流電源線）に電流検出抵抗（または、分流器）を挿入し、その検出電圧を電流設定基準電圧と比較することにより過電流状態を検出する方法がある。また、例えば、ホール素子を内蔵するホールセンサをインバータの入力側（例えば、３相ブリッジ回路と電極（＋）とを結ぶ直流電源線）に配置し、このホールセンサの出力電圧を電流設定基準電圧と比較することにより過電流状態を検出する方法がある。
【０００４】
しかしながら、上記電流検出抵抗やホール素子を用いることはモータ制御装置（より正確には過電流保護回路）の小型化の要請に反し、また、これらの部品を使用することにより製品コストが上昇することになる。この問題に対処するために、上記特許文献１に記載のモータ制御装置では、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の導通タイミングにおけるオン電圧（電圧降下）を基に、ＦＥＴに流れる電流を検出している。
【０００５】
すなわち、図５に示す特許文献１に記載のモータ制御装置では、３相ブリッジ回路を、ＦＥＴＱ１’〜Ｑ６を用いて構成し、モータＭの第１相、第２相、第３相のモータ電流に比例するＦＥＴＱ１’〜Ｑ６のドレイン・ソース電圧ＶＤＳ４，ＶＤＳ５，ＶＤＳ６を、各ＦＥＴの導通タイミングに合わせてオンされる３個のスイッチＡＳ１、ＡＳ２、ＡＳ３を介して、直列的に順次に検出する。そして、ＦＥＴＱ１’〜Ｑ６’のドレイン・ソース電圧ＶＤＳ４，ＶＤＳ５，ＶＤＳ６が電流設定基準電圧Ｖｓを超えたときを過電流と判定して、制御回路ＣＯＮＴからの駆動情号を停止し、全てのＦＥＴをオフすることにより、過電流を流さないようにしている。
【０００６】
なお、図６は、同じく上記特許文献１に記載された図（特許文献１の図１）をそのまま示した図であり、ＦＥＴのドレイン・ソース間電圧ＶＤＳとドレイン電流ＩＤの関係図である。この図に示すように、ＦＥＴのゲート電圧ＶＧをパラメータとすると、ＦＥＴオン時のドレイン・ソース間の電圧降下ＶＤＳと、ドレイン電流ＩＤとは、図に示すように、広い範囲に亘って直線的な比例関係を有する。しかもその傾斜は通常のトランジスタのそれに比べてかに緩やかであるため、ドレイン電流の変化に比例した十分大きなドレイン・ソース間電圧降下の変化を得ることができる。従って制御電流領域と過電流領域との間に大きな差をもたせることができるので、効果的な過電流の検出が可能である．
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−３０８４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した特許文献１に記載のモータ制御装置では、モータ、トランジスタなどの過電流による損傷防止用過電流保護回路の小型化や、コストダウンを目的とし、ドレイン電流とドレイン・ソース間電圧圧降下とが広い範囲に亘って直線的関係にあるＦＥＴを用いると共に、このＦＥＴの動通タイミングに合わせてオンして、上記モータの各相電流に比例したドレイン・ソース間電圧降下を直列的に順次検出するスイッチ回路を設け、この回路の出力が設定基準電圧を越えたとき過電流と判定して上記制御回路への駆動信号の供給を停止しＦＥＴの電流遮断を行うようにしている。
【０００９】
しかしながら、上記特許文献１に記載のＦＥＴのドレイン・ソース間電圧の検出による過電流保護回路にあっては、次のような問題点がある。すなわち、ＦＥＴＱ１’〜Ｑ６’をプリント配線基板上に実装する構成においては、ＦＥＴＱ１’〜Ｑ６’に流れる電流経路が配線パターンにより形成されることになる。したがって、直流電源の（−）端子を基準（回路グランド）として、ＦＥＴＱ４’〜Ｑ６’のドレイン・ソース電圧（より正確には、ドレイン・回路グランド間電圧）を測定する場合には、配線パターンの抵抗による電圧降下分（オフセット）が含まれることになる。
【００１０】
この場合、直流電源の（−）端子とトランジスタＱ４’のソースとの間の配線パターンと、直流電源の（−）端子とトランジスタＱ５’のソースとの間の配線パターンと、直流電源の（−）端子とトランジスタＱ６’のソースとの間の配線パターンとの、それぞれ長さ（或いは幅、厚み）が異なることがある。このため、ＦＥＴＱ４’〜Ｑ６’のドレイン・回路グランド間電圧には、配線パターンの抵抗値が異なることによる電圧差（電圧降下の差）が発生し、過電流の判定値がばらつくという問題がある。従って、配線パターンの抵抗のバラツキを考慮して、ＦＥＴＱ４’〜Ｑ６’のドレイン・ソース間電圧を検出することが必要になる。
【００１１】
本発明は、斯かる実情に鑑みなされたものであり、プリント配線基板上に搭載されるＦＥＴに流れる電流を、ＦＥＴオン時のドレインと回路グランド間の電圧降下ＶＤＧを基に検出する際に、ＦＥＴの電流経路を形成する配線パターンの抵抗により発生するオフセット分を簡易な方法によりキャンセルして、ＦＥＴのドレイン・ソース間の電圧降下（ＦＥＴに流れる電流）を検出することができる、電流検出回路、および該電流検出回路を備えるモータ制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するためなされたものであり、本発明の電流検出回路は、プリント配線基板上に実装されるスイッチ素子の一方の入出力端子が、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記スイッチ素子に電流を供給する直流電源の負極側に接続されるとともに、前記スイッチ素子を制御する制御回路の回路グランドに接続される回路において、前記スイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第１の抵抗と第２の抵抗とからなる抵抗直列回路を備え、前記抵抗直列回路においては、前記第１の抵抗の一端が前記スイッチ素子の他方の入出力端子に接続され、他端が前記第２の抵抗の一端に接続され、前記第２の抵抗の他端が前記回路グランドに接続され、前記第２の抵抗と第１の抵抗との抵抗値の比（第２の抵抗／第１の抵抗）が、前記スイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、前記第１の抵抗と前記第２の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力することを特徴とする。
【００１３】
また、本発明の電流検出回路は、前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第１の抵抗および第２の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定されることを特徴とする。
【００１４】
また、本発明のモータ制御装置は、プリント配線基板上に実装されるスイッチ素子の３相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から３相交流電圧を生成して３相交流モータの回転を制御するモータ制御装置であって、前記直流電源から各スイッチ素子に流れる電流の電流経路が前記プリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各スイッチ素子と前記直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、前記下アーム側の対応するスイッチ素子の一方の入出力端子に接続され、他端が、前記プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記直流電源の負極側に接続されるとともに前記制御回路の回路グランドに接続されて構成されるモータ制御装置において、前記下アーム側のスイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記下アーム側の各スイッチ素子に対応して、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第１の抵抗と第２の抵抗とからなるそれぞれの抵抗直列回路を備え、前記それぞれの抵抗直列回路においては、前記第１の抵抗の一端が対応するスイッチ素子の他方の入出力端子に接続され、他端が前記第２の抵抗の一端に接続され、前記第２の抵抗の他端が前記回路グランドに接続され、前記第２の抵抗と第１の抵抗との抵抗値の比（第２の抵抗／第１の抵抗）が、前記対応するスイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、前記第１の抵抗と前記第２の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力することを特徴とする。
【００１５】
また、本発明のモータ制御装置は、前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第１の抵抗および第２の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定されることを特徴とする。
【００１６】
また、本発明のモータ制御装置は、前記下アーム側の各スイッチ素子に対応する第２の抵抗のそれぞれに並列に接続されるスイッチであって、前記下アーム側の対応するスイッチ素子の導通タイミングに合わせてオフし、前記対応するスイッチ素子の電流検出信号を当該スイッチ素子の導通時にのみ出力するスイッチを備えることを特徴とする。
【００１７】
また、本発明のモータ制御装置は、前記下アーム側のスイッチ素子のオン時の電流検出信号が所定の過電流設定基準電圧を超えたときに過電流検出信号を出力する過電流検出回路と、前記過電流検出回路から過電流検出信号が出力された場合に、前記３相ブリッジ回路の各スイッチ素子のすべてをオフする過電流保護部と、を備えることを特徴とする。
【発明の効果】
【００１８】
本発明の電流検出回路においては、スイッチ素子の一方の入出力端子と回路グランドとの間に接続される第１の抵抗と第２の抵抗とでなる抵抗直列回路を備え、この第２の抵抗と第１の抵抗の抵抗値の比（第２の抵抗／第１の抵抗）が、上記スイッチ素子のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定するとともに、第１の抵抗と第２の抵抗との接続点と回路グランドとの間の電圧をスイッチ素子に流れる電流の検出信号として出力する。
これにより、プリント配線基板上に搭載されるスイッチ素子に流れる電流を、スイッチ素子オン時のドレイン端子と回路グランド間の電圧降下を基に検出する際に、スイッチ素子の電流経路を形成する配線パターンの抵抗により発生するオフセット分を簡易な方法によりキャンセルして、スイッチ素子の一方の入出力端子と他方の入出力端子間電圧（スイッチ素子に流れる電流）を検出することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係わる電流検出回路を示す図である。
【図２】本発明の第２の実施形態に係わるモータ制御装置の構成を示す図である。
【図３】図２に示すモータ制御装置における電流検出回路の動作を説明するための図である。
【図４】ＦＥＴに流れる電流（ドレイン・ソース間電圧ＶＤＳ）の検出タイミングを示す図である。
【図５】特許文献１に記載のモータ制御装置の構成を示す図である。
【図６】ＦＥＴのドレイン・ソース間電圧降下とドレイン電流の関係図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００２１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係わる電流検出回路の構成を示す図である。この図１に示す回路おいては、電流検出対象となるＦＥＴＱｏはプリント配線基板上に実装され、また、直流電源装置（図示せず）の負極側に繋がる負極端子Ｂ（−）もプリント配線基板上に実装されている。そして、ＦＥＴＱｏのソース端子Ｓは、このＦＥＴＱｏに流れる電流経路となる配線パターン（配線パターン抵抗Ｒｐで示す経路）を介して、プリント配線基板上の負極端子Ｂ（−）に接続されるとともに、回路グランドＧに接続されている。なお、ＦＥＴＱｏは、図示しない制御回路（例えば、図２に示す制御部２０等を参照）により、オン／オフ制御されるものである。
【００２２】
図１に示すように、本実施形態の電流検出回路１は、抵抗分圧回路で構成され、この抵抗分圧回路は、検出部抵抗Ｒ１（第１の抵抗）とオフセット抵抗Ｒｏ（第２の抵抗）の直列回路で構成され、この検出部抵抗Ｒ１とオフセット抵抗Ｒｏとの接続点（ノードＮ１）から電流検出信号が出力される。
【００２３】
この電流検出回路１は、ＦＥＴＱｏに流れる電流（ドレイン電流ＩＤ）を、このＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳを基に検出することを目的とする回路である。すなわち、図６に示すように、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ（電圧降下）は、ドレイン電流ＩＤに比例する関係にあるので、このＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ（電圧降下）を基に、ＦＥＴＱｏに流れる電流（ドレイン電流ＩＤ）を検出する。
【００２４】
ところで、図１に示す回路構成においては、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳを直接には測定せず、ＦＥＴＱｏのドレイン端子Ｄと回路グランドＧとの間の電圧ＶＤＧを測定している。このドレイン・回路グランド間電圧ＶＤＧには、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ（電圧降下＝オン抵抗Ｒｏｎ×ドレイン電流ＩＤ）に加えて、配線パターン抵抗Ｒｐによる電圧降下分がオフセットとして含まれる。従って、このドレイン・回路グランド間電圧ＶＤＧは、以下の式（１）のようになる。
【００２５】
ＶＤＧ＝Ｒｏｎ×ＩＤ＋Ｒｐ×ＩＤ・・・（１）
【００２６】
この配線パターン抵抗（Ｒｐ）は、配線パターンの長さ・幅・厚みにより変化するため、オフセット分（Ｒｐ×ＩＤ）にはバラツキが発生する。このため、配線パターン抵抗Ｒｐにより発生する電圧降下のオフセット分（Ｒｐ×ＩＤ）をキャンセルし、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ（＝オン抵抗Ｒｏｎ×ＩＤ）を抽出する必要がある。
【００２７】
そこで、本実施形態の電流検出回路では、ＦＥＴＱｏのドレイン端子Ｄと、回路グランドＧとの間に、抵抗分圧回路（検出部抵抗Ｒｄとオフセット抵抗Ｒｏとで構成される抵抗直列回路）を挿入し、配線パターンの抵抗成分である配線パターン抵抗（Ｒｐ）による電圧降下分を、抵抗分圧回路を構成するオフセット抵抗Ｒｏにより分圧してオフセット分をキャンセルする。
【００２８】
このために、ＦＥＴＱｏのオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐと、オフセット抵抗Ｒｏと、検出部抵抗Ｒｄの関係を以下のように定める。
【００２９】
Ｒｏｎ：Ｒｐ＝Ｒｏ：Ｒｄ・・・・（２）
すなわち、ドレイン電流ＩＤが流れ電圧降下を発生させる側（抵抗Ｒｏｎと配線パターン抵抗Ｒｐ側）の上下の抵抗値の比（Ｒｏｎ／Ｒｐ）に対して、抵抗分圧回路側（抵抗Ｒｄと抵抗Ｒｏ側）の上下の抵抗値の比（Ｒｄ／Ｒｏ）が逆比になるようにする。すなわち、以下の関係になるようにする。
【００３０】
Ｒｏｎ／Ｒｐ＝Ｒｏ／Ｒｄ
【００３１】
次に、具体的な数値の例を挙げて説明する。図１（Ｂ）は、配線パターン抵抗Ｒｐにより発生する電圧降下（オフセット）をキャンセルする具体例について説明するための図である。この図に示すように、モータ電流を１００Ａとし、ＦＥＴＱｏのオン抵抗Ｒｏｎを４ｍΩ（Ｒｏｎ＝４ｍΩ）とし、配線パターン抵抗Ｒｐを１ｍΩ（Ｒｐ＝１ｍΩ）とし、検出部抵抗（第１の抵抗）Ｒｄを１０ｋΩ（Ｒ１ｄ＝１０ｋΩ）とし、オフセット抵抗（第２の抵抗）Ｒｏを４０ｋΩ（Ｒｏ＝４０ｋΩ）とする。
【００３２】
この場合は、ドレイン・回路グランド間電圧ＶＤＧは、０．５０Ｖ（＝１００Ａ×５ｍΩ）となる。すなわち、ＦＥＴＱｏのオン抵抗Ｒｏｎによる電圧降下が「０．４０Ｖ（＝１００Ａ×４ｍΩ）」となり、配線パターン抵抗Ｒｐによる電圧降下が「０．１０Ｖ（＝１００Ａ×１ｍΩ）」となり、ドレイン・回路グランド間電圧ＶＤＧは、０．５０Ｖとなる。
一方、抵抗分圧回路の検出電圧（ノードＮ１）の電圧ＶＲｏ（抵抗Ｒｏの両端の電圧）は、ドレイン・回路グランド間電圧ＶＤＧ（＝０．５０Ｖ）が抵抗分圧され、以下の式のようになる。
【００３３】
ＶＲｏ＝０・５０Ｖ×４０ｋΩ／（１０ｋΩ＋４０ｋΩ）＝０．４０Ｖ
【００３４】
したがって、抵抗分圧回路の検出電圧（ノードＮ１）の電圧ＶＲｏ（抵抗Ｒｏの両端の電圧）は、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳ「０．４０Ｖ（＝１００Ａ×４ｍΩ）」と等しくなる。
【００３５】
このように、ドレイン電流ＩＤが流れ電圧降下を発生させる側の上下の抵抗値の比（Ｒｏｎ／Ｒｐ）に対して、抵抗分圧回路側の上下の抵抗値の比（Ｒｄ／Ｒｏ）が逆比になるように設定する（Ｒｏｎ／Ｒｐ＝Ｒｏ／Ｒｄ）。すなわち、オフセット抵抗Ｒｏと検出部抵抗Ｒｄとの抵抗値の比（Ｒｏ／Ｒｄ）を、ＦＥＴＱｏのオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐとの抵抗値の比（Ｒｏｎ／Ｒｐ）に一致するように設定する。これにより、配線パターン抵抗Ｒｐにより発生する電圧降下分（オフセット）をキャンセルして、ＦＥＴＱｏのドレイン・ソース間電圧ＶＤＳを検出することができる。
【００３６】
なお、ＦＥＴＱｏのオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐに対して、オフセット抵抗Ｒｏと、検出部抵抗Ｒｄとは、十分大きな値に設定する。これは、オフセット抵抗Ｒｏと、検出部抵抗Ｒｄの値が小さい場合は、このオフセット抵抗Ｒｏと検出部抵抗Ｒｄとを通して流れる電流（ＦＥＴＱｏ側から分流する電流）が増大し、ＦＥＴＱｏに流れる電流の検出誤差が増大するためである。
【００３７】
［第２の実施形態］
次に、本発明の第２の実施形態として、上述した第１の実施形態の電流検出回路を、インバータにより３相交流モータを回転制御するモータ制御装置に用いた例について説明する。
【００３８】
（モータ制御装置の構成についての説明）
図２は、本発明の実施形態に係わるモータ制御装置の構成を示す図である。図２に示すモータ制御装置１０は、例えば、バッテリ（図示せず）を直流電源とし、このバッテリの直流電圧を交流電圧に変換して３相交流モータ（３相ブラシレスモータや３相誘導モータ）１０を駆動する制御装置である。
【００３９】
図２において、３相交流モータ（単に「モータ」とも呼ぶ）１０は、例えば、エンジン（内燃機関）のスタータモータとなるモータである。この３相交流モータ１０が、例えば、３相ブラシレスモータである場合は、このモータ１０は、Ｕ、Ｖ、Ｗの各相コイル（鉄心に巻かれているコイル）を有するステータと、永久磁石からなるロータとで構成され、ステータには３相（Ｕ、Ｖ、Ｗ）のコイルが周方向に順番に巻装される。
【００４０】
また、このモータ制御装置１１内には、Ｎｃｈ型のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）であるＦＥＴＱ１〜Ｑ６で構成される３相ブリッジ回路１２が設けられている。この３相ブリッジ回路１２は、ＦＥＴＱ１〜Ｑ６がプリント配線基板上に実装されて構成されており、この３相ブリッジ回路１２において、上アーム側のＦＥＴＱ１、Ｑ２、Ｑ３のそれぞれのドレイン端子は、このＦＥＴＱ１、Ｑ２、Ｑ３に流れる電流の電流経路となるそれぞれの配線パターンを介して、プリント配線基板上に設けられた正側電極端子Ａ（＋）に共通に接続されている。そして、この正側電極端子Ａ（＋）は、図示しない直流電源（例えば、バッテリ）の正電極に接続されている。
【００４１】
また、下アーム側のＦＥＴＱ４，Ｑ５，Ｑ６のそれぞれのソース端子は、このＦＥＴＱ４，Ｑ５，Ｑ６に流れる電流の電流経路となるそれぞれの配線パターン（配線パターン抵抗Ｒｐ１，Ｒｐ２，Ｒｐ３で示す経路）を介して、プリント配線基板上に設けられた負電極端子Ｂ（−）に共通に接続されている。そして、このプリント配線基板上の負電極端子Ｂ（−）は、図示しない直流電源（例えば、バッテリ）の負電極に接続されており、また、この負電極端子Ｂ（−）は、後述する電流検出回路１４や、過電流検出回路１５や、制御部２０などを構成する回路の基準電位（グランド）となる回路グランドＧに接続されている。
【００４２】
そして、３相ブリッジ回路１２において、ＦＥＴＱ４のソース端子と負電極端子Ｂ（−）との間に挿入された抵抗Ｒｐ１は、ＦＥＴＱ４のソース端子と負電極端子Ｂ（−）とを結ぶプリント配線基板上の配線パターンが有する抵抗成分（配線パターン抵抗Ｒｐ１）を示している。また、ＦＥＴＱ５のソースと負電極端子Ｂ（−）との間に挿入された抵抗Ｒｐ２は、ＦＥＴＱ５のソースと負電極端子Ｂ（−）とを結ぶプリント配線基板上の配線パターンが有する抵抗成分（配線パターン抵抗Ｒｐ２）を示している。また、ＦＥＴＱ６のソースと負電極端子Ｂ（−）との間に挿入された抵抗Ｒｐ３は、ＦＥＴＱ６のソースと負電極端子Ｂ（−）とを結ぶプリント配線基板上の配線パターンが有する抵抗成分（配線パターン抵抗Ｒｐ３）を示している。
【００４３】
なお、この配線パターン抵抗Ｒｐ１，Ｒｐ２，Ｒｐ３の抵抗値は、プリント配線基板上に実装されるＦＥＴＱ１〜Ｑ６の配置状況に応じて変化する。すなわち、配線パターン抵抗Ｒｐ１，Ｒｐ２，Ｒｐ３の抵抗値は、配線パターンの長さ（配線長）、幅、および厚みにより変化する。図２に示す例では、例えば、Ｒｐ１＜Ｒｐ２＜Ｒｐ３とする。すなわち、ＦＥＴＱ４のソース端子と負電極端子Ｂ（−）とを結ぶ配線パターンが最も短く、ＦＥＴＱ５のソース端子と負電極端子Ｂ（−）とを結ぶ配線パターンが次に長く、ＦＥＴＱ６のソース端子と負電極端子Ｂ（−）とを結ぶ配線パターンが最も長いものとする。
【００４４】
そして、上アーム側のＦＥＴＱ１のソース端子と、下アーム側のＦＥＴＱ４のドレイン端子とが接続され、このＦＥＴＱ１とＱ４の接続点が、出力配線Ｌｕを介して３相交流モータ１０のＵ相コイル端子に接続されている。また、上アーム側のＦＥＴＱ２のソース端子と、下アーム側のＦＥＴＱ５のドレイン端子とが接続され、このＦＥＴＱ２とＱ５の接続点が、出力配線Ｌｖを介して３相交流モータ１０のＶ相コイル端子に接続されている。
【００４５】
また、上アーム側のＦＥＴＱ３のソース端子と、下アーム側のＦＥＴＱ６のドレイン端子とが接続され、このＦＥＴＱ３とＱ６の接続点が、出力配線Ｌｗを介して３相交流モータ１０のＷ相コイル端子に接続されている。なお、ＦＥＴＱ１〜Ｑ６のそれぞれには、フライホイールダイオードＤｘが、図に示すようにカソードが（+）電極方向に、アノードが（−）電極方向となるように並列に接続されている。
【００４６】
また、モータ制御装置１１は、上アーム側のスイッチング素子（ＦＥＴ）Ｑ１、Ｑ２、Ｑ３および下アーム側のスイッチング素子（ＦＥＴ）Ｑ４、Ｑ５、Ｑ６をオン／オフ駆動するゲート信号を生成するゲート駆動回路（ドライバー回路）１３を有している。上記のＦＥＴＱ１〜Ｑ６は、ゲート駆動回路１３から出力されるゲート駆動信号により駆動され、このゲート駆動信号は、制御部（ＣＰＵ等で構成される制御部）２０から出力されるＦＥＴ駆動信号を基にして生成される。
【００４７】
制御部２０は、ＦＥＴ駆動信号生成部２１と、通電制御部２２と、同期信号生成部２３と、過電流保護部（過電流保護回路）２４と、を有して構成される。通電制御部２２は、３相交流モータ１０を駆動するための通電信号を生成するための処理部である。この通電制御部２２では、例えば、３相交流モータ１０が低速で回転する場合において、１８０度の全通電期間中、１２０度の期間だけコイルに通電するようにして３相交流モータ１０を駆動制御する。また、例えば、３相交流モータ１０の高速回転時において、１８０°通電により、３相交流モータ１０を駆動制御する。
【００４８】
ＦＥＴ駆動信号生成部２１は、通電制御部２２により生成された通電信号に基づき、ＦＥＴの駆動信号を生成し、このＦＥＴの駆動信号をゲート駆動回路１３に出力する。このゲート駆動回路１３は、ＦＥＴのゲート駆動信号を生成するためのドライバー回路であり、このゲート駆動回路１３から出力されるゲート駆動信号により、上記のＦＥＴＱ１〜Ｑ６をオン／オフ駆動する。
【００４９】
また、同期信号生成部２３は、後述するスイッチＳＷ１，ＳＷ２，ＳＷ３をオン／オフ駆動する同期信号を生成する。また、過電流保護部２４は、後述するコンパレータＣＰ１、ＣＰ２、ＣＰ３、およびコンパレータＣＰ４から過電流検出信号が入力されると、ＦＥＴ駆動信号生成部２１を介してゲート駆動回路１３を制御し、このゲート駆動回路１３からＦＥＴＱ１〜Ｑ６を一括オフするゲート駆動信号を出力させる。
【００５０】
（電流検出回路１４についての説明）
上記構成において、本実施形態のモータ制御装置１１では、ＦＥＴＱ４，Ｑ５，Ｑ６のドレイン・ソース間電圧（より正確にはドレイン・回路グランド間電圧）を検出することにより、ＦＥＴＱ４，Ｑ５，Ｑ６に流れる電流を検出する。このため、モータ制御装置１１は、電流検出回路１４を備えている。また、電流検出回路１４により検出された電流信号を、所定の電流設定基準電圧と比較する過電流検出回路１５を備えている。
【００５１】
上記電流検出回路１４においては、ＦＥＴＱ６のドレイン端子と回路グランドＧとの間に、検出部抵抗Ｒ１とオフセット抵抗Ｒｏ１とでなる抵抗直列回路（抵抗分圧回路）を挿入する。すなわち、ＦＥＴＱ６のドレインに抵抗Ｒ１の一端を接続し、この抵抗Ｒ１の他端を抵抗Ｒｏ１の一端に接続し、抵抗Ｒｏ１の他端を回路グランドＧに接続する。また、抵抗Ｒ１と抵抗Ｒｏ１の接続点（ノードＮ１）とグランドＧとの間にスイッチＳＷ１を接続する。
【００５２】
また、ＦＥＴＱ５のドレイン端子とグランドＧとの間に、検出部抵抗Ｒ２とオフセット抵抗Ｒｏ２とでなる抵抗直列回路（抵抗分圧回路）を挿入する。すなわち、ＦＥＴＱ５のドレイン端子に抵抗Ｒ２の一端を接続し、この抵抗Ｒ２の他端を抵抗Ｒｏ２の一端に接続し、抵抗Ｒｏ２の他端をグランドＧに接続する。また、抵抗Ｒ２と抵抗Ｒｏ２の接続点（ノードＮ２）とグランドＧとの間にスイッチＳＷ２を接続する。
【００５３】
同様にして、ＦＥＴＱ４のドレイン端子と回路グランドＧとの間に、検出部抵抗Ｒ３とオフセット抵抗Ｒｏ３とでなる抵抗直列回路（抵抗分圧回路）を挿入する。すなわち、ＦＥＴＱ４のドレイン端子に抵抗Ｒ３の一端を接続し、この抵抗Ｒ３の他端を抵抗Ｒｏ３の一端に接続し、抵抗Ｒｏ３の他端を回路グランドＧに接続する。また、抵抗Ｒ３と抵抗Ｒｏ３の接続点（ノードＮ３）と回路グランドＧとの間にスイッチＳＷ３を接続する。
【００５４】
上記構成において、スイッチＳＷ１は、ＦＥＴＱ６がオフの場合はオンになり、ＦＥＴＱ６がオンになるタイミングでオフになる。すなわち、ＦＥＴＱ６がオンになり、モータ１０のＷ相電流ＩｗがＦＥＴＱ６に流れる状態において、スイッチＳＷ１をオフにする。これにより、ＦＥＴＱ６がオンになるタイミングで、ＦＥＴＱ６のドレインに発生する電圧（Ｗ相電流に比例する電圧）を抵抗Ｒ１とＲｏ１とにより分圧し、ノードＮ１の電圧としてコンパレータＣＰ１の一方の端子に入力することができる。
【００５５】
また、スイッチＳＷ２は、ＦＥＴＱ５がオフの場合はオンになり、ＦＥＴＱ５がオンになるタイミングでオフになる。すなわち、ＦＥＴＱ５がオンになり、モータ１０のＶ相電流ＩｖがＦＥＴＱ５に流れる状態において、スイッチＳＷ２をオフにする。これにより、ＦＥＴＱ５がオンになるタイミングで、ＦＥＴＱ５のドレインに発生する電圧（Ｖ相電流Ｉｖに比例する電圧）を抵抗Ｒ２とＲｏ２とにより分圧し、ノードＮ２の電圧としてコンパレータＣＰ２の一方の端子に入力することができる。
【００５６】
同様にして、スイッチＳＷ３は、ＦＥＴＱ４がオフの場合はオンになり、ＦＥＴＱ４がオンになるタイミングでオフになる。すなわち、ＦＥＴＱ４がオンになり、モータ１０のＵ相電流ＩｕがＦＥＴＱ４に流れる状態において、スイッチＳＷ３をオフにする。これにより、ＦＥＴＱ４がオンになるタイミングで、ＦＥＴＱ４のドレインに発生する電圧（Ｕ相電流Ｉｕに比例する電圧）を抵抗Ｒ３とＲｏ３とにより分圧し、ノードＮ３の電圧としてコンパレータＣＰ３の一方の端子に入力することができる。
【００５７】
（配線パターン抵抗により発生するオフセットについての説明）
ところで、ＦＥＴＱ４，Ｑ５，Ｑ６は、同じ仕様（定格電流、耐圧、構造等が同じ仕様）のＦＥＴ素子であり、そのオン抵抗Ｒｏｎは同じ値（例えば、４ｍΩ）とみなすことができる。そして、そのドレイン・ソース間電圧ＶＤＳは、図６に示すように、流れるドレイン電流ＩＤに比例する。このため、ＦＥＴＱ４，Ｑ５，Ｑ６に流れる電流を検出するには、それぞれのドレイン・ソース間電圧ＶＤＳを検出すればよいことになる。
【００５８】
しかしながら、前述したように、ＦＥＴＱ４，Ｑ５，Ｑ６のそれぞれのソース端子と負電極端子Ｂ（−）との間には、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）が介在する。従って、ＦＥＴＱ４，Ｑ５，Ｑ６に流れる電流を測定するために、それぞれのＦＥＴＱ４，Ｑ５，Ｑ６のドレイン端子と回路グランドＧとの間の電圧ＶＤＧを測定する場合は、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）に起因するオフセット分が含まれることになる。
【００５９】
例えば、ＦＥＴＱ６がオンの状態においてモータ電流Ｉｗが流れると、ＦＥＴＱ６のドレイン端子と回路グランドＧとの間に発生する電圧ＶＤＧ６は、以下の式になる。
【００６０】
ＶＤＧ６＝Ｉｗ×Ｒｏｎ＋Ｉｗ×Ｒｐ３
【００６１】
また、ＦＥＴＱ５がオンの状態においてモータ電流Ｉｖが流れると、ＦＥＴＱ５のドレイン端子と回路グランドＧとの間に発生する電圧ＶＤＧ５は、以下の式になる。
【００６２】
ＶＤＧ５＝Ｉｖ×Ｒｏｎ＋Ｉｖ×Ｒｐ２
【００６３】
また、ＦＥＴＱ４がオンの状態においてモータ電流Ｉｕが流れると、ＦＥＴＱ４のドレイン端子と回路グランドＧとの間に発生する電圧ＶＤＧ４は、以下の式になる。
【００６４】
ＶＤＧ４＝Ｉｕ×Ｒｏｎ＋Ｉｕ×Ｒｐ１
【００６５】
このように、ＦＥＴＱ４，Ｑ５，Ｑ６のドレイン・回路グランド間電圧は、ドレイン・ソース間電圧ＶＤＳに、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）による電圧降下がオフセット分として加わることになる。このため、ＦＥＴＱ４，Ｑ５，Ｑ６のドレイン・ソース間電圧を求めるには、上記オフセット分をキャンセルする必要がある。
【００６６】
そこで、本実施形態の電流検出回路１４では、第１の実施形態で説明したように、配線パターンの抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）による電圧降下分を、抵抗分圧回路を構成するオフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）により分圧してオフセットする。
【００６７】
このために、ＦＥＴＱ４，Ｑ５，Ｑ６のオン抵抗Ｒｏｎと、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）と、オフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）と、検出部抵抗（Ｒ１，Ｒ２，Ｒ３）との関係を以下のように定める。
【００６８】
すなわち、ＦＥＴＱ６については、ＦＥＴＱ６のオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐ３と、ＦＥＴＱ６に対応する検出部抵抗Ｒ１と、オフセット抵抗Ｒｏ１とにおいて、
【００６９】
ＦＥＴＱ６のオン抵抗Ｒｏｎ：配線パターン抵抗（Ｒｐ３）
＝オフセット抵抗（Ｒｏ１）：検出部抵抗（Ｒ１）
【００７０】
となるように設定する。
【００７１】
また、ＦＥＴＱ５については、ＦＥＴＱ５のオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐ２と、ＦＥＴＱ５に対応する検出部抵抗Ｒ２と、オフセット抵抗Ｒｏ２とにおいて、
【００７２】
ＦＥＴＱ５のオン抵抗Ｒｏｎ：配線パターン抵抗（Ｒｐ２）
＝オフセット抵抗（Ｒｏ２）：検出部抵抗（Ｒ２）
【００７３】
となるように設定する。
【００７４】
また、ＦＥＴＱ４については、ＦＥＴＱ４のオン抵抗Ｒｏｎと、配線パターン抵抗Ｒｐ１と、ＦＥＴＱ４に対応する検出部抵抗Ｒ３と、オフセット抵抗Ｒｏ３とにおいて、
【００７５】
ＦＥＴＱ４のオン抵抗Ｒｏｎ：配線パターン抵抗（Ｒｐ１）
＝オフセット抵抗（Ｒｏ３）：検出部抵抗（Ｒ３）
【００７６】
となるように設定する。
【００７７】
ただし、上記設定において、「オン抵抗Ｒｏｎ，パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）≪オフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒ０３），検出部抵抗（Ｒ１，Ｒ２，Ｒ３）」となるように設定する。すなわち、オフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒ０３）および検出部抵抗（Ｒ１，Ｒ２，Ｒ３）の抵抗値が、オン抵抗Ｒｏｎおよびパターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）の抵抗値よりも十分大きな値となるように設定する。
【００７８】
次に、具体的な例について説明する。図３は、配線パターン抵抗Ｒｐ３により発生する電圧降下（オフセット）をキャンセルする具体例について説明するための図である。この図３に示すように、モータ電流（Ｗ相電流Ｉｗ）を１００Ａとし、ＦＥＴＱ４，Ｑ５，Ｑ６のオン抵抗Ｒｏｎを４ｍΩ（Ｒｏｎ＝４ｍΩ）とし、ＦＥＴＱ６の配線パターン抵抗Ｒｐ３を１ｍΩ（Ｒｐ３＝１ｍΩ）とし、検出部抵抗Ｒ１を１０ｋΩ（Ｒ１＝１０ｋΩ）とする。
【００７９】
そして、オフセット抵抗Ｒｏ１なしとした場合（Ｒｏ１＝∞）は、検出電圧（ノードＮ１の電圧）は、０．５０Ｖ「＝１００Ａ×５ｍΩ」となり、本来のドレイン・ソース間電圧ＶＤＳ「０．４０Ｖ（＝１００Ａ×４ｍΩ）」に対して、検出誤差は＋２５％となる。
【００８０】
一方、オフセット抵抗Ｒｏ１を４０ｋΩ（Ｒｏ１＝４０ｋΩ）とした場合は、検出電圧（ノードＮ１の電圧）は、０．５０Ｖ×４０ｋΩ／５０ｋΩ＝０．４０Ｖとなり、本来のドレイン・ソース間電圧ＶＤＳ「０．４００Ｖ（＝１００Ａ×４ｍΩ）」に対して、検出誤差はほぼ０％となる。
【００８１】
このように、ドレイン電流ＩＤが流れ電圧降下を発生させる側の上下の抵抗の抵抗値の比（例えば、Ｒｏｎ／Ｒｐ３）に対して、抵抗分圧回路側の上下の抵抗の抵抗値の比（例えば、Ｒ１／Ｒｏ１）が逆比になるように設定する（Ｒｏｎ／Ｒｐ３＝Ｒｏ１／Ｒ１）。すなわち、オフセット抵抗Ｒｏ１と検出部抵抗Ｒ１との抵抗値の比（Ｒｏ１／Ｒ１）を、ＦＥＴＱ６のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐ３との抵抗値の比（Ｒｏｎ／Ｒｐ３）に一致するように設定する。これにより、例えば、配線パターン抵抗Ｒｐ３により発生する電圧降下分（オフセット）をキャンセルして、ＦＥＴＱ６のドレイン・ソース間電圧ＶＤＳを検出することができる。
【００８２】
（過電流検出回路１５の構成と過電流検出動作についての説明）
次に、過電流検出回路１５の構成と動作について説明する。前述したように、電流検出回路１４のノードＮ１は、コンパレータＣＰ１の一方の入力端子（−）に接続され、また、コンパレータＣＰ１の他方の入力端子（＋）には、基準となる電流設定基準電圧ＶＲ１が入力される。このため、ＦＥＴＱ６の電流信号（ノードＮ１の電圧）が，電流設定基準電圧ＶＲ１より低い場合（過電流状態でない場合）は、コンパレータＣＰ１の出力は、例えば、Ｈ状態となり、ＦＥＴＱ６の電流信号（ノードＮ１の電圧）が，電流設定基準電圧ＶＲ１よりも高くなる場合（過電流状態の場合）は、例えば、Ｌ状態になる。
【００８３】
また、電流検出回路１４のノードＮ２は、コンパレータＣＰ２の一方の入力端子（−）に接続され、コンパレータＣＰ２の他方の入力端子（＋）には、基準となる電流設定基準電圧ＶＲ２が入力される。このため、ＦＥＴＱ５の電流信号（ノードＮ２の電圧）が、電流設定基準電圧ＶＲ２より低い場合（過電流状態でない場合）は、コンパレータＣＰ２の出力は、例えば、Ｈ状態となり、ＦＥＴＱ６の電流信号（ノードＮ２の電圧）が、電流設定基準電圧ＶＲ２よりも高くなる場合（過電流状態の場合）は、例えば、Ｌ状態になる。
【００８４】
同様にして、ノードＮ３は、コンパレータＣＰ３の一方の入力端子（−）に接続され、コンパレータＣＰ３の他方の入力端子（＋）には、基準となる電流設定基準電圧ＶＲ３が入力される。このため、ＦＥＴＱ４の電流信号（ノードＮ３の電圧）が、電流設定基準電圧ＶＲ３より低い場合（過電流状態でない場合）は、コンパレータＣＰ３の出力は、例えば、Ｈ状態となり、ＦＥＴＱ４の電流信号（ノードＮ３の電圧）が、電流設定基準電圧ＶＲ３よりも高くなる場合（過電流状態の場合）は、例えば、Ｌ状態になる。
【００８５】
また、電流検出回路１４のノードＮ１は、アンプ（増幅器）ＡＭ１１の一方の入力端子（＋）に接続され、アンプＡＭ１１の他方の入力端子（−）には、アンプＡＭ１１の出力端子が接続される。これにより、アンプＡＭ１１はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードＮ１から入力される電圧信号をバッファしてそのまま出力端子に出力する。
【００８６】
また、電流検出回路１４のノードＮ２は、アンプ（増幅器）ＡＭ１２の一方の入力端子（＋）に接続され、アンプＡＭ１２の他方の入力端子（−）には、アンプＡＭ１２の出力端子が接続される。これにより、アンプＡＭ１２はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードＮ２から入力される電圧信号をバッファしてそのまま出力端子に出力する。
【００８７】
同様にして、電流検出回路１４のノードＮ３は、アンプ（増幅器）ＡＭ１３の一方の入力端子（＋）に接続され、アンプＡＭ１３の他方の入力端子（−）には、アンプＡＭ１３の出力端子が接続される。これにより、アンプＡＭ１３はボルテージホロワ回路を構成する。このボルテージホロワ回路は、高入力インピーダンスかつ低出力ンピーダンスのバッファ回路として機能し、ノードＮ３から入力される電圧信号をバッファしてそのまま出力端子に出力する。
【００８８】
そして、アンプＡＭ１１の出力端子は抵抗Ｒ１１を介してノードＮ４に接続され、アンプＡＭ１２の出力端子は抵抗Ｒ１２を介してノードＮ４に接続され、アンプＡＭ１３の出力端子は抵抗Ｒ１３を介してノードＮ４に接続される。これにより、アンプＡＭ１１と、アンプＡＭ１２と、アンプＡＭ１３の出力信号は、ノードＮ４においてワイヤードオアされる。このため、アンプＡＭ１１の出力信号と、アンプＡＭ１２の出力信号と、アンプＡＭ１３の出力信号のうちで最も信号レベルの高い信号（最も電圧レベルの高い信号）が
選択されてノードＮ４に現れる。
【００８９】
このノードＮ４は、コンパレータＣＰ４の一方の入力端子（−）に接続され、コンパレータＣＰ４の他方の入力端子（＋）には、基準となる電流設定基準電圧ＶＲ４が入力されている。このため、ノードＮ４の電圧が、電流設定基準電圧ＶＲ４より低い場合（過電流状態でない場合）は、コンパレータＣＰ４の出力が、例えば、Ｈ状態となる。また、ノードＮ４の電圧が、電流設定基準電圧ＶＲ４よりも高くなる場合（過電流状態の場合）は、コンパレータＣＰ４の出力が、例えば、Ｌ状態になる。
【００９０】
従って、このアンプＡＭ１１，ＡＭ１２，ＡＭ１３とコンパレータＣＰ４で構成される回路の系統では、ノードＮ１、ノードＮ２、ノードＮ３のいずれかの電圧が電流設定基準電圧ＶＲ４よりも高くなると（ＦＥＴＱ４，Ｑ５，Ｑ６のいずれかが過電流状態になると）、コンパレータＣＰ４の出力が、例えば、Ｌ状態となる。
【００９１】
このように、コンパレータＣＰ１，ＣＰ２，ＣＰ３は、コンパレータＣＰ１がＦＥＴＱ６の過電流状態を検出し、コンパレータＣＰ２がＦＥＴＱ５の過電流状態を検出し、コンパレータＣＰ３がＦＥＴＱ４の過電流状態を検出するなど、個々のＦＥＴＱ４，Ｑ５，Ｑ６の過電流状態を検出する。これに対して、アンプＡＭ１１，ＡＭ１２，ＡＭ１３とコンパレータＣＰ４で構成される回路の系統では、ＦＥＴＱ４，Ｑ５，Ｑ６の過電流状態を一括して検出するものである。すなわち、アンプＡＭＡＭ１１，ＡＭ１２，ＡＭ１３とコンパレータＣＰ４で構成される回路の系統は、コンパレータＣＰ１，ＣＰ２，ＣＰ３を用いた過電流検出系統に対して、これを補完する予備の過電流検出系統として機能するものである。
【００９２】
そして、コンパレータＣＰ１，ＣＰ２，ＣＰ３、およびＣＰ４の出力端子は信号線ＯＣＬに共通に接続されてワーヤードＯＲ（オア）回路を構成している。このため、コンパレータＣＰ１，ＣＰ２，ＣＰ３、およびＣＰ４のいずれかの出力が、例えば、Ｌ状態になると、信号線ＯＣＬがＬ状態となり、このＬ状態の信号が過電流検出信号として制御部２０に出力される。制御部２０内の過電流保護部（過電流保護回路）２４は、コンパレータＣＰ１、ＣＰ２、ＣＰ３、およびコンパレータＣＰ４から過電流検出信号（Ｌ状態の信号）が入力されると、ＦＥＴ駆動信号生成部２１を介してゲート駆動回路１３を制御し、このゲート駆動回路１３からＦＥＴＱ１〜Ｑ６を一括オフするゲート駆動信号を出力させる。これにより、下アーム側のＦＥＴＱ４，Ｑ５，Ｑ６のいずれかに過電流が流れる場合に、ＦＥＴＱ１〜Ｑ６を一括オフし、ＦＥＴＱ１〜Ｑ６を保護することができる。
【００９３】
また、図４は、ＦＥＴに流れる電流（ドレイン・ソース間電圧ＶＤＳ）の検出タイミングを示す図である。この図４では、横方向に時間ｔの経過を示し、縦方向に、ＦＥＴＱｎのドレイン・ソース間電圧ＶＤＳと、スイッチＳＷｎのオン／オフ状態と、コンパレータＣＰｎの入力電圧と、を並べて示したものである。
なお、この図４において、時刻ｔ１は、ＦＥＴＱｎがターンオンを開始する時刻を示し、時刻ｔ１〜時刻ｔ２までの期間ΔＴ１は、ＦＥＴＱｎのタンーオン時間に応じて設けられる不感帯（電流検出を行わない期間）であり、時刻ｔ３は、ＦＥＴＱｎがターンオフを開始する時刻を示し、時刻ｔ４はＦＥＴＱｎがターンオフを完了した時刻を示している。また、時刻ｔ３から時刻ｔ４までの期間ΔＴ２も、前述のΔＴ１と同様に、電流検出を行わない不感帯の期間である。
【００９４】
図４に示すように、時刻ｔ１以前のＦＥＴＱｎ（例えば、ＦＥＴＱ６）がオフ（ＯＦＦ）の状態においては、スイッチＳＷｎ（例えば、スイッチＳＷ１）をオン（ＯＮ）状態にする。これにより、時刻ｔ１以前には、コンパレータＣｐｎ（例えば、コンパレータＣｐ１）に、ＦＥＴＱｎの電流検出信号（例えば、ノードＮ１の電圧）が入力されないようにする。すなわち、コンパレータＣｐｎの入力電圧を閾値（過電流設定基準電圧）以下にすることにより、コンパレータＣｐｎにおいて過電流検出を行わないようにする。
【００９５】
そして、時刻ｔ１において、下アーム側のＦＥＴＱｎ（例えば、Ｗ相のＦＥＴＱ６）がターンオンを開始する。この時刻ｔ１においてＦＥＴＱｎがターンオンを開始した後の時刻ｔ２までの間は、スイッチＳＷｎ（例えば、スイッチＳＷ１）のオン状態をそのまま保持し、時刻ｔ２において、スイッチＳＷｎをオフにする。
このようにスイッチＳＷｎをオフにする際には、時刻ｔ１よりΔＴ１だけ遅らせたタイミングの時刻ｔ２で、スイッチＳＷｎをオフにする。このように不感帯の期間ΔＴ１を設けることにより、ＦＥＴＱｎがオンした後、ＦＥＴＱｎに流れる電流が０から定常電流値まで立ち上がる過渡的な状態おいて発生する電流（例えば、過渡状態で発生する尖塔的なピーク電流等）を過電流として誤検出することを回避する。
【００９６】
そして、時刻ｔ２において、このスイッチＳＷｎがオフになることにより、ＦＥＴＱｎの電流検出信号（例えば、ノードＮ１の電圧）が、コンパレータＣｐｎ（例えば、コンパレータＣＰ１）に入力され、ＦＥＴＱｎに流れる電流の検出（過電流検出）が可能になる。これにより、ＦＥＴＱｎに流れる電流が安定した時点で、コンパレータＣｐｎは、ＦＥＴＱｎに流れる電流（過電流）を検出することができる。
【００９７】
そして、時刻ｔ２において電流検出を開始した後、ＦＥＴＱｎがターンオフを開始するタイミング（または、このターンオフを開始する直前のタイミング）である時刻ｔ３（ターンオフ時刻ｔ４よりも期間ΔＴ２だけ前の時刻ｔ３）において、スイッチＳＷｎをオンにする。このスイッチＳＷｎがオンになることにより、時刻ｔ３以降、コンパレータＣｐｎに、ＦＥＴＱｎの電流検出信号が入力されないようにする。すなわち、コンパレータＣｐｎの入力電圧を閾値（過電流設定基準電圧）以下にし、コンパレータＣｐｎにおいて過電流検出を行わないようにする。
このように期間ΔＴ２を設けることにより、ＦＥＴＱｎがターンオフを開始した後、ＦＥＴＱｎに流れる電流が定常電流から０に立ちさがるまでの過渡的な状態において流れる電流（例えば、過渡状態で発生する尖塔的なピーク電流等）を過電流として誤検出することを回避する。
【００９８】
この図４のタイミングチャートに示すように、ＦＥＴＱｎのオン期間中（時刻ｔ１〜ｔ４）において、不感帯（ΔＴ１およびΔＴ２）を設けて電流を検出することにより、ＦＥＴＱｎに流れる電流が安定した時点で、このＦＥＴＱｎに流れる電流（過電流）を検出することができる。
【００９９】
以上、本発明の実施形態について説明したが、ここで、本発明と上記実施形態における対応関係について補足して説明する。
すなわち、上記実施形態において、本発明における電流検出回路は、図１に示す電流検出回路１、および図２に示す電流検出回路１４が対応し、本発明におけるモータ制御装置は、図２に示すモータ制御装置１１が対応する。また、本発明における制御回路は、図２に示す制御部２０、電流検出回路１４、過電流検出回路１５等が対応する。また、本発明における３相ブリッジ回路は、３相ブリッジ回路１２が対応し、本発明におけるスイッチ素子は、図１に示すＦＥＴ（Ｑｏ）および図２に示すＦＥＴ（Ｑ１〜Ｑ６）が対応する。また、本発明におけるスイッチ素子のオン抵抗は、オン抵抗Ｒｏｎが対応し、本発明における配線パターン抵抗は、図１に示す配線パターン抵抗Ｒｐおよび図２に示す配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）が対応し、本発明における第１の抵抗は、図１に示す検出部抵抗Ｒｄおよび図２に示す検出部抵抗（Ｒ１，Ｒ２，Ｒ３）が対応する。また、本発明における第２の抵抗は、図１に示すオフセット抵抗Ｒｏおよび図２に示すオフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）が対応する。
【０１００】
また、本発明における過電流検出回路は、過電流検出回路１５が対応し、本発明における過電流保護部は、制御部２０内の過電流保護部２４が対応する。また、本発明におけるスイッチは、スイッチＳＷ１，ＳＷ２，ＳＷ３が対応する。また、本発明におけるスイッチ素子の一方の入出力端子は、図１に示すＦＥＴ（Ｑｏ）のソース端子、または図２に示すＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のソース端子が対応する。また、本発明におけるスイッチ素子の他方の入出力端子は、図１に示すＦＥＴ（Ｑｏ）のドレイン端子、または図２に示すＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のドレイン端子が対応する。
【０１０１】
（１）そして、上記実施形態において、電流検出回路１は、図１に示すように、プリント配線基板上に実装されるＦＥＴ（Ｑｏ）のソース端子Ｓが、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子Ｂ（−）に接続され、該負電極端子Ｂ（−）はＦＥＴ（Ｑｏ）に電流を供給する直流電源の負極側に接続されるとともに、ＦＥＴ（Ｑｏ）を制御する制御回路の回路グランドＧに接続される回路において、ＦＥＴ（Ｑｏ）の導通時における電圧降下を基に、該ＦＥＴ（Ｑｏ）に流れる電流を検出する電流検出回路は、ＦＥＴ（Ｑｏ）のドレイン端子Ｄと回路グランドＧとの間に接続される第１の抵抗Ｒｄと第２の抵抗Ｒｏとからなる抵抗直列回路を備え、上記抵抗直列回路においては、第１の抵抗Ｒｄの一端がＦＥＴ（Ｑｏ）のドレイン端子Ｄに接続され、他端が第２の抵抗Ｒｏの一端に接続され、第２の抵抗Ｒｏの他端が回路グランドＧに接続され、第２の抵抗Ｒｏと第１の抵抗Ｒｄとの抵抗値の比（第２の抵抗／第１の抵抗）が、ＦＥＴの導通時のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐとの抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、第１の抵抗Ｒｄと第２の抵抗Ｒｏとの接続点（ノードＮ１）の電圧であって回路グランドＧに対する電圧ＶＲｏをＦＥＴ（Ｑｏ）に流れる電流の検出信号として出力する。
【０１０２】
このような構成１の電流検出回路では、図１に示すように、ＦＥＴ（Ｑｏ）のドレイン端子Ｄと回路グランドＧとの間に接続される第１の抵抗Ｒｄと第２の抵抗Ｒｏとで構成される抵抗直列回路を備える。そして、第２の抵抗Ｒｏと第１の抵抗Ｒｄの抵抗値の比（Ｒｏ／Ｒｄ）が、ＦＥＴ（Ｑｏ）のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐの抵抗値の比（Ｒｏｎ／Ｒｐ）に一致するように設定される。そして、この第１の抵抗Ｒｄと第２の抵抗Ｒｏとの接続点（ノードＮ１）と回路グランドＧとの間の電圧ＶＲｏを、ＦＥＴ（Ｑｏ）に流れる電流の検出信号として出力する。
【０１０３】
これにより、プリント配線基板上に搭載されるＦＥＴ（Ｑｏ）に流れる電流を、ＦＥＴ（Ｑｏ）のオン時のドレイン端子Ｄと回路グランドＧとの間の電圧降下ＶＤＧを基に検出する際に、ＦＥＴ（Ｑｏ）の電流経路を形成する配線パターンの配線パターン抵抗Ｒｐにより発生するオフセット分を容易にキャンセルして、ＦＥＴ（Ｑｏ）のドレイン・ソース間電圧ＶＤＳを検出することができる。このため、配線パターン抵抗Ｒｐの影響をキャンセルして、ＦＥＴ（Ｑｏ）に流れる電流を検出することができる。
【０１０４】
（２）また、上記実施形態において、電流検出回路１は、ＦＥＴ（Ｑｏ）のオン抵抗Ｒｏｎと配線パターン抵抗Ｒｐの抵抗値に比べて、第１の抵抗Ｒｄと第２の抵抗Ｒｏの抵抗値が、ＦＥＴ（Ｑｏ）に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される。
これにより、フセット抵抗Ｒｏと検出部抵抗Ｒｄとを通して流れる電流を少なくすることができ、ＦＥＴ（Ｑｏ）に流れる電流の検出誤差を少なくすることができる。
【０１０５】
（３）また、上記実施形態において、モータ制御装置１１は、図２に示すように、プリント配線基板上に実装されるＦＥＴの３相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から３相交流電圧を生成して３相交流モータの回転を制御するモータ制御装置１１であって、直流電源から各ＦＥＴＱ１〜Ｑ６に流れる電流の電流経路がプリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各ＦＥＴＱ４，Ｑ５，Ｑ６と直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、下アーム側の対応するＦＥＴＱ４，Ｑ５，Ｑ６のソース端子Ｓに接続され、他端が、プリント配線基板上に設けられた負電極端子Ｂ（−）に接続され、該負電極端子Ｂ（−）は直流電源の負極側に接続されるとともに制御回路の回路グランドＧに接続されて構成されるモータ制御装置において、下アーム側のＦＥＴＱ４，Ｑ５，Ｑ６の導通時における電圧降下を基に、該ＦＥＴに流れる電流を検出する電流検出回路１４は、下アーム側の各ＦＥＴＱ４，Ｑ５，Ｑ６に対応して、ＦＥＴＱ４，Ｑ５，Ｑ６のドレイン端子Ｄと回路グランドＧとの間に接続される第１の抵抗（Ｒ１，Ｒ２，Ｒ３）と第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）とからなるそれぞれの抵抗直列回路を備え、上記それぞれの抵抗直列回路においては、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）の一端が対応するＦＥＴのドレイン端子に接続され、他端が第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の一端に接続され、第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の他端が回路グランドＧに接続され、第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）と第１の抵抗（Ｒ１，Ｒ２，Ｒ３）との抵抗値の比（第２の抵抗／第１の抵抗）が、対応するＦＥＴの導通時のオン抵抗（Ｒｏｎ）と配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）と第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）との接続点の電圧であって回路グランドＧに対する電圧を各ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流の検出信号として出力する。
【０１０６】
このような構成のモータ制御装置１１では、図２に示すように、下アーム側のＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の導通時における電圧降下を基に、該下アーム側のＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流を検出する電流検出回路１４を備える。そして、電流検出回路１４は、下アーム側の各ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に対応して、それぞれが第１の抵抗（Ｒ１，Ｒ２，Ｒ３）と第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）とからなる抵抗直列回路（抵抗分圧回路）を備える。この抵抗直列回路（抵抗分圧回路）においては、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）の一端が対応するＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のドレイン端子Ｄに接続され、他端が第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の一端に接続され、第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の他端が回路グランドＧに接続される。そして、第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）と第１の抵抗（Ｒ１，Ｒ２，Ｒ３）との抵抗値の比（例えば、第２の抵抗Ｒｏ１／第１の抵抗Ｒ１）が、対応するＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の導通時のオン抵抗Ｒｏｎと配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）との抵抗値の比（例えば、オン抵抗Ｒｏｎ／配線パターン抵抗Ｒｐ３）に一致するように設定され、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）と第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）との接続点（ノードＮ１，Ｎ２，Ｎ３）の電圧であって回路グランドＧに対する電圧をＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流の検出信号として出力する。
【０１０７】
これにより、モータ制御装置１１では、プリント配線基板上に搭載されるＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流を、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のオン時のドレイン端子Ｄと回路グランドＧとの間の電圧降下ＶＤＧを基に検出する際に、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の電流経路を形成する配線パターンの配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）により発生するオフセット分を容易にキャンセルして、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のドレイン・ソース間電圧ＶＤＳを検出することができる。このため、配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）の影響をキャンセルして、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流を検出することができる。
【０１０８】
（４）また、上記実施形態において、モータ制御装置１１は、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のオン抵抗（Ｒｏｎ）および前記配線パターン抵抗（Ｒｐ１，Ｒｐ２，Ｒｐ３）の抵抗値に比べて、第１の抵抗（Ｒ１，Ｒ２，Ｒ３）および第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）の抵抗値が、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される。
これにより、オフセット抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）と検出部抵抗（Ｒ１，Ｒ２，Ｒ３）を通して流れる電流を少なくし、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）に流れる電流の検出誤差を少なくすることができる。
【０１０９】
（５）また、上記実施形態において、モータ制御装置１１は、下アーム側の各ＦＥＴ（Ｑ４，Ｑ５，Ｑ６に対応する抵抗直列回路内の第２の抵抗（Ｒｏ１，Ｒｏ２，Ｒｏ３）のそれぞれに並列に接続されるスイッチ（スイッチＳＷ１，ＳＷ２，ＳＷ３）であって、下アーム側の対応するＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の導通タイミングに合わせてオフし、対応するＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の電流検出信号を当該ＦＥＴの導通時にのみ出力するスイッチ（スイッチＳＷ１，ＳＷ２，ＳＷ３）を備える。
【０１１０】
これにより、ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）の電流検出信号を当該ＦＥＴの導通時にのみ出力することができる。このため、ＦＥＴがオフしている場合には、電流検出信号の出力を停止するので、他の相の電流検出信号にノイズ等の影響を与えることがなくなる。また、図４に示す特許文献１に記載のモータ制御装置では、アナログスイッチＡＳ１，ＡＳ２，ＡＳ３が、信号の検出経路（ＦＥＴのドレイン端子とアンプＡＭの入力端子を繋ぐ信号線の経路）に挿入されているため、このアナログスイッチＡＳ１，ＡＳ２，ＡＳ３の内部インピーダンスにより電流検出信号が影響を受ける可能性があるが、図２に示す本実施形態のモータ制御装置１１では、スイッチ（ＳＷ１，ＳＷ２，ＳＷ３）が信号の検出経路（ＦＥＴのドレイン端子とコンパレータの入力端子を繋ぐ信号線の経路）に挿入されないため、信号の検出の際に、スイッチ（ＳＷ１，ＳＷ２，ＳＷ３）の内部インピーダンスによる影響を受けることがない。
【０１１１】
（６）また、上記実施形態において、モータ制御装置１１は、下アーム側のＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のオン時の電流検出信号が所定の過電流設定基準電圧（ＶＲ１，ＶＲ２，ＶＲ３，ＶＲ４）を超えたときに過電流検出信号を出力する過電流検出回路１５と、過電流検出回路１５から過電流検出信号が出力された場合に、３相ブリッジ回路１２の各ＦＥＴ（Ｑ１〜Ｑ６）のすべてをオフする過電流保護部２４と、を備える。
これにより、下アーム側のＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のいずれかにおいて過電流状態が検出された場合に、３相ブリッジ回路１２の各ＦＥＴ（Ｑ４，Ｑ５，Ｑ６）のすべてを直ちに一括オフすることができる。このため、過電流によりＦＥＴ（Ｑ４，Ｑ５，Ｑ６）が損傷することを回避することができる。
【０１１２】
以上、本発明の実施の形態について説明したが、本発明の電流検出回路。およびモータ制御装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。また、本発明のスイッチ素子は、上述の図示例ではＦＥＴで示してあるが、スイッチ素子であればこれに限定されない。また、本発明のスイッチは、スイッチ素子であっても、アナログスイッチであっても良く、これに限定されない。
【符号の説明】
【０１１３】
１、１４ 電流検出回路、
１０ ３相交流モータ
１１ モータ制御装置
１２ ３相ブリッジ回路
１３ ゲート駆動回路
１４ 電流検出回路
１５ 過電流検出回路
２０ 制御部
２１ ＦＥＴ信号生成部
２２ 通電制御部
２３ 同期信号生成部
２４ 過電流保護部
Ｑ１，Ｑ２，Ｑ３ 上アーム側のＦＥＴ
Ｑ４，Ｑ５，Ｑ６ 下アーム側のＦＥＴ
ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４ コンパレータ
Ｒｏｎ ＦＥＴのオン抵抗
Ｒｐ１，Ｒｐ２，Ｒｐ３ 配線パターン抵抗
Ｒｄ，Ｒ１，Ｒ２，Ｒ３ 検出部抵抗（第１の抵抗）
Ｒｏ，Ｒｏ１，Ｒｏ２，Ｒｏ３ オフセット抵抗（第２の抵抗）
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ
ＡＭ１１，ＡＭ１２，ＡＭ１３ アンプ（増幅器）
【特許請求の範囲】
【請求項１】
プリント配線基板上に実装されるスイッチ素子の一方の入出力端子が、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記スイッチ素子に電流を供給する直流電源の負極側に接続されるとともに、前記スイッチ素子を制御する制御回路の回路グランドに接続される回路において、
前記スイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第１の抵抗と第２の抵抗とからなる抵抗直列回路を備え、
前記抵抗直列回路においては、
前記第１の抵抗の一端が前記スイッチ素子の他方の入出力端子に接続され、他端が前記第２の抵抗の一端に接続され、前記第２の抵抗の他端が前記回路グランドに接続され、
前記第２の抵抗と第１の抵抗との抵抗値の比（第２の抵抗／第１の抵抗）が、前記スイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、
前記第１の抵抗と前記第２の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力する
ことを特徴とする電流検出回路。
【請求項２】
前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第１の抵抗および第２の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される
ことを特徴とする請求項１に記載の電流検出回路。
【請求項３】
プリント配線基板上に実装されるスイッチ素子の３相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から３相交流電圧を生成して３相交流モータの回転を制御するモータ制御装置であって、前記直流電源から各スイッチ素子に流れる電流の電流経路が前記プリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各スイッチ素子と前記直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、前記下アーム側の対応するスイッチ素子の一方の入出力端子に接続され、他端が、前記プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記直流電源の負極側に接続されるとともに前記制御回路の回路グランドに接続されて構成されるモータ制御装置において、
前記下アーム側のスイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記下アーム側の各スイッチ素子に対応して、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第１の抵抗と第２の抵抗とからなるそれぞれの抵抗直列回路を備え、
前記それぞれの抵抗直列回路においては、
前記第１の抵抗の一端が対応するスイッチ素子の他方の入出力端子に接続され、他端が前記第２の抵抗の一端に接続され、前記第２の抵抗の他端が前記回路グランドに接続され、
前記第２の抵抗と第１の抵抗との抵抗値の比（第２の抵抗／第１の抵抗）が、前記対応するスイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、
前記第１の抵抗と前記第２の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力する
ことを特徴とするモータ制御装置。
【請求項４】
前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第１の抵抗および第２の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される
ことを特徴とする請求項３に記載のモータ制御装置。
【請求項５】
前記下アーム側の各スイッチ素子に対応する第２の抵抗のそれぞれに並列に接続されるスイッチであって、
前記下アーム側の対応するスイッチ素子の導通タイミングに合わせてオフし、前記対応するスイッチ素子の電流検出信号を当該スイッチ素子の導通時にのみ出力するスイッチを備える
ことを特徴とする請求項３または請求項４に記載のモータ制御装置。
【請求項６】
前記下アーム側のスイッチ素子のオン時の電流検出信号が所定の過電流設定基準電圧を超えたときに過電流検出信号を出力する過電流検出回路と、
前記過電流検出回路から過電流検出信号が出力された場合に、前記３相ブリッジ回路の各スイッチ素子のすべてをオフする過電流保護部と、
を備えることを特徴とする請求項３から５のいずれか１項に記載のモータ制御装置。
【請求項１】
プリント配線基板上に実装されるスイッチ素子の一方の入出力端子が、このプリント配線基板上の配線パターンを介して当該プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記スイッチ素子に電流を供給する直流電源の負極側に接続されるとともに、前記スイッチ素子を制御する制御回路の回路グランドに接続される回路において、
前記スイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第１の抵抗と第２の抵抗とからなる抵抗直列回路を備え、
前記抵抗直列回路においては、
前記第１の抵抗の一端が前記スイッチ素子の他方の入出力端子に接続され、他端が前記第２の抵抗の一端に接続され、前記第２の抵抗の他端が前記回路グランドに接続され、
前記第２の抵抗と第１の抵抗との抵抗値の比（第２の抵抗／第１の抵抗）が、前記スイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、
前記第１の抵抗と前記第２の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力する
ことを特徴とする電流検出回路。
【請求項２】
前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第１の抵抗および第２の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される
ことを特徴とする請求項１に記載の電流検出回路。
【請求項３】
プリント配線基板上に実装されるスイッチ素子の３相ブリッジ回路とその制御回路からなるインバータを用いて、直流電源から入力される直流電圧から３相交流電圧を生成して３相交流モータの回転を制御するモータ制御装置であって、前記直流電源から各スイッチ素子に流れる電流の電流経路が前記プリント配線基板上の配線パターンにより形成され、かつ、下アーム側の各スイッチ素子と前記直流電源の負極側との間の電流経路となるそれぞれの配線パターンは、一端が、前記下アーム側の対応するスイッチ素子の一方の入出力端子に接続され、他端が、前記プリント配線基板上に設けられた負電極端子に接続され、該負電極端子は前記直流電源の負極側に接続されるとともに前記制御回路の回路グランドに接続されて構成されるモータ制御装置において、
前記下アーム側のスイッチ素子の導通時における電圧降下を基に、該スイッチ素子に流れる電流を検出する電流検出回路は、前記下アーム側の各スイッチ素子に対応して、前記スイッチ素子の他方の入出力端子と前記回路グランドとの間に接続される第１の抵抗と第２の抵抗とからなるそれぞれの抵抗直列回路を備え、
前記それぞれの抵抗直列回路においては、
前記第１の抵抗の一端が対応するスイッチ素子の他方の入出力端子に接続され、他端が前記第２の抵抗の一端に接続され、前記第２の抵抗の他端が前記回路グランドに接続され、
前記第２の抵抗と第１の抵抗との抵抗値の比（第２の抵抗／第１の抵抗）が、前記対応するスイッチ素子の導通時のオン抵抗と配線パターン抵抗との抵抗値の比（オン抵抗／配線パターン抵抗）に一致するように設定され、
前記第１の抵抗と前記第２の抵抗との接続点の電圧であって前記回路グランドに対する電圧を前記スイッチ素子に流れる電流の検出信号として出力する
ことを特徴とするモータ制御装置。
【請求項４】
前記スイッチ素子のオン抵抗および前記配線パターン抵抗の抵抗値に比べて、前記第１の抵抗および第２の抵抗の抵抗値が、前記スイッチ素子に流れる電流を検出する際に必要される許容誤差を満たすように、十分大きな値に設定される
ことを特徴とする請求項３に記載のモータ制御装置。
【請求項５】
前記下アーム側の各スイッチ素子に対応する第２の抵抗のそれぞれに並列に接続されるスイッチであって、
前記下アーム側の対応するスイッチ素子の導通タイミングに合わせてオフし、前記対応するスイッチ素子の電流検出信号を当該スイッチ素子の導通時にのみ出力するスイッチを備える
ことを特徴とする請求項３または請求項４に記載のモータ制御装置。
【請求項６】
前記下アーム側のスイッチ素子のオン時の電流検出信号が所定の過電流設定基準電圧を超えたときに過電流検出信号を出力する過電流検出回路と、
前記過電流検出回路から過電流検出信号が出力された場合に、前記３相ブリッジ回路の各スイッチ素子のすべてをオフする過電流保護部と、
を備えることを特徴とする請求項３から５のいずれか１項に記載のモータ制御装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−７０５７４（Ｐ２０１３−７０５７４Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８９８３（Ｐ２０１１−２０８９８３）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
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