電源制御装置
【課題】回路規模が小さく、かつ十分に安定した応答特性を有する電源制御装置を構成する。
【解決手段】
目標値とフィードバック信号とに基づいて差分信号を生成する第１の加算器と、第１の伝達関数Ｗｃ（ｚ）の特性を有する補償器（１０１）と、第２の伝達関数Ｗｐ（ｚ）の特性を有し、補償器（１０１）からの出力に応じて出力信号を生成する制御対象（１０２）と、第３の伝達関数｛１＋Ｗｃ（ｚ）・Ｗｐ（ｚ）｝／｛Ｗｃ（ｚ）・Ｗｐ（ｚ）｝の特性を有する外乱キャンセル器（１０３）と、第４の伝達関数Ｋ（ｚ）の特性を有するフィルタ回路（１０４）とを具備する電源制御装置（１）を構成する。ここにおいて、補償器は、差分信号と出力信号とを入力として受け取り、差分信号と出力信号との各々に基づいて、制御量ｙを目標値に一致させる補償動作を行う。
【解決手段】
目標値とフィードバック信号とに基づいて差分信号を生成する第１の加算器と、第１の伝達関数Ｗｃ（ｚ）の特性を有する補償器（１０１）と、第２の伝達関数Ｗｐ（ｚ）の特性を有し、補償器（１０１）からの出力に応じて出力信号を生成する制御対象（１０２）と、第３の伝達関数｛１＋Ｗｃ（ｚ）・Ｗｐ（ｚ）｝／｛Ｗｃ（ｚ）・Ｗｐ（ｚ）｝の特性を有する外乱キャンセル器（１０３）と、第４の伝達関数Ｋ（ｚ）の特性を有するフィルタ回路（１０４）とを具備する電源制御装置（１）を構成する。ここにおいて、補償器は、差分信号と出力信号とを入力として受け取り、差分信号と出力信号との各々に基づいて、制御量ｙを目標値に一致させる補償動作を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御装置に関し、特に、ディジタル制御方式のスイッチング電源制御装置を小型化する技術に関する。
【背景技術】
【０００２】
近年、ディジタル家電や携帯機器等の民生機器において、通信状況に応じた動作シーケンスと連携した電源供給のために、スイッチング電源装置の応答速度の向上や雑音（ノイズ）の低減等の性能向上が要求されている。スイッチング電源装置の性能向上に関する技術が知られている（例えば、特許文献１参照）。
【０００３】
図１は、特許文献１に記載の電源制御装置の構成を示すブロック図である。その電源制御装置は、等価外乱Ｑを考慮した伝達関数Ｗｒｙ（ｚ）、ＷＱｙ（ｚ）を含むシステムの伝達要素１６１と、逆システムＷｍ−１（ｚ）の伝達要素１６２と、フィルタＫ（ｚ）を含むロバスト補償器としての伝達要素１６３とを備えている。
【０００４】
伝達要素１６１の出力である制御量ｙは、引き出し点１６４で引き出されて伝達要素１６２の入力に印加される。伝達要素１６３の出力と目標値ｒとを加算する加え合せ点１６５からの出力は、引き出し点１６６によって別な加え合せ点１６７に加算されると共に、伝達要素１６１に入力される。また加え合せ点１６７は、引き出し点１６６で分岐した加え合せ点１６５からの出力と、伝達要素１６２の出力との偏差（減算値）を、伝達要素１６３に供給する。
【０００５】
図２は、図１に示した電源制御装置を等価変換したブロック図である。図２を参照すると、この電源制御装置は、入力ｈ、制御量ｙ、第１の等価外乱ｑｙ、遅れξがそれぞれ与えられた時に、下記の状態方程式
【数１】
を満足する制御対象要素１５４と、ディジタル制御器１７０と、加え合せ点１４３Ｅとを含んでいる。第１の等価外乱ｑｙは、加え合せ点１４３Ｅによって制御対象要素１５４からの出力に加算され、その加算結果が制御量ｙとして出力される。
【０００６】
ディジタル制御器１７０は、ｋ１、ｋ２、ｋ３、ｋ４、ｋ５、ｋ６、ｋ１ｒ、ｋ２ｒ、ｋ３ｒ、ｋｉ、ｋｉｚ、ｋｉｎの各パラメータを有する伝達要素（フィードバック要素１７１〜要素１８２）と、１サンプル遅れに相当する次数１／ｚ（但し、ｚ＝ｅｘｐ（ｊωｔ））の要素１４４Ａ、要素１４４Ｆと、積分器となる次数１／ｚ−１の要素１８３と、加え合せ点１４３Ａ、加え合せ点１４３Ｂ、加え合せ点１８４、加え合せ点１８５との組み合わせにより構成される。
【０００７】
また、図２に示されているように、パラメータｋ１ｒのフィードフォワード要素１７７と、パラメータｋ２ｒのフィードフォワード要素１７８、パラメータｋ３ｒのフィードフォワード要素１７９には、目標値ｒが入力として供給されている。また、パラメータｋ１、パラメータｋ２、パラメータｋ６の各フィードバック要素１７１、フィードバック要素１７２、フィードバック要素１７６には、制御量ｙが入力として供給されている。
【０００８】
パラメータｋ３のフィードバック要素１７３には、ディジタル制御器１７０内部における演算遅れ出力ξ１を入力として供給されると共に、目標値ｒと基準値ｙとの偏差が、加え合せ点１８４から次数１／ｚ−１の要素１８３に入力されている。また、その次数１／ｚ−１の要素１８３からの遅れ出力ξ４が、パラメータｋｉｎの要素１８２に入力されている。
【０００９】
パラメータｋｉｎの要素１８２からの出力と、パラメータｋ５、ｋ６の各フィードバック要素１７５、フィードバック要素１７６からの出力と、パラメータｋ３ｒのフィードフォワード要素１７９からの出力は、第２の加え合せ点１８５で夫々加算されている。
【００１０】
この第２の加え合せ点１８５で加算した出力は、次数１／ｚの第１要素１４４Ｆに入力され、その次数１／ｚの第１要素１４４Ｆからの遅れ出力ξ３は、パラメータｋ５のフィードバック要素１７５と、パラメータｋｉ、ｋｉｚの要素１８０、要素１８１に夫々入力されている。
【００１１】
パラメータｋｉの要素１８０からの出力と、パラメータｋ１、ｋ３、ｋ４の各フィードバック要素１７１、１７３、１７４からの出力と、パラメータｋ２ｒのフィードフォワード要素１７８からの出力と、第２の等価外乱ｑｖは、第３の加え合せ点１４３Ａで夫々加算されている。
【００１２】
この第３の加え合せ点１４３Ａで加算した出力ｖは、次数１／ｚの第２要素１４４Ａに入力され、その次数１／ｚの第２要素１４４Ａからの遅れ出力ξ２と、パラメータｋ２のフィードバック要素１７２からの出力と、パラメータｋ１ｒのフィードフォワード要素１７７からの出力と、パラメータｋｉｚの要素１８１からの出力が、第４の加え合せ点１４３Ｂで夫々加算されている。上述の次数１／ｚの第２要素１４４Ａからの遅れ出力ξ２は、パラメータｋ４のフィードバック要素１７４に入力され、そして第４の加え合せ点１４３Ｂで加算した出力が、入力ｈとして制御対象要素１５４に与えられる。
【００１３】
換言すると、図２に示されるディジタル制御器で構成される電源制御装置の制御系は、制御量ｙとパラメータｋ１との積を出力する第１のフィードバック要素と、その制御量ｙとパラメータｋ２との積を出力する第２のフィードバック要素と、第１の遅れ出力ξ１とパラメータｋ３との積を出力する第３のフィードバック要素と、第２の遅れ出力ξ２とパラメータｋ４との積を出力する第４のフィードバック要素と、第３の遅れ出力ξ３とパラメータｋ５との積を出力する第５のフィードバック要素と、その制御量ｙとパラメータｋ６との積を出力する第６のフィードバック要素とを含む。
【００１４】
また、その制御系は、その制御量ｙとその目標値ｒとの偏差を算出する第１の演算要素と、その第１の演算要素からの演算値を積分して第４の遅れ出力ξ４に変換する積分要素と、その積分要素からの第４の遅れ出力ξ４とパラメータｋｉｎとの積を出力する第１の積算要素と、その第１の積算要素からの出力、その第５のフィードバック要素からの出力、およびその第６のフィードバック要素からの出力を加算する第１の加算要素と、その第１の加算要素からの加算結果をサンプリング遅れさせたその第３の遅れ出力ξ３とする第１の遅延要素と、その第３の遅れ出力ξ３とパラメータｋｉとの積を出力する第２の積算要素と、その第３の遅れ出力ξ３とパラメータｋｉｚとの積を出力する第３の積算要素とを含む。
【００１５】
そして、その制御系は、第２の等価外乱ｑｖ、その第２の積算要素からの出力、その第１のフィードバック要素からの出力、その第３のフィードバック要素からの出力、およびその第４のフィードバック要素からの出力を加算する第２の加算要素と、その第２の加算要素からの加算結果をサンプリング遅れさせたその第２の遅れ出力ξ２とする第２の遅延要素と、その第２の遅延要素からの出力、その第３の積算要素からの出力、およびその第２のフィードバック要素からの出力を加算し、その制御対象に対する入力ｈを生成する第３の加算要素とを含む。
【００１６】
ここで、加え合せ点１４３Ａは、第１の加算要素と第２の加算要素に対応し、加え合せ点１４３Ｂは、第２の加算要素と第３の加算要素に対応し、要素１４４Ａはと第２の遅延要素に対応し、要素１４４Ｆは、第１の遅延要素と遅延要素に対応する。また、制御対象要素１５４と制御対象とが対応し、フィードバック要素１７１と第１のフィードバック要素とが対応し、フィードバック要素１７２と第２のフィードバック要素とが対応し、フィードバック要素１７３と第３のフィードバック要素とが対応し、フィードバック要素１７４と第４のフィードバック要素とが対応し、フィードバック要素１７５と第５のフィードバック要素とが対応し、フィードバック要素１７６と第６のフィードバック要素とが対応している。また、フィードフォワード要素１７７と第１のフィードフォワード要素とが対応し、フィードフォワード要素１７８と第２のフィードフォワード要素とが対応し、フィードフォワード要素１７９と第３のフィードフォワード要素とが対応している。また、要素８０と第２の積算要素に対応し、要素８２と第１の積算要素とが対応し、要素８３と積分要素とが対応し、第１の加え合せ点８４と第１の演算要素とが対応し、第２の加え合せ点８５と第１の加算要素とが対応し、第１の加え合せ点８７と第１の演算要素とが対応している。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００６−０５０７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
スイッチング電源装置の性能向上要求を満たすためには、システムの動作状態に合わせた電源供給を実現することが必要であり、サーバ等の大型装置向けに使用されているディジタル制御方式のスイッチング電源装置を小型化して民生機器に搭載する必要性が高まってきた。
【００１９】
上述の特許文献１に記載の技術は、広範な負荷変動に対しても、また直流電源の電圧変動に対しても、１個の制御器で対応できるいわゆるロバストなＰＷＭ電力増幅器を目的とした技術であり、制御対象を離散時間系で表現し、ＤＳＰを用いて状態フィードバック系を構成し、フィードバック系を近似して得られるロバスト補償器を制御対象に結合するものであり、出力ノイズに強いディジタル制御器を実現させている。
【００２０】
しかしながら、上述の特許文献１に記載の技術は、回路面積が大きくなるという問題がある。その理由は、ディジタル制御器で構成する制御系が、定数との積を出力する第１〜第６のフィードバック要素と、第１〜第３の積算要素と、第１〜第３のフィードフォワード要素とを有することにより、制御系をハードウェアで実現する場合には１２個の積算器が必要のため、回路の小型化ができないためである。
【課題を解決するための手段】
【００２１】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２２】
上記の課題を解決するために、目標値とフィードバック信号とに基づいて差分信号を生成する第１の加算器と、第１の伝達関数Ｗｃ（ｚ）の特性を有し、差分信号に基づいて制御信号を生成する補償器（１０１）と、第２の伝達関数Ｗｐ（ｚ）の特性を有し、制御信号に応じて生成される出力信号を出力する制御対象（１０２）と、第３の伝達関数｛１＋Ｗｃ（ｚ）・Ｗｐ（ｚ）｝／｛Ｗｃ（ｚ）・Ｗｐ（ｚ）｝の特性を有し、制御量ｙに対応する出力信号に基づいて外乱キャンセル信号を生成する外乱キャンセル器（１０３）と、第１の加算器の出力と外乱キャンセル信号とに基づいて差分外乱信号を生成する第２の加算器と、第４の伝達関数Ｋ（ｚ）の特性を有し、差分外乱信号に基づいてフィードバック信号を生成するフィルタ回路（１０４）とを具備する電源制御装置（１）を構成する。ここにおいて、補償器は、差分信号と出力信号とを入力として受け取り、差分信号と出力信号との各々に基づいて、制御量ｙを目標値に一致させる補償動作を行う。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ディジタル制御方式のスイッチング電源制御装置において、伝達関数Ｗｃ（ｚ）
の特性を有する補償器と、伝達関数Ｗｐ（ｚ）の特性を有する制御対象と、伝達関数
｛１＋Ｗｃ（ｚ）・Ｗｐ（ｚ）｝／｛Ｗｃ（ｚ）・Ｗｐ（ｚ）｝
の特性を有する外乱キャンセル器を有することでコンデンサの容量や入力電圧の条件の影響が小さい電源制御装置を構成することができる。
その補償器と制御対象と外乱キャンセル器の伝達関数を近似および等価変換して得られる回路が、制御対象の比例補償を行う比例補償ゲインＫｐと、制御対象の積分補償を行う積分補償ゲインＫｉと、外乱の伝達をキャンセルするフィードバックゲインＫｆと、フィルタ回路ゲインＫｚの４つの積算器で構成できる。そのため、従来技術に比べて積算器の数を大幅に減らすことができ、電源制御装置の回路規模を小さくすることができる効果がある。
【図面の簡単な説明】
【００２４】
【図１】図１は、特許文献１に記載の電源制御装置の構成を示すブロック図である。
【図２】図２は、特許文献１に記載の電源制御装置を等価変換したブロック図である。
【図３】図３は、本実施形態の電源制御装置の構成を例示する回路図である。
【図４】図４は、本実施形態の電源制御装置１を、伝達関数を用いて表した場合のブロック図である。
【図５】図５は、本実施形態の補償器１０１の構成を例示するブロック図である。
【図６】図６は、電源制御装置１を等価変換した回路を例示するブロック図である。
【図７】図７は、電源制御装置１を等価変換した回路を例示するブロック図である。
【図８】図８は、電源制御装置１を等価変換した回路を例示するブロック図である。
【図９Ａ】図９Ａは、本実施形態の電源制御装置１の負荷急変時の動的な負荷応答を示すグラフである。
【図９Ｂ】図９Ｂは、本実施形態の電源制御装置１の負荷急変時の動的な負荷応答を示すグラフである。
【図１０Ａ】図１０Ａは、本実施形態の電源制御装置１のコンデンサ容量が変化した場合の負荷急変時の動的な負荷応答を示すグラフである。
【図１０Ｂ】図１０Ｂは、本実施形態の電源制御装置１のコンデンサ容量が変化した場合の負荷急変時の動的な負荷応答を示すグラフである。
【図１１】図１１は、本実施形態の電源制御装置１の入力電圧が変化した場合の起動時における出力電圧の応答特性を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図３は、本実施形態の電源制御装置１の構成を例示する回路図である。本実施形態の電源制御装置１は、降圧ＤＣＤＣコンバータ２と、Ａ／Ｄ変換器ＡＤＣと、コントローラＣＮＴとを備えている。降圧ＤＣＤＣコンバータ２には、入力電圧Ｖｉを供給する電源と、ハイサイドスイッチング素子ＳＷ１と、ロウサイドスイッチング素子ＳＷ２と、インダクタＬと、抵抗Ｒと、コンデンサＣと、負荷抵抗Ｒと、パルス発生器ＰＷＭと、ドライバＤＲＶとが備えられている。
【００２７】
降圧ＤＣＤＣコンバータ２の電源は、ハイサイドスイッチング素子ＳＷ１に接続されている。また、その電源の接地電圧側には、ロウサイドスイッチング素子ＳＷ２が接続されている。ハイサイドスイッチング素子ＳＷ１とロウサイドスイッチング素子ＳＷ２は接続ノードを介して接続されている。その接続ノードには、インダクタＬと、そのインダクタＬの直流抵抗成分の抵抗Ｒと、コンデンサＣとで構成されたＬＣ平滑化フィルタが接続されている。抵抗ＲとコンデンサＣとを接続するノードには、負荷抵抗Ｒが接続され、その負荷抵抗Ｒの両端の電圧が出力電圧Ｖｏとなる。
【００２８】
Ａ／Ｄ変換器ＡＤＣは、出力電圧Ｖｏを入力として受ける。Ａ／Ｄ変換器ＡＤＣは、出力電圧ＶｏをＡＤ変換して、コントローラＣＮＴにディジタルコードを出力する。コントローラＣＮＴは、Ａ／Ｄ変換器ＡＤＣが出力するディジタルコードを入力として受ける。コントローラＣＮＴは、受け取ったディジタルコードに応答して生成した制御出力をパルス発生器ＰＷＭに供給する。ドライバＤＲＶは、パルス発生器ＰＷＭからの出力を受け取り、ハイサイドスイッチング素子ＳＷ１とロウサイドスイッチング素子ＳＷ２の開閉を制御するためのパルス信号を出力する。
【００２９】
図４は、本実施形態の電源制御装置１を、伝達関数を用いて表した場合のブロック図である。本実施形態の電源制御装置１は、補償器１０１と、制御対象１０２と、外乱キャンセル器１０３と、第２加算器１０６と、フィルタ回路１０４と、第１加算器１０５とを備えている。
【００３０】
補償器１０１は、差分信号１０７と制御量ｙとを入力として受け、制御信号１１１を出力する。補償器１０１は、下記（１）式で表される伝達関数Ｗｃ（ｚ）の特性を有している。
【数２】
その補償器１０１は、制御対象１０２に対し、積算係数Ｋｐの項で比例補償をし、積算係数Ｋｉを有する項で積分補償を行うことで制御量ｙを目標値ｒに一致させるように補償動作を行う。
【００３１】
制御対象１０２は、制御信号１１１を入力として受け、制御量ｙを出力する。その制御対象１０２は、下記（２）式で表される伝達関数Ｗｐ（ｚ）の特性を有している。
【数３】
ここで、（２）式において、Ｋｄはゲイン、ｅ１とｅ２は零点、ｄ１、ｄ２およびｄ３は極を表すものとする。
【００３２】
ここで、差分信号１０７を入力し補償器１０１と制御対象１０２を伝達して制御量ｙを出力する合成伝達関数Ｗｃｐ（ｚ）は、下記（３）式で表される。
【数４】
【００３３】
外乱キャンセル器１０３は、制御量ｙに対して（３）式の逆伝達特性を有する。その伝達関数Ｗｃｐ（ｚ）−１は、下記（４）式で表される。
【数５】
そして、外乱キャンセル器１０３は、制御量ｙを入力として受け、外乱キャンセル信号１０８を出力する。
【００３４】
第２加算器１０６は、差分信号１０７と外乱キャンセル信号１０８とを入力として受け、差分外乱信号１０９を出力する。外乱キャンセル器１０３が、第２加算器１０６が外乱キャンセル信号１０８と差分信号１０７の差分を算出することで、合成伝達関数Ｗｃｐ（ｚ）では伝達しないが制御量ｙに加えられたノイズを抽出した信号である差分外乱信号１０９を算出する。
【００３５】
フィルタ回路１０４は、下記（５）式で表される伝達関数Ｋ（ｚ）の特性を有し、差分外乱信号１０９を入力として受け、フィードバック信号１１０を出力する。
【数６】
フィルタ回路１０４は、伝達関数Ｋ（ｚ）は、差分外乱信号１０９の入力に対してロウパス特性を有している。したがって、フィルタ回路１０４によって差分外乱信号１０９の低周波数成分が除去される。なお、積算係数Ｋｚはロウパス特性の周波数特性を決定する。
【００３６】
第１加算器１０５は、目標値ｒとフィードバック信号１１０とを入力として受け、差分信号１０７を出力する。第１加算器１０５は、フィードバック信号１１０と目標値ｒとの差分を算出し、差分信号１０７を出力することで、制御量ｙと目標値ｒとを一致させるように補償動作を行う。
【００３７】
図５は、本実施形態の補償器１０１の構成を例示するブロック図である。補償器１０１は、比例補償ゲインブロック２０４と、積分補償ゲインブロック２０５と、第３加算器２０１と、第４加算器２０２と、第５加算器２０３と、遅延器２０６とを備えている。比例補償ゲインブロック２０４は、第３加算器２０１の出力を入力として受け取り、積算係数Ｋｐとの積を第５加算器２０３に出力する。積分補償ゲインブロック２０５は、第３加算器２０１の出力を入力として受け取り、積算係数Ｋｉとの積を第４加算器２０２に出力する。
【００３８】
第３加算器２０１は、差分信号１０７と制御量ｙとを加算し、比例補償ゲインブロック２０４と積分補償ゲインブロック２０５に、その加算結果を出力する。第４加算器２０２は、積分補償ゲインブロック２０５の出力と遅延器２０６の出力とを加算し、遅延器２０６に、その加算結果を出力する。第５加算器２０３は、比例補償ゲインブロック２０４の出力と遅延器２０６の出力とを加算し、その加算結果を制御信号１１１として出力する。遅延器２０６は、第４加算器２０２の出力を入力として受け取り、単位時間だけ遅らせて第５加算器２０３に出力する。
【００３９】
図６は、図４の電源制御装置１を等価変換した回路を例示するブロック図である。図６には、本実施形態の理解を容易にするために、図４および図５と同一の構成部分に、同一の参照符号を付与している。図６に示す電源制御装置１は、図５の補償器１０１と同様の補償器１０１と、制御対象１０２と、外乱キャンセル器１０３と、フィルタ回路１０４とを備えている。上述のように、外乱キャンセル器１０３は、（３）式で表される合成伝達関数Ｗｃｐ（ｚ）の逆伝達特性を有している。
【００４０】
ここにおいて、上述の（３）式で表される合成伝達関数Ｗｃｐ（ｚ）は、その合成伝達関数Ｗｃｐ（ｚ）が有する極のうち、過渡応答の大勢を決定する極Ｐ１、すなわち０＜｜Ｐ１｜＜１で、最大の絶対値となる極を１つ有し、ゲインが１である下記（６）式に表す伝達関数に近似する。
【数７】
したがって、外乱キャンセル器１０３は、
【数８】
で表される特性を有する。
【００４１】
また、フィルタ回路１０４は、フィルタ回路ゲインブロック３０３と、遅延器３０５と、加算器３０７とを備えている。フィルタ回路ゲインブロック３０３は、遅延器３０５からの出力を入力として受け取り、積算係数Ｋｚとの積を第１加算器１０５に出力する。また、加算器３０７には、遅延器３０５の出力がフィードバックされる。
【００４２】
図７は、図６の電源制御装置１を等価変換した回路を例示するブロック図である。図７に例示されているように、外乱キャンセル器１０３は、要素１０３Ａ、要素１０３Ｂ、および要素１０３Ｃの特性を有する伝達関数に分割される。また、等価変換された電源制御装置１には、第２加算器１０６と加算器３０７とを合わせて、第７加算器３０６が構成されている。
【００４３】
図８は、図７の電源制御装置１を、さらに等価変換した回路を例示するブロック図である。その電源制御装置１は、制御対象１０２と、コントローラ機能ブロック３０１とで構成されている。コントローラ機能ブロック３０１には、制御量ｙと、要素１０３Ａの特性を有するフィードバックを合わせることによってフィードバックゲインブロック３０２が構成されている。また、要素１０３Ｂと要素１０３Ｃとを合算することで、ゲインが１となり、乗算係数の無いフィードバックが形成されている。さらに、第１加算器１０５と第３加算器２０１が合わさることで、第６加算器３０４が構成されている。
【００４４】
また、コントローラ機能ブロック３０１は、第４加算器２０２と、第５加算器２０３と、比例補償ゲインブロック２０４と、積分補償ゲインブロック２０５と、遅延器２０６と、コントローラ機能ブロック３０１は、フィルタ回路ゲインブロック３０３と、第６加算器３０４と、遅延器３０５と、第７加算器３０６を備えている。
【００４５】
フィルタ回路ゲインブロック３０３は、遅延器３０５からの出力を入力として受けとる。そして、受け取った出力と積算係数Ｋｚとの積を演算して第６加算器３０４に出力する。第６加算器３０４は、目標値ｒとフィードバックゲインブロック３０２の出力とフィルタ回路ゲインブロック３０３の出力を加算し、比例補償ゲインブロック２０４および積分補償ゲインブロック２０５に加算結果を出力する。遅延器３０５は、第７加算器３０６からの出力を入力として受け取る。そして受け取った出力を単位時間だけ遅らせてフィルタ回路ゲインブロック３０３に出力する。第７加算器３０６は、目標値ｒと制御量ｙと遅延器３０５の出力を加算し、遅延器３０５に加算結果を出力する。
【００４６】
上述したように、外乱キャンセル器１０３の伝達関数を（６）式の逆伝達関数としたとき、図４の電源制御装置１を等価変換することにより、図８のブロック図に示されるようなコントローラ機能ブロック３０１が構成される。図８のコントローラ機能ブロック３０１において、フィードバックゲインブロック３０２のフィードバックゲインＫｆは、下記（８）式で表される。
【数９】
【００４７】
このコントローラ機能ブロック３０１は、図４の電源制御装置１のコントローラＣＮＴに相当する。図８に示されているように、本実施形態の電源制御装置１は、４つの積算器（比例補償ゲインブロック２０４、積分補償ゲインブロック２０５、フィードバックゲインブロック３０２、フィルタ回路ゲインブロック３０３）と、４つの加算器（第４加算器２０２、第５加算器２０３、第６加算器３０４、第７加算器３０６）と、２つの遅延器（遅延器２０６、遅延器３０５）とでコントローラＣＮＴを構成することができる。
【００４８】
また、本実施形態の電源制御装置１は、電源制御装置の回路規模を小さくしつつ、十分安定した応答特性を実現することができる。以下に、本実施形態の電源制御装置１の動作について、具体的な回路を参照しながら説明する。上述の図３を参照すると、入力電圧Ｖｉは、ハイサイドスイッチング素子ＳＷ１とロウサイドスイッチング素子ＳＷ２のオン／オフ制御によってＬＣ平滑フィルタのＬ成分、Ｃ成分を介して直流電圧である出力電圧Ｖｏに変換される。
【００４９】
その出力電圧Ｖｏは、Ａ／Ｄ変換器ＡＤＣを介してディジタル出力電圧信号に変換される。コントローラＣＮＴは、出力電圧Ｖｏが発振せずに安定した出力をするように制御演算をする。コントローラＣＮＴの出力は、パルス発生器ＰＷＭでパルス信号に変換した後、ドライバＤＲＶを介してハイサイドスイッチング素子ＳＷ１とロウサイドスイッチング素子ＳＷ２とを駆動するオン／オフ時間比に変換される。
【００５０】
電源制御装置１のコントローラＣＮＴは、図８のコントローラ機能ブロック３０１に相当している。また、降圧ＤＣＤＣコンバータ２は、制御対象１０２に相当している。降圧ＤＣＤＣコンバータ２を状態方程式は、下記（９）式で表される。
【数１０】
【００５１】
その（９）式をスイッチング周期Ｔで離散化した離散状態方程式は、（１０）式で表される。
【数１１】
【００５２】
その（１０）式の伝達関数は、下記（１１）式で表され、制御対象１０２の伝達関数Ｗｐ（ｚ）が求められる。その（１１）式において、Ｉは単位行列を、ａｄｊは余因子行列を、ｄｅｔは行列式を表す。
【数１２】
【００５３】
以下に、本実施形態の電源制御装置１の作用効果について説明する。上述の図３の降圧ＤＣＤＣコンバータ２を構成している各要素が、以下の条件であるとする。
Ｖｉ＝３．３Ｖ
Ｃ＝１０ｕＦ
Ｌ＝２．２ｕＦ
ｒ＝０．７２Ω
Ｒ＝５Ω
このとき、その条件を（１１）式に代入すると、制御対象１０２に相当する降圧ＤＣＤＣコンバータ２の伝達関数は、（１２）式になる。
【数１３】
【００５４】
一方、補償器１０１の条件を、
Ｋｐ＝１．９
Ｋｉ＝０．０５
としたとき、補償器１０１の伝達関数は（１３）式である。
【数１４】
【００５５】
したがって、制御対象と補償器の合成伝達関数は、（１４）式である。
【数１５】
【００５６】
（１４）式の合成伝達関数の極のうち、絶対値が最大の極をＰ１＝０．９８４３３と定め（８）式に代入する。その結果、コントローラ機能ブロック３０１におけるフィードバックゲインＫｆは、下記（１５）式で示される値になる。
【数１６】
０＜Ｋｚで推移させて出力電圧Ｖｏの応答を確認し、出力電圧Ｖｏが発振せずに安定するＫｚ＝０．２２を設定することで安定した応答特性を有する電源制御装置を実現することができる。
【００５７】
図９Ａ、図９Ｂは、本実施形態の電源制御装置１の負荷急変時の動的な負荷応答を示すグラフである。図９Ａは時間経過に対する出力電圧の変化を示す波形図である。図９Ｂは、時間経過に対する負荷電流の変化を示す波形図である。図９Ａ、図９Ｂに示されているように、負荷電流（コイル電流ｉ）は、２００ｍＡから４００ｍＡに急に変化している。このとき、出力電圧Ｖｏの変動は、２５ｍＶ以下に抑えられており、十分安定した応答特性を実現することができる。
【００５８】
図１０Ａ、図１０Ｂは、本実施形態の電源制御装置１のコンデンサ容量が変化した場合の負荷急変時の動的な負荷応答を示すグラフである。図１０Ａは、コンデンサＣｏの容量を７μＦにした場合と、１３μＦにした場合の時間経過に対する出力電圧の変化を示す波形図である。図１０Ｂは、負荷電流（コイル電流ｉ）を２００ｍＡから４００ｍＡに急に変化させた場合の時間経過に対する負荷電流の変化を示す波形図である。コンデンサＣｏの容量を７μＦにした場合と、１３μＦにした場合に、負荷電流（コイル電流ｉ）を２００ｍＡから４００ｍＡに急に変化させた場合の応答を比較してみると、出力電圧Ｖｏの変動に大きな差が発生せずに十分安定した応答特性を実現することができる。
【００５９】
図１１は、本実施形態の電源制御装置１の入力電圧が変化した場合の起動時における出力電圧の応答特性を示すグラフである。図１１には、入力電圧Ｖｉを３．０Ｖにした場合と、３．６Ｖにした場合の起動時の応答特性を示す波形が例示されている。図１１に示されているように、入力電圧Ｖｉを３．０Ｖにした場合と、３．６Ｖにした場合であっても、本実施形態の電源制御装置１は、比較してみると、起動時間や過渡応答に大きな差が発生せずに十分安定した応答特性を実現することができる。
【００６０】
図１０Ａ、図１０Ｂおよび図１１に示されているように、本実施形態の電源制御装置１は、コンデンサＣｏの容量や入力電圧Ｖｉの条件に依存しない、いわゆるロバスト性を有する電源制御装置として構成されている。また、その電源制御装置１は、比例補償ゲインブロック２０４と、積分補償ゲインブロック２０５と、フィードバックゲインブロック３０２と、フィルタ回路ゲインブロック３０３の４つの積算器と第４加算器２０２と、第５加算器２０３と、第６加算器３０４と、第７加算器３０６の４つの加算器と遅延器２０６と遅延器３０５の２つの遅延器で電源制御装置１のコントローラＣＮＴを構成することができる。そのため、従来の技術に比べて積算器が８個減らすことができる。これにより、回路規模が小さく、かつ十分に安定した応答特性を有する電源制御装置を構成することができる。
【００６１】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００６２】
１…電源制御装置
２…降圧ＤＣＤＣコンバータ
１０１…補償器
１０２…制御対象
１０３…外乱キャンセル器
１０３Ａ…要素
１０３Ｂ…要素
１０３Ｃ…要素
１０４…フィルタ回路
１０５…第１加算器
１０６…第２加算器
１０７…差分信号
１０８…外乱キャンセル信号
１０９…差分外乱信号
１１０…フィードバック信号
１１１…制御信号
２０１…第３加算器
２０２…第４加算器
２０３…第５加算器
２０４…比例補償ゲインブロック
２０５…積分補償ゲインブロック
２０６…遅延器
３０１…コントローラ機能ブロック
３０２…フィードバックゲインブロック
３０３…フィルタ回路ゲインブロック
３０４…第６加算器
３０５…遅延器
３０６…第７加算器
３０７…加算器
ＡＤＣ…Ａ／Ｄ変換器
ＣＮＴ…コントローラ
Ｖｉ…入力電圧
Ｖｏ…出力電圧
ＳＷ１…ハイサイドスイッチング素子
ＳＷ２…ロウサイドスイッチング素子
Ｌ…インダクタ
Ｒ…抵抗
Ｒ１…負荷抵抗
ｒ…目標値
ｙ…制御量
１４３Ａ…加え合せ点
１４３Ｂ…加え合せ点
１４３Ｅ…加え合せ点
１４４Ａ…要素
１４４Ｆ…要素
１５４…制御対象要素
１６１…伝達要素
１６２…伝達要素
１６３…伝達要素
１６４…引き出し点
１６５…加え合せ点
１６６…引き出し点
１６７…加え合せ点
１７０…ディジタル制御器
１７１…フィードバック要素
１７２…フィードバック要素
１７３…フィードバック要素
１７４…フィードバック要素
１７５…フィードバック要素
１７６…フィードバック要素
１７７…フィードフォワード要素
１７８…フィードフォワード要素
１７９…フィードフォワード要素
１８０…要素
１８１…要素
１８２…要素
１８３…要素
１８４…加え合せ点
１８５…加え合せ点
【技術分野】
【０００１】
本発明は、電源制御装置に関し、特に、ディジタル制御方式のスイッチング電源制御装置を小型化する技術に関する。
【背景技術】
【０００２】
近年、ディジタル家電や携帯機器等の民生機器において、通信状況に応じた動作シーケンスと連携した電源供給のために、スイッチング電源装置の応答速度の向上や雑音（ノイズ）の低減等の性能向上が要求されている。スイッチング電源装置の性能向上に関する技術が知られている（例えば、特許文献１参照）。
【０００３】
図１は、特許文献１に記載の電源制御装置の構成を示すブロック図である。その電源制御装置は、等価外乱Ｑを考慮した伝達関数Ｗｒｙ（ｚ）、ＷＱｙ（ｚ）を含むシステムの伝達要素１６１と、逆システムＷｍ−１（ｚ）の伝達要素１６２と、フィルタＫ（ｚ）を含むロバスト補償器としての伝達要素１６３とを備えている。
【０００４】
伝達要素１６１の出力である制御量ｙは、引き出し点１６４で引き出されて伝達要素１６２の入力に印加される。伝達要素１６３の出力と目標値ｒとを加算する加え合せ点１６５からの出力は、引き出し点１６６によって別な加え合せ点１６７に加算されると共に、伝達要素１６１に入力される。また加え合せ点１６７は、引き出し点１６６で分岐した加え合せ点１６５からの出力と、伝達要素１６２の出力との偏差（減算値）を、伝達要素１６３に供給する。
【０００５】
図２は、図１に示した電源制御装置を等価変換したブロック図である。図２を参照すると、この電源制御装置は、入力ｈ、制御量ｙ、第１の等価外乱ｑｙ、遅れξがそれぞれ与えられた時に、下記の状態方程式
【数１】
を満足する制御対象要素１５４と、ディジタル制御器１７０と、加え合せ点１４３Ｅとを含んでいる。第１の等価外乱ｑｙは、加え合せ点１４３Ｅによって制御対象要素１５４からの出力に加算され、その加算結果が制御量ｙとして出力される。
【０００６】
ディジタル制御器１７０は、ｋ１、ｋ２、ｋ３、ｋ４、ｋ５、ｋ６、ｋ１ｒ、ｋ２ｒ、ｋ３ｒ、ｋｉ、ｋｉｚ、ｋｉｎの各パラメータを有する伝達要素（フィードバック要素１７１〜要素１８２）と、１サンプル遅れに相当する次数１／ｚ（但し、ｚ＝ｅｘｐ（ｊωｔ））の要素１４４Ａ、要素１４４Ｆと、積分器となる次数１／ｚ−１の要素１８３と、加え合せ点１４３Ａ、加え合せ点１４３Ｂ、加え合せ点１８４、加え合せ点１８５との組み合わせにより構成される。
【０００７】
また、図２に示されているように、パラメータｋ１ｒのフィードフォワード要素１７７と、パラメータｋ２ｒのフィードフォワード要素１７８、パラメータｋ３ｒのフィードフォワード要素１７９には、目標値ｒが入力として供給されている。また、パラメータｋ１、パラメータｋ２、パラメータｋ６の各フィードバック要素１７１、フィードバック要素１７２、フィードバック要素１７６には、制御量ｙが入力として供給されている。
【０００８】
パラメータｋ３のフィードバック要素１７３には、ディジタル制御器１７０内部における演算遅れ出力ξ１を入力として供給されると共に、目標値ｒと基準値ｙとの偏差が、加え合せ点１８４から次数１／ｚ−１の要素１８３に入力されている。また、その次数１／ｚ−１の要素１８３からの遅れ出力ξ４が、パラメータｋｉｎの要素１８２に入力されている。
【０００９】
パラメータｋｉｎの要素１８２からの出力と、パラメータｋ５、ｋ６の各フィードバック要素１７５、フィードバック要素１７６からの出力と、パラメータｋ３ｒのフィードフォワード要素１７９からの出力は、第２の加え合せ点１８５で夫々加算されている。
【００１０】
この第２の加え合せ点１８５で加算した出力は、次数１／ｚの第１要素１４４Ｆに入力され、その次数１／ｚの第１要素１４４Ｆからの遅れ出力ξ３は、パラメータｋ５のフィードバック要素１７５と、パラメータｋｉ、ｋｉｚの要素１８０、要素１８１に夫々入力されている。
【００１１】
パラメータｋｉの要素１８０からの出力と、パラメータｋ１、ｋ３、ｋ４の各フィードバック要素１７１、１７３、１７４からの出力と、パラメータｋ２ｒのフィードフォワード要素１７８からの出力と、第２の等価外乱ｑｖは、第３の加え合せ点１４３Ａで夫々加算されている。
【００１２】
この第３の加え合せ点１４３Ａで加算した出力ｖは、次数１／ｚの第２要素１４４Ａに入力され、その次数１／ｚの第２要素１４４Ａからの遅れ出力ξ２と、パラメータｋ２のフィードバック要素１７２からの出力と、パラメータｋ１ｒのフィードフォワード要素１７７からの出力と、パラメータｋｉｚの要素１８１からの出力が、第４の加え合せ点１４３Ｂで夫々加算されている。上述の次数１／ｚの第２要素１４４Ａからの遅れ出力ξ２は、パラメータｋ４のフィードバック要素１７４に入力され、そして第４の加え合せ点１４３Ｂで加算した出力が、入力ｈとして制御対象要素１５４に与えられる。
【００１３】
換言すると、図２に示されるディジタル制御器で構成される電源制御装置の制御系は、制御量ｙとパラメータｋ１との積を出力する第１のフィードバック要素と、その制御量ｙとパラメータｋ２との積を出力する第２のフィードバック要素と、第１の遅れ出力ξ１とパラメータｋ３との積を出力する第３のフィードバック要素と、第２の遅れ出力ξ２とパラメータｋ４との積を出力する第４のフィードバック要素と、第３の遅れ出力ξ３とパラメータｋ５との積を出力する第５のフィードバック要素と、その制御量ｙとパラメータｋ６との積を出力する第６のフィードバック要素とを含む。
【００１４】
また、その制御系は、その制御量ｙとその目標値ｒとの偏差を算出する第１の演算要素と、その第１の演算要素からの演算値を積分して第４の遅れ出力ξ４に変換する積分要素と、その積分要素からの第４の遅れ出力ξ４とパラメータｋｉｎとの積を出力する第１の積算要素と、その第１の積算要素からの出力、その第５のフィードバック要素からの出力、およびその第６のフィードバック要素からの出力を加算する第１の加算要素と、その第１の加算要素からの加算結果をサンプリング遅れさせたその第３の遅れ出力ξ３とする第１の遅延要素と、その第３の遅れ出力ξ３とパラメータｋｉとの積を出力する第２の積算要素と、その第３の遅れ出力ξ３とパラメータｋｉｚとの積を出力する第３の積算要素とを含む。
【００１５】
そして、その制御系は、第２の等価外乱ｑｖ、その第２の積算要素からの出力、その第１のフィードバック要素からの出力、その第３のフィードバック要素からの出力、およびその第４のフィードバック要素からの出力を加算する第２の加算要素と、その第２の加算要素からの加算結果をサンプリング遅れさせたその第２の遅れ出力ξ２とする第２の遅延要素と、その第２の遅延要素からの出力、その第３の積算要素からの出力、およびその第２のフィードバック要素からの出力を加算し、その制御対象に対する入力ｈを生成する第３の加算要素とを含む。
【００１６】
ここで、加え合せ点１４３Ａは、第１の加算要素と第２の加算要素に対応し、加え合せ点１４３Ｂは、第２の加算要素と第３の加算要素に対応し、要素１４４Ａはと第２の遅延要素に対応し、要素１４４Ｆは、第１の遅延要素と遅延要素に対応する。また、制御対象要素１５４と制御対象とが対応し、フィードバック要素１７１と第１のフィードバック要素とが対応し、フィードバック要素１７２と第２のフィードバック要素とが対応し、フィードバック要素１７３と第３のフィードバック要素とが対応し、フィードバック要素１７４と第４のフィードバック要素とが対応し、フィードバック要素１７５と第５のフィードバック要素とが対応し、フィードバック要素１７６と第６のフィードバック要素とが対応している。また、フィードフォワード要素１７７と第１のフィードフォワード要素とが対応し、フィードフォワード要素１７８と第２のフィードフォワード要素とが対応し、フィードフォワード要素１７９と第３のフィードフォワード要素とが対応している。また、要素８０と第２の積算要素に対応し、要素８２と第１の積算要素とが対応し、要素８３と積分要素とが対応し、第１の加え合せ点８４と第１の演算要素とが対応し、第２の加え合せ点８５と第１の加算要素とが対応し、第１の加え合せ点８７と第１の演算要素とが対応している。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００６−０５０７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
スイッチング電源装置の性能向上要求を満たすためには、システムの動作状態に合わせた電源供給を実現することが必要であり、サーバ等の大型装置向けに使用されているディジタル制御方式のスイッチング電源装置を小型化して民生機器に搭載する必要性が高まってきた。
【００１９】
上述の特許文献１に記載の技術は、広範な負荷変動に対しても、また直流電源の電圧変動に対しても、１個の制御器で対応できるいわゆるロバストなＰＷＭ電力増幅器を目的とした技術であり、制御対象を離散時間系で表現し、ＤＳＰを用いて状態フィードバック系を構成し、フィードバック系を近似して得られるロバスト補償器を制御対象に結合するものであり、出力ノイズに強いディジタル制御器を実現させている。
【００２０】
しかしながら、上述の特許文献１に記載の技術は、回路面積が大きくなるという問題がある。その理由は、ディジタル制御器で構成する制御系が、定数との積を出力する第１〜第６のフィードバック要素と、第１〜第３の積算要素と、第１〜第３のフィードフォワード要素とを有することにより、制御系をハードウェアで実現する場合には１２個の積算器が必要のため、回路の小型化ができないためである。
【課題を解決するための手段】
【００２１】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２２】
上記の課題を解決するために、目標値とフィードバック信号とに基づいて差分信号を生成する第１の加算器と、第１の伝達関数Ｗｃ（ｚ）の特性を有し、差分信号に基づいて制御信号を生成する補償器（１０１）と、第２の伝達関数Ｗｐ（ｚ）の特性を有し、制御信号に応じて生成される出力信号を出力する制御対象（１０２）と、第３の伝達関数｛１＋Ｗｃ（ｚ）・Ｗｐ（ｚ）｝／｛Ｗｃ（ｚ）・Ｗｐ（ｚ）｝の特性を有し、制御量ｙに対応する出力信号に基づいて外乱キャンセル信号を生成する外乱キャンセル器（１０３）と、第１の加算器の出力と外乱キャンセル信号とに基づいて差分外乱信号を生成する第２の加算器と、第４の伝達関数Ｋ（ｚ）の特性を有し、差分外乱信号に基づいてフィードバック信号を生成するフィルタ回路（１０４）とを具備する電源制御装置（１）を構成する。ここにおいて、補償器は、差分信号と出力信号とを入力として受け取り、差分信号と出力信号との各々に基づいて、制御量ｙを目標値に一致させる補償動作を行う。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ディジタル制御方式のスイッチング電源制御装置において、伝達関数Ｗｃ（ｚ）
の特性を有する補償器と、伝達関数Ｗｐ（ｚ）の特性を有する制御対象と、伝達関数
｛１＋Ｗｃ（ｚ）・Ｗｐ（ｚ）｝／｛Ｗｃ（ｚ）・Ｗｐ（ｚ）｝
の特性を有する外乱キャンセル器を有することでコンデンサの容量や入力電圧の条件の影響が小さい電源制御装置を構成することができる。
その補償器と制御対象と外乱キャンセル器の伝達関数を近似および等価変換して得られる回路が、制御対象の比例補償を行う比例補償ゲインＫｐと、制御対象の積分補償を行う積分補償ゲインＫｉと、外乱の伝達をキャンセルするフィードバックゲインＫｆと、フィルタ回路ゲインＫｚの４つの積算器で構成できる。そのため、従来技術に比べて積算器の数を大幅に減らすことができ、電源制御装置の回路規模を小さくすることができる効果がある。
【図面の簡単な説明】
【００２４】
【図１】図１は、特許文献１に記載の電源制御装置の構成を示すブロック図である。
【図２】図２は、特許文献１に記載の電源制御装置を等価変換したブロック図である。
【図３】図３は、本実施形態の電源制御装置の構成を例示する回路図である。
【図４】図４は、本実施形態の電源制御装置１を、伝達関数を用いて表した場合のブロック図である。
【図５】図５は、本実施形態の補償器１０１の構成を例示するブロック図である。
【図６】図６は、電源制御装置１を等価変換した回路を例示するブロック図である。
【図７】図７は、電源制御装置１を等価変換した回路を例示するブロック図である。
【図８】図８は、電源制御装置１を等価変換した回路を例示するブロック図である。
【図９Ａ】図９Ａは、本実施形態の電源制御装置１の負荷急変時の動的な負荷応答を示すグラフである。
【図９Ｂ】図９Ｂは、本実施形態の電源制御装置１の負荷急変時の動的な負荷応答を示すグラフである。
【図１０Ａ】図１０Ａは、本実施形態の電源制御装置１のコンデンサ容量が変化した場合の負荷急変時の動的な負荷応答を示すグラフである。
【図１０Ｂ】図１０Ｂは、本実施形態の電源制御装置１のコンデンサ容量が変化した場合の負荷急変時の動的な負荷応答を示すグラフである。
【図１１】図１１は、本実施形態の電源制御装置１の入力電圧が変化した場合の起動時における出力電圧の応答特性を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図３は、本実施形態の電源制御装置１の構成を例示する回路図である。本実施形態の電源制御装置１は、降圧ＤＣＤＣコンバータ２と、Ａ／Ｄ変換器ＡＤＣと、コントローラＣＮＴとを備えている。降圧ＤＣＤＣコンバータ２には、入力電圧Ｖｉを供給する電源と、ハイサイドスイッチング素子ＳＷ１と、ロウサイドスイッチング素子ＳＷ２と、インダクタＬと、抵抗Ｒと、コンデンサＣと、負荷抵抗Ｒと、パルス発生器ＰＷＭと、ドライバＤＲＶとが備えられている。
【００２７】
降圧ＤＣＤＣコンバータ２の電源は、ハイサイドスイッチング素子ＳＷ１に接続されている。また、その電源の接地電圧側には、ロウサイドスイッチング素子ＳＷ２が接続されている。ハイサイドスイッチング素子ＳＷ１とロウサイドスイッチング素子ＳＷ２は接続ノードを介して接続されている。その接続ノードには、インダクタＬと、そのインダクタＬの直流抵抗成分の抵抗Ｒと、コンデンサＣとで構成されたＬＣ平滑化フィルタが接続されている。抵抗ＲとコンデンサＣとを接続するノードには、負荷抵抗Ｒが接続され、その負荷抵抗Ｒの両端の電圧が出力電圧Ｖｏとなる。
【００２８】
Ａ／Ｄ変換器ＡＤＣは、出力電圧Ｖｏを入力として受ける。Ａ／Ｄ変換器ＡＤＣは、出力電圧ＶｏをＡＤ変換して、コントローラＣＮＴにディジタルコードを出力する。コントローラＣＮＴは、Ａ／Ｄ変換器ＡＤＣが出力するディジタルコードを入力として受ける。コントローラＣＮＴは、受け取ったディジタルコードに応答して生成した制御出力をパルス発生器ＰＷＭに供給する。ドライバＤＲＶは、パルス発生器ＰＷＭからの出力を受け取り、ハイサイドスイッチング素子ＳＷ１とロウサイドスイッチング素子ＳＷ２の開閉を制御するためのパルス信号を出力する。
【００２９】
図４は、本実施形態の電源制御装置１を、伝達関数を用いて表した場合のブロック図である。本実施形態の電源制御装置１は、補償器１０１と、制御対象１０２と、外乱キャンセル器１０３と、第２加算器１０６と、フィルタ回路１０４と、第１加算器１０５とを備えている。
【００３０】
補償器１０１は、差分信号１０７と制御量ｙとを入力として受け、制御信号１１１を出力する。補償器１０１は、下記（１）式で表される伝達関数Ｗｃ（ｚ）の特性を有している。
【数２】
その補償器１０１は、制御対象１０２に対し、積算係数Ｋｐの項で比例補償をし、積算係数Ｋｉを有する項で積分補償を行うことで制御量ｙを目標値ｒに一致させるように補償動作を行う。
【００３１】
制御対象１０２は、制御信号１１１を入力として受け、制御量ｙを出力する。その制御対象１０２は、下記（２）式で表される伝達関数Ｗｐ（ｚ）の特性を有している。
【数３】
ここで、（２）式において、Ｋｄはゲイン、ｅ１とｅ２は零点、ｄ１、ｄ２およびｄ３は極を表すものとする。
【００３２】
ここで、差分信号１０７を入力し補償器１０１と制御対象１０２を伝達して制御量ｙを出力する合成伝達関数Ｗｃｐ（ｚ）は、下記（３）式で表される。
【数４】
【００３３】
外乱キャンセル器１０３は、制御量ｙに対して（３）式の逆伝達特性を有する。その伝達関数Ｗｃｐ（ｚ）−１は、下記（４）式で表される。
【数５】
そして、外乱キャンセル器１０３は、制御量ｙを入力として受け、外乱キャンセル信号１０８を出力する。
【００３４】
第２加算器１０６は、差分信号１０７と外乱キャンセル信号１０８とを入力として受け、差分外乱信号１０９を出力する。外乱キャンセル器１０３が、第２加算器１０６が外乱キャンセル信号１０８と差分信号１０７の差分を算出することで、合成伝達関数Ｗｃｐ（ｚ）では伝達しないが制御量ｙに加えられたノイズを抽出した信号である差分外乱信号１０９を算出する。
【００３５】
フィルタ回路１０４は、下記（５）式で表される伝達関数Ｋ（ｚ）の特性を有し、差分外乱信号１０９を入力として受け、フィードバック信号１１０を出力する。
【数６】
フィルタ回路１０４は、伝達関数Ｋ（ｚ）は、差分外乱信号１０９の入力に対してロウパス特性を有している。したがって、フィルタ回路１０４によって差分外乱信号１０９の低周波数成分が除去される。なお、積算係数Ｋｚはロウパス特性の周波数特性を決定する。
【００３６】
第１加算器１０５は、目標値ｒとフィードバック信号１１０とを入力として受け、差分信号１０７を出力する。第１加算器１０５は、フィードバック信号１１０と目標値ｒとの差分を算出し、差分信号１０７を出力することで、制御量ｙと目標値ｒとを一致させるように補償動作を行う。
【００３７】
図５は、本実施形態の補償器１０１の構成を例示するブロック図である。補償器１０１は、比例補償ゲインブロック２０４と、積分補償ゲインブロック２０５と、第３加算器２０１と、第４加算器２０２と、第５加算器２０３と、遅延器２０６とを備えている。比例補償ゲインブロック２０４は、第３加算器２０１の出力を入力として受け取り、積算係数Ｋｐとの積を第５加算器２０３に出力する。積分補償ゲインブロック２０５は、第３加算器２０１の出力を入力として受け取り、積算係数Ｋｉとの積を第４加算器２０２に出力する。
【００３８】
第３加算器２０１は、差分信号１０７と制御量ｙとを加算し、比例補償ゲインブロック２０４と積分補償ゲインブロック２０５に、その加算結果を出力する。第４加算器２０２は、積分補償ゲインブロック２０５の出力と遅延器２０６の出力とを加算し、遅延器２０６に、その加算結果を出力する。第５加算器２０３は、比例補償ゲインブロック２０４の出力と遅延器２０６の出力とを加算し、その加算結果を制御信号１１１として出力する。遅延器２０６は、第４加算器２０２の出力を入力として受け取り、単位時間だけ遅らせて第５加算器２０３に出力する。
【００３９】
図６は、図４の電源制御装置１を等価変換した回路を例示するブロック図である。図６には、本実施形態の理解を容易にするために、図４および図５と同一の構成部分に、同一の参照符号を付与している。図６に示す電源制御装置１は、図５の補償器１０１と同様の補償器１０１と、制御対象１０２と、外乱キャンセル器１０３と、フィルタ回路１０４とを備えている。上述のように、外乱キャンセル器１０３は、（３）式で表される合成伝達関数Ｗｃｐ（ｚ）の逆伝達特性を有している。
【００４０】
ここにおいて、上述の（３）式で表される合成伝達関数Ｗｃｐ（ｚ）は、その合成伝達関数Ｗｃｐ（ｚ）が有する極のうち、過渡応答の大勢を決定する極Ｐ１、すなわち０＜｜Ｐ１｜＜１で、最大の絶対値となる極を１つ有し、ゲインが１である下記（６）式に表す伝達関数に近似する。
【数７】
したがって、外乱キャンセル器１０３は、
【数８】
で表される特性を有する。
【００４１】
また、フィルタ回路１０４は、フィルタ回路ゲインブロック３０３と、遅延器３０５と、加算器３０７とを備えている。フィルタ回路ゲインブロック３０３は、遅延器３０５からの出力を入力として受け取り、積算係数Ｋｚとの積を第１加算器１０５に出力する。また、加算器３０７には、遅延器３０５の出力がフィードバックされる。
【００４２】
図７は、図６の電源制御装置１を等価変換した回路を例示するブロック図である。図７に例示されているように、外乱キャンセル器１０３は、要素１０３Ａ、要素１０３Ｂ、および要素１０３Ｃの特性を有する伝達関数に分割される。また、等価変換された電源制御装置１には、第２加算器１０６と加算器３０７とを合わせて、第７加算器３０６が構成されている。
【００４３】
図８は、図７の電源制御装置１を、さらに等価変換した回路を例示するブロック図である。その電源制御装置１は、制御対象１０２と、コントローラ機能ブロック３０１とで構成されている。コントローラ機能ブロック３０１には、制御量ｙと、要素１０３Ａの特性を有するフィードバックを合わせることによってフィードバックゲインブロック３０２が構成されている。また、要素１０３Ｂと要素１０３Ｃとを合算することで、ゲインが１となり、乗算係数の無いフィードバックが形成されている。さらに、第１加算器１０５と第３加算器２０１が合わさることで、第６加算器３０４が構成されている。
【００４４】
また、コントローラ機能ブロック３０１は、第４加算器２０２と、第５加算器２０３と、比例補償ゲインブロック２０４と、積分補償ゲインブロック２０５と、遅延器２０６と、コントローラ機能ブロック３０１は、フィルタ回路ゲインブロック３０３と、第６加算器３０４と、遅延器３０５と、第７加算器３０６を備えている。
【００４５】
フィルタ回路ゲインブロック３０３は、遅延器３０５からの出力を入力として受けとる。そして、受け取った出力と積算係数Ｋｚとの積を演算して第６加算器３０４に出力する。第６加算器３０４は、目標値ｒとフィードバックゲインブロック３０２の出力とフィルタ回路ゲインブロック３０３の出力を加算し、比例補償ゲインブロック２０４および積分補償ゲインブロック２０５に加算結果を出力する。遅延器３０５は、第７加算器３０６からの出力を入力として受け取る。そして受け取った出力を単位時間だけ遅らせてフィルタ回路ゲインブロック３０３に出力する。第７加算器３０６は、目標値ｒと制御量ｙと遅延器３０５の出力を加算し、遅延器３０５に加算結果を出力する。
【００４６】
上述したように、外乱キャンセル器１０３の伝達関数を（６）式の逆伝達関数としたとき、図４の電源制御装置１を等価変換することにより、図８のブロック図に示されるようなコントローラ機能ブロック３０１が構成される。図８のコントローラ機能ブロック３０１において、フィードバックゲインブロック３０２のフィードバックゲインＫｆは、下記（８）式で表される。
【数９】
【００４７】
このコントローラ機能ブロック３０１は、図４の電源制御装置１のコントローラＣＮＴに相当する。図８に示されているように、本実施形態の電源制御装置１は、４つの積算器（比例補償ゲインブロック２０４、積分補償ゲインブロック２０５、フィードバックゲインブロック３０２、フィルタ回路ゲインブロック３０３）と、４つの加算器（第４加算器２０２、第５加算器２０３、第６加算器３０４、第７加算器３０６）と、２つの遅延器（遅延器２０６、遅延器３０５）とでコントローラＣＮＴを構成することができる。
【００４８】
また、本実施形態の電源制御装置１は、電源制御装置の回路規模を小さくしつつ、十分安定した応答特性を実現することができる。以下に、本実施形態の電源制御装置１の動作について、具体的な回路を参照しながら説明する。上述の図３を参照すると、入力電圧Ｖｉは、ハイサイドスイッチング素子ＳＷ１とロウサイドスイッチング素子ＳＷ２のオン／オフ制御によってＬＣ平滑フィルタのＬ成分、Ｃ成分を介して直流電圧である出力電圧Ｖｏに変換される。
【００４９】
その出力電圧Ｖｏは、Ａ／Ｄ変換器ＡＤＣを介してディジタル出力電圧信号に変換される。コントローラＣＮＴは、出力電圧Ｖｏが発振せずに安定した出力をするように制御演算をする。コントローラＣＮＴの出力は、パルス発生器ＰＷＭでパルス信号に変換した後、ドライバＤＲＶを介してハイサイドスイッチング素子ＳＷ１とロウサイドスイッチング素子ＳＷ２とを駆動するオン／オフ時間比に変換される。
【００５０】
電源制御装置１のコントローラＣＮＴは、図８のコントローラ機能ブロック３０１に相当している。また、降圧ＤＣＤＣコンバータ２は、制御対象１０２に相当している。降圧ＤＣＤＣコンバータ２を状態方程式は、下記（９）式で表される。
【数１０】
【００５１】
その（９）式をスイッチング周期Ｔで離散化した離散状態方程式は、（１０）式で表される。
【数１１】
【００５２】
その（１０）式の伝達関数は、下記（１１）式で表され、制御対象１０２の伝達関数Ｗｐ（ｚ）が求められる。その（１１）式において、Ｉは単位行列を、ａｄｊは余因子行列を、ｄｅｔは行列式を表す。
【数１２】
【００５３】
以下に、本実施形態の電源制御装置１の作用効果について説明する。上述の図３の降圧ＤＣＤＣコンバータ２を構成している各要素が、以下の条件であるとする。
Ｖｉ＝３．３Ｖ
Ｃ＝１０ｕＦ
Ｌ＝２．２ｕＦ
ｒ＝０．７２Ω
Ｒ＝５Ω
このとき、その条件を（１１）式に代入すると、制御対象１０２に相当する降圧ＤＣＤＣコンバータ２の伝達関数は、（１２）式になる。
【数１３】
【００５４】
一方、補償器１０１の条件を、
Ｋｐ＝１．９
Ｋｉ＝０．０５
としたとき、補償器１０１の伝達関数は（１３）式である。
【数１４】
【００５５】
したがって、制御対象と補償器の合成伝達関数は、（１４）式である。
【数１５】
【００５６】
（１４）式の合成伝達関数の極のうち、絶対値が最大の極をＰ１＝０．９８４３３と定め（８）式に代入する。その結果、コントローラ機能ブロック３０１におけるフィードバックゲインＫｆは、下記（１５）式で示される値になる。
【数１６】
０＜Ｋｚで推移させて出力電圧Ｖｏの応答を確認し、出力電圧Ｖｏが発振せずに安定するＫｚ＝０．２２を設定することで安定した応答特性を有する電源制御装置を実現することができる。
【００５７】
図９Ａ、図９Ｂは、本実施形態の電源制御装置１の負荷急変時の動的な負荷応答を示すグラフである。図９Ａは時間経過に対する出力電圧の変化を示す波形図である。図９Ｂは、時間経過に対する負荷電流の変化を示す波形図である。図９Ａ、図９Ｂに示されているように、負荷電流（コイル電流ｉ）は、２００ｍＡから４００ｍＡに急に変化している。このとき、出力電圧Ｖｏの変動は、２５ｍＶ以下に抑えられており、十分安定した応答特性を実現することができる。
【００５８】
図１０Ａ、図１０Ｂは、本実施形態の電源制御装置１のコンデンサ容量が変化した場合の負荷急変時の動的な負荷応答を示すグラフである。図１０Ａは、コンデンサＣｏの容量を７μＦにした場合と、１３μＦにした場合の時間経過に対する出力電圧の変化を示す波形図である。図１０Ｂは、負荷電流（コイル電流ｉ）を２００ｍＡから４００ｍＡに急に変化させた場合の時間経過に対する負荷電流の変化を示す波形図である。コンデンサＣｏの容量を７μＦにした場合と、１３μＦにした場合に、負荷電流（コイル電流ｉ）を２００ｍＡから４００ｍＡに急に変化させた場合の応答を比較してみると、出力電圧Ｖｏの変動に大きな差が発生せずに十分安定した応答特性を実現することができる。
【００５９】
図１１は、本実施形態の電源制御装置１の入力電圧が変化した場合の起動時における出力電圧の応答特性を示すグラフである。図１１には、入力電圧Ｖｉを３．０Ｖにした場合と、３．６Ｖにした場合の起動時の応答特性を示す波形が例示されている。図１１に示されているように、入力電圧Ｖｉを３．０Ｖにした場合と、３．６Ｖにした場合であっても、本実施形態の電源制御装置１は、比較してみると、起動時間や過渡応答に大きな差が発生せずに十分安定した応答特性を実現することができる。
【００６０】
図１０Ａ、図１０Ｂおよび図１１に示されているように、本実施形態の電源制御装置１は、コンデンサＣｏの容量や入力電圧Ｖｉの条件に依存しない、いわゆるロバスト性を有する電源制御装置として構成されている。また、その電源制御装置１は、比例補償ゲインブロック２０４と、積分補償ゲインブロック２０５と、フィードバックゲインブロック３０２と、フィルタ回路ゲインブロック３０３の４つの積算器と第４加算器２０２と、第５加算器２０３と、第６加算器３０４と、第７加算器３０６の４つの加算器と遅延器２０６と遅延器３０５の２つの遅延器で電源制御装置１のコントローラＣＮＴを構成することができる。そのため、従来の技術に比べて積算器が８個減らすことができる。これにより、回路規模が小さく、かつ十分に安定した応答特性を有する電源制御装置を構成することができる。
【００６１】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００６２】
１…電源制御装置
２…降圧ＤＣＤＣコンバータ
１０１…補償器
１０２…制御対象
１０３…外乱キャンセル器
１０３Ａ…要素
１０３Ｂ…要素
１０３Ｃ…要素
１０４…フィルタ回路
１０５…第１加算器
１０６…第２加算器
１０７…差分信号
１０８…外乱キャンセル信号
１０９…差分外乱信号
１１０…フィードバック信号
１１１…制御信号
２０１…第３加算器
２０２…第４加算器
２０３…第５加算器
２０４…比例補償ゲインブロック
２０５…積分補償ゲインブロック
２０６…遅延器
３０１…コントローラ機能ブロック
３０２…フィードバックゲインブロック
３０３…フィルタ回路ゲインブロック
３０４…第６加算器
３０５…遅延器
３０６…第７加算器
３０７…加算器
ＡＤＣ…Ａ／Ｄ変換器
ＣＮＴ…コントローラ
Ｖｉ…入力電圧
Ｖｏ…出力電圧
ＳＷ１…ハイサイドスイッチング素子
ＳＷ２…ロウサイドスイッチング素子
Ｌ…インダクタ
Ｒ…抵抗
Ｒ１…負荷抵抗
ｒ…目標値
ｙ…制御量
１４３Ａ…加え合せ点
１４３Ｂ…加え合せ点
１４３Ｅ…加え合せ点
１４４Ａ…要素
１４４Ｆ…要素
１５４…制御対象要素
１６１…伝達要素
１６２…伝達要素
１６３…伝達要素
１６４…引き出し点
１６５…加え合せ点
１６６…引き出し点
１６７…加え合せ点
１７０…ディジタル制御器
１７１…フィードバック要素
１７２…フィードバック要素
１７３…フィードバック要素
１７４…フィードバック要素
１７５…フィードバック要素
１７６…フィードバック要素
１７７…フィードフォワード要素
１７８…フィードフォワード要素
１７９…フィードフォワード要素
１８０…要素
１８１…要素
１８２…要素
１８３…要素
１８４…加え合せ点
１８５…加え合せ点
【特許請求の範囲】
【請求項１】
目標値とフィードバック信号とに基づいて差分信号を生成する第１の加算器と、
第１の伝達関数Ｗｃ（ｚ）の特性を有し、前記差分信号に基づいて制御信号を生成する補償器と、
第２の伝達関数Ｗｐ（ｚ）の特性を有し、前記制御信号に応じて生成される出力信号を出力する制御対象と、
第３の伝達関数｛１＋Ｗｃ（ｚ）・Ｗｐ（ｚ）｝／｛Ｗｃ（ｚ）・Ｗｐ（ｚ）｝の特性を有し、制御量ｙに対応する前記出力信号に基づいて外乱キャンセル信号を生成する外乱キャンセル器と、
前記第１の加算器の出力と前記外乱キャンセル信号とに基づいて差分外乱信号を生成する第２の加算器と、
第４の伝達関数Ｋ（ｚ）の特性を有し、前記差分外乱信号に基づいて前記フィードバック信号を生成するフィルタ回路と
を具備し、
前記補償器は、
前記差分信号と前記出力信号とを入力として受け取り、前記差分信号と前記出力信号との各々に基づいて、前記制御量ｙを前記目標値に一致させる補償動作を行う
電源制御装置。
【請求項２】
請求項１に記載の電源制御装置において、
前記第１の伝達関数は、下記式
【数１】
であらわされる特性を有し、積算係数Ｋｐの項で比例補償を実行し、積算係数Ｋｉを有する項で積分補償を実行し、
前記第２の伝達関数Ｗｐ（ｚ）は、Ｋｄをゲイン、ｅ１とｅ２を零点、ｄ１、ｄ２およびｄ３を極とするとき、下記式
【数２】
であらわされる特性を有する
電源制御装置。
【請求項３】
請求項２に記載の電源制御装置において、
前記補償器と前記制御対象とは、合成伝達関数Ｗｃｐ（ｚ）で表され、前記合成伝達関数Ｗｃｐ（ｚ）は、下記式
【数３】
であらわされる特性を有し、
前記外乱キャンセル器は、
前記制御量ｙに対して前記合成伝達関数Ｗｃｐ（ｚ）の逆伝達特性を有する
電源制御装置。
【請求項４】
請求項３に記載の電源制御装置において、
前記外乱キャンセル器は、
前記合成伝達関数が有する極のうち、過渡特性の大勢を決定する極を有し、ゲインが１であることを特徴とする
電源制御装置。
【請求項５】
請求項４に記載の電源制御装置において、
前記フィルタ回路は、下記の積算係数Ｋｚを有する項を含む式
【数４】
であらわされる特性を有し、
前記フィルタ回路と前記補償器と前記外乱キャンセル器とに対応する前記第１の伝達関数と前記第３の伝達関数と前記第４の伝達関数を等価変換した回路は、
前記制御対象の比例補償を前記積算係数Ｋｐで行う比例補償ゲインブロックと、
前記制御対象の積分補償を前記積算係数Ｋｉで行う積分補償ゲインブロックと、
外乱の伝達をキャンセルするフィードバックゲインブロックと、
前記積算係数Ｋｚを有する項を含む式あらわされる特性を有するフィルタ回路ゲインブロックと
を有し、
前記合成伝達関数が有する極のうち、過渡特性の大勢を決定する極を極Ｐ１とするとき、前記フィードバックゲインブロックは、
【数５】
であらわされる特性を有する
電源制御装置。
【請求項１】
目標値とフィードバック信号とに基づいて差分信号を生成する第１の加算器と、
第１の伝達関数Ｗｃ（ｚ）の特性を有し、前記差分信号に基づいて制御信号を生成する補償器と、
第２の伝達関数Ｗｐ（ｚ）の特性を有し、前記制御信号に応じて生成される出力信号を出力する制御対象と、
第３の伝達関数｛１＋Ｗｃ（ｚ）・Ｗｐ（ｚ）｝／｛Ｗｃ（ｚ）・Ｗｐ（ｚ）｝の特性を有し、制御量ｙに対応する前記出力信号に基づいて外乱キャンセル信号を生成する外乱キャンセル器と、
前記第１の加算器の出力と前記外乱キャンセル信号とに基づいて差分外乱信号を生成する第２の加算器と、
第４の伝達関数Ｋ（ｚ）の特性を有し、前記差分外乱信号に基づいて前記フィードバック信号を生成するフィルタ回路と
を具備し、
前記補償器は、
前記差分信号と前記出力信号とを入力として受け取り、前記差分信号と前記出力信号との各々に基づいて、前記制御量ｙを前記目標値に一致させる補償動作を行う
電源制御装置。
【請求項２】
請求項１に記載の電源制御装置において、
前記第１の伝達関数は、下記式
【数１】
であらわされる特性を有し、積算係数Ｋｐの項で比例補償を実行し、積算係数Ｋｉを有する項で積分補償を実行し、
前記第２の伝達関数Ｗｐ（ｚ）は、Ｋｄをゲイン、ｅ１とｅ２を零点、ｄ１、ｄ２およびｄ３を極とするとき、下記式
【数２】
であらわされる特性を有する
電源制御装置。
【請求項３】
請求項２に記載の電源制御装置において、
前記補償器と前記制御対象とは、合成伝達関数Ｗｃｐ（ｚ）で表され、前記合成伝達関数Ｗｃｐ（ｚ）は、下記式
【数３】
であらわされる特性を有し、
前記外乱キャンセル器は、
前記制御量ｙに対して前記合成伝達関数Ｗｃｐ（ｚ）の逆伝達特性を有する
電源制御装置。
【請求項４】
請求項３に記載の電源制御装置において、
前記外乱キャンセル器は、
前記合成伝達関数が有する極のうち、過渡特性の大勢を決定する極を有し、ゲインが１であることを特徴とする
電源制御装置。
【請求項５】
請求項４に記載の電源制御装置において、
前記フィルタ回路は、下記の積算係数Ｋｚを有する項を含む式
【数４】
であらわされる特性を有し、
前記フィルタ回路と前記補償器と前記外乱キャンセル器とに対応する前記第１の伝達関数と前記第３の伝達関数と前記第４の伝達関数を等価変換した回路は、
前記制御対象の比例補償を前記積算係数Ｋｐで行う比例補償ゲインブロックと、
前記制御対象の積分補償を前記積算係数Ｋｉで行う積分補償ゲインブロックと、
外乱の伝達をキャンセルするフィードバックゲインブロックと、
前記積算係数Ｋｚを有する項を含む式あらわされる特性を有するフィルタ回路ゲインブロックと
を有し、
前記合成伝達関数が有する極のうち、過渡特性の大勢を決定する極を極Ｐ１とするとき、前記フィードバックゲインブロックは、
【数５】
であらわされる特性を有する
電源制御装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【公開番号】特開２０１３−１１０８５４（Ｐ２０１３−１１０８５４Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５３９８３（Ｐ２０１１−２５３９８３）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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