電源回路、集積回路装置、固体撮像装置および電子機器
【課題】電源回路において、ソフトスタート回路による電源回路の回路規模を抑制する。
【解決手段】電源回路１の比較部１１は、参照電圧と入力電圧とを比較して電圧差信号を出力し、出力電圧生成部１２は、電圧差信号に基づいて出力電圧を生成し、入力電圧生成部１４は、出力電圧から入力電圧を生成する。抵抗素子１６は、電流出力部１５の参照電流により参照電圧を生成する。キャパシタ１７は、抵抗素子１６と並列に接続され、参照電流により充電される。このような電源回路１において、電流出力部１５は、起動する際の参照電流を、動作中の参照電流より小さくする。
【解決手段】電源回路１の比較部１１は、参照電圧と入力電圧とを比較して電圧差信号を出力し、出力電圧生成部１２は、電圧差信号に基づいて出力電圧を生成し、入力電圧生成部１４は、出力電圧から入力電圧を生成する。抵抗素子１６は、電流出力部１５の参照電流により参照電圧を生成する。キャパシタ１７は、抵抗素子１６と並列に接続され、参照電流により充電される。このような電源回路１において、電流出力部１５は、起動する際の参照電流を、動作中の参照電流より小さくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、安定した電圧を出力する電源回路、集積回路装置、固体撮像装置および電子機器に関する。
【背景技術】
【０００２】
電源回路は、所望の出力電圧を出力するために、出力電圧を参照電圧と比較し、出力電圧が参照電圧に対応した電圧となるように出力トランジスタなどの出力スイッチング素子をオンオフ制御する。
このような電源回路では、出力スイッチング素子をデジタル的にオンオフ制御するＰＷＭ（Pulse Width Modulation）制御方式、オンオフ制御するコンパレータ方式などが広く知られている。また、電源回路には、入力電圧より高い電圧を出力する昇圧型のものと、入力電圧より低い電圧を出力する降圧型のものとがある。
ＰＷＭ制御方式では、たとえば出力電圧が参照電圧を下回る期間において、これらの電位差に応じたパルス幅の制御信号により出力スイッチング素子をオンオフ制御する。
コンパレータ方式では、たとえば出力電圧が参照電圧を下回った場合、出力電圧が参照電圧を上回るまで、出力スイッチング素子をオン状態に制御する。
また、コンパレータ方式には、たとえばヒステリシスコンパレータを用いて、出力電圧が下回る際に使用する参照電圧より、出力電圧が上回る際に使用する参照電圧が高くなるように、参照電圧を制御するヒステリシス制御方式のものがある（特許文献１）。
【０００３】
ところで、これらの各方式の電源回路では、出力電圧と比較される参照電圧を起動時に徐々に立ち上げるソフトスタート回路を設けることがある。
ソフトスタート回路を設けることにより、起動直後の電源回路において、参照電圧と出力電圧との間に大きな電位差が生じないようにすることができる。
また、ソフトスタート回路には、キャパシタなどを用いた時定数回路が用いられる（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０６０９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このように電源回路にキャパシタを用いたソフトスタート回路を追加した場合、必要とするソフトスタート期間に応じて大容量のキャパシタが必要になる。
キャパシタの容量は面積に比例するため、電源回路の回路規模が大きくなり、たとえば集積回路における電源回路の占有面積が大きくなってしまう。
【０００６】
このように電源回路では、ソフトスタート回路による電源回路の回路規模の大型化を抑制することが求められている。
【課題を解決するための手段】
【０００７】
本発明の第１の観点の電源回路は、参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、出力電圧から入力電圧を生成する入力電圧生成部と、参照電流を出力する電流出力部と、参照電流により参照電圧を生成する抵抗素子と、抵抗素子と並列に接続され、参照電流により充電されるキャパシタとを有する。そして、電流出力部は、起動する際の参照電流を、動作中の前記参照電流より小さくする。
【０００８】
本発明の第２の観点の集積回路装置は、出力電圧を出力する電源回路と、出力電圧が給電される被給電回路とを有する。電源回路は、参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、出力電圧から入力電圧を生成する入力電圧生成部と、参照電流を出力する電流出力部と、参照電流により参照電圧を生成する抵抗素子と、抵抗素子と並列に接続され、参照電流により充電されるキャパシタとを有する。そして、電流出力部は、起動する際の参照電流を、動作中の参照電流より小さくする。
【０００９】
本発明の第３の観点の固体撮像装置は、複数の画素回路が二次元に配列され、各画素回路のアナログの画素信号を出力する画素アレイ部と、アナログの画素信号をデジタルに変換するカラム回路と、デジタルの画素信号をデジタル処理するデジタル処理部と、デジタル処理されたデジタルの画素信号を出力する出力制御部と、画素アレイ部、カラム回路、デジタル処理部および出力制御部のうちの少なくとも１個に出力電圧を出力する電源回路とを有する。電源回路は、参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、出力電圧から入力電圧を生成する入力電圧生成部と、参照電流を出力する電流出力部と、参照電流により参照電圧を生成する抵抗素子と、抵抗素子と並列に接続され、参照電流により充電されるキャパシタとを有する。そして、電流出力部は、起動する際の参照電流を、動作中の参照電流より小さくする。
【００１０】
本発明の第４の観点の電子機器は、出力電圧を出力する電源回路と、出力電圧が給電される被給電回路とを有する。電源回路は、参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、出力電圧から入力電圧を生成する入力電圧生成部と、参照電流を出力する電流出力部と、参照電流により参照電圧を生成する抵抗素子と、抵抗素子と並列に接続され、参照電流により充電されるキャパシタとを有する。そして、電流出力部は、起動する際の参照電流を、動作中の参照電流より小さくする。
【００１１】
本発明では、起動する際、キャパシタは、動作中の参照電流より小さい電流により充電される。
よって、本発明では、キャパシタの容量を小さくしつつ、長いソフトスタート期間が得られる。
【発明の効果】
【００１２】
本発明では、ソフトスタート回路による電源回路の回路規模の大型化を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１実施形態に係る電源回路の回路図である。
【図２】図２は、図１の電源回路のヒステリシス機能に関係する部分の回路図である。
【図３】図３は、図１の電源回路のヒステリシス動作のタイミングチャートである。
【図４】図４は、スロースタート動作の説明図である。
【図５】図５は、図１の電源回路での起動時の各種スイッチ動作トランジスタの動作説明図である。
【図６】図６は、図１の電源回路の起動動作のタイミングチャートである。
【図７】図７は、本発明の第２実施形態に係る固体撮像装置のブロック図である。
【図８】図８は、本発明の第３実施形態に係る固体撮像装置のブロック図である。
【図９】図９は、本発明の第４実施形態に係る固体撮像装置のブロック図である。
【図１０】図１０は、本発明の第５実施形態に係る電源回路の回路図である。
【図１１】図１１は、本発明の第６実施形態に係る撮像装置のブロック図である。
【図１２】図１２は、ＰＷＭ制御方式の電源回路の説明図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に関連付けて説明する。
説明は以下の順に行う。
１．第１実施形態（電源回路１の一例）
２．第２実施形態（固体撮像装置２の第１の例）
３．第３実施形態（固体撮像装置２の第２の例）
４．第４実施形態（固体撮像装置２の第３の例）
５．第５実施形態（電源回路１の他の例）
６．第６実施形態（撮像装置３の一例）
【００１５】
＜１．第１実施形態＞
［電源回路１の構成］
図１は、本発明の第１実施形態に係る電源回路１の回路図である。
図１の電源回路１は、メインコンパレータ１１、出力電圧生成部１２、電源出力端子１３、入力電圧生成部１４、電流出力部１５、抵抗素子１６、スロースタート用キャパシタ１７を有する。
そして、図１の電源回路１は、メインコンパレータ１１においてノードＮ１の参照電圧Ｖ（ＲＥＦ）と、出力電圧Ｖ（ＯＵＴ）に基づく入力電圧Ｖ（ＩＮ）とを比較し、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）となるように出力電圧Ｖ（ＯＵＴ）を制御する。
電源回路１は、電源出力端子１３から出力電圧Ｖ（ＯＵＴ）を出力する。
【００１６】
また、図１の電源回路１は、判定電圧生成部２１、切替用コンパレータ２２、抵抗接続トランジスタ２３、容量接続トランジスタ２４、容量用インバータ２５、電源用論理回路２６、電源用インバータ２７を有する。
そして、図１の電源回路１は、これらの制御系の回路により、メインコンパレータ１１にヒステリシス特性を持たせ、起動時に参照電圧Ｖ（ＲＥＦ）を徐々に上げるスロースタート機能を実現する。
ヒステリシス制御方式の電源回路１は、ＰＷＭ制御方式のものと比べた場合、出力電圧のリップル成分が大きくなるが、応答速度が良い、発振しにくい、構成が簡素であるなどのメリットがある。
【００１７】
なお、図１の電源回路１は、その全体が図示しない半導体基板上に集積化され、半導体基板上の集積回路の一部として実現されている。
【００１８】
入力電圧生成部１４は、第１分圧抵抗素子３１と、第２分圧抵抗素子３２とを有する。
第１分圧抵抗素子３１および第２分圧抵抗素子３２は、たとえば集積回路の配線層または拡散層により形成される。
第１分圧抵抗素子３１は、一端が電源出力端子１３に接続され、他端が第２分圧抵抗素子３２の一端に接続される。第２分圧抵抗素子３２の他端は、基板のグランドに接続される。
そして、入力電圧生成部１４は、出力電圧Ｖ（ＯＵＴ）を第１分圧抵抗素子３１および第２分圧抵抗素子３２で分圧し、入力電圧Ｖ（ＩＮ）を生成する。
【００１９】
メインコンパレータ１１は、反転入力ノード（−）、非反転入力ノード（＋）、および出力ノードを有する。
メインコンパレータ１１は、半導体基板に形成されたたとえば差動アンプにより形成することができる。
反転入力ノード（−）は、ノードＮ１に接続され、参照電圧Ｖ（ＲＥＦ）が入力される。
非反転入力ノード（＋）は、参照電圧Ｖ（ＲＥＦ）生成部に接続され、入力電圧Ｖ（ＩＮ）が入力される。
そして、メインコンパレータ１１は、入力電圧Ｖ（ＩＮ）を参照電圧Ｖ（ＲＥＦ）と比較し、参照電圧Ｖ（ＲＥＦ）と前記入力電圧Ｖ（ＩＮ）との電圧差に応じた電圧差信号Ｓ１１を出力ノードから出力する。
たとえば入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より低い場合、メインコンパレータ１１は、ローレベルの電圧差信号Ｓ１１を出力する。
また、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高い場合、メインコンパレータ１１は、ハイレベルの電圧差信号Ｓ１１を出力する。
【００２０】
出力電圧生成部１２は、出力トランジスタ４１、ダイオード４２、インダクタ素子４３、および平滑キャパシタ４４を有する。
【００２１】
出力トランジスタ４１は、たとえば半導体基板に形成されたＰＭＯＳトランジスタである。
出力トランジスタ４１は、ドレインが基板の電源ＶＤＤに接続され、ソースがダイオード４２のカソードおよびインダクタ素子４３の一端に接続され、ゲートがメインコンパレータ１１の出力ノードに接続される。
【００２２】
ダイオード４２は、たとえば半導体基板のＰＮ接合により形成され、アノードからカソードへ電流を流す特性を有する。
ダイオード４２のアノードは、基板のグランドに接続される。
【００２３】
インダクタ素子４３は、たとえば集積回路の配線層や層間ビア、パッケージのワイヤボンディング、外付けインダクタ素子により形成される。
インダクタ素子４３の他端は、電源出力端子１３および平滑キャパシタ４４の一端に接続される。
【００２４】
平滑キャパシタ４４は、たとえば集積回路の二層の配線層により形成される。
平滑キャパシタ４４は、一端が電源出力端子１３に接続され、他端が基板のグランドに接続される。
【００２５】
そして、出力トランジスタ４１は、メインコンパレータ１１からローレベルの電圧差信号Ｓ１１が入力されると、オン状態となる。
この場合、出力トランジスタ４１およびインダクタ素子４３を通じて、基板の電源ＶＤＤから平滑キャパシタ４４へ電流が流れ、平滑キャパシタ４４が充電される。
平滑キャパシタ４４の充電電圧は、インダクタ素子４３と平滑キャパシタ４４とによる共振回路の特性に基づいてリップル成分を持ちながら上昇する。
この平滑キャパシタ４４の充電電圧が、電源出力端子１３から出力される。
【００２６】
また、電圧差信号Ｓ１１がハイレベルになると、出力トランジスタ４１は、オフ状態となる。
仮にたとえば電源出力端子１３に被給電回路が接続されているとした場合、被給電回路は、平滑キャパシタ４４に蓄積された電荷を電流として使用する。
これにより、平滑キャパシタ４４の充電電圧は、すなわち出力電圧Ｖ（ＯＵＴ）は低下する。
【００２７】
電流出力部１５は、メイン電流源トランジスタ５１、サブ電流源トランジスタ５２、メインスイッチトランジスタ５３、およびサブスイッチトランジスタ５４を有する。
【００２８】
メイン電流源トランジスタ５１およびサブ電流源トランジスタ５２は、たとえば半導体基板に形成されたＰＭＯＳトランジスタである。
メイン電流源トランジスタ５１およびサブ電流源トランジスタ５２は、ドレインが基板の電源ＶＤＤに接続され、ゲートが図示しないバイアス回路に接続される。
これにより、メイン電流源トランジスタ５１およびサブ電流源トランジスタ５２は、バイアス電圧と電源電圧ＶＤＤとの電位差に応じた電流を供給する。
【００２９】
ただし、メイン電流源トランジスタ５１は、サブ電流源トランジスタ５２より大きい電流をノードＮ１へ供給する。
たとえばメイン電流源トランジスタ５１は、７５マイクロアンペアを供給し、サブ電流源トランジスタ５２は、１．６マイクロアンペアを供給する。
以下、メイン電流源トランジスタ５１が供給する電流を第１電流Ｉ１とよび、サブ電流源トランジスタ５２が供給する電流を第２電流Ｉ２とよぶ。
【００３０】
メインスイッチトランジスタ５３は、たとえば半導体基板に形成されたＰＭＯＳトランジスタである。
メインスイッチトランジスタ５３は、ドレインがメイン電流源トランジスタ５１のソースに接続され、ソースがノードＮ１に接続され、ゲートが電源用インバータ２７の出力ノードに接続される。
そして、メインスイッチトランジスタ５３は、ローレベルが入力されるとオン状態となり、ハイレベルが入力されるとオフ状態となる。
メインスイッチトランジスタ５３は、オン状態である場合に、ノードＮ１に第１電流Ｉ１を供給する。
【００３１】
サブスイッチトランジスタ５４は、たとえば半導体基板に形成されたＰＭＯＳトランジスタである。
サブスイッチトランジスタ５４は、ドレインがサブ電流源トランジスタ５２のソースに接続され、ソースがノードＮ１に接続され、ゲートが電源用論理回路２６の出力ノードに接続される。
そして、サブスイッチトランジスタ５４は、ローレベルが入力されるとオン状態となり、ハイレベルが入力されるとオフ状態となる。
サブスイッチトランジスタ５４は、オン状態である場合に、ノードＮ１に第２電流Ｉ２を供給する。
【００３２】
以下、このメインスイッチトランジスタ５３およびサブスイッチトランジスタ５４を通じて電流出力部１５がノードＮ１へ供給する電流を参照電流Ｉ（ＲＥＦ）とよぶ。
参照電流Ｉ（ＲＥＦ）の電流値は、メインスイッチトランジスタ５３およびサブスイッチトランジスタ５４のオンオフ状態に応じて変化する。
【００３３】
抵抗素子１６は、たとえば集積回路の配線層または拡散層に形成される。
抵抗接続トランジスタ２３は、たとえば半導体基板に形成されたＮＭＯＳトランジスタである。
抵抗接続トランジスタ２３は、ソースがノードＮ１に接続され、ドレインが抵抗素子１６の一端に接続され、ゲートが切替用コンパレータ２２の出力ノードに接続される。
抵抗素子１６の他端は、基板のグランドに接続される。
これにより、抵抗素子１６は、抵抗接続トランジスタ２３がオン状態である場合、ノードＮ１に接続される。そして、抵抗素子１６には、電流出力部１５が出力した参照電流Ｉ（ＲＥＦ）が流れ、参照電圧Ｖ（ＲＥＦ）を発生する。
【００３４】
スロースタート用キャパシタ１７は、たとえば集積回路の二層の配線層により形成される。
容量接続トランジスタ２４は、たとえば半導体基板に形成されたＮＭＯＳトランジスタである。
【００３５】
容量接続トランジスタ２４は、ソースがノードＮ１に接続され、ドレインがスロースタート用キャパシタ１７の一端に接続され、ゲートが容量用インバータ２５の出力ノードに接続される。
容量接続トランジスタ２４は、基板のグランドに接続される。
これにより、容量接続トランジスタ２４は、容量接続トランジスタ２４がオン状態である場合、ノードＮ１に接続される。そして、容量接続トランジスタ２４は、抵抗素子１６と並列に接続される。
また、容量接続トランジスタ２４は、電流出力部１５が出力した参照電流Ｉ（ＲＥＦ）により充電される。
容量接続トランジスタ２４は、参照電流Ｉ（ＲＥＦ）の電流値および容量接続トランジスタ２４の容量に応じた充電速度で充電される。
【００３６】
判定電圧生成部２１は、たとえば一定の電圧を発生する電圧回路である。
判定電圧生成部２１は、判定電圧Ｖｓを生成する。
判定電圧Ｖｓは、起動後の動作状態における参照電圧Ｖ（ＲＥＦ）より低い電圧であればよい。
【００３７】
切替用コンパレータ２２は、反転入力ノード（−）、非反転入力ノード（＋）、および出力ノードを有する。
切替用コンパレータ２２は、半導体基板に形成されたたとえば差動アンプにより形成することができる。
非反転入力ノード（＋）は、ノードＮ１に接続され、参照電圧Ｖ（ＲＥＦ）が入力される。
反転入力ノード（−）は、判定電圧生成部２１に接続され、判定電圧Ｖｓが入力される。
そして、切替用コンパレータ２２は、参照電圧Ｖ（ＲＥＦ）を判定電圧Ｖｓと比較し、参照電圧Ｖ（ＲＥＦ）と判定電圧Ｖｓとの電圧差に応じた判定信号Ｓ２２を出力ノードから出力する。
たとえば参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓより低い場合、切替用コンパレータ２２は、ローレベルの判定信号Ｓ２２を出力する。
また、参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓより高い場合、切替用コンパレータ２２は、ハイレベルの判定信号Ｓ２２を出力する。
【００３８】
容量用インバータ２５および電源用インバータ２７の入力ノードには、切替用コンパレータ２２の出力ノードが接続される。
そして、容量用インバータ２５は、判定信号Ｓ２２を反転して、容量接続トランジスタ２４へ出力する。
また、電源用インバータ２７は、判定信号Ｓ２２を反転して、メインスイッチトランジスタ５３へ出力する。
【００３９】
電源用論理回路２６は、たとえば二入力の論理積回路である。
電源用論理回路２６は、一方の入力ノードにメインコンパレータ１１の出力ノードが接続され、他方の入力ノードに切替用コンパレータ２２の出力ノードが接続される。
そして、電源用論理回路２６は、電圧差信号Ｓ１１および判定信号Ｓ２２が共にハイレベルである場合、ハイレベルの論理積信号をサブスイッチトランジスタ５４へ出力する。
それ以外の場合は、ローレベルの論理積信号を出力する。
【００４０】
［ヒステリシス動作］
図２は、図１の電源回路１のヒステリシス機能に関する部分の回路図である。
電源回路１が起動され、出力電圧Ｖ（ＯＵＴ）が略参照電圧Ｖ（ＲＥＦ）に対応した電圧となっている状態では、抵抗接続トランジスタ２３および電源用インバータ２７がオン状態に維持され、容量接続トランジスタ２４がオフ状態に維持される。
また、容量用インバータ２５がハイレベルの判定信号Ｓ２２を出力するので、メインコンパレータ１１の電圧差信号Ｓ１１の信号レベルがそのままサブスイッチトランジスタ５４に入力される状態になる。
【００４１】
図３は、図１の電源回路１のヒステリシス動作のタイミングチャートである。
図３（Ａ）は、メインコンパレータ１１に入力される参照電圧Ｖ（ＲＥＦ）および入力電圧Ｖ（ＩＮ）の波形である。図３（Ｂ）は、メインコンパレータ１１が出力する電圧信号の波形である。
【００４２】
そして、図３のタイミングＴ１では、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高い。
この場合、メインコンパレータ１１は、ハイレベルの電圧差信号Ｓ１１を出力する。
電圧差信号Ｓ１１がハイレベルである場合、サブスイッチトランジスタ５４は、オフ状態である。よって、抵抗素子１６には、第１電流Ｉ１および第２電流Ｉ２のうちの第１電流Ｉ１のみが流れる。参照電圧Ｖ（ＲＥＦ）は、第１電流Ｉ１のみによる電圧となる。
また、電圧差信号Ｓ１１がハイレベルである場合、出力トランジスタ４１はオフ状態となる。よって、平滑キャパシタ４４は、充電されず、既に充電された電圧を出力する。
【００４３】
タイミングＴ２では、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より低くなる。
この場合、メインコンパレータ１１は、電圧差信号Ｓ１１をハイレベルからローレベルへ切り替える。
電圧差信号Ｓ１１がローレベルになると、サブスイッチトランジスタ５４は、オン状態となる。よって、抵抗素子１６には、第１電流Ｉ１および第２電流Ｉ２が流れる。参照電圧Ｖ（ＲＥＦ）は、第１電流Ｉ１のみによる電圧より、高い電圧となる。
また、電圧差信号Ｓ１１がローレベルになると、出力トランジスタ４１はオン状態となる。よって、平滑キャパシタ４４は、充電される。
その結果、タイミングＴ３に示すように、平滑キャパシタ４４の充電に追従して、入力電圧Ｖ（ＩＮ）も上昇する。
【００４４】
タイミングＴ４では、入力電圧Ｖ（ＩＮ）が、高い電圧状態にある参照電圧Ｖ（ＲＥＦ）より高くなる。
この場合、メインコンパレータ１１は、電圧差信号Ｓ１１をローレベルからハイレベルへ切り替える。
電圧差信号Ｓ１１がハイレベルになると、サブスイッチトランジスタ５４は、オフ状態となる。よって、抵抗素子１６には、第１電流Ｉ１のみが流れる。参照電圧Ｖ（ＲＥＦ）は、再び第１電流Ｉ１のみによる低い電圧となる。
また、電圧差信号Ｓ１１がハイレベルになると、出力トランジスタ４１はオフ状態となる。よって、平滑キャパシタ４４は、充電されない。
【００４５】
以上の動作により、図１の電源回路１は、入力電圧Ｖ（ＩＮ）が高いレベルから低いレベルへ変化する場合と、入力電圧Ｖ（ＩＮ）が低いレベルから高いレベルへ変化する場合とで、異なる電圧レベルの参照電圧Ｖ（ＲＥＦ）と比較する。
また、電源回路１は、この比較結果に応じて、出力トランジスタ４１のオンオフを制御する。
よって、メインコンパレータ１１は、ヒステリシス特性を有する。
【００４６】
［スロースタート動作］
図４は、スロースタート動作の説明図である。
図４の説明図では、メインコンパレータ１１の非反転入力ノード（＋）にスロースタート回路が接続されている。
このスロースタート回路は、電流源と、スロースタート用キャパシタ１７とを有する。電流源は、図１の電流出力部１５に対応する。
【００４７】
そして、図４の電源回路１では、起動されると、電流源は、電流を出力し、スロースタート用キャパシタ１７を充電する。
スロースタート用キャパシタ１７の充電電圧は、電流源から供給される電流にしたがって徐々に上昇する。
メインコンパレータ１１は、この起動後に徐々に上昇する参照電圧Ｖ（ＲＥＦ）と入力電圧Ｖ（ＩＮ）とを比較する。
入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より低い場合、メインコンパレータ１１は、ローレベルの電圧差信号Ｓ１１を出力し、出力トランジスタ４１をオン状態に制御する。出力トランジスタ４１がオン状態になると、平滑キャパシタ４４は充電される。
また、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高くなると、メインコンパレータ１１は、出力トランジスタ４１をオフ状態に制御する。平滑キャパシタ４４の充電は停止する。
このようにメインコンパレータ１１は、起動後に徐々に上昇する参照電圧Ｖ（ＲＥＦ）に応じて平滑キャパシタ４４の充電と停止とを繰り返す。
その結果、出力トランジスタ４１を通じて平滑キャパシタ４４に流れる電流も小さくなる。
【００４８】
これに対して、仮にたとえば図４のスロースタート用キャパシタ１７の換わりに抵抗素子１６が接続されていた場合、参照電圧Ｖ（ＲＥＦ）は電源回路１の起動直後に所定の電圧となる。
この場合、メインコンパレータ１１は、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高くなるまで、出力トランジスタ４１をオン状態に維持する。
また、平滑キャパシタ４４は、大きな電流（突入電流）により一気に充電される。
【００４９】
図５は、図１の電源回路１での起動時の各種スイッチ動作トランジスタの動作説明図である。
図５には、ノードＮ１に接続されたサブスイッチトランジスタ５４、メインスイッチトランジスタ５３、抵抗接続トランジスタ２３、および容量接続トランジスタ２４が示されている。
【００５０】
そして、図５の表の上段に示すように、参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓより低い場合、サブスイッチトランジスタ５４および容量接続トランジスタ２４はオン状態となり、メインスイッチトランジスタ５３および抵抗接続トランジスタ２３はオフ状態となる。
よって、ノードＮ１には、サブ電流源トランジスタ５２とスロースタート用キャパシタ１７とが接続される。
電源回路１において図４の回路が実現され、スロースタート用キャパシタ１７は、第２電流Ｉ２により充電される。
【００５１】
また、図５の表の下段に示すように、参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓより高い場合、メインスイッチトランジスタ５３および抵抗接続トランジスタ２３はオン状態となり、サブスイッチトランジスタ５４および容量接続トランジスタ２４はオフ状態となる。
よって、ノードＮ１には、メインスイッチトランジスタ５３および抵抗接続トランジスタ２３とが接続される。
電源回路１において図２の回路が実現され、抵抗素子１６は、第１電流Ｉ１により所望の参照電圧Ｖ（ＲＥＦ）を発生する。
【００５２】
図６は、図１の電源回路１の起動動作のタイミングチャートである。
図６（Ａ）は、ノードＮ１の参照電圧Ｖ（ＲＥＦ）の波形である。図６（Ｂ）は、切替用コンパレータ２２が出力する判定信号Ｓ２２の波形である。図６（Ｃ）は、サブスイッチトランジスタ５４のゲート信号の波形である。図６（Ｄ）は、メインスイッチトランジスタ５３のゲート信号の波形である。図６（Ｅ）は、抵抗接続トランジスタ２３のゲート信号の波形である。図６（Ｆ）は、容量接続トランジスタ２４のゲート信号の波形である。
【００５３】
タイミングＴ１１において電源回路１が起動されると、判定電圧生成部２１は、判定電圧Ｖｓを出力する。
停止状態および起動直後の電源回路１において、参照電圧Ｖ（ＲＥＦ）および出力電圧Ｖ（ＯＵＴ）は共に０Ｖ（グランドレベル）である。よって、起動直後の参照電圧Ｖ（ＲＥＦ）は、判定電圧Ｖｓより低い。
このため、図６（Ｂ）に示すように、切替用コンパレータ２２は、ローレベルの判定信号Ｓ２２を出力する。
また、サブスイッチトランジスタ５４は、図６（Ｃ）に示すようにハイレベルの信号が入力され、オン状態となり、メインスイッチトランジスタ５３は、図６（Ｄ）に示すようにハイレベルの信号が入力され、オフ状態となる。
よって、サブ電流源トランジスタ５２のみがノードＮ１に接続され、電流出力部１５は、第２電流Ｉ２のみをノードＮ１に供給する。
また、抵抗接続トランジスタ２３は、図６（Ｅ）に示すようにオフ状態となり、容量接続トランジスタ２４は、図６（Ｆ）に示すようにオン状態となる。
よって、起動直後は、容量接続トランジスタ２４のみがノードＮ１に接続され、容量接続トランジスタ２４は、第２電流Ｉ２で充電される。
その結果、容量接続トランジスタ２４の充電電圧、すなわち参照電圧Ｖ（ＲＥＦ）は、図６（Ａ）に示すように、第１電流Ｉ１より小さい第２電流Ｉ２で充電されることにより、時間をかけて徐々に上昇する。
【００５４】
そして、タイミングＴ１２において参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓを超えると、切替用コンパレータ２２は、図６（Ｂ）に示すように判定信号Ｓ２２をローレベルからハイレベルへ切り替える。
また、サブスイッチトランジスタ５４は、図６（Ｃ）に示すようにローレベルの信号が入力され、オフ状態となり、メインスイッチトランジスタ５３は、図６（Ｄ）に示すようにローレベルの信号が入力され、オン状態となる。
よって、メイン電流源トランジスタ５１のみがノードＮ１に接続され、電流出力部１５は、第１電流Ｉ１のみをノードＮ１に供給する。
また、抵抗接続トランジスタ２３は、図６（Ｅ）に示すようにオン状態となり、容量接続トランジスタ２４は、図６（Ｆ）に示すようにオフ状態となる。
よって、参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓを超えると、抵抗素子１６のみがノードＮ１に接続され、抵抗素子１６は、第１電流Ｉ１による参照電圧Ｖ（ＲＥＦ）を発生する。
【００５５】
以上の動作により、電源回路１は起動され、メインコンパレータ１１は、入力電圧Ｖ（ＩＮ）と参照電圧Ｖ（ＲＥＦ）とを比較し、これに応じて出力トランジスタ４１をオンオフ制御する。
出力電圧Ｖ（ＯＵＴ）は、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）と略等しくなるように制御される。
【００５６】
その後、出力電圧Ｖ（ＯＵＴ）が下がり、たとえばタイミングＴ１３において入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）を下回ると、メインコンパレータ１１は、電圧差信号Ｓ１１をハイレベルからローレベルに切り替える。
起動後の通常動作状態では、参照電圧Ｖ（ＲＥＦ）は判定電圧Ｖｓより高いので、切替用コンパレータ２２は、常にハイレベルの判定信号Ｓ２２を出力している。
よって、電源用論理回路２６は、電圧差信号Ｓ１１のレベルをそのままサブスイッチトランジスタ５４へ出力する。
また、サブスイッチトランジスタ５４は、電圧差信号Ｓ１１がハイレベルからローレベルに切り替わると、図６（Ｃ）に示すようにオン状態となる。
これにより、抵抗素子１６には第１電流Ｉ１および第２電流Ｉ２が流れ、参照電圧Ｖ（ＲＥＦ）が少し上昇する。
【００５７】
また、電圧差信号Ｓ１１がハイレベルからローレベルに切り替わることにより、出力トランジスタ４１がオン状態となり、平滑キャパシタ４４が充電され、入力電圧生成部１４が出力電圧Ｖ（ＯＵＴ）に基づいて生成する入力電圧Ｖ（ＩＮ）が上昇する。
そして、入力電圧Ｖ（ＩＮ）が少し高くなった参照電圧Ｖ（ＲＥＦ）を超えると、メインコンパレータ１１は、電圧差信号Ｓ１１をローレベルからハイレベルに切り替える。
これにより、サブスイッチトランジスタ５４は、オフ状態となり、参照電圧Ｖ（ＲＥＦ）は、第１電流Ｉ１のみによる元の電圧に戻る。
【００５８】
通常動作状態では、電源回路１は以上の動作により、出力電圧Ｖ（ＯＵＴ）を所望の電圧に維持する。
これにより、電源回路１は、所定の電圧レベルに安定した主力電圧を生成し、電源出力端子１３から出力することができる。
【００５９】
以上のように、第１実施形態の電源回路では、起動する際、スロースタート用キャパシタ１７は、動作中の参照電流Ｉ（ＲＥＦ）より小さい電流（第２電流Ｉ２）により充電される。
よって、スロースタート用キャパシタ１７の容量を小さくしても、長いソフトスタート期間が得られる。
【００６０】
ここで、スロースタート機能を実現するために、本実施形態のように電流を絞った場合と、電流を絞らなかった場合における電源回路１の追加面積について説明する。
ここでは、たとえばスロースタート用キャパシタ１７の電圧を、０ボルトから１．２ボルトまで上昇させるときのスロースタート時間として１００マイクロ秒を実現する場合について説明する。
電流を絞らない場合、スロースタート用キャパシタ１７の容量Ｃ１は、以下の式１の値となる。
これに対して、本実施形態のように電流を絞った場合、スロースタート用キャパシタ１７の容量Ｃ２は、以下の式２の値となる。
下記の式１および式２から明らかなように、電流を絞ることにより、スロースタート用キャパシタ１７の容量を約４７分の１にすることができる。
【００６１】
Ｃ１＝Ｉ（ＲＥＦ）×Ｔ÷Ｖｄｉｆ＝７５μＡ×１００μｓ÷１．２Ｖ＝６．２５ｎＦ ・・・式１
Ｃ２１＝１．６μＡ×１００μｓ÷１．２Ｖ＝１３３ｐＦ ・・・式２
【００６２】
また、電流を絞らない場合の６．２５ｎＦのスロースタート用キャパシタ１７の面積は、あるプロセスにおいて約３．１３２９（＝１．７７ｍｍ×１．７７ｍｍ）平方ｍｍとなる。
これに対して、本実施形態のように電流を絞った場合の面積は、本実施形態での追加回路を考慮したとしても、約０．０７０８平方ｍｍとなる。
ここでは、１３３ｐＦのスロースタート用キャパシタ１７の面積を約０．０６７６（＝０．２６ｍｍ×０．２６ｍｍ）平方ｍｍと計算し、追加回路の面積を約０．００３２（＝０．０８ｍｍ×０．０４ｍｍ）平方ｍｍとして計算している。
このように本実施形態での追加面積は、追加回路を考慮したとしても、電流を絞らない場合の約１／４４になる。
【００６３】
また、第１実施形態では、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より低い場合、サブスイッチトランジスタ５４はオン状態となり、第２電流Ｉ２が第１電流Ｉ１とともに抵抗素子１６へ供給される。この場合、参照電圧Ｖ（ＲＥＦ）は高くなる。
逆に、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高い場合、サブスイッチトランジスタ５４はオフ状態となり、第１電流Ｉ１のみが抵抗素子１６へ供給される。この場合、参照電圧Ｖ（ＲＥＦ）は低くなる。
このように第１実施形態では、入力電圧Ｖ（ＩＮ）に応じて参照電圧Ｖ（ＲＥＦ）が大小するので、メインコンパレータ１１は、ヒステリシス特性を持つ。
そして、第１実施形態では、起動する際には、第２電流Ｉ２のみをスロースタート用キャパシタ１７へ供給して参照電圧Ｖ（ＲＥＦ］）を発生するので、起動する際の参照電流Ｉ（ＲＥＦ）は、動作中より小さくなる。
このように電流出力部１５は、メインコンパレータ１１にヒステリシス特性を持たせるための電流源としての機能と、スロースタート用の電流源としての機能とを兼用する。
よって、第１実施形態では、これら複数の回路を別々に設けた場合より電源回路１の回路構成を単純化し、回路規模を抑えることができる。
また、第１実施形態では、スロースタート時の電流を第２電流Ｉ２のみにしぼったので、スロースタート用キャパシタ１７の容量を小さくしても、長いスロースタート期間を確保することができる。
【００６４】
また、第１実施形態では、スロースタート用キャパシタ１７は、起動した後の動作中にノードＮ１から切り離される。
よって、動作中の第１電流Ｉ１および第２電流Ｉ２は、すべて抵抗素子１６に流れる。
その結果、動作中の参照電圧Ｖ（ＲＥＦ）は、電源回路１の出力電圧Ｖ（ＯＵＴ）の増減に応じて早い応答速度により変化することができる。
すなわち、第１実施形態では、スロースタート用キャパシタ１７がヒステリシス特性を有するメインコンパレータ１１の応答特性を悪化させないようにすることができる。
【００６５】
＜２．第２実施形態＞
［固体撮像装置２の構成および動作］
図７は、本発明の第２実施形態に係る固体撮像装置２のブロック図である。
図７の固体撮像装置２は、画素アレイ部６１、複数のカラム回路６２、デジタル演算処理回路６３、出力制御回路６４、電力供給回路６５、および電源入力端子６６を有する。
図７の固体撮像装置２の回路は、たとえば図７のレイアウトにより図示しない半導体基板に集積化される。
【００６６】
画素アレイ部６１には、複数の画素回路６７が二次元に配列されている。
各画素回路６７は、光電変換素子を有し、列毎に設けられた出力信号線６８へアナログの画素信号を出力する。
【００６７】
複数のカラム回路６２は、複数の出力信号線６８に接続される。
カラム回路６２は、たとえば出力信号線６８から入力されるアナログの画素信号をセンスアンプで増幅し、カウンタを用いたＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理によりデジタル値へ変換する。
【００６８】
デジタル演算処理回路６３は、複数のカラム回路６２に接続され、複数のデジタルの画素信号が１列毎に入力される。
デジタル演算処理回路６３は、たとえば画素回路６７の個数よりも画像の画素数を減らすための演算処理などを必要に応じて実行する。
【００６９】
出力制御回路６４は、デジタル演算処理回路６３に接続される。
出力制御回路６４は、デジタル演算処理回路６３により処理された複数のデジタルの画素信号を所定の順番でシリアルに含む画像信号を、集積回路の外部へ出力する。
【００７０】
電源入力端子６６は、半導体基板の配線により、画素アレイ部６１の複数の画素回路６７、複数のカラム回路６２、および電力供給回路６５に接続される。
電源入力端子６６には、図示しない外部の電圧源が接続される。
電源入力端子６６には、画素回路６７およびカラム回路６２が必要とする、たとえば２．７Ｖの電圧が供給される。
【００７１】
電力供給回路６５は、図１の電源回路１である。
電力供給回路６５は、半導体基板の配線により、デジタル演算処理回路６３および出力制御回路６４に接続される。
デジタル演算処理回路６３および出力制御回路６４は、電力供給回路６５の出力電圧が供給される被給電回路である。
図１の電源回路１は、その電源電圧より低い電圧を出力する。ここでは、電力供給回路６５は、たとえば２．７Ｖより低い１．２Ｖの電圧を出力する。
【００７２】
そして、図７の固体撮像装置２では、電源入力端子６６から所望の電圧が入力されると、起動する。
電源入力端子６６から入力された外部電圧により、複数の画素回路６７および複数のカラム回路６２は動作を開始する。
また、電力供給回路６５は、電源入力端子６６から入力された外部電圧に基づいて所望の出力電圧Ｖ（ＯＵＴ）を生成し、デジタル演算処理回路６３および出力制御回路６４へ供給する。
これにより、デジタル演算処理回路６３および出力制御回路６４は、動作を開始する。
複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３、および出力制御回路６４は、それぞれに供給された電源電圧の下で動作する。
【００７３】
＜３．第３実施形態＞
［固体撮像装置２の構成および動作］
図８は、本発明の第３実施形態に係る固体撮像装置２のブロック図である。
図８の固体撮像装置２では、電源入力端子６６は、半導体基板の配線により、電力供給回路６５に接続される。
【００７４】
電力供給回路６５は、半導体基板の配線により、画素アレイ部６１の複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３および出力制御回路６４に接続される。
複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３および出力制御回路６４は、電力供給回路６５の出力電圧が供給される被給電回路である。
第３実施形態の場合、電力供給回路６５は、電源入力端子６６に入力される電圧に基づいて、たとえば２．７Ｖの出力電圧Ｖ（ＯＵＴ）を生成すればよい。
【００７５】
第３実施形態に係る固体撮像装置２の上述した以外の構成は、第２実施形態に係る固体撮像装置２と同様であり、同一の符号を付して説明を省略する。
そして、第３実施形態に係る固体撮像装置２では、複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３、および出力制御回路６４は、共通の電源電圧Ｖ（ＯＵＴ）の下で動作する。
【００７６】
＜４．第４実施形態＞
［固体撮像装置２の構成および動作］
図９は、本発明の第４実施形態に係る固体撮像装置２のブロック図である。
図９の固体撮像装置２は、固体撮像素子７１、スイッチング素子７２、電圧変換用インダクタ７３、ダイオード７４を有する。これらの素子は、固体撮像素子モジュールとして一体化されている。
固体撮像素子７１は、第２実施形態の図７の固体撮像装置２と同様に、画素アレイ部６１、複数のカラム回路６２、デジタル演算処理回路６３、出力制御回路６４、および電源入力端子６６を有する。
【００７７】
スイッチング素子７２、電圧変換用インダクタ７３、およびダイオード７４は、固体撮像素子７１に接続される。
固体撮像素子７１は、部分電源回路７５を有する。
部分電源回路７５、スイッチング素子７２、電圧変換用インダクタ７３、およびダイオード７４は、図１の電源回路１を構成し、デジタル演算処理回路６３および出力制御回路６４に電源電圧を供給するための電力供給回路として機能する。
すなわち、スイッチング素子７２は、図１の出力トランジスタ４１に対応する。
電圧変換用インダクタ７３は、図１のインダクタ素子４３に対応する。
ダイオード７４は、図１のダイオード４２に対応する。
また、部分電源回路７５は、図１のメインコンパレータ１１、平滑キャパシタ４４、電源出力端子１３、入力電圧生成部１４、電流出力部１５、抵抗素子１６、およびスロースタート用キャパシタ１７を有する。
なお、図９に点線で示すように、固体撮像素子７１に外部接続端子７６を設け、平滑キャパシタ４４を外部接続端子７６に接続してもよい。
【００７８】
そして、第４実施形態では、スイッチング素子７２、電圧変換用インダクタ７３、およびダイオード７４を、固体撮像素子７１と別体に形成することができる。
また、第４実施形態では、外部接続端子７６に、外付けの平滑キャパシタ４４を接続することにより、複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３、および出力制御回路６４は、それぞれに供給された電源電圧の下で動作する。
【００７９】
＜５．第５実施形態＞
［電源回路１の構成および動作］
図１０は、本発明の第５実施形態に係る電源回路の回路図である。
図１０の電源回路１は、メインコンパレータ１１、出力電圧生成部１２、電源出力端子１３、入力電圧生成部１４、電流出力部１５、抵抗素子１６、スロースタート用キャパシタ１７を有する。
【００８０】
出力電圧生成部１２は、タイミング回路８１、ＰＭＯＳトランジスタ８２、ＮＭＯＳトランジスタ８３、インダクタ素子４３、および平滑キャパシタ４４を有する。
【００８１】
ＰＭＯＳトランジスタ８２は、ドレインが基板の電源ＶＤＤに接続され、ソースがＮＭＯＳトランジスタ８３およびインダクタ素子４３の一端に接続され、ゲートがタイミング回路８１に接続される。
【００８２】
ＮＭＯＳトランジスタ８３は、ドレインがＰＭＯＳトランジスタ８２のソースおよびインダクタ素子４３の一端に接続され、ソースがグランドに接続され、ゲートがタイミング回路８１に接続される。
したがって、ＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８３とは、基板の電源ＶＤＤに対して直列に接続されている。
【００８３】
タイミング回路８１は、メインコンパレータ１１に接続される。
そして、タイミング回路８１は、メインコンパレータ１１からの電圧差信号Ｓ１１に基づいて、ＰＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８３をスイッチング制御する。
たとえばメインコンパレータ１１から入力される電圧差信号Ｓ１１がローレベルになると、タイミング回路８１は、ＰＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８３を交互にオン状態とオフ状態の間で切り替える。
このスイッチング制御により、インダクタ素子４３を通じて基板の電源ＶＤＤから平滑キャパシタ４４へ電流が流れ、平滑キャパシタ４４が充電される。
この他にもたとえば、電圧差信号Ｓ１１がハイレベルになると、タイミング回路８１は、ＰＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８３を共にオフ状態に制御する。
以上の同期整流方式の制御により、出力電圧生成部１２は、出力電圧を生成する。
【００８４】
＜６．第６実施形態＞
［撮像装置３の構成および動作］
図１１は、本発明の第６実施形態に係る撮像装置３のブロック図である。
図１１の撮像装置３は、上記した第２実施形態から第４実施形態のいずれかに係る固体撮像装置２と、光学系１０２と、信号処理回路１０３とを有する。また、固体撮像装置２の電源回路１は、第１実施形態のものでも、第５実施形態のものでも、後述する図１２ののものでもよい。
図１１の撮像装置３は、例えば、ビデオカメラ、デジタルスチルカメラ、電子内視鏡用カメラなどである。
【００８５】
光学系１０２は、被写体からの像光（入射光）を固体撮像装置２に結像させる。
これにより、固体撮像装置２の複数の画素回路６７において、入射光は入射輝度に応じたアナログの画素信号に変換される。
【００８６】
信号処理回路１０３は、固体撮像装置２の出力信号に対して種々の信号処理を施して映像信号として出力する。
【００８７】
そして、図１１の撮像装置３において、固体撮像装置２は、光学系１０２により結像された画像についての複数の画素信号を生成し、走査周期毎に、複数の画素信号をシリアル出力する。
信号処理回路１０３は、固体撮像装置２からシリアル出力された複数の画素信号に対して種々の信号処理を実行する。
【００８８】
以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【００８９】
上記各実施形態は、ヒステリシス制御方式の電源回路１に本発明が適用された例である。
この他にも例えば、本発明は、出力電圧Ｖ（ＯＵＴ）と比較される参照電圧Ｖ（ＲＥＦ）を用いる電源回路であれば、ＰＷＭ制御方式、コンパレータ方式などのものにも適用することができる。
【００９０】
図１２は、ＰＷＭ制御方式の電源回路１の説明図である。
図１２のＰＷＭ制御方式の電源回路１は、誤差アンプ７１、三角波発生回路７２、パルス生成用コンパレータ７３、出力電圧生成部１２、電源出力端子１３、および入力電圧生成部１４を有する。
誤差アンプ７１は、参照電圧Ｖ（ＲＥＦ）と入力電圧Ｖ（ＩＮ）とを比較し、参照電圧Ｖ（ＲＥＦ）に対する入力電圧Ｖ（ＩＮ）の電圧差を示す誤差信号を出力する。
三角波発生回路７２は、電圧レベルが所定範囲で繰り返し変化するランプ信号を出力する。
パルス生成用コンパレータ７３は、誤差信号とランプ信号とを比較し、たとえばランプ信号が誤差信号のレベルを超える期間においてハイレベルとなるパルス信号を生成し、出力電圧生成部１２へ出力する。
この図１２のＰＷＭ制御方式の電源回路１では、参照電圧Ｖ（ＲＥＦ）を生成する回路として、図１の電流出力部１５、抵抗素子１６、スロースタート用キャパシタ１７などを採用することができる。
【００９１】
上記各実施形態の電源回路１は、電源回路１の電源電圧より低い出力電圧Ｖ（ＯＵＴ）を生成する降圧型のものである。
この他にも例えば、本発明は、電源回路１の電源電圧より高い出力電圧Ｖ（ＯＵＴ）を生成する昇圧型のものであってもよい。
【００９２】
上記各実施形態では、スロースタート用キャパシタ１７は、電源回路１または固体撮像装置２としての集積回路に設けられている。
この他にも例えば、集積回路に接続端子を設け、この接続端子にスロースタート用キャパシタ１７を外付けとしてもよい。
【００９３】
上記第６実施形態は、撮像装置３の固体撮像装置２に本発明が適用された例である。
この他にも例えば、本発明は、撮像装置３の信号処理回路１０３に適用されてもよい。
また、本発明は、撮像装置３以外にも、たとえば携帯電話機、コンピュータ装置、ＰＤＡ（Personal Data Assistance）、電子ノートなどの電子機器に適用することができる。
【符号の説明】
【００９４】
１…電源回路、２…固体撮像装置、３…撮像装置（電子機器）、１１…メインコンパレータ（比較部）、１２…出力電圧生成部、１４…入力電圧生成部、１５…電流出力部、１６…抵抗素子、１７…スロースタート用キャパシタ（キャパシタ）、２２…切替用コンパレータ、２３…抵抗接続トランジスタ（第４スイッチング素子）、２４…容量接続トランジスタ（第３スイッチング素子）、２６…電源用論理回路（第１論理回路）、２７…電源用インバータ（第２論理回路）、４１…出力トランジスタ（出力スイッチング素子）、４２…ダイオード、４３…インダクタ素子、４４…平滑キャパシタ、５１…メイン電流源トランジスタ（第１電流源）、５２…サブ電流源トランジスタ（第２電流源）、５３…メインスイッチトランジスタ（第２スイッチング素子）、５４…サブスイッチトランジスタ（第１スイッチング素子）、６２…カラム回路（被給電回路）、６３…デジタル演算処理回路（デジタル処理部、被給電回路）、６４…出力制御部（被給電回路）、６５…電力供給回路（電源回路）、６６…電源入力端子、６７…画素回路（被給電回路）、７６…外部接続端子、８１…タイミング回路、８２…ＰＭＯＳトランジスタ、８３…ＮＭＯＳトランジスタ、Ｎ１…ノード、Ｖ（ＲＥＦ）…参照電圧、Ｖ（ＩＮ）…入力電圧、Ｖ（ＯＵＴ）…出力電圧、Ｖｓ…判定電圧、Ｓ１１…電圧差信号、Ｓ２２…判定信号。
【技術分野】
【０００１】
本発明は、安定した電圧を出力する電源回路、集積回路装置、固体撮像装置および電子機器に関する。
【背景技術】
【０００２】
電源回路は、所望の出力電圧を出力するために、出力電圧を参照電圧と比較し、出力電圧が参照電圧に対応した電圧となるように出力トランジスタなどの出力スイッチング素子をオンオフ制御する。
このような電源回路では、出力スイッチング素子をデジタル的にオンオフ制御するＰＷＭ（Pulse Width Modulation）制御方式、オンオフ制御するコンパレータ方式などが広く知られている。また、電源回路には、入力電圧より高い電圧を出力する昇圧型のものと、入力電圧より低い電圧を出力する降圧型のものとがある。
ＰＷＭ制御方式では、たとえば出力電圧が参照電圧を下回る期間において、これらの電位差に応じたパルス幅の制御信号により出力スイッチング素子をオンオフ制御する。
コンパレータ方式では、たとえば出力電圧が参照電圧を下回った場合、出力電圧が参照電圧を上回るまで、出力スイッチング素子をオン状態に制御する。
また、コンパレータ方式には、たとえばヒステリシスコンパレータを用いて、出力電圧が下回る際に使用する参照電圧より、出力電圧が上回る際に使用する参照電圧が高くなるように、参照電圧を制御するヒステリシス制御方式のものがある（特許文献１）。
【０００３】
ところで、これらの各方式の電源回路では、出力電圧と比較される参照電圧を起動時に徐々に立ち上げるソフトスタート回路を設けることがある。
ソフトスタート回路を設けることにより、起動直後の電源回路において、参照電圧と出力電圧との間に大きな電位差が生じないようにすることができる。
また、ソフトスタート回路には、キャパシタなどを用いた時定数回路が用いられる（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０６０９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このように電源回路にキャパシタを用いたソフトスタート回路を追加した場合、必要とするソフトスタート期間に応じて大容量のキャパシタが必要になる。
キャパシタの容量は面積に比例するため、電源回路の回路規模が大きくなり、たとえば集積回路における電源回路の占有面積が大きくなってしまう。
【０００６】
このように電源回路では、ソフトスタート回路による電源回路の回路規模の大型化を抑制することが求められている。
【課題を解決するための手段】
【０００７】
本発明の第１の観点の電源回路は、参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、出力電圧から入力電圧を生成する入力電圧生成部と、参照電流を出力する電流出力部と、参照電流により参照電圧を生成する抵抗素子と、抵抗素子と並列に接続され、参照電流により充電されるキャパシタとを有する。そして、電流出力部は、起動する際の参照電流を、動作中の前記参照電流より小さくする。
【０００８】
本発明の第２の観点の集積回路装置は、出力電圧を出力する電源回路と、出力電圧が給電される被給電回路とを有する。電源回路は、参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、出力電圧から入力電圧を生成する入力電圧生成部と、参照電流を出力する電流出力部と、参照電流により参照電圧を生成する抵抗素子と、抵抗素子と並列に接続され、参照電流により充電されるキャパシタとを有する。そして、電流出力部は、起動する際の参照電流を、動作中の参照電流より小さくする。
【０００９】
本発明の第３の観点の固体撮像装置は、複数の画素回路が二次元に配列され、各画素回路のアナログの画素信号を出力する画素アレイ部と、アナログの画素信号をデジタルに変換するカラム回路と、デジタルの画素信号をデジタル処理するデジタル処理部と、デジタル処理されたデジタルの画素信号を出力する出力制御部と、画素アレイ部、カラム回路、デジタル処理部および出力制御部のうちの少なくとも１個に出力電圧を出力する電源回路とを有する。電源回路は、参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、出力電圧から入力電圧を生成する入力電圧生成部と、参照電流を出力する電流出力部と、参照電流により参照電圧を生成する抵抗素子と、抵抗素子と並列に接続され、参照電流により充電されるキャパシタとを有する。そして、電流出力部は、起動する際の参照電流を、動作中の参照電流より小さくする。
【００１０】
本発明の第４の観点の電子機器は、出力電圧を出力する電源回路と、出力電圧が給電される被給電回路とを有する。電源回路は、参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、出力電圧から入力電圧を生成する入力電圧生成部と、参照電流を出力する電流出力部と、参照電流により参照電圧を生成する抵抗素子と、抵抗素子と並列に接続され、参照電流により充電されるキャパシタとを有する。そして、電流出力部は、起動する際の参照電流を、動作中の参照電流より小さくする。
【００１１】
本発明では、起動する際、キャパシタは、動作中の参照電流より小さい電流により充電される。
よって、本発明では、キャパシタの容量を小さくしつつ、長いソフトスタート期間が得られる。
【発明の効果】
【００１２】
本発明では、ソフトスタート回路による電源回路の回路規模の大型化を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１実施形態に係る電源回路の回路図である。
【図２】図２は、図１の電源回路のヒステリシス機能に関係する部分の回路図である。
【図３】図３は、図１の電源回路のヒステリシス動作のタイミングチャートである。
【図４】図４は、スロースタート動作の説明図である。
【図５】図５は、図１の電源回路での起動時の各種スイッチ動作トランジスタの動作説明図である。
【図６】図６は、図１の電源回路の起動動作のタイミングチャートである。
【図７】図７は、本発明の第２実施形態に係る固体撮像装置のブロック図である。
【図８】図８は、本発明の第３実施形態に係る固体撮像装置のブロック図である。
【図９】図９は、本発明の第４実施形態に係る固体撮像装置のブロック図である。
【図１０】図１０は、本発明の第５実施形態に係る電源回路の回路図である。
【図１１】図１１は、本発明の第６実施形態に係る撮像装置のブロック図である。
【図１２】図１２は、ＰＷＭ制御方式の電源回路の説明図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に関連付けて説明する。
説明は以下の順に行う。
１．第１実施形態（電源回路１の一例）
２．第２実施形態（固体撮像装置２の第１の例）
３．第３実施形態（固体撮像装置２の第２の例）
４．第４実施形態（固体撮像装置２の第３の例）
５．第５実施形態（電源回路１の他の例）
６．第６実施形態（撮像装置３の一例）
【００１５】
＜１．第１実施形態＞
［電源回路１の構成］
図１は、本発明の第１実施形態に係る電源回路１の回路図である。
図１の電源回路１は、メインコンパレータ１１、出力電圧生成部１２、電源出力端子１３、入力電圧生成部１４、電流出力部１５、抵抗素子１６、スロースタート用キャパシタ１７を有する。
そして、図１の電源回路１は、メインコンパレータ１１においてノードＮ１の参照電圧Ｖ（ＲＥＦ）と、出力電圧Ｖ（ＯＵＴ）に基づく入力電圧Ｖ（ＩＮ）とを比較し、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）となるように出力電圧Ｖ（ＯＵＴ）を制御する。
電源回路１は、電源出力端子１３から出力電圧Ｖ（ＯＵＴ）を出力する。
【００１６】
また、図１の電源回路１は、判定電圧生成部２１、切替用コンパレータ２２、抵抗接続トランジスタ２３、容量接続トランジスタ２４、容量用インバータ２５、電源用論理回路２６、電源用インバータ２７を有する。
そして、図１の電源回路１は、これらの制御系の回路により、メインコンパレータ１１にヒステリシス特性を持たせ、起動時に参照電圧Ｖ（ＲＥＦ）を徐々に上げるスロースタート機能を実現する。
ヒステリシス制御方式の電源回路１は、ＰＷＭ制御方式のものと比べた場合、出力電圧のリップル成分が大きくなるが、応答速度が良い、発振しにくい、構成が簡素であるなどのメリットがある。
【００１７】
なお、図１の電源回路１は、その全体が図示しない半導体基板上に集積化され、半導体基板上の集積回路の一部として実現されている。
【００１８】
入力電圧生成部１４は、第１分圧抵抗素子３１と、第２分圧抵抗素子３２とを有する。
第１分圧抵抗素子３１および第２分圧抵抗素子３２は、たとえば集積回路の配線層または拡散層により形成される。
第１分圧抵抗素子３１は、一端が電源出力端子１３に接続され、他端が第２分圧抵抗素子３２の一端に接続される。第２分圧抵抗素子３２の他端は、基板のグランドに接続される。
そして、入力電圧生成部１４は、出力電圧Ｖ（ＯＵＴ）を第１分圧抵抗素子３１および第２分圧抵抗素子３２で分圧し、入力電圧Ｖ（ＩＮ）を生成する。
【００１９】
メインコンパレータ１１は、反転入力ノード（−）、非反転入力ノード（＋）、および出力ノードを有する。
メインコンパレータ１１は、半導体基板に形成されたたとえば差動アンプにより形成することができる。
反転入力ノード（−）は、ノードＮ１に接続され、参照電圧Ｖ（ＲＥＦ）が入力される。
非反転入力ノード（＋）は、参照電圧Ｖ（ＲＥＦ）生成部に接続され、入力電圧Ｖ（ＩＮ）が入力される。
そして、メインコンパレータ１１は、入力電圧Ｖ（ＩＮ）を参照電圧Ｖ（ＲＥＦ）と比較し、参照電圧Ｖ（ＲＥＦ）と前記入力電圧Ｖ（ＩＮ）との電圧差に応じた電圧差信号Ｓ１１を出力ノードから出力する。
たとえば入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より低い場合、メインコンパレータ１１は、ローレベルの電圧差信号Ｓ１１を出力する。
また、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高い場合、メインコンパレータ１１は、ハイレベルの電圧差信号Ｓ１１を出力する。
【００２０】
出力電圧生成部１２は、出力トランジスタ４１、ダイオード４２、インダクタ素子４３、および平滑キャパシタ４４を有する。
【００２１】
出力トランジスタ４１は、たとえば半導体基板に形成されたＰＭＯＳトランジスタである。
出力トランジスタ４１は、ドレインが基板の電源ＶＤＤに接続され、ソースがダイオード４２のカソードおよびインダクタ素子４３の一端に接続され、ゲートがメインコンパレータ１１の出力ノードに接続される。
【００２２】
ダイオード４２は、たとえば半導体基板のＰＮ接合により形成され、アノードからカソードへ電流を流す特性を有する。
ダイオード４２のアノードは、基板のグランドに接続される。
【００２３】
インダクタ素子４３は、たとえば集積回路の配線層や層間ビア、パッケージのワイヤボンディング、外付けインダクタ素子により形成される。
インダクタ素子４３の他端は、電源出力端子１３および平滑キャパシタ４４の一端に接続される。
【００２４】
平滑キャパシタ４４は、たとえば集積回路の二層の配線層により形成される。
平滑キャパシタ４４は、一端が電源出力端子１３に接続され、他端が基板のグランドに接続される。
【００２５】
そして、出力トランジスタ４１は、メインコンパレータ１１からローレベルの電圧差信号Ｓ１１が入力されると、オン状態となる。
この場合、出力トランジスタ４１およびインダクタ素子４３を通じて、基板の電源ＶＤＤから平滑キャパシタ４４へ電流が流れ、平滑キャパシタ４４が充電される。
平滑キャパシタ４４の充電電圧は、インダクタ素子４３と平滑キャパシタ４４とによる共振回路の特性に基づいてリップル成分を持ちながら上昇する。
この平滑キャパシタ４４の充電電圧が、電源出力端子１３から出力される。
【００２６】
また、電圧差信号Ｓ１１がハイレベルになると、出力トランジスタ４１は、オフ状態となる。
仮にたとえば電源出力端子１３に被給電回路が接続されているとした場合、被給電回路は、平滑キャパシタ４４に蓄積された電荷を電流として使用する。
これにより、平滑キャパシタ４４の充電電圧は、すなわち出力電圧Ｖ（ＯＵＴ）は低下する。
【００２７】
電流出力部１５は、メイン電流源トランジスタ５１、サブ電流源トランジスタ５２、メインスイッチトランジスタ５３、およびサブスイッチトランジスタ５４を有する。
【００２８】
メイン電流源トランジスタ５１およびサブ電流源トランジスタ５２は、たとえば半導体基板に形成されたＰＭＯＳトランジスタである。
メイン電流源トランジスタ５１およびサブ電流源トランジスタ５２は、ドレインが基板の電源ＶＤＤに接続され、ゲートが図示しないバイアス回路に接続される。
これにより、メイン電流源トランジスタ５１およびサブ電流源トランジスタ５２は、バイアス電圧と電源電圧ＶＤＤとの電位差に応じた電流を供給する。
【００２９】
ただし、メイン電流源トランジスタ５１は、サブ電流源トランジスタ５２より大きい電流をノードＮ１へ供給する。
たとえばメイン電流源トランジスタ５１は、７５マイクロアンペアを供給し、サブ電流源トランジスタ５２は、１．６マイクロアンペアを供給する。
以下、メイン電流源トランジスタ５１が供給する電流を第１電流Ｉ１とよび、サブ電流源トランジスタ５２が供給する電流を第２電流Ｉ２とよぶ。
【００３０】
メインスイッチトランジスタ５３は、たとえば半導体基板に形成されたＰＭＯＳトランジスタである。
メインスイッチトランジスタ５３は、ドレインがメイン電流源トランジスタ５１のソースに接続され、ソースがノードＮ１に接続され、ゲートが電源用インバータ２７の出力ノードに接続される。
そして、メインスイッチトランジスタ５３は、ローレベルが入力されるとオン状態となり、ハイレベルが入力されるとオフ状態となる。
メインスイッチトランジスタ５３は、オン状態である場合に、ノードＮ１に第１電流Ｉ１を供給する。
【００３１】
サブスイッチトランジスタ５４は、たとえば半導体基板に形成されたＰＭＯＳトランジスタである。
サブスイッチトランジスタ５４は、ドレインがサブ電流源トランジスタ５２のソースに接続され、ソースがノードＮ１に接続され、ゲートが電源用論理回路２６の出力ノードに接続される。
そして、サブスイッチトランジスタ５４は、ローレベルが入力されるとオン状態となり、ハイレベルが入力されるとオフ状態となる。
サブスイッチトランジスタ５４は、オン状態である場合に、ノードＮ１に第２電流Ｉ２を供給する。
【００３２】
以下、このメインスイッチトランジスタ５３およびサブスイッチトランジスタ５４を通じて電流出力部１５がノードＮ１へ供給する電流を参照電流Ｉ（ＲＥＦ）とよぶ。
参照電流Ｉ（ＲＥＦ）の電流値は、メインスイッチトランジスタ５３およびサブスイッチトランジスタ５４のオンオフ状態に応じて変化する。
【００３３】
抵抗素子１６は、たとえば集積回路の配線層または拡散層に形成される。
抵抗接続トランジスタ２３は、たとえば半導体基板に形成されたＮＭＯＳトランジスタである。
抵抗接続トランジスタ２３は、ソースがノードＮ１に接続され、ドレインが抵抗素子１６の一端に接続され、ゲートが切替用コンパレータ２２の出力ノードに接続される。
抵抗素子１６の他端は、基板のグランドに接続される。
これにより、抵抗素子１６は、抵抗接続トランジスタ２３がオン状態である場合、ノードＮ１に接続される。そして、抵抗素子１６には、電流出力部１５が出力した参照電流Ｉ（ＲＥＦ）が流れ、参照電圧Ｖ（ＲＥＦ）を発生する。
【００３４】
スロースタート用キャパシタ１７は、たとえば集積回路の二層の配線層により形成される。
容量接続トランジスタ２４は、たとえば半導体基板に形成されたＮＭＯＳトランジスタである。
【００３５】
容量接続トランジスタ２４は、ソースがノードＮ１に接続され、ドレインがスロースタート用キャパシタ１７の一端に接続され、ゲートが容量用インバータ２５の出力ノードに接続される。
容量接続トランジスタ２４は、基板のグランドに接続される。
これにより、容量接続トランジスタ２４は、容量接続トランジスタ２４がオン状態である場合、ノードＮ１に接続される。そして、容量接続トランジスタ２４は、抵抗素子１６と並列に接続される。
また、容量接続トランジスタ２４は、電流出力部１５が出力した参照電流Ｉ（ＲＥＦ）により充電される。
容量接続トランジスタ２４は、参照電流Ｉ（ＲＥＦ）の電流値および容量接続トランジスタ２４の容量に応じた充電速度で充電される。
【００３６】
判定電圧生成部２１は、たとえば一定の電圧を発生する電圧回路である。
判定電圧生成部２１は、判定電圧Ｖｓを生成する。
判定電圧Ｖｓは、起動後の動作状態における参照電圧Ｖ（ＲＥＦ）より低い電圧であればよい。
【００３７】
切替用コンパレータ２２は、反転入力ノード（−）、非反転入力ノード（＋）、および出力ノードを有する。
切替用コンパレータ２２は、半導体基板に形成されたたとえば差動アンプにより形成することができる。
非反転入力ノード（＋）は、ノードＮ１に接続され、参照電圧Ｖ（ＲＥＦ）が入力される。
反転入力ノード（−）は、判定電圧生成部２１に接続され、判定電圧Ｖｓが入力される。
そして、切替用コンパレータ２２は、参照電圧Ｖ（ＲＥＦ）を判定電圧Ｖｓと比較し、参照電圧Ｖ（ＲＥＦ）と判定電圧Ｖｓとの電圧差に応じた判定信号Ｓ２２を出力ノードから出力する。
たとえば参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓより低い場合、切替用コンパレータ２２は、ローレベルの判定信号Ｓ２２を出力する。
また、参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓより高い場合、切替用コンパレータ２２は、ハイレベルの判定信号Ｓ２２を出力する。
【００３８】
容量用インバータ２５および電源用インバータ２７の入力ノードには、切替用コンパレータ２２の出力ノードが接続される。
そして、容量用インバータ２５は、判定信号Ｓ２２を反転して、容量接続トランジスタ２４へ出力する。
また、電源用インバータ２７は、判定信号Ｓ２２を反転して、メインスイッチトランジスタ５３へ出力する。
【００３９】
電源用論理回路２６は、たとえば二入力の論理積回路である。
電源用論理回路２６は、一方の入力ノードにメインコンパレータ１１の出力ノードが接続され、他方の入力ノードに切替用コンパレータ２２の出力ノードが接続される。
そして、電源用論理回路２６は、電圧差信号Ｓ１１および判定信号Ｓ２２が共にハイレベルである場合、ハイレベルの論理積信号をサブスイッチトランジスタ５４へ出力する。
それ以外の場合は、ローレベルの論理積信号を出力する。
【００４０】
［ヒステリシス動作］
図２は、図１の電源回路１のヒステリシス機能に関する部分の回路図である。
電源回路１が起動され、出力電圧Ｖ（ＯＵＴ）が略参照電圧Ｖ（ＲＥＦ）に対応した電圧となっている状態では、抵抗接続トランジスタ２３および電源用インバータ２７がオン状態に維持され、容量接続トランジスタ２４がオフ状態に維持される。
また、容量用インバータ２５がハイレベルの判定信号Ｓ２２を出力するので、メインコンパレータ１１の電圧差信号Ｓ１１の信号レベルがそのままサブスイッチトランジスタ５４に入力される状態になる。
【００４１】
図３は、図１の電源回路１のヒステリシス動作のタイミングチャートである。
図３（Ａ）は、メインコンパレータ１１に入力される参照電圧Ｖ（ＲＥＦ）および入力電圧Ｖ（ＩＮ）の波形である。図３（Ｂ）は、メインコンパレータ１１が出力する電圧信号の波形である。
【００４２】
そして、図３のタイミングＴ１では、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高い。
この場合、メインコンパレータ１１は、ハイレベルの電圧差信号Ｓ１１を出力する。
電圧差信号Ｓ１１がハイレベルである場合、サブスイッチトランジスタ５４は、オフ状態である。よって、抵抗素子１６には、第１電流Ｉ１および第２電流Ｉ２のうちの第１電流Ｉ１のみが流れる。参照電圧Ｖ（ＲＥＦ）は、第１電流Ｉ１のみによる電圧となる。
また、電圧差信号Ｓ１１がハイレベルである場合、出力トランジスタ４１はオフ状態となる。よって、平滑キャパシタ４４は、充電されず、既に充電された電圧を出力する。
【００４３】
タイミングＴ２では、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より低くなる。
この場合、メインコンパレータ１１は、電圧差信号Ｓ１１をハイレベルからローレベルへ切り替える。
電圧差信号Ｓ１１がローレベルになると、サブスイッチトランジスタ５４は、オン状態となる。よって、抵抗素子１６には、第１電流Ｉ１および第２電流Ｉ２が流れる。参照電圧Ｖ（ＲＥＦ）は、第１電流Ｉ１のみによる電圧より、高い電圧となる。
また、電圧差信号Ｓ１１がローレベルになると、出力トランジスタ４１はオン状態となる。よって、平滑キャパシタ４４は、充電される。
その結果、タイミングＴ３に示すように、平滑キャパシタ４４の充電に追従して、入力電圧Ｖ（ＩＮ）も上昇する。
【００４４】
タイミングＴ４では、入力電圧Ｖ（ＩＮ）が、高い電圧状態にある参照電圧Ｖ（ＲＥＦ）より高くなる。
この場合、メインコンパレータ１１は、電圧差信号Ｓ１１をローレベルからハイレベルへ切り替える。
電圧差信号Ｓ１１がハイレベルになると、サブスイッチトランジスタ５４は、オフ状態となる。よって、抵抗素子１６には、第１電流Ｉ１のみが流れる。参照電圧Ｖ（ＲＥＦ）は、再び第１電流Ｉ１のみによる低い電圧となる。
また、電圧差信号Ｓ１１がハイレベルになると、出力トランジスタ４１はオフ状態となる。よって、平滑キャパシタ４４は、充電されない。
【００４５】
以上の動作により、図１の電源回路１は、入力電圧Ｖ（ＩＮ）が高いレベルから低いレベルへ変化する場合と、入力電圧Ｖ（ＩＮ）が低いレベルから高いレベルへ変化する場合とで、異なる電圧レベルの参照電圧Ｖ（ＲＥＦ）と比較する。
また、電源回路１は、この比較結果に応じて、出力トランジスタ４１のオンオフを制御する。
よって、メインコンパレータ１１は、ヒステリシス特性を有する。
【００４６】
［スロースタート動作］
図４は、スロースタート動作の説明図である。
図４の説明図では、メインコンパレータ１１の非反転入力ノード（＋）にスロースタート回路が接続されている。
このスロースタート回路は、電流源と、スロースタート用キャパシタ１７とを有する。電流源は、図１の電流出力部１５に対応する。
【００４７】
そして、図４の電源回路１では、起動されると、電流源は、電流を出力し、スロースタート用キャパシタ１７を充電する。
スロースタート用キャパシタ１７の充電電圧は、電流源から供給される電流にしたがって徐々に上昇する。
メインコンパレータ１１は、この起動後に徐々に上昇する参照電圧Ｖ（ＲＥＦ）と入力電圧Ｖ（ＩＮ）とを比較する。
入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より低い場合、メインコンパレータ１１は、ローレベルの電圧差信号Ｓ１１を出力し、出力トランジスタ４１をオン状態に制御する。出力トランジスタ４１がオン状態になると、平滑キャパシタ４４は充電される。
また、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高くなると、メインコンパレータ１１は、出力トランジスタ４１をオフ状態に制御する。平滑キャパシタ４４の充電は停止する。
このようにメインコンパレータ１１は、起動後に徐々に上昇する参照電圧Ｖ（ＲＥＦ）に応じて平滑キャパシタ４４の充電と停止とを繰り返す。
その結果、出力トランジスタ４１を通じて平滑キャパシタ４４に流れる電流も小さくなる。
【００４８】
これに対して、仮にたとえば図４のスロースタート用キャパシタ１７の換わりに抵抗素子１６が接続されていた場合、参照電圧Ｖ（ＲＥＦ）は電源回路１の起動直後に所定の電圧となる。
この場合、メインコンパレータ１１は、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高くなるまで、出力トランジスタ４１をオン状態に維持する。
また、平滑キャパシタ４４は、大きな電流（突入電流）により一気に充電される。
【００４９】
図５は、図１の電源回路１での起動時の各種スイッチ動作トランジスタの動作説明図である。
図５には、ノードＮ１に接続されたサブスイッチトランジスタ５４、メインスイッチトランジスタ５３、抵抗接続トランジスタ２３、および容量接続トランジスタ２４が示されている。
【００５０】
そして、図５の表の上段に示すように、参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓより低い場合、サブスイッチトランジスタ５４および容量接続トランジスタ２４はオン状態となり、メインスイッチトランジスタ５３および抵抗接続トランジスタ２３はオフ状態となる。
よって、ノードＮ１には、サブ電流源トランジスタ５２とスロースタート用キャパシタ１７とが接続される。
電源回路１において図４の回路が実現され、スロースタート用キャパシタ１７は、第２電流Ｉ２により充電される。
【００５１】
また、図５の表の下段に示すように、参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓより高い場合、メインスイッチトランジスタ５３および抵抗接続トランジスタ２３はオン状態となり、サブスイッチトランジスタ５４および容量接続トランジスタ２４はオフ状態となる。
よって、ノードＮ１には、メインスイッチトランジスタ５３および抵抗接続トランジスタ２３とが接続される。
電源回路１において図２の回路が実現され、抵抗素子１６は、第１電流Ｉ１により所望の参照電圧Ｖ（ＲＥＦ）を発生する。
【００５２】
図６は、図１の電源回路１の起動動作のタイミングチャートである。
図６（Ａ）は、ノードＮ１の参照電圧Ｖ（ＲＥＦ）の波形である。図６（Ｂ）は、切替用コンパレータ２２が出力する判定信号Ｓ２２の波形である。図６（Ｃ）は、サブスイッチトランジスタ５４のゲート信号の波形である。図６（Ｄ）は、メインスイッチトランジスタ５３のゲート信号の波形である。図６（Ｅ）は、抵抗接続トランジスタ２３のゲート信号の波形である。図６（Ｆ）は、容量接続トランジスタ２４のゲート信号の波形である。
【００５３】
タイミングＴ１１において電源回路１が起動されると、判定電圧生成部２１は、判定電圧Ｖｓを出力する。
停止状態および起動直後の電源回路１において、参照電圧Ｖ（ＲＥＦ）および出力電圧Ｖ（ＯＵＴ）は共に０Ｖ（グランドレベル）である。よって、起動直後の参照電圧Ｖ（ＲＥＦ）は、判定電圧Ｖｓより低い。
このため、図６（Ｂ）に示すように、切替用コンパレータ２２は、ローレベルの判定信号Ｓ２２を出力する。
また、サブスイッチトランジスタ５４は、図６（Ｃ）に示すようにハイレベルの信号が入力され、オン状態となり、メインスイッチトランジスタ５３は、図６（Ｄ）に示すようにハイレベルの信号が入力され、オフ状態となる。
よって、サブ電流源トランジスタ５２のみがノードＮ１に接続され、電流出力部１５は、第２電流Ｉ２のみをノードＮ１に供給する。
また、抵抗接続トランジスタ２３は、図６（Ｅ）に示すようにオフ状態となり、容量接続トランジスタ２４は、図６（Ｆ）に示すようにオン状態となる。
よって、起動直後は、容量接続トランジスタ２４のみがノードＮ１に接続され、容量接続トランジスタ２４は、第２電流Ｉ２で充電される。
その結果、容量接続トランジスタ２４の充電電圧、すなわち参照電圧Ｖ（ＲＥＦ）は、図６（Ａ）に示すように、第１電流Ｉ１より小さい第２電流Ｉ２で充電されることにより、時間をかけて徐々に上昇する。
【００５４】
そして、タイミングＴ１２において参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓを超えると、切替用コンパレータ２２は、図６（Ｂ）に示すように判定信号Ｓ２２をローレベルからハイレベルへ切り替える。
また、サブスイッチトランジスタ５４は、図６（Ｃ）に示すようにローレベルの信号が入力され、オフ状態となり、メインスイッチトランジスタ５３は、図６（Ｄ）に示すようにローレベルの信号が入力され、オン状態となる。
よって、メイン電流源トランジスタ５１のみがノードＮ１に接続され、電流出力部１５は、第１電流Ｉ１のみをノードＮ１に供給する。
また、抵抗接続トランジスタ２３は、図６（Ｅ）に示すようにオン状態となり、容量接続トランジスタ２４は、図６（Ｆ）に示すようにオフ状態となる。
よって、参照電圧Ｖ（ＲＥＦ）が判定電圧Ｖｓを超えると、抵抗素子１６のみがノードＮ１に接続され、抵抗素子１６は、第１電流Ｉ１による参照電圧Ｖ（ＲＥＦ）を発生する。
【００５５】
以上の動作により、電源回路１は起動され、メインコンパレータ１１は、入力電圧Ｖ（ＩＮ）と参照電圧Ｖ（ＲＥＦ）とを比較し、これに応じて出力トランジスタ４１をオンオフ制御する。
出力電圧Ｖ（ＯＵＴ）は、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）と略等しくなるように制御される。
【００５６】
その後、出力電圧Ｖ（ＯＵＴ）が下がり、たとえばタイミングＴ１３において入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）を下回ると、メインコンパレータ１１は、電圧差信号Ｓ１１をハイレベルからローレベルに切り替える。
起動後の通常動作状態では、参照電圧Ｖ（ＲＥＦ）は判定電圧Ｖｓより高いので、切替用コンパレータ２２は、常にハイレベルの判定信号Ｓ２２を出力している。
よって、電源用論理回路２６は、電圧差信号Ｓ１１のレベルをそのままサブスイッチトランジスタ５４へ出力する。
また、サブスイッチトランジスタ５４は、電圧差信号Ｓ１１がハイレベルからローレベルに切り替わると、図６（Ｃ）に示すようにオン状態となる。
これにより、抵抗素子１６には第１電流Ｉ１および第２電流Ｉ２が流れ、参照電圧Ｖ（ＲＥＦ）が少し上昇する。
【００５７】
また、電圧差信号Ｓ１１がハイレベルからローレベルに切り替わることにより、出力トランジスタ４１がオン状態となり、平滑キャパシタ４４が充電され、入力電圧生成部１４が出力電圧Ｖ（ＯＵＴ）に基づいて生成する入力電圧Ｖ（ＩＮ）が上昇する。
そして、入力電圧Ｖ（ＩＮ）が少し高くなった参照電圧Ｖ（ＲＥＦ）を超えると、メインコンパレータ１１は、電圧差信号Ｓ１１をローレベルからハイレベルに切り替える。
これにより、サブスイッチトランジスタ５４は、オフ状態となり、参照電圧Ｖ（ＲＥＦ）は、第１電流Ｉ１のみによる元の電圧に戻る。
【００５８】
通常動作状態では、電源回路１は以上の動作により、出力電圧Ｖ（ＯＵＴ）を所望の電圧に維持する。
これにより、電源回路１は、所定の電圧レベルに安定した主力電圧を生成し、電源出力端子１３から出力することができる。
【００５９】
以上のように、第１実施形態の電源回路では、起動する際、スロースタート用キャパシタ１７は、動作中の参照電流Ｉ（ＲＥＦ）より小さい電流（第２電流Ｉ２）により充電される。
よって、スロースタート用キャパシタ１７の容量を小さくしても、長いソフトスタート期間が得られる。
【００６０】
ここで、スロースタート機能を実現するために、本実施形態のように電流を絞った場合と、電流を絞らなかった場合における電源回路１の追加面積について説明する。
ここでは、たとえばスロースタート用キャパシタ１７の電圧を、０ボルトから１．２ボルトまで上昇させるときのスロースタート時間として１００マイクロ秒を実現する場合について説明する。
電流を絞らない場合、スロースタート用キャパシタ１７の容量Ｃ１は、以下の式１の値となる。
これに対して、本実施形態のように電流を絞った場合、スロースタート用キャパシタ１７の容量Ｃ２は、以下の式２の値となる。
下記の式１および式２から明らかなように、電流を絞ることにより、スロースタート用キャパシタ１７の容量を約４７分の１にすることができる。
【００６１】
Ｃ１＝Ｉ（ＲＥＦ）×Ｔ÷Ｖｄｉｆ＝７５μＡ×１００μｓ÷１．２Ｖ＝６．２５ｎＦ ・・・式１
Ｃ２１＝１．６μＡ×１００μｓ÷１．２Ｖ＝１３３ｐＦ ・・・式２
【００６２】
また、電流を絞らない場合の６．２５ｎＦのスロースタート用キャパシタ１７の面積は、あるプロセスにおいて約３．１３２９（＝１．７７ｍｍ×１．７７ｍｍ）平方ｍｍとなる。
これに対して、本実施形態のように電流を絞った場合の面積は、本実施形態での追加回路を考慮したとしても、約０．０７０８平方ｍｍとなる。
ここでは、１３３ｐＦのスロースタート用キャパシタ１７の面積を約０．０６７６（＝０．２６ｍｍ×０．２６ｍｍ）平方ｍｍと計算し、追加回路の面積を約０．００３２（＝０．０８ｍｍ×０．０４ｍｍ）平方ｍｍとして計算している。
このように本実施形態での追加面積は、追加回路を考慮したとしても、電流を絞らない場合の約１／４４になる。
【００６３】
また、第１実施形態では、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より低い場合、サブスイッチトランジスタ５４はオン状態となり、第２電流Ｉ２が第１電流Ｉ１とともに抵抗素子１６へ供給される。この場合、参照電圧Ｖ（ＲＥＦ）は高くなる。
逆に、入力電圧Ｖ（ＩＮ）が参照電圧Ｖ（ＲＥＦ）より高い場合、サブスイッチトランジスタ５４はオフ状態となり、第１電流Ｉ１のみが抵抗素子１６へ供給される。この場合、参照電圧Ｖ（ＲＥＦ）は低くなる。
このように第１実施形態では、入力電圧Ｖ（ＩＮ）に応じて参照電圧Ｖ（ＲＥＦ）が大小するので、メインコンパレータ１１は、ヒステリシス特性を持つ。
そして、第１実施形態では、起動する際には、第２電流Ｉ２のみをスロースタート用キャパシタ１７へ供給して参照電圧Ｖ（ＲＥＦ］）を発生するので、起動する際の参照電流Ｉ（ＲＥＦ）は、動作中より小さくなる。
このように電流出力部１５は、メインコンパレータ１１にヒステリシス特性を持たせるための電流源としての機能と、スロースタート用の電流源としての機能とを兼用する。
よって、第１実施形態では、これら複数の回路を別々に設けた場合より電源回路１の回路構成を単純化し、回路規模を抑えることができる。
また、第１実施形態では、スロースタート時の電流を第２電流Ｉ２のみにしぼったので、スロースタート用キャパシタ１７の容量を小さくしても、長いスロースタート期間を確保することができる。
【００６４】
また、第１実施形態では、スロースタート用キャパシタ１７は、起動した後の動作中にノードＮ１から切り離される。
よって、動作中の第１電流Ｉ１および第２電流Ｉ２は、すべて抵抗素子１６に流れる。
その結果、動作中の参照電圧Ｖ（ＲＥＦ）は、電源回路１の出力電圧Ｖ（ＯＵＴ）の増減に応じて早い応答速度により変化することができる。
すなわち、第１実施形態では、スロースタート用キャパシタ１７がヒステリシス特性を有するメインコンパレータ１１の応答特性を悪化させないようにすることができる。
【００６５】
＜２．第２実施形態＞
［固体撮像装置２の構成および動作］
図７は、本発明の第２実施形態に係る固体撮像装置２のブロック図である。
図７の固体撮像装置２は、画素アレイ部６１、複数のカラム回路６２、デジタル演算処理回路６３、出力制御回路６４、電力供給回路６５、および電源入力端子６６を有する。
図７の固体撮像装置２の回路は、たとえば図７のレイアウトにより図示しない半導体基板に集積化される。
【００６６】
画素アレイ部６１には、複数の画素回路６７が二次元に配列されている。
各画素回路６７は、光電変換素子を有し、列毎に設けられた出力信号線６８へアナログの画素信号を出力する。
【００６７】
複数のカラム回路６２は、複数の出力信号線６８に接続される。
カラム回路６２は、たとえば出力信号線６８から入力されるアナログの画素信号をセンスアンプで増幅し、カウンタを用いたＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理によりデジタル値へ変換する。
【００６８】
デジタル演算処理回路６３は、複数のカラム回路６２に接続され、複数のデジタルの画素信号が１列毎に入力される。
デジタル演算処理回路６３は、たとえば画素回路６７の個数よりも画像の画素数を減らすための演算処理などを必要に応じて実行する。
【００６９】
出力制御回路６４は、デジタル演算処理回路６３に接続される。
出力制御回路６４は、デジタル演算処理回路６３により処理された複数のデジタルの画素信号を所定の順番でシリアルに含む画像信号を、集積回路の外部へ出力する。
【００７０】
電源入力端子６６は、半導体基板の配線により、画素アレイ部６１の複数の画素回路６７、複数のカラム回路６２、および電力供給回路６５に接続される。
電源入力端子６６には、図示しない外部の電圧源が接続される。
電源入力端子６６には、画素回路６７およびカラム回路６２が必要とする、たとえば２．７Ｖの電圧が供給される。
【００７１】
電力供給回路６５は、図１の電源回路１である。
電力供給回路６５は、半導体基板の配線により、デジタル演算処理回路６３および出力制御回路６４に接続される。
デジタル演算処理回路６３および出力制御回路６４は、電力供給回路６５の出力電圧が供給される被給電回路である。
図１の電源回路１は、その電源電圧より低い電圧を出力する。ここでは、電力供給回路６５は、たとえば２．７Ｖより低い１．２Ｖの電圧を出力する。
【００７２】
そして、図７の固体撮像装置２では、電源入力端子６６から所望の電圧が入力されると、起動する。
電源入力端子６６から入力された外部電圧により、複数の画素回路６７および複数のカラム回路６２は動作を開始する。
また、電力供給回路６５は、電源入力端子６６から入力された外部電圧に基づいて所望の出力電圧Ｖ（ＯＵＴ）を生成し、デジタル演算処理回路６３および出力制御回路６４へ供給する。
これにより、デジタル演算処理回路６３および出力制御回路６４は、動作を開始する。
複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３、および出力制御回路６４は、それぞれに供給された電源電圧の下で動作する。
【００７３】
＜３．第３実施形態＞
［固体撮像装置２の構成および動作］
図８は、本発明の第３実施形態に係る固体撮像装置２のブロック図である。
図８の固体撮像装置２では、電源入力端子６６は、半導体基板の配線により、電力供給回路６５に接続される。
【００７４】
電力供給回路６５は、半導体基板の配線により、画素アレイ部６１の複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３および出力制御回路６４に接続される。
複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３および出力制御回路６４は、電力供給回路６５の出力電圧が供給される被給電回路である。
第３実施形態の場合、電力供給回路６５は、電源入力端子６６に入力される電圧に基づいて、たとえば２．７Ｖの出力電圧Ｖ（ＯＵＴ）を生成すればよい。
【００７５】
第３実施形態に係る固体撮像装置２の上述した以外の構成は、第２実施形態に係る固体撮像装置２と同様であり、同一の符号を付して説明を省略する。
そして、第３実施形態に係る固体撮像装置２では、複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３、および出力制御回路６４は、共通の電源電圧Ｖ（ＯＵＴ）の下で動作する。
【００７６】
＜４．第４実施形態＞
［固体撮像装置２の構成および動作］
図９は、本発明の第４実施形態に係る固体撮像装置２のブロック図である。
図９の固体撮像装置２は、固体撮像素子７１、スイッチング素子７２、電圧変換用インダクタ７３、ダイオード７４を有する。これらの素子は、固体撮像素子モジュールとして一体化されている。
固体撮像素子７１は、第２実施形態の図７の固体撮像装置２と同様に、画素アレイ部６１、複数のカラム回路６２、デジタル演算処理回路６３、出力制御回路６４、および電源入力端子６６を有する。
【００７７】
スイッチング素子７２、電圧変換用インダクタ７３、およびダイオード７４は、固体撮像素子７１に接続される。
固体撮像素子７１は、部分電源回路７５を有する。
部分電源回路７５、スイッチング素子７２、電圧変換用インダクタ７３、およびダイオード７４は、図１の電源回路１を構成し、デジタル演算処理回路６３および出力制御回路６４に電源電圧を供給するための電力供給回路として機能する。
すなわち、スイッチング素子７２は、図１の出力トランジスタ４１に対応する。
電圧変換用インダクタ７３は、図１のインダクタ素子４３に対応する。
ダイオード７４は、図１のダイオード４２に対応する。
また、部分電源回路７５は、図１のメインコンパレータ１１、平滑キャパシタ４４、電源出力端子１３、入力電圧生成部１４、電流出力部１５、抵抗素子１６、およびスロースタート用キャパシタ１７を有する。
なお、図９に点線で示すように、固体撮像素子７１に外部接続端子７６を設け、平滑キャパシタ４４を外部接続端子７６に接続してもよい。
【００７８】
そして、第４実施形態では、スイッチング素子７２、電圧変換用インダクタ７３、およびダイオード７４を、固体撮像素子７１と別体に形成することができる。
また、第４実施形態では、外部接続端子７６に、外付けの平滑キャパシタ４４を接続することにより、複数の画素回路６７、複数のカラム回路６２、デジタル演算処理回路６３、および出力制御回路６４は、それぞれに供給された電源電圧の下で動作する。
【００７９】
＜５．第５実施形態＞
［電源回路１の構成および動作］
図１０は、本発明の第５実施形態に係る電源回路の回路図である。
図１０の電源回路１は、メインコンパレータ１１、出力電圧生成部１２、電源出力端子１３、入力電圧生成部１４、電流出力部１５、抵抗素子１６、スロースタート用キャパシタ１７を有する。
【００８０】
出力電圧生成部１２は、タイミング回路８１、ＰＭＯＳトランジスタ８２、ＮＭＯＳトランジスタ８３、インダクタ素子４３、および平滑キャパシタ４４を有する。
【００８１】
ＰＭＯＳトランジスタ８２は、ドレインが基板の電源ＶＤＤに接続され、ソースがＮＭＯＳトランジスタ８３およびインダクタ素子４３の一端に接続され、ゲートがタイミング回路８１に接続される。
【００８２】
ＮＭＯＳトランジスタ８３は、ドレインがＰＭＯＳトランジスタ８２のソースおよびインダクタ素子４３の一端に接続され、ソースがグランドに接続され、ゲートがタイミング回路８１に接続される。
したがって、ＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８３とは、基板の電源ＶＤＤに対して直列に接続されている。
【００８３】
タイミング回路８１は、メインコンパレータ１１に接続される。
そして、タイミング回路８１は、メインコンパレータ１１からの電圧差信号Ｓ１１に基づいて、ＰＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８３をスイッチング制御する。
たとえばメインコンパレータ１１から入力される電圧差信号Ｓ１１がローレベルになると、タイミング回路８１は、ＰＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８３を交互にオン状態とオフ状態の間で切り替える。
このスイッチング制御により、インダクタ素子４３を通じて基板の電源ＶＤＤから平滑キャパシタ４４へ電流が流れ、平滑キャパシタ４４が充電される。
この他にもたとえば、電圧差信号Ｓ１１がハイレベルになると、タイミング回路８１は、ＰＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８３を共にオフ状態に制御する。
以上の同期整流方式の制御により、出力電圧生成部１２は、出力電圧を生成する。
【００８４】
＜６．第６実施形態＞
［撮像装置３の構成および動作］
図１１は、本発明の第６実施形態に係る撮像装置３のブロック図である。
図１１の撮像装置３は、上記した第２実施形態から第４実施形態のいずれかに係る固体撮像装置２と、光学系１０２と、信号処理回路１０３とを有する。また、固体撮像装置２の電源回路１は、第１実施形態のものでも、第５実施形態のものでも、後述する図１２ののものでもよい。
図１１の撮像装置３は、例えば、ビデオカメラ、デジタルスチルカメラ、電子内視鏡用カメラなどである。
【００８５】
光学系１０２は、被写体からの像光（入射光）を固体撮像装置２に結像させる。
これにより、固体撮像装置２の複数の画素回路６７において、入射光は入射輝度に応じたアナログの画素信号に変換される。
【００８６】
信号処理回路１０３は、固体撮像装置２の出力信号に対して種々の信号処理を施して映像信号として出力する。
【００８７】
そして、図１１の撮像装置３において、固体撮像装置２は、光学系１０２により結像された画像についての複数の画素信号を生成し、走査周期毎に、複数の画素信号をシリアル出力する。
信号処理回路１０３は、固体撮像装置２からシリアル出力された複数の画素信号に対して種々の信号処理を実行する。
【００８８】
以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【００８９】
上記各実施形態は、ヒステリシス制御方式の電源回路１に本発明が適用された例である。
この他にも例えば、本発明は、出力電圧Ｖ（ＯＵＴ）と比較される参照電圧Ｖ（ＲＥＦ）を用いる電源回路であれば、ＰＷＭ制御方式、コンパレータ方式などのものにも適用することができる。
【００９０】
図１２は、ＰＷＭ制御方式の電源回路１の説明図である。
図１２のＰＷＭ制御方式の電源回路１は、誤差アンプ７１、三角波発生回路７２、パルス生成用コンパレータ７３、出力電圧生成部１２、電源出力端子１３、および入力電圧生成部１４を有する。
誤差アンプ７１は、参照電圧Ｖ（ＲＥＦ）と入力電圧Ｖ（ＩＮ）とを比較し、参照電圧Ｖ（ＲＥＦ）に対する入力電圧Ｖ（ＩＮ）の電圧差を示す誤差信号を出力する。
三角波発生回路７２は、電圧レベルが所定範囲で繰り返し変化するランプ信号を出力する。
パルス生成用コンパレータ７３は、誤差信号とランプ信号とを比較し、たとえばランプ信号が誤差信号のレベルを超える期間においてハイレベルとなるパルス信号を生成し、出力電圧生成部１２へ出力する。
この図１２のＰＷＭ制御方式の電源回路１では、参照電圧Ｖ（ＲＥＦ）を生成する回路として、図１の電流出力部１５、抵抗素子１６、スロースタート用キャパシタ１７などを採用することができる。
【００９１】
上記各実施形態の電源回路１は、電源回路１の電源電圧より低い出力電圧Ｖ（ＯＵＴ）を生成する降圧型のものである。
この他にも例えば、本発明は、電源回路１の電源電圧より高い出力電圧Ｖ（ＯＵＴ）を生成する昇圧型のものであってもよい。
【００９２】
上記各実施形態では、スロースタート用キャパシタ１７は、電源回路１または固体撮像装置２としての集積回路に設けられている。
この他にも例えば、集積回路に接続端子を設け、この接続端子にスロースタート用キャパシタ１７を外付けとしてもよい。
【００９３】
上記第６実施形態は、撮像装置３の固体撮像装置２に本発明が適用された例である。
この他にも例えば、本発明は、撮像装置３の信号処理回路１０３に適用されてもよい。
また、本発明は、撮像装置３以外にも、たとえば携帯電話機、コンピュータ装置、ＰＤＡ（Personal Data Assistance）、電子ノートなどの電子機器に適用することができる。
【符号の説明】
【００９４】
１…電源回路、２…固体撮像装置、３…撮像装置（電子機器）、１１…メインコンパレータ（比較部）、１２…出力電圧生成部、１４…入力電圧生成部、１５…電流出力部、１６…抵抗素子、１７…スロースタート用キャパシタ（キャパシタ）、２２…切替用コンパレータ、２３…抵抗接続トランジスタ（第４スイッチング素子）、２４…容量接続トランジスタ（第３スイッチング素子）、２６…電源用論理回路（第１論理回路）、２７…電源用インバータ（第２論理回路）、４１…出力トランジスタ（出力スイッチング素子）、４２…ダイオード、４３…インダクタ素子、４４…平滑キャパシタ、５１…メイン電流源トランジスタ（第１電流源）、５２…サブ電流源トランジスタ（第２電流源）、５３…メインスイッチトランジスタ（第２スイッチング素子）、５４…サブスイッチトランジスタ（第１スイッチング素子）、６２…カラム回路（被給電回路）、６３…デジタル演算処理回路（デジタル処理部、被給電回路）、６４…出力制御部（被給電回路）、６５…電力供給回路（電源回路）、６６…電源入力端子、６７…画素回路（被給電回路）、７６…外部接続端子、８１…タイミング回路、８２…ＰＭＯＳトランジスタ、８３…ＮＭＯＳトランジスタ、Ｎ１…ノード、Ｖ（ＲＥＦ）…参照電圧、Ｖ（ＩＮ）…入力電圧、Ｖ（ＯＵＴ）…出力電圧、Ｖｓ…判定電圧、Ｓ１１…電圧差信号、Ｓ２２…判定信号。
【特許請求の範囲】
【請求項１】
参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、
前記電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、
前記出力電圧から前記入力電圧を生成する入力電圧生成部と、
参照電流を出力する電流出力部と、
前記参照電流により前記参照電圧を生成する抵抗素子と、
前記抵抗素子と並列に接続され、前記参照電流により充電されるキャパシタと
を有し、
前記電流出力部は、
起動する際の前記参照電流を、動作中の前記参照電流より小さくする
電源回路。
【請求項２】
前記比較部は、
一対の第１入力端子を有するメインコンパレータを有し、
前記メインコンパレータは、
前記一対の第１入力端子の一方の第１入力端子に、前記電流出力部、前記抵抗素子および前記キャパシタが接続されるノードが接続されて前記参照電圧が入力され、他方の第１入力端子に前記入力電圧が入力され、前記参照電圧に対する前記入力電圧の高低に応じて変化する電圧差信号を出力し、
前記電流出力部は、
前記ノードへ第１参照電流を出力する第１電流源と、
前記第１参照電流より小さい第２参照電流を前記ノードへ出力する第２電流源と、
前記ノードと前記第２電流源との間に接続された第１スイッチング素子と
を有し、
前記第１スイッチング素子は、
前記電圧差信号に応じて、前記参照電圧より前記入力電圧が低い場合にオン状態となり、前記参照電圧より前記入力電圧が高い場合にオフ状態となることにより、前記参照電圧を制御する
請求項１記載の電源回路。
【請求項３】
前記電流出力部は、
前記ノードと前記第１電流源との間に接続された第２スイッチング素子を有し、
前記第２スイッチング素子は、
起動する際にオフ状態とされることにより、起動する際の前記参照電流を動作中の前記参照電流より小さくする
請求項２記載の電源回路。
【請求項４】
前記電源回路は、
前記ノードと前記キャパシタとの間に接続された第３スイッチング素子を有し、
前記第３スイッチング素子は、
起動する場合にオンとなり、動作中にはオフとなることにより動作中に前記キャパシタを前記ノードから切り離す
請求項２または３記載の電源回路。
【請求項５】
前記電源回路は、
一対の第２入力端子を有する切替用コンパレータと、
前記ノードと前記抵抗素子との間に接続された第４スイッチング素子と
を有し、
前記切替用コンパレータは、
前記一対の第２入力端子の一方の第２入力端子に前記ノードが接続されて前記参照電圧が入力され、他方の第２入力端子に、前記抵抗素子に前記第１電流が流れた場合の参照電圧より低い判定電圧が入力され、前記判定電圧に対する前記参照電圧の高低に応じて切り替わる判定信号を出力する
前記第４スイッチング素子は、
前記判定信号に応じて、前記判定電圧より前記参照電圧が高い場合にオン状態となり、前記判定電圧より前記参照電圧が低い場合にオフ状態となることにより起動する際に前記抵抗素子を前記ノードから切り離す
請求項２から４のいずれか一項記載の電源回路。
【請求項６】
前記電源回路は、
前記メインコンパレータの電圧差信号および前記切替用コンパレータの判定信号が入力され、前記第１スイッチング素子へ制御信号を出力する第１論理回路と、
前記切替用コンパレータの判定信号が入力され、前記第２スイッチング素子へ制御信号を出力する第２論理回路と
を有する請求項５記載の電源回路。
【請求項７】
前記出力電圧生成部は、
前記電圧差信号によりスイッチング動作する出力スイッチング素子と、
前記出力スイッチング素子にカソードが接続されるダイオードと、
一端が前記出力スイッチング素子に接続されるインダクタ素子と、
前記インダクタ素子の他端に接続され、前記出力電圧を生成する平滑キャパシタと
を有する請求項１から６のいずれか一項記載の電源回路。
【請求項８】
前記出力電圧生成部は、
電源に対して直列に接続された第１スイッチング素子および第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子との接続ノードに一端が接続されるインダクタ素子と、
前記インダクタ素子の他端に接続され、前記出力電圧を生成する平滑キャパシタと、
前記電圧差信号が入力され、前記電圧差信号に応じて前記第１スイッチング素子および前記第２スイッチング素子をスイッチング制御するタイミング回路と
を有する請求項１から６のいずれか一項記載の電源回路。
【請求項９】
出力電圧を出力する電源回路と、
前記出力電圧が給電される被給電回路と
を有し、
前記電源回路は、
参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、
前記電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、
前記出力電圧から前記入力電圧を生成する入力電圧生成部と、
参照電流を出力する電流出力部と、
前記参照電流により前記参照電圧を生成する抵抗素子と、
前記抵抗素子と並列に接続され、前記参照電流により充電されるキャパシタと
を有し、
前記電流出力部は、
起動する際の前記参照電流を、動作中の前記参照電流より小さくする
集積回路装置。
【請求項１０】
前記出力電圧生成部は、
前記電圧差信号によりスイッチング動作する出力スイッチング素子と、
前記出力スイッチング素子にカソードが接続されるダイオードと、
一端が前記出力スイッチング素子に接続されるインダクタ素子と、
前記インダクタ素子の他端に接続され、平滑キャパシタを接続可能な外部接続端子と
を有する請求項９記載の集積回路装置。
【請求項１１】
前記出力電圧生成部は、
電源に対して直列に接続された第１スイッチング素子および第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子との接続ノードに一端が接続されるインダクタ素子と、
前記インダクタ素子の他端に接続され、前記出力電圧を生成する平滑キャパシタと、
前記電圧差信号が入力され、前記電圧差信号に応じて前記第１スイッチング素子および前記第２スイッチング素子をスイッチング制御するタイミング回路と
を有する請求項９記載の集積回路装置。
【請求項１２】
複数の画素回路が二次元に配列され、各前記画素回路のアナログの画素信号を出力する画素アレイ部と、
前記アナログの画素信号をデジタルに変換するカラム回路と、
デジタルの前記画素信号をデジタル処理するデジタル処理部と、
デジタル処理されたデジタルの前記画素信号を出力する出力制御部と、
前記画素アレイ部、前記カラム回路、前記デジタル処理部および前記出力制御部のうちの少なくとも１個に出力電圧を出力する電源回路と
を有し、
前記電源回路は、
参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、
前記電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、
前記出力電圧から前記入力電圧を生成する入力電圧生成部と、
参照電流を出力する電流出力部と、
前記参照電流により前記参照電圧を生成する抵抗素子と、
前記抵抗素子と並列に接続され、前記参照電流により充電されるキャパシタと
を有し、
前記電流出力部は、
起動する際の前記参照電流を、動作中の前記参照電流より小さくする
固体撮像装置。
【請求項１３】
前記画素アレイ部および前記カラム回路に給電するための電源入力端子を有し、
前記電源回路は、
前記電源入力端子の入力電圧を降圧した出力電圧を、前記デジタル処理部および前記出力制御部へ供給する
請求項１２記載の固体撮像装置。
【請求項１４】
出力電圧を出力する電源回路と、
前記出力電圧が給電される被給電回路と
を有し、
前記電源回路は、
参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、
前記電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、
前記出力電圧から前記入力電圧を生成する入力電圧生成部と、
参照電流を出力する電流出力部と、
前記参照電流により前記参照電圧を生成する抵抗素子と、
前記抵抗素子と並列に接続され、前記参照電流により充電されるキャパシタと
を有し、
前記電流出力部は、
起動する際の前記参照電流を、動作中の前記参照電流より小さくする
電子機器。
【請求項１】
参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、
前記電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、
前記出力電圧から前記入力電圧を生成する入力電圧生成部と、
参照電流を出力する電流出力部と、
前記参照電流により前記参照電圧を生成する抵抗素子と、
前記抵抗素子と並列に接続され、前記参照電流により充電されるキャパシタと
を有し、
前記電流出力部は、
起動する際の前記参照電流を、動作中の前記参照電流より小さくする
電源回路。
【請求項２】
前記比較部は、
一対の第１入力端子を有するメインコンパレータを有し、
前記メインコンパレータは、
前記一対の第１入力端子の一方の第１入力端子に、前記電流出力部、前記抵抗素子および前記キャパシタが接続されるノードが接続されて前記参照電圧が入力され、他方の第１入力端子に前記入力電圧が入力され、前記参照電圧に対する前記入力電圧の高低に応じて変化する電圧差信号を出力し、
前記電流出力部は、
前記ノードへ第１参照電流を出力する第１電流源と、
前記第１参照電流より小さい第２参照電流を前記ノードへ出力する第２電流源と、
前記ノードと前記第２電流源との間に接続された第１スイッチング素子と
を有し、
前記第１スイッチング素子は、
前記電圧差信号に応じて、前記参照電圧より前記入力電圧が低い場合にオン状態となり、前記参照電圧より前記入力電圧が高い場合にオフ状態となることにより、前記参照電圧を制御する
請求項１記載の電源回路。
【請求項３】
前記電流出力部は、
前記ノードと前記第１電流源との間に接続された第２スイッチング素子を有し、
前記第２スイッチング素子は、
起動する際にオフ状態とされることにより、起動する際の前記参照電流を動作中の前記参照電流より小さくする
請求項２記載の電源回路。
【請求項４】
前記電源回路は、
前記ノードと前記キャパシタとの間に接続された第３スイッチング素子を有し、
前記第３スイッチング素子は、
起動する場合にオンとなり、動作中にはオフとなることにより動作中に前記キャパシタを前記ノードから切り離す
請求項２または３記載の電源回路。
【請求項５】
前記電源回路は、
一対の第２入力端子を有する切替用コンパレータと、
前記ノードと前記抵抗素子との間に接続された第４スイッチング素子と
を有し、
前記切替用コンパレータは、
前記一対の第２入力端子の一方の第２入力端子に前記ノードが接続されて前記参照電圧が入力され、他方の第２入力端子に、前記抵抗素子に前記第１電流が流れた場合の参照電圧より低い判定電圧が入力され、前記判定電圧に対する前記参照電圧の高低に応じて切り替わる判定信号を出力する
前記第４スイッチング素子は、
前記判定信号に応じて、前記判定電圧より前記参照電圧が高い場合にオン状態となり、前記判定電圧より前記参照電圧が低い場合にオフ状態となることにより起動する際に前記抵抗素子を前記ノードから切り離す
請求項２から４のいずれか一項記載の電源回路。
【請求項６】
前記電源回路は、
前記メインコンパレータの電圧差信号および前記切替用コンパレータの判定信号が入力され、前記第１スイッチング素子へ制御信号を出力する第１論理回路と、
前記切替用コンパレータの判定信号が入力され、前記第２スイッチング素子へ制御信号を出力する第２論理回路と
を有する請求項５記載の電源回路。
【請求項７】
前記出力電圧生成部は、
前記電圧差信号によりスイッチング動作する出力スイッチング素子と、
前記出力スイッチング素子にカソードが接続されるダイオードと、
一端が前記出力スイッチング素子に接続されるインダクタ素子と、
前記インダクタ素子の他端に接続され、前記出力電圧を生成する平滑キャパシタと
を有する請求項１から６のいずれか一項記載の電源回路。
【請求項８】
前記出力電圧生成部は、
電源に対して直列に接続された第１スイッチング素子および第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子との接続ノードに一端が接続されるインダクタ素子と、
前記インダクタ素子の他端に接続され、前記出力電圧を生成する平滑キャパシタと、
前記電圧差信号が入力され、前記電圧差信号に応じて前記第１スイッチング素子および前記第２スイッチング素子をスイッチング制御するタイミング回路と
を有する請求項１から６のいずれか一項記載の電源回路。
【請求項９】
出力電圧を出力する電源回路と、
前記出力電圧が給電される被給電回路と
を有し、
前記電源回路は、
参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、
前記電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、
前記出力電圧から前記入力電圧を生成する入力電圧生成部と、
参照電流を出力する電流出力部と、
前記参照電流により前記参照電圧を生成する抵抗素子と、
前記抵抗素子と並列に接続され、前記参照電流により充電されるキャパシタと
を有し、
前記電流出力部は、
起動する際の前記参照電流を、動作中の前記参照電流より小さくする
集積回路装置。
【請求項１０】
前記出力電圧生成部は、
前記電圧差信号によりスイッチング動作する出力スイッチング素子と、
前記出力スイッチング素子にカソードが接続されるダイオードと、
一端が前記出力スイッチング素子に接続されるインダクタ素子と、
前記インダクタ素子の他端に接続され、平滑キャパシタを接続可能な外部接続端子と
を有する請求項９記載の集積回路装置。
【請求項１１】
前記出力電圧生成部は、
電源に対して直列に接続された第１スイッチング素子および第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子との接続ノードに一端が接続されるインダクタ素子と、
前記インダクタ素子の他端に接続され、前記出力電圧を生成する平滑キャパシタと、
前記電圧差信号が入力され、前記電圧差信号に応じて前記第１スイッチング素子および前記第２スイッチング素子をスイッチング制御するタイミング回路と
を有する請求項９記載の集積回路装置。
【請求項１２】
複数の画素回路が二次元に配列され、各前記画素回路のアナログの画素信号を出力する画素アレイ部と、
前記アナログの画素信号をデジタルに変換するカラム回路と、
デジタルの前記画素信号をデジタル処理するデジタル処理部と、
デジタル処理されたデジタルの前記画素信号を出力する出力制御部と、
前記画素アレイ部、前記カラム回路、前記デジタル処理部および前記出力制御部のうちの少なくとも１個に出力電圧を出力する電源回路と
を有し、
前記電源回路は、
参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、
前記電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、
前記出力電圧から前記入力電圧を生成する入力電圧生成部と、
参照電流を出力する電流出力部と、
前記参照電流により前記参照電圧を生成する抵抗素子と、
前記抵抗素子と並列に接続され、前記参照電流により充電されるキャパシタと
を有し、
前記電流出力部は、
起動する際の前記参照電流を、動作中の前記参照電流より小さくする
固体撮像装置。
【請求項１３】
前記画素アレイ部および前記カラム回路に給電するための電源入力端子を有し、
前記電源回路は、
前記電源入力端子の入力電圧を降圧した出力電圧を、前記デジタル処理部および前記出力制御部へ供給する
請求項１２記載の固体撮像装置。
【請求項１４】
出力電圧を出力する電源回路と、
前記出力電圧が給電される被給電回路と
を有し、
前記電源回路は、
参照電圧と入力電圧とを比較して電圧差信号を出力する比較部と、
前記電圧差信号に基づいて出力電圧を生成する出力電圧生成部と、
前記出力電圧から前記入力電圧を生成する入力電圧生成部と、
参照電流を出力する電流出力部と、
前記参照電流により前記参照電圧を生成する抵抗素子と、
前記抵抗素子と並列に接続され、前記参照電流により充電されるキャパシタと
を有し、
前記電流出力部は、
起動する際の前記参照電流を、動作中の前記参照電流より小さくする
電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−２５０５５４（Ｐ２０１１−２５０５５４Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１２０１９８（Ｐ２０１０−１２０１９８）
【出願日】平成２２年５月２６日（２０１０．５．２６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２６日（２０１０．５．２６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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