電源回路
【課題】広範囲な入力電圧に対し効率低下を抑えつつ高力率を達成可能な電源回路を提供する。
【解決手段】実施形態によれば、電源回路は、第１のフライバックコンバータと、第２のフライバックコンバータと、制御回路１００とを含む。第１のフライバックコンバータは、第１のキャパシタＣ１に接続され、第１のスイッチトランジスタＱ１及び第１のトランスＴ１を含む。第２のフライバックコンバータは、第１のフライバックコンバータと並列に第１のキャパシタＣ１に接続され、第２のスイッチトランジスタＱ２及び第２のトランスＴ２を含む。制御回路１００は、第１のトランスＴ１のリセットを検出した後に第１のスイッチトランジスタＱ１をオンして、第１のスイッチトランジスタＱ１がオフし、かつ、第２のトランスＴ２のリセットを検出した後に第２のスイッチトランジスタＱ２をオンにする。
【解決手段】実施形態によれば、電源回路は、第１のフライバックコンバータと、第２のフライバックコンバータと、制御回路１００とを含む。第１のフライバックコンバータは、第１のキャパシタＣ１に接続され、第１のスイッチトランジスタＱ１及び第１のトランスＴ１を含む。第２のフライバックコンバータは、第１のフライバックコンバータと並列に第１のキャパシタＣ１に接続され、第２のスイッチトランジスタＱ２及び第２のトランスＴ２を含む。制御回路１００は、第１のトランスＴ１のリセットを検出した後に第１のスイッチトランジスタＱ１をオンして、第１のスイッチトランジスタＱ１がオフし、かつ、第２のトランスＴ２のリセットを検出した後に第２のスイッチトランジスタＱ２をオンにする。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、電源回路の力率改善と高効率化に関する。
【背景技術】
【０００２】
電源回路は、その用途次第では、広範囲な入力電圧を許容することが求められる。例えば、施設用ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）照明を駆動するための電源回路をワールドワイド対応させるためには、およそ９０Ｖから３０５Ｖまでの入力電圧を許容しなければならない。ここで、９０Ｖとは１００Ｖ系の最低電圧（１００Ｖ）に対して１０％のマージンを見込んで算出されており、３０５Ｖとは２００Ｖ系の最高電圧（２７７Ｖ）に対して１０％のマージンを見込んで算出されている。更に、電源高調波を抑制する観点から電源回路は高力率であることが要求される。また、電源回路の入出力間は絶縁されていることが安全上要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１８７８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、広範囲な入力電圧に対して効率低下を抑えつつ高力率を達成可能な電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態によれば、電源回路は、ブリッジダイオードと、低域通過型フィルタと、第１のフライバックコンバータと、第２のフライバックコンバータと、第２のキャパシタと、制御回路とを含む。ブリッジダイオードは、入力電圧を全波整流して出力する。低域通過型フィルタは、ブリッジダイオードの出力側に接続され、第１のキャパシタを含む。第１のフライバックコンバータは、第１のキャパシタに接続され、第１のスイッチトランジスタ及び第１のトランスを含む。第２のフライバックコンバータは、第１のフライバックコンバータと並列に第１のキャパシタに接続され、第２のスイッチトランジスタ及び第２のトランスを含む。第２のキャパシタは、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧を平滑化する。制御回路は、第１のトランスのリセットを検出した後に第１のスイッチトランジスタをオンして、第１のスイッチトランジスタがオフし、かつ、第２のトランスのリセットを検出した後に第２のスイッチトランジスタをオンにする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る電源回路を例示する図。
【図２】図１の電源回路におけるＦＥＴの動作例を説明するためのタイミングチャート。
【図３】図１の制御回路を例示する図。
【図４Ａ】図１の電源回路の動作例を説明するためのタイミングチャート。
【図４Ｂ】図１の電源回路の動作例を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態の説明が述べられる。
（第１の実施形態）
図１に示されるように、第１の実施形態に係る電源回路は、ブリッジダイオードＢＤ１と、インダクタＬ１，Ｌ２と、キャパシタＣ１と、ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ） Ｑ１，Ｑ２と、抵抗器Ｒｓ１，Ｒｓ２と、トランスＴ１，Ｔ２と、ダイオードＤ１，Ｄ２と、キャパシタＣ２と、定電流ＬＥＤ駆動回路１４０と、誤差増幅器１２０と、フォトカプラ１３０と、制御回路１００とを含む。図１の電源回路は、例えば、商用のＡＣ電源入力に接続され、照明用ＬＥＤのための駆動電流を生成する。
【０００８】
尚、以降の説明において、インダクタＬ１，Ｌ２及びキャパシタＣ１は、まとめて低域通過型フィルタと称されることがある。以降の説明において、ＦＥＴ Ｑ１、トランスＴ１及びダイオードＤ１は、まとめて第１のフライバックコンバータと称されることがある。以降の説明において、ＦＥＴ Ｑ２、トランスＴ２及びダイオードＤ２は、まとめて第２のフライバックコンバータと称されることがある。図１から明らかなように、第１のフライバックコンバータ及び第２のフライバックコンバータは並列接続される。
【０００９】
ブリッジダイオードＢＤ１の入力側は、商用のＡＣ電源入力に接続される。ブリッジダイオードＢＤ１の出力側は、低域通過型フィルタの入力側（インダクタＬ１，Ｌ２）に接続される。ブリッジダイオードＢＤ１は、入力電圧を全波整流し、低域通過型フィルタへ出力する。
【００１０】
低域通過型フィルタは、ＦＥＴ Ｑ１，Ｑ２のスイッチング電流が入力電流に重畳することを抑制し、直流成分を含む低周波成分を通過させる。低域通過型フィルタに含まれるキャパシタＣ１は、ＦＥＴ Ｑ１，Ｑ２のスイッチング電流によって充放電する。低域通過型フィルタの出力側は、第１のフライバックコンバータ及び第２のフライバックコンバータの入力側（トランスＴ１，Ｔ２）に接続される。
【００１１】
ＦＥＴ Ｑ１は、制御回路１００によってオンオフ制御されるスイッチングＦＥＴである。具体的には、ＦＥＴ Ｑ１のゲート電圧Ｖｇ１が制御回路１００によって生成され、当該ゲート電圧Ｖｇ１の値に応じてＦＥＴ Ｑ１はオンオフする。ＦＥＴ Ｑ１のドレイン端子は、トランスＴ１の一次側インダクタを介してキャパシタＣ１の第１の端子（高電位側端子）に接続される。ＦＥＴ Ｑ１のソース端子は、抵抗器Ｒｓ１を介してキャパシタＣ１の第２の端子（低電位側端子としての接地端子）に接続される。
【００１２】
ＦＥＴ Ｑ１がオンの期間において、トランスＴ１の一次側インダクタに電流Ｉｐ１が流れ、トランスＴ１のコアに励磁エネルギーが蓄積される。また、ＦＥＴ Ｑ１がオンの期間において、ダイオードＤ１がオフしているので、トランスＴ１の二次側インダクタには電流が殆ど流れない。
【００１３】
ＦＥＴ Ｑ１がオフの期間において、トランジスタＴ１の一次側インダクタには電流が殆ど流れない。また、ＦＥＴ Ｑ１がオフの期間において、ダイオードＤ１がオンしているので、トランスＴ１のコアに蓄積された励磁エネルギーが放出される。即ち、トランスＴ１の二次側インダクタ及びダイオードＤ１を介して電流Ｉｓ１が出力される。
【００１４】
トランスＴ１は、第１の巻線を含む。第１の巻線は、ＦＥＴ Ｑ１がオフの期間中にトランスＴ１のコアから励磁エネルギーが放出されきった状態（リセット）を検出するために利用される。具体的には、制御回路１００は、第１の巻線の端子電圧Ｖｓｂ１を監視し、ＦＥＴ Ｑ１をオンにするタイミングを決定する。
【００１５】
抵抗器Ｒｓ１の第１の端子はＦＥＴ Ｑ１のソース端子に接続され、抵抗器Ｒｓ１の第２の端子はキャパシタＣ１の第２の端子に接続される。抵抗器Ｒｓ１は、ＦＥＴ Ｑ１のスイッチング電流を第１の検出電圧（ＦＥＴ Ｑ１のソース電圧とも呼べる）Ｖｓ１に変換する。第１の検出電圧Ｖｓ１は、制御回路１００によって監視され、ＦＥＴ Ｑ１をオフにするタイミングを決定するために利用される。
【００１６】
ＦＥＴ Ｑ２は、制御回路１００によってオンオフ制御されるスイッチングＦＥＴである。具体的には、ＦＥＴ Ｑ２のゲート電圧Ｖｇ２が制御回路１００によって生成され、当該ゲート電圧Ｖｇ２の値に応じてＦＥＴ Ｑ２はオンオフする。但し、後述されるように、ＦＥＴ Ｑ２は、ＦＥＴ Ｑ１とは異なるタイミングでオンオフするように制御される。ＦＥＴ Ｑ２のドレイン端子は、トランスＴ２の一次側インダクタを介してキャパシタＣ１の第１の端子に接続される。ＦＥＴ Ｑ２のソース端子は、抵抗器Ｒｓ２を介してキャパシタＣ１の第２の端子に接続される。
【００１７】
ＦＥＴ Ｑ２がオンの期間において、トランスＴ２の一次側インダクタに電流Ｉｐ２が流れ、トランスＴ２のコアに励磁エネルギーが蓄積される。また、ＦＥＴ Ｑ２がオンの期間において、ダイオードＤ２がオフしているので、トランスＴ２の二次側インダクタには電流が殆ど流れない。
【００１８】
ＦＥＴ Ｑ２がオフの期間において、トランジスタＴ２の一次側インダクタには電流が殆ど流れない。また、ＦＥＴ Ｑ２がオフの期間において、ダイオードＤ２がオンしているので、トランスＴ２のコアに蓄積された励磁エネルギーが放出される。即ち、トランスＴ２の二次側インダクタ及びダイオードＤ２を介して電流Ｉｓ２が出力される。
【００１９】
トランスＴ２は、第２の巻線を含む。第２の巻線は、ＦＥＴ Ｑ２がオフの期間中にトランスＴ２のコアから励磁エネルギーが放出されきった状態（リセット）を検出するために利用される。具体的には、制御回路１００は、第２の巻線の端子電圧Ｖｓｂ２を監視し、ＦＥＴ Ｑ２をオンにするタイミングを決定する。
【００２０】
抵抗器Ｒｓ２の第１の端子はＦＥＴ Ｑ２のソース端子に接続され、抵抗器Ｒｓ２の第２の端子はキャパシタＣ１の第２の端子に接続される。抵抗器Ｒｓ２は、ＦＥＴ Ｑ２のスイッチング電流を第２の検出電圧（ＦＥＴ Ｑ２のソース電圧とも呼べる）Ｖｓ２に変換する。第２の検出電圧Ｖｓ２は、制御回路１００によって監視され、ＦＥＴ Ｑ２をオフにするタイミングを決定するために利用される。
【００２１】
キャパシタＣ２は、出力電流Ｉｓ１及び出力電流Ｉｓ２によって充放電される。キャパシタＣ２は、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧を平滑化し、定電流ＬＥＤ駆動回路１４０へ供給する。キャパシタＣ２は、キャパシタＣ１に比べて大きなキャパシタンスが必要であり、例えば電解コンデンサにより実現される。
【００２２】
定電流ＬＥＤ駆動回路１４０は、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧を用いて照明用ＬＥＤを駆動する。具体的には、定電流ＬＥＤ駆動回路１４０は、直流出力降圧型ＤＣ−ＤＣコンバータ、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御ＤＣ−ＤＣコンバータなどにより構成される。このため、照明用ＬＥＤを低損失に駆動できる。
【００２３】
尚、本実施形態の説明において、電源回路はＬＥＤ照明を駆動しているが、これに限らず種々の負荷を駆動してもよい。即ち、定電流ＬＥＤ駆動回路１４０は、任意の負荷駆動回路に置き換えられてもよい。
【００２４】
第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧は、誤差増幅器１２０、フォトカプラ１３０及び制御回路１００を含む負帰還ループによって定電圧制御される。
【００２５】
誤差増幅器１２０は、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧についての誤差電圧を増幅し、フィードバック信号をフォトカプラ１３０に供給する。
【００２６】
誤差増幅器１２０のゲイン帯域は、商用周波数（５０Ｈｚまたは６０Ｈｚ）の例えば１／１０以下に設定することが好ましい。誤差増幅器１２０のゲイン帯域がこのように設定されると、第１のフライバックコンバータ及び第２のフライバックコンバータは、キャパシタＣ１側から見て定抵抗動作することになる。従って、キャパシタＣ１のキャパシタンスが十分に小さく設定されれば、図１の電源回路は入力電流を直接的に制御する必要がない。即ち、図１の電源回路は、入力電圧波形に基づいて入力電流波形基準電圧を生成する必要がないので、広範囲な入力電圧に対しても待機電力を小さく設計できると共に高力率動作が可能である。
【００２７】
フォトカプラ１３０は、誤差増幅器１２０からのフィードバック信号を制御回路１００へと電気的に絶縁した状態で伝送する。フィードバック信号は、フィードバック電圧Ｖｅａとして制御回路１００に入力される。尚、フォトカプラ１３０は、電気信号を絶縁伝送可能な他の要素に置き換えられてもよい。制御回路１００は、フィードバック電圧Ｖｅａと前述の第１の検出電圧Ｖｓ１及び第２の検出電圧Ｖｓ２とに基づいてＦＥＴ Ｑ１，Ｑ２をオフするタイミングを制御する。係る制御によって、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧は定電圧化される。
【００２８】
制御回路１００は、電圧Ｖｓ１，Ｖｓ２，Ｖｓｂ１，Ｖｓｂ２，Ｖｅａに基づいて電圧Ｖｇ１，Ｖｇ２を生成し、ＦＥＴ Ｑ１，Ｑ２のオンオフを制御する。具体的には、制御回路１００は、第１のフライバックコンバータをマスターとして扱い、第２のフライバックコンバータをスレーブとして扱う。具体的には、制御回路１００は、トランスＴ１のリセットを検出することを条件にＦＥＴ Ｑ１をオンにする一方、トランスＴ２のリセットを検出し、かつ、ＦＥＴ Ｑ１がオフであることを条件にＦＥＴ Ｑ２をオンにする。
【００２９】
制御回路１００の詳細は図３に例示される。制御回路１００は、コンパレータ１０１と、Ｄフリップフロップ１０２と、ＲＳフリップフロップ１０３と、コンパレータ１０４と、Ｄフリップフロップ１０５と、コンパレータ１０６と、Ｄフリップフロップ１０７と、ＲＳフリップフロップ１０８と、コンパレータ１０９と、ＡＮＤゲート１１０とを含む。尚、Ｄフリップフロップ１０２，１０５，１０７はいずれもクリア入力付きである。
【００３０】
コンパレータ１０１は、トランスＴ１の第１の巻線の端子電圧Ｖｓｂ１と、リセット検出のための閾値電圧Ｖｔｈ（概ね０Ｖ）とを比較する。ＦＥＴ Ｑ１がオフの期間において、トランスＴ１のコアに蓄積された励磁エネルギーが電流Ｉｓ１として放出される。電流Ｉｓ１は時間の経過と共に減少し、端子電圧Ｖｓｂ１が降下し始める。端子電圧Ｖｓｂ１が閾値電圧Ｖｔｈよりも低くなる（即ち、トランスＴ１のリセットが検出される）と、コンパレータ１０１の出力信号はＬｏｗレベルからＨｉｇｈレベルへと遷移する。コンパレータ１０１の出力信号は、Ｄフリップフロップ１０２のＣＫ端子へと供給される。
【００３１】
コンパレータ１０１の出力信号がＬｏｗレベルからＨｉｇｈレベルへと遷移すると、Ｄフリップフロップ１０２は、Ｄ端子におけるＨｉｇｈレベルの入力信号を保持し、Ｑ端子より出力する。Ｄフリップフロップ１０２のＱ端子からのＨｉｇｈレベルの出力信号は、ＲＳフリップフロップ１０３のＳ端子へと供給される。更に、Ｄフリップフロップ１０２のＱ端子からのＨｉｇｈレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してＤフリップフロップ１０２のＣＬ端子へと供給される。この結果、Ｄフリップフロップ１０２はクリアされ、Ｑ端子からの出力信号はＬｏｗレベルへと戻る。
【００３２】
ＲＳフリップフロップ１０３は、Ｄフリップフロップ１０２のＱ端子からのＨｉｇｈレベルの出力信号によってセットされ、Ｑ端子よりＨｉｇｈレベルの出力信号（即ち、電圧Ｖｇ１）をＦＥＴ Ｑ１のゲート端子へと供給する。この結果、ＦＥＴ Ｑ１はオンする。
【００３３】
コンパレータ１０４は、第１の検出電圧Ｖｓ１と、二次側からのフィードバック電圧Ｖｅａとを比較する。ＦＥＴ Ｑ１がオンの期間において、トランスＴ１の一次側インダクタに電流Ｉｐ１が流れ、トランスＴ１のコアに励磁エネルギーが蓄積される。電流Ｉｐ１は時間の経過と共に増大し、第１の検出電圧Ｖｓ１もまた時間の経過と共に増大する。コンパレータ１０４の出力信号は、第１の検出電圧Ｖｓ１がフィードバック電圧Ｖｅａよりも高くなると、ＬｏｗレベルからＨｉｇｈレベルへと遷移する。コンパレータ１０４の出力信号は、ＲＳフリップフロップ１０３のＲ端子へと供給される。
【００３４】
ＲＳフリップフロップ１０３は、コンパレータ１０４のＨｉｇｈレベルの出力信号によってリセットされ、Ｑ端子よりＬｏｗレベルの出力信号（即ち、電圧Ｖｇ１）をＦＥＴ Ｑ１のゲート端子へと供給する。この結果、ＦＥＴ Ｑ１はオフする。同時に、ＲＳフリップフロップ１０３のＱバー端子（以降の説明において、Ｑバー端子とは、Ｑ端子の反転端子を指すものとする）からの出力信号は、ＬｏｗレベルからＨｉｇｈレベルへと遷移する。ＲＳフリップフロップ１０３の出力信号は、Ｄフリップフロップ１０５のＣＫ端子へと供給される。
【００３５】
ＲＳフリップフロップ１０３のＱバー端子からの出力信号がＬｏｗレベルからＨｉｇｈレベルへと遷移する（即ち、ＦＥＴ Ｑ１がオフする）と、Ｄフリップフロップ１０５は、Ｄ端子におけるＨｉｇｈレベルの入力信号を保持し、Ｑ端子より出力する。Ｄフリップフロップ１０５のＱ端子からのＨｉｇｈレベルの出力信号は、ＡＮＤゲート１１０の第１の入力端子へと供給される。更に、Ｄフリップフロップ１０５のＱ端子からのＨｉｇｈレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してＤフリップフロップ１０５のＣＬ端子へと供給される。この結果、Ｄフリップフロップ１０５はクリアされ、Ｑ端子からの出力信号はＬｏｗレベルへと戻る。
【００３６】
コンパレータ１０６は、トランスＴ２の第２の巻線の端子電圧Ｖｓｂ２と、閾値電圧Ｖｔｈとを比較する。ＦＥＴ Ｑ２がオフの期間において、トランスＴ２のコアに蓄積された励磁エネルギーが電流Ｉｓ２として放出される。電流Ｉｓ２は時間の経過と共に減少し、端子電圧Ｖｓｂ２が降下し始める。端子電圧Ｖｓｂ２が閾値電圧Ｖｔｈよりも低くなる（即ち、トランスＴ２のリセットが検出される）と、コンパレータ１０６の出力信号はＬｏｗレベルからＨｉｇｈレベルへと遷移する。コンパレータ１０６の出力信号は、ＡＮＤゲート１１０の第２入力端子へと供給される。
【００３７】
ＡＮＤゲート１１０は、第１の入力端子における入力信号と第２の入力端子における入力信号との論理積を演算し、演算結果を出力する。即ち、ＡＮＤゲート１１０の出力信号は、第１の入力端子及び第２の入力端子における入力信号がいずれもＨｉｇｈレベルになる（即ち、ＦＥＴ Ｑ１がオフし、かつ、トランスＴ２のリセットが検出される）と、ＬｏｗレベルからＨｉｇｈレベルへと遷移する。ＡＮＤゲート１１０の出力信号は、Ｄフリップフロップ１０７のＣＫ端子へと供給される。
【００３８】
ＡＮＤゲート１１０の出力信号がＬｏｗレベルからＨｉｇｈレベルへと遷移すると、Ｄフリップフロップ１０７は、Ｄ端子におけるＨｉｇｈレベルの入力信号を保持し、Ｑ端子より出力する。Ｄフリップフロップ１０７のＱ端子からのＨｉｇｈレベルの出力信号は、ＲＳフリップフロップ１０８のＳ端子へと供給される。更に、Ｄフリップフロップ１０７のＱ端子からのＨｉｇｈレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してＤフリップフロップ１０７のＣＬ端子へと供給される。この結果、Ｄフリップフロップ１０７はクリアされ、Ｑ端子からの出力信号はＬｏｗレベルへと戻る。
【００３９】
ＲＳフリップフロップ１０８は、Ｄフリップフロップ１０７のＱ端子からのＨｉｇｈレベルの出力信号によってセットされ、Ｑ端子よりＨｉｇｈレベルの出力信号（即ち、電圧Ｖｇ２）をＦＥＴ Ｑ２のゲート端子へと供給する。この結果、ＦＥＴ Ｑ２はオンする。
【００４０】
コンパレータ１０９は、第２の検出電圧Ｖｓ２と、二次側からのフィードバック電圧Ｖｅａとを比較する。ＦＥＴ Ｑ２がオンの期間において、トランスＴ２の一次側インダクタに電流Ｉｐ２が流れ、トランスＴ２のコアに励磁エネルギーが蓄積される。電流Ｉｐ２は時間の経過と共に増大し、第２の検出電圧Ｖｓ２もまた時間の経過と共に増大する。コンパレータ１０９の出力信号は、第２の検出電圧Ｖｓ２がフィードバック電圧Ｖｅａよりも高くなると、ＬｏｗレベルからＨｉｇｈレベルへと遷移する。コンパレータ１０９の出力信号は、ＲＳフリップフロップ１０８のＲ端子へと供給される。
【００４１】
ＲＳフリップフロップ１０８は、コンパレータ１０９のＨｉｇｈレベルの出力信号によってリセットされ、Ｑ端子よりＬｏｗレベルの出力信号（即ち、電圧Ｖｇ２）をＦＥＴ Ｑ２のゲート端子へと供給する。この結果、ＦＥＴ Ｑ２はオフする。
【００４２】
以下、図２を用いてＦＥＴ Ｑ１，Ｑ２の動作例が説明される。
第１の巻線の端子電圧Ｖｓｂ１が閾値電圧Ｖｔｈよりも低くなる時刻ｔ１において、制御回路１００のコンパレータ１０１はトランスＴ１のリセットを検出する。そして、制御回路１００のＲＳフリップフロップ１０３は、ＦＥＴ Ｑ１のゲート電圧Ｖｇ１をＨｉｇｈレベルにしてＦＥＴ Ｑ１をオンにする。
【００４３】
第２の検出電圧Ｖｓ２がフィードバック電圧Ｖｅａよりも高くなる時刻ｔ２において、制御回路１００のＲＳフリップフロップ１０８は、ＦＥＴ Ｑ２のゲート電圧Ｖｇ２をＬｏｗレベルにしてＦＥＴ Ｑ２をオフする。尚、ＦＥＴ Ｑ２をオフにする条件は、第２の検出電圧Ｖｓ２がフィードバック電圧Ｖｅａよりも高くなることであって、ＦＥＴ Ｑ１の動作には依存しない。
【００４４】
第１の検出電圧Ｖｓ１がフィードバック電圧Ｖｅａよりも高くなる時刻ｔ３において、制御回路１００のＲＳフリップフロップ１０３は、ＦＥＴ Ｑ１のゲート電圧Ｖｇ１をＬｏｗレベルにしてＦＥＴ Ｑ１をオフする。尚、ＦＥＴ Ｑ１をオフにする条件は、第１の検出電圧Ｖｓ１がフィードバック電圧Ｖｅａよりも高くなることであって、ＦＥＴ Ｑ２の動作には依存しない。
【００４５】
第２の巻線の端子電圧Ｖｓｂ２が閾値電圧Ｖｔｈよりも低くなる時刻ｔ４において、制御回路１００のコンパレータ１０６はトランスＴ２のリセットを検出する。更に、時刻ｔ４においてＦＥＴ Ｑ１はオフなので、ＦＥＴ Ｑ２をオンにするための条件が満たされている。従って、制御回路１００のＲＳフリップフロップ１０８は、ＦＥＴ Ｑ２のゲート電圧Ｖｇ２をＨｉｇｈレベルにしてＦＥＴ Ｑ２をオンにする。
【００４６】
制御回路１００は、以上のようにＦＥＴ Ｑ１，Ｑ２のオンオフ制御を繰り返す。従って、ＦＥＴ Ｑ１，Ｑ２のオンデューティ比の最大値が０．５以下に設定されれば、ＦＥＴ Ｑ１，Ｑ２は同時にオンすることなく交互にオンするので、マスタースレーブ動作が成立する。即ち、第１のフライバックコンバータ及び第２のフライバックコンバータは同相動作せずにデュアルフェーズ動作する。第１のフライバックコンバータ及び第２のフライバックコンバータがデュアルフェーズ動作すれば、キャパシタＣ１の充放電流量が軽減される。具体的には、第１のフライバックコンバータ及び第２のフライバックコンバータが同相動作する場合、或いは、単一のフライバックコンバータに置き換えられる場合に比べて、キャパシタＣ１の充放電流量は半分程度に軽減される。従って、このキャパシタＣ１のキャパシタンスを小さくすることができる。即ち、例えば９０Ｖから３０５Ｖまでの入力電圧に対してもブリッジダイオードＢＤ１の導通角を広くできるので、力率が改善する。
【００４７】
典型的には、トランスＴ１，Ｔ２は、図１の電源回路において許容される最低の入力電圧に対してＦＥＴ Ｑ１，Ｑ２のオンデューティ比が概ね０．５となるように設計される。係る設計によれば、ＦＥＴ Ｑ１のドレイン−ソース電圧Ｖｄｓ１、トランスＴ１の一次側電流Ｉｐ１、ＦＥＴ Ｑ２のドレイン−ソース電圧Ｖｄｓ２及びトランスＴ２の一次側電流Ｉｐ２は、図４Ａ及び図４Ｂに例示されるように変化する。
【００４８】
図４Ａは、図１の電源回路において許容される最低の入力電圧の適用時における、電圧Ｖｄｓ１，Ｖｄｓ２及び電流Ｉｐ１，Ｉｐ２の変化を例示している。一般に、入力電圧が低いほど電流Ｉｐ１，Ｉｐ２は大きくなるが、図４Ａから明らかなように、ＦＥＴ Ｑ１，Ｑ２は概ね１８０度の位相差を伴って交互にオンオフする。従って、キャパシタＣ１を充放電する電流ピーク値は抑えられる。
【００４９】
更に、図４Ｂは、図１の電源回路において許容される高入力電圧（最低の入力電圧に比べて高い入力電圧）の適用時における、電圧Ｖｄｓ１，Ｖｄｓ１及び電流Ｉｐ１，Ｉｐ２の変化を示している。高入力電圧の適用時には、ＦＥＴ Ｑ１，Ｑ２が共にオフとなる期間は生じるものの、共にオンとなる期間は生じない。従って、キャパシタＣ１を充放電する電流ピーク値は抑えられる。
【００５０】
以上説明したように、第１の実施形態に係る電源回路は、デュアルフェーズフライバックコンバータを採用し、広範囲の入力電圧に対して低域通過型フィルタのキャパシタＣ１を充放電する電流量を軽減している。従って、この電源回路によれば、広範囲の入力電圧に対して力率を改善できる。また、一般的な電源回路は力率改善回路及びトランス絶縁電源回路の２段構成であるが、本実施形態に係る電源回路はトランス絶縁電源回路の１段構成である。従って、本実施形態に係る電源回路は、損失を低減し、効率低下を抑制できる。また、この電源回路によれば、トランスＴ１，Ｔ２及びフォトカプラ１３０によって入出力間を電気的に絶縁できる。
【００５１】
尚、図１の電源回路において、例えばユーザが照明用ＬＥＤを調光すると、負荷を駆動するために必要とされる電流量が増減する。係る電流量が十分に小さい場合には、必ずしも２つのフライバックコンバータを動作させる必要はない。例えば、制御回路１００は、係る電流量が閾値未満であることを検出する場合にＦＥＴ Ｑ１，Ｑ２の一方をオフし続け、１つのフライバックコンバータのみを動作させてもよい。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
ＢＤ１・・・ブリッジダイオード
Ｌ１，Ｌ２・・・インダクタ
Ｃ１，Ｃ２・・・キャパシタ
Ｑ１，Ｑ２・・・ＦＥＴ
Ｒｓ１，Ｒｓ２・・・抵抗器
Ｔ１，Ｔ２・・・トランス
Ｄ１，Ｄ２・・・ダイオード
１００・・・制御回路
１０１，１０４，１０６，１０９・・・コンパレータ
１０２，１０５，１０７・・・Ｄフリップフロップ
１０３，１０８・・・ＲＳフリップフロップ
１１０・・・ＡＮＤゲート
１２０・・・誤差増幅器
１３０・・・フォトカプラ
１４０・・・定電流ＬＥＤ駆動回路
【技術分野】
【０００１】
実施形態は、電源回路の力率改善と高効率化に関する。
【背景技術】
【０００２】
電源回路は、その用途次第では、広範囲な入力電圧を許容することが求められる。例えば、施設用ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）照明を駆動するための電源回路をワールドワイド対応させるためには、およそ９０Ｖから３０５Ｖまでの入力電圧を許容しなければならない。ここで、９０Ｖとは１００Ｖ系の最低電圧（１００Ｖ）に対して１０％のマージンを見込んで算出されており、３０５Ｖとは２００Ｖ系の最高電圧（２７７Ｖ）に対して１０％のマージンを見込んで算出されている。更に、電源高調波を抑制する観点から電源回路は高力率であることが要求される。また、電源回路の入出力間は絶縁されていることが安全上要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１８７８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、広範囲な入力電圧に対して効率低下を抑えつつ高力率を達成可能な電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態によれば、電源回路は、ブリッジダイオードと、低域通過型フィルタと、第１のフライバックコンバータと、第２のフライバックコンバータと、第２のキャパシタと、制御回路とを含む。ブリッジダイオードは、入力電圧を全波整流して出力する。低域通過型フィルタは、ブリッジダイオードの出力側に接続され、第１のキャパシタを含む。第１のフライバックコンバータは、第１のキャパシタに接続され、第１のスイッチトランジスタ及び第１のトランスを含む。第２のフライバックコンバータは、第１のフライバックコンバータと並列に第１のキャパシタに接続され、第２のスイッチトランジスタ及び第２のトランスを含む。第２のキャパシタは、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧を平滑化する。制御回路は、第１のトランスのリセットを検出した後に第１のスイッチトランジスタをオンして、第１のスイッチトランジスタがオフし、かつ、第２のトランスのリセットを検出した後に第２のスイッチトランジスタをオンにする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る電源回路を例示する図。
【図２】図１の電源回路におけるＦＥＴの動作例を説明するためのタイミングチャート。
【図３】図１の制御回路を例示する図。
【図４Ａ】図１の電源回路の動作例を説明するためのタイミングチャート。
【図４Ｂ】図１の電源回路の動作例を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態の説明が述べられる。
（第１の実施形態）
図１に示されるように、第１の実施形態に係る電源回路は、ブリッジダイオードＢＤ１と、インダクタＬ１，Ｌ２と、キャパシタＣ１と、ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ） Ｑ１，Ｑ２と、抵抗器Ｒｓ１，Ｒｓ２と、トランスＴ１，Ｔ２と、ダイオードＤ１，Ｄ２と、キャパシタＣ２と、定電流ＬＥＤ駆動回路１４０と、誤差増幅器１２０と、フォトカプラ１３０と、制御回路１００とを含む。図１の電源回路は、例えば、商用のＡＣ電源入力に接続され、照明用ＬＥＤのための駆動電流を生成する。
【０００８】
尚、以降の説明において、インダクタＬ１，Ｌ２及びキャパシタＣ１は、まとめて低域通過型フィルタと称されることがある。以降の説明において、ＦＥＴ Ｑ１、トランスＴ１及びダイオードＤ１は、まとめて第１のフライバックコンバータと称されることがある。以降の説明において、ＦＥＴ Ｑ２、トランスＴ２及びダイオードＤ２は、まとめて第２のフライバックコンバータと称されることがある。図１から明らかなように、第１のフライバックコンバータ及び第２のフライバックコンバータは並列接続される。
【０００９】
ブリッジダイオードＢＤ１の入力側は、商用のＡＣ電源入力に接続される。ブリッジダイオードＢＤ１の出力側は、低域通過型フィルタの入力側（インダクタＬ１，Ｌ２）に接続される。ブリッジダイオードＢＤ１は、入力電圧を全波整流し、低域通過型フィルタへ出力する。
【００１０】
低域通過型フィルタは、ＦＥＴ Ｑ１，Ｑ２のスイッチング電流が入力電流に重畳することを抑制し、直流成分を含む低周波成分を通過させる。低域通過型フィルタに含まれるキャパシタＣ１は、ＦＥＴ Ｑ１，Ｑ２のスイッチング電流によって充放電する。低域通過型フィルタの出力側は、第１のフライバックコンバータ及び第２のフライバックコンバータの入力側（トランスＴ１，Ｔ２）に接続される。
【００１１】
ＦＥＴ Ｑ１は、制御回路１００によってオンオフ制御されるスイッチングＦＥＴである。具体的には、ＦＥＴ Ｑ１のゲート電圧Ｖｇ１が制御回路１００によって生成され、当該ゲート電圧Ｖｇ１の値に応じてＦＥＴ Ｑ１はオンオフする。ＦＥＴ Ｑ１のドレイン端子は、トランスＴ１の一次側インダクタを介してキャパシタＣ１の第１の端子（高電位側端子）に接続される。ＦＥＴ Ｑ１のソース端子は、抵抗器Ｒｓ１を介してキャパシタＣ１の第２の端子（低電位側端子としての接地端子）に接続される。
【００１２】
ＦＥＴ Ｑ１がオンの期間において、トランスＴ１の一次側インダクタに電流Ｉｐ１が流れ、トランスＴ１のコアに励磁エネルギーが蓄積される。また、ＦＥＴ Ｑ１がオンの期間において、ダイオードＤ１がオフしているので、トランスＴ１の二次側インダクタには電流が殆ど流れない。
【００１３】
ＦＥＴ Ｑ１がオフの期間において、トランジスタＴ１の一次側インダクタには電流が殆ど流れない。また、ＦＥＴ Ｑ１がオフの期間において、ダイオードＤ１がオンしているので、トランスＴ１のコアに蓄積された励磁エネルギーが放出される。即ち、トランスＴ１の二次側インダクタ及びダイオードＤ１を介して電流Ｉｓ１が出力される。
【００１４】
トランスＴ１は、第１の巻線を含む。第１の巻線は、ＦＥＴ Ｑ１がオフの期間中にトランスＴ１のコアから励磁エネルギーが放出されきった状態（リセット）を検出するために利用される。具体的には、制御回路１００は、第１の巻線の端子電圧Ｖｓｂ１を監視し、ＦＥＴ Ｑ１をオンにするタイミングを決定する。
【００１５】
抵抗器Ｒｓ１の第１の端子はＦＥＴ Ｑ１のソース端子に接続され、抵抗器Ｒｓ１の第２の端子はキャパシタＣ１の第２の端子に接続される。抵抗器Ｒｓ１は、ＦＥＴ Ｑ１のスイッチング電流を第１の検出電圧（ＦＥＴ Ｑ１のソース電圧とも呼べる）Ｖｓ１に変換する。第１の検出電圧Ｖｓ１は、制御回路１００によって監視され、ＦＥＴ Ｑ１をオフにするタイミングを決定するために利用される。
【００１６】
ＦＥＴ Ｑ２は、制御回路１００によってオンオフ制御されるスイッチングＦＥＴである。具体的には、ＦＥＴ Ｑ２のゲート電圧Ｖｇ２が制御回路１００によって生成され、当該ゲート電圧Ｖｇ２の値に応じてＦＥＴ Ｑ２はオンオフする。但し、後述されるように、ＦＥＴ Ｑ２は、ＦＥＴ Ｑ１とは異なるタイミングでオンオフするように制御される。ＦＥＴ Ｑ２のドレイン端子は、トランスＴ２の一次側インダクタを介してキャパシタＣ１の第１の端子に接続される。ＦＥＴ Ｑ２のソース端子は、抵抗器Ｒｓ２を介してキャパシタＣ１の第２の端子に接続される。
【００１７】
ＦＥＴ Ｑ２がオンの期間において、トランスＴ２の一次側インダクタに電流Ｉｐ２が流れ、トランスＴ２のコアに励磁エネルギーが蓄積される。また、ＦＥＴ Ｑ２がオンの期間において、ダイオードＤ２がオフしているので、トランスＴ２の二次側インダクタには電流が殆ど流れない。
【００１８】
ＦＥＴ Ｑ２がオフの期間において、トランジスタＴ２の一次側インダクタには電流が殆ど流れない。また、ＦＥＴ Ｑ２がオフの期間において、ダイオードＤ２がオンしているので、トランスＴ２のコアに蓄積された励磁エネルギーが放出される。即ち、トランスＴ２の二次側インダクタ及びダイオードＤ２を介して電流Ｉｓ２が出力される。
【００１９】
トランスＴ２は、第２の巻線を含む。第２の巻線は、ＦＥＴ Ｑ２がオフの期間中にトランスＴ２のコアから励磁エネルギーが放出されきった状態（リセット）を検出するために利用される。具体的には、制御回路１００は、第２の巻線の端子電圧Ｖｓｂ２を監視し、ＦＥＴ Ｑ２をオンにするタイミングを決定する。
【００２０】
抵抗器Ｒｓ２の第１の端子はＦＥＴ Ｑ２のソース端子に接続され、抵抗器Ｒｓ２の第２の端子はキャパシタＣ１の第２の端子に接続される。抵抗器Ｒｓ２は、ＦＥＴ Ｑ２のスイッチング電流を第２の検出電圧（ＦＥＴ Ｑ２のソース電圧とも呼べる）Ｖｓ２に変換する。第２の検出電圧Ｖｓ２は、制御回路１００によって監視され、ＦＥＴ Ｑ２をオフにするタイミングを決定するために利用される。
【００２１】
キャパシタＣ２は、出力電流Ｉｓ１及び出力電流Ｉｓ２によって充放電される。キャパシタＣ２は、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧を平滑化し、定電流ＬＥＤ駆動回路１４０へ供給する。キャパシタＣ２は、キャパシタＣ１に比べて大きなキャパシタンスが必要であり、例えば電解コンデンサにより実現される。
【００２２】
定電流ＬＥＤ駆動回路１４０は、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧を用いて照明用ＬＥＤを駆動する。具体的には、定電流ＬＥＤ駆動回路１４０は、直流出力降圧型ＤＣ−ＤＣコンバータ、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御ＤＣ−ＤＣコンバータなどにより構成される。このため、照明用ＬＥＤを低損失に駆動できる。
【００２３】
尚、本実施形態の説明において、電源回路はＬＥＤ照明を駆動しているが、これに限らず種々の負荷を駆動してもよい。即ち、定電流ＬＥＤ駆動回路１４０は、任意の負荷駆動回路に置き換えられてもよい。
【００２４】
第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧は、誤差増幅器１２０、フォトカプラ１３０及び制御回路１００を含む負帰還ループによって定電圧制御される。
【００２５】
誤差増幅器１２０は、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧についての誤差電圧を増幅し、フィードバック信号をフォトカプラ１３０に供給する。
【００２６】
誤差増幅器１２０のゲイン帯域は、商用周波数（５０Ｈｚまたは６０Ｈｚ）の例えば１／１０以下に設定することが好ましい。誤差増幅器１２０のゲイン帯域がこのように設定されると、第１のフライバックコンバータ及び第２のフライバックコンバータは、キャパシタＣ１側から見て定抵抗動作することになる。従って、キャパシタＣ１のキャパシタンスが十分に小さく設定されれば、図１の電源回路は入力電流を直接的に制御する必要がない。即ち、図１の電源回路は、入力電圧波形に基づいて入力電流波形基準電圧を生成する必要がないので、広範囲な入力電圧に対しても待機電力を小さく設計できると共に高力率動作が可能である。
【００２７】
フォトカプラ１３０は、誤差増幅器１２０からのフィードバック信号を制御回路１００へと電気的に絶縁した状態で伝送する。フィードバック信号は、フィードバック電圧Ｖｅａとして制御回路１００に入力される。尚、フォトカプラ１３０は、電気信号を絶縁伝送可能な他の要素に置き換えられてもよい。制御回路１００は、フィードバック電圧Ｖｅａと前述の第１の検出電圧Ｖｓ１及び第２の検出電圧Ｖｓ２とに基づいてＦＥＴ Ｑ１，Ｑ２をオフするタイミングを制御する。係る制御によって、第１のフライバックコンバータ及び第２のフライバックコンバータの出力電圧は定電圧化される。
【００２８】
制御回路１００は、電圧Ｖｓ１，Ｖｓ２，Ｖｓｂ１，Ｖｓｂ２，Ｖｅａに基づいて電圧Ｖｇ１，Ｖｇ２を生成し、ＦＥＴ Ｑ１，Ｑ２のオンオフを制御する。具体的には、制御回路１００は、第１のフライバックコンバータをマスターとして扱い、第２のフライバックコンバータをスレーブとして扱う。具体的には、制御回路１００は、トランスＴ１のリセットを検出することを条件にＦＥＴ Ｑ１をオンにする一方、トランスＴ２のリセットを検出し、かつ、ＦＥＴ Ｑ１がオフであることを条件にＦＥＴ Ｑ２をオンにする。
【００２９】
制御回路１００の詳細は図３に例示される。制御回路１００は、コンパレータ１０１と、Ｄフリップフロップ１０２と、ＲＳフリップフロップ１０３と、コンパレータ１０４と、Ｄフリップフロップ１０５と、コンパレータ１０６と、Ｄフリップフロップ１０７と、ＲＳフリップフロップ１０８と、コンパレータ１０９と、ＡＮＤゲート１１０とを含む。尚、Ｄフリップフロップ１０２，１０５，１０７はいずれもクリア入力付きである。
【００３０】
コンパレータ１０１は、トランスＴ１の第１の巻線の端子電圧Ｖｓｂ１と、リセット検出のための閾値電圧Ｖｔｈ（概ね０Ｖ）とを比較する。ＦＥＴ Ｑ１がオフの期間において、トランスＴ１のコアに蓄積された励磁エネルギーが電流Ｉｓ１として放出される。電流Ｉｓ１は時間の経過と共に減少し、端子電圧Ｖｓｂ１が降下し始める。端子電圧Ｖｓｂ１が閾値電圧Ｖｔｈよりも低くなる（即ち、トランスＴ１のリセットが検出される）と、コンパレータ１０１の出力信号はＬｏｗレベルからＨｉｇｈレベルへと遷移する。コンパレータ１０１の出力信号は、Ｄフリップフロップ１０２のＣＫ端子へと供給される。
【００３１】
コンパレータ１０１の出力信号がＬｏｗレベルからＨｉｇｈレベルへと遷移すると、Ｄフリップフロップ１０２は、Ｄ端子におけるＨｉｇｈレベルの入力信号を保持し、Ｑ端子より出力する。Ｄフリップフロップ１０２のＱ端子からのＨｉｇｈレベルの出力信号は、ＲＳフリップフロップ１０３のＳ端子へと供給される。更に、Ｄフリップフロップ１０２のＱ端子からのＨｉｇｈレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してＤフリップフロップ１０２のＣＬ端子へと供給される。この結果、Ｄフリップフロップ１０２はクリアされ、Ｑ端子からの出力信号はＬｏｗレベルへと戻る。
【００３２】
ＲＳフリップフロップ１０３は、Ｄフリップフロップ１０２のＱ端子からのＨｉｇｈレベルの出力信号によってセットされ、Ｑ端子よりＨｉｇｈレベルの出力信号（即ち、電圧Ｖｇ１）をＦＥＴ Ｑ１のゲート端子へと供給する。この結果、ＦＥＴ Ｑ１はオンする。
【００３３】
コンパレータ１０４は、第１の検出電圧Ｖｓ１と、二次側からのフィードバック電圧Ｖｅａとを比較する。ＦＥＴ Ｑ１がオンの期間において、トランスＴ１の一次側インダクタに電流Ｉｐ１が流れ、トランスＴ１のコアに励磁エネルギーが蓄積される。電流Ｉｐ１は時間の経過と共に増大し、第１の検出電圧Ｖｓ１もまた時間の経過と共に増大する。コンパレータ１０４の出力信号は、第１の検出電圧Ｖｓ１がフィードバック電圧Ｖｅａよりも高くなると、ＬｏｗレベルからＨｉｇｈレベルへと遷移する。コンパレータ１０４の出力信号は、ＲＳフリップフロップ１０３のＲ端子へと供給される。
【００３４】
ＲＳフリップフロップ１０３は、コンパレータ１０４のＨｉｇｈレベルの出力信号によってリセットされ、Ｑ端子よりＬｏｗレベルの出力信号（即ち、電圧Ｖｇ１）をＦＥＴ Ｑ１のゲート端子へと供給する。この結果、ＦＥＴ Ｑ１はオフする。同時に、ＲＳフリップフロップ１０３のＱバー端子（以降の説明において、Ｑバー端子とは、Ｑ端子の反転端子を指すものとする）からの出力信号は、ＬｏｗレベルからＨｉｇｈレベルへと遷移する。ＲＳフリップフロップ１０３の出力信号は、Ｄフリップフロップ１０５のＣＫ端子へと供給される。
【００３５】
ＲＳフリップフロップ１０３のＱバー端子からの出力信号がＬｏｗレベルからＨｉｇｈレベルへと遷移する（即ち、ＦＥＴ Ｑ１がオフする）と、Ｄフリップフロップ１０５は、Ｄ端子におけるＨｉｇｈレベルの入力信号を保持し、Ｑ端子より出力する。Ｄフリップフロップ１０５のＱ端子からのＨｉｇｈレベルの出力信号は、ＡＮＤゲート１１０の第１の入力端子へと供給される。更に、Ｄフリップフロップ１０５のＱ端子からのＨｉｇｈレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してＤフリップフロップ１０５のＣＬ端子へと供給される。この結果、Ｄフリップフロップ１０５はクリアされ、Ｑ端子からの出力信号はＬｏｗレベルへと戻る。
【００３６】
コンパレータ１０６は、トランスＴ２の第２の巻線の端子電圧Ｖｓｂ２と、閾値電圧Ｖｔｈとを比較する。ＦＥＴ Ｑ２がオフの期間において、トランスＴ２のコアに蓄積された励磁エネルギーが電流Ｉｓ２として放出される。電流Ｉｓ２は時間の経過と共に減少し、端子電圧Ｖｓｂ２が降下し始める。端子電圧Ｖｓｂ２が閾値電圧Ｖｔｈよりも低くなる（即ち、トランスＴ２のリセットが検出される）と、コンパレータ１０６の出力信号はＬｏｗレベルからＨｉｇｈレベルへと遷移する。コンパレータ１０６の出力信号は、ＡＮＤゲート１１０の第２入力端子へと供給される。
【００３７】
ＡＮＤゲート１１０は、第１の入力端子における入力信号と第２の入力端子における入力信号との論理積を演算し、演算結果を出力する。即ち、ＡＮＤゲート１１０の出力信号は、第１の入力端子及び第２の入力端子における入力信号がいずれもＨｉｇｈレベルになる（即ち、ＦＥＴ Ｑ１がオフし、かつ、トランスＴ２のリセットが検出される）と、ＬｏｗレベルからＨｉｇｈレベルへと遷移する。ＡＮＤゲート１１０の出力信号は、Ｄフリップフロップ１０７のＣＫ端子へと供給される。
【００３８】
ＡＮＤゲート１１０の出力信号がＬｏｗレベルからＨｉｇｈレベルへと遷移すると、Ｄフリップフロップ１０７は、Ｄ端子におけるＨｉｇｈレベルの入力信号を保持し、Ｑ端子より出力する。Ｄフリップフロップ１０７のＱ端子からのＨｉｇｈレベルの出力信号は、ＲＳフリップフロップ１０８のＳ端子へと供給される。更に、Ｄフリップフロップ１０７のＱ端子からのＨｉｇｈレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してＤフリップフロップ１０７のＣＬ端子へと供給される。この結果、Ｄフリップフロップ１０７はクリアされ、Ｑ端子からの出力信号はＬｏｗレベルへと戻る。
【００３９】
ＲＳフリップフロップ１０８は、Ｄフリップフロップ１０７のＱ端子からのＨｉｇｈレベルの出力信号によってセットされ、Ｑ端子よりＨｉｇｈレベルの出力信号（即ち、電圧Ｖｇ２）をＦＥＴ Ｑ２のゲート端子へと供給する。この結果、ＦＥＴ Ｑ２はオンする。
【００４０】
コンパレータ１０９は、第２の検出電圧Ｖｓ２と、二次側からのフィードバック電圧Ｖｅａとを比較する。ＦＥＴ Ｑ２がオンの期間において、トランスＴ２の一次側インダクタに電流Ｉｐ２が流れ、トランスＴ２のコアに励磁エネルギーが蓄積される。電流Ｉｐ２は時間の経過と共に増大し、第２の検出電圧Ｖｓ２もまた時間の経過と共に増大する。コンパレータ１０９の出力信号は、第２の検出電圧Ｖｓ２がフィードバック電圧Ｖｅａよりも高くなると、ＬｏｗレベルからＨｉｇｈレベルへと遷移する。コンパレータ１０９の出力信号は、ＲＳフリップフロップ１０８のＲ端子へと供給される。
【００４１】
ＲＳフリップフロップ１０８は、コンパレータ１０９のＨｉｇｈレベルの出力信号によってリセットされ、Ｑ端子よりＬｏｗレベルの出力信号（即ち、電圧Ｖｇ２）をＦＥＴ Ｑ２のゲート端子へと供給する。この結果、ＦＥＴ Ｑ２はオフする。
【００４２】
以下、図２を用いてＦＥＴ Ｑ１，Ｑ２の動作例が説明される。
第１の巻線の端子電圧Ｖｓｂ１が閾値電圧Ｖｔｈよりも低くなる時刻ｔ１において、制御回路１００のコンパレータ１０１はトランスＴ１のリセットを検出する。そして、制御回路１００のＲＳフリップフロップ１０３は、ＦＥＴ Ｑ１のゲート電圧Ｖｇ１をＨｉｇｈレベルにしてＦＥＴ Ｑ１をオンにする。
【００４３】
第２の検出電圧Ｖｓ２がフィードバック電圧Ｖｅａよりも高くなる時刻ｔ２において、制御回路１００のＲＳフリップフロップ１０８は、ＦＥＴ Ｑ２のゲート電圧Ｖｇ２をＬｏｗレベルにしてＦＥＴ Ｑ２をオフする。尚、ＦＥＴ Ｑ２をオフにする条件は、第２の検出電圧Ｖｓ２がフィードバック電圧Ｖｅａよりも高くなることであって、ＦＥＴ Ｑ１の動作には依存しない。
【００４４】
第１の検出電圧Ｖｓ１がフィードバック電圧Ｖｅａよりも高くなる時刻ｔ３において、制御回路１００のＲＳフリップフロップ１０３は、ＦＥＴ Ｑ１のゲート電圧Ｖｇ１をＬｏｗレベルにしてＦＥＴ Ｑ１をオフする。尚、ＦＥＴ Ｑ１をオフにする条件は、第１の検出電圧Ｖｓ１がフィードバック電圧Ｖｅａよりも高くなることであって、ＦＥＴ Ｑ２の動作には依存しない。
【００４５】
第２の巻線の端子電圧Ｖｓｂ２が閾値電圧Ｖｔｈよりも低くなる時刻ｔ４において、制御回路１００のコンパレータ１０６はトランスＴ２のリセットを検出する。更に、時刻ｔ４においてＦＥＴ Ｑ１はオフなので、ＦＥＴ Ｑ２をオンにするための条件が満たされている。従って、制御回路１００のＲＳフリップフロップ１０８は、ＦＥＴ Ｑ２のゲート電圧Ｖｇ２をＨｉｇｈレベルにしてＦＥＴ Ｑ２をオンにする。
【００４６】
制御回路１００は、以上のようにＦＥＴ Ｑ１，Ｑ２のオンオフ制御を繰り返す。従って、ＦＥＴ Ｑ１，Ｑ２のオンデューティ比の最大値が０．５以下に設定されれば、ＦＥＴ Ｑ１，Ｑ２は同時にオンすることなく交互にオンするので、マスタースレーブ動作が成立する。即ち、第１のフライバックコンバータ及び第２のフライバックコンバータは同相動作せずにデュアルフェーズ動作する。第１のフライバックコンバータ及び第２のフライバックコンバータがデュアルフェーズ動作すれば、キャパシタＣ１の充放電流量が軽減される。具体的には、第１のフライバックコンバータ及び第２のフライバックコンバータが同相動作する場合、或いは、単一のフライバックコンバータに置き換えられる場合に比べて、キャパシタＣ１の充放電流量は半分程度に軽減される。従って、このキャパシタＣ１のキャパシタンスを小さくすることができる。即ち、例えば９０Ｖから３０５Ｖまでの入力電圧に対してもブリッジダイオードＢＤ１の導通角を広くできるので、力率が改善する。
【００４７】
典型的には、トランスＴ１，Ｔ２は、図１の電源回路において許容される最低の入力電圧に対してＦＥＴ Ｑ１，Ｑ２のオンデューティ比が概ね０．５となるように設計される。係る設計によれば、ＦＥＴ Ｑ１のドレイン−ソース電圧Ｖｄｓ１、トランスＴ１の一次側電流Ｉｐ１、ＦＥＴ Ｑ２のドレイン−ソース電圧Ｖｄｓ２及びトランスＴ２の一次側電流Ｉｐ２は、図４Ａ及び図４Ｂに例示されるように変化する。
【００４８】
図４Ａは、図１の電源回路において許容される最低の入力電圧の適用時における、電圧Ｖｄｓ１，Ｖｄｓ２及び電流Ｉｐ１，Ｉｐ２の変化を例示している。一般に、入力電圧が低いほど電流Ｉｐ１，Ｉｐ２は大きくなるが、図４Ａから明らかなように、ＦＥＴ Ｑ１，Ｑ２は概ね１８０度の位相差を伴って交互にオンオフする。従って、キャパシタＣ１を充放電する電流ピーク値は抑えられる。
【００４９】
更に、図４Ｂは、図１の電源回路において許容される高入力電圧（最低の入力電圧に比べて高い入力電圧）の適用時における、電圧Ｖｄｓ１，Ｖｄｓ１及び電流Ｉｐ１，Ｉｐ２の変化を示している。高入力電圧の適用時には、ＦＥＴ Ｑ１，Ｑ２が共にオフとなる期間は生じるものの、共にオンとなる期間は生じない。従って、キャパシタＣ１を充放電する電流ピーク値は抑えられる。
【００５０】
以上説明したように、第１の実施形態に係る電源回路は、デュアルフェーズフライバックコンバータを採用し、広範囲の入力電圧に対して低域通過型フィルタのキャパシタＣ１を充放電する電流量を軽減している。従って、この電源回路によれば、広範囲の入力電圧に対して力率を改善できる。また、一般的な電源回路は力率改善回路及びトランス絶縁電源回路の２段構成であるが、本実施形態に係る電源回路はトランス絶縁電源回路の１段構成である。従って、本実施形態に係る電源回路は、損失を低減し、効率低下を抑制できる。また、この電源回路によれば、トランスＴ１，Ｔ２及びフォトカプラ１３０によって入出力間を電気的に絶縁できる。
【００５１】
尚、図１の電源回路において、例えばユーザが照明用ＬＥＤを調光すると、負荷を駆動するために必要とされる電流量が増減する。係る電流量が十分に小さい場合には、必ずしも２つのフライバックコンバータを動作させる必要はない。例えば、制御回路１００は、係る電流量が閾値未満であることを検出する場合にＦＥＴ Ｑ１，Ｑ２の一方をオフし続け、１つのフライバックコンバータのみを動作させてもよい。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
ＢＤ１・・・ブリッジダイオード
Ｌ１，Ｌ２・・・インダクタ
Ｃ１，Ｃ２・・・キャパシタ
Ｑ１，Ｑ２・・・ＦＥＴ
Ｒｓ１，Ｒｓ２・・・抵抗器
Ｔ１，Ｔ２・・・トランス
Ｄ１，Ｄ２・・・ダイオード
１００・・・制御回路
１０１，１０４，１０６，１０９・・・コンパレータ
１０２，１０５，１０７・・・Ｄフリップフロップ
１０３，１０８・・・ＲＳフリップフロップ
１１０・・・ＡＮＤゲート
１２０・・・誤差増幅器
１３０・・・フォトカプラ
１４０・・・定電流ＬＥＤ駆動回路
【特許請求の範囲】
【請求項１】
入力電圧を全波整流して出力するブリッジダイオードと、
前記ブリッジダイオードの出力側に接続され、第１のキャパシタを含む低域通過型フィルタと、
前記第１のキャパシタに接続され、第１のスイッチトランジスタ及び第１のトランスを含む第１のフライバックコンバータと、
前記第１のフライバックコンバータと並列に前記第１のキャパシタに接続され、第２のスイッチトランジスタ及び第２のトランスを含む第２のフライバックコンバータと、
前記第１のフライバックコンバータ及び前記第２のフライバックコンバータの出力電圧を平滑化する第２のキャパシタと、
前記第１のトランスのリセットを検出した後に前記第１のスイッチトランジスタをオンにして、前記第１のスイッチトランジスタがオフし、かつ、前記第２のトランスのリセットを検出した後に、前記第２のスイッチトランジスタをオンにする制御回路と
を具備する電源回路。
【請求項２】
前記第１のスイッチトランジスタのスイッチング電流を電流−電圧変換し、第１の検出電圧を得る第１の抵抗器と、
前記第２のスイッチトランジスタのスイッチング電流を電流−電圧変換し、第２の検出電圧を得る第２の抵抗器と
を具備し、
前記制御回路は、前記出力電圧についての誤差電圧がフィードバックされたフィードバック電圧に比べて前記第１の検出電圧が高くなった後に前記第１のスイッチトランジスタをオフして、前記フィードバック電圧に比べて前記第２の検出電圧が低くなった後に前記第２のスイッチトランジスタをオフにする、
請求項１の電源回路。
【請求項３】
前記出力電圧は、負荷を駆動するための負荷駆動回路に供給され、
前記制御回路は、前記負荷を駆動するために必要とされる電流量が閾値未満であることを検出する場合に、前記第１のスイッチトランジスタ及び前記第２のスイッチトランジスタの一方をオフにし続ける、
請求項１の電源回路。
【請求項１】
入力電圧を全波整流して出力するブリッジダイオードと、
前記ブリッジダイオードの出力側に接続され、第１のキャパシタを含む低域通過型フィルタと、
前記第１のキャパシタに接続され、第１のスイッチトランジスタ及び第１のトランスを含む第１のフライバックコンバータと、
前記第１のフライバックコンバータと並列に前記第１のキャパシタに接続され、第２のスイッチトランジスタ及び第２のトランスを含む第２のフライバックコンバータと、
前記第１のフライバックコンバータ及び前記第２のフライバックコンバータの出力電圧を平滑化する第２のキャパシタと、
前記第１のトランスのリセットを検出した後に前記第１のスイッチトランジスタをオンにして、前記第１のスイッチトランジスタがオフし、かつ、前記第２のトランスのリセットを検出した後に、前記第２のスイッチトランジスタをオンにする制御回路と
を具備する電源回路。
【請求項２】
前記第１のスイッチトランジスタのスイッチング電流を電流−電圧変換し、第１の検出電圧を得る第１の抵抗器と、
前記第２のスイッチトランジスタのスイッチング電流を電流−電圧変換し、第２の検出電圧を得る第２の抵抗器と
を具備し、
前記制御回路は、前記出力電圧についての誤差電圧がフィードバックされたフィードバック電圧に比べて前記第１の検出電圧が高くなった後に前記第１のスイッチトランジスタをオフして、前記フィードバック電圧に比べて前記第２の検出電圧が低くなった後に前記第２のスイッチトランジスタをオフにする、
請求項１の電源回路。
【請求項３】
前記出力電圧は、負荷を駆動するための負荷駆動回路に供給され、
前記制御回路は、前記負荷を駆動するために必要とされる電流量が閾値未満であることを検出する場合に、前記第１のスイッチトランジスタ及び前記第２のスイッチトランジスタの一方をオフにし続ける、
請求項１の電源回路。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【公開番号】特開２０１３−５１８６０（Ｐ２０１３−５１８６０Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８９８３２（Ｐ２０１１−１８９８３２）
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（３９００１０３０８）東芝デジタルメディアエンジニアリング株式会社 (192)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（３９００１０３０８）東芝デジタルメディアエンジニアリング株式会社 (192)
【Ｆターム（参考）】
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