電源回路
【課題】起動時や低電圧動作時の出力挙動を改善することが可能な電源回路を提供する。
【解決手段】電源回路１は、入力電圧ＶＩＮの印加端と出力電圧ＶＲＥＧの印加端との間に接続された出力トランジスタＰ１と、出力電圧ＶＲＥＧに応じた帰還電圧ＶＦＢと所定の基準電圧ＶＢとの差分を増幅して誤差電圧Ｖａを生成する誤差増幅部Ｘ１と、入力電圧ＶＩＮの印加端と出力トランジスタＰ１のゲートとの間に接続された抵抗部Ｘ２と、誤差電圧Ｖａに応じて抵抗部Ｘ２に流れる電流Ｉａの電流値を制御する電流制御部Ｘ３と、誤差電圧Ｖａに応じて抵抗部Ｘ２の抵抗値を制御する抵抗制御部Ｘ４と、を有する。
【解決手段】電源回路１は、入力電圧ＶＩＮの印加端と出力電圧ＶＲＥＧの印加端との間に接続された出力トランジスタＰ１と、出力電圧ＶＲＥＧに応じた帰還電圧ＶＦＢと所定の基準電圧ＶＢとの差分を増幅して誤差電圧Ｖａを生成する誤差増幅部Ｘ１と、入力電圧ＶＩＮの印加端と出力トランジスタＰ１のゲートとの間に接続された抵抗部Ｘ２と、誤差電圧Ｖａに応じて抵抗部Ｘ２に流れる電流Ｉａの電流値を制御する電流制御部Ｘ３と、誤差電圧Ｖａに応じて抵抗部Ｘ２の抵抗値を制御する抵抗制御部Ｘ４と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関するものである。
【背景技術】
【０００２】
従来より、入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタの導通度（オン抵抗値）を制御することで入力電圧から所望の出力電圧を生成するシリーズレギュレータが知られている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９５８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のシリーズレギュレータでは、入力電圧が定常値よりも低い状態において、出力トランジスタのゲート・ソース間電圧を十分に高めることができなくなるおそれがあった。そのため、シリーズレギュレータの起動時においては、出力電圧の立ち上がり速度が遅いという問題があり、また、シリーズレギュレータの低電圧動作時においては、出力電流の増大に伴って出力電圧が大きく低下するという問題があった。
【０００６】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、起動時や低電圧動作時の出力挙動を改善することが可能な電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る電源回路は、入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタと、前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差電圧を生成する誤差増幅部と、前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された抵抗部と、前記誤差電圧に応じて前記抵抗部に流れる電流の電流値を制御する電流制御部と、前記誤差電圧に応じて前記抵抗部の抵抗値を制御する抵抗制御部と、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る電源回路において、前記出力トランジスタは、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］である構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成る電源回路において、前記誤差増幅部は、前記帰還電圧と前記基準電圧との差分が大きいほど前記誤差電圧の電圧値を高くし、前記電流制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部に流れる電流の電流値を大きくし、前記抵抗制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部の抵抗値を高くする構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成る電源回路において、前記抵抗部は、ゲートとドレインがいずれも前記出力トランジスタのゲートに接続された第１ＰＭＯＳＦＥＴと；ソースが前記入力電圧の印加端に接続されて、ドレインが前記第１ＰＭＯＳＦＥＴのソースに接続された第２ＰＭＯＳＦＥＴと；を含み、前記抵抗制御部は、前記第２ＰＭＯＳＦＥＴのゲート電圧を制御する構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成る電源回路において、前記誤差増幅部は、前記入力電圧よりも低い電源電圧の供給を受けて動作する構成（第５の構成）にするとよい。
【００１２】
また、上記第５の構成から成る電源回路において、前記電流制御部は、ゲートが前記誤差電圧の印加端に接続されて、ソースが接地端に接続された第１ＮＭＯＳＦＥＴと；ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが前記出力トランジスタのゲートに接続された第２ＮＭＯＳＦＥＴと；を含む構成（第６の構成）にするとよい。
【００１３】
また、上記第６の構成から成る電源回路において、前記抵抗制御部は、ゲートが前記誤差電圧の印加端に接続されて、ドレインが接地端に接続された第３ＰＭＯＳＦＥＴと；第１端が前記第３ＰＭＯＳＦＥＴのソースに接続された第１抵抗と；ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１抵抗の第２端に接続されて、ドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続された第３ＮＭＯＳＦＥＴと；前記入力電圧の印加端と前記第２ＰＭＯＳＦＥＴのゲートとの間に接続された第２抵抗と；を含む構成（第７の構成）にするとよい。
【００１４】
また、上記第７の構成から成る電源回路は、前記入力電圧が立ち上がるときに前記入力電圧の印加端と前記出力トランジスタのゲートとの間を導通するプルアップ部を有する構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成る電源回路において、前記プルアップ部は、前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された第４ＰＭＯＳＦＥＴと；前記入力電圧の印加端と前記第４ＰＭＯＳＦＥＴのゲートとの間に接続された第３抵抗と；前記第４ＰＭＯＳＦＥＴのゲートと接地端との間に接続されたキャパシタと；アノードが前記第４ＰＭＯＳＦＥＴのゲートに接続されて、カソードが前記入力電圧の印加端に接続されたツェナダイオードと；を含む構成（第９の構成）にするとよい。
【発明の効果】
【００１６】
本発明に係る電源回路であれば、起動時や低電圧動作時の出力挙動を改善することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】電源回路の第１実施形態を示す回路図
【図２】電源回路の入出力特性図
【図３】電源回路の第２実施形態を示す回路図
【図４】起動時における出力電圧ＶＲＥＧの出力挙動を示す図
【図５】低電圧動作時における出力電圧ＶＲＥＧの出力挙動を示す図
【図６】スタンバイ時における出力電圧ＶＲＥＧの異常出力を示す図
【図７】電源回路の第３実施形態を示す回路図
【図８】スタンバイ時における出力電圧ＶＲＥＧの正常出力を示す図
【発明を実施するための形態】
【００１８】
＜第１実施形態＞
図１は、電源回路の第１実施形態を示す回路図である。第１実施形態の電源回路１は、入力電圧ＶＩＮ（例えば１２Ｖ）を降圧して出力電圧ＶＲＥＧ（例えば５Ｖ）を生成するシリーズレギュレータであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ４と、抵抗Ｒ１及びＲ２と、キャパシタＣ１及びＣ２と、ツェナダイオードＤ１と、電流源ＣＳ１と、を有する。なお、電源回路１の用途としては、例えば半導体装置の内部電源回路を挙げることができる。
【００１９】
トランジスタＰ１のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ１のドレインは、出力電圧ＶＲＥＧの印加端に接続されている。トランジスタＰ１のゲートとソースとの間には、ツェナダイオードＤ１とキャパシタＣ２が並列に接続されている。アノードがトランジスタＰ１のゲートに接続されて、カソードがトランジスタＰ１のソースに接続されている。出力電圧ＶＲＥＧの印加端と接地端との間には、抵抗Ｒ１及びＲ２が直列に接続されている。また、出力電圧ＶＲＥＧの印加端と接地端との間には、キャパシタＣ１が接続されている。
【００２０】
トランジスタＰ２のゲートは、基準電圧ＶＢＧ（例えば１．２Ｖ）の印加端に接続されている。トランジスタＰ３のゲートは、帰還電圧ＶＦＢ（出力電圧ＶＲＥＧの分圧電圧）の印加端（抵抗Ｒ１と抵抗Ｒ２との接続ノード）に接続されている。トランジスタＰ２及びＰ３のソースは、いずれも電流源ＣＳ１を介して電源電圧ＶＺ（例えば５Ｖ）の印加端に接続されている。トランジスタＮ３のドレインは、トランジスタＰ２のドレインに接続されている。トランジスタＮ４のドレインは、トランジスタＰ３のドレインに接続されている。トランジスタＮ３及びＮ４のゲートは、いずれもトランジスタＮ３のドレインに接続されている。トランジスタＮ３及びＮ４のソースはいずれも接地端に接続されている。なお、上記の基準電圧ＶＢＧや電源電圧ＶＺは、別途の電源回路によって入力電圧ＶＩＮから生成される。
【００２１】
トランジスタＰ４のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ４のゲート及びドレインは、いずれもトランジスタＰ１のゲートに接続されている。
【００２２】
トランジスタＮ１のゲートは、誤差電圧Ｖａの印加端（トランジスタＰ３とトランジスタＮ４との接続ノード）に接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ２のゲートは、電源電圧ＶＺの印加端に接続されている。トランジスタＮ２のソースは、トランジスタＮ１のドレインに接続されている。トランジスタＮ２のドレインは、トランジスタＰ１のゲートに接続されている。
【００２３】
上記構成から成る電源回路１において、トランジスタＰ１は、入力電圧ＶＩＮの印加端と出力電圧ＶＲＥＧの印加端との間に接続された出力トランジスタに相当する。なお、ツェナダイオードＤ１は、トランジスタＰ１のゲート・ソース間電圧を所定の上限値にクランプする保護素子である。また、キャパシタＣ２は、トランジスタＰ１のゲート・ソース間電圧を安定させるために設けられている。
【００２４】
トランジスタＰ２及びＰ３、トランジスタＮ３及びＮ４、並びに、電流源ＣＳ１は、出力電圧ＶＲＥＧに応じた帰還電圧ＶＦＢと所定の基準電圧ＶＢＧとの差分を増幅して誤差電圧Ｖａを生成する誤差増幅部Ｘ１を形成する。この誤差増幅部Ｘ１は、入力電圧ＶＩＮよりも低い電源電圧ＶＺの供給を受けて動作する構成であり、誤差増幅部Ｘ１を形成する回路要素（Ｐ２、Ｐ３、Ｎ３、Ｎ４、ＣＳ１）に入力電圧ＶＩＮが直接印加されることはない。従って、誤差増幅部Ｘ１を形成する回路要素（Ｐ２、Ｐ３、Ｎ３、Ｎ４、ＣＳ１）として、入力電圧ＶＩＮの印加に耐え得る高耐圧素子を用いる必要はない。
【００２５】
トランジスタＰ４は、入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間に接続された抵抗部Ｘ２を形成する。トランジスタＰ４のソース・ドレイン間には、トランジスタＰ４に流れる電流ＩａとトランジスタＰ４のオン抵抗値Ｒｏｎとの乗算結果に相当する電圧降下（＝Ｉａ×Ｒｏｎ）が発生する。
【００２６】
トランジスタＮ１及びＮ２は、誤差電圧Ｖａに応じて抵抗部Ｘ２に流れる電流Ｉａの電流値を制御する電流制御部Ｘ３に相当する。なお、トランジスタＮ１のドレインに印加される電圧は、トランジスタＮ２を介してほぼ電源電圧ＶＺ（正確には電源電圧ＶＺよりもトランジスタＮ２のゲート・ソース間電圧Ｖｇｓ（Ｎ２）分だけ低い電圧）にバイアスされており、トランジスタＮ１のドレインに入力電圧ＶＩＮが直接印加されることはない。従って、トランジスタＮ１として入力電圧ＶＩＮの印加に耐え得る高耐圧素子を用いる必要はない。
【００２７】
上記構成から成る電源回路１の動作について説明する。出力電圧ＶＲＥＧが目標値から大きく乖離しているときには、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が大きくなり、誤差電圧Ｖａの電圧値が高くなる。誤差電圧Ｖａの電圧値が高くなると、トランジスタＮ１の導通度が高くなるので、抵抗部Ｘ２に流れる電流Ｉａの電流値が大きくなる。電流Ｉａが大きくなると、抵抗部Ｘ２で生じる電圧降下が大きくなるので、トランジスタＰ１のゲート・ソース間に生じる電位差が大きくなる。その結果、トランジスタＰ１の導通度が高くなり、出力電圧ＶＲＥＧの上昇が促進される。
【００２８】
その後、出力電圧ＶＲＥＧが目標値に近付くにつれて、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が小さくなり、誤差電圧Ｖａの電圧値が低くなる。誤差電圧Ｖａの電圧値が低くなると、トランジスタＮ１の導通度が低くなるので、抵抗部Ｘ２に流れる電流Ｉａの電流値が小さくなる。電流Ｉａが小さくなると、抵抗部Ｘ２で生じる電圧降下が小さくなるので、ランジスタＰ１のゲート・ソース間に生じる電位差が小さくなる。その結果、トランジスタＰ１の導通度が低くなり、出力電圧ＶＲＥＧの上昇が抑制される。
【００２９】
このように、電源回路１では、出力電圧ＶＲＥＧの帰還制御に基づいて、トランジスタＰ１の導通度（オン抵抗値）を制御することにより、入力電圧ＶＩＮから所望の出力電圧ＶＲＥＧを生成することができる（図２を参照）。
【００３０】
＜第２実施形態＞
先に説明した第１実施形態の電源回路１では、従来のシリーズレギュレータと同様、入力電圧ＶＩＮが定常値（例えば１２Ｖ）よりも低い状態（電源回路１の起動時や低電圧動作時）において、トランジスタＰ１のゲート・ソース間電圧を十分に高めることができなくなるおそれがある。
【００３１】
なお、トランジスタＰ４のオン抵抗値Ｒｏｎを高めに設定しておけば、電源回路１の起動時や低電圧動作時においても、トランジスタＰ１のゲート・ソース間電圧を高めることは可能である。しかし、トランジスタＰ４のオン抵抗値Ｒｏｎを高めに設定すると、帰還ループの位相余裕がなくなって出力発振を生じる危険性が増大してしまう。
【００３２】
従って、出力発振を招くことなく、電源回路１の起動時や低電圧動作時における出力挙動を改善するためには、抵抗部Ｘ２の抵抗値を固定的に設定するのではなく、必要に応じて可変制御することが重要となる。
【００３３】
図３は、電源回路の第２実施形態を示す回路図である。第２実施形態の電源回路１は、先述の第１実施形態に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４〜Ｐ６と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５と、抵抗Ｒ３及びＲ４と、を有する点に特徴がある。そこで、第１実施形態と同様の構成部分については、図１と同一符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分についてのみ、重点的な説明を行う。
【００３４】
トランジスタＰ４のソースは、入力電圧ＶＩＮの印加端に直接接続されるのではなく、トランジスタＰ５のドレインに接続されている。トランジスタＰ５のソースは、入力電圧ＶＩＮの印加端に接続されている。このように、第２実施形態の電源回路１では、入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間に直列接続されたトランジスタＰ４及びＰ５によって抵抗部Ｘ２が形成されている。従って、抵抗部Ｘ２の抵抗値は、トランジスタＰ４のオン抵抗値（固定値）とトランジスタＰ５のオン抵抗値（可変値）との直列合成値となる。
【００３５】
トランジスタＰ６のゲートは、誤差電圧Ｖａの印加端に接続されている。トランジスタＰ６のドレインは、接地端に接続されている。トランジスタＰ６のソースは、抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端は、トランジスタＮ５のソースに接続されている。トランジスタＮ５のゲートは、電源電圧ＶＺの印加端に接続されている。トランジスタＮ５のドレインは、トランジスタＰ５のゲートに接続される一方、抵抗Ｒ４を介して入力電圧ＶＩＮの印加端にも接続されている。なお、トランジスタＰ６、トランジスタＮ５、並びに、抵抗Ｒ３及びＲ４は、誤差電圧Ｖａに応じてトランジスタＰ５のゲート電圧を制御することによって抵抗部Ｘ２の抵抗値を可変制御する抵抗制御部Ｘ４を形成する。
【００３６】
上記構成から成る抵抗制御部Ｘ４の動作について説明する。出力電圧ＶＲＥＧが目標値から大きく乖離しているときには、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が大きくなり、誤差電圧Ｖａの電圧値が高くなる。誤差電圧Ｖａの電圧値が高くなると、トランジスタＰ６の導通度が低くなるので、抵抗Ｒ４に流れる電流Ｉｂの電流値が小さくなる。電流Ｉｂが小さくなると、抵抗Ｒ４で生じる電圧降下が小さくなるので、トランジスタＰ５のゲート・ソース間に生じる電位差が小さくなる。その結果、トランジスタＰ５の導通度が低くなり、抵抗部Ｘ２の抵抗値（トランジスタＰ４のオン抵抗値（固定値）とトランジスタＰ５のオン抵抗値（可変値）との直列合成値）が高くなる。
【００３７】
その後、出力電圧ＶＲＥＧが目標値に近付くにつれて、帰還電圧ＶＦＢと基準電圧ＶＢＧの差分が小さくなり、誤差電圧Ｖａの電圧値が低くなる。誤差電圧Ｖａの電圧値が低くなると、トランジスタＰ６の導通度が高くなるので、抵抗Ｒ４に流れる電流Ｉｂの電流値が大きくなる。電流Ｉｂが大きくなると、抵抗Ｒ４で生じる電圧降下が大きくなるので、トランジスタＰ５のゲート・ソース間に生じる電位差が大きくなる。その結果、トランジスタＰ５の導通度が高くなり、抵抗部Ｘ２の抵抗値が低くなる。
【００３８】
このように、抵抗部Ｘ２の抵抗値を固定的に設定するのではなく、必要に応じて可変制御する構成であれば、出力発振を招くことなくトランジスタＰ１のゲート・ソース間電圧を高めることが可能となり、延いては、電源回路１の起動時や低電圧動作時における出力挙動を改善することが可能となる。
【００３９】
図４は、電源回路１の起動時における出力電圧ＶＲＥＧの出力挙動を示す図であり、入力電圧ＶＩＮと出力電圧ＶＲＥＧの波形が縦に並べて描写されている。なお、出力電圧ＶＲＥＧについて、実線は第２実施形態の波形であり、破線は第１実施形態の波形である。図４で示したように、抵抗制御部Ｘ４を設けたことにより、電源回路１の起動時における出力電圧ＶＲＥＧの立ち上がり速度を改善することが可能となる。
【００４０】
図５は、電源回路１の低電圧動作時における出力電圧ＶＲＥＧの出力挙動を示す図であり、横軸を出力電流Ｉｏとし、縦軸を出力電圧ＶＲＥＧとしている。なお、図中の実線は第２実施形態の出力挙動を示しており、破線は第１実施形態の出力挙動を示している。図５で示したように、抵抗制御部Ｘ４を設けたことにより、電源回路１の低電圧動作時において出力電流Ｉｏが増大したときであっても、出力電圧ＶＲＥＧの低下を抑制することが可能となる。
【００４１】
＜第３実施形態＞
先述の第１実施形態や第２実施形態では、電源回路１がレディ状態（入力電圧ＶＩＮの供給を受けて出力電圧ＶＲＥＧを出力する状態）であることを前提として、電源回路１の起動時や低電圧動作時における出力挙動の改善策を説明したが、第３実施形態では、電源回路１がスタンバイ状態（入力電圧ＶＩＮの供給を受けている状態でありながら出力電圧ＶＲＥＧを出力させない状態）であるときに生じ得る問題点とその解決策について、詳細な説明を行う。
【００４２】
図６は、スタンバイ時における出力電圧ＶＲＥＧの異常出力を示す図であり、上から順に、入力電圧ＶＩＮ、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）、及び、出力電圧ＶＲＥＧの波形が描写されている。
【００４３】
入力電圧ＶＩＮの投入に際して、トランジスタＰ１のゲート電圧が入力電圧ＶＩＮの急峻な立ち上がりに追従できなかった場合、図６で示したように、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）が意図せずに大きくなる。このような状態に陥ると、電源回路１がスタンバイ状態（誤差増幅部Ｘ１が誤差電圧Ｖａを出力しておらずトランジスタＮ１が完全にオフされている状態）であっても、トランジスタＰ１がオンとなって出力電圧ＶＲＥＧが上昇してしまう。
【００４４】
従って、電源回路１を確実にスタンバイ状態とするためには、入力電圧ＶＩＮの急峻な立ち上がりに追従してトランジスタＰ１のゲート電圧を速やかに引き上げてやることが重要である。
【００４５】
図７は、電源回路の第３実施形態を示す回路図である。第３実施形態の電源回路１は、先述の第２実施形態に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ７と、抵抗Ｒ５と、キャパシタＣ３と、ツェナダイオードＤ２と、を有する点に特徴がある。そこで、第２実施形態と同様の構成部分については、図３と同一符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分についてのみ、重点的な説明を行う。
【００４６】
トランジスタＰ７のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ７のドレインは、トランジスタＰ１のゲートに接続されている。抵抗Ｒ５の第１端は入力電圧ＶＩＮの印加端に接続されている。抵抗Ｒ５の第２端とキャパシタＣ３の第１端は、いずれもトランジスタＰ７のゲートに接続されている。キャパシタＣ３の第２端は、接地端に接続されている。ツェナダイオードＤ２のアノードは、トランジスタＰ７のゲートに接続されている。ツェナダイオードＤ２のカソードは、入力電圧ＶＩＮの印加端に接続されている。
【００４７】
なお、第３実施形態で追加されたトランジスタＰ７、抵抗Ｒ５、キャパシタＣ３、及びツェナダイオードＤ２は、入力電圧ＶＩＮが急峻に立ち上がるときに入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間を導通するプルアップ部Ｘ５を形成する。
【００４８】
上記構成から成るプルアップ部Ｘ５の動作について、図８を参照しながら詳細に説明する。図８は、スタンバイ時における出力電圧ＶＲＥＧの正常出力を示す図であり、上から順に、入力電圧ＶＩＮ、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）、及び、出力電圧ＶＲＥＧの波形が描写されている。なお、図中の実線は第３実施形態の波形を示しており、破線は第１実施形態または第２実施形態の波形を示している。
【００４９】
入力電圧ＶＩＮの投入に際して、入力電圧ＶＩＮが急峻に立ち上がると、トランジスタＰ７のゲート電圧（キャパシタＣ３の充電電圧）がこれに追従せず、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）が大きくなるので、トランジスタＰ７の導通度が高くなる。トランジスタＰ７の導通度が高くなると、トランジスタＰ１のゲートが入力電圧ＶＩＮの印加端にプルアップされた状態（トランジスタＰ１のゲート・ソース間がショートされた状態）となる。その結果、トランジスタＰ１のゲート電圧が入力電圧ＶＩＮの急峻な立ち上がりに追従して速やかに立ち上がるので、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）がゼロ値（またはゼロ値近傍）に維持される。トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）が発生しなければ、出力電圧ＶＲＥＧの意図しない上昇も生じないので、電源回路１を確実にスタンバイ状態とすることができる。
【００５０】
なお、プルアップ部Ｘ５は、入力電圧ＶＩＮの急峻な立ち上がりに際して瞬間的に動作するものあり、レディ状態における出力電圧ＶＲＥＧの速やかな立ち上げ動作（図４を参照）に支障を及ぼすことはない。
【００５１】
また、入力電圧ＶＩＮの投入に際して、入力電圧ＶＩＮが緩やかに上昇する場合には、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）が生じないので、プルアップ部Ｘ５は動作しない。
【００５２】
また、上記の第３実施形態では、第２実施形態にプルアップ部Ｘ５を追加した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、第１実施形態にプルアップ部Ｘ５を追加した構成としても構わない。
【００５３】
＜その他の変形例＞
なお、上記の実施形態では、半導体装置の内部電源回路に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供されるシリーズレギュレータ型の電源回路全般に広く適用することが可能である。
【００５４】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５５】
本発明に係る電源回路は、例えば、半導体装置の内部電源回路として利用することが可能である。
【符号の説明】
【００５６】
１ 電源回路
Ｐ１〜Ｐ７ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１〜Ｒ５ 抵抗
Ｃ１〜Ｃ３ キャパシタ
Ｄ１、Ｄ２ ツェナダイオード
ＣＳ１ 電流源
Ｘ１ 誤差増幅部
Ｘ２ 抵抗部
Ｘ３ 電流制御部
Ｘ４ 抵抗制御部
Ｘ５ プルアップ部
【技術分野】
【０００１】
本発明は、電源回路に関するものである。
【背景技術】
【０００２】
従来より、入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタの導通度（オン抵抗値）を制御することで入力電圧から所望の出力電圧を生成するシリーズレギュレータが知られている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９５８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のシリーズレギュレータでは、入力電圧が定常値よりも低い状態において、出力トランジスタのゲート・ソース間電圧を十分に高めることができなくなるおそれがあった。そのため、シリーズレギュレータの起動時においては、出力電圧の立ち上がり速度が遅いという問題があり、また、シリーズレギュレータの低電圧動作時においては、出力電流の増大に伴って出力電圧が大きく低下するという問題があった。
【０００６】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、起動時や低電圧動作時の出力挙動を改善することが可能な電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る電源回路は、入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタと、前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差電圧を生成する誤差増幅部と、前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された抵抗部と、前記誤差電圧に応じて前記抵抗部に流れる電流の電流値を制御する電流制御部と、前記誤差電圧に応じて前記抵抗部の抵抗値を制御する抵抗制御部と、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る電源回路において、前記出力トランジスタは、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］である構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成る電源回路において、前記誤差増幅部は、前記帰還電圧と前記基準電圧との差分が大きいほど前記誤差電圧の電圧値を高くし、前記電流制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部に流れる電流の電流値を大きくし、前記抵抗制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部の抵抗値を高くする構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成る電源回路において、前記抵抗部は、ゲートとドレインがいずれも前記出力トランジスタのゲートに接続された第１ＰＭＯＳＦＥＴと；ソースが前記入力電圧の印加端に接続されて、ドレインが前記第１ＰＭＯＳＦＥＴのソースに接続された第２ＰＭＯＳＦＥＴと；を含み、前記抵抗制御部は、前記第２ＰＭＯＳＦＥＴのゲート電圧を制御する構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成る電源回路において、前記誤差増幅部は、前記入力電圧よりも低い電源電圧の供給を受けて動作する構成（第５の構成）にするとよい。
【００１２】
また、上記第５の構成から成る電源回路において、前記電流制御部は、ゲートが前記誤差電圧の印加端に接続されて、ソースが接地端に接続された第１ＮＭＯＳＦＥＴと；ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが前記出力トランジスタのゲートに接続された第２ＮＭＯＳＦＥＴと；を含む構成（第６の構成）にするとよい。
【００１３】
また、上記第６の構成から成る電源回路において、前記抵抗制御部は、ゲートが前記誤差電圧の印加端に接続されて、ドレインが接地端に接続された第３ＰＭＯＳＦＥＴと；第１端が前記第３ＰＭＯＳＦＥＴのソースに接続された第１抵抗と；ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１抵抗の第２端に接続されて、ドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続された第３ＮＭＯＳＦＥＴと；前記入力電圧の印加端と前記第２ＰＭＯＳＦＥＴのゲートとの間に接続された第２抵抗と；を含む構成（第７の構成）にするとよい。
【００１４】
また、上記第７の構成から成る電源回路は、前記入力電圧が立ち上がるときに前記入力電圧の印加端と前記出力トランジスタのゲートとの間を導通するプルアップ部を有する構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成る電源回路において、前記プルアップ部は、前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された第４ＰＭＯＳＦＥＴと；前記入力電圧の印加端と前記第４ＰＭＯＳＦＥＴのゲートとの間に接続された第３抵抗と；前記第４ＰＭＯＳＦＥＴのゲートと接地端との間に接続されたキャパシタと；アノードが前記第４ＰＭＯＳＦＥＴのゲートに接続されて、カソードが前記入力電圧の印加端に接続されたツェナダイオードと；を含む構成（第９の構成）にするとよい。
【発明の効果】
【００１６】
本発明に係る電源回路であれば、起動時や低電圧動作時の出力挙動を改善することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】電源回路の第１実施形態を示す回路図
【図２】電源回路の入出力特性図
【図３】電源回路の第２実施形態を示す回路図
【図４】起動時における出力電圧ＶＲＥＧの出力挙動を示す図
【図５】低電圧動作時における出力電圧ＶＲＥＧの出力挙動を示す図
【図６】スタンバイ時における出力電圧ＶＲＥＧの異常出力を示す図
【図７】電源回路の第３実施形態を示す回路図
【図８】スタンバイ時における出力電圧ＶＲＥＧの正常出力を示す図
【発明を実施するための形態】
【００１８】
＜第１実施形態＞
図１は、電源回路の第１実施形態を示す回路図である。第１実施形態の電源回路１は、入力電圧ＶＩＮ（例えば１２Ｖ）を降圧して出力電圧ＶＲＥＧ（例えば５Ｖ）を生成するシリーズレギュレータであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ４と、抵抗Ｒ１及びＲ２と、キャパシタＣ１及びＣ２と、ツェナダイオードＤ１と、電流源ＣＳ１と、を有する。なお、電源回路１の用途としては、例えば半導体装置の内部電源回路を挙げることができる。
【００１９】
トランジスタＰ１のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ１のドレインは、出力電圧ＶＲＥＧの印加端に接続されている。トランジスタＰ１のゲートとソースとの間には、ツェナダイオードＤ１とキャパシタＣ２が並列に接続されている。アノードがトランジスタＰ１のゲートに接続されて、カソードがトランジスタＰ１のソースに接続されている。出力電圧ＶＲＥＧの印加端と接地端との間には、抵抗Ｒ１及びＲ２が直列に接続されている。また、出力電圧ＶＲＥＧの印加端と接地端との間には、キャパシタＣ１が接続されている。
【００２０】
トランジスタＰ２のゲートは、基準電圧ＶＢＧ（例えば１．２Ｖ）の印加端に接続されている。トランジスタＰ３のゲートは、帰還電圧ＶＦＢ（出力電圧ＶＲＥＧの分圧電圧）の印加端（抵抗Ｒ１と抵抗Ｒ２との接続ノード）に接続されている。トランジスタＰ２及びＰ３のソースは、いずれも電流源ＣＳ１を介して電源電圧ＶＺ（例えば５Ｖ）の印加端に接続されている。トランジスタＮ３のドレインは、トランジスタＰ２のドレインに接続されている。トランジスタＮ４のドレインは、トランジスタＰ３のドレインに接続されている。トランジスタＮ３及びＮ４のゲートは、いずれもトランジスタＮ３のドレインに接続されている。トランジスタＮ３及びＮ４のソースはいずれも接地端に接続されている。なお、上記の基準電圧ＶＢＧや電源電圧ＶＺは、別途の電源回路によって入力電圧ＶＩＮから生成される。
【００２１】
トランジスタＰ４のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ４のゲート及びドレインは、いずれもトランジスタＰ１のゲートに接続されている。
【００２２】
トランジスタＮ１のゲートは、誤差電圧Ｖａの印加端（トランジスタＰ３とトランジスタＮ４との接続ノード）に接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ２のゲートは、電源電圧ＶＺの印加端に接続されている。トランジスタＮ２のソースは、トランジスタＮ１のドレインに接続されている。トランジスタＮ２のドレインは、トランジスタＰ１のゲートに接続されている。
【００２３】
上記構成から成る電源回路１において、トランジスタＰ１は、入力電圧ＶＩＮの印加端と出力電圧ＶＲＥＧの印加端との間に接続された出力トランジスタに相当する。なお、ツェナダイオードＤ１は、トランジスタＰ１のゲート・ソース間電圧を所定の上限値にクランプする保護素子である。また、キャパシタＣ２は、トランジスタＰ１のゲート・ソース間電圧を安定させるために設けられている。
【００２４】
トランジスタＰ２及びＰ３、トランジスタＮ３及びＮ４、並びに、電流源ＣＳ１は、出力電圧ＶＲＥＧに応じた帰還電圧ＶＦＢと所定の基準電圧ＶＢＧとの差分を増幅して誤差電圧Ｖａを生成する誤差増幅部Ｘ１を形成する。この誤差増幅部Ｘ１は、入力電圧ＶＩＮよりも低い電源電圧ＶＺの供給を受けて動作する構成であり、誤差増幅部Ｘ１を形成する回路要素（Ｐ２、Ｐ３、Ｎ３、Ｎ４、ＣＳ１）に入力電圧ＶＩＮが直接印加されることはない。従って、誤差増幅部Ｘ１を形成する回路要素（Ｐ２、Ｐ３、Ｎ３、Ｎ４、ＣＳ１）として、入力電圧ＶＩＮの印加に耐え得る高耐圧素子を用いる必要はない。
【００２５】
トランジスタＰ４は、入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間に接続された抵抗部Ｘ２を形成する。トランジスタＰ４のソース・ドレイン間には、トランジスタＰ４に流れる電流ＩａとトランジスタＰ４のオン抵抗値Ｒｏｎとの乗算結果に相当する電圧降下（＝Ｉａ×Ｒｏｎ）が発生する。
【００２６】
トランジスタＮ１及びＮ２は、誤差電圧Ｖａに応じて抵抗部Ｘ２に流れる電流Ｉａの電流値を制御する電流制御部Ｘ３に相当する。なお、トランジスタＮ１のドレインに印加される電圧は、トランジスタＮ２を介してほぼ電源電圧ＶＺ（正確には電源電圧ＶＺよりもトランジスタＮ２のゲート・ソース間電圧Ｖｇｓ（Ｎ２）分だけ低い電圧）にバイアスされており、トランジスタＮ１のドレインに入力電圧ＶＩＮが直接印加されることはない。従って、トランジスタＮ１として入力電圧ＶＩＮの印加に耐え得る高耐圧素子を用いる必要はない。
【００２７】
上記構成から成る電源回路１の動作について説明する。出力電圧ＶＲＥＧが目標値から大きく乖離しているときには、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が大きくなり、誤差電圧Ｖａの電圧値が高くなる。誤差電圧Ｖａの電圧値が高くなると、トランジスタＮ１の導通度が高くなるので、抵抗部Ｘ２に流れる電流Ｉａの電流値が大きくなる。電流Ｉａが大きくなると、抵抗部Ｘ２で生じる電圧降下が大きくなるので、トランジスタＰ１のゲート・ソース間に生じる電位差が大きくなる。その結果、トランジスタＰ１の導通度が高くなり、出力電圧ＶＲＥＧの上昇が促進される。
【００２８】
その後、出力電圧ＶＲＥＧが目標値に近付くにつれて、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が小さくなり、誤差電圧Ｖａの電圧値が低くなる。誤差電圧Ｖａの電圧値が低くなると、トランジスタＮ１の導通度が低くなるので、抵抗部Ｘ２に流れる電流Ｉａの電流値が小さくなる。電流Ｉａが小さくなると、抵抗部Ｘ２で生じる電圧降下が小さくなるので、ランジスタＰ１のゲート・ソース間に生じる電位差が小さくなる。その結果、トランジスタＰ１の導通度が低くなり、出力電圧ＶＲＥＧの上昇が抑制される。
【００２９】
このように、電源回路１では、出力電圧ＶＲＥＧの帰還制御に基づいて、トランジスタＰ１の導通度（オン抵抗値）を制御することにより、入力電圧ＶＩＮから所望の出力電圧ＶＲＥＧを生成することができる（図２を参照）。
【００３０】
＜第２実施形態＞
先に説明した第１実施形態の電源回路１では、従来のシリーズレギュレータと同様、入力電圧ＶＩＮが定常値（例えば１２Ｖ）よりも低い状態（電源回路１の起動時や低電圧動作時）において、トランジスタＰ１のゲート・ソース間電圧を十分に高めることができなくなるおそれがある。
【００３１】
なお、トランジスタＰ４のオン抵抗値Ｒｏｎを高めに設定しておけば、電源回路１の起動時や低電圧動作時においても、トランジスタＰ１のゲート・ソース間電圧を高めることは可能である。しかし、トランジスタＰ４のオン抵抗値Ｒｏｎを高めに設定すると、帰還ループの位相余裕がなくなって出力発振を生じる危険性が増大してしまう。
【００３２】
従って、出力発振を招くことなく、電源回路１の起動時や低電圧動作時における出力挙動を改善するためには、抵抗部Ｘ２の抵抗値を固定的に設定するのではなく、必要に応じて可変制御することが重要となる。
【００３３】
図３は、電源回路の第２実施形態を示す回路図である。第２実施形態の電源回路１は、先述の第１実施形態に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４〜Ｐ６と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５と、抵抗Ｒ３及びＲ４と、を有する点に特徴がある。そこで、第１実施形態と同様の構成部分については、図１と同一符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分についてのみ、重点的な説明を行う。
【００３４】
トランジスタＰ４のソースは、入力電圧ＶＩＮの印加端に直接接続されるのではなく、トランジスタＰ５のドレインに接続されている。トランジスタＰ５のソースは、入力電圧ＶＩＮの印加端に接続されている。このように、第２実施形態の電源回路１では、入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間に直列接続されたトランジスタＰ４及びＰ５によって抵抗部Ｘ２が形成されている。従って、抵抗部Ｘ２の抵抗値は、トランジスタＰ４のオン抵抗値（固定値）とトランジスタＰ５のオン抵抗値（可変値）との直列合成値となる。
【００３５】
トランジスタＰ６のゲートは、誤差電圧Ｖａの印加端に接続されている。トランジスタＰ６のドレインは、接地端に接続されている。トランジスタＰ６のソースは、抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端は、トランジスタＮ５のソースに接続されている。トランジスタＮ５のゲートは、電源電圧ＶＺの印加端に接続されている。トランジスタＮ５のドレインは、トランジスタＰ５のゲートに接続される一方、抵抗Ｒ４を介して入力電圧ＶＩＮの印加端にも接続されている。なお、トランジスタＰ６、トランジスタＮ５、並びに、抵抗Ｒ３及びＲ４は、誤差電圧Ｖａに応じてトランジスタＰ５のゲート電圧を制御することによって抵抗部Ｘ２の抵抗値を可変制御する抵抗制御部Ｘ４を形成する。
【００３６】
上記構成から成る抵抗制御部Ｘ４の動作について説明する。出力電圧ＶＲＥＧが目標値から大きく乖離しているときには、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が大きくなり、誤差電圧Ｖａの電圧値が高くなる。誤差電圧Ｖａの電圧値が高くなると、トランジスタＰ６の導通度が低くなるので、抵抗Ｒ４に流れる電流Ｉｂの電流値が小さくなる。電流Ｉｂが小さくなると、抵抗Ｒ４で生じる電圧降下が小さくなるので、トランジスタＰ５のゲート・ソース間に生じる電位差が小さくなる。その結果、トランジスタＰ５の導通度が低くなり、抵抗部Ｘ２の抵抗値（トランジスタＰ４のオン抵抗値（固定値）とトランジスタＰ５のオン抵抗値（可変値）との直列合成値）が高くなる。
【００３７】
その後、出力電圧ＶＲＥＧが目標値に近付くにつれて、帰還電圧ＶＦＢと基準電圧ＶＢＧの差分が小さくなり、誤差電圧Ｖａの電圧値が低くなる。誤差電圧Ｖａの電圧値が低くなると、トランジスタＰ６の導通度が高くなるので、抵抗Ｒ４に流れる電流Ｉｂの電流値が大きくなる。電流Ｉｂが大きくなると、抵抗Ｒ４で生じる電圧降下が大きくなるので、トランジスタＰ５のゲート・ソース間に生じる電位差が大きくなる。その結果、トランジスタＰ５の導通度が高くなり、抵抗部Ｘ２の抵抗値が低くなる。
【００３８】
このように、抵抗部Ｘ２の抵抗値を固定的に設定するのではなく、必要に応じて可変制御する構成であれば、出力発振を招くことなくトランジスタＰ１のゲート・ソース間電圧を高めることが可能となり、延いては、電源回路１の起動時や低電圧動作時における出力挙動を改善することが可能となる。
【００３９】
図４は、電源回路１の起動時における出力電圧ＶＲＥＧの出力挙動を示す図であり、入力電圧ＶＩＮと出力電圧ＶＲＥＧの波形が縦に並べて描写されている。なお、出力電圧ＶＲＥＧについて、実線は第２実施形態の波形であり、破線は第１実施形態の波形である。図４で示したように、抵抗制御部Ｘ４を設けたことにより、電源回路１の起動時における出力電圧ＶＲＥＧの立ち上がり速度を改善することが可能となる。
【００４０】
図５は、電源回路１の低電圧動作時における出力電圧ＶＲＥＧの出力挙動を示す図であり、横軸を出力電流Ｉｏとし、縦軸を出力電圧ＶＲＥＧとしている。なお、図中の実線は第２実施形態の出力挙動を示しており、破線は第１実施形態の出力挙動を示している。図５で示したように、抵抗制御部Ｘ４を設けたことにより、電源回路１の低電圧動作時において出力電流Ｉｏが増大したときであっても、出力電圧ＶＲＥＧの低下を抑制することが可能となる。
【００４１】
＜第３実施形態＞
先述の第１実施形態や第２実施形態では、電源回路１がレディ状態（入力電圧ＶＩＮの供給を受けて出力電圧ＶＲＥＧを出力する状態）であることを前提として、電源回路１の起動時や低電圧動作時における出力挙動の改善策を説明したが、第３実施形態では、電源回路１がスタンバイ状態（入力電圧ＶＩＮの供給を受けている状態でありながら出力電圧ＶＲＥＧを出力させない状態）であるときに生じ得る問題点とその解決策について、詳細な説明を行う。
【００４２】
図６は、スタンバイ時における出力電圧ＶＲＥＧの異常出力を示す図であり、上から順に、入力電圧ＶＩＮ、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）、及び、出力電圧ＶＲＥＧの波形が描写されている。
【００４３】
入力電圧ＶＩＮの投入に際して、トランジスタＰ１のゲート電圧が入力電圧ＶＩＮの急峻な立ち上がりに追従できなかった場合、図６で示したように、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）が意図せずに大きくなる。このような状態に陥ると、電源回路１がスタンバイ状態（誤差増幅部Ｘ１が誤差電圧Ｖａを出力しておらずトランジスタＮ１が完全にオフされている状態）であっても、トランジスタＰ１がオンとなって出力電圧ＶＲＥＧが上昇してしまう。
【００４４】
従って、電源回路１を確実にスタンバイ状態とするためには、入力電圧ＶＩＮの急峻な立ち上がりに追従してトランジスタＰ１のゲート電圧を速やかに引き上げてやることが重要である。
【００４５】
図７は、電源回路の第３実施形態を示す回路図である。第３実施形態の電源回路１は、先述の第２実施形態に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ７と、抵抗Ｒ５と、キャパシタＣ３と、ツェナダイオードＤ２と、を有する点に特徴がある。そこで、第２実施形態と同様の構成部分については、図３と同一符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分についてのみ、重点的な説明を行う。
【００４６】
トランジスタＰ７のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ７のドレインは、トランジスタＰ１のゲートに接続されている。抵抗Ｒ５の第１端は入力電圧ＶＩＮの印加端に接続されている。抵抗Ｒ５の第２端とキャパシタＣ３の第１端は、いずれもトランジスタＰ７のゲートに接続されている。キャパシタＣ３の第２端は、接地端に接続されている。ツェナダイオードＤ２のアノードは、トランジスタＰ７のゲートに接続されている。ツェナダイオードＤ２のカソードは、入力電圧ＶＩＮの印加端に接続されている。
【００４７】
なお、第３実施形態で追加されたトランジスタＰ７、抵抗Ｒ５、キャパシタＣ３、及びツェナダイオードＤ２は、入力電圧ＶＩＮが急峻に立ち上がるときに入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間を導通するプルアップ部Ｘ５を形成する。
【００４８】
上記構成から成るプルアップ部Ｘ５の動作について、図８を参照しながら詳細に説明する。図８は、スタンバイ時における出力電圧ＶＲＥＧの正常出力を示す図であり、上から順に、入力電圧ＶＩＮ、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）、及び、出力電圧ＶＲＥＧの波形が描写されている。なお、図中の実線は第３実施形態の波形を示しており、破線は第１実施形態または第２実施形態の波形を示している。
【００４９】
入力電圧ＶＩＮの投入に際して、入力電圧ＶＩＮが急峻に立ち上がると、トランジスタＰ７のゲート電圧（キャパシタＣ３の充電電圧）がこれに追従せず、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）が大きくなるので、トランジスタＰ７の導通度が高くなる。トランジスタＰ７の導通度が高くなると、トランジスタＰ１のゲートが入力電圧ＶＩＮの印加端にプルアップされた状態（トランジスタＰ１のゲート・ソース間がショートされた状態）となる。その結果、トランジスタＰ１のゲート電圧が入力電圧ＶＩＮの急峻な立ち上がりに追従して速やかに立ち上がるので、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）がゼロ値（またはゼロ値近傍）に維持される。トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）が発生しなければ、出力電圧ＶＲＥＧの意図しない上昇も生じないので、電源回路１を確実にスタンバイ状態とすることができる。
【００５０】
なお、プルアップ部Ｘ５は、入力電圧ＶＩＮの急峻な立ち上がりに際して瞬間的に動作するものあり、レディ状態における出力電圧ＶＲＥＧの速やかな立ち上げ動作（図４を参照）に支障を及ぼすことはない。
【００５１】
また、入力電圧ＶＩＮの投入に際して、入力電圧ＶＩＮが緩やかに上昇する場合には、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）が生じないので、プルアップ部Ｘ５は動作しない。
【００５２】
また、上記の第３実施形態では、第２実施形態にプルアップ部Ｘ５を追加した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、第１実施形態にプルアップ部Ｘ５を追加した構成としても構わない。
【００５３】
＜その他の変形例＞
なお、上記の実施形態では、半導体装置の内部電源回路に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供されるシリーズレギュレータ型の電源回路全般に広く適用することが可能である。
【００５４】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５５】
本発明に係る電源回路は、例えば、半導体装置の内部電源回路として利用することが可能である。
【符号の説明】
【００５６】
１ 電源回路
Ｐ１〜Ｐ７ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１〜Ｒ５ 抵抗
Ｃ１〜Ｃ３ キャパシタ
Ｄ１、Ｄ２ ツェナダイオード
ＣＳ１ 電流源
Ｘ１ 誤差増幅部
Ｘ２ 抵抗部
Ｘ３ 電流制御部
Ｘ４ 抵抗制御部
Ｘ５ プルアップ部
【特許請求の範囲】
【請求項１】
入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタと、
前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差電圧を生成する誤差増幅部と、
前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された抵抗部と、
前記誤差電圧に応じて前記抵抗部に流れる電流の電流値を制御する電流制御部と、
前記誤差電圧に応じて前記抵抗部の抵抗値を制御する抵抗制御部と、
を有することを特徴とする電源回路。
【請求項２】
前記出力トランジスタは、ＰＭＯＳＦＥＴであることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記誤差増幅部は、前記帰還電圧と前記基準電圧との差分が大きいほど前記誤差電圧の電圧値を高くし、
前記電流制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部に流れる電流の電流値を大きくし、
前記抵抗制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部の抵抗値を高くすることを特徴とする請求項２に記載の電源回路。
【請求項４】
前記抵抗部は、
ゲートとドレインがいずれも前記出力トランジスタのゲートに接続された第１ＰＭＯＳＦＥＴと；
ソースが前記入力電圧の印加端に接続されて、ドレインが前記第１ＰＭＯＳＦＥＴのソースに接続された第２ＰＭＯＳＦＥＴと；
を含み、
前記抵抗制御部は、前記第２ＰＭＯＳＦＥＴのゲート電圧を制御することを特徴とする請求項３に記載の電源回路。
【請求項５】
前記誤差増幅部は、前記入力電圧よりも低い電源電圧の供給を受けて動作することを特徴とする請求項４に記載の電源回路。
【請求項６】
前記電流制御部は、
ゲートが前記誤差電圧の印加端に接続されて、ソースが接地端に接続された第１ＮＭＯＳＦＥＴと；
ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが前記出力トランジスタのゲートに接続された第２ＮＭＯＳＦＥＴと；
を含むことを特徴とする請求項５に記載の電源回路。
【請求項７】
前記抵抗制御部は、
ゲートが前記誤差電圧の印加端に接続されて、ドレインが接地端に接続された第３ＰＭＯＳＦＥＴと；
第１端が前記第３ＰＭＯＳＦＥＴのソースに接続された第１抵抗と；
ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１抵抗の第２端に接続されて、ドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続された第３ＮＭＯＳＦＥＴと；
前記入力電圧の印加端と前記第２ＰＭＯＳＦＥＴのゲートとの間に接続された第２抵抗と；
を含むことを特徴とする請求項６に記載の電源回路。
【請求項８】
前記入力電圧が立ち上がるときに前記入力電圧の印加端と前記出力トランジスタのゲートとの間を導通するプルアップ部を有することを特徴とする請求項７に記載の電源回路。
【請求項９】
前記プルアップ部は、
前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された第４ＰＭＯＳＦＥＴと；
前記入力電圧の印加端と前記第４ＰＭＯＳＦＥＴのゲートとの間に接続された第３抵抗と；
前記第４ＰＭＯＳＦＥＴのゲートと接地端との間に接続されたキャパシタと；
アノードが前記第４ＰＭＯＳＦＥＴのゲートに接続されて、カソードが前記入力電圧の印加端に接続されたツェナダイオードと；
を含むことを特徴とする請求項８に記載の電源回路。
【請求項１】
入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタと、
前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差電圧を生成する誤差増幅部と、
前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された抵抗部と、
前記誤差電圧に応じて前記抵抗部に流れる電流の電流値を制御する電流制御部と、
前記誤差電圧に応じて前記抵抗部の抵抗値を制御する抵抗制御部と、
を有することを特徴とする電源回路。
【請求項２】
前記出力トランジスタは、ＰＭＯＳＦＥＴであることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記誤差増幅部は、前記帰還電圧と前記基準電圧との差分が大きいほど前記誤差電圧の電圧値を高くし、
前記電流制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部に流れる電流の電流値を大きくし、
前記抵抗制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部の抵抗値を高くすることを特徴とする請求項２に記載の電源回路。
【請求項４】
前記抵抗部は、
ゲートとドレインがいずれも前記出力トランジスタのゲートに接続された第１ＰＭＯＳＦＥＴと；
ソースが前記入力電圧の印加端に接続されて、ドレインが前記第１ＰＭＯＳＦＥＴのソースに接続された第２ＰＭＯＳＦＥＴと；
を含み、
前記抵抗制御部は、前記第２ＰＭＯＳＦＥＴのゲート電圧を制御することを特徴とする請求項３に記載の電源回路。
【請求項５】
前記誤差増幅部は、前記入力電圧よりも低い電源電圧の供給を受けて動作することを特徴とする請求項４に記載の電源回路。
【請求項６】
前記電流制御部は、
ゲートが前記誤差電圧の印加端に接続されて、ソースが接地端に接続された第１ＮＭＯＳＦＥＴと；
ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが前記出力トランジスタのゲートに接続された第２ＮＭＯＳＦＥＴと；
を含むことを特徴とする請求項５に記載の電源回路。
【請求項７】
前記抵抗制御部は、
ゲートが前記誤差電圧の印加端に接続されて、ドレインが接地端に接続された第３ＰＭＯＳＦＥＴと；
第１端が前記第３ＰＭＯＳＦＥＴのソースに接続された第１抵抗と；
ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１抵抗の第２端に接続されて、ドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続された第３ＮＭＯＳＦＥＴと；
前記入力電圧の印加端と前記第２ＰＭＯＳＦＥＴのゲートとの間に接続された第２抵抗と；
を含むことを特徴とする請求項６に記載の電源回路。
【請求項８】
前記入力電圧が立ち上がるときに前記入力電圧の印加端と前記出力トランジスタのゲートとの間を導通するプルアップ部を有することを特徴とする請求項７に記載の電源回路。
【請求項９】
前記プルアップ部は、
前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された第４ＰＭＯＳＦＥＴと；
前記入力電圧の印加端と前記第４ＰＭＯＳＦＥＴのゲートとの間に接続された第３抵抗と；
前記第４ＰＭＯＳＦＥＴのゲートと接地端との間に接続されたキャパシタと；
アノードが前記第４ＰＭＯＳＦＥＴのゲートに接続されて、カソードが前記入力電圧の印加端に接続されたツェナダイオードと；
を含むことを特徴とする請求項８に記載の電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−８９１８８（Ｐ２０１３−８９１８８Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３２０９９（Ｐ２０１１−２３２０９９）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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