電界効果トランジスタおよび半導体装置
【課題】導体半導体接合を用いて、優れた特性を示す、あるいは、作製の簡単な、あるいは、より集積度の高い電界効果トランジスタを提供する。
【解決手段】半導体層の電子親和力よりも仕事関数の小さな導体との接合においては、導体より半導体層にキャリアが注入された領域が生じる。そのような領域を電界効果トランジスタ（ＦＥＴ）のオフセット領域、あるいは、インバータ等の半導体回路の抵抗として用いる。また、ひとつの半導体層中にこれらを設けることにより集積化した半導体装置を作製できる。
【解決手段】半導体層の電子親和力よりも仕事関数の小さな導体との接合においては、導体より半導体層にキャリアが注入された領域が生じる。そのような領域を電界効果トランジスタ（ＦＥＴ）のオフセット領域、あるいは、インバータ等の半導体回路の抵抗として用いる。また、ひとつの半導体層中にこれらを設けることにより集積化した半導体装置を作製できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）および電界効果トランジスタを用いた半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）とは、半導体にソース、ドレインという領域を設け、それぞれに電極を設けて、電位を与え、絶縁膜あるいはショットキーバリヤを介してゲートと呼ばれる電極より半導体に電界をかけ、半導体の状態を制御することにより、ソースとドレイン間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲルマニウム等のＩＶ族元素（第１４族元素）やガリウムヒ素、インジウムリン、窒化ガリウム等のＩＩＩ−Ｖ族化合物、硫化亜鉛、カドミウムテルル等のＩＩ−ＶＩ族化合物等が挙げられる。
【０００３】
近年、酸化亜鉛や酸化インジウムガリウム亜鉛系化合物等の酸化物を半導体として用いたＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦＥＴでは、比較的大きな移動度が得られると共に、それらの材料が３電子ボルト以上の大きなバンドギャップを有するが故に、酸化物半導体を用いたＦＥＴをディスプレーやパワーデバイス等に応用することが議論されている。
【０００４】
例えば、バンドギャップが３電子ボルト以上ということは、可視光に対して透明であるので、ディスプレー用途として用いた場合、ＦＥＴ部分も光を透過でき、開口率が向上することが期待される。
【０００５】
また、このような大きなバンドギャップという特徴は、パワーデバイスに用いられる炭化珪素と同じなので、同様にパワーデバイスに用いることが期待される。
【０００６】
さらに、バンドギャップが大きいということは、熱励起キャリアが少ないことを意味する。例えば、室温において、珪素では、バンドギャップが１．１電子ボルトであるので、熱励起キャリアは１０１１／ｃｍ３程度であるが、バンドギャップが３．２電子ボルトの半導体では、熱励起キャリアは１０−７／ｃｍ３程度と計算される。
【０００７】
珪素の場合、全く、不純物を含まないものを作っても、熱励起によるキャリアが上記のように存在するため、抵抗率は、１０５Ωｃｍ以上とできないが、バンドギャップが３．２電子ボルトの半導体では、理論的には、１０２０Ωｃｍ以上の抵抗率が得られる。このような半導体でＦＥＴを作製し、オフ状態（ゲートの電位がソースの電位と同じ状態）における高い抵抗率を用いれば、電荷を半永久的に閉じこめることも可能となると期待される。
【０００８】
ところで、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのようなＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように、Ｎ型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインを形成していた。
【０００９】
なお、一般的な半導体関連の学術書においては、「導体半導体接合」は「金属半導体接合」と表記される。この場合、金属とは、導体という意味である。例えば、高濃度にドーピングされ、抵抗率が著しく低下した半導体、あるいは、窒化チタン、窒化タングステン等の金属窒化物、酸化インジウム錫、酸化アルミニウム亜鉛等の金属酸化物等も「金属半導体接合」では金属として扱われる。しかしながら、一般に「金属」という用語では誤解を招きやすい。そのため、本明細書では「金属半導体接合」ではなく「導体半導体接合」と表記する。
【００１０】
例えば、特許文献１には図５（Ａ）に示すようなＦＥＴが開示されている。すなわち、半導体層１０２の一方の面に接してソース電極と呼ばれる第１の導体電極１０３ａとドレイン電極と呼ばれる第２の導体電極１０３ｂが設けられ、半導体層１０２の他方の面には、間にゲート絶縁膜１０４を介して、ゲート１０５が設けられている。第１の導体電極１０３ａと第２の導体電極１０３ｂ、ゲート１０５は導体が用いられる。
【００１１】
そして、図５（Ａ）に幅ｃで示すように、ゲート１０５と第１の導体電極１０３ａ、およびゲート１０５と第２の導体電極１０３ｂは重なる部分を有することが必須とされた。すなわち、ｃ＞０であることが必要とされてきた。
【００１２】
また、導体半導体接合によって、ソース電極、ドレイン電極を形成したＦＥＴでは、用いる半導体のキャリア濃度が大きいと、オフ状態でもソース電極とドレイン電極の間に電流（オフ電流）が流れてしまう。そこで、半導体中のドナーあるいはアクセプタの濃度を低減させて、Ｉ型（本明細書では、ドナーあるいはアクセプタに由来するキャリア濃度が１０１２／ｃｍ３以下の半導体をＩ型という）とすることにより、オフ電流を低減することが望まれる。
【００１３】
なお、本明細書ではドナー（あるいはアクセプタ）の濃度とは、ドナー（あるいはアクセプタ）となりうる元素や化学基等の濃度に、そのイオン化率を乗じたものを言う。例えば、あるドナー元素が２％含まれていても、そのイオン化率が０．００５％であれば、ドナー濃度は１ｐｐｍ（＝０．０２×０．００００５）である。
【００１４】
ところで、ＦＥＴを用いた半導体回路で、特にＰ型とＮ型のＦＥＴのいずれか一方しか用いることができない半導体回路では、基本回路のひとつであるインバータは、例えば、図６（Ａ）に示すように、ＦＥＴに抵抗を直列に接続したものを用いる。
【００１５】
あるいは、図６（Ｂ）に示すように、ＦＥＴを２つ直列に接続し、一方（通常は、ＶＨ側）のＦＥＴのドレインとゲートを短絡させて、ダイオードとしたものを用いることもある。しかしながら、図６（Ｂ）の形態のインバータは、ＦＥＴのドレインとゲートを短絡させるに際し、図中にＸで示す部分でコンタクトを形成する必要から集積度を上げられないという点で不利である。
【００１６】
図６（Ａ）のタイプのインバータにおいては、ＦＥＴのオン時の抵抗をＲＯＮ、オフ時ＲＯＦＦとするとき、ＲＯＮ＜＜Ｒ＜＜ＲＯＦＦとなるような、抵抗値Ｒを有する抵抗をＦＥＴに接続する。ここで、Ｒ＞１０ＲＯＮ、Ｒ＜ＲＯＦＦ／１０、好ましくは、Ｒ＞１００ＲＯＮ、Ｒ＜ＲＯＦＦ／１００とすることが望まれる。
【００１７】
このタイプのインバータでは、入力がハイであれば、この抵抗とオン状態となっているＦＥＴを通って電流が流れる。インバータのＶＨとＶＬの間の抵抗は、Ｒ＋ＲＯＮであるが、Ｒ＞＞ＲＯＮであれば、インバータの抵抗はＲと近似できる。したがって、インバータの電源電圧をＶｄｄとすれば、消費電力は、Ｖｄｄ２／Ｒ、となる。また、出力電圧は０と近似できる。
【００１８】
また、入力がローでも、この抵抗とＦＥＴを通って電流が流れる。インバータの抵抗は、Ｒ＋ＲＯＦＦであるが、Ｒ＜＜ＲＯＦＦであれば、インバータの抵抗はＲＯＦＦと近似できる。したがって、インバータの消費電力は、Ｖｄｄ２／ＲＯＦＦ、となる。また、出力電圧はＶｄｄと近似できる。
【００１９】
上記の関係から明らかなように、ＲおよびＲＯＦＦが大きな値であれば消費電力は抑制される。また、出力電圧は、ＲがＲＯＮとＲＯＦＦの中間の値であることが望まれ、理想的には、Ｒ＝（ＲＯＮ×ＲＯＦＦ）１／２であるとよい。また、それらの結果として、ＲＯＦＦ／ＲＯＮが大きな値であることが望まれる。
【００２０】
従来の半導体回路で、このようにＰ型とＮ型のＦＥＴのいずれか一方しか用いることができない半導体回路としては、アモルファスシリコンＦＥＴを用いた回路が知られている。
【００２１】
アモルファスシリコンＦＥＴを用いたインバータ回路では、抵抗として、Ｎ型のアモルファスシリコンを用いている。Ｎ型のアモルファスシリコンは、ＦＥＴのソースやドレインの材料として用いられるものであり、その一部を加工して抵抗として使うものである。Ｎ型のアモルファスシリコンの抵抗率はあまり高くはないため、抵抗の大きさはＦＥＴの大きさよりも大きくなる。
【００２２】
ところで、バンドギャップが２電子ボルト以上のＩ型の半導体を用いてキャリア濃度を低減させたＦＥＴは、極めてオフ電流が低い、すなわち、ＲＯＦＦが極めて大きく、また、移動度もアモルファスシリコンに比べればはるかに大きいため、ＲＯＮも小さく、すなわち、ＲＯＦＦ／ＲＯＮが１０１０以上もの大きな値となる。これだけ大きいと抵抗を形成する上で、あるいは設計する上でのマージンも大きくなる。
【００２３】
しかしながら、特許文献１あるいは特許文献２のように、半導体に直接、導体を接触させて形成されるＦＥＴでは、アモルファスシリコンのＦＥＴの場合のような、抵抗とするのに適当な材料は見あたらなかった。特に、半導体のキャリア濃度を低減し、Ｉ型とした場合は、その抵抗率は極めて大きいものと考えられていたため、それを抵抗に用いることは想定されていなかった。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】米国特許公開２００５／０１９９８７９号公報
【特許文献２】米国特許公開２００７／０１９４３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明は、上記に説明したような導体半導体接合を有するＦＥＴの回路設計を工夫することより優れたＦＥＴあるいは半導体装置、半導体回路、あるいはそれらの作製方法を提供することを課題とする。また、導体半導体接合の特性を生かして、優れた特性を示すＦＥＴあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。あるいは、作製の簡単なＦＥＴあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。あるいは、より集積度の高いＦＥＴあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。本発明は上記課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００２６】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、Ｎチャネル型ＦＥＴにおいては、高い電位が与えられる方をドレイン、他方をソースとし、Ｐチャネル型ＦＥＴにおいては、低い電位が与えられる方をドレイン、他方をソースとする。いずれの電位も同じであれば、いずれか一方をソース、他方をドレインとする。
【００２７】
また、ソース電極、ドレイン電極という用語のかわりに第１の導体電極、第２の導体電極とも表現することがある。その場合は、電位の高低によって呼び名を変えない。
【００２８】
本発明の第１は、半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有するＦＥＴである。
【００２９】
本発明の第２は、半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、同じ面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有するＦＥＴである。
【００３０】
上記の本発明の第１および第２においては、オフセット領域の幅は、１０ｎｍ以上１００ｎｍ以下、好ましくは、１０ｎｍ以上５０ｎｍ以下、より好ましくは、１０ｎｍ以上２０ｎｍ以下とするとよい。また、半導体層の厚さは、オフセット領域の幅以下、好ましくは、オフセット領域の幅の半分以下とするとよい。また、ゲートの幅は、オフセット領域の幅と同じもしくは大きくするとよい。
【００３１】
本発明の第３は、半導体層と、その一方の面に接して設けられた第１乃至第３の導体電極と、半導体層の他方の面に設けられたゲートとを有する半導体装置である。
【００３２】
本発明の第４は、半導体層と、その一方の面に接して設けられた第１乃至第３の導体電極と、同じ面に設けられたゲートとを有する半導体装置である。
【００３３】
上記本発明の第１乃至第４において、第１乃至第３の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さい、あるいは、第１および第２の導体電極と半導体層はオーミック接合であることが好ましい。
【００３４】
上記本発明の第１乃至第４において、ゲートの、半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きいことが好ましい。また、半導体層はＩ型であることが好ましい。
【００３５】
上記本発明の第１乃至第４において、ＦＥＴあるいは半導体回路は、適切な基板上に設けられてもよい。その際、ゲートと基板の間に半導体層を設けるか、あるいは、半導体層と基板の間にゲートを設けるとよい。
【００３６】
基板に用いられる材料としては、単結晶シリコン等の半導体、各種ガラス、石英、サファイヤ、各種セラミックス等の絶縁体、アルミニウム、ステンレス鋼、銅等の導体等が挙げられる。特に半導体や導体を基板として用いるに際しては、その表面に絶縁層を設けることが好ましい。
【００３７】
さらに、半導体層とゲートとの間にはゲート絶縁膜を設けてもよい。あるいは、半導体層とゲートとの間をショットキーバリヤ型接合してもよい。また、第１乃至第３の導体電極は同じ材料で構成される必要はない。すべて異なる材料で形成してもよいし、そのうちの２つを同じ材料で構成してもよい。
【００３８】
なお、半導体層の種類は、酸化物に限らず、硫化物等のＩＩ−ＶＩ族化合物でもよい。また、上述のように熱励起によるキャリアを減らすためにも、半導体のバンドギャップは２電子ボルト以上４電子ボルト未満、好ましくは、２．９電子ボルト以上３．５電子ボルト未満とするとよい。
【発明の効果】
【００３９】
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。本発明は、導体半導体接合の性質を利用して、適度な抵抗領域を形成し、それを、ＦＥＴのオフセット領域や半導体回路あるいは半導体装置に利用するものである。
【００４０】
特許文献１あるいは特許文献２にあるようなＦＥＴにおいては、ソース電極、ドレイン電極、ゲートに導体が使用されていたが、導体による半導体への影響については、これまで、十分に考察されてこなかった。
【００４１】
この点に関して、本発明者の考察によれば、導体半導体接合において、導体の仕事関数が、半導体層の電子親和力より小さな場合には、半導体層中に電子が流入し、そのためオーミック接合が形成されることが明らかとなった。
【００４２】
ＦＥＴにおいて、ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるようにソース電極あるいはドレイン電極の材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるＦＥＴの特性が安定し、良品率が高くなるというメリットもある。
【００４３】
そのような導体半導体接合において、導体に近いほど電子の濃度が高く、大雑把な計算では、電子濃度は、導体半導体接合界面から数ｎｍでは１０２０／ｃｍ３、数十ｎｍでは１０１８／ｃｍ３、数百ｎｍでは１０１６／ｃｍ３、数μｍでも１０１４／ｃｍ３である。すなわち、半導体自体がＩ型であっても、導体との接触によって、キャリア濃度の高い領域ができてしまう。このようなキャリアの多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。
【００４４】
また、ゲートの材料としては、仕事関数が半導体層の電子親和力より大きな導体を用いれば、半導体の電子を排除する作用を有することも明らかとなった。例えば、タングステンや白金等である。このような材料を用いることによって、オフ電流を極めて小さくすることができることが解明できた。
【００４５】
上記の考察によれば、図５（Ａ）に示されるＦＥＴの半導体層１０２における、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、ゲート１０５を同電位とした場合での、キャリア濃度の分布は、概念的には図５（Ｂ）のように示される。ここで、第１の導体電極１０３ａ、第２の導体電極１０３ｂの仕事関数をＷｍ、ゲート１０５の仕事関数をＷｇ、半導体層１０２の電子親和力をφ、としたとき、Ｗｍ＜φ＋０．３電子ボルト、Ｗｇ＞φ＋０．６電子ボルトという条件を満たすものとする。
【００４６】
図５（Ｂ）に示されるように、第１の導体電極１０３ａ、第２の導体電極１０３ｂから電子が注入されることにより、第１の導体電極１０３ａ、第２の導体電極１０３ｂの近傍は、極めて電子濃度の高い領域１０２ａとなる。一方で、ゲート１０５に近い部分では、電子濃度が極めて低い領域１０２ｅとなる。その間の部分では、電子濃度は、第１の導体電極１０３ａ、第２の導体電極１０３ｂから離れるほど、あるいは、ゲート１０５に近づくほど低くなる。
【００４７】
図５（Ｂ）では、領域１０２ｂの電子濃度は、領域１０２ａより電子濃度が１桁程度低く、領域１０２ｃの電子濃度は、領域１０２ｂより電子濃度が１桁程度低く、領域１０２ｄの電子濃度は、領域１０２ｃより電子濃度が１桁程度低いことを示している。電子濃度が高いほど導電性が高まり、逆に、電子濃度が低くなると、導電性が低下し、例えば、領域１０２ｅでは絶縁体となる。
【００４８】
図５（Ｂ）で示されるＦＥＴのオフ電流は、第１の導体電極１０３ａ、第２の導体電極１０３ｂの中間部分に形成される領域１０２ｅによって決定される。一方、第１の導体電極１０３ａとゲート１０５、第２の導体電極１０３ｂとゲート１０５の重なる部分やその周辺は、オフ電流を下げる上ではほとんど関係がないことが明らかとなった。
【００４９】
なお、図５（Ａ）に示されるＦＥＴの、第１の導体電極１０３ａと第２の導体電極１０３ｂの間隔をさらに狭めると、領域１０２ｅが狭まり、それよりも電子濃度の高い領域が多くなってしまう。こうなると、オフ電流が増大するため好ましくない。すなわち、第１の導体電極１０３ａと第２の導体電極１０３ｂの間隔は、オフ電流を一定の値以下とするために、ある値を保つ必要がある。
【００５０】
本発明者は、図５（Ｂ）に示されるような電子濃度分布は、図５（Ａ）以外の、例えば、図１（Ａ）のような構造でも得られることに気がついた。図１（Ａ）の構造のＦＥＴでは、第１の導体電極１０３ａとゲート１０５、あるいは、第２の導体電極１０３ｂとゲート１０５が重ならないように設けられ、図１（Ａ）では、第１の導体電極１０３ａとゲート１０５の間に、幅ｄのオフセット領域が設けられている。
【００５１】
図１（Ａ）に示すＦＥＴは適切な材料の基板の上に形成されてもよい。また、その場合、基板は図のゲート１０５の上の方にあっても、第１の導体電極１０３ａの下の方にあってもよい。
【００５２】
通常、このようなオフセット領域はＦＥＴに直列に抵抗を挿入した場合と同じ効果をもたらすが、本発明者の考察によれば、そのようなオフセット領域を設けても、ｄが１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下であれば、ＦＥＴの動作に及ぼす影響は軽微であることが明らかとなった。
【００５３】
それは、オフセット領域とはいえ、上記に説明したように、第１の導体電極１０３ａ、第２の導体電極１０３ｂから半導体層１０２に電子が流入し、電子濃度の高い部分（例えば、領域１０２ｃ）が存在するためである。ＦＥＴがＮチャネル型の場合、ゲート１０５に正の電位を与えると図１（Ｂ）の領域１０２ｅや領域１０２ｄのオフセット領域直下にある部分も電子濃度の高い領域となり、第１の導体電極１０３ａと第２の導体電極１０３ｂを結ぶ経路が形成される。
【００５４】
また、このような構造とすると、ゲート１０５と第１の導体電極１０３ａあるいは第２の導体電極１０３ｂとの間の寄生容量を十分に削減することができる。この効果を享受するには、オフセット領域の幅ｄは１０ｎｍ以上であることが好ましい。オフセット領域の幅ｄが１０ｎｍ未満では、第１の導体電極１０３ａあるいは第２の導体電極１０３ｂとの間の寄生容量が著しく増加する。
【００５５】
図１（Ａ）で示されるＦＥＴは、第１の導体電極１０３ａと第２の導体電極１０３ｂが、ゲート１０５と異なる面に形成されるが、第１の導体電極１０３ａと第２の導体電極１０３ｂが、ゲート１０５と同じ面に形成されるＦＥＴも作製できる。
【００５６】
図１（Ｃ）に示すＦＥＴは、半導体層１０２上の同じ面に第１の導体電極１０３ａと第２の導体電極１０３ｂ、ゲート絶縁膜１０４，ゲート１０５を有するＦＥＴを示す。ゲート１０５と第１の導体電極１０３ａ、ゲート１０５と第２の導体電極１０３ｂの間には、オフセット領域を設ける。
【００５７】
半導体層１０２は、第１の導体電極１０３ａや第２の導体電極１０３ｂと接触することにより、電子が供給され、図１（Ｃ）に示すように、電子濃度のさまざまな領域が形成される。電子濃度の分布は、第１の導体電極１０３ａと第２の導体電極１０３ｂがゲート１０５と同じ面にあることにより、図１（Ｂ）とは若干、異なる。
【００５８】
図１（Ｃ）の構造では、特に、半導体層１０２のゲートの反対側の部分において、第１の導体電極１０３ａや第２の導体電極１０３ｂの影響力が相対的に低下するため、その部分の電子濃度が、図１（Ｂ）の場合よりも低下する。その結果、オフ電流がより少なくなる。
【００５９】
このような構造のＦＥＴは、従来の珪素のＭＯＳＦＥＴと同じような構造であるため、多層配線等のプロセスが、図１（Ａ）の構造のＦＥＴよりも簡便にでき、集積度も高められるという利点がある。また、従来のシリコンＭＯＳＦＥＴで必要なイオン注入によるドーピングプロセスが不要という特色もある。すなわち、ゲートを設けた部分は自動的に電子濃度の極めて低いチャネルとなり、その他の部分は適度な電子濃度のエクステンション領域に相当する部分となる。
【００６０】
また、第１の導体電極１０３ａ、第２の導体電極１０３ｂから半導体層１０２に電子が流入し、適度な電子濃度の部分ができるということは、その部分はＦＥＴのオン状態とオフ状態の中間の抵抗値であることを意味する。
【００６１】
図５に戻って、図５（Ａ）のＦＥＴの、ゲート１０５を取り去ってしまうと、半導体層１０２のキャリア濃度の分布は、概念的には図５（Ｃ）のようになる。この場合には、ゲートによって電子を排除する作用が無くなるため、第１の導体電極１０３ａ、第２の導体電極１０３ｂから注入された電子により、電子濃度の高い領域が、図５（Ｂ）よりも広く形成される。
【００６２】
図５（Ｂ）はＦＥＴのオフ状態であり、また、ＦＥＴのオン状態では、ゲート１０５によって、半導体層１０２の多くの部分により電子濃度の高い領域ができることを考えると、図５（Ｃ）は、まさに、オン状態とオフ状態の中間の状態である。
【００６３】
このような状態では、その抵抗値（第１の導体電極１０３ａと第２の導体電極１０３ｂとの間の抵抗値）も、ＦＥＴのオン状態とオフ状態の中間となる。抵抗値は、キャリア濃度に反比例するが、図５（Ａ）のＦＥＴからゲート１０５を取り去った構造の素子（以下、抵抗素子、という）の半導体層の抵抗率は、同じ厚さの半導体層を用いるＦＥＴのオフ状態の半導体層の抵抗率より３−８桁低い。
【００６４】
このような抵抗素子は、上記で説明したように、図６（Ａ）で示されるインバータの抵抗として用いるのに好ましい。特に、第１の導体電極１０３ａと第２の導体電極１０３ｂの間隔Ｌを１００ｎｍ以上１０μｍ以下とすることで、同じ程度（Ｌの１／２以上５倍以下）のチャネル長を有するＦＥＴのオン抵抗ＲＯＮ、オフ抵抗ＲＯＦＦの間で、ＲＯＮ＜＜Ｒ＜＜ＲＯＦＦの関係を満たすことができる。
【００６５】
この際、ＦＥＴのチャネル幅は抵抗素子の幅の５０％以上２００％以下、ＦＥＴの半導体層の厚さは抵抗素子の半導体層の厚さの５０％以上２００％以下とするとよい。もちろん、それ以外の条件でも上記の関係を満たすことは可能である。
【００６６】
なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面は、化学的反応により半導体と導体の化合物が生成されたり、あるいは界面に電荷や異種元素がトラップされたりして複雑な物性を示すことも多い。
【００６７】
また、例えば、半導体層に厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる、ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から５ｎｍ離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計してもよい。
【００６８】
本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、１ｃｍ２／Ｖｓ以上であるのに対し、他方の移動度が０．０１ｃｍ２／Ｖｓ以下であるとか、他方がキャリアとして存在しない、あるいは、他方の有効質量が自由電子の１００倍以上である、という場合において好ましい結果が得られる。
【図面の簡単な説明】
【００６９】
【図１】本発明の電界効果トランジスタの動作原理を示す図である。
【図２】本発明の半導体回路の例を示す図である。
【図３】本発明の半導体回路の例を示す図である。
【図４】本発明の半導体回路の作製工程の例を示す図である。
【図５】本発明の原理を説明する図である。
【図６】従来のインバータ回路図である。
【発明を実施するための形態】
【００７０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００７１】
（実施の形態１）
本実施の形態では、図２に示す半導体回路について説明する。図２（Ａ）は半導体回路の断面の概念図、図２（Ｂ）は、図２（Ａ）の下側からこの半導体回路を見た様子を示す。この半導体回路は、図２（Ａ）に示すように、半導体層１０２の一方の面に接して、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを有する。また、半導体層１０２の他方の面にはゲート１０５を有する。ゲート１０５と半導体層１０２の間にはゲート絶縁膜１０４を有する。
【００７２】
基板は、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃの下に設けても、ゲート１０５の上に設けてもよい。また、この半導体回路の、半導体層１０２は、図２（Ｂ）に示すように、概略長方形の形状をし、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃが設けられる。さらに、半導体層１０２はＩ型で、バンドギャップが２電子ボルト以上４電子ボルト未満、好ましくは、２．９電子ボルト以上３．５電子ボルト未満とするとよい。
【００７３】
ゲート１０５は、半導体層１０２の第１の導体電極１０３ａと第２の導体電極１０３ｂの間の領域（ただし、第１の導体電極１０３ａと第２の導体電極１０３ｂは含まない）と重なるように設けられるが、半導体層１０２の第２の導体電極１０３ｂと第３の導体電極１０３ｃの間の領域（ただし、第２の導体電極１０３ｂと第３の導体電極１０３ｃは含まない）とは重ならないように設けられる。
【００７４】
このような構造とすることにより、第１の導体電極１０３ａと第２の導体電極１０３ｂ、ゲート１０５およびそれらに囲まれた部分の半導体層１０２によって、ＦＥＴが形成される。また、第２の導体電極１０３ｂと第３の導体電極１０３ｃおよびその間の部分の半導体層１０２によって、抵抗が形成される。
【００７５】
すなわち、図２（Ａ）に示すように、前者が、トランジスタ部、後者が抵抗部となり、半導体層１０２の電子濃度の分布状態は、それぞれ、図５（Ｂ）、図５（Ｃ）で示されるのとおおよそ同等のものとなる。したがって、図２（Ｃ）に回路図で示すように、図６（Ａ）のタイプのインバータとなる。
【００７６】
また、図２（Ｂ）に示されるように、トランジスタ部のチャネル幅方向の長さと、抵抗部のそれに相当する長さは概略同じとなる。図２に示す構造のインバータが、図６（Ｂ）で示されるインバータに比較して、集積度が高いことは以下の理由からも明らかである。
【００７７】
例えば、同じように図６（Ｂ）のタイプのインバータを形成しようとすれば、第２の導体電極１０３ｂと第３の導体電極１０３ｃの間にもゲートを設けなければならない。しかし、その場合、ゲート１０５と隣接するゲートとの絶縁を確実なものとするため、最小加工線幅以上の間隔を設ける必要がある。その分、第２の導体電極１０３ｂの幅を広くする必要がある。
【００７８】
図２において、最小加工線幅は、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃの幅である。ということは、図６（Ｂ）のタイプのインバータにおいて、第２の導体電極１０３ｂは図２の２倍の幅を必要とするということである。これに対し、図６（Ａ）のタイプのインバータでは、第２の導体電極１０３ｂと第３の導体電極１０３ｃの間にゲートを設ける必要がないので、第２の導体電極１０３ｂの幅を最小線幅とすることができる。
【００７９】
図２のような半導体装置を作製するには、基板上に、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを形成し、その後、半導体層１０２，ゲート絶縁膜１０４，ゲート１０５を形成すればよい。
【００８０】
あるいは、基板上に、ゲート１０５を形成し、その後、ゲート絶縁膜１０４、半導体層１０２、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを形成すればよい。
【００８１】
なお、図２においては、第１の導体電極１０３ａと第２の導体電極１０３ｂの間隔、第２の導体電極１０３ｂと第３の導体電極１０３ｃの間隔を概略等しくしたが、前者を後者よりも広く、あるいは狭くしてもよい。
【００８２】
（実施の形態２）
本実施の形態では、図３に示す半導体回路について説明する。図３（Ａ）は半導体回路の断面の概念図、図３（Ｂ）は、図３（Ａ）の下側から、この半導体回路を見た様子を示す。図３（Ａ）に示すように、この半導体回路も図２の半導体装置と同様に、半導体層１０２の一方の面に接して、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを有する。また、半導体層１０２の他方の面にはゲート１０５を有する。ゲート１０５と半導体層１０２の間にはゲート絶縁膜１０４を有する。半導体層１０２はＩ型で、バンドギャップが２電子ボルト以上４電子ボルト未満、好ましくは、２．９電子ボルト以上３．５電子ボルト未満とするとよい。
【００８３】
また、ゲート１０５は、半導体層１０２の第１の導体電極１０３ａと第２の導体電極１０３ｂの間の領域Ａ（ただし、第１の導体電極１０３ａと第２の導体電極１０３ｂは含まない）の少なくとも１部分と重なるように設けられるが、半導体層１０２の第２の導体電極１０３ｂと第３の導体電極１０３ｃの間の領域Ｂ（ただし、第２の導体電極１０３ｂと第３の導体電極１０３ｃは含まない）とは重ならないように設けられる。
【００８４】
図２の半導体装置と異なるのは、ゲート１０５が第１の導体電極１０３ａ、第２の導体電極１０３ｂと重ならず、オフセット領域を有することである。すなわち、ゲート１０５と第１の導体電極１０３ａ、第２の導体電極１０３ｂの間には長さｄのオフセット領域を有する。
【００８５】
また、この半導体回路の、半導体層１０２は、図３（Ｂ）に示すように、複雑な形状をしている。すなわち、左側の部分（領域Ａを含む部分）の幅を広く、右側の部分（領域Ｂを含む部分）の幅を狭くする。こうすることにより、右側の部分の抵抗を高くして、左側の部分の抵抗との比率を調整する。
【００８６】
この半導体装置でも、実施の形態１と同様に、第１の導体電極１０３ａと第２の導体電極１０３ｂ、ゲート１０５およびそれらに囲まれた部分の半導体層１０２によって、図１（Ａ）に示されるのと同等なＦＥＴが形成される。また、第２の導体電極１０３ｂと第３の導体電極１０３ｃおよびその間の部分の半導体層１０２によって、図５（Ｃ）に示されるのと同等な抵抗が形成される。
【００８７】
すなわち、図３（Ａ）に示すように、前者が、トランジスタ部、後者が抵抗部となり、半導体層１０２の電子濃度の分布状態は、それぞれ、図１（Ｂ）、図５（Ｃ）で示されるのとおおよそ同等のものとなる。回路図は図３（Ｃ）に示される。すなわち、図６（Ａ）に示されるインバータとして用いることができる。この半導体装置の抵抗部の抵抗は、実施の形態１のものに比較して大きなものとなる。
【００８８】
また、本実施の形態のインバータはトランジスタの入力がローのときの抵抗を高くできるので、消費電力をより低くできる。また、同じ理由から、貫通電流による素子破壊も防止でき、信頼性を高めることができる。
【００８９】
ところで、本実施の形態で示すようなオフセット領域を有するＦＥＴであれば、図６（Ｂ）のタイプのインバータを形成する上で、実施の形態１で指摘した集積度の低下は克服できる。すなわち、オフセットがあるため、ゲート間の間隔は最小線幅より広い。すなわち、第２の導体電極１０３ｂを最小線幅で形成しても、ゲート１０５に隣接するゲートを第２の導体電極１０３ｂと第３の導体電極１０３ｃの間に設けることができる。
【００９０】
しかしながら、先に示したような、ゲートと導体電極とのコンタクトを設ける必要があるため、図６（Ａ）のタイプに比較すると集積度は低下する。
【００９１】
（実施の形態３）
本実施の形態では、半導体装置の作製方法について、図４を用いて説明する。まず、図４（Ａ）に示すように、基板１０１上に、半導体層１０２、ゲート絶縁膜１０４を形成する。基板１０１としては、様々なものが用いられるが、その後の処理に耐えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板１０１は絶縁体単独、あるいは絶縁体や金属や半導体の表面に絶縁層を形成したもの等であることが好ましい。
【００９２】
基板１０１に絶縁体を用いる場合には、各種ガラスやサファイヤ、石英、セラミックス等を用いることができる。金属を用いる場合には、アルミニウム、銅、ステンレス鋼、銀等を用いることができる。半導体を用いる場合には、珪素、ゲルマニウム、炭化珪素、窒化ガリウム等を用いることができる。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。
【００９３】
半導体層１０２の半導体材料としては、インジウムと亜鉛を有する酸化物半導体を用いる。酸化物半導体としては、上記以外にも各種のものが用いられる。本実施の形態では、インジウムと亜鉛が等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ３０ｎｍのインジウム亜鉛酸化物膜を形成し、これをパターニングして半導体層１０２に用いる。
【００９４】
ゲート絶縁膜１０４としては、スパッタリング法により形成した絶縁膜を用いる。絶縁膜の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いることができる。本実施の形態では、ゲート絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムを用いる。
【００９５】
半導体層１０２を形成後、あるいは、ゲート絶縁膜１０４を形成後のいずれか一方、もしくは双方で、適切な熱処理をおこなうとよい。これは、半導体層１０２中の水素濃度や酸素欠損を低減させるためであり、可能であれば、半導体層１０２形成直後におこなうとよい。
【００９６】
その際、最初に還元雰囲気で熱処理をおこなった後、酸化雰囲気で熱処理をおこなうとよい。最初の還元雰囲気での熱処理により、水素が酸素と共に効率よく放出され、その後の酸化雰囲気での熱処理により、酸素欠陥を埋めることができる。
【００９７】
その後、図４（Ｂ）に示すようにゲート１０５を形成する。ゲート１０５の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。あるいは窒化インジウムのように電子親和力が５電子ボルト以上の化合物を用いてもよい。ゲート１０５はそのような材料単独で構成してもよいし、多層構造とし、ゲート絶縁膜１０４に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ１００ｎｍの白金膜と厚さ１００ｎｍのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート１０５を形成する。
【００９８】
さらに、スパッタリング法により、層間絶縁物１０６を形成する。層間絶縁物１０６としては、誘電率の低い材料を用いることが好ましい。本実施の形態では、層間絶縁物１０６として、ＣＶＤ法により形成した厚さ３００ｎｍの酸化珪素を用いる。そして、図４（Ｃ）に示すように、層間絶縁物１０６を化学的機械的研磨（ＣＭＰ）法により平坦化する。
【００９９】
さらに半導体層１０２に達するコンタクトホールを形成し、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを形成する。本実施の形態では、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃは、厚さ５０ｎｍの窒化チタン膜と厚さ１５０ｎｍのチタン膜を、スパッタリング法で連続的に形成して、これをパターニングして形成する。このようにして、図４（Ｄ）に示される半導体回路が形成される。
【０１００】
半導体層１０２のうち、ゲート１０５の設けられた図の左側の部分は、ＦＥＴの活性層として機能し、ゲート１０５の設けられていない図の右側の部分は抵抗として機能する。この回路も図６（Ａ）に示したインバータとして用いることができる。
【０１０１】
（実施の形態４）
上記実施の形態１乃至３で示した半導体装置は、さまざまな電子機器に用いることができる。例えば、液晶ディスプレー、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレー、ＦＥ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ）ディスプレー等の表示装置の駆動回路、イメージセンサの駆動回路、半導体メモリ等である。また、それらを用いた各種電子機器、例えば、テレビジョン、パーソナルコンピュータ、携帯電話等の通信機器、電子手帳、携帯音楽プレーヤ等である。
【符号の説明】
【０１０２】
１０１ 基板
１０２ 半導体層
１０３ａ 第１の導体電極
１０３ｂ 第２の導体電極
１０３ｃ 第３の導体電極
１０４ ゲート絶縁膜
１０５ ゲート
１０６ 層間絶縁物
【技術分野】
【０００１】
本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）および電界効果トランジスタを用いた半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）とは、半導体にソース、ドレインという領域を設け、それぞれに電極を設けて、電位を与え、絶縁膜あるいはショットキーバリヤを介してゲートと呼ばれる電極より半導体に電界をかけ、半導体の状態を制御することにより、ソースとドレイン間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲルマニウム等のＩＶ族元素（第１４族元素）やガリウムヒ素、インジウムリン、窒化ガリウム等のＩＩＩ−Ｖ族化合物、硫化亜鉛、カドミウムテルル等のＩＩ−ＶＩ族化合物等が挙げられる。
【０００３】
近年、酸化亜鉛や酸化インジウムガリウム亜鉛系化合物等の酸化物を半導体として用いたＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦＥＴでは、比較的大きな移動度が得られると共に、それらの材料が３電子ボルト以上の大きなバンドギャップを有するが故に、酸化物半導体を用いたＦＥＴをディスプレーやパワーデバイス等に応用することが議論されている。
【０００４】
例えば、バンドギャップが３電子ボルト以上ということは、可視光に対して透明であるので、ディスプレー用途として用いた場合、ＦＥＴ部分も光を透過でき、開口率が向上することが期待される。
【０００５】
また、このような大きなバンドギャップという特徴は、パワーデバイスに用いられる炭化珪素と同じなので、同様にパワーデバイスに用いることが期待される。
【０００６】
さらに、バンドギャップが大きいということは、熱励起キャリアが少ないことを意味する。例えば、室温において、珪素では、バンドギャップが１．１電子ボルトであるので、熱励起キャリアは１０１１／ｃｍ３程度であるが、バンドギャップが３．２電子ボルトの半導体では、熱励起キャリアは１０−７／ｃｍ３程度と計算される。
【０００７】
珪素の場合、全く、不純物を含まないものを作っても、熱励起によるキャリアが上記のように存在するため、抵抗率は、１０５Ωｃｍ以上とできないが、バンドギャップが３．２電子ボルトの半導体では、理論的には、１０２０Ωｃｍ以上の抵抗率が得られる。このような半導体でＦＥＴを作製し、オフ状態（ゲートの電位がソースの電位と同じ状態）における高い抵抗率を用いれば、電荷を半永久的に閉じこめることも可能となると期待される。
【０００８】
ところで、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのようなＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように、Ｎ型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインを形成していた。
【０００９】
なお、一般的な半導体関連の学術書においては、「導体半導体接合」は「金属半導体接合」と表記される。この場合、金属とは、導体という意味である。例えば、高濃度にドーピングされ、抵抗率が著しく低下した半導体、あるいは、窒化チタン、窒化タングステン等の金属窒化物、酸化インジウム錫、酸化アルミニウム亜鉛等の金属酸化物等も「金属半導体接合」では金属として扱われる。しかしながら、一般に「金属」という用語では誤解を招きやすい。そのため、本明細書では「金属半導体接合」ではなく「導体半導体接合」と表記する。
【００１０】
例えば、特許文献１には図５（Ａ）に示すようなＦＥＴが開示されている。すなわち、半導体層１０２の一方の面に接してソース電極と呼ばれる第１の導体電極１０３ａとドレイン電極と呼ばれる第２の導体電極１０３ｂが設けられ、半導体層１０２の他方の面には、間にゲート絶縁膜１０４を介して、ゲート１０５が設けられている。第１の導体電極１０３ａと第２の導体電極１０３ｂ、ゲート１０５は導体が用いられる。
【００１１】
そして、図５（Ａ）に幅ｃで示すように、ゲート１０５と第１の導体電極１０３ａ、およびゲート１０５と第２の導体電極１０３ｂは重なる部分を有することが必須とされた。すなわち、ｃ＞０であることが必要とされてきた。
【００１２】
また、導体半導体接合によって、ソース電極、ドレイン電極を形成したＦＥＴでは、用いる半導体のキャリア濃度が大きいと、オフ状態でもソース電極とドレイン電極の間に電流（オフ電流）が流れてしまう。そこで、半導体中のドナーあるいはアクセプタの濃度を低減させて、Ｉ型（本明細書では、ドナーあるいはアクセプタに由来するキャリア濃度が１０１２／ｃｍ３以下の半導体をＩ型という）とすることにより、オフ電流を低減することが望まれる。
【００１３】
なお、本明細書ではドナー（あるいはアクセプタ）の濃度とは、ドナー（あるいはアクセプタ）となりうる元素や化学基等の濃度に、そのイオン化率を乗じたものを言う。例えば、あるドナー元素が２％含まれていても、そのイオン化率が０．００５％であれば、ドナー濃度は１ｐｐｍ（＝０．０２×０．００００５）である。
【００１４】
ところで、ＦＥＴを用いた半導体回路で、特にＰ型とＮ型のＦＥＴのいずれか一方しか用いることができない半導体回路では、基本回路のひとつであるインバータは、例えば、図６（Ａ）に示すように、ＦＥＴに抵抗を直列に接続したものを用いる。
【００１５】
あるいは、図６（Ｂ）に示すように、ＦＥＴを２つ直列に接続し、一方（通常は、ＶＨ側）のＦＥＴのドレインとゲートを短絡させて、ダイオードとしたものを用いることもある。しかしながら、図６（Ｂ）の形態のインバータは、ＦＥＴのドレインとゲートを短絡させるに際し、図中にＸで示す部分でコンタクトを形成する必要から集積度を上げられないという点で不利である。
【００１６】
図６（Ａ）のタイプのインバータにおいては、ＦＥＴのオン時の抵抗をＲＯＮ、オフ時ＲＯＦＦとするとき、ＲＯＮ＜＜Ｒ＜＜ＲＯＦＦとなるような、抵抗値Ｒを有する抵抗をＦＥＴに接続する。ここで、Ｒ＞１０ＲＯＮ、Ｒ＜ＲＯＦＦ／１０、好ましくは、Ｒ＞１００ＲＯＮ、Ｒ＜ＲＯＦＦ／１００とすることが望まれる。
【００１７】
このタイプのインバータでは、入力がハイであれば、この抵抗とオン状態となっているＦＥＴを通って電流が流れる。インバータのＶＨとＶＬの間の抵抗は、Ｒ＋ＲＯＮであるが、Ｒ＞＞ＲＯＮであれば、インバータの抵抗はＲと近似できる。したがって、インバータの電源電圧をＶｄｄとすれば、消費電力は、Ｖｄｄ２／Ｒ、となる。また、出力電圧は０と近似できる。
【００１８】
また、入力がローでも、この抵抗とＦＥＴを通って電流が流れる。インバータの抵抗は、Ｒ＋ＲＯＦＦであるが、Ｒ＜＜ＲＯＦＦであれば、インバータの抵抗はＲＯＦＦと近似できる。したがって、インバータの消費電力は、Ｖｄｄ２／ＲＯＦＦ、となる。また、出力電圧はＶｄｄと近似できる。
【００１９】
上記の関係から明らかなように、ＲおよびＲＯＦＦが大きな値であれば消費電力は抑制される。また、出力電圧は、ＲがＲＯＮとＲＯＦＦの中間の値であることが望まれ、理想的には、Ｒ＝（ＲＯＮ×ＲＯＦＦ）１／２であるとよい。また、それらの結果として、ＲＯＦＦ／ＲＯＮが大きな値であることが望まれる。
【００２０】
従来の半導体回路で、このようにＰ型とＮ型のＦＥＴのいずれか一方しか用いることができない半導体回路としては、アモルファスシリコンＦＥＴを用いた回路が知られている。
【００２１】
アモルファスシリコンＦＥＴを用いたインバータ回路では、抵抗として、Ｎ型のアモルファスシリコンを用いている。Ｎ型のアモルファスシリコンは、ＦＥＴのソースやドレインの材料として用いられるものであり、その一部を加工して抵抗として使うものである。Ｎ型のアモルファスシリコンの抵抗率はあまり高くはないため、抵抗の大きさはＦＥＴの大きさよりも大きくなる。
【００２２】
ところで、バンドギャップが２電子ボルト以上のＩ型の半導体を用いてキャリア濃度を低減させたＦＥＴは、極めてオフ電流が低い、すなわち、ＲＯＦＦが極めて大きく、また、移動度もアモルファスシリコンに比べればはるかに大きいため、ＲＯＮも小さく、すなわち、ＲＯＦＦ／ＲＯＮが１０１０以上もの大きな値となる。これだけ大きいと抵抗を形成する上で、あるいは設計する上でのマージンも大きくなる。
【００２３】
しかしながら、特許文献１あるいは特許文献２のように、半導体に直接、導体を接触させて形成されるＦＥＴでは、アモルファスシリコンのＦＥＴの場合のような、抵抗とするのに適当な材料は見あたらなかった。特に、半導体のキャリア濃度を低減し、Ｉ型とした場合は、その抵抗率は極めて大きいものと考えられていたため、それを抵抗に用いることは想定されていなかった。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】米国特許公開２００５／０１９９８７９号公報
【特許文献２】米国特許公開２００７／０１９４３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明は、上記に説明したような導体半導体接合を有するＦＥＴの回路設計を工夫することより優れたＦＥＴあるいは半導体装置、半導体回路、あるいはそれらの作製方法を提供することを課題とする。また、導体半導体接合の特性を生かして、優れた特性を示すＦＥＴあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。あるいは、作製の簡単なＦＥＴあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。あるいは、より集積度の高いＦＥＴあるいは半導体装置、あるいはそれらの作製方法を提供することを課題とする。本発明は上記課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００２６】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、Ｎチャネル型ＦＥＴにおいては、高い電位が与えられる方をドレイン、他方をソースとし、Ｐチャネル型ＦＥＴにおいては、低い電位が与えられる方をドレイン、他方をソースとする。いずれの電位も同じであれば、いずれか一方をソース、他方をドレインとする。
【００２７】
また、ソース電極、ドレイン電極という用語のかわりに第１の導体電極、第２の導体電極とも表現することがある。その場合は、電位の高低によって呼び名を変えない。
【００２８】
本発明の第１は、半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有するＦＥＴである。
【００２９】
本発明の第２は、半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、同じ面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有するＦＥＴである。
【００３０】
上記の本発明の第１および第２においては、オフセット領域の幅は、１０ｎｍ以上１００ｎｍ以下、好ましくは、１０ｎｍ以上５０ｎｍ以下、より好ましくは、１０ｎｍ以上２０ｎｍ以下とするとよい。また、半導体層の厚さは、オフセット領域の幅以下、好ましくは、オフセット領域の幅の半分以下とするとよい。また、ゲートの幅は、オフセット領域の幅と同じもしくは大きくするとよい。
【００３１】
本発明の第３は、半導体層と、その一方の面に接して設けられた第１乃至第３の導体電極と、半導体層の他方の面に設けられたゲートとを有する半導体装置である。
【００３２】
本発明の第４は、半導体層と、その一方の面に接して設けられた第１乃至第３の導体電極と、同じ面に設けられたゲートとを有する半導体装置である。
【００３３】
上記本発明の第１乃至第４において、第１乃至第３の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さい、あるいは、第１および第２の導体電極と半導体層はオーミック接合であることが好ましい。
【００３４】
上記本発明の第１乃至第４において、ゲートの、半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きいことが好ましい。また、半導体層はＩ型であることが好ましい。
【００３５】
上記本発明の第１乃至第４において、ＦＥＴあるいは半導体回路は、適切な基板上に設けられてもよい。その際、ゲートと基板の間に半導体層を設けるか、あるいは、半導体層と基板の間にゲートを設けるとよい。
【００３６】
基板に用いられる材料としては、単結晶シリコン等の半導体、各種ガラス、石英、サファイヤ、各種セラミックス等の絶縁体、アルミニウム、ステンレス鋼、銅等の導体等が挙げられる。特に半導体や導体を基板として用いるに際しては、その表面に絶縁層を設けることが好ましい。
【００３７】
さらに、半導体層とゲートとの間にはゲート絶縁膜を設けてもよい。あるいは、半導体層とゲートとの間をショットキーバリヤ型接合してもよい。また、第１乃至第３の導体電極は同じ材料で構成される必要はない。すべて異なる材料で形成してもよいし、そのうちの２つを同じ材料で構成してもよい。
【００３８】
なお、半導体層の種類は、酸化物に限らず、硫化物等のＩＩ−ＶＩ族化合物でもよい。また、上述のように熱励起によるキャリアを減らすためにも、半導体のバンドギャップは２電子ボルト以上４電子ボルト未満、好ましくは、２．９電子ボルト以上３．５電子ボルト未満とするとよい。
【発明の効果】
【００３９】
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。本発明は、導体半導体接合の性質を利用して、適度な抵抗領域を形成し、それを、ＦＥＴのオフセット領域や半導体回路あるいは半導体装置に利用するものである。
【００４０】
特許文献１あるいは特許文献２にあるようなＦＥＴにおいては、ソース電極、ドレイン電極、ゲートに導体が使用されていたが、導体による半導体への影響については、これまで、十分に考察されてこなかった。
【００４１】
この点に関して、本発明者の考察によれば、導体半導体接合において、導体の仕事関数が、半導体層の電子親和力より小さな場合には、半導体層中に電子が流入し、そのためオーミック接合が形成されることが明らかとなった。
【００４２】
ＦＥＴにおいて、ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるようにソース電極あるいはドレイン電極の材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるＦＥＴの特性が安定し、良品率が高くなるというメリットもある。
【００４３】
そのような導体半導体接合において、導体に近いほど電子の濃度が高く、大雑把な計算では、電子濃度は、導体半導体接合界面から数ｎｍでは１０２０／ｃｍ３、数十ｎｍでは１０１８／ｃｍ３、数百ｎｍでは１０１６／ｃｍ３、数μｍでも１０１４／ｃｍ３である。すなわち、半導体自体がＩ型であっても、導体との接触によって、キャリア濃度の高い領域ができてしまう。このようなキャリアの多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。
【００４４】
また、ゲートの材料としては、仕事関数が半導体層の電子親和力より大きな導体を用いれば、半導体の電子を排除する作用を有することも明らかとなった。例えば、タングステンや白金等である。このような材料を用いることによって、オフ電流を極めて小さくすることができることが解明できた。
【００４５】
上記の考察によれば、図５（Ａ）に示されるＦＥＴの半導体層１０２における、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、ゲート１０５を同電位とした場合での、キャリア濃度の分布は、概念的には図５（Ｂ）のように示される。ここで、第１の導体電極１０３ａ、第２の導体電極１０３ｂの仕事関数をＷｍ、ゲート１０５の仕事関数をＷｇ、半導体層１０２の電子親和力をφ、としたとき、Ｗｍ＜φ＋０．３電子ボルト、Ｗｇ＞φ＋０．６電子ボルトという条件を満たすものとする。
【００４６】
図５（Ｂ）に示されるように、第１の導体電極１０３ａ、第２の導体電極１０３ｂから電子が注入されることにより、第１の導体電極１０３ａ、第２の導体電極１０３ｂの近傍は、極めて電子濃度の高い領域１０２ａとなる。一方で、ゲート１０５に近い部分では、電子濃度が極めて低い領域１０２ｅとなる。その間の部分では、電子濃度は、第１の導体電極１０３ａ、第２の導体電極１０３ｂから離れるほど、あるいは、ゲート１０５に近づくほど低くなる。
【００４７】
図５（Ｂ）では、領域１０２ｂの電子濃度は、領域１０２ａより電子濃度が１桁程度低く、領域１０２ｃの電子濃度は、領域１０２ｂより電子濃度が１桁程度低く、領域１０２ｄの電子濃度は、領域１０２ｃより電子濃度が１桁程度低いことを示している。電子濃度が高いほど導電性が高まり、逆に、電子濃度が低くなると、導電性が低下し、例えば、領域１０２ｅでは絶縁体となる。
【００４８】
図５（Ｂ）で示されるＦＥＴのオフ電流は、第１の導体電極１０３ａ、第２の導体電極１０３ｂの中間部分に形成される領域１０２ｅによって決定される。一方、第１の導体電極１０３ａとゲート１０５、第２の導体電極１０３ｂとゲート１０５の重なる部分やその周辺は、オフ電流を下げる上ではほとんど関係がないことが明らかとなった。
【００４９】
なお、図５（Ａ）に示されるＦＥＴの、第１の導体電極１０３ａと第２の導体電極１０３ｂの間隔をさらに狭めると、領域１０２ｅが狭まり、それよりも電子濃度の高い領域が多くなってしまう。こうなると、オフ電流が増大するため好ましくない。すなわち、第１の導体電極１０３ａと第２の導体電極１０３ｂの間隔は、オフ電流を一定の値以下とするために、ある値を保つ必要がある。
【００５０】
本発明者は、図５（Ｂ）に示されるような電子濃度分布は、図５（Ａ）以外の、例えば、図１（Ａ）のような構造でも得られることに気がついた。図１（Ａ）の構造のＦＥＴでは、第１の導体電極１０３ａとゲート１０５、あるいは、第２の導体電極１０３ｂとゲート１０５が重ならないように設けられ、図１（Ａ）では、第１の導体電極１０３ａとゲート１０５の間に、幅ｄのオフセット領域が設けられている。
【００５１】
図１（Ａ）に示すＦＥＴは適切な材料の基板の上に形成されてもよい。また、その場合、基板は図のゲート１０５の上の方にあっても、第１の導体電極１０３ａの下の方にあってもよい。
【００５２】
通常、このようなオフセット領域はＦＥＴに直列に抵抗を挿入した場合と同じ効果をもたらすが、本発明者の考察によれば、そのようなオフセット領域を設けても、ｄが１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下であれば、ＦＥＴの動作に及ぼす影響は軽微であることが明らかとなった。
【００５３】
それは、オフセット領域とはいえ、上記に説明したように、第１の導体電極１０３ａ、第２の導体電極１０３ｂから半導体層１０２に電子が流入し、電子濃度の高い部分（例えば、領域１０２ｃ）が存在するためである。ＦＥＴがＮチャネル型の場合、ゲート１０５に正の電位を与えると図１（Ｂ）の領域１０２ｅや領域１０２ｄのオフセット領域直下にある部分も電子濃度の高い領域となり、第１の導体電極１０３ａと第２の導体電極１０３ｂを結ぶ経路が形成される。
【００５４】
また、このような構造とすると、ゲート１０５と第１の導体電極１０３ａあるいは第２の導体電極１０３ｂとの間の寄生容量を十分に削減することができる。この効果を享受するには、オフセット領域の幅ｄは１０ｎｍ以上であることが好ましい。オフセット領域の幅ｄが１０ｎｍ未満では、第１の導体電極１０３ａあるいは第２の導体電極１０３ｂとの間の寄生容量が著しく増加する。
【００５５】
図１（Ａ）で示されるＦＥＴは、第１の導体電極１０３ａと第２の導体電極１０３ｂが、ゲート１０５と異なる面に形成されるが、第１の導体電極１０３ａと第２の導体電極１０３ｂが、ゲート１０５と同じ面に形成されるＦＥＴも作製できる。
【００５６】
図１（Ｃ）に示すＦＥＴは、半導体層１０２上の同じ面に第１の導体電極１０３ａと第２の導体電極１０３ｂ、ゲート絶縁膜１０４，ゲート１０５を有するＦＥＴを示す。ゲート１０５と第１の導体電極１０３ａ、ゲート１０５と第２の導体電極１０３ｂの間には、オフセット領域を設ける。
【００５７】
半導体層１０２は、第１の導体電極１０３ａや第２の導体電極１０３ｂと接触することにより、電子が供給され、図１（Ｃ）に示すように、電子濃度のさまざまな領域が形成される。電子濃度の分布は、第１の導体電極１０３ａと第２の導体電極１０３ｂがゲート１０５と同じ面にあることにより、図１（Ｂ）とは若干、異なる。
【００５８】
図１（Ｃ）の構造では、特に、半導体層１０２のゲートの反対側の部分において、第１の導体電極１０３ａや第２の導体電極１０３ｂの影響力が相対的に低下するため、その部分の電子濃度が、図１（Ｂ）の場合よりも低下する。その結果、オフ電流がより少なくなる。
【００５９】
このような構造のＦＥＴは、従来の珪素のＭＯＳＦＥＴと同じような構造であるため、多層配線等のプロセスが、図１（Ａ）の構造のＦＥＴよりも簡便にでき、集積度も高められるという利点がある。また、従来のシリコンＭＯＳＦＥＴで必要なイオン注入によるドーピングプロセスが不要という特色もある。すなわち、ゲートを設けた部分は自動的に電子濃度の極めて低いチャネルとなり、その他の部分は適度な電子濃度のエクステンション領域に相当する部分となる。
【００６０】
また、第１の導体電極１０３ａ、第２の導体電極１０３ｂから半導体層１０２に電子が流入し、適度な電子濃度の部分ができるということは、その部分はＦＥＴのオン状態とオフ状態の中間の抵抗値であることを意味する。
【００６１】
図５に戻って、図５（Ａ）のＦＥＴの、ゲート１０５を取り去ってしまうと、半導体層１０２のキャリア濃度の分布は、概念的には図５（Ｃ）のようになる。この場合には、ゲートによって電子を排除する作用が無くなるため、第１の導体電極１０３ａ、第２の導体電極１０３ｂから注入された電子により、電子濃度の高い領域が、図５（Ｂ）よりも広く形成される。
【００６２】
図５（Ｂ）はＦＥＴのオフ状態であり、また、ＦＥＴのオン状態では、ゲート１０５によって、半導体層１０２の多くの部分により電子濃度の高い領域ができることを考えると、図５（Ｃ）は、まさに、オン状態とオフ状態の中間の状態である。
【００６３】
このような状態では、その抵抗値（第１の導体電極１０３ａと第２の導体電極１０３ｂとの間の抵抗値）も、ＦＥＴのオン状態とオフ状態の中間となる。抵抗値は、キャリア濃度に反比例するが、図５（Ａ）のＦＥＴからゲート１０５を取り去った構造の素子（以下、抵抗素子、という）の半導体層の抵抗率は、同じ厚さの半導体層を用いるＦＥＴのオフ状態の半導体層の抵抗率より３−８桁低い。
【００６４】
このような抵抗素子は、上記で説明したように、図６（Ａ）で示されるインバータの抵抗として用いるのに好ましい。特に、第１の導体電極１０３ａと第２の導体電極１０３ｂの間隔Ｌを１００ｎｍ以上１０μｍ以下とすることで、同じ程度（Ｌの１／２以上５倍以下）のチャネル長を有するＦＥＴのオン抵抗ＲＯＮ、オフ抵抗ＲＯＦＦの間で、ＲＯＮ＜＜Ｒ＜＜ＲＯＦＦの関係を満たすことができる。
【００６５】
この際、ＦＥＴのチャネル幅は抵抗素子の幅の５０％以上２００％以下、ＦＥＴの半導体層の厚さは抵抗素子の半導体層の厚さの５０％以上２００％以下とするとよい。もちろん、それ以外の条件でも上記の関係を満たすことは可能である。
【００６６】
なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面は、化学的反応により半導体と導体の化合物が生成されたり、あるいは界面に電荷や異種元素がトラップされたりして複雑な物性を示すことも多い。
【００６７】
また、例えば、半導体層に厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる、ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から５ｎｍ離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計してもよい。
【００６８】
本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、１ｃｍ２／Ｖｓ以上であるのに対し、他方の移動度が０．０１ｃｍ２／Ｖｓ以下であるとか、他方がキャリアとして存在しない、あるいは、他方の有効質量が自由電子の１００倍以上である、という場合において好ましい結果が得られる。
【図面の簡単な説明】
【００６９】
【図１】本発明の電界効果トランジスタの動作原理を示す図である。
【図２】本発明の半導体回路の例を示す図である。
【図３】本発明の半導体回路の例を示す図である。
【図４】本発明の半導体回路の作製工程の例を示す図である。
【図５】本発明の原理を説明する図である。
【図６】従来のインバータ回路図である。
【発明を実施するための形態】
【００７０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００７１】
（実施の形態１）
本実施の形態では、図２に示す半導体回路について説明する。図２（Ａ）は半導体回路の断面の概念図、図２（Ｂ）は、図２（Ａ）の下側からこの半導体回路を見た様子を示す。この半導体回路は、図２（Ａ）に示すように、半導体層１０２の一方の面に接して、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを有する。また、半導体層１０２の他方の面にはゲート１０５を有する。ゲート１０５と半導体層１０２の間にはゲート絶縁膜１０４を有する。
【００７２】
基板は、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃの下に設けても、ゲート１０５の上に設けてもよい。また、この半導体回路の、半導体層１０２は、図２（Ｂ）に示すように、概略長方形の形状をし、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃが設けられる。さらに、半導体層１０２はＩ型で、バンドギャップが２電子ボルト以上４電子ボルト未満、好ましくは、２．９電子ボルト以上３．５電子ボルト未満とするとよい。
【００７３】
ゲート１０５は、半導体層１０２の第１の導体電極１０３ａと第２の導体電極１０３ｂの間の領域（ただし、第１の導体電極１０３ａと第２の導体電極１０３ｂは含まない）と重なるように設けられるが、半導体層１０２の第２の導体電極１０３ｂと第３の導体電極１０３ｃの間の領域（ただし、第２の導体電極１０３ｂと第３の導体電極１０３ｃは含まない）とは重ならないように設けられる。
【００７４】
このような構造とすることにより、第１の導体電極１０３ａと第２の導体電極１０３ｂ、ゲート１０５およびそれらに囲まれた部分の半導体層１０２によって、ＦＥＴが形成される。また、第２の導体電極１０３ｂと第３の導体電極１０３ｃおよびその間の部分の半導体層１０２によって、抵抗が形成される。
【００７５】
すなわち、図２（Ａ）に示すように、前者が、トランジスタ部、後者が抵抗部となり、半導体層１０２の電子濃度の分布状態は、それぞれ、図５（Ｂ）、図５（Ｃ）で示されるのとおおよそ同等のものとなる。したがって、図２（Ｃ）に回路図で示すように、図６（Ａ）のタイプのインバータとなる。
【００７６】
また、図２（Ｂ）に示されるように、トランジスタ部のチャネル幅方向の長さと、抵抗部のそれに相当する長さは概略同じとなる。図２に示す構造のインバータが、図６（Ｂ）で示されるインバータに比較して、集積度が高いことは以下の理由からも明らかである。
【００７７】
例えば、同じように図６（Ｂ）のタイプのインバータを形成しようとすれば、第２の導体電極１０３ｂと第３の導体電極１０３ｃの間にもゲートを設けなければならない。しかし、その場合、ゲート１０５と隣接するゲートとの絶縁を確実なものとするため、最小加工線幅以上の間隔を設ける必要がある。その分、第２の導体電極１０３ｂの幅を広くする必要がある。
【００７８】
図２において、最小加工線幅は、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃの幅である。ということは、図６（Ｂ）のタイプのインバータにおいて、第２の導体電極１０３ｂは図２の２倍の幅を必要とするということである。これに対し、図６（Ａ）のタイプのインバータでは、第２の導体電極１０３ｂと第３の導体電極１０３ｃの間にゲートを設ける必要がないので、第２の導体電極１０３ｂの幅を最小線幅とすることができる。
【００７９】
図２のような半導体装置を作製するには、基板上に、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを形成し、その後、半導体層１０２，ゲート絶縁膜１０４，ゲート１０５を形成すればよい。
【００８０】
あるいは、基板上に、ゲート１０５を形成し、その後、ゲート絶縁膜１０４、半導体層１０２、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを形成すればよい。
【００８１】
なお、図２においては、第１の導体電極１０３ａと第２の導体電極１０３ｂの間隔、第２の導体電極１０３ｂと第３の導体電極１０３ｃの間隔を概略等しくしたが、前者を後者よりも広く、あるいは狭くしてもよい。
【００８２】
（実施の形態２）
本実施の形態では、図３に示す半導体回路について説明する。図３（Ａ）は半導体回路の断面の概念図、図３（Ｂ）は、図３（Ａ）の下側から、この半導体回路を見た様子を示す。図３（Ａ）に示すように、この半導体回路も図２の半導体装置と同様に、半導体層１０２の一方の面に接して、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを有する。また、半導体層１０２の他方の面にはゲート１０５を有する。ゲート１０５と半導体層１０２の間にはゲート絶縁膜１０４を有する。半導体層１０２はＩ型で、バンドギャップが２電子ボルト以上４電子ボルト未満、好ましくは、２．９電子ボルト以上３．５電子ボルト未満とするとよい。
【００８３】
また、ゲート１０５は、半導体層１０２の第１の導体電極１０３ａと第２の導体電極１０３ｂの間の領域Ａ（ただし、第１の導体電極１０３ａと第２の導体電極１０３ｂは含まない）の少なくとも１部分と重なるように設けられるが、半導体層１０２の第２の導体電極１０３ｂと第３の導体電極１０３ｃの間の領域Ｂ（ただし、第２の導体電極１０３ｂと第３の導体電極１０３ｃは含まない）とは重ならないように設けられる。
【００８４】
図２の半導体装置と異なるのは、ゲート１０５が第１の導体電極１０３ａ、第２の導体電極１０３ｂと重ならず、オフセット領域を有することである。すなわち、ゲート１０５と第１の導体電極１０３ａ、第２の導体電極１０３ｂの間には長さｄのオフセット領域を有する。
【００８５】
また、この半導体回路の、半導体層１０２は、図３（Ｂ）に示すように、複雑な形状をしている。すなわち、左側の部分（領域Ａを含む部分）の幅を広く、右側の部分（領域Ｂを含む部分）の幅を狭くする。こうすることにより、右側の部分の抵抗を高くして、左側の部分の抵抗との比率を調整する。
【００８６】
この半導体装置でも、実施の形態１と同様に、第１の導体電極１０３ａと第２の導体電極１０３ｂ、ゲート１０５およびそれらに囲まれた部分の半導体層１０２によって、図１（Ａ）に示されるのと同等なＦＥＴが形成される。また、第２の導体電極１０３ｂと第３の導体電極１０３ｃおよびその間の部分の半導体層１０２によって、図５（Ｃ）に示されるのと同等な抵抗が形成される。
【００８７】
すなわち、図３（Ａ）に示すように、前者が、トランジスタ部、後者が抵抗部となり、半導体層１０２の電子濃度の分布状態は、それぞれ、図１（Ｂ）、図５（Ｃ）で示されるのとおおよそ同等のものとなる。回路図は図３（Ｃ）に示される。すなわち、図６（Ａ）に示されるインバータとして用いることができる。この半導体装置の抵抗部の抵抗は、実施の形態１のものに比較して大きなものとなる。
【００８８】
また、本実施の形態のインバータはトランジスタの入力がローのときの抵抗を高くできるので、消費電力をより低くできる。また、同じ理由から、貫通電流による素子破壊も防止でき、信頼性を高めることができる。
【００８９】
ところで、本実施の形態で示すようなオフセット領域を有するＦＥＴであれば、図６（Ｂ）のタイプのインバータを形成する上で、実施の形態１で指摘した集積度の低下は克服できる。すなわち、オフセットがあるため、ゲート間の間隔は最小線幅より広い。すなわち、第２の導体電極１０３ｂを最小線幅で形成しても、ゲート１０５に隣接するゲートを第２の導体電極１０３ｂと第３の導体電極１０３ｃの間に設けることができる。
【００９０】
しかしながら、先に示したような、ゲートと導体電極とのコンタクトを設ける必要があるため、図６（Ａ）のタイプに比較すると集積度は低下する。
【００９１】
（実施の形態３）
本実施の形態では、半導体装置の作製方法について、図４を用いて説明する。まず、図４（Ａ）に示すように、基板１０１上に、半導体層１０２、ゲート絶縁膜１０４を形成する。基板１０１としては、様々なものが用いられるが、その後の処理に耐えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板１０１は絶縁体単独、あるいは絶縁体や金属や半導体の表面に絶縁層を形成したもの等であることが好ましい。
【００９２】
基板１０１に絶縁体を用いる場合には、各種ガラスやサファイヤ、石英、セラミックス等を用いることができる。金属を用いる場合には、アルミニウム、銅、ステンレス鋼、銀等を用いることができる。半導体を用いる場合には、珪素、ゲルマニウム、炭化珪素、窒化ガリウム等を用いることができる。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。
【００９３】
半導体層１０２の半導体材料としては、インジウムと亜鉛を有する酸化物半導体を用いる。酸化物半導体としては、上記以外にも各種のものが用いられる。本実施の形態では、インジウムと亜鉛が等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ３０ｎｍのインジウム亜鉛酸化物膜を形成し、これをパターニングして半導体層１０２に用いる。
【００９４】
ゲート絶縁膜１０４としては、スパッタリング法により形成した絶縁膜を用いる。絶縁膜の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いることができる。本実施の形態では、ゲート絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムを用いる。
【００９５】
半導体層１０２を形成後、あるいは、ゲート絶縁膜１０４を形成後のいずれか一方、もしくは双方で、適切な熱処理をおこなうとよい。これは、半導体層１０２中の水素濃度や酸素欠損を低減させるためであり、可能であれば、半導体層１０２形成直後におこなうとよい。
【００９６】
その際、最初に還元雰囲気で熱処理をおこなった後、酸化雰囲気で熱処理をおこなうとよい。最初の還元雰囲気での熱処理により、水素が酸素と共に効率よく放出され、その後の酸化雰囲気での熱処理により、酸素欠陥を埋めることができる。
【００９７】
その後、図４（Ｂ）に示すようにゲート１０５を形成する。ゲート１０５の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。あるいは窒化インジウムのように電子親和力が５電子ボルト以上の化合物を用いてもよい。ゲート１０５はそのような材料単独で構成してもよいし、多層構造とし、ゲート絶縁膜１０４に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ１００ｎｍの白金膜と厚さ１００ｎｍのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート１０５を形成する。
【００９８】
さらに、スパッタリング法により、層間絶縁物１０６を形成する。層間絶縁物１０６としては、誘電率の低い材料を用いることが好ましい。本実施の形態では、層間絶縁物１０６として、ＣＶＤ法により形成した厚さ３００ｎｍの酸化珪素を用いる。そして、図４（Ｃ）に示すように、層間絶縁物１０６を化学的機械的研磨（ＣＭＰ）法により平坦化する。
【００９９】
さらに半導体層１０２に達するコンタクトホールを形成し、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃを形成する。本実施の形態では、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０３ｃは、厚さ５０ｎｍの窒化チタン膜と厚さ１５０ｎｍのチタン膜を、スパッタリング法で連続的に形成して、これをパターニングして形成する。このようにして、図４（Ｄ）に示される半導体回路が形成される。
【０１００】
半導体層１０２のうち、ゲート１０５の設けられた図の左側の部分は、ＦＥＴの活性層として機能し、ゲート１０５の設けられていない図の右側の部分は抵抗として機能する。この回路も図６（Ａ）に示したインバータとして用いることができる。
【０１０１】
（実施の形態４）
上記実施の形態１乃至３で示した半導体装置は、さまざまな電子機器に用いることができる。例えば、液晶ディスプレー、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレー、ＦＥ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ）ディスプレー等の表示装置の駆動回路、イメージセンサの駆動回路、半導体メモリ等である。また、それらを用いた各種電子機器、例えば、テレビジョン、パーソナルコンピュータ、携帯電話等の通信機器、電子手帳、携帯音楽プレーヤ等である。
【符号の説明】
【０１０２】
１０１ 基板
１０２ 半導体層
１０３ａ 第１の導体電極
１０３ｂ 第２の導体電極
１０３ｃ 第３の導体電極
１０４ ゲート絶縁膜
１０５ ゲート
１０６ 層間絶縁物
【特許請求の範囲】
【請求項１】
半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有し、前記半導体層のバンドギャップは２電子ボルト以上４電子ボルト未満であることが特徴の電界効果トランジスタ。
【請求項２】
半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有する電界効果トランジスタ。
【請求項３】
半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、同じ面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有する電界効果トランジスタ。
【請求項４】
半導体層と、その一方の面に接して設けられた第１乃至第３の導体電極と、半導体層の他方の面に設けられたゲートとを有し、前記ゲートは前記第１の導体電極と前記第２の導体電極の間の領域の少なくとも一部と重なり、かつ、第２の導体電極と第３の導体電極の間の領域とは重ならないことを特徴とする半導体装置。
【請求項５】
半導体層と、その一方の面に接して設けられた第１乃至第３の導体電極と、同じ面に設けられたゲートとを有し、前記ゲートは前記第１の導体電極と前記第２の導体電極の間の領域の少なくとも一部と重なり、かつ、第２の導体電極と第３の導体電極の間の領域とは重ならないことを特徴とする半導体装置。
【請求項６】
前記第１の導体電極および前記第２の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和よりも小さいことを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項７】
前記第１の導体電極および前記第２の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和よりも小さいことを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項８】
前記第１の導体電極および第２の導体電極と半導体層はオーミック接合であることを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項９】
前記第１の導体電極および第２の導体電極と半導体層はオーミック接合であることを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１０】
前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１１】
前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項４または５のいずれかに記載の半導体装置。
【請求項１２】
前記ゲートの、前記半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和よりも大きいことを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１３】
前記ゲートの、前記半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和よりも大きいことを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１４】
前記オフセット領域の幅は、１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１５】
前記第１の導体電極と前記第２の導体電極の間における前記半導体層の幅は、前記第２の導体電極と前記第３の導体電極の間における前記半導体層の幅よりも広いことを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１６】
前記半導体層はＩ型であることを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１７】
前記半導体層はＩ型であることを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１８】
前記ゲートは、白金、金、タングステン、窒化インジウムのいずれかからなることを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１９】
前記ゲートは、白金、金、タングステン、窒化インジウムのいずれかからなることを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１】
半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有し、前記半導体層のバンドギャップは２電子ボルト以上４電子ボルト未満であることが特徴の電界効果トランジスタ。
【請求項２】
半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有する電界効果トランジスタ。
【請求項３】
半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、同じ面に設けられたゲートとを有し、第１の導体電極とゲートとの間、あるいは第２の導体電極とゲートとの間の少なくとも一方にオフセット領域を有する電界効果トランジスタ。
【請求項４】
半導体層と、その一方の面に接して設けられた第１乃至第３の導体電極と、半導体層の他方の面に設けられたゲートとを有し、前記ゲートは前記第１の導体電極と前記第２の導体電極の間の領域の少なくとも一部と重なり、かつ、第２の導体電極と第３の導体電極の間の領域とは重ならないことを特徴とする半導体装置。
【請求項５】
半導体層と、その一方の面に接して設けられた第１乃至第３の導体電極と、同じ面に設けられたゲートとを有し、前記ゲートは前記第１の導体電極と前記第２の導体電極の間の領域の少なくとも一部と重なり、かつ、第２の導体電極と第３の導体電極の間の領域とは重ならないことを特徴とする半導体装置。
【請求項６】
前記第１の導体電極および前記第２の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和よりも小さいことを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項７】
前記第１の導体電極および前記第２の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和よりも小さいことを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項８】
前記第１の導体電極および第２の導体電極と半導体層はオーミック接合であることを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項９】
前記第１の導体電極および第２の導体電極と半導体層はオーミック接合であることを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１０】
前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１１】
前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項４または５のいずれかに記載の半導体装置。
【請求項１２】
前記ゲートの、前記半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和よりも大きいことを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１３】
前記ゲートの、前記半導体層に最も近い部分の材料の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和よりも大きいことを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１４】
前記オフセット領域の幅は、１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１５】
前記第１の導体電極と前記第２の導体電極の間における前記半導体層の幅は、前記第２の導体電極と前記第３の導体電極の間における前記半導体層の幅よりも広いことを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１６】
前記半導体層はＩ型であることを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１７】
前記半導体層はＩ型であることを特徴とする請求項４または５のいずれかに記載の半導体装置。
【請求項１８】
前記ゲートは、白金、金、タングステン、窒化インジウムのいずれかからなることを特徴とする請求項１乃至３のいずれか一に記載の電界効果トランジスタ。
【請求項１９】
前記ゲートは、白金、金、タングステン、窒化インジウムのいずれかからなることを特徴とする請求項４または５のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１８１９１８（Ｐ２０１１−１８１９１８Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１１−２２５０７（Ｐ２０１１−２２５０７）
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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