電界効果トランジスタの製造方法および電界効果トランジスタ
【課題】ドーピング密度を増やすことなく、高濃度キャリア走行部を形成でき、高い移動度と低いオン抵抗を実現できる電界効果トランジスタの製造方法および電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタ１は、窒素ドープｎ型ＳｉＣドリフト層１２のキャリア走行部１４を挟むように形成されたソース１３とドレイン１５とを備える。ソース１３とドレイン１５は、エッチングによってキャリア走行部１４に隣接して形成された段部１６,１７を有する。キャリア走行部１４は、段部１６,１７の段差面１６Ａ,１７Ａに紫外光を照射することによって段部１６,１７から延びるように形成された積層欠陥部１８を有する。積層欠陥部１８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。
【解決手段】この電界効果トランジスタ１は、窒素ドープｎ型ＳｉＣドリフト層１２のキャリア走行部１４を挟むように形成されたソース１３とドレイン１５とを備える。ソース１３とドレイン１５は、エッチングによってキャリア走行部１４に隣接して形成された段部１６,１７を有する。キャリア走行部１４は、段部１６,１７の段差面１６Ａ,１７Ａに紫外光を照射することによって段部１６,１７から延びるように形成された積層欠陥部１８を有する。積層欠陥部１８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタの製造方法および電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、ＳｉＣを使ったＭＯＳＦＥＴ(電界効果トランジスタ)としては、横型構造で作製されたもの、ＤＭＯＳＦＥＴ(二重拡散電界効果トランジスタ)として縦型として作製されたもの、ＵＭＯＳＦＥＴのようにＵ字型のトレンチ溝にゲート電極を形成したトレンチ構造のものがある。
【０００３】
ところで、上述のいずれの構造でも、ゲートチャネル部のチャネル移動度がＳｉＣの理論値より遙かに小さいという問題がある。すなわち、ＳｉＣ ＭＯＳＦＥＴのゲート部を構成するＳｉＣ/ＳｉＯ２界面には、ＳｉダングリングボンドやＣの偏析により界面準位が現れ、それがキャリアトラップとして働くので、チャネル移動度が理論値より遙かに小さくなってしまう。
【０００４】
そこで、例えば、特許文献１(特開２００２−２７０８３９号公報)では、図９に示すように、ｐ＋型ＳｉＣ層からなるソース/ドレイン層５０２,５０３間のｎ型ＳｉＣ半導体層５０１のキャリア走行部５０１ａ上かつＳｉＯ２ゲート絶縁膜５０７直下にｐ＋型ＳｉＣ層５１０を形成した構造(蓄積モードＭＯＳＦＥＴ)が提案されている。なお、符号５０８で示されるのは、ゲート電極である。この構造では、上記ｐ＋型ＳｉＣ層５１０を形成したことにより、上記キャリア走行部５０１ａをＳｉＣ/ＳｉＯ２界面から遠ざけると共に、上記ｐ＋型ＳｉＣ層５１０とｎ型ＳｉＣ半導体層５０１のキャリア走行部５０１ａとの界面のバンド構造の曲がり部にキャリアを蓄積することによってチャネル移動度の向上を図っている。
【０００５】
また、例えば、特許文献２(特開２００８−２１８７７０号公報)では、図１０に示すように、ｎ型ＳｉＣ半導体層６０１のキャリア走行部６０１ａ上かつＳｉＯ２ゲート絶縁膜６０７直下にｎ−型ＳｉＣ層６１０を形成した構造(反転モードＭＯＳＦＥＴ)が提案されている。なお、符号６０８で示されるのは、ゲート電極である。この構造では、上記ｎ−型ＳｉＣ層６１０を形成したことにより、上記キャリア走行部６０１ａをＳｉＣ/ＳｉＯ２界面から遠ざけると共に、上記ｎ−型ＳｉＣ層６１０とｎ型ＳｉＣ半導体層６０１のキャリア走行部６０１ａとの界面でバンド構造を反転させてキャリアを蓄積することによってチャネル移動度の向上を図っている。
【０００６】
また、例えば、特許文献３(特開２０１０−０４０８９９号公報)では、図１１に示すように、ｎ型ＳｉＣ半導体層７０１のキャリア走行部７０１ａ上かつＳｉＯ２ゲート絶縁膜７０７直下にデルタドープ層７１０(薄いｐ＋型ＳｉＣ層)を形成する構造(デルタドープＭＯＳＦＥＴ)が提案されている。なお、符号７０８で示されるのは、ゲート電極である。この構造では、上記デルタドープ層７１０を形成したことにより、上記キャリア走行部７０１ａをＳｉＣ/ＳｉＯ２界面から遠ざけると共に、キャリア密度を増加させることによって、チャネル移動度の向上を図っている。
【０００７】
しかし、上述の蓄積モードＭＯＳＦＥＴ,反転モードＭＯＳＦＥＴ,デルタドープＭＯＳＦＥＴのいずれの構造でも、チャネル移動度は十分に向上していない。上記デルタドープＭＯＳＦＥＴではドーピング密度を増やすことによるキャリアの散乱により、チャネル移動度が十分に向上していないと考えられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２７０８３９号公報
【特許文献２】特開２００８−２１８７７０号公報
【特許文献３】特開２０１０−０４０８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、ドーピング密度を増やすことなく、高濃度キャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を実現できる電界効果トランジスタの製造方法および電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の電界効果トランジスタの製造方法は、第１導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部のうちの少なくとも一方をエッチングして、上記ソース部と上記ドレイン部との間の上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出している段部を上記ソース部と上記ドレイン部のうちの少なくとも一方に形成し、
上記段部から延びる積層欠陥部を上記キャリア走行部に形成し、
上記キャリア走行部および上記段部を覆う絶縁膜を形成し、
上記絶縁膜上にゲート電極を形成することを特徴としている。
【００１１】
この発明の電界効果トランジスタの製造方法によれば、上記キャリア走行部に形成された積層欠陥部は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ ＭＯＳＦＥＴを作製できる。
【００１２】
また、この発明の電界効果トランジスタは、第１導電型の炭化けい素半導体層と、
上記第１導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部とを備え、
上記ソース部とドレイン部のうちの少なくとも一方は、
エッチングによって上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出するように形成された段部を有し、
さらに、上記キャリア走行部および上記段部を覆う絶縁膜と、
上記絶縁膜上に形成されたゲート電極とを備え、
上記キャリア走行部は、
上記段部から延びるように形成された積層欠陥部を有することを特徴としている。
【００１３】
この発明の電界効果トランジスタによれば、上記キャリア走行部に形成された積層欠陥部は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を実現できる。
【００１４】
また、一実施形態の電界効果トランジスタでは、上記ソース部とドレイン部は、上記第１導電型の炭化けい素半導体層上に形成された第２導電型の炭化けい素半導体層で作製されており、横型ＭＯＳＦＥＴである。
【００１５】
この実施形態によれば、高チャネル移動度で低オン抵抗の横型ＭＯＳＦＥＴを実現でき、低損失なパワーＭＯＳＦＥＴ構造を実現できる。
【００１６】
また、一実施形態の電界効果トランジスタでは、上記ソース部とドレイン部は、第２導電型の炭化けい素半導体層で作製され、
上記ソース部をなす第２導電型の炭化けい素半導体層が上記第１導電型の炭化けい素半導体層上に形成され、
上記ドレイン部をなす第２導電型の炭化けい素半導体層上に上記第１導電型の炭化けい素半導体層が形成されており、
縦型ＭＯＳＦＥＴである。
【００１７】
この実施形態によれば、高チャネル移動度で低オン抵抗の縦型ＭＯＳＦＥＴを実現でき、低損失なパワーＭＯＳＦＥＴ構造を実現できる。
【００１８】
また、一実施形態の電界効果トランジスタでは、上記第１導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向は、上記第１導電型の炭化けい素半導体層の層厚方向と交差する方向であり、二重拡散構造ＭＯＳＦＥＴである。
【００１９】
この実施形態によれば、高チャネル移動度で低オン抵抗の二重拡散構造ＭＯＳＦＥＴを実現でき、低損失なパワーＭＯＳＦＥＴ構造を実現できる。
【００２０】
また、一実施形態の電界効果トランジスタでは、上記第１導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向は、上記第１導電型の炭化けい素半導体層の層厚方向であり、トレンチゲート型ＭＯＳＦＥＴである。
【００２１】
この実施形態によれば、高チャネル移動度で低オン抵抗のトレンチゲート型ＭＯＳＦＥＴを実現でき、低損失なパワーＭＯＳＦＥＴ構造を実現できる。
【００２２】
また、一実施形態の絶縁ゲートバイポーラトランジスタは、上記電界効果トランジスタがゲート部に組み込まれていることで、高いチャネル移動度と低いオン抵抗を実現できる。
【００２３】
また、一実施形態の絶縁ゲートバイポーラトランジスタの製造方法では、上記電界効果トランジスタの製造方法で作製される電界効果トランジスタを、ゲート部に組み込む。
【発明の効果】
【００２４】
この発明の電界効果トランジスタの製造方法によれば、キャリア走行部に形成された積層欠陥部は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ ＭＯＳＦＥＴを作製できる。
【図面の簡単な説明】
【００２５】
【図１】本発明のＳｉＣ ＭＯＳＦＥＴの第１実施形態の断面図である。
【図２Ａ】上記第１実施形態の横型ＭＯＳＦＥＴ用のＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図２Ｂ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図２Ｃ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図３】上記実施形態のソース,ドレインの段部の段差面(メサ側面)に多数の表面欠陥が形成された様子を示す模式的な断面図である。
【図４】紫外線照射によって上記表面欠陥から延びる積層欠陥が形成された様子を示す模式的な断面図である。
【図５】本発明のＳｉＣ ＭＯＳＦＥＴの第２実施形態の断面図である。
【図６Ａ】上記第２実施形態の縦型ＭＯＳＦＥＴ用のＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図６Ｂ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図６Ｃ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図７】本発明のＳｉＣ ＭＯＳＦＥＴの第３実施形態の断面図である。
【図８Ａ】上記第３実施形態の縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)５０用のＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図８Ｂ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図８Ｃ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図９】第１従来例としての蓄積モードＭＯＳＦＥＴの構造を示す断面図である。
【図１０】第２従来例としての反転モードＭＯＳＦＥＴの構造を示す断面図である。
【図１１】第３従来例としてのデルタドープＭＯＳＦＥＴの構造を示す断面図である。
【発明を実施するための形態】
【００２６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２７】
(第１の実施の形態)
図１に、この発明の電界効果トランジスタの実施形態としての横型ＭＯＳＦＥＴ１の断面を示す。この横型ＭＯＳＦＥＴ１の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板１１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
【００２８】
この第１実施形態の横型ＭＯＳＦＥＴ１の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板１１上に、ｎ型４Ｈ−ＳｉＣをエピタキシャル成長させて、後述するように、横型ＭＯＳＦＥＴ１を作製する。
【００２９】
図１に示すｎ型の４Ｈ型ＳｉＣ基板１１は、改良レーリー法によって成長させたインゴットをオフ角θを４度にしてスライスし、鏡面研磨することによって作製した。なお、上記オフ角θは、０〜８度が望ましい。ホール効果測定法によって求めたｎ型ＳｉＣ基板１１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００３０】
上記ｎ型の４Ｈ型ＳｉＣ基板１１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)をエピタキシャル成長で形成する。また、上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図１に示すｎ型ボディ領域１２となる。このｎ型ボディ領域１２となるｎ型成長層は、ドナー密度５×１０１５ｃｍ−３、膜厚は５μｍである。上記ｎ型ＳｉＣボディ領域１２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２０分である。
【００３１】
上述のようなエピタキシャル成長により、この実施形態の横型ＭＯＳＦＥＴ１用のＳｉＣエピタキシャルウェハができる。そして、この実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図１に示す横型ＭＯＳＦＥＴ１を作製できる。
【００３２】
まず、図２Ａに示すように、上記ＳｉＣエピタキシャルウェハの上記ｎ型成長層１１２の表面にレジストが塗布された後、露光および現像が行なわれ、所望のソース１３,ドレイン１５となる領域間のチャネルが形成される領域が開口したレジスト膜(図示せず)が形成される。次に、上記レジスト膜上および上記開口に露出した上記ｎ型成長層１１２の表面にタングステン膜(図示せず)が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される(リフトオフ)。これにより、上記ｎ型成長層１１２のチャネルが形成される領域(キャリア走行部１４)上に残された上記タングステン膜２０１をマスクとして、Ａｌ,Ｂなどのｐ型不純物がイオン注入により上記ｎ型成長層１１２に導入される。これにより、ソース１３,ドレイン１５となるｐウェル１１５が形成される。このｐウェル１１５の深さは、例えば、１μｍである。
【００３３】
なお、ソース１３,ドレイン１５となるｐウェル１１５は埋込選択成長により作製してもよい。例えば、プラズマエッチング等により、ｎ型成長層１１２のソース,ドレインを形成する領域をエッチングした後、エピタキシャル成長を行うことにより、ｎ型成長層１１２上に高濃度のドーパントを含む埋込選択成長層としてのｐウェルを形成してもよい。
【００３４】
次に、上記マスクとしてのタングステン膜２０１を除去する。次に、図２Ｂに示すように、リソグラフィー法により、ＳｉＯ２をパターニングして、ゲート絶縁膜１９が形成される領域にマスク部材２０３を形成し、ＲＩＥ(反応性イオンエッチング)により、上記ソース１３,ドレイン１５となるｐウェルのうち、上記ＳｉＯ２によるマスク部材２０３から露出した領域を例えば０.５μｍの深さにエッチングする。これにより、上記キャリア走行部１４に隣接していると共に上記キャリア走行部１４に沿って突出している段部１６,１７を有するソース１３,ドレイン１５が形成される。
【００３５】
次に、上記ソース１３,ドレイン１５が有する段部１６,１７の段差面１６Ａ,１７ＡにＵＶ光(紫外光)もしくはＳｉＣバンドギャップ(４ＨＳｉＣ：３．２ｅＶ,波長３９０ｎｍ)よりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射して、図１に示すように、段部１６,１７からキャリア走行部１４に延びる積層欠陥部１８を形成する。すなわち、上記ＲＩＥによって上記ソース１３,ドレイン１５をエッチングした際に、図３に示すように、段部１６の段差面(メサ側面)１６Ａに多数の表面欠陥２５が形成され、上記紫外光照射によって、表面欠陥２５が積層欠陥２６に拡張する。段部１７も同様である。
【００３６】
次に、上記ＳｉＯ２からなるマスク部材２０３を除去する。次に、ゲート絶縁膜１９としてのＳｉＯ２膜の形成工程では、上記ソース１３,ドレイン１５上にレジスト膜２０４が形成される。このレジスト膜２０４は、上記ｎ型ドリフト層１２(ｎ型成長層１１２)のキャリア走行部１４上および上記ソース１３,ドレイン１５の段部１６,１７上の領域が開口している。すなわち、上記レジスト膜２０４は、上記ゲート絶縁膜１９が形成される領域が開口している。そして、このレジスト膜２０４の開口に露出した上記ゲート絶縁膜１９が形成される領域および上記レジスト膜２０４上にＳｉＯ２膜が形成される。その後、上記レジスト膜２０４上のＳｉＯ２膜が上記レジスト膜２０４とともに除去される(リフトオフ)。これにより、図１に示すゲート絶縁膜１９が形成される。
【００３７】
次に、図１に示すように、Ｎｉ膜からなるソース電極２０,ドレイン電極２１を、例えばリフトオフ法などを用いて、上記ソース１３,ドレイン１５上に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、上記ＳｉＯ２ゲート絶縁膜１９の上にＭｏ電極を形成しゲート電極２２とする。
【００３８】
こうして完成した本実施形態の横型ＭＯＳＦＥＴ１によれば、上記キャリア走行部１４に形成された積層欠陥部１８は、図４に示すように、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部１４を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ ＭＯＳＦＥＴ１を実現できる。具体的一例として、キャリア走行部１４に積層欠陥部１８が形成されていない比較例では、チャネル移動度が１０(ｃｍ２/Ｖ・ｓ)であったものが、本実施形態では、チャネル移動度が１００(ｃｍ２/Ｖ・ｓ)に向上した。
【００３９】
尚、上記実施形態では、ソース１３,ドレイン１５の導電型をｐ型としキャリア走行部１４の導電型をｎ型としたが、逆に、ソース１３,ドレイン１５の導電型をｎ型としキャリア走行部１４の導電型をｐ型としてもよい。また、上記実施形態では、ソース１３とドレイン１５の両方に段部１６,１７を形成して紫外線もしくはＳｉＣバンドギャップ(４ＨＳｉＣ：３．２ｅＶ、波長３９０ｎｍ)よりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)の照射により積層欠陥部１８をキャリア走行部１４に形成したが、ソースとドレインのいずれか一方に段部を形成し、段部に紫外線もしくはＳｉＣバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射してキャリア走行部１４に積層欠陥部を形成してもよい。
【００４０】
(第２の実施の形態)
図５に、この発明の電界効果トランジスタの実施形態としての２重拡散縦型ＭＯＳＦＥＴ(ＤＭＯＳＦＥＴ)３０の断面を示す。この縦型ＭＯＳＦＥＴ３０の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板３１の上に、以下に説明する半導体層を形成する。
【００４１】
この第２実施形態の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板３１上に、ｎ型４Ｈ−ＳｉＣをエピタキシャル成長させて、後述するように、縦型ＭＯＳＦＥＴ３０を作製する。
【００４２】
図５に示すｎ型の４Ｈ型ＳｉＣ基板３１は、改良レーリー法によって成長させたインゴットをオフ角θを４度にしてスライスし、鏡面研磨することによって作製した。なお、上記オフ角θは、０〜８度が望ましい。ホール効果測定法によって求めたｎ型ＳｉＣ基板３１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００４３】
上記ｎ型の４Ｈ型ＳｉＣ基板３１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)をエピタキシャル成長で形成する。また、上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図５に示すｎ型ドリフト層３２となる。このｎ型ドリフト層３２は、ドナー密度５×１０１５ｃｍ−３、膜厚は７５μｍである。上記ｎ型ＳｉＣドレイン３２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００４４】
上述のようなエピタキシャル成長により、この実施形態の縦型ＭＯＳＦＥＴ３０用のＳｉＣエピタキシャルウェハができる。そして、この実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図５に示す縦型ＭＯＳＦＥＴ３０を作製できる。
【００４５】
まず、図６Ａに示すように、上記ＳｉＣエピタキシャルウェハの上記ｎ型成長層１３２の表面にレジストが塗布された後、露光および現像が行なわれ、所望のｐウェル１３３となる領域間の領域が開口したレジスト膜(図示せず)が形成される。次に、上記レジスト膜上および上記開口に露出した上記ｎ型成長層１３２の表面にタングステン膜(図示せず)が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される(リフトオフ)。これにより、上記ｎ型成長層１３２のチャネルが形成される領域(キャリア走行部４４)間に残された上記タングステン膜３０１をマスクとして、Ａｌ,Ｂなどのｐ型不純物がイオン注入により上記ｎ型成長層１３２に導入される。これにより、ｐウェル１３３が形成される。このｐウェル１３３の深さは、例えば、１μｍである。
【００４６】
なお、ｐウェル１３３は埋込選択成長により作製してもよい。例えば、プラズマエッチング等により、ｎ型成長層１３２のｐウェル１３３を形成する領域をエッチングした後、エピタキシャル成長を行うことにより、ｎ型成長層１３２上に高濃度のドーパントを含む埋込選択成長層としてのｐウェルを形成してもよい。
【００４７】
次に、上記マスクとしてのタングステン膜３０１を除去する。次に、上記ｎ型成長層１３２の表面およびｐウェル１３３の表面にレジストが塗布された後、露光および現像が行なわれ、上記ｎ型成長層１３２の表面からｐウェル１３３の表面に達する領域が開口したレジスト膜(図示せず)が形成される。次に、上記レジスト膜上および上記開口に露出した上記ｎ型成長層１３２,ｐウェル１３３の表面にタングステン膜(図示せず)が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される(リフトオフ)。これにより、図６Ｂに示すように、上記ｎ型成長層１３２およびｐウェル１３３の表面上にマスクとしてタングステン膜３０２が残される。このタングステン膜３０２をマスクとして、リン(Ｐ)などのｎ型不純物がイオン注入によりｐウェル１３３に導入される。これにより、上記ｐウェル１３３にｎウェル１３５が形成される。
【００４８】
次に、上記マスクとしてのタングステン膜３０２を除去する。次に、図６Ｃに示すように、リソグラフィー法により、ＳｉＯ２をパターニングして、マスク材３０４を形成する。このマスク材３０４は上記ｐウェル３３の表面から予め定められた寸法だけｎ型成長層１３２と上記ｎウェル１３の表面上に延在している。そして、ＲＩＥ(反応性イオンエッチング)により、上記ｎ型成長層１３２,ｎウェル１３５のうち、上記ＳｉＯ２によるマスク材３０４から露出した領域を例えば０．５μｍの深さにエッチングする。これにより、図５に示すように、段部３６を有するｎ＋ソース領域３５と、段部３７を有するｎ−ドレイン領域３２が形成される。上記ｎ＋ソース領域３５の段部３６および上記ｎ−ドレイン領域３２の段部３７は、上記キャリア走行部４４に隣接していると共に上記キャリア走行部４４に沿って突出している。
【００４９】
次に、上記ｎ＋ソース領域３５,ｎ−ドレイン領域３２が有する段部３６,３７の段差面３６Ａ,３７ＡにＵＶ光(紫外光)を照射して、図５に示すように上記段部３６,３７から上記キャリア走行部４４に延びる積層欠陥部３８を形成する。すなわち、上記ＲＩＥによって上記ソース領域３５,ドレイン領域３２をエッチングした際に、上記段部３６,３７の段差面(メサ側面)３６Ａ,３７Ａに多数の表面欠陥が形成されるが、上記紫外光照射によって、上記表面欠陥が積層欠陥に拡張する。
【００５０】
次に、上記ＳｉＯ２からなるマスク部材３０４を除去する。次に、ゲート絶縁膜３９としてのＳｉＯ２膜の形成工程では、上記ソース領域３５上にレジスト膜(図示せず)が形成される。このレジスト膜は、上記段部３６,キャリア走行部４４, ドレイン領域３２上の領域が開口している。すなわち、上記レジスト膜は、上記ゲート絶縁膜３９が形成される領域が開口している。そして、このレジスト膜(図示せず)の開口に露出したゲート絶縁膜３９が形成される領域および上記レジスト膜上にＳｉＯ２膜が形成される。その後、上記レジスト膜(図示せず)上のＳｉＯ２膜が上記レジスト膜とともに除去される(リフトオフ)。これにより、図５に示すゲート絶縁膜３９が形成される。
【００５１】
次に、図５に示すように、Ｎｉ膜からなるソース電極４１を上記ソース領域３５上に形成し、Ｎｉ膜からなるドレイン電極４２を、ｎ型ＳｉＣ基板３１の裏面に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、上記ＳｉＯ２ゲート絶縁膜３９の上にＭｏ電極を形成しゲート電極４０とする。
【００５２】
こうして完成した本実施形態の縦型ＭＯＳＦＥＴ３０によれば、上記キャリア走行部４４に形成された積層欠陥部３８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部４４を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ ＭＯＳＦＥＴ３０を実現できる。具体的一例として、キャリア走行部４４に積層欠陥部３８が形成されていない比較例では、チャネル移動度が１００(ｃｍ２/Ｖ・ｓ)であったものが、本実施形態では、チャネル移動度が３００(ｃｍ２/Ｖ・ｓ)に向上した。
【００５３】
尚、上記実施形態では、ソース３５,ドレイン３２の導電型をｎ型としキャリア走行部４４の導電型をｐ型としたが、逆に、ソース３５,ドレイン３２の導電型をｐ型としキャリア走行部４４の導電型をｎ型としてもよい。また、上記実施形態では、ｎ＋ソース領域３５とｎ型ドレイン領域３２の両方に段部３６,３７を形成して紫外線もしくはＳｉＣバンドギャップ(４ＨＳｉＣ：３．２ｅＶ、波長３９０ｎｍ)よりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射して積層欠陥部３８をキャリア走行部４４に形成したが、ソース領域３５とドレイン領域３２のいずれか一方に段部を形成し、その段部に紫外線もしくはＳｉＣバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射してキャリア走行部４４に積層欠陥部を形成してもよい。
【００５４】
(第３の実施の形態)
図７に、この発明の電界効果トランジスタの実施形態としてトレンチゲート型ＭＯＳＦＥＴである縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)５０の断面を示す。この縦型ＭＯＳＦＥＴ５０の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板６１の上に、以下に説明する半導体層を形成する。
【００５５】
この第３実施形態の縦型ＭＯＳＦＥＴ５０の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板６１上に、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させて、以下に説明するようにして、縦型ＭＯＳＦＥＴ５０を作製した。
【００５６】
図７に示すｎ型の４Ｈ型ＳｉＣ基板６１は、改良レーリー法によって成長させたインゴットを｛１１−２０｝面でオフ角なしでスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたｎ型ＳｉＣ基板６１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００５７】
図８Ａに示すように、上記ｎ型の４Ｈ型ＳｉＣ基板６１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)をエピタキシャル成長で形成する。この窒素ドープｎ型ＳｉＣ層であるｎ型成長層１６２が、図７に示すｎ型ドリフト層６２となる。このｎ型ドリフト層６２となるｎ型成長層１６２は、ドナー密度５×１０１５ｃｍ−３、膜厚は７５μｍである。また、上記ｎ型成長層１６２上にアルミニウムドープｐ型ＳｉＣ層であるｐ型成長層１６３をエピタキシャル成長で形成する。このキャリア走行層６３となるｐ型成長層１６３は、アクセプタ密度２×１０１７ｃｍ−３、膜厚は２μｍである。また、上記ｐ型成長層１６３上に窒素ドープｎ型ＳｉＣ層であるｎ型成長層１６５をエピタキシャル成長で形成する。このｎ型ソース領域６５となるｎ型成長層１６５は、ドナー密度１×１０１８ｃｍ−３、膜厚は０.７５μｍである。
【００５８】
以下に、上記ｎ型成長層１６２,ｐ型成長層１６３,ｎ型成長層１６５の作製時の処理条件を説明する。
【００５９】
先ず、この実施形態の縦型ＭＯＳＦＥＴ５０の製造工程では、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム(Ａｌ(ＣＨ３)３)を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、上記ＳｉＣ基板６１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５.６ｋＰａに保たれている。
【００６０】
上記ｎ型の４Ｈ型ＳｉＣ基板６１のＣ面に、上記ｎ型ＳｉＣドレイン層６２となるｎ型成長層１６２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.００６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００６１】
次に、上記ｎ型成長層１６２上に、キャリア走行層６３となるｐ型成長層１６３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は１１分である。次に、プラズマエッチング等により、ｐ型成長層１６３のｎ型成長層１６５を形成する領域をエッチングした後、上記ｐ型成長層１６３上に、ｎ型ソース領域６５となるｎ型成長層１６５を埋込選択成長により形成する。この工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４３ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
【００６２】
上記の各形成工程の処理により、この第３実施形態の縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)５０用のＳｉＣエピタキシャルウェハを作製できる。そして、上述のようなエピタキシャル成長の後、この第３実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図７に示す縦型ＭＯＳＦＥＴ５０を作製できる。
【００６３】
まず、図８Ａに示すように、リソグラフィー法により、ＳｉＯ２をパターニングして、マスク材５０１を形成する。このマスク材５０１は、所望のエッチング領域が開口している。そして、ＲＩＥ(反応性イオンエッチング)により、上記ｎ型成長層１６５のうち、上記ＳｉＯ２によるマスク材５０１の開口に対応した領域を例えば０.５μｍの深さにエッチングする。これにより、図８Ａに示すように、上記ｎ型成長層１６５に凹部１６７が形成される。また、上記エッチング時に、上記凹部１６７の底面に多数の表面欠陥が形成される。
【００６４】
次に、上記マスク材５０１を除去してから、図８Ｂに示すように、リソグラフィー法により、ＳｉＯ２をパターニングして、マスク材５０２を形成する。このマスク材５０２は、上記ｎ型成長層１６５の凹部１６７の外から凹部１６７内まで達していて、上記凹部１６７内の所望領域が開口している。そして、ＲＩＥ(反応性イオンエッチング)により、上記ｎ型成長層１６５,ｐ型成長層１６３,ｎ型成長層１６２のうち、上記マスク材５０２の開口に対応した領域を例えば２０μｍの深さにエッチングする。これにより、図８Ｂに示すように、上記ｎ型成長層１６５,ｐ型成長層１６３,ｎ型成長層１６２にわたる凹部１６８が形成される。これにより、ｎ型ＳｉＣドレイン層６２，キャリア走行層６３，ｎ型ソース領域６５が形成され、このｎ型ソース領域６５に段部６８が形成される。上記マスク材５０２を除去してから、この段部６８の段差面６８ＡにＵＶ光(紫外光)もしくはＳｉＣバンドギャップ(４ＨＳｉＣ：３．２ｅＶ,波長３９０ｎｍ)よりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射して、図７に示すように、段部６８からキャリア走行部７４に延びる積層欠陥部７８を形成する。すなわち、上記ＲＩＥによって上記ソース領域６５となるｎ型成長層１６５をエッチングした際に、上記段部６８の段差面６８Ａに多数の表面欠陥が形成されるが、上記紫外光照射によって、上記表面欠陥が積層欠陥に拡張する。
【００６５】
次に、図８Ｃに示すように、ＭＯＳ構造を形成するためのＳｉＯ２膜をＣＶＤにより堆積させ、絶縁膜６９を形成する。
【００６６】
次に、図７に示すように、ｎ型ＳｉＣソース領域６５にＮｉを蒸着してソース電極７１とする。また、Ｎｉ膜からなるドレイン電極７２を、ｎ型の４Ｈ型ＳｉＣ基板６１の裏面に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、ＳｉＯ２ゲート絶縁膜６９の上にＭｏ電極を形成しゲート電極７０とする。
【００６７】
こうして完成した本実施形態の縦型ＭＯＳＦＥＴ５０によれば、上記キャリア走行部７４に形成された積層欠陥部６８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部７４を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ縦型ＭＯＳＦＥＴ５０を実現できる。具体的一例として、キャリア走行部７４に積層欠陥部６８が形成されていない比較例では、チャネル移動度が１００(ｃｍ２/Ｖ・ｓ)であったものが、本実施形態では、チャネル移動度が３００(ｃｍ２/Ｖ・ｓ)に向上した。
【００６８】
尚、上記実施形態では、ソース６５,ドレイン６２の導電型をｎ型としキャリア走行部７４の導電型をｐ型としたが、逆に、ソース６５,ドレイン６２の導電型をｐ型としキャリア走行部４４の導電型をｎ型としてもよい。
【００６９】
上述した第１,第２,第３実施形態のＳｉＣ ＭＯＳＦＥＴは、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組込んで使用される。上記各実施形態を電力制御装置に組み込むことで、通電時の損失も抑制することができ、大電流での使用が可能になる。
【００７０】
なお、上記第１〜第３実施形態では、ゲート絶縁膜をシリコン酸化膜としたが、シリコン窒化膜としてもよい。
【００７１】
さらに、上記第２実施形態の２重拡散縦型ＭＯＳＦＥＴ(ＤＭＯＳＦＥＴ)３０におけるｎ型ＳｉＣ基板３１に替えて、高濃度不純物のｐ＋ＳｉＣ層を備えることでＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)を構成してもよい。このＩＧＢＴは、上記高濃度不純物のｐ＋ＳｉＣ層,ｎ型ＳｉＣ層３２,ｐウェル３３によるｐｎｐトランジスタ部と、ゲート電極４０,ゲート絶縁膜３９,ｎ＋ソース領域３５,ｐウェル３３,ｎ型ＳｉＣ層３２によるＭＯＳ ＦＥＴ部とで構成される。また、上記第３実施形態の縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)５０におけるｎ型ＳｉＣ基板６１に替えて、高濃度不純物のｐ＋ＳｉＣ層を備えることでＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)を構成してもよい。このようなＩＧＢＴにより、低損失なスイッチング素子を得ることができ、産業分野,鉄道などの車両分野,送電などの電力系統分野等に適用可能となる。
【符号の説明】
【００７２】
１ 横型ＭＯＳＦＥＴ
１１ ｎ型の４Ｈ型ＳｉＣ基板
１２ ｎ型ドリフト層
１３ ソース
１４ キャリア走行部
１５ ドレイン
１６,１７ 段部
１６Ａ,１７Ａ 段差面
１８ 積層欠陥部
１９ ゲート絶縁膜
２０ ソース電極
２１ ドレイン電極
２２ ゲート電極
３０ ２重拡散縦型ＭＯＳＦＥＴ(ＤＭＯＳＦＥＴ)
３１ ｎ型の４Ｈ型ＳｉＣ基板
３２ ｎ型ドレイン領域
３３ ｐウェル
３５ ｎ＋ソース領域
３６,３７ 段部
３６Ａ,３７Ａ 段差面
３８ 積層欠陥部
３９ ゲート絶縁膜
４０ ゲート電極
４１ ソース電極
４２ ドレイン電極
４４ キャリア走行部
５０ 縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)
６１ ｎ型の４Ｈ型ＳｉＣ基板
６２ ｎ型ドレイン層
６３ キャリア走行層
６５ ｎ型ソース領域
６８ 段部
６８Ａ 段差面
６９ ゲート絶縁膜
７０ ゲート電極
７１ ソース電極
７２ ドレイン電極
７４ キャリア走行部
７８ 積層欠陥部
【技術分野】
【０００１】
この発明は、電界効果トランジスタの製造方法および電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、ＳｉＣを使ったＭＯＳＦＥＴ(電界効果トランジスタ)としては、横型構造で作製されたもの、ＤＭＯＳＦＥＴ(二重拡散電界効果トランジスタ)として縦型として作製されたもの、ＵＭＯＳＦＥＴのようにＵ字型のトレンチ溝にゲート電極を形成したトレンチ構造のものがある。
【０００３】
ところで、上述のいずれの構造でも、ゲートチャネル部のチャネル移動度がＳｉＣの理論値より遙かに小さいという問題がある。すなわち、ＳｉＣ ＭＯＳＦＥＴのゲート部を構成するＳｉＣ/ＳｉＯ２界面には、ＳｉダングリングボンドやＣの偏析により界面準位が現れ、それがキャリアトラップとして働くので、チャネル移動度が理論値より遙かに小さくなってしまう。
【０００４】
そこで、例えば、特許文献１(特開２００２−２７０８３９号公報)では、図９に示すように、ｐ＋型ＳｉＣ層からなるソース/ドレイン層５０２,５０３間のｎ型ＳｉＣ半導体層５０１のキャリア走行部５０１ａ上かつＳｉＯ２ゲート絶縁膜５０７直下にｐ＋型ＳｉＣ層５１０を形成した構造(蓄積モードＭＯＳＦＥＴ)が提案されている。なお、符号５０８で示されるのは、ゲート電極である。この構造では、上記ｐ＋型ＳｉＣ層５１０を形成したことにより、上記キャリア走行部５０１ａをＳｉＣ/ＳｉＯ２界面から遠ざけると共に、上記ｐ＋型ＳｉＣ層５１０とｎ型ＳｉＣ半導体層５０１のキャリア走行部５０１ａとの界面のバンド構造の曲がり部にキャリアを蓄積することによってチャネル移動度の向上を図っている。
【０００５】
また、例えば、特許文献２(特開２００８−２１８７７０号公報)では、図１０に示すように、ｎ型ＳｉＣ半導体層６０１のキャリア走行部６０１ａ上かつＳｉＯ２ゲート絶縁膜６０７直下にｎ−型ＳｉＣ層６１０を形成した構造(反転モードＭＯＳＦＥＴ)が提案されている。なお、符号６０８で示されるのは、ゲート電極である。この構造では、上記ｎ−型ＳｉＣ層６１０を形成したことにより、上記キャリア走行部６０１ａをＳｉＣ/ＳｉＯ２界面から遠ざけると共に、上記ｎ−型ＳｉＣ層６１０とｎ型ＳｉＣ半導体層６０１のキャリア走行部６０１ａとの界面でバンド構造を反転させてキャリアを蓄積することによってチャネル移動度の向上を図っている。
【０００６】
また、例えば、特許文献３(特開２０１０−０４０８９９号公報)では、図１１に示すように、ｎ型ＳｉＣ半導体層７０１のキャリア走行部７０１ａ上かつＳｉＯ２ゲート絶縁膜７０７直下にデルタドープ層７１０(薄いｐ＋型ＳｉＣ層)を形成する構造(デルタドープＭＯＳＦＥＴ)が提案されている。なお、符号７０８で示されるのは、ゲート電極である。この構造では、上記デルタドープ層７１０を形成したことにより、上記キャリア走行部７０１ａをＳｉＣ/ＳｉＯ２界面から遠ざけると共に、キャリア密度を増加させることによって、チャネル移動度の向上を図っている。
【０００７】
しかし、上述の蓄積モードＭＯＳＦＥＴ,反転モードＭＯＳＦＥＴ,デルタドープＭＯＳＦＥＴのいずれの構造でも、チャネル移動度は十分に向上していない。上記デルタドープＭＯＳＦＥＴではドーピング密度を増やすことによるキャリアの散乱により、チャネル移動度が十分に向上していないと考えられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２７０８３９号公報
【特許文献２】特開２００８−２１８７７０号公報
【特許文献３】特開２０１０−０４０８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、ドーピング密度を増やすことなく、高濃度キャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を実現できる電界効果トランジスタの製造方法および電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の電界効果トランジスタの製造方法は、第１導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部のうちの少なくとも一方をエッチングして、上記ソース部と上記ドレイン部との間の上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出している段部を上記ソース部と上記ドレイン部のうちの少なくとも一方に形成し、
上記段部から延びる積層欠陥部を上記キャリア走行部に形成し、
上記キャリア走行部および上記段部を覆う絶縁膜を形成し、
上記絶縁膜上にゲート電極を形成することを特徴としている。
【００１１】
この発明の電界効果トランジスタの製造方法によれば、上記キャリア走行部に形成された積層欠陥部は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ ＭＯＳＦＥＴを作製できる。
【００１２】
また、この発明の電界効果トランジスタは、第１導電型の炭化けい素半導体層と、
上記第１導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部とを備え、
上記ソース部とドレイン部のうちの少なくとも一方は、
エッチングによって上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出するように形成された段部を有し、
さらに、上記キャリア走行部および上記段部を覆う絶縁膜と、
上記絶縁膜上に形成されたゲート電極とを備え、
上記キャリア走行部は、
上記段部から延びるように形成された積層欠陥部を有することを特徴としている。
【００１３】
この発明の電界効果トランジスタによれば、上記キャリア走行部に形成された積層欠陥部は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を実現できる。
【００１４】
また、一実施形態の電界効果トランジスタでは、上記ソース部とドレイン部は、上記第１導電型の炭化けい素半導体層上に形成された第２導電型の炭化けい素半導体層で作製されており、横型ＭＯＳＦＥＴである。
【００１５】
この実施形態によれば、高チャネル移動度で低オン抵抗の横型ＭＯＳＦＥＴを実現でき、低損失なパワーＭＯＳＦＥＴ構造を実現できる。
【００１６】
また、一実施形態の電界効果トランジスタでは、上記ソース部とドレイン部は、第２導電型の炭化けい素半導体層で作製され、
上記ソース部をなす第２導電型の炭化けい素半導体層が上記第１導電型の炭化けい素半導体層上に形成され、
上記ドレイン部をなす第２導電型の炭化けい素半導体層上に上記第１導電型の炭化けい素半導体層が形成されており、
縦型ＭＯＳＦＥＴである。
【００１７】
この実施形態によれば、高チャネル移動度で低オン抵抗の縦型ＭＯＳＦＥＴを実現でき、低損失なパワーＭＯＳＦＥＴ構造を実現できる。
【００１８】
また、一実施形態の電界効果トランジスタでは、上記第１導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向は、上記第１導電型の炭化けい素半導体層の層厚方向と交差する方向であり、二重拡散構造ＭＯＳＦＥＴである。
【００１９】
この実施形態によれば、高チャネル移動度で低オン抵抗の二重拡散構造ＭＯＳＦＥＴを実現でき、低損失なパワーＭＯＳＦＥＴ構造を実現できる。
【００２０】
また、一実施形態の電界効果トランジスタでは、上記第１導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向は、上記第１導電型の炭化けい素半導体層の層厚方向であり、トレンチゲート型ＭＯＳＦＥＴである。
【００２１】
この実施形態によれば、高チャネル移動度で低オン抵抗のトレンチゲート型ＭＯＳＦＥＴを実現でき、低損失なパワーＭＯＳＦＥＴ構造を実現できる。
【００２２】
また、一実施形態の絶縁ゲートバイポーラトランジスタは、上記電界効果トランジスタがゲート部に組み込まれていることで、高いチャネル移動度と低いオン抵抗を実現できる。
【００２３】
また、一実施形態の絶縁ゲートバイポーラトランジスタの製造方法では、上記電界効果トランジスタの製造方法で作製される電界効果トランジスタを、ゲート部に組み込む。
【発明の効果】
【００２４】
この発明の電界効果トランジスタの製造方法によれば、キャリア走行部に形成された積層欠陥部は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ ＭＯＳＦＥＴを作製できる。
【図面の簡単な説明】
【００２５】
【図１】本発明のＳｉＣ ＭＯＳＦＥＴの第１実施形態の断面図である。
【図２Ａ】上記第１実施形態の横型ＭＯＳＦＥＴ用のＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図２Ｂ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図２Ｃ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図３】上記実施形態のソース,ドレインの段部の段差面(メサ側面)に多数の表面欠陥が形成された様子を示す模式的な断面図である。
【図４】紫外線照射によって上記表面欠陥から延びる積層欠陥が形成された様子を示す模式的な断面図である。
【図５】本発明のＳｉＣ ＭＯＳＦＥＴの第２実施形態の断面図である。
【図６Ａ】上記第２実施形態の縦型ＭＯＳＦＥＴ用のＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図６Ｂ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図６Ｃ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図７】本発明のＳｉＣ ＭＯＳＦＥＴの第３実施形態の断面図である。
【図８Ａ】上記第３実施形態の縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)５０用のＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図８Ｂ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図８Ｃ】上記ＳｉＣエピタキシャルウェハの加工工程を示す断面図である。
【図９】第１従来例としての蓄積モードＭＯＳＦＥＴの構造を示す断面図である。
【図１０】第２従来例としての反転モードＭＯＳＦＥＴの構造を示す断面図である。
【図１１】第３従来例としてのデルタドープＭＯＳＦＥＴの構造を示す断面図である。
【発明を実施するための形態】
【００２６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２７】
(第１の実施の形態)
図１に、この発明の電界効果トランジスタの実施形態としての横型ＭＯＳＦＥＴ１の断面を示す。この横型ＭＯＳＦＥＴ１の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板１１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
【００２８】
この第１実施形態の横型ＭＯＳＦＥＴ１の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板１１上に、ｎ型４Ｈ−ＳｉＣをエピタキシャル成長させて、後述するように、横型ＭＯＳＦＥＴ１を作製する。
【００２９】
図１に示すｎ型の４Ｈ型ＳｉＣ基板１１は、改良レーリー法によって成長させたインゴットをオフ角θを４度にしてスライスし、鏡面研磨することによって作製した。なお、上記オフ角θは、０〜８度が望ましい。ホール効果測定法によって求めたｎ型ＳｉＣ基板１１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００３０】
上記ｎ型の４Ｈ型ＳｉＣ基板１１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)をエピタキシャル成長で形成する。また、上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図１に示すｎ型ボディ領域１２となる。このｎ型ボディ領域１２となるｎ型成長層は、ドナー密度５×１０１５ｃｍ−３、膜厚は５μｍである。上記ｎ型ＳｉＣボディ領域１２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２０分である。
【００３１】
上述のようなエピタキシャル成長により、この実施形態の横型ＭＯＳＦＥＴ１用のＳｉＣエピタキシャルウェハができる。そして、この実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図１に示す横型ＭＯＳＦＥＴ１を作製できる。
【００３２】
まず、図２Ａに示すように、上記ＳｉＣエピタキシャルウェハの上記ｎ型成長層１１２の表面にレジストが塗布された後、露光および現像が行なわれ、所望のソース１３,ドレイン１５となる領域間のチャネルが形成される領域が開口したレジスト膜(図示せず)が形成される。次に、上記レジスト膜上および上記開口に露出した上記ｎ型成長層１１２の表面にタングステン膜(図示せず)が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される(リフトオフ)。これにより、上記ｎ型成長層１１２のチャネルが形成される領域(キャリア走行部１４)上に残された上記タングステン膜２０１をマスクとして、Ａｌ,Ｂなどのｐ型不純物がイオン注入により上記ｎ型成長層１１２に導入される。これにより、ソース１３,ドレイン１５となるｐウェル１１５が形成される。このｐウェル１１５の深さは、例えば、１μｍである。
【００３３】
なお、ソース１３,ドレイン１５となるｐウェル１１５は埋込選択成長により作製してもよい。例えば、プラズマエッチング等により、ｎ型成長層１１２のソース,ドレインを形成する領域をエッチングした後、エピタキシャル成長を行うことにより、ｎ型成長層１１２上に高濃度のドーパントを含む埋込選択成長層としてのｐウェルを形成してもよい。
【００３４】
次に、上記マスクとしてのタングステン膜２０１を除去する。次に、図２Ｂに示すように、リソグラフィー法により、ＳｉＯ２をパターニングして、ゲート絶縁膜１９が形成される領域にマスク部材２０３を形成し、ＲＩＥ(反応性イオンエッチング)により、上記ソース１３,ドレイン１５となるｐウェルのうち、上記ＳｉＯ２によるマスク部材２０３から露出した領域を例えば０.５μｍの深さにエッチングする。これにより、上記キャリア走行部１４に隣接していると共に上記キャリア走行部１４に沿って突出している段部１６,１７を有するソース１３,ドレイン１５が形成される。
【００３５】
次に、上記ソース１３,ドレイン１５が有する段部１６,１７の段差面１６Ａ,１７ＡにＵＶ光(紫外光)もしくはＳｉＣバンドギャップ(４ＨＳｉＣ：３．２ｅＶ,波長３９０ｎｍ)よりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射して、図１に示すように、段部１６,１７からキャリア走行部１４に延びる積層欠陥部１８を形成する。すなわち、上記ＲＩＥによって上記ソース１３,ドレイン１５をエッチングした際に、図３に示すように、段部１６の段差面(メサ側面)１６Ａに多数の表面欠陥２５が形成され、上記紫外光照射によって、表面欠陥２５が積層欠陥２６に拡張する。段部１７も同様である。
【００３６】
次に、上記ＳｉＯ２からなるマスク部材２０３を除去する。次に、ゲート絶縁膜１９としてのＳｉＯ２膜の形成工程では、上記ソース１３,ドレイン１５上にレジスト膜２０４が形成される。このレジスト膜２０４は、上記ｎ型ドリフト層１２(ｎ型成長層１１２)のキャリア走行部１４上および上記ソース１３,ドレイン１５の段部１６,１７上の領域が開口している。すなわち、上記レジスト膜２０４は、上記ゲート絶縁膜１９が形成される領域が開口している。そして、このレジスト膜２０４の開口に露出した上記ゲート絶縁膜１９が形成される領域および上記レジスト膜２０４上にＳｉＯ２膜が形成される。その後、上記レジスト膜２０４上のＳｉＯ２膜が上記レジスト膜２０４とともに除去される(リフトオフ)。これにより、図１に示すゲート絶縁膜１９が形成される。
【００３７】
次に、図１に示すように、Ｎｉ膜からなるソース電極２０,ドレイン電極２１を、例えばリフトオフ法などを用いて、上記ソース１３,ドレイン１５上に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、上記ＳｉＯ２ゲート絶縁膜１９の上にＭｏ電極を形成しゲート電極２２とする。
【００３８】
こうして完成した本実施形態の横型ＭＯＳＦＥＴ１によれば、上記キャリア走行部１４に形成された積層欠陥部１８は、図４に示すように、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部１４を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ ＭＯＳＦＥＴ１を実現できる。具体的一例として、キャリア走行部１４に積層欠陥部１８が形成されていない比較例では、チャネル移動度が１０(ｃｍ２/Ｖ・ｓ)であったものが、本実施形態では、チャネル移動度が１００(ｃｍ２/Ｖ・ｓ)に向上した。
【００３９】
尚、上記実施形態では、ソース１３,ドレイン１５の導電型をｐ型としキャリア走行部１４の導電型をｎ型としたが、逆に、ソース１３,ドレイン１５の導電型をｎ型としキャリア走行部１４の導電型をｐ型としてもよい。また、上記実施形態では、ソース１３とドレイン１５の両方に段部１６,１７を形成して紫外線もしくはＳｉＣバンドギャップ(４ＨＳｉＣ：３．２ｅＶ、波長３９０ｎｍ)よりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)の照射により積層欠陥部１８をキャリア走行部１４に形成したが、ソースとドレインのいずれか一方に段部を形成し、段部に紫外線もしくはＳｉＣバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射してキャリア走行部１４に積層欠陥部を形成してもよい。
【００４０】
(第２の実施の形態)
図５に、この発明の電界効果トランジスタの実施形態としての２重拡散縦型ＭＯＳＦＥＴ(ＤＭＯＳＦＥＴ)３０の断面を示す。この縦型ＭＯＳＦＥＴ３０の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板３１の上に、以下に説明する半導体層を形成する。
【００４１】
この第２実施形態の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板３１上に、ｎ型４Ｈ−ＳｉＣをエピタキシャル成長させて、後述するように、縦型ＭＯＳＦＥＴ３０を作製する。
【００４２】
図５に示すｎ型の４Ｈ型ＳｉＣ基板３１は、改良レーリー法によって成長させたインゴットをオフ角θを４度にしてスライスし、鏡面研磨することによって作製した。なお、上記オフ角θは、０〜８度が望ましい。ホール効果測定法によって求めたｎ型ＳｉＣ基板３１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００４３】
上記ｎ型の４Ｈ型ＳｉＣ基板３１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)をエピタキシャル成長で形成する。また、上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図５に示すｎ型ドリフト層３２となる。このｎ型ドリフト層３２は、ドナー密度５×１０１５ｃｍ−３、膜厚は７５μｍである。上記ｎ型ＳｉＣドレイン３２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００４４】
上述のようなエピタキシャル成長により、この実施形態の縦型ＭＯＳＦＥＴ３０用のＳｉＣエピタキシャルウェハができる。そして、この実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図５に示す縦型ＭＯＳＦＥＴ３０を作製できる。
【００４５】
まず、図６Ａに示すように、上記ＳｉＣエピタキシャルウェハの上記ｎ型成長層１３２の表面にレジストが塗布された後、露光および現像が行なわれ、所望のｐウェル１３３となる領域間の領域が開口したレジスト膜(図示せず)が形成される。次に、上記レジスト膜上および上記開口に露出した上記ｎ型成長層１３２の表面にタングステン膜(図示せず)が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される(リフトオフ)。これにより、上記ｎ型成長層１３２のチャネルが形成される領域(キャリア走行部４４)間に残された上記タングステン膜３０１をマスクとして、Ａｌ,Ｂなどのｐ型不純物がイオン注入により上記ｎ型成長層１３２に導入される。これにより、ｐウェル１３３が形成される。このｐウェル１３３の深さは、例えば、１μｍである。
【００４６】
なお、ｐウェル１３３は埋込選択成長により作製してもよい。例えば、プラズマエッチング等により、ｎ型成長層１３２のｐウェル１３３を形成する領域をエッチングした後、エピタキシャル成長を行うことにより、ｎ型成長層１３２上に高濃度のドーパントを含む埋込選択成長層としてのｐウェルを形成してもよい。
【００４７】
次に、上記マスクとしてのタングステン膜３０１を除去する。次に、上記ｎ型成長層１３２の表面およびｐウェル１３３の表面にレジストが塗布された後、露光および現像が行なわれ、上記ｎ型成長層１３２の表面からｐウェル１３３の表面に達する領域が開口したレジスト膜(図示せず)が形成される。次に、上記レジスト膜上および上記開口に露出した上記ｎ型成長層１３２,ｐウェル１３３の表面にタングステン膜(図示せず)が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される(リフトオフ)。これにより、図６Ｂに示すように、上記ｎ型成長層１３２およびｐウェル１３３の表面上にマスクとしてタングステン膜３０２が残される。このタングステン膜３０２をマスクとして、リン(Ｐ)などのｎ型不純物がイオン注入によりｐウェル１３３に導入される。これにより、上記ｐウェル１３３にｎウェル１３５が形成される。
【００４８】
次に、上記マスクとしてのタングステン膜３０２を除去する。次に、図６Ｃに示すように、リソグラフィー法により、ＳｉＯ２をパターニングして、マスク材３０４を形成する。このマスク材３０４は上記ｐウェル３３の表面から予め定められた寸法だけｎ型成長層１３２と上記ｎウェル１３の表面上に延在している。そして、ＲＩＥ(反応性イオンエッチング)により、上記ｎ型成長層１３２,ｎウェル１３５のうち、上記ＳｉＯ２によるマスク材３０４から露出した領域を例えば０．５μｍの深さにエッチングする。これにより、図５に示すように、段部３６を有するｎ＋ソース領域３５と、段部３７を有するｎ−ドレイン領域３２が形成される。上記ｎ＋ソース領域３５の段部３６および上記ｎ−ドレイン領域３２の段部３７は、上記キャリア走行部４４に隣接していると共に上記キャリア走行部４４に沿って突出している。
【００４９】
次に、上記ｎ＋ソース領域３５,ｎ−ドレイン領域３２が有する段部３６,３７の段差面３６Ａ,３７ＡにＵＶ光(紫外光)を照射して、図５に示すように上記段部３６,３７から上記キャリア走行部４４に延びる積層欠陥部３８を形成する。すなわち、上記ＲＩＥによって上記ソース領域３５,ドレイン領域３２をエッチングした際に、上記段部３６,３７の段差面(メサ側面)３６Ａ,３７Ａに多数の表面欠陥が形成されるが、上記紫外光照射によって、上記表面欠陥が積層欠陥に拡張する。
【００５０】
次に、上記ＳｉＯ２からなるマスク部材３０４を除去する。次に、ゲート絶縁膜３９としてのＳｉＯ２膜の形成工程では、上記ソース領域３５上にレジスト膜(図示せず)が形成される。このレジスト膜は、上記段部３６,キャリア走行部４４, ドレイン領域３２上の領域が開口している。すなわち、上記レジスト膜は、上記ゲート絶縁膜３９が形成される領域が開口している。そして、このレジスト膜(図示せず)の開口に露出したゲート絶縁膜３９が形成される領域および上記レジスト膜上にＳｉＯ２膜が形成される。その後、上記レジスト膜(図示せず)上のＳｉＯ２膜が上記レジスト膜とともに除去される(リフトオフ)。これにより、図５に示すゲート絶縁膜３９が形成される。
【００５１】
次に、図５に示すように、Ｎｉ膜からなるソース電極４１を上記ソース領域３５上に形成し、Ｎｉ膜からなるドレイン電極４２を、ｎ型ＳｉＣ基板３１の裏面に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、上記ＳｉＯ２ゲート絶縁膜３９の上にＭｏ電極を形成しゲート電極４０とする。
【００５２】
こうして完成した本実施形態の縦型ＭＯＳＦＥＴ３０によれば、上記キャリア走行部４４に形成された積層欠陥部３８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部４４を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ ＭＯＳＦＥＴ３０を実現できる。具体的一例として、キャリア走行部４４に積層欠陥部３８が形成されていない比較例では、チャネル移動度が１００(ｃｍ２/Ｖ・ｓ)であったものが、本実施形態では、チャネル移動度が３００(ｃｍ２/Ｖ・ｓ)に向上した。
【００５３】
尚、上記実施形態では、ソース３５,ドレイン３２の導電型をｎ型としキャリア走行部４４の導電型をｐ型としたが、逆に、ソース３５,ドレイン３２の導電型をｐ型としキャリア走行部４４の導電型をｎ型としてもよい。また、上記実施形態では、ｎ＋ソース領域３５とｎ型ドレイン領域３２の両方に段部３６,３７を形成して紫外線もしくはＳｉＣバンドギャップ(４ＨＳｉＣ：３．２ｅＶ、波長３９０ｎｍ)よりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射して積層欠陥部３８をキャリア走行部４４に形成したが、ソース領域３５とドレイン領域３２のいずれか一方に段部を形成し、その段部に紫外線もしくはＳｉＣバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射してキャリア走行部４４に積層欠陥部を形成してもよい。
【００５４】
(第３の実施の形態)
図７に、この発明の電界効果トランジスタの実施形態としてトレンチゲート型ＭＯＳＦＥＴである縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)５０の断面を示す。この縦型ＭＯＳＦＥＴ５０の製造工程では、ｎ型の４Ｈ型ＳｉＣで作製した基板６１の上に、以下に説明する半導体層を形成する。
【００５５】
この第３実施形態の縦型ＭＯＳＦＥＴ５０の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板６１上に、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させて、以下に説明するようにして、縦型ＭＯＳＦＥＴ５０を作製した。
【００５６】
図７に示すｎ型の４Ｈ型ＳｉＣ基板６１は、改良レーリー法によって成長させたインゴットを｛１１−２０｝面でオフ角なしでスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたｎ型ＳｉＣ基板６１のキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。
【００５７】
図８Ａに示すように、上記ｎ型の４Ｈ型ＳｉＣ基板６１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)をエピタキシャル成長で形成する。この窒素ドープｎ型ＳｉＣ層であるｎ型成長層１６２が、図７に示すｎ型ドリフト層６２となる。このｎ型ドリフト層６２となるｎ型成長層１６２は、ドナー密度５×１０１５ｃｍ−３、膜厚は７５μｍである。また、上記ｎ型成長層１６２上にアルミニウムドープｐ型ＳｉＣ層であるｐ型成長層１６３をエピタキシャル成長で形成する。このキャリア走行層６３となるｐ型成長層１６３は、アクセプタ密度２×１０１７ｃｍ−３、膜厚は２μｍである。また、上記ｐ型成長層１６３上に窒素ドープｎ型ＳｉＣ層であるｎ型成長層１６５をエピタキシャル成長で形成する。このｎ型ソース領域６５となるｎ型成長層１６５は、ドナー密度１×１０１８ｃｍ−３、膜厚は０.７５μｍである。
【００５８】
以下に、上記ｎ型成長層１６２,ｐ型成長層１６３,ｎ型成長層１６５の作製時の処理条件を説明する。
【００５９】
先ず、この実施形態の縦型ＭＯＳＦＥＴ５０の製造工程では、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム(Ａｌ(ＣＨ３)３)を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、上記ＳｉＣ基板６１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５.６ｋＰａに保たれている。
【００６０】
上記ｎ型の４Ｈ型ＳｉＣ基板６１のＣ面に、上記ｎ型ＳｉＣドレイン層６２となるｎ型成長層１６２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０.００６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３００分である。
【００６１】
次に、上記ｎ型成長層１６２上に、キャリア走行層６３となるｐ型成長層１６３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は１１分である。次に、プラズマエッチング等により、ｐ型成長層１６３のｎ型成長層１６５を形成する領域をエッチングした後、上記ｐ型成長層１６３上に、ｎ型ソース領域６５となるｎ型成長層１６５を埋込選択成長により形成する。この工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４３ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
【００６２】
上記の各形成工程の処理により、この第３実施形態の縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)５０用のＳｉＣエピタキシャルウェハを作製できる。そして、上述のようなエピタキシャル成長の後、この第３実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図７に示す縦型ＭＯＳＦＥＴ５０を作製できる。
【００６３】
まず、図８Ａに示すように、リソグラフィー法により、ＳｉＯ２をパターニングして、マスク材５０１を形成する。このマスク材５０１は、所望のエッチング領域が開口している。そして、ＲＩＥ(反応性イオンエッチング)により、上記ｎ型成長層１６５のうち、上記ＳｉＯ２によるマスク材５０１の開口に対応した領域を例えば０.５μｍの深さにエッチングする。これにより、図８Ａに示すように、上記ｎ型成長層１６５に凹部１６７が形成される。また、上記エッチング時に、上記凹部１６７の底面に多数の表面欠陥が形成される。
【００６４】
次に、上記マスク材５０１を除去してから、図８Ｂに示すように、リソグラフィー法により、ＳｉＯ２をパターニングして、マスク材５０２を形成する。このマスク材５０２は、上記ｎ型成長層１６５の凹部１６７の外から凹部１６７内まで達していて、上記凹部１６７内の所望領域が開口している。そして、ＲＩＥ(反応性イオンエッチング)により、上記ｎ型成長層１６５,ｐ型成長層１６３,ｎ型成長層１６２のうち、上記マスク材５０２の開口に対応した領域を例えば２０μｍの深さにエッチングする。これにより、図８Ｂに示すように、上記ｎ型成長層１６５,ｐ型成長層１６３,ｎ型成長層１６２にわたる凹部１６８が形成される。これにより、ｎ型ＳｉＣドレイン層６２，キャリア走行層６３，ｎ型ソース領域６５が形成され、このｎ型ソース領域６５に段部６８が形成される。上記マスク材５０２を除去してから、この段部６８の段差面６８ＡにＵＶ光(紫外光)もしくはＳｉＣバンドギャップ(４ＨＳｉＣ：３．２ｅＶ,波長３９０ｎｍ)よりも大きいエネルギーを持つ光、例えば窒素レーザー(３．７ｅＶ、波長３３７ｎｍ)を照射して、図７に示すように、段部６８からキャリア走行部７４に延びる積層欠陥部７８を形成する。すなわち、上記ＲＩＥによって上記ソース領域６５となるｎ型成長層１６５をエッチングした際に、上記段部６８の段差面６８Ａに多数の表面欠陥が形成されるが、上記紫外光照射によって、上記表面欠陥が積層欠陥に拡張する。
【００６５】
次に、図８Ｃに示すように、ＭＯＳ構造を形成するためのＳｉＯ２膜をＣＶＤにより堆積させ、絶縁膜６９を形成する。
【００６６】
次に、図７に示すように、ｎ型ＳｉＣソース領域６５にＮｉを蒸着してソース電極７１とする。また、Ｎｉ膜からなるドレイン電極７２を、ｎ型の４Ｈ型ＳｉＣ基板６１の裏面に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、ＳｉＯ２ゲート絶縁膜６９の上にＭｏ電極を形成しゲート電極７０とする。
【００６７】
こうして完成した本実施形態の縦型ＭＯＳＦＥＴ５０によれば、上記キャリア走行部７４に形成された積層欠陥部６８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、２次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部７４を形成でき、高いチャネル移動度と低いオン抵抗を有するＳｉＣ縦型ＭＯＳＦＥＴ５０を実現できる。具体的一例として、キャリア走行部７４に積層欠陥部６８が形成されていない比較例では、チャネル移動度が１００(ｃｍ２/Ｖ・ｓ)であったものが、本実施形態では、チャネル移動度が３００(ｃｍ２/Ｖ・ｓ)に向上した。
【００６８】
尚、上記実施形態では、ソース６５,ドレイン６２の導電型をｎ型としキャリア走行部７４の導電型をｐ型としたが、逆に、ソース６５,ドレイン６２の導電型をｐ型としキャリア走行部４４の導電型をｎ型としてもよい。
【００６９】
上述した第１,第２,第３実施形態のＳｉＣ ＭＯＳＦＥＴは、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組込んで使用される。上記各実施形態を電力制御装置に組み込むことで、通電時の損失も抑制することができ、大電流での使用が可能になる。
【００７０】
なお、上記第１〜第３実施形態では、ゲート絶縁膜をシリコン酸化膜としたが、シリコン窒化膜としてもよい。
【００７１】
さらに、上記第２実施形態の２重拡散縦型ＭＯＳＦＥＴ(ＤＭＯＳＦＥＴ)３０におけるｎ型ＳｉＣ基板３１に替えて、高濃度不純物のｐ＋ＳｉＣ層を備えることでＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)を構成してもよい。このＩＧＢＴは、上記高濃度不純物のｐ＋ＳｉＣ層,ｎ型ＳｉＣ層３２,ｐウェル３３によるｐｎｐトランジスタ部と、ゲート電極４０,ゲート絶縁膜３９,ｎ＋ソース領域３５,ｐウェル３３,ｎ型ＳｉＣ層３２によるＭＯＳ ＦＥＴ部とで構成される。また、上記第３実施形態の縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)５０におけるｎ型ＳｉＣ基板６１に替えて、高濃度不純物のｐ＋ＳｉＣ層を備えることでＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)を構成してもよい。このようなＩＧＢＴにより、低損失なスイッチング素子を得ることができ、産業分野,鉄道などの車両分野,送電などの電力系統分野等に適用可能となる。
【符号の説明】
【００７２】
１ 横型ＭＯＳＦＥＴ
１１ ｎ型の４Ｈ型ＳｉＣ基板
１２ ｎ型ドリフト層
１３ ソース
１４ キャリア走行部
１５ ドレイン
１６,１７ 段部
１６Ａ,１７Ａ 段差面
１８ 積層欠陥部
１９ ゲート絶縁膜
２０ ソース電極
２１ ドレイン電極
２２ ゲート電極
３０ ２重拡散縦型ＭＯＳＦＥＴ(ＤＭＯＳＦＥＴ)
３１ ｎ型の４Ｈ型ＳｉＣ基板
３２ ｎ型ドレイン領域
３３ ｐウェル
３５ ｎ＋ソース領域
３６,３７ 段部
３６Ａ,３７Ａ 段差面
３８ 積層欠陥部
３９ ゲート絶縁膜
４０ ゲート電極
４１ ソース電極
４２ ドレイン電極
４４ キャリア走行部
５０ 縦型ＭＯＳＦＥＴ(ＵＭＯＳＦＥＴ)
６１ ｎ型の４Ｈ型ＳｉＣ基板
６２ ｎ型ドレイン層
６３ キャリア走行層
６５ ｎ型ソース領域
６８ 段部
６８Ａ 段差面
６９ ゲート絶縁膜
７０ ゲート電極
７１ ソース電極
７２ ドレイン電極
７４ キャリア走行部
７８ 積層欠陥部
【特許請求の範囲】
【請求項１】
第１導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部のうちの少なくとも一方をエッチングして、上記ソース部と上記ドレイン部との間の上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出している段部を上記ソース部と上記ドレイン部のうちの少なくとも一方に形成し、
上記段部から延びる積層欠陥部を上記キャリア走行部に形成し、
上記キャリア走行部および上記段部を覆う絶縁膜を形成し、
上記絶縁膜上にゲート電極を形成することを特徴とする電界効果トランジスタの製造方法。
【請求項２】
第１導電型の炭化けい素半導体層と、
上記第１導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部とを備え、
上記ソース部とドレイン部のうちの少なくとも一方は、
エッチングによって上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出するように形成された段部を有し、
さらに、上記キャリア走行部および上記段部を覆う絶縁膜と、
上記絶縁膜上に形成されたゲート電極と
を備え、
上記キャリア走行部は、
上記段部から延びるように形成された積層欠陥部を有することを特徴とする電界効果トランジスタ。
【請求項３】
請求項２に記載の電界効果トランジスタにおいて、
上記ソース部とドレイン部は、上記第１導電型の炭化けい素半導体層上に形成された第２導電型の炭化けい素半導体層で作製されており、
横型ＭＯＳＦＥＴであることを特徴とする電界効果トランジスタ。
【請求項４】
請求項２に記載の電界効果トランジスタにおいて、
上記ソース部とドレイン部は、第２導電型の炭化けい素半導体層で作製され、
上記ソース部をなす第２導電型の炭化けい素半導体層が上記第１導電型の炭化けい素半導体層上に形成され、
上記ドレイン部をなす第２導電型の炭化けい素半導体層上に上記第１導電型の炭化けい素半導体層が形成されており、
縦型ＭＯＳＦＥＴであることを特徴とする電界効果トランジスタ。
【請求項５】
請求項４に記載の電界効果トランジスタにおいて、
上記第１導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向が、上記第１導電型の炭化けい素半導体層の層厚方向であり、
トレンチゲート型ＭＯＳＦＥＴであることを特徴とする電界効果トランジスタ。
【請求項６】
請求項２から５のいずれか１つに記載の電界効果トランジスタがゲート部に組み込まれていることを特徴とする絶縁ゲートバイポーラトランジスタ。
【請求項７】
請求項１に記載の電界効果トランジスタの製造方法で作製される電界効果トランジスタを、ゲート部に組み込むことを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。
【請求項１】
第１導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部のうちの少なくとも一方をエッチングして、上記ソース部と上記ドレイン部との間の上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出している段部を上記ソース部と上記ドレイン部のうちの少なくとも一方に形成し、
上記段部から延びる積層欠陥部を上記キャリア走行部に形成し、
上記キャリア走行部および上記段部を覆う絶縁膜を形成し、
上記絶縁膜上にゲート電極を形成することを特徴とする電界効果トランジスタの製造方法。
【請求項２】
第１導電型の炭化けい素半導体層と、
上記第１導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部とを備え、
上記ソース部とドレイン部のうちの少なくとも一方は、
エッチングによって上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出するように形成された段部を有し、
さらに、上記キャリア走行部および上記段部を覆う絶縁膜と、
上記絶縁膜上に形成されたゲート電極と
を備え、
上記キャリア走行部は、
上記段部から延びるように形成された積層欠陥部を有することを特徴とする電界効果トランジスタ。
【請求項３】
請求項２に記載の電界効果トランジスタにおいて、
上記ソース部とドレイン部は、上記第１導電型の炭化けい素半導体層上に形成された第２導電型の炭化けい素半導体層で作製されており、
横型ＭＯＳＦＥＴであることを特徴とする電界効果トランジスタ。
【請求項４】
請求項２に記載の電界効果トランジスタにおいて、
上記ソース部とドレイン部は、第２導電型の炭化けい素半導体層で作製され、
上記ソース部をなす第２導電型の炭化けい素半導体層が上記第１導電型の炭化けい素半導体層上に形成され、
上記ドレイン部をなす第２導電型の炭化けい素半導体層上に上記第１導電型の炭化けい素半導体層が形成されており、
縦型ＭＯＳＦＥＴであることを特徴とする電界効果トランジスタ。
【請求項５】
請求項４に記載の電界効果トランジスタにおいて、
上記第１導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向が、上記第１導電型の炭化けい素半導体層の層厚方向であり、
トレンチゲート型ＭＯＳＦＥＴであることを特徴とする電界効果トランジスタ。
【請求項６】
請求項２から５のいずれか１つに記載の電界効果トランジスタがゲート部に組み込まれていることを特徴とする絶縁ゲートバイポーラトランジスタ。
【請求項７】
請求項１に記載の電界効果トランジスタの製造方法で作製される電界効果トランジスタを、ゲート部に組み込むことを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０】
【図１１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−９３４４０（Ｐ２０１３−９３４４０Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３４７１５（Ｐ２０１１−２３４７１５）
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００１５６９３８）関西電力株式会社 (1,442)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００１５６９３８）関西電力株式会社 (1,442)
【Ｆターム（参考）】
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