電界効果トランジスタの製造方法
【構成】 高速動作の可能なＧａＡｓショットキー電界効果を用いたＬＤＤ構造の自己整合型ＦＥＴにおいて、ゲート電極２３ａ形成時のＧａＡｓ基板２１へのダメージを少なくするために、該ゲート電極２３ａを薄膜とし、代わってＳｉＯ2 膜２４を、サイドウォール２６ａの幅Ｌ１１が充分な太さに形成され短チャネル効果を抑制することができるように、充分な厚さとする。前記サイドウォール２６ａは、ＳｉＯ2 膜２４よりもウエットエッチングによる速度が１／１０以下と充分小さく、したがってエッチング後、引出配線２８ａを低抵抗に接合することができる。
【効果】 ゲート電極２３ａと引出配線２８ａとの接合にあたって、ゲート電極２３ａの表面に、ドライエッチングでは酸素などの不純物が導入されて高抵抗となってしまうのに対して、そのような不具合を防止することができる。
【効果】 ゲート電極２３ａと引出配線２８ａとの接合にあたって、ゲート電極２３ａの表面に、ドライエッチングでは酸素などの不純物が導入されて高抵抗となってしまうのに対して、そのような不具合を防止することができる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速スイッチング動作が可能な、ガリウム砒素（ＧａＡｓ）ショットキー電界効果を利用するＬＤＤ（Light Doped Drain ）構造の自己整合型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、通信用高速デバイスやデジタルゲートアレイなどのために、高速スイッチング動作が可能なＧａＡｓショットキー電界効果を利用したトランジスタの集積化が進められている。
【０００３】前記ショットキー電界効果トランジスタにおいて、特にノーマリーオフ型のトランジスタでは、前記集積化に伴い、ゲート長が短くなると、ゲート端子へのバイアス電圧が０Ｖであっても、ソース−ドレイン間のリーク電流が増加し、またスレッショルド電圧も変化する短チャネル効果が発生してしまうという問題がある。このような短チャネル効果の抑制ならびにソース抵抗およびゲート抵抗の低減を実現するために、能動層においてゲート直下からソースおよびドレイン方向となるにつれて、段階的に不純物の濃度が高くなるように形成され、寄生抵抗の少ない前記ＬＤＤ構造の電界効果トランジスタが従来から用いられている。
【０００４】上述のようなＬＤＤ構造の自己整合型ＧａＡｓＭＥＳＦＥＴの典型的な従来技術の製造方法は、電子技術学会発表論文ＥＤ８７−１４０Ｐ３７〜４２（極太サイドウォールを用いた０．５μｍゲートＧａＡｓＭＥＳＦＥＴプロセス技術）に示されており、その従来技術の製造工程を図３に示す。
【０００５】図３（ａ）で示すように、ＧａＡｓ基板１上にシリコン（Ｓｉ）をイオン注入およびアニール処理することによって能動層２を形成し、さらにその能動層２上にタングステン−アルミ（Ｗ−Ａｌ）合金によるＷ−Ａｌ層３をスパッタ法によって積層した後、酸化シリコン（ＳｉＯ2 ）膜から成るフォトレジスト４を積層し、ゲート電極に対応したパターニングを行う。さらにそのフォトレジスト４上にチタン／アルミ（Ｔｉ／Ａｌ）層５を、Ａｌ層がＧａＡｓ基板１側となるように積層する。
【０００６】こうしてゲート電極部分にＴｉ／Ａｌ層５が形成されると、電子サイクロトロン共鳴（ＥＣＲ）式のエッチャーによってＷ−Ａｌ層３をエッチングし、図３R>３（ｂ）で示されるような注入マスクを形成する。その後、図３（ｃ）で示すようにＬＤＤ注入を行い、前記能動層にｎ層２ａを形成する。
【０００７】続いて、図３（ｄ）で示すように、ＳｉＯ2 膜６を積層しながら、スルー注入によって前記ＬＤＤ注入を行い、ｎ+ 層２ｂを形成する。さらにＬＤＤ注入を停止した後も、図３（ｅ）で示すように、ＳｉＯ2 膜６の積層を行う。前記ＳｉＯ2 膜６の積層が終了すると、図３（ｆ）で示すように、エッチングによって、前記Ｗ−Ａｌ層３の側方にサイドウォール６ａを形成する。前記サイドウォール６ａおよびＴｉ／Ａｌ層５をマスクとして、図３（ｇ）で示すようにさらにイオン注入を行い、ｎ++層２ｃを形成する。
【０００８】こうしてイオン注入が終了すると、図３（ｈ）で示すように、通常のフォトリソ技術によって、前記サイドウォール６ａの幅Ｌ１よりも小さい開口７ａを有するフォトレジスト７が形成される。このフォトレジスト７を用いて、図３（ｉ）で示されるように、低抵抗の金属膜８が真空蒸着等によって成膜される。その後、前記フォトレジスト７をエッチングによって除去すると、図３（ｊ）で示すように、前記開口７ａ部分の金属膜８がゲート引出配線８ａとして残存する。
【０００９】さらに前記フォトリソ技術によって、図３（ｋ）で示すように、フォトレジスト９が形成され、そのフォトレジスト９がソース電極およびドレイン電極の領域に対応してパターニングされた後、金属膜１０が積層される。したがって、前記フォトレジスト９をエッチングによって除去すると、図３（ｌ）で示すように、ソース電極１０ａおよびドレイン電極１０ｂが形成され、ＦＥＴ１１が完成する。
【００１０】また、他の従来技術による前記ＬＤＤ構造の自己整合型ＧａＡｓＭＥＳＦＥＴの製造方法は、特公平６−６６３３６号公報で示されており、その製造工程を図４に示す。まず、図４（ａ）で示すように、前記ＧａＡｓ基板１上にＳｉイオンが注入され、アニール処理が施されて、能動層１２が形成される。次に、図４（ｂ）で示すように、ＷＳｉから成る耐熱性のゲート１３がドライエッチングによって形成される。続いて、前記ゲート１３をマスクとして、図４（ｃ）で示されるようにＳｉイオン注入を行って、コンタクト層１２ａ，１２ｂが形成される。
【００１１】その後、図４（ｄ）で示されるように、メッキ時の給電用のニッケル（Ｎｉ）膜１４が蒸着法によって積層される。さらに、その上に図４（ｅ）で示されるように、表面が平坦になりやすいフォトレジスト等の樹脂層１５によって、ゲート１３部分が残余の部分よりも薄くなるように被覆を行う。その樹脂層１５およびＮｉ膜１４を酸素の反応性イオンエッチングによって図４（ｆ）で示すように、上方から一様にエッチングしてゆき、前記ゲート１３上に形成されたＮｉ膜１４のみを露出させる。
【００１２】続いて、前記Ｎｉ膜１４に給電して、前記ゲート１３上の部分に図４（ｇ）で示すように、金（Ａｕ）メッキ層１６を形成する。そして、図４（ｈ）で示すように、前記Ｎｉ膜１４のゲート１３上以外の部分および樹脂層１５がエッチングによって除去された後、低抵抗金属の金属膜１７が蒸着されて、ソース電極１７ａおよびドレイン電極１７ｂが形成され、ＦＥＴ２０が完成する。
【００１３】
【発明が解決しようとする課題】前述の図３で示す従来技術では、前記短チャネル効果を抑制するために、サイドウォール６ａによってゲート長を再現性良く所望とする長さに形成することができる。しかしながら、Ｗ−Ａｌ層３を直接ドライエッチングしてゲート電極に形成するようにした場合には、Ｗ−Ａｌ層３をオーバーエッチングする必要がある。このオーバーエッチングによっては、ＧａＡｓ基板１の表面がプラズマによるダメージをうけてしまい、結晶欠陥等が発生し、素子特性に悪影響を与える虞がある。このため、この図３で示すように、ゲート電極となるＷ−Ａｌ層３を薄膜として、該Ｗ−Ａｌ層３上にＴｉ／Ａｌ層５を積層して、このＴｉ／Ａｌ層５をマスクとしてＷ−Ａｌ層３のエッチングを行うことによって、オーバーエッチング量が少なくなるように工夫されている。また、プラズマダメージの少ない前記ＥＣＲエッチングを用いて、さらにＧａＡｓ基板１へのダメージを抑えるように工夫されている。
【００１４】しかしながらこの従来技術では、サイドウォール６ａとなるべきＳｉＯ2 膜６の気相成長を行う際に、前記Ｔｉ／Ａｌ層５が高温の雰囲気に曝されてしまい、該Ｔｉ／Ａｌ層５の表面が酸化し、ゲート引出配線８ａとの接触抵抗が高くなるという問題がある。
【００１５】また、上述の図４で示す従来技術では、配線抵抗を低減するために、Ｗ合金から成るゲート１３上に、ゲート引出配線としてＡｕメッキ層１６を形成している。しかしながら、このＡｕメッキ層１６をメッキするためのＮｉ膜１４を樹脂層１５から露出させるためのプラズマエッチング時に、Ｎｉ膜１４の表面に酸素プラズマ中から酸素等の不純物が導入されてしまい、高抵抗層を形成してしまう虞がある。
【００１６】本発明の目的は、ゲート電極からの引出配線形成時に、ゲート電極表面への不純物の導入を防止することができる電界効果トランジスタの製造方法を提供することである。
【００１７】
【課題を解決するための手段】請求項１の発明に係る電界効果トランジスタは、基板上に能動層を形成し、前記能動層上に、所望とする膜厚の第１の絶縁膜をマスクとして薄膜のゲート電極を形成し、前記ゲート電極および第１の絶縁膜の膜厚に対応して、該第１の絶縁膜が露出する厚さとなるように、該第１の絶縁膜よりもエッチング速度が小さい材料によって第２の絶縁膜を形成し、前記第１および第２の絶縁膜を自己整合マスクとして、前記能動層へイオン注入を行い、前記第１の絶縁膜をウエットエッチングによって除去し、前記ウエットエッチングによって第２の絶縁膜に形成された開口に、前記ゲート電極に接続される引出配線を形成し、前記能動層上で前記ゲート電極を挟んで、ソース電極およびドレイン電極を形成することを特徴とする。
【００１８】また請求項２の発明に係る電界効果トランジスタの製造方法では、前記第２の絶縁膜のエッチング速度は、第１の絶縁膜のエッチング速度の１／１０以下であることを特徴とする。
【００１９】さらにまた請求項３の発明に係る電界効果トランジスタの製造方法では、前記第１の絶縁膜は、ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜のいずれかであり、前記第２の絶縁膜は、前記第１の絶縁膜と異なる膜であって、かつＳｉＮ膜、ＡｌＮ膜、ＳｉＯ2 膜のいずれかであることを特徴とする。
【００２０】また請求項４の発明に係る電界効果トランジスタの製造方法では、前記ゲート電極がＷＮ膜であり、前記ゲート引出配線がＡｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕのいずれかであることを特徴とする。
【００２１】さらにまた請求項５の発明に係る電界効果トランジスタの製造方法では、前記ソース電極およびドレイン電極は、ＡｕＧｅ／Ｎｉ／Ａｕであることを特徴とする。
【００２２】また請求項６の発明に係る電界効果トランジスタの製造方法では、前記ウエットエッチングによって第２の絶縁膜に形成された開口ならびにソース電極およびドレイン電極の領域が露出するようにフォトレジストを形成し、前記ゲート引出配線ならびにソース電極およびドレイン電極を一括形成することを特徴とする。
【００２３】
【作用】請求項１の発明に従えば、ＧａＡｓなどの半絶縁性基板上にＳｉイオン注入などによって能動層が形成され、その能動層上に、たとえば請求項３で示すような、ＳｉＯ2 、ＰＳＧ、ＢＰＳＧのいずれかから成る第１の絶縁膜をマスクとして、耐熱性を有する、たとえば請求項４で示すようなＷＮなどのＷ合金によって薄膜のゲート電極が形成される。すなわち、前記ゲート電極となる薄膜がスパッタなどによって積層形成された後、前記ＳｉＯ2 などから成る第１の絶縁膜がプラズマＣＶＤ法などによって積層され、その第１の絶縁膜がパターニングされた後、ドライエッチングが行われて前記ゲート電極が形成される。このとき、前記第１の絶縁膜の膜厚は、後述するようなサイドウォールの幅に対応して決定される。
【００２４】こうして、ゲート電極が形成されると、前記第１の絶縁膜よりもエッチング速度が小さい、たとえば請求項２で示されるように１／１０以下となるような材料、たとえば請求項３で示すような前記第１の絶縁膜とは異なる材料で、ＳｉＮ、ＡｌＮ、ＳｉＯ2 のいずれかから成る第２の絶縁膜がプラズマＣＶＤ法などによってゲート電極および第１の絶縁膜の膜厚の和程度に積層された後、ドライエッチングなでによって一様にエッチングされる。これによって、前記ゲート電極の側方には、前記第１の絶縁膜とゲート電極との膜厚との和にほぼ対応した幅のサイドウォールが形成される。その後、前記能動層には前記第１および第２の絶縁膜を自己整合マスクとして、イオン注入が行われ、高濃度動作領域が形成される。
【００２５】その後は、前記ゲート電極上には、第１の絶縁膜がウエットエッチングによって除去された後、第２の絶縁膜に残された開口から、請求項４で示すような、Ａｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕなどの低抵抗金属が真空蒸着などによって積層されて、ゲート引出配線が形成される。また、前記能動層上には、通常のフォトリソ技術などを用いて、前記ゲート電極を挟んで、請求項５で示すような、ＡｕＧｅ／Ｎｉ／Ａｕなどの低抵抗金属が真空蒸着などによって積層されて、ソース電極およびドレイン電極が形成される。
【００２６】したがって、短チャネル効果を抑制することができる所望とするサイドウォールの幅に対応した該サイドウォールの高さを得るにあたって、薄膜のゲート電極に対して第１の絶縁膜の厚さによって対応し、またその第１の絶縁膜はウエットエッチングによって除去されるので、ゲート電極への不純物の導入を抑制することができ、引出配線との接触抵抗を低減することができる。
【００２７】さらにまた請求項６の発明に従えば、前記第１の絶縁膜のエッチングによって第２の絶縁膜に形成された開口部分ならびにソース電極およびドレイン電極となるべき領域が露出するように、フォトレジストを形成した後、これらの部分に低抵抗金属を真空蒸着などによって一括形成する。
【００２８】したがって、ゲート引出配線の形成とソース電極およびドレイン電極の形成とを同一工程で行うことができ、工程を簡略化することができる。
【００２９】
【実施例】本発明の一実施例について、図１に基づいて説明すれば以下のとおりである。
【００３０】図１は、本発明の一実施例の電界効果トランジスタの製造工程を説明するための断面図である。まず、図１（ａ）で示されるように、絶縁性のＧａＡｓ基板２１上に、Ｓｉイオン注入およびアニール処理によって、能動層２２が形成される。次に、図１（ｂ）で示すように、耐熱性を有する、たとえばＷ合金であるＷＮ膜２３がマグネトロンスパッタ法によって１００ｎｍ積層され、さらに第１の絶縁膜であるＳｉＯ2 膜２４がプラズマＣＶＤ法によって４００ｎｍ積層される。続いて、通常のフォトリソ技術によって、図１（ｃ）で示すように、ゲート電極パターンに対応したフォトレジスト２５が形成され、このフォトレジスト２５をマスクとして、前記ＳｉＯ2 膜２４がＲＩＥ法などによってドライエッチングされ、引続き、そのＳｉＯ2 膜２４をマスクとしてＷＮ膜２３が前記ＲＩＥ法などでドライエッチングされて、ゲート電極２３ａが形成される。
【００３１】こうして、ゲート電極２３ａが形成されると、前記ゲート電極２３ａおよびＳｉＯ2 膜２４をマスクとして、図１（ｄ）で示されるように、ドナー用のＳｉイオンが注入されて、ｎ+ 層２２ａが形成される。
【００３２】続いて、前記ＳｉＯ2 膜２４を残したまま、図１（ｅ）で示されるように、第２の絶縁膜であるＳｉＮ膜２６がプラズマＣＶＤ法などによって６００ｎｍ積層される。このＳｉＮ膜２６をＲＩＥ法などでドライエッチングすると、図１（ｆ）で示されるように該ＳｉＮ膜２６は上方から一様にエッチングされ、ゲート電極２３ａの側方に、幅Ｌ１１が５００ｎｍ程度のサイドウォール２６ａが形成される。
【００３３】前記サイドウォール２６ａが自己整合マスクとして用いられて、図１（ｇ）で示されるように、後述するソース電極領域およびドレイン電極領域にドナー用のＳｉイオンが注入され、さらに９００℃程度で活性化アニール処理されて、ｎ++層２２ｂが形成される。
【００３４】こうしてイオン注入が終了すると、図１（ｈ）で示されるように、前記ＳｉＯ2 膜２４のみが、フッ酸溶液によるウエットエッチング処理によって除去されて、ゲート電極２３ａの上面が露出される。ここで、ＳｉＯ2 膜２４は、ＳｉＮ膜２６に対してエッチング速度を１０倍程度以上確保することができ、したがって前記ウエットエッチング時にサイドウォール２６ａ部分は残存し、このＳｉＯ2膜２４部分のみが除去されることになる。
【００３５】その後、図１（ｉ）で示すように、サイドウォール２６ａの幅Ｌ１２よりも内方に開口２７ａを有するフォトレジスト２７を通常のフォトリソ技術によって形成し、図１（ｊ）で示すように、Ａｕなどの低抵抗金属膜２８が真空蒸着法などによって成膜される。したがって、前記フォトレジスト２７を除去することによって、図１（ｋ）で示すように、前記金属膜２８はゲート電極２３ａ上のみが残存し、引出配線２８ａとなる。
【００３６】続いて、通常のフォトリソ技術によって、図１（ｌ）で示すように、前記ソース電極領域およびドレイン電極領域のみが開口するようにパターニングされたフォトレジスト２９が形成され、さらにその上に、たとえばＡｕＧｅ／Ｎｉ／Ａｕなどの低抵抗の金属膜３０が真空蒸着法などによって成膜される。前記フォトレジスト２９が除去されると、図１（ｎ）で示すように、残存した前記金属膜３０がソース電極３０ａおよびドレイン電極３０ｂとなり、ＦＥＴ３１が完成する。
【００３７】したがって、本発明に従う製造方法では、上述のようにゲート電極２３ａを薄膜としているので、ＷＮ膜２３をドライエッチングする際のオーバーエッチング量を少なくすることができ、ＧａＡｓ基板２１へのダメージを抑えることができる。また、このようにゲート電極２３ａを薄膜に形成しても、該ゲート電極２３ａのマスクとなるＳｉＯ2 膜２４の膜厚を厚くして、該ゲート電極２３ａおよびＳｉＯ2 膜２４の膜厚によって決定されてしまうサイドウォール２６ａの幅Ｌ１１を、短チャネル効果を抑制することができる充分な太さとするこができる。さらにまた、ゲート電極２３ａをマスクするＳｉＯ2 膜２４は、ウエットエッチングによって除去されるので、該ゲート電極２３ａの表面への不純物の導入がなく、引出配線２８ａと極めて小さい接触抵抗で電気的に接続することが可能となる。
【００３８】本発明の第２の実施例について、図２に基づいて説明すれば以下のとおりである。
【００３９】図２は、本発明の他の実施例の電界効果トランジスタの製造工程の一部分を説明するための断面図である。上述のような図１（ａ）〜図１（ｇ）までの工程によって、ＳｉＯ2 膜２４およびサイドウォール２６ａをマスクとしてイオン注入が終了すると、図２（ａ）で示されるように、通常のフォトリソ技術によって前記サイドウォール２６ａの幅よりも狭い開口３２ａを有するとともに、ソース電極領域およびドレイン電極領域に対応した開口を有するフォトレジスト３２が形成される。続いて、図２（ｂ）で示されるように、一様に前記ＡｕＧｅ／Ｎｉ／Ａｕなどの低抵抗の金属膜３３が真空蒸着法などによって成膜された後、前記フォトレジスト３２が除去されると、図２（ｃ）で示されるように、前記図１（ｍ）と同様な構造のＦＥＴ４１が完成する。
【００４０】したがって、この図２で示す実施例では、ゲート電極２３ａの引出配線３３ａならびにソース電極３３ｂおよびドレイン電極３３ｃを同一の工程で形成することができ、工程を簡略化してコストを低減することができる。
【００４１】なお、上述の実施例では、ゲート電極２３ａのマスクとなる第１の絶縁膜およびサイドウォール２６ａとなる第２の絶縁膜には、それぞれＳｉＯ2 膜２４およびＳｉＮ膜２６が用いられたけれども、エッチング速度が１０倍程度以上得ることができる膜質であれば、上述の組合せに限定されるものではない。たとえば、表１で示すように、第１の絶縁膜としてリンケイガラスであるＰＳＧ膜またはＢＰＳＧ膜などを用い、第２の絶縁膜としてＳｉＯ2 膜、ＳｉＮ膜またはＡｌＮ膜などを用いても、前記フッ酸溶液で所望とするエッチング速度の比を得ることができる。
【００４２】
【表１】
【００４３】また、前記金属膜２８，３０，３３は、上述の材料と同程度の抵抗率の金属材料であればよく、たとえばＡｌ，Ｔｉ／Ａｌ，Ｔｉ／ＡｕまたはＰｔ／Ａｕなどが用いられてもよい。
【００４４】
【発明の効果】本発明に係る電界効果トランジスタの製造方法は、以上のように、ゲート電極を薄膜として、そのゲート電極のエッチング時のマスクとなる第１の絶縁膜を所望とする厚さとして、能動層へのイオン注入時に自己整合マスクとして機能する第２の絶縁膜から成るサイドウォールの幅を、短チャネル効果が抑制することができる値とする厚さに選び、かつ第２の絶縁膜を第１の絶縁膜よりも、エッチング速度がたとえば１／１０以下の充分小さい材料に選ぶ。それゆえ、ゲート電極を覆っていた第１の絶縁膜は、ウエットエッチングによって除去され、ドライエッチングを用いる場合に比べて、電極表面への不純物の導入を抑制し、引出配線との接触抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の電界効果トランジスタの製造工程を説明するための断面図である。
【図２】本発明の他の実施例の電界効果トランジスタの製造工程の一部分を説明するための断面図である。
【図３】典型的な従来技術の電界効果トランジスタの製造工程を説明するための断面図である。
【図４】他の従来技術の電界効果トランジスタの製造工程を説明するための断面図である。
【符号の説明】
２１ ＧａＡｓ基板
２２ 能動層
２２ａ ｎ+ 層
２２ｂ ｎ++層
２３ ＷＮ膜
２３ａ ゲート電極
２４ ＳｉＯ2 膜（第１の絶縁膜）
２５ フォトレジスト
２６ ＳｉＮ膜
２６ａ サイドウォール（第２の絶縁膜）
２７ フォトレジスト
２８ 金属膜
２８ａ 引出配線
２９ フォトレジスト
３０ 金属膜
３０ａ ソース電極
３０ｂ ドレイン電極
３１ ＦＥＴ
３２ フォトレジスト
３３ 金属膜
３３ａ 引出配線
３３ｂ ソース電極
３３ｃ ドレイン電極
４１ ＦＥＴ
【０００１】
【産業上の利用分野】本発明は、高速スイッチング動作が可能な、ガリウム砒素（ＧａＡｓ）ショットキー電界効果を利用するＬＤＤ（Light Doped Drain ）構造の自己整合型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、通信用高速デバイスやデジタルゲートアレイなどのために、高速スイッチング動作が可能なＧａＡｓショットキー電界効果を利用したトランジスタの集積化が進められている。
【０００３】前記ショットキー電界効果トランジスタにおいて、特にノーマリーオフ型のトランジスタでは、前記集積化に伴い、ゲート長が短くなると、ゲート端子へのバイアス電圧が０Ｖであっても、ソース−ドレイン間のリーク電流が増加し、またスレッショルド電圧も変化する短チャネル効果が発生してしまうという問題がある。このような短チャネル効果の抑制ならびにソース抵抗およびゲート抵抗の低減を実現するために、能動層においてゲート直下からソースおよびドレイン方向となるにつれて、段階的に不純物の濃度が高くなるように形成され、寄生抵抗の少ない前記ＬＤＤ構造の電界効果トランジスタが従来から用いられている。
【０００４】上述のようなＬＤＤ構造の自己整合型ＧａＡｓＭＥＳＦＥＴの典型的な従来技術の製造方法は、電子技術学会発表論文ＥＤ８７−１４０Ｐ３７〜４２（極太サイドウォールを用いた０．５μｍゲートＧａＡｓＭＥＳＦＥＴプロセス技術）に示されており、その従来技術の製造工程を図３に示す。
【０００５】図３（ａ）で示すように、ＧａＡｓ基板１上にシリコン（Ｓｉ）をイオン注入およびアニール処理することによって能動層２を形成し、さらにその能動層２上にタングステン−アルミ（Ｗ−Ａｌ）合金によるＷ−Ａｌ層３をスパッタ法によって積層した後、酸化シリコン（ＳｉＯ2 ）膜から成るフォトレジスト４を積層し、ゲート電極に対応したパターニングを行う。さらにそのフォトレジスト４上にチタン／アルミ（Ｔｉ／Ａｌ）層５を、Ａｌ層がＧａＡｓ基板１側となるように積層する。
【０００６】こうしてゲート電極部分にＴｉ／Ａｌ層５が形成されると、電子サイクロトロン共鳴（ＥＣＲ）式のエッチャーによってＷ−Ａｌ層３をエッチングし、図３R>３（ｂ）で示されるような注入マスクを形成する。その後、図３（ｃ）で示すようにＬＤＤ注入を行い、前記能動層にｎ層２ａを形成する。
【０００７】続いて、図３（ｄ）で示すように、ＳｉＯ2 膜６を積層しながら、スルー注入によって前記ＬＤＤ注入を行い、ｎ+ 層２ｂを形成する。さらにＬＤＤ注入を停止した後も、図３（ｅ）で示すように、ＳｉＯ2 膜６の積層を行う。前記ＳｉＯ2 膜６の積層が終了すると、図３（ｆ）で示すように、エッチングによって、前記Ｗ−Ａｌ層３の側方にサイドウォール６ａを形成する。前記サイドウォール６ａおよびＴｉ／Ａｌ層５をマスクとして、図３（ｇ）で示すようにさらにイオン注入を行い、ｎ++層２ｃを形成する。
【０００８】こうしてイオン注入が終了すると、図３（ｈ）で示すように、通常のフォトリソ技術によって、前記サイドウォール６ａの幅Ｌ１よりも小さい開口７ａを有するフォトレジスト７が形成される。このフォトレジスト７を用いて、図３（ｉ）で示されるように、低抵抗の金属膜８が真空蒸着等によって成膜される。その後、前記フォトレジスト７をエッチングによって除去すると、図３（ｊ）で示すように、前記開口７ａ部分の金属膜８がゲート引出配線８ａとして残存する。
【０００９】さらに前記フォトリソ技術によって、図３（ｋ）で示すように、フォトレジスト９が形成され、そのフォトレジスト９がソース電極およびドレイン電極の領域に対応してパターニングされた後、金属膜１０が積層される。したがって、前記フォトレジスト９をエッチングによって除去すると、図３（ｌ）で示すように、ソース電極１０ａおよびドレイン電極１０ｂが形成され、ＦＥＴ１１が完成する。
【００１０】また、他の従来技術による前記ＬＤＤ構造の自己整合型ＧａＡｓＭＥＳＦＥＴの製造方法は、特公平６−６６３３６号公報で示されており、その製造工程を図４に示す。まず、図４（ａ）で示すように、前記ＧａＡｓ基板１上にＳｉイオンが注入され、アニール処理が施されて、能動層１２が形成される。次に、図４（ｂ）で示すように、ＷＳｉから成る耐熱性のゲート１３がドライエッチングによって形成される。続いて、前記ゲート１３をマスクとして、図４（ｃ）で示されるようにＳｉイオン注入を行って、コンタクト層１２ａ，１２ｂが形成される。
【００１１】その後、図４（ｄ）で示されるように、メッキ時の給電用のニッケル（Ｎｉ）膜１４が蒸着法によって積層される。さらに、その上に図４（ｅ）で示されるように、表面が平坦になりやすいフォトレジスト等の樹脂層１５によって、ゲート１３部分が残余の部分よりも薄くなるように被覆を行う。その樹脂層１５およびＮｉ膜１４を酸素の反応性イオンエッチングによって図４（ｆ）で示すように、上方から一様にエッチングしてゆき、前記ゲート１３上に形成されたＮｉ膜１４のみを露出させる。
【００１２】続いて、前記Ｎｉ膜１４に給電して、前記ゲート１３上の部分に図４（ｇ）で示すように、金（Ａｕ）メッキ層１６を形成する。そして、図４（ｈ）で示すように、前記Ｎｉ膜１４のゲート１３上以外の部分および樹脂層１５がエッチングによって除去された後、低抵抗金属の金属膜１７が蒸着されて、ソース電極１７ａおよびドレイン電極１７ｂが形成され、ＦＥＴ２０が完成する。
【００１３】
【発明が解決しようとする課題】前述の図３で示す従来技術では、前記短チャネル効果を抑制するために、サイドウォール６ａによってゲート長を再現性良く所望とする長さに形成することができる。しかしながら、Ｗ−Ａｌ層３を直接ドライエッチングしてゲート電極に形成するようにした場合には、Ｗ−Ａｌ層３をオーバーエッチングする必要がある。このオーバーエッチングによっては、ＧａＡｓ基板１の表面がプラズマによるダメージをうけてしまい、結晶欠陥等が発生し、素子特性に悪影響を与える虞がある。このため、この図３で示すように、ゲート電極となるＷ−Ａｌ層３を薄膜として、該Ｗ−Ａｌ層３上にＴｉ／Ａｌ層５を積層して、このＴｉ／Ａｌ層５をマスクとしてＷ−Ａｌ層３のエッチングを行うことによって、オーバーエッチング量が少なくなるように工夫されている。また、プラズマダメージの少ない前記ＥＣＲエッチングを用いて、さらにＧａＡｓ基板１へのダメージを抑えるように工夫されている。
【００１４】しかしながらこの従来技術では、サイドウォール６ａとなるべきＳｉＯ2 膜６の気相成長を行う際に、前記Ｔｉ／Ａｌ層５が高温の雰囲気に曝されてしまい、該Ｔｉ／Ａｌ層５の表面が酸化し、ゲート引出配線８ａとの接触抵抗が高くなるという問題がある。
【００１５】また、上述の図４で示す従来技術では、配線抵抗を低減するために、Ｗ合金から成るゲート１３上に、ゲート引出配線としてＡｕメッキ層１６を形成している。しかしながら、このＡｕメッキ層１６をメッキするためのＮｉ膜１４を樹脂層１５から露出させるためのプラズマエッチング時に、Ｎｉ膜１４の表面に酸素プラズマ中から酸素等の不純物が導入されてしまい、高抵抗層を形成してしまう虞がある。
【００１６】本発明の目的は、ゲート電極からの引出配線形成時に、ゲート電極表面への不純物の導入を防止することができる電界効果トランジスタの製造方法を提供することである。
【００１７】
【課題を解決するための手段】請求項１の発明に係る電界効果トランジスタは、基板上に能動層を形成し、前記能動層上に、所望とする膜厚の第１の絶縁膜をマスクとして薄膜のゲート電極を形成し、前記ゲート電極および第１の絶縁膜の膜厚に対応して、該第１の絶縁膜が露出する厚さとなるように、該第１の絶縁膜よりもエッチング速度が小さい材料によって第２の絶縁膜を形成し、前記第１および第２の絶縁膜を自己整合マスクとして、前記能動層へイオン注入を行い、前記第１の絶縁膜をウエットエッチングによって除去し、前記ウエットエッチングによって第２の絶縁膜に形成された開口に、前記ゲート電極に接続される引出配線を形成し、前記能動層上で前記ゲート電極を挟んで、ソース電極およびドレイン電極を形成することを特徴とする。
【００１８】また請求項２の発明に係る電界効果トランジスタの製造方法では、前記第２の絶縁膜のエッチング速度は、第１の絶縁膜のエッチング速度の１／１０以下であることを特徴とする。
【００１９】さらにまた請求項３の発明に係る電界効果トランジスタの製造方法では、前記第１の絶縁膜は、ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜のいずれかであり、前記第２の絶縁膜は、前記第１の絶縁膜と異なる膜であって、かつＳｉＮ膜、ＡｌＮ膜、ＳｉＯ2 膜のいずれかであることを特徴とする。
【００２０】また請求項４の発明に係る電界効果トランジスタの製造方法では、前記ゲート電極がＷＮ膜であり、前記ゲート引出配線がＡｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕのいずれかであることを特徴とする。
【００２１】さらにまた請求項５の発明に係る電界効果トランジスタの製造方法では、前記ソース電極およびドレイン電極は、ＡｕＧｅ／Ｎｉ／Ａｕであることを特徴とする。
【００２２】また請求項６の発明に係る電界効果トランジスタの製造方法では、前記ウエットエッチングによって第２の絶縁膜に形成された開口ならびにソース電極およびドレイン電極の領域が露出するようにフォトレジストを形成し、前記ゲート引出配線ならびにソース電極およびドレイン電極を一括形成することを特徴とする。
【００２３】
【作用】請求項１の発明に従えば、ＧａＡｓなどの半絶縁性基板上にＳｉイオン注入などによって能動層が形成され、その能動層上に、たとえば請求項３で示すような、ＳｉＯ2 、ＰＳＧ、ＢＰＳＧのいずれかから成る第１の絶縁膜をマスクとして、耐熱性を有する、たとえば請求項４で示すようなＷＮなどのＷ合金によって薄膜のゲート電極が形成される。すなわち、前記ゲート電極となる薄膜がスパッタなどによって積層形成された後、前記ＳｉＯ2 などから成る第１の絶縁膜がプラズマＣＶＤ法などによって積層され、その第１の絶縁膜がパターニングされた後、ドライエッチングが行われて前記ゲート電極が形成される。このとき、前記第１の絶縁膜の膜厚は、後述するようなサイドウォールの幅に対応して決定される。
【００２４】こうして、ゲート電極が形成されると、前記第１の絶縁膜よりもエッチング速度が小さい、たとえば請求項２で示されるように１／１０以下となるような材料、たとえば請求項３で示すような前記第１の絶縁膜とは異なる材料で、ＳｉＮ、ＡｌＮ、ＳｉＯ2 のいずれかから成る第２の絶縁膜がプラズマＣＶＤ法などによってゲート電極および第１の絶縁膜の膜厚の和程度に積層された後、ドライエッチングなでによって一様にエッチングされる。これによって、前記ゲート電極の側方には、前記第１の絶縁膜とゲート電極との膜厚との和にほぼ対応した幅のサイドウォールが形成される。その後、前記能動層には前記第１および第２の絶縁膜を自己整合マスクとして、イオン注入が行われ、高濃度動作領域が形成される。
【００２５】その後は、前記ゲート電極上には、第１の絶縁膜がウエットエッチングによって除去された後、第２の絶縁膜に残された開口から、請求項４で示すような、Ａｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕなどの低抵抗金属が真空蒸着などによって積層されて、ゲート引出配線が形成される。また、前記能動層上には、通常のフォトリソ技術などを用いて、前記ゲート電極を挟んで、請求項５で示すような、ＡｕＧｅ／Ｎｉ／Ａｕなどの低抵抗金属が真空蒸着などによって積層されて、ソース電極およびドレイン電極が形成される。
【００２６】したがって、短チャネル効果を抑制することができる所望とするサイドウォールの幅に対応した該サイドウォールの高さを得るにあたって、薄膜のゲート電極に対して第１の絶縁膜の厚さによって対応し、またその第１の絶縁膜はウエットエッチングによって除去されるので、ゲート電極への不純物の導入を抑制することができ、引出配線との接触抵抗を低減することができる。
【００２７】さらにまた請求項６の発明に従えば、前記第１の絶縁膜のエッチングによって第２の絶縁膜に形成された開口部分ならびにソース電極およびドレイン電極となるべき領域が露出するように、フォトレジストを形成した後、これらの部分に低抵抗金属を真空蒸着などによって一括形成する。
【００２８】したがって、ゲート引出配線の形成とソース電極およびドレイン電極の形成とを同一工程で行うことができ、工程を簡略化することができる。
【００２９】
【実施例】本発明の一実施例について、図１に基づいて説明すれば以下のとおりである。
【００３０】図１は、本発明の一実施例の電界効果トランジスタの製造工程を説明するための断面図である。まず、図１（ａ）で示されるように、絶縁性のＧａＡｓ基板２１上に、Ｓｉイオン注入およびアニール処理によって、能動層２２が形成される。次に、図１（ｂ）で示すように、耐熱性を有する、たとえばＷ合金であるＷＮ膜２３がマグネトロンスパッタ法によって１００ｎｍ積層され、さらに第１の絶縁膜であるＳｉＯ2 膜２４がプラズマＣＶＤ法によって４００ｎｍ積層される。続いて、通常のフォトリソ技術によって、図１（ｃ）で示すように、ゲート電極パターンに対応したフォトレジスト２５が形成され、このフォトレジスト２５をマスクとして、前記ＳｉＯ2 膜２４がＲＩＥ法などによってドライエッチングされ、引続き、そのＳｉＯ2 膜２４をマスクとしてＷＮ膜２３が前記ＲＩＥ法などでドライエッチングされて、ゲート電極２３ａが形成される。
【００３１】こうして、ゲート電極２３ａが形成されると、前記ゲート電極２３ａおよびＳｉＯ2 膜２４をマスクとして、図１（ｄ）で示されるように、ドナー用のＳｉイオンが注入されて、ｎ+ 層２２ａが形成される。
【００３２】続いて、前記ＳｉＯ2 膜２４を残したまま、図１（ｅ）で示されるように、第２の絶縁膜であるＳｉＮ膜２６がプラズマＣＶＤ法などによって６００ｎｍ積層される。このＳｉＮ膜２６をＲＩＥ法などでドライエッチングすると、図１（ｆ）で示されるように該ＳｉＮ膜２６は上方から一様にエッチングされ、ゲート電極２３ａの側方に、幅Ｌ１１が５００ｎｍ程度のサイドウォール２６ａが形成される。
【００３３】前記サイドウォール２６ａが自己整合マスクとして用いられて、図１（ｇ）で示されるように、後述するソース電極領域およびドレイン電極領域にドナー用のＳｉイオンが注入され、さらに９００℃程度で活性化アニール処理されて、ｎ++層２２ｂが形成される。
【００３４】こうしてイオン注入が終了すると、図１（ｈ）で示されるように、前記ＳｉＯ2 膜２４のみが、フッ酸溶液によるウエットエッチング処理によって除去されて、ゲート電極２３ａの上面が露出される。ここで、ＳｉＯ2 膜２４は、ＳｉＮ膜２６に対してエッチング速度を１０倍程度以上確保することができ、したがって前記ウエットエッチング時にサイドウォール２６ａ部分は残存し、このＳｉＯ2膜２４部分のみが除去されることになる。
【００３５】その後、図１（ｉ）で示すように、サイドウォール２６ａの幅Ｌ１２よりも内方に開口２７ａを有するフォトレジスト２７を通常のフォトリソ技術によって形成し、図１（ｊ）で示すように、Ａｕなどの低抵抗金属膜２８が真空蒸着法などによって成膜される。したがって、前記フォトレジスト２７を除去することによって、図１（ｋ）で示すように、前記金属膜２８はゲート電極２３ａ上のみが残存し、引出配線２８ａとなる。
【００３６】続いて、通常のフォトリソ技術によって、図１（ｌ）で示すように、前記ソース電極領域およびドレイン電極領域のみが開口するようにパターニングされたフォトレジスト２９が形成され、さらにその上に、たとえばＡｕＧｅ／Ｎｉ／Ａｕなどの低抵抗の金属膜３０が真空蒸着法などによって成膜される。前記フォトレジスト２９が除去されると、図１（ｎ）で示すように、残存した前記金属膜３０がソース電極３０ａおよびドレイン電極３０ｂとなり、ＦＥＴ３１が完成する。
【００３７】したがって、本発明に従う製造方法では、上述のようにゲート電極２３ａを薄膜としているので、ＷＮ膜２３をドライエッチングする際のオーバーエッチング量を少なくすることができ、ＧａＡｓ基板２１へのダメージを抑えることができる。また、このようにゲート電極２３ａを薄膜に形成しても、該ゲート電極２３ａのマスクとなるＳｉＯ2 膜２４の膜厚を厚くして、該ゲート電極２３ａおよびＳｉＯ2 膜２４の膜厚によって決定されてしまうサイドウォール２６ａの幅Ｌ１１を、短チャネル効果を抑制することができる充分な太さとするこができる。さらにまた、ゲート電極２３ａをマスクするＳｉＯ2 膜２４は、ウエットエッチングによって除去されるので、該ゲート電極２３ａの表面への不純物の導入がなく、引出配線２８ａと極めて小さい接触抵抗で電気的に接続することが可能となる。
【００３８】本発明の第２の実施例について、図２に基づいて説明すれば以下のとおりである。
【００３９】図２は、本発明の他の実施例の電界効果トランジスタの製造工程の一部分を説明するための断面図である。上述のような図１（ａ）〜図１（ｇ）までの工程によって、ＳｉＯ2 膜２４およびサイドウォール２６ａをマスクとしてイオン注入が終了すると、図２（ａ）で示されるように、通常のフォトリソ技術によって前記サイドウォール２６ａの幅よりも狭い開口３２ａを有するとともに、ソース電極領域およびドレイン電極領域に対応した開口を有するフォトレジスト３２が形成される。続いて、図２（ｂ）で示されるように、一様に前記ＡｕＧｅ／Ｎｉ／Ａｕなどの低抵抗の金属膜３３が真空蒸着法などによって成膜された後、前記フォトレジスト３２が除去されると、図２（ｃ）で示されるように、前記図１（ｍ）と同様な構造のＦＥＴ４１が完成する。
【００４０】したがって、この図２で示す実施例では、ゲート電極２３ａの引出配線３３ａならびにソース電極３３ｂおよびドレイン電極３３ｃを同一の工程で形成することができ、工程を簡略化してコストを低減することができる。
【００４１】なお、上述の実施例では、ゲート電極２３ａのマスクとなる第１の絶縁膜およびサイドウォール２６ａとなる第２の絶縁膜には、それぞれＳｉＯ2 膜２４およびＳｉＮ膜２６が用いられたけれども、エッチング速度が１０倍程度以上得ることができる膜質であれば、上述の組合せに限定されるものではない。たとえば、表１で示すように、第１の絶縁膜としてリンケイガラスであるＰＳＧ膜またはＢＰＳＧ膜などを用い、第２の絶縁膜としてＳｉＯ2 膜、ＳｉＮ膜またはＡｌＮ膜などを用いても、前記フッ酸溶液で所望とするエッチング速度の比を得ることができる。
【００４２】
【表１】
【００４３】また、前記金属膜２８，３０，３３は、上述の材料と同程度の抵抗率の金属材料であればよく、たとえばＡｌ，Ｔｉ／Ａｌ，Ｔｉ／ＡｕまたはＰｔ／Ａｕなどが用いられてもよい。
【００４４】
【発明の効果】本発明に係る電界効果トランジスタの製造方法は、以上のように、ゲート電極を薄膜として、そのゲート電極のエッチング時のマスクとなる第１の絶縁膜を所望とする厚さとして、能動層へのイオン注入時に自己整合マスクとして機能する第２の絶縁膜から成るサイドウォールの幅を、短チャネル効果が抑制することができる値とする厚さに選び、かつ第２の絶縁膜を第１の絶縁膜よりも、エッチング速度がたとえば１／１０以下の充分小さい材料に選ぶ。それゆえ、ゲート電極を覆っていた第１の絶縁膜は、ウエットエッチングによって除去され、ドライエッチングを用いる場合に比べて、電極表面への不純物の導入を抑制し、引出配線との接触抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の電界効果トランジスタの製造工程を説明するための断面図である。
【図２】本発明の他の実施例の電界効果トランジスタの製造工程の一部分を説明するための断面図である。
【図３】典型的な従来技術の電界効果トランジスタの製造工程を説明するための断面図である。
【図４】他の従来技術の電界効果トランジスタの製造工程を説明するための断面図である。
【符号の説明】
２１ ＧａＡｓ基板
２２ 能動層
２２ａ ｎ+ 層
２２ｂ ｎ++層
２３ ＷＮ膜
２３ａ ゲート電極
２４ ＳｉＯ2 膜（第１の絶縁膜）
２５ フォトレジスト
２６ ＳｉＮ膜
２６ａ サイドウォール（第２の絶縁膜）
２７ フォトレジスト
２８ 金属膜
２８ａ 引出配線
２９ フォトレジスト
３０ 金属膜
３０ａ ソース電極
３０ｂ ドレイン電極
３１ ＦＥＴ
３２ フォトレジスト
３３ 金属膜
３３ａ 引出配線
３３ｂ ソース電極
３３ｃ ドレイン電極
４１ ＦＥＴ
【特許請求の範囲】
【請求項１】基板上に能動層を形成し、前記能動層上に、所望とする膜厚の第１の絶縁膜をマスクとして薄膜のゲート電極を形成し、前記ゲート電極および第１の絶縁膜の膜厚に対応して、該第１の絶縁膜が露出する厚さとなるように、該第１の絶縁膜よりもエッチング速度が小さい材料によって第２の絶縁膜を形成し、前記第１および第２の絶縁膜を自己整合マスクとして、前記能動層へイオン注入を行い、前記第１の絶縁膜をウエットエッチングによって除去し、前記ウエットエッチングによって第２の絶縁膜に形成された開口に、前記ゲート電極に接続される引出配線を形成し、前記能動層上で前記ゲート電極を挟んで、ソース電極およびドレイン電極を形成することを特徴とする電界トランジスタの製造方法。
【請求項２】前記第２の絶縁膜のエッチング速度は、第１の絶縁膜のエッチング速度の１／１０以下であることを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項３】前記第１の絶縁膜は、ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜のいずれかであり、前記第２の絶縁膜は、前記第１の絶縁膜と異なる膜であって、かつＳｉＮ膜、ＡｌＮ膜、ＳｉＯ2 膜のいずれかであることを特徴とする請求項１または２記載の電界効果トランジスタの製造方法。
【請求項４】前記ゲート電極がＷＮ膜であり、前記ゲート引出配線がＡｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕのいずれかであることを特徴とする請求項１〜３のいずれかに記載の電界効果トランジスタの製造方法。
【請求項５】前記ソース電極およびドレイン電極は、ＡｕＧｅ／Ｎｉ／Ａｕであることを特徴とする請求項１〜４のいずれかに記載の電界効果トランジスタの製造方法。
【請求項６】前記ウエットエッチングによって第２の絶縁膜に形成された開口ならびにソース電極およびドレイン電極の領域が露出するようにフォトレジストを形成し、前記ゲート引出配線ならびにソース電極およびドレイン電極を一括形成することを特徴とする請求項１〜５のいずれかに記載の電界効果トランジスタの製造方法。
【請求項１】基板上に能動層を形成し、前記能動層上に、所望とする膜厚の第１の絶縁膜をマスクとして薄膜のゲート電極を形成し、前記ゲート電極および第１の絶縁膜の膜厚に対応して、該第１の絶縁膜が露出する厚さとなるように、該第１の絶縁膜よりもエッチング速度が小さい材料によって第２の絶縁膜を形成し、前記第１および第２の絶縁膜を自己整合マスクとして、前記能動層へイオン注入を行い、前記第１の絶縁膜をウエットエッチングによって除去し、前記ウエットエッチングによって第２の絶縁膜に形成された開口に、前記ゲート電極に接続される引出配線を形成し、前記能動層上で前記ゲート電極を挟んで、ソース電極およびドレイン電極を形成することを特徴とする電界トランジスタの製造方法。
【請求項２】前記第２の絶縁膜のエッチング速度は、第１の絶縁膜のエッチング速度の１／１０以下であることを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項３】前記第１の絶縁膜は、ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜のいずれかであり、前記第２の絶縁膜は、前記第１の絶縁膜と異なる膜であって、かつＳｉＮ膜、ＡｌＮ膜、ＳｉＯ2 膜のいずれかであることを特徴とする請求項１または２記載の電界効果トランジスタの製造方法。
【請求項４】前記ゲート電極がＷＮ膜であり、前記ゲート引出配線がＡｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕのいずれかであることを特徴とする請求項１〜３のいずれかに記載の電界効果トランジスタの製造方法。
【請求項５】前記ソース電極およびドレイン電極は、ＡｕＧｅ／Ｎｉ／Ａｕであることを特徴とする請求項１〜４のいずれかに記載の電界効果トランジスタの製造方法。
【請求項６】前記ウエットエッチングによって第２の絶縁膜に形成された開口ならびにソース電極およびドレイン電極の領域が露出するようにフォトレジストを形成し、前記ゲート引出配線ならびにソース電極およびドレイン電極を一括形成することを特徴とする請求項１〜５のいずれかに記載の電界効果トランジスタの製造方法。
【図２】
【図４】
【図１】
【図３】
【図４】
【図１】
【図３】
【公開番号】特開平８−２８８３０８
【公開日】平成８年（１９９６）１１月１日
【国際特許分類】
【出願番号】特願平７−８７１８９
【出願日】平成７年（１９９５）４月１２日
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【公開日】平成８年（１９９６）１１月１日
【国際特許分類】
【出願日】平成７年（１９９５）４月１２日
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
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