説明

電界効果トランジスタ

【課題】電界効果トランジスタにおけるソースの高キャリア濃度化をプロセス面での負荷を抑えつつ実現する。
【解決手段】ゲート絶縁膜30は、3−5族化合物半導体のチャネル層20の第1面のゲート領域に形成される。ソースコンタクト層34およびドレインコンタクト層38は、チャネル層20の第1面にゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成される。裏面絶縁膜50は、チャネル層20の第1面と反対側の第2面側に形成される。ソース下面電極52は、裏面絶縁膜50のチャネル層20と反対の面側に、ソースコンタクト層34と対向する領域に形成される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、化合物半導体電界効果トランジスタに関する。
【背景技術】
【0002】
ITRS(International Technology Roadmap for Semiconductors)の2009年版のロードマップによると、今後のトランジスタに要求される特性を満たすためには、高移動度チャネル材料として、NチャンネルではIII−V属系の化合物半導体、Pチャンネルではゲルマニウム(Ge)の必要性が指摘されている。
【0003】
化合物半導体を用いた電界効果トランジスタ構造の高電流化にはソース領域でのキャリア濃度の上昇が必要であることが複数の研究機関によるシミュレーションによって予測されている。ソースキャリア濃度の向上のためにはシリコンデバイスで一般的であるイオン打ち込み法による高濃度ドーピングに加えて、III−V族デバイスにより適していると考えられる分子線エピタキシー法や有機金属気相成長法を用いた再成長プロセスや、金属をソースに用いるメタルソース等が提案され、そのデバイス動作が報告されている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
一方でこれらの手法は高温処理を必要とし集積プロセスへの導入に課題が残ることや、結晶成長の導入による高コスト化、金属/半導体界面へのショットキー障壁の形成によるキャリア注入能力の劣化などの課題がある。
【0005】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、電界効果トランジスタにおけるソースの高キャリア濃度化をプロセス面での負荷を抑えつつ実現することにある。
【課題を解決するための手段】
【0006】
本発明のある態様は、電界効果トランジスタに関する。この電界効果トランジスタは、3−5(III-V)族化合物半導体のチャネル層と、チャネル層の第1面のゲート領域に形成されたゲート絶縁膜と、チャネル層の第1面に、ゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成されたドレインコンタクト層およびソースコンタクト層と、チャネル層の第1面と反対側の第2面側に形成された裏面絶縁膜と、裏面絶縁膜のチャネル層と反対の面側に、ソースコンタクト層と対向する領域に形成されるソース下面電極と、を備える。
【0007】
この態様によると、ソース下面電極に適切な電位を与えることにより、キャリア濃度の高いソース領域(高濃度ソース領域)を形成することができ、キャリア濃度を改善することができる。この構造は、現在提案されているさまざまな技術と比較してプロセスへの負荷が小さく、イオン打ち込み法・再成長法と比べてコスト面での優位性が得られ、金属ソース構造を用いる技術と比べて、ショットキー障壁を介さないためキャリア注入能力の増加といった効果を得ることができる。
加えてソース下面電極の設計により高濃度ソース領域とゲート電極のオーバーラップ長を任意に変更することができる。これによりオーバーラップ形成によるオン状態でのアクセス抵抗の低減とそれに伴う駆動電流の向上が可能となり、同時に起こるゲート寄生容量の増加による充電遅延や障壁低下に由来するオフリーク電流に関わるトレードオフに対しても、デバイスの用途ごとに最適な構造の形成が容易に可能となる。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0009】
本発明のある態様によれば、プロセス面での負荷を抑えつつ、電界効果トランジスタにおけるソースの高キャリア濃度化を実現できる。さらにゲート電極と高濃度ソース領域のオーバーラップ長の制御による特性の向上が可能である。
【図面の簡単な説明】
【0010】
【図1】実施の形態に係る半導体デバイス(Nチャンネル電界効果トランジスタ)の構造を示す断面図である。
【図2】図2(a)〜(f)は、図1の半導体デバイスの製造方法を示す図である。
【図3】図3(a)〜(f)は、図1の半導体デバイスの製造方法を示す図である。
【図4】図4(a)は、図1の半導体デバイスのソース領域のバンド構造の模式図を、図4(b)は、ソース下面電極が設けられない一般的なFETのソース領域のバンド構造の模式図を示す図である。
【発明を実施するための形態】
【0011】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0012】
図1は、実施の形態に係る半導体デバイス(Nチャンネル電界効果トランジスタ)100の構造を示す断面図である。この半導体デバイス100は、基板2と、その上に張り合わされたFET10とで構成される。
【0013】
基板2は、たとえばシリコン基板である。基板2の上には、接合レイヤ4を介して、FET10が接合される。接合レイヤ4は、たとえばBCB(benzocyclobutene)接着剤であり、後述のプロセスを経て形成されたFET10を、基板2の上に固着せしめる。
【0014】
FET10は、チャネル層20、ゲート絶縁膜30、ゲート電極32、ソースコンタクト層34、ソース電極36、ドレインコンタクト層38、ドレイン電極40、裏面絶縁膜50、ソース下面電極52を備える。
【0015】
チャネル層20は、積層された上側閉じ込め層22、チャネル層24、下側閉じ込め層26を備える。チャネル層24には高電子移動度材料、具体的にはIII−V属化合物半導体であるインジウムガリウム砒素(InGaAs)やインジウム砒素(InAs)などを用いる。上側閉じ込め層22および下側閉じ込め層26には、インジウムリン(InP)やインジウムアルミニウム砒素(InAlAs)などが利用される。上側閉じ込め層22は、チャネル真性部のリセス構造を形成する為のウエットエッチングにおけるエッチストップ層として機能する。また上側閉じ込め層22およびチャネル層24は、チャネル内キャリア分布と絶縁膜/半導体界面におけるラフネスやトラップ電荷に起因する散乱を抑制し、チャネル内のキャリア走行速度を向上させる役割を有する。
【0016】
チャネル層20の上面(第1面)のゲート領域にはゲート絶縁膜30が形成される。ゲート絶縁膜30の上層には、ゲート電極32が形成される。また、チャネル層20の下面(第2面)側には、裏面絶縁膜50が形成される。ゲート絶縁膜30および裏面絶縁膜50は、High−Kゲート絶縁膜であってもよい。
【0017】
チャネル層20の上面には、ゲート領域Gを挟むように配置されるソース領域Sおよびドレイン領域Dそれぞれには、ソース電極36とドレイン電極40が形成される。ソース電極36とチャネル層20の間、ドレイン電極40とチャネル層20の間にはそれぞれ、ソースコンタクト層34、ドレインコンタクト層38が形成される。ソースコンタクト層34およびドレインコンタクト層38は、高濃度ドーピングされた材料、たとえばインジウムガリウム砒素(n+-InGaAs)などで構成される。
【0018】
ソース下面電極52は、裏面絶縁膜50の下面、つまりチャネル層20と反対の面側のソース電極36と対向する領域に形成される。このソース下面電極52はゲート電極32との位置関係を位置合わせ精度に従う任意の位置に形成可能であり、そのチャネル方向の長さL、すなわちゲート電極32の基部とのオーバーラップ長LOLPも任意に設計しうる。ソース下面電極52としては、金、クロムなど、適切な金属材料を用いることができる。
【0019】
以上が半導体デバイス100の構成である。続いてその製造方法を説明する。
図2(a)〜(f)および図3(a)〜(f)は、図1の半導体デバイス100の製造方法を示す図である。
図2(a)は、基板構造の断面を示す。InPのウエハ(支持基板)3の深い領域から浅い領域に向かって、コンタクト層34、38、チャネル層20、キャップ層60が順に形成される。各層の形成は公知の技術を用いればよく、特に限定されない。図2(a)〜(c)では、図1と上下が反転していることに留意されたい。
【0020】
続いて図2(b)に示すようにキャップ層60がエッチングあるいは研磨によって除去される。これによりチャネル層20が表面に現れる。続いて図2(c)に示すように、チャネル層20の上面に裏面絶縁膜50が形成される。
【0021】
続いて図2(d)に示すように、裏面絶縁膜50の上にソース下面電極52が形成される。図2(d)に示される構造体が、ソース下面電極52側を接合面として、接合レイヤ4を介して基板2に貼り合わされ、図2(e)の構造体が得られる。続いてウエハ3の薄層化が行われ、図2(f)に示すようにコンタクト層34、38が露出する。
【0022】
図3(a)に移る。隣接するFETを分離(素子分離)するために、コンタクト層34、38およびチャネル層20の外周部分がエッチングされる。続いて図3(b)に示すように、ゲート領域のコンタクト層34、38がチャネル層20の深さまでエッチングされる(チャネル出し)。続いて図3(c)に示すように、FET全体を覆うように、ゲート絶縁膜30が堆積される。続いて図3(d)に示すように、ゲート領域のゲート絶縁膜30の上面にゲート電極32が蒸着によって形成される。続いて図3(e)に示すように、ゲート絶縁膜30のソース領域、ドレイン領域にコンタクト孔62、64が形成される。続いて図3(f)に示すように、コンタクト孔62、64の上部に、蒸着によってソース電極36、ドレイン電極40が形成される。
以上が半導体デバイス100の製造方法である。
【0023】
続いて図1の半導体デバイス100の利点を説明する。図4(a)は、図1の半導体デバイス100のソース領域のバンド構造の模式図を、図4(b)は、ソース下面電極52が設けられないFETのソース領域のバンド構造の模式図を示す。EF(BS)は、ソース下面電極52のフェルミ準位を、EF(S)はソース領域のフェルミ準位を示す。
【0024】
まず図4(b)を参照する。従来のデバイス構造では、ワイドギャップ層である上側閉じ込め層22によって、ソースコンタクト層34からチャネル層24へのキャリア(電子)注入が阻害される。
【0025】
続いて図4(a)を参照し、図1の半導体デバイス100について説明する。ソース下面電極52に適切な電圧を印加し、ソース電極36とソース下面電極52の間を電圧VBSにてバイアスすると、ソース領域におけるコンタクトが低下し、ソースコンタクト層34の下部のチャネル層24に高いキャリア濃度が誘発され、高濃度電子蓄積層を形成することができる。
【0026】
このように図1の半導体デバイス100によれば、ソース領域のキャリア濃度が高まることにより、FET単体の電流駆動能力が向上し、それにともないカットオフ周波数を高めることができる。
【0027】
また、CMOS論理回路をはじめとする一般的なn型FETにおいて、ソースは接地されるのが一般的である。したがってソース電極36とソース下面電極52の間は、常にバイアス電圧VBSでバイアスされることになり、電荷の充放電による容量性遅延の影響を受けないという利点もある。
【0028】
さらに、BCB接合レイヤ4を用いた貼り合わせは支持基板を問わないことから、Si基板上への貼り合わせによる転写が可能であり、異種材料集積化プロセスとしても応用できる。
またソース下面電極52を形成する際には、ソース領域、ゲート領域、ドレイン領域に対する位置合わせが重要であるところ、この位置合わせとしてはデバイス層を越えての電極のSEM観察が可能であることから、電子ビーム等によるアライメント技術に対応しているといえる。
【0029】
まとめると、実施の形態に係る半導体デバイス100によれば、ソース下面電極52に適切な電位を与えることにより、キャリア濃度を改善することができる。この構造は、現在提案されているさまざまな技術と比較してプロセスへの負荷が小さく、イオン打ち込み法・再成長法と比べてコスト面での優位性が得られ、金属ソース構造を用いる技術と比べて、ショットキー障壁を介さないためキャリア注入能力の増加といった効果を得ることができる。
【0030】
またゲート電極32に対してソース下面電極52の位置、長さLを最適化することで、高駆動能力と寄生容量・待機電力のトレードオフに対する良好な制御性を実現することができる。具体的には、チャネル方向の長さLを長くしてゲート電極32(ゲート領域)とのオーバーラップ量を大きくすれば、ゲート寄生容量の増加による充電遅延や障壁低下に由来するオフリーク電流の増大と引き替えに、トランジスタのオン状態でのアクセス抵抗の低減とそれに伴う駆動電流の向上が可能となる。反対にオーバーラップ量を小さくした場合には、アクセス抵抗の低減という効果は減少するが、それと引き替えに、ゲート寄生容量の低下、オフリーク電流の減少という効果を得ることができる。つまり、デバイスの用途ごとに最適な構造の形成が容易に可能となる。
【0031】
さらに裏面加工貼り合わせ技術は、シリコン基板上への集積技術としても魅力的であり現在注目を集めている高移動度材料の論理回路応用にも繋がる。
【0032】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【0033】
ソース下面電極52と同様の電極(ドレイン裏面電極)を、ドレイン電極40の裏面側にもさらに設けてもよい。
【0034】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【0035】
100…半導体デバイス、2…基板、3…ウエハ、4…接合レイヤ、10…FET、20…チャネル層、22…上側閉じ込め層、24…チャネル層、26…下側閉じ込め層、30…ゲート絶縁膜、32…ゲート電極、34…ソースコンタクト層、36…ソース電極、38…ドレインコンタクト層、40…ドレイン電極、50…裏面絶縁膜、52…ソース下面電極、60…キャップ層。

【特許請求の範囲】
【請求項1】
3−5族化合物半導体のチャネル層と、
前記チャネル層の第1面のゲート領域に形成されたゲート絶縁膜と、
前記チャネル層の前記第1面に、ゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成されたドレインコンタクト層およびソースコンタクト層と、
前記チャネル層の前記第1面と反対側の第2面側に形成された裏面絶縁膜と、
前記裏面絶縁膜の前記チャネル層と反対の面側に、前記ソースコンタクト層と対向する領域に形成されるソース下面電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項2】
ソースコンタクト層からゲート端部に至る任意の範囲に渡って、裏面絶縁膜のチャネル層と反対の面に電極を配置することにより、ソース側に高キャリア濃度領域が形成可能に構成されるとともに、ソース側の高キャリア濃度領域とゲート電極とのオーバーラップの有無およびその長さを自由に設計可能であることを特徴とする電界効果トランジスタ。

【図1】
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【図2】
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【図3】
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【図4】
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【公開番号】特開2012−60082(P2012−60082A)
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願番号】特願2010−204769(P2010−204769)
【出願日】平成22年9月13日(2010.9.13)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】