電界効果型トランジスタ、電界効果型トランジスタの製造方法、固体撮像装置、及び電子機器
【課題】 ゲート電極の微細化が可能な電界効果型トランジスタを提供する。
【解決手段】 本開示に係る電界効果型トランジスタは、基板１０と、基板１０上に形成され、フィン領域１３と該フィン領域１３の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有する半導体層と、フィン領域１３の少なくとも２面の一部と接する凸部１７１を有するゲート電極１７と、を備える。
【解決手段】 本開示に係る電界効果型トランジスタは、基板１０と、基板１０上に形成され、フィン領域１３と該フィン領域１３の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有する半導体層と、フィン領域１３の少なくとも２面の一部と接する凸部１７１を有するゲート電極１７と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ、電界効果型トランジスタの製造方法、固体撮像装置、及び電子機器に関する。
【背景技術】
【０００２】
近年は、半導体製造技術の微細化が進み、従来の平面型トランジスタ構造では、短チャネル効果が顕著となりオフ電流の増大が問題となっている。そこで、チャネル領域を立体構造とし、ゲート電極の静電的な制御能力を増大させることで短チャネル効果を抑制する、いわゆるマルチゲート構造が検討されている。図１７及び図１８を用いて平面型トランジスタ構造とマルチゲート構造との違いを説明する。図１７は、平面型の電界効果型トランジスタを示し、図１８は、マルチゲート構造の一例であるＦｉｎ構造の電界効果型トランジスタを示す。
【０００３】
図１７の平面型電界効果型トランジスタは、シリコン基板３３０と、シリコン基板３３０上にゲート絶縁膜３３１を介して形成されたゲート電極３３２と、ゲート電極３３２を挟んでシリコン基板３３０に形成されたソース領域３３３及びドレイン領域３３４とを有している。
平面型の電界効果型トランジスタでは、ゲート電極３３２から電界を印加することで、印加した電界の大きさに応じた電流が流れる。
【０００４】
図１８（ａ）は、Ｆｉｎ構造の電界効果型トランジスタの斜視図、図１８（ｂ）は、Ｆｉｎ構造の電界効果型トランジスタの断面図である。
Ｆｉｎ構造の電界効果型トランジスタは、図示しない基板上に形成された絶縁層３４０と、この絶縁層３４０上に形成されるソース領域３４１、ドレイン領域３４２及びこれらの領域の間に形成されるフィン領域３４３を有するＳＯＩ層とを有している。さらに、Ｆｉｎ構造の電界効果型トランジスタでは、ゲート電極３４４がフィン領域３４３の周囲を覆うように形成されており、図１８（ｂ）に示すように２方向から電界を印加することができる。
これにより、１方向からしか電界が印加されない平面型の電界効果型トランジスタに比べ電流制御性が向上し、短チャネル効果を抑制することができる。
【０００５】
マルチゲート構造としては、上述したＦｉｎ構造の他に、３方向から電界を印加するＴｒｉＧａｔｅ構造や、例えば非特許文献に開示されるように、フィン領域を全てゲート電極で覆ったＮａｎｏｗｉｒｅ構造等が知られている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】S. Bangsaruntip, et al., IEDM Tech. Dig., p. 297, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００７】
平面型の電界効果型トランジスタは、平面にゲート電極を形成するのに対し、マルチゲート構造の電界効果型トランジスタは、基板及びフィン領域からなる凹凸面上にゲート電極を形成する。そのため、凹凸の影響によりゲート電極の微細加工が難しいという問題があった。
【０００８】
本発明は、上述の点を鑑みてなされたものであり、ゲート電極の微細化が可能な電界効果型トランジスタ、及び該トランジスタの製造方法を提供するものである。
【０００９】
また、本発明は、かかる電界効果型トランジスタを備えた固体撮像装置及び該固体撮像装置を備えた電子機器を提供するものである。
【課題を解決するための手段】
【００１０】
本発明に係る電界効果型トランジスタは、基板と、前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、前記フィン領域の少なくとも２面の一部と接する凸部を有するゲート電極と、を備える。
【００１１】
ゲート電極が凸部を有することで、フィン領域と接するゲート電極を微細化することができる。
【００１２】
本発明に係る電界効果型トランジスタの製造方法は、基板上にフィン領域と、該フィン領域の両端にそれぞれ形成されるソース領域及びドレイン領域とを有する半導体層を形成する工程と、前記フィン領域の少なくとも２面に接するように、前記半導体層とのエッチング選択比がある膜を形成する工程と、前記膜の前記フィン領域の少なくとも２面の一部が露出するように開口部を形成する工程と、前記膜を介して前記フィン領域と接するようにゲート電極を形成する工程と、を備える。
【００１３】
本発明に係る固体撮像装置は、入射光を受光し光電変換によって信号電荷を生成する画素部と、前記信号電荷を出力する周辺回路と、を備え、前記画素部又は前記周辺回路のいずれか又は両方が、上述した電界効果型トランジスタを有する。
【００１４】
本発明に係る電子機器は、上述した固体撮像装置と、光学レンズと、信号処理回路とを有する。
【発明の効果】
【００１５】
本発明によれば、マルチゲート構造の電界効果型トランジスタのゲート電極を微細化することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態に係る電界効果型トランジスタを示す図。
【図２】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図３】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図４】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図５】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図６】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図７】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図８】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図９】本発明の第１実施形態に係る電界効果型トランジスタの拡大図。
【図１０】本発明の第１実施形態に係る変形例１に係る固体撮像装置の製造工程図。
【図１１】本発明の第２実施形態に係る電界効果型トランジスタを示す図。
【図１２】本発明の第２実施形態に係る電界効果型トランジスタの製造工程図。
【図１３】本発明の第２実施形態に係る電界効果型トランジスタの製造工程図。
【図１４】本発明の第２実施形態に係る電界効果型トランジスタの製造工程図。
【図１５】本発明の第３実施形態に係る固体撮像装置を示す図。
【図１６】本発明の第４実施形態に係る電子機器を示す図。
【図１７】平面型電界効果型トランジスタを示す図。
【図１８】Ｆｉｎ構造の電界効果型トランジスタを示す図。
【発明を実施するための形態】
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態に係る電界効果型トランジスタ１を示す構成図である。ここでは、マルチゲート構造の一例であるＮａｎｏｗｉｒｅ構造の電界効果型トランジスタについて説明する。
図１（ａ）は、電界効果型トランジスタ１の平面図、図１（ｂ）は、図１（ａ）の線分Ａ−Ａ'における断面図、図１（ｃ）は、図１（ａ）の線分Ｂ−Ｂ'における断面図である。
【００１８】
図１に示す電界効果型トランジスタ１は、ＳＯＩ基板１０と、絶縁膜（ＢＯＸ層）１１と、ＳＯＩ層１２とが順に積層された構造となっている。
ＳＯＩ層１２は、フィン領域１３とこのフィン領域１３の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有する半導体層である。
フィン領域１３の少なくとも２面、ここでは４面の周囲を取り囲むように、ゲート絶縁膜１６を介してゲート電極１７がフィン領域１３の一部と接している。
【００１９】
ＳＯＩ層１２のフィン領域１３は、Ｎａｎｏｗｉｒｅ構造となっており、ソース領域１４やドレイン領域１５と比べ線幅が細くなっている。フィン領域１３は、ゲート電極１７とゲート絶縁膜１６を介して接する第１のワイヤ部１３１と、ゲート電極１７との間に隙間を有しゲート電極１７とは接しない第２のワイヤ部１３２とを有している。第１のワイヤ部１３１の径は、第２のワイヤ部１３２より小さい。
フィン領域１３のゲート電極１７と接する領域、即ち第１のワイヤ部１３１をチャネル領域と称する。このチャネル領域のチャネル長は第１のワイヤ部１３１の長さに等しい。
【００２０】
絶縁膜１１には、フィン領域１３の下側に対応する位置に凹部１２１がある。この凹部１２１内にもゲート電極１７を形成することで、フィン領域１３の周囲を取り囲むようにゲート電極１７を配置することができる。ゲート電極１７は、フィン領域１３の周囲を囲むように、円周状の内周面を有する。
【００２１】
ゲート電極１７は、フィン領域１３の第１のワイヤ部１３１とゲート絶縁膜１６を介して接する凸部１７１を有している。凸部１７１は、フィン領域１３の周囲を囲む内周面において、内側（内周面の断面形状である円形状の中心側）に向けて突出するように、内周面に沿って全周にわたって、第１のワイヤ部１３１の線方向（図１（ｂ）における左右方向）の略中央位置に設けられる。
【００２２】
凸部１７１は、ゲート電極１７側の幅に対し、第１のワイヤ部１３１側（内側）の幅が小さい略テーパ形状を有している。すなわち、ゲート電極１７は、フィン領域１３の第１のワイヤ部１３１と接する第１の面の幅Ｌ１が、第１の面と対向する第２の面の幅Ｌ２より狭い（Ｌ１＜Ｌ２）テーパ形状を有する。ゲート電極１７は、凸部１７１により、ゲート電極１７の線幅より狭い領域でフィン領域１３と接することになる。
【００２３】
図２〜図７を用いて電界効果型トランジスタ１の製造方法について説明する。図２〜図７の各図の（ａ）は、電界効果型トランジスタ１の製造過程の平面図である。図２〜図７の各図の（ｂ）は、図１（ａ）のＡ−Ａ’位置に対応する位置における断面図である。図２〜図７の各図の（ｃ）は、図１（ａ）のＢ−Ｂ’位置に対応する位置における断面図である。
【００２４】
まず、図２に示すように、ＳＯＩ基板１０上に絶縁膜１１を形成する。次に絶縁膜１１に第２のワイヤ部１３２と同じ幅を有する矩形のフィン領域１３と、このフィン領域１３の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有するＳＯＩ層１２をフォトリソグラフィ／ドライエッチング技術を用いて形成する。
【００２５】
図３に示すように、フィン領域１３と接する絶縁膜１１をＤＨＦ（Ｄｉｌｕｔｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ Ａｃｉｄ）による等方エッチングにより除去し、絶縁膜１１に凹部１２１を形成する。この処理により、フィン領域１３の周囲が露出する。なお、本実施形態では、凹部１２１を形成するための方法の例としてＤＨＦによるウェットエッチング処理を挙げているが、凹部１２１は、等方エッチング条件を用いたドライエッチング処理でも形成可能である。
【００２６】
図４に示すようにＳＯＩ層１２の露出している表面にＳｉＮからなる膜１８（以下ＳｉＮ膜と称する）を成膜する。本実施形態では、ここで形成する膜の材料としてＳｉＮを挙げているが、ＳＯＩ層１２のようなシリコンとエッチング選択比がある材料であればよく、例えばＳｉＯやＳｉＯＮなどを用いてもよい。また、ここでは、ＳｉＮ膜１８は単層としているが、ＳｉＮとＳｉＯとを積層した膜でもよい。
【００２７】
ＳｉＮ膜１８は、ＳｉＨ４，ＮＨ３，Ｎ２などのガスを用いること、ＲＦパワーの範囲を１００Ｗ〜３０００Ｗとすること、圧力の範囲を０．００１Ｔｏｒｒ〜５０Ｔｏｒｒのとすること等を条件として成膜される。上述した成膜条件により膜ストレスを制御することで、フィン領域１３にストレスを印加し、フィン領域１３を移動するキャリアの高移動度化を実現できる。具体的には、ＳＯＩ層のＳｉ表面が（１００）面で、電界効果型トランジスタ１がｎ型である場合、電流方向に平行して引っ張り応力がフィン領域１３に印加されるようにＳｉＮ膜１８を成膜する。一方、電界効果型トランジスタ１がｐ型の場合、電流方向に平行して圧縮応力が印加されるようにする。
【００２８】
次に、図５に示すように開口を有するフォトレジスト１９をＳｉＮ膜１８上に形成する。フォトレジスト１９をマスクとしてＳｉＮ膜１８をドライエッチングし、フィン領域１３の周囲が露出するように開口部２０を形成する（図５（ｂ）参照）。このフォトレジスト・ドライエッチング工程は、例えばＣＨｘＦｙ、ＮＦｘ、Ｏ２などを使用し、例えば１００ｍＴｏｒｒ以上の高圧力、０Ｗ〜５０Ｗの範囲の低バイアス下というデポ物が発生しやすい条件で行う。
【００２９】
図８を用いて、ＳｉＮ膜１８に開口部２０を形成する工程の詳細を説明する。図８（ａ）は、開口部２０を形成する前の電界効果型トランジスタ１の平面図である。図８（ｂ）は、図１（ａ）のＡ−Ａ’位置に対応する位置における断面図である。図８（ｃ）〜（ｅ）は、図１（ａ）のＢ−Ｂ’位置に対応する位置における断面図であり、ドライエッチングの工程を示している。
【００３０】
図８（ａ）〜（ｃ）に示すように、開口部２０を設ける領域を除きフォトレジスト１９が形成されるが、フィン領域１３直下のフォトレジスト１９は露光できないため、絶縁膜１１上のフォトレジスト１９は除去されず残る。
【００３１】
絶縁膜１１とフィン領域１３との間にフォトレジスト１９が残存していても、図８（ｄ）、（ｅ）に示すように、ドライエッチング時のサイドエッチングによりフィン領域１３直下のＳｉＮ膜１８に開口部２０が形成される。
【００３２】
図５に戻る。上述した工程により形成した開口部２０は、図５（ｂ）に示す断面視で、フィン領域１３側にかけて幅狭となるテーパ形状を有する。開口部２０の形状により電界効果型トランジスタ１のチャネル長が決定する。チャネル長の詳細については後述する。
【００３３】
次に、図６に示すように、フォトレジスト１９を除去する。その後、水素アニール処理及び酸化処理を行い、フィン領域１３の周囲の一部の形状を滑らかにし、フィン領域１３の一部の径を細くする。細くなったフィン領域１３が第１のワイヤ部１３１となり、残りが第２のワイヤ部１３２となる。
【００３４】
水素アニール処理は、例えば水素雰囲気中で８００度の条件で行う。酸化処理は、例えば酸素雰囲気中で１０００℃の条件で行う。またフィン領域１３の細線化の方法としては、上述した方法以外にも低ダメージであるＷＥＴプロセスやＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いてもよい。
【００３５】
図７に示すようにＳｉＮ膜１８及び第１のワイヤ部１３１の表面に、ゲート絶縁膜１６及びゲート電極１７を形成する。ＳｉＮ膜１８に開口部２０を形成した時にチャネル長は決定されているので、ゲート加工時に微細パターンは要求されない。
【００３６】
ゲート絶縁膜１６の材料としては、例えば、Ｓｉ（シリコン）、Ｈｆ（ハフニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ａｌ（アルミニウム）などの酸化物を用いる。また、ゲート電極１７の材料としては、例えばポリシリコンやＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）などの金属を用いる。ゲート電極１７は、カバレッジが良好なＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｐｏｓｉｔｉｏｎ）ｙａＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などを用いて形成する。
【００３７】
次に、ＳｉＮ膜１８を除去する。これにより、図１に示す電界効果型トランジスタ１が得られる。なお、コンタクト及び配線を形成する工程は、従来と同様であるため説明を省略する。
【００３８】
続いて、図９を用いてチャネル長の詳細を説明する。図９は、図５（ｂ）の開口部２０を拡大した図である。
フォトレジスト１９で決定される線幅、つまりフォトレジスト１９の開口の幅をＬＰＲ、チャネル長をＬＣＨＮ、ＳｉＮ膜の開口部２０のテーパ角をα（°）とすると、以下の式（１）が成り立つ。
ＬＣＨＮ＝ＬＰＲ−２×（ＳｉＮ膜１８の膜厚／ｔａｎα） ・・・（１）
【００３９】
このように、ＳｉＮ膜１８にテーパ形状の開口部２０を形成することで、チャネル長ＬＣＨＮをフォトレジスト１９で決まる線幅ＬＰＲより微細化することができる。例えば、ＳｉＮ膜１８の膜厚が１００ｎｍ、テーパ角αが８０°の時、チャネル長ＬＣＨＮを１０ｎｍにするためには、フォトレジスト１９で決まる線幅ＬＰＲを４３．３ｎｍまで大きくすることができる。つまり、フォトレジスト１９の開口が大きくてもチャネル長ＬＣＨＮをより微細化することができる。
【００４０】
以上のように、第１の実施形態に係る電界効果型トランジスタによると、ゲート電極１７の一部を凸部１７１とすることで、フィン領域１３と接するゲート電極１７を微細化することができる。
【００４１】
また、ゲート電極１７を形成する場合に、フィン領域１３がＳｉＮ膜１８で覆われているため、フィン領域１３はエッチングダメージを受けにくく、エッチングダメージによる電流リークや界面準位の増加を抑制することができる。また、例えばフィン領域１３の断線等のフィン領域１３のパターン破壊を抑制することができる。また、フィン領域１３は、ゲート電極１７と接する第１のワイヤ部１３１の径が第２のワイヤ部１３２より細くなっている。言い換えると、Ｎａｎｏｗｉｒｅ構造におけるフィン領域１３は、ワイヤ部の線方向の一部に、第２のワイヤ部１３２に対する縮径部分である第１のワイヤ部１３１を有する。これにより、フィン領域１３の極限まで細線化される部分が少なくなり、フィン領域１３のパターン破壊を抑制することができる。
【００４２】
なお、本実施形態では、ゲート電極１７を形成後、ＳｉＮ膜１８を除去しているが、ＳｉＮ膜１８は除去せずに残してもよい。ＳｉＮ膜１８を残す場合、上述したようにＳｉＮ膜１８の膜ストレスを制御することでチャネル領域にストレスを印加し、キャリアの高移動度化を実現できる。
【００４３】
（変形例１）
上述した実施形態では、ＳｉＮ膜１８に開口部２０を設ける方法としてフォトレジスト・ドライエッチングを用いたが、低温酸化膜によるレジストシュリンクを用いてもよい。低温酸化膜によるレジストシュリンクを用いる場合について、図１０を用いて説明する。
【００４４】
図１０（ａ）に示すフォトレジスト１９をＳｉＮ膜１８上に形成する工程は、図５と同じである。本変形例では、フォトレジスト１９の上にさらに酸化膜２１を低温で形成する（図１０（ｂ））。次に、酸化膜２１をエッチバックすることにより、フォトレジスト１９の開口より狭い開口部２２を形成する（図１０（ｃ））。
【００４５】
フォトレジスト１９と酸化膜２１をマスクとしてＳｉＮ膜１８をドライエッチングすることで、開口部２０をＳｉＮ膜１８に形成する（図１０（ｄ））。図１０（ｂ）、（ｃ）に示すようにフィン領域１３直下のフォトレジスト１９は露光できないため、絶縁膜１１上のフォトレジスト１９には開口がない。従って、酸化膜２１も成膜されず、開口部２２も形成されないが、上述したように、ドライエッチング時のサイドエッチングにより、フィン領域１３直下のＳｉＮ膜１８にも開口部２０が形成される。
【００４６】
本変形例のＳｉＮ膜１８の開口部２０は、テーパ形状を有していないが、酸化膜２１を用いることで、フォトレジスト１９の開口より狭い開口部２０をＳｉＮ膜１８に形成することができる。
【００４７】
（第２実施形態）
続いて、本発明の第２実施形態に係る電界効果型トランジスタ２を説明する。本実施形態に係る電界効果型トランジスタ２は、Ｆｉｎ構造である点で、Ｎａｎｏｗｉｒｅ構造の第１実施形態と異なる。第１実施形態と同じ構成には同一符号を付し説明を省略する。
図１１（ａ）は、本実施形態に係る電界効果型トランジスタ２の平面図である。図１１（ｂ）は、同図（ａ）のＡ−Ａ’における電界効果型トランジスタ２の断面図であり、図１１（ｃ）は、同図（ａ）のＢ−Ｂ’における電界効果型トランジスタ２の断面図である。
【００４８】
電界効果型トランジスタ２は、シリコン基板２３と、シリコン基板２３上に形成されるＳＯＩ層２４とを有する。ＳＯＩ層２４は、フィン領域２５とこのフィン領域２５の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有する半導体層である。
電界効果型トランジスタ２は、フィン領域２５の少なくとも２面の一部とゲート絶縁膜１６を介して接する凸部１７２を有するゲート電極１７を有している。凸部１７２は、ＳＯＩ基板２４側となる下側に向けて先細に形成されて突出する部分である。
【００４９】
電界効果型トランジスタ２は、Ｆｉｎ構造であるため、上述したように少なくとも２方向から電界が印加される。従って、ゲート電極１７は、フィン領域２５に対して、少なくとも電界が印加される２面とゲート絶縁膜１６を介して接する。本実施形態では、ゲート電極１７は、フィン領域２５に対して、ゲート絶縁膜１６を介して、フィン領域２５がシリコン基板２３と接する下面以外の３面と接する。
【００５０】
本実施形態では、ゲート電極１７は、凸部１７２でフィン領域２５と接するため、フィン領域２５の一部、即ちソース領域１４とドレイン領域１５との間の幅よりも狭い幅でフィン領域２５と接する。つまり、上記のとおり先細に形成される凸部１７２の先端は、ＳＯＩ層２４におけるソース領域１４とドレイン領域１５との間の寸法よりも小さい寸法を有する。すなわち、ゲート電極１７の凸部１７２は、フィン領域１３と接する第１の面の幅Ｌ１が、第１の面と対向する第２の面の幅Ｌ２より狭い（Ｌ１＜Ｌ２）テーパ形状を有する。ゲート電極１７は、凸部１７２により、ＳＯＩ層２４に対して、ソース領域１４とドレイン領域１５との間の領域であるフィン領域２５の一部に接触する。
【００５１】
次に、図１２〜図１４を用いて電界効果型トランジスタ２の製造方法について説明する。図１２〜図１４の各図の（ａ）は、電界効果型トランジスタ１の製造過程の平面図である。図１２〜図１４の各図の（ｂ）は、図１１（ａ）のＡ−Ａ’位置に対応する位置における断面図である。図１２〜図１４の各図の（ｃ）は、図１１（ａ）のＢ−Ｂ’位置に対応する位置における断面図である。
【００５２】
図１２に示すように、シリコン基板２３上に矩形のフィン領域２５と、このフィン領域２５の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有するＳＯＩ層２４をフォトリソグラフィ／ドライエッチング技術を用いて形成する。
【００５３】
図１３に示すように、フィン領域２５上にＳｉＮ膜１８を成膜する。次に、開口を有するフォトレジスト１９をＳｉＮ膜１８上に形成する。フォトレジスト１９をマスクとしてＳｉＮ膜１８をドライエッチングし、フィン領域２５の少なくとも２面の一部が露出するように開口部２０を形成する。開口部２０は、第１実施形態と同様にテーパ形状を有する。
【００５４】
フォトレジスト１９を除去後、ゲート絶縁膜１６及びゲート電極１７を形成する。ＳｉＮ膜１８にテーパ形状を有する開口部２０が形成されているため、ゲート電極１７には、開口部２０の形状に対応して、テーパ形状の凸部１７２が形成される。ゲート電極１７形成後にＳｉＮ膜１８を除去することで、図１１に示す電界効果型トランジスタ１が得られる。
【００５５】
以上のように、第２の実施形態に係る電界効果型トランジスタによると、ゲート電極１７の一部を凸部１７２とすることで、Ｆｉｎ構造の電界効果型トランジスタであっても、フィン領域２５と接するゲート電極１７を微細化することができる。
【００５６】
なお、本実施形態では、ゲート電極１７を形成後、ＳｉＮ膜１８を除去しているが、ＳｉＮ膜１８は除去せずに残してもよい。ＳｉＮ膜１８を残す場合、ＳｉＮ膜１８の膜ストレスを制御することでチャネル領域にストレスを印加し、キャリアの高移動度化を実現できる。
【００５７】
また、図１１では、電界効果型トランジスタ２の基板をシリコン基板２３としたが、ＳＯＩ基板としてもよい。この場合、ＳＯＩ基板と、ＳＯＩ層との間には絶縁膜が形成される。
【００５８】
（第３実施形態）
第３実施形態では、電界効果型トランジスタ１の応用例を説明する。図１５は、電界効果型トランジスタ１を用いた固体撮像装置１００を示す図である。図１５に示す固体撮像装置１００は、シリコンで構成される基板１１１と、基板１１１上に配列された複数の画素１１２を有する画素部１１３と、垂直駆動回路１１４と、カラム信号処理回路１１５と、水平駆動回路１１６と、出力回路１１７と、制御回路１１８と、を備える。垂直駆動回路１１４、カラム信号処理回路１１５、水平駆動回路１１６、出力回路１１７、制御回路１１８等、画素部１１３を除く回路をまとめて周辺回路とも称する。画素部１１３は、入射光を受光し光電変換によって信号電荷を生成する。周辺回路は、画素部１１３が生成した信号電荷を出力する。
【００５９】
画素部１１３は、２次元アレイ状に規則的に複数配置された画素１１２を有する。画素部１１３は、実際に入射光を受光し光電変換によって生成された信号電荷を増幅してカラム信号処理回路１１５に読み出す有効画素領域と、黒レベルの基準になる光学的黒を出力するための黒基準画素領域（図示せず）とで構成される。黒基準画素領域は、通常有効画素領域の外周部に形成される。
【００６０】
画素１１２は、例えばフォトダイオードである光電変換素子（図示せず）と、複数の画素トランジスタ（図示せず）で構成される。画素１１２は、基板１１上に２次元アレイ状に規則的に複数配置される。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、選択トランジスタ、アンプトランジスタで構成される４つのトランジスタであっても、選択トランジスタを除いた３つのトランジスタであってもよい。このトランジスタとして、図１に示すＮａｎｏｗｉｒｅ構造の電界効果型トランジスタ１を用いる。
【００６１】
制御回路１１８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路１１４、カラム信号処理回路１１５、及び水平駆動回路１１６の動作の基準となるクロック信号や制御信号を生成する。制御回路１１８は、クロック信号や制御信号を用いて垂直駆動回路１１４、カラム信号処理回路１１５、及び水平駆動回路１１６を制御する。
【００６２】
垂直駆動回路１１４は、例えばシフトレジスタで構成され、画素１１２を行単位で順次垂直方向に選択走査する。垂直駆動回路１１４は、画素１１２の光電変換素子での受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線１１９を通してカラム信号処理回路１１５に供給する。
【００６３】
カラム信号処理回路１１５は、例えば画素１１２の列毎に配置されており、１行分の画素１１２から出力される信号を画素列毎に黒基準画素領域からの信号によって、ノイズ除去や信号増幅などの信号処理を行う。カラム信号処理回路１１５の出力段には、図示しない水平選択スイッチが水平信号線１２０との間に設けられている。
【００６４】
水平駆動回路１１６は、例えばシフトレジスタで構成される。水平駆動回路１１６は、水平走査パルスを順次出力することで、カラム信号処理回路１１５の各々を順番に選択し、各カラム信号処理回路１１５から画素信号を水平信号線１２０に出力させる。
【００６５】
出力回路１１７は、水平信号線１２０を介して、各カラム信号処理回路１１５から順次供給される画素信号に対し信号処理を施して図示しない外部装置に出力する。
【００６６】
周辺回路の少なくとも一部が有するトランジスタ、例えば水平選択スイッチや水平駆動回路１１６が有するトランジスタとして図１に示すＮａｎｏｗｉｒｅ構造の電界効果型トランジスタ１を用いる。
【００６７】
これにより、本実施形態に係る固体撮像装置１００は、図１に示す電界効果型トランジスタ１で回路が構成されているため、ゲート電極の微細化が可能な電界効果型トランジスタで回路を構成でき、電界効果型トランジスタの電流制御性等を向上させることができる。これにより固体撮像装置１００の性能を向上させることができる。
【００６８】
固体撮像装置１００としてＣＭＯＳ型の固体撮像装置を例に説明したが、ＣＣＤ型の固体撮像装置であっても図１に示す電界効果型トランジスタ１で回路を用いることができることは言うまでもない。
【００６９】
また、固体撮像装置１００に第１実施形態に係る電界効果型トランジスタ１を搭載する例を示したが、固体撮像装置１００に変形例１、第２実施形態に係る電界効果型トランジスタを用いてもよい。
【００７０】
（第４実施形態）
次に、図１６を用いて、本発明の第４実施形態では、固体撮像装置１００の応用例を説明する。図１６は、固体撮像装置１００を電子機器４００に応用した例を示す。電子機器４００としては、例えばデジタルカメラや、携帯電話機等のカメラ、スキャナ、監視カメラ等が挙げられるが、ここでは電子機器４００がデジタルカメラである場合について説明する。
【００７１】
本実施形態に係る電子機器４００は、固体撮像装置１００と、光学レンズ２１０と、シャッタ装置２１１と、駆動回路２１２と、信号処理回路２１３とを有する。
【００７２】
光学レンズ２１０は、被写体からの像光（入射光）を固体撮像装置１００の撮像面上に結像させる。これにより固体撮像装置１００内に一定期間信号電荷が蓄積される。
シャッタ装置２１１は、固体撮像装置１００への光照射期間及び遮光期間を制御する。駆動回路２１２は、固体撮像装置１００の転送動作およびシャッタ装置２１１のシャッタ動作を制御する駆動信号を供給する。
【００７３】
固体撮像装置１００は、駆動信号に基づき光電変換素子ＰＤに蓄積された信号電荷を電気信号として出力する。
信号処理回路２１３は、各種の信号処理を行う。信号処理回路２１３は、固体撮像装置１００が出力する電気信号に対して信号処理を施して映像信号を生成し、逗子市内メモリなどの記憶媒体やモニタ等に出力する。
【００７４】
以上のように、本実施形態に係る電子機器４００は、第１実施形態に係る固体撮像装置１００を搭載しているため、光感度を向上させることができ、映像信号の画質を向上させることができる。
【００７５】
ここでは、電子機器４００に第３実施形態に係る固体撮像装置１００を搭載する例を示したが、変形例１、第２実施形態に係る電界効果型トランジスタを有する固体撮像装置を搭載してもよい。
【００７６】
また、固体撮像装置１００が電界効果型トランジスタ１を備える例を説明したが、電子機器４００のその他の回路、例えば信号処理回路２１３等が第１、第２実施形態、変形例１に係る電界効果型トランジスタを有していてもよい。
【００７７】
最後に、上述した各実施形態の説明は本発明の一例であり、本発明は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【符号の説明】
【００７８】
１０ ＳＯＩ基板
１１ 絶縁膜
１２ ＳＯＩ層
１３ フィン領域
１４ ソース領域
１５ ドレイン領域
１６ ゲート絶縁膜
１７ ゲート電極
１１１ 基板
１１３ 画素部
１１４ 垂直駆動回路
１１６ 水平駆動回路
１１８ 制御回路
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ、電界効果型トランジスタの製造方法、固体撮像装置、及び電子機器に関する。
【背景技術】
【０００２】
近年は、半導体製造技術の微細化が進み、従来の平面型トランジスタ構造では、短チャネル効果が顕著となりオフ電流の増大が問題となっている。そこで、チャネル領域を立体構造とし、ゲート電極の静電的な制御能力を増大させることで短チャネル効果を抑制する、いわゆるマルチゲート構造が検討されている。図１７及び図１８を用いて平面型トランジスタ構造とマルチゲート構造との違いを説明する。図１７は、平面型の電界効果型トランジスタを示し、図１８は、マルチゲート構造の一例であるＦｉｎ構造の電界効果型トランジスタを示す。
【０００３】
図１７の平面型電界効果型トランジスタは、シリコン基板３３０と、シリコン基板３３０上にゲート絶縁膜３３１を介して形成されたゲート電極３３２と、ゲート電極３３２を挟んでシリコン基板３３０に形成されたソース領域３３３及びドレイン領域３３４とを有している。
平面型の電界効果型トランジスタでは、ゲート電極３３２から電界を印加することで、印加した電界の大きさに応じた電流が流れる。
【０００４】
図１８（ａ）は、Ｆｉｎ構造の電界効果型トランジスタの斜視図、図１８（ｂ）は、Ｆｉｎ構造の電界効果型トランジスタの断面図である。
Ｆｉｎ構造の電界効果型トランジスタは、図示しない基板上に形成された絶縁層３４０と、この絶縁層３４０上に形成されるソース領域３４１、ドレイン領域３４２及びこれらの領域の間に形成されるフィン領域３４３を有するＳＯＩ層とを有している。さらに、Ｆｉｎ構造の電界効果型トランジスタでは、ゲート電極３４４がフィン領域３４３の周囲を覆うように形成されており、図１８（ｂ）に示すように２方向から電界を印加することができる。
これにより、１方向からしか電界が印加されない平面型の電界効果型トランジスタに比べ電流制御性が向上し、短チャネル効果を抑制することができる。
【０００５】
マルチゲート構造としては、上述したＦｉｎ構造の他に、３方向から電界を印加するＴｒｉＧａｔｅ構造や、例えば非特許文献に開示されるように、フィン領域を全てゲート電極で覆ったＮａｎｏｗｉｒｅ構造等が知られている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】S. Bangsaruntip, et al., IEDM Tech. Dig., p. 297, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００７】
平面型の電界効果型トランジスタは、平面にゲート電極を形成するのに対し、マルチゲート構造の電界効果型トランジスタは、基板及びフィン領域からなる凹凸面上にゲート電極を形成する。そのため、凹凸の影響によりゲート電極の微細加工が難しいという問題があった。
【０００８】
本発明は、上述の点を鑑みてなされたものであり、ゲート電極の微細化が可能な電界効果型トランジスタ、及び該トランジスタの製造方法を提供するものである。
【０００９】
また、本発明は、かかる電界効果型トランジスタを備えた固体撮像装置及び該固体撮像装置を備えた電子機器を提供するものである。
【課題を解決するための手段】
【００１０】
本発明に係る電界効果型トランジスタは、基板と、前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、前記フィン領域の少なくとも２面の一部と接する凸部を有するゲート電極と、を備える。
【００１１】
ゲート電極が凸部を有することで、フィン領域と接するゲート電極を微細化することができる。
【００１２】
本発明に係る電界効果型トランジスタの製造方法は、基板上にフィン領域と、該フィン領域の両端にそれぞれ形成されるソース領域及びドレイン領域とを有する半導体層を形成する工程と、前記フィン領域の少なくとも２面に接するように、前記半導体層とのエッチング選択比がある膜を形成する工程と、前記膜の前記フィン領域の少なくとも２面の一部が露出するように開口部を形成する工程と、前記膜を介して前記フィン領域と接するようにゲート電極を形成する工程と、を備える。
【００１３】
本発明に係る固体撮像装置は、入射光を受光し光電変換によって信号電荷を生成する画素部と、前記信号電荷を出力する周辺回路と、を備え、前記画素部又は前記周辺回路のいずれか又は両方が、上述した電界効果型トランジスタを有する。
【００１４】
本発明に係る電子機器は、上述した固体撮像装置と、光学レンズと、信号処理回路とを有する。
【発明の効果】
【００１５】
本発明によれば、マルチゲート構造の電界効果型トランジスタのゲート電極を微細化することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態に係る電界効果型トランジスタを示す図。
【図２】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図３】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図４】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図５】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図６】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図７】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図８】本発明の第１実施形態に係る電界効果型トランジスタの製造工程図。
【図９】本発明の第１実施形態に係る電界効果型トランジスタの拡大図。
【図１０】本発明の第１実施形態に係る変形例１に係る固体撮像装置の製造工程図。
【図１１】本発明の第２実施形態に係る電界効果型トランジスタを示す図。
【図１２】本発明の第２実施形態に係る電界効果型トランジスタの製造工程図。
【図１３】本発明の第２実施形態に係る電界効果型トランジスタの製造工程図。
【図１４】本発明の第２実施形態に係る電界効果型トランジスタの製造工程図。
【図１５】本発明の第３実施形態に係る固体撮像装置を示す図。
【図１６】本発明の第４実施形態に係る電子機器を示す図。
【図１７】平面型電界効果型トランジスタを示す図。
【図１８】Ｆｉｎ構造の電界効果型トランジスタを示す図。
【発明を実施するための形態】
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態に係る電界効果型トランジスタ１を示す構成図である。ここでは、マルチゲート構造の一例であるＮａｎｏｗｉｒｅ構造の電界効果型トランジスタについて説明する。
図１（ａ）は、電界効果型トランジスタ１の平面図、図１（ｂ）は、図１（ａ）の線分Ａ−Ａ'における断面図、図１（ｃ）は、図１（ａ）の線分Ｂ−Ｂ'における断面図である。
【００１８】
図１に示す電界効果型トランジスタ１は、ＳＯＩ基板１０と、絶縁膜（ＢＯＸ層）１１と、ＳＯＩ層１２とが順に積層された構造となっている。
ＳＯＩ層１２は、フィン領域１３とこのフィン領域１３の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有する半導体層である。
フィン領域１３の少なくとも２面、ここでは４面の周囲を取り囲むように、ゲート絶縁膜１６を介してゲート電極１７がフィン領域１３の一部と接している。
【００１９】
ＳＯＩ層１２のフィン領域１３は、Ｎａｎｏｗｉｒｅ構造となっており、ソース領域１４やドレイン領域１５と比べ線幅が細くなっている。フィン領域１３は、ゲート電極１７とゲート絶縁膜１６を介して接する第１のワイヤ部１３１と、ゲート電極１７との間に隙間を有しゲート電極１７とは接しない第２のワイヤ部１３２とを有している。第１のワイヤ部１３１の径は、第２のワイヤ部１３２より小さい。
フィン領域１３のゲート電極１７と接する領域、即ち第１のワイヤ部１３１をチャネル領域と称する。このチャネル領域のチャネル長は第１のワイヤ部１３１の長さに等しい。
【００２０】
絶縁膜１１には、フィン領域１３の下側に対応する位置に凹部１２１がある。この凹部１２１内にもゲート電極１７を形成することで、フィン領域１３の周囲を取り囲むようにゲート電極１７を配置することができる。ゲート電極１７は、フィン領域１３の周囲を囲むように、円周状の内周面を有する。
【００２１】
ゲート電極１７は、フィン領域１３の第１のワイヤ部１３１とゲート絶縁膜１６を介して接する凸部１７１を有している。凸部１７１は、フィン領域１３の周囲を囲む内周面において、内側（内周面の断面形状である円形状の中心側）に向けて突出するように、内周面に沿って全周にわたって、第１のワイヤ部１３１の線方向（図１（ｂ）における左右方向）の略中央位置に設けられる。
【００２２】
凸部１７１は、ゲート電極１７側の幅に対し、第１のワイヤ部１３１側（内側）の幅が小さい略テーパ形状を有している。すなわち、ゲート電極１７は、フィン領域１３の第１のワイヤ部１３１と接する第１の面の幅Ｌ１が、第１の面と対向する第２の面の幅Ｌ２より狭い（Ｌ１＜Ｌ２）テーパ形状を有する。ゲート電極１７は、凸部１７１により、ゲート電極１７の線幅より狭い領域でフィン領域１３と接することになる。
【００２３】
図２〜図７を用いて電界効果型トランジスタ１の製造方法について説明する。図２〜図７の各図の（ａ）は、電界効果型トランジスタ１の製造過程の平面図である。図２〜図７の各図の（ｂ）は、図１（ａ）のＡ−Ａ’位置に対応する位置における断面図である。図２〜図７の各図の（ｃ）は、図１（ａ）のＢ−Ｂ’位置に対応する位置における断面図である。
【００２４】
まず、図２に示すように、ＳＯＩ基板１０上に絶縁膜１１を形成する。次に絶縁膜１１に第２のワイヤ部１３２と同じ幅を有する矩形のフィン領域１３と、このフィン領域１３の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有するＳＯＩ層１２をフォトリソグラフィ／ドライエッチング技術を用いて形成する。
【００２５】
図３に示すように、フィン領域１３と接する絶縁膜１１をＤＨＦ（Ｄｉｌｕｔｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ Ａｃｉｄ）による等方エッチングにより除去し、絶縁膜１１に凹部１２１を形成する。この処理により、フィン領域１３の周囲が露出する。なお、本実施形態では、凹部１２１を形成するための方法の例としてＤＨＦによるウェットエッチング処理を挙げているが、凹部１２１は、等方エッチング条件を用いたドライエッチング処理でも形成可能である。
【００２６】
図４に示すようにＳＯＩ層１２の露出している表面にＳｉＮからなる膜１８（以下ＳｉＮ膜と称する）を成膜する。本実施形態では、ここで形成する膜の材料としてＳｉＮを挙げているが、ＳＯＩ層１２のようなシリコンとエッチング選択比がある材料であればよく、例えばＳｉＯやＳｉＯＮなどを用いてもよい。また、ここでは、ＳｉＮ膜１８は単層としているが、ＳｉＮとＳｉＯとを積層した膜でもよい。
【００２７】
ＳｉＮ膜１８は、ＳｉＨ４，ＮＨ３，Ｎ２などのガスを用いること、ＲＦパワーの範囲を１００Ｗ〜３０００Ｗとすること、圧力の範囲を０．００１Ｔｏｒｒ〜５０Ｔｏｒｒのとすること等を条件として成膜される。上述した成膜条件により膜ストレスを制御することで、フィン領域１３にストレスを印加し、フィン領域１３を移動するキャリアの高移動度化を実現できる。具体的には、ＳＯＩ層のＳｉ表面が（１００）面で、電界効果型トランジスタ１がｎ型である場合、電流方向に平行して引っ張り応力がフィン領域１３に印加されるようにＳｉＮ膜１８を成膜する。一方、電界効果型トランジスタ１がｐ型の場合、電流方向に平行して圧縮応力が印加されるようにする。
【００２８】
次に、図５に示すように開口を有するフォトレジスト１９をＳｉＮ膜１８上に形成する。フォトレジスト１９をマスクとしてＳｉＮ膜１８をドライエッチングし、フィン領域１３の周囲が露出するように開口部２０を形成する（図５（ｂ）参照）。このフォトレジスト・ドライエッチング工程は、例えばＣＨｘＦｙ、ＮＦｘ、Ｏ２などを使用し、例えば１００ｍＴｏｒｒ以上の高圧力、０Ｗ〜５０Ｗの範囲の低バイアス下というデポ物が発生しやすい条件で行う。
【００２９】
図８を用いて、ＳｉＮ膜１８に開口部２０を形成する工程の詳細を説明する。図８（ａ）は、開口部２０を形成する前の電界効果型トランジスタ１の平面図である。図８（ｂ）は、図１（ａ）のＡ−Ａ’位置に対応する位置における断面図である。図８（ｃ）〜（ｅ）は、図１（ａ）のＢ−Ｂ’位置に対応する位置における断面図であり、ドライエッチングの工程を示している。
【００３０】
図８（ａ）〜（ｃ）に示すように、開口部２０を設ける領域を除きフォトレジスト１９が形成されるが、フィン領域１３直下のフォトレジスト１９は露光できないため、絶縁膜１１上のフォトレジスト１９は除去されず残る。
【００３１】
絶縁膜１１とフィン領域１３との間にフォトレジスト１９が残存していても、図８（ｄ）、（ｅ）に示すように、ドライエッチング時のサイドエッチングによりフィン領域１３直下のＳｉＮ膜１８に開口部２０が形成される。
【００３２】
図５に戻る。上述した工程により形成した開口部２０は、図５（ｂ）に示す断面視で、フィン領域１３側にかけて幅狭となるテーパ形状を有する。開口部２０の形状により電界効果型トランジスタ１のチャネル長が決定する。チャネル長の詳細については後述する。
【００３３】
次に、図６に示すように、フォトレジスト１９を除去する。その後、水素アニール処理及び酸化処理を行い、フィン領域１３の周囲の一部の形状を滑らかにし、フィン領域１３の一部の径を細くする。細くなったフィン領域１３が第１のワイヤ部１３１となり、残りが第２のワイヤ部１３２となる。
【００３４】
水素アニール処理は、例えば水素雰囲気中で８００度の条件で行う。酸化処理は、例えば酸素雰囲気中で１０００℃の条件で行う。またフィン領域１３の細線化の方法としては、上述した方法以外にも低ダメージであるＷＥＴプロセスやＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いてもよい。
【００３５】
図７に示すようにＳｉＮ膜１８及び第１のワイヤ部１３１の表面に、ゲート絶縁膜１６及びゲート電極１７を形成する。ＳｉＮ膜１８に開口部２０を形成した時にチャネル長は決定されているので、ゲート加工時に微細パターンは要求されない。
【００３６】
ゲート絶縁膜１６の材料としては、例えば、Ｓｉ（シリコン）、Ｈｆ（ハフニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ａｌ（アルミニウム）などの酸化物を用いる。また、ゲート電極１７の材料としては、例えばポリシリコンやＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）などの金属を用いる。ゲート電極１７は、カバレッジが良好なＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｐｏｓｉｔｉｏｎ）ｙａＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などを用いて形成する。
【００３７】
次に、ＳｉＮ膜１８を除去する。これにより、図１に示す電界効果型トランジスタ１が得られる。なお、コンタクト及び配線を形成する工程は、従来と同様であるため説明を省略する。
【００３８】
続いて、図９を用いてチャネル長の詳細を説明する。図９は、図５（ｂ）の開口部２０を拡大した図である。
フォトレジスト１９で決定される線幅、つまりフォトレジスト１９の開口の幅をＬＰＲ、チャネル長をＬＣＨＮ、ＳｉＮ膜の開口部２０のテーパ角をα（°）とすると、以下の式（１）が成り立つ。
ＬＣＨＮ＝ＬＰＲ−２×（ＳｉＮ膜１８の膜厚／ｔａｎα） ・・・（１）
【００３９】
このように、ＳｉＮ膜１８にテーパ形状の開口部２０を形成することで、チャネル長ＬＣＨＮをフォトレジスト１９で決まる線幅ＬＰＲより微細化することができる。例えば、ＳｉＮ膜１８の膜厚が１００ｎｍ、テーパ角αが８０°の時、チャネル長ＬＣＨＮを１０ｎｍにするためには、フォトレジスト１９で決まる線幅ＬＰＲを４３．３ｎｍまで大きくすることができる。つまり、フォトレジスト１９の開口が大きくてもチャネル長ＬＣＨＮをより微細化することができる。
【００４０】
以上のように、第１の実施形態に係る電界効果型トランジスタによると、ゲート電極１７の一部を凸部１７１とすることで、フィン領域１３と接するゲート電極１７を微細化することができる。
【００４１】
また、ゲート電極１７を形成する場合に、フィン領域１３がＳｉＮ膜１８で覆われているため、フィン領域１３はエッチングダメージを受けにくく、エッチングダメージによる電流リークや界面準位の増加を抑制することができる。また、例えばフィン領域１３の断線等のフィン領域１３のパターン破壊を抑制することができる。また、フィン領域１３は、ゲート電極１７と接する第１のワイヤ部１３１の径が第２のワイヤ部１３２より細くなっている。言い換えると、Ｎａｎｏｗｉｒｅ構造におけるフィン領域１３は、ワイヤ部の線方向の一部に、第２のワイヤ部１３２に対する縮径部分である第１のワイヤ部１３１を有する。これにより、フィン領域１３の極限まで細線化される部分が少なくなり、フィン領域１３のパターン破壊を抑制することができる。
【００４２】
なお、本実施形態では、ゲート電極１７を形成後、ＳｉＮ膜１８を除去しているが、ＳｉＮ膜１８は除去せずに残してもよい。ＳｉＮ膜１８を残す場合、上述したようにＳｉＮ膜１８の膜ストレスを制御することでチャネル領域にストレスを印加し、キャリアの高移動度化を実現できる。
【００４３】
（変形例１）
上述した実施形態では、ＳｉＮ膜１８に開口部２０を設ける方法としてフォトレジスト・ドライエッチングを用いたが、低温酸化膜によるレジストシュリンクを用いてもよい。低温酸化膜によるレジストシュリンクを用いる場合について、図１０を用いて説明する。
【００４４】
図１０（ａ）に示すフォトレジスト１９をＳｉＮ膜１８上に形成する工程は、図５と同じである。本変形例では、フォトレジスト１９の上にさらに酸化膜２１を低温で形成する（図１０（ｂ））。次に、酸化膜２１をエッチバックすることにより、フォトレジスト１９の開口より狭い開口部２２を形成する（図１０（ｃ））。
【００４５】
フォトレジスト１９と酸化膜２１をマスクとしてＳｉＮ膜１８をドライエッチングすることで、開口部２０をＳｉＮ膜１８に形成する（図１０（ｄ））。図１０（ｂ）、（ｃ）に示すようにフィン領域１３直下のフォトレジスト１９は露光できないため、絶縁膜１１上のフォトレジスト１９には開口がない。従って、酸化膜２１も成膜されず、開口部２２も形成されないが、上述したように、ドライエッチング時のサイドエッチングにより、フィン領域１３直下のＳｉＮ膜１８にも開口部２０が形成される。
【００４６】
本変形例のＳｉＮ膜１８の開口部２０は、テーパ形状を有していないが、酸化膜２１を用いることで、フォトレジスト１９の開口より狭い開口部２０をＳｉＮ膜１８に形成することができる。
【００４７】
（第２実施形態）
続いて、本発明の第２実施形態に係る電界効果型トランジスタ２を説明する。本実施形態に係る電界効果型トランジスタ２は、Ｆｉｎ構造である点で、Ｎａｎｏｗｉｒｅ構造の第１実施形態と異なる。第１実施形態と同じ構成には同一符号を付し説明を省略する。
図１１（ａ）は、本実施形態に係る電界効果型トランジスタ２の平面図である。図１１（ｂ）は、同図（ａ）のＡ−Ａ’における電界効果型トランジスタ２の断面図であり、図１１（ｃ）は、同図（ａ）のＢ−Ｂ’における電界効果型トランジスタ２の断面図である。
【００４８】
電界効果型トランジスタ２は、シリコン基板２３と、シリコン基板２３上に形成されるＳＯＩ層２４とを有する。ＳＯＩ層２４は、フィン領域２５とこのフィン領域２５の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有する半導体層である。
電界効果型トランジスタ２は、フィン領域２５の少なくとも２面の一部とゲート絶縁膜１６を介して接する凸部１７２を有するゲート電極１７を有している。凸部１７２は、ＳＯＩ基板２４側となる下側に向けて先細に形成されて突出する部分である。
【００４９】
電界効果型トランジスタ２は、Ｆｉｎ構造であるため、上述したように少なくとも２方向から電界が印加される。従って、ゲート電極１７は、フィン領域２５に対して、少なくとも電界が印加される２面とゲート絶縁膜１６を介して接する。本実施形態では、ゲート電極１７は、フィン領域２５に対して、ゲート絶縁膜１６を介して、フィン領域２５がシリコン基板２３と接する下面以外の３面と接する。
【００５０】
本実施形態では、ゲート電極１７は、凸部１７２でフィン領域２５と接するため、フィン領域２５の一部、即ちソース領域１４とドレイン領域１５との間の幅よりも狭い幅でフィン領域２５と接する。つまり、上記のとおり先細に形成される凸部１７２の先端は、ＳＯＩ層２４におけるソース領域１４とドレイン領域１５との間の寸法よりも小さい寸法を有する。すなわち、ゲート電極１７の凸部１７２は、フィン領域１３と接する第１の面の幅Ｌ１が、第１の面と対向する第２の面の幅Ｌ２より狭い（Ｌ１＜Ｌ２）テーパ形状を有する。ゲート電極１７は、凸部１７２により、ＳＯＩ層２４に対して、ソース領域１４とドレイン領域１５との間の領域であるフィン領域２５の一部に接触する。
【００５１】
次に、図１２〜図１４を用いて電界効果型トランジスタ２の製造方法について説明する。図１２〜図１４の各図の（ａ）は、電界効果型トランジスタ１の製造過程の平面図である。図１２〜図１４の各図の（ｂ）は、図１１（ａ）のＡ−Ａ’位置に対応する位置における断面図である。図１２〜図１４の各図の（ｃ）は、図１１（ａ）のＢ−Ｂ’位置に対応する位置における断面図である。
【００５２】
図１２に示すように、シリコン基板２３上に矩形のフィン領域２５と、このフィン領域２５の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有するＳＯＩ層２４をフォトリソグラフィ／ドライエッチング技術を用いて形成する。
【００５３】
図１３に示すように、フィン領域２５上にＳｉＮ膜１８を成膜する。次に、開口を有するフォトレジスト１９をＳｉＮ膜１８上に形成する。フォトレジスト１９をマスクとしてＳｉＮ膜１８をドライエッチングし、フィン領域２５の少なくとも２面の一部が露出するように開口部２０を形成する。開口部２０は、第１実施形態と同様にテーパ形状を有する。
【００５４】
フォトレジスト１９を除去後、ゲート絶縁膜１６及びゲート電極１７を形成する。ＳｉＮ膜１８にテーパ形状を有する開口部２０が形成されているため、ゲート電極１７には、開口部２０の形状に対応して、テーパ形状の凸部１７２が形成される。ゲート電極１７形成後にＳｉＮ膜１８を除去することで、図１１に示す電界効果型トランジスタ１が得られる。
【００５５】
以上のように、第２の実施形態に係る電界効果型トランジスタによると、ゲート電極１７の一部を凸部１７２とすることで、Ｆｉｎ構造の電界効果型トランジスタであっても、フィン領域２５と接するゲート電極１７を微細化することができる。
【００５６】
なお、本実施形態では、ゲート電極１７を形成後、ＳｉＮ膜１８を除去しているが、ＳｉＮ膜１８は除去せずに残してもよい。ＳｉＮ膜１８を残す場合、ＳｉＮ膜１８の膜ストレスを制御することでチャネル領域にストレスを印加し、キャリアの高移動度化を実現できる。
【００５７】
また、図１１では、電界効果型トランジスタ２の基板をシリコン基板２３としたが、ＳＯＩ基板としてもよい。この場合、ＳＯＩ基板と、ＳＯＩ層との間には絶縁膜が形成される。
【００５８】
（第３実施形態）
第３実施形態では、電界効果型トランジスタ１の応用例を説明する。図１５は、電界効果型トランジスタ１を用いた固体撮像装置１００を示す図である。図１５に示す固体撮像装置１００は、シリコンで構成される基板１１１と、基板１１１上に配列された複数の画素１１２を有する画素部１１３と、垂直駆動回路１１４と、カラム信号処理回路１１５と、水平駆動回路１１６と、出力回路１１７と、制御回路１１８と、を備える。垂直駆動回路１１４、カラム信号処理回路１１５、水平駆動回路１１６、出力回路１１７、制御回路１１８等、画素部１１３を除く回路をまとめて周辺回路とも称する。画素部１１３は、入射光を受光し光電変換によって信号電荷を生成する。周辺回路は、画素部１１３が生成した信号電荷を出力する。
【００５９】
画素部１１３は、２次元アレイ状に規則的に複数配置された画素１１２を有する。画素部１１３は、実際に入射光を受光し光電変換によって生成された信号電荷を増幅してカラム信号処理回路１１５に読み出す有効画素領域と、黒レベルの基準になる光学的黒を出力するための黒基準画素領域（図示せず）とで構成される。黒基準画素領域は、通常有効画素領域の外周部に形成される。
【００６０】
画素１１２は、例えばフォトダイオードである光電変換素子（図示せず）と、複数の画素トランジスタ（図示せず）で構成される。画素１１２は、基板１１上に２次元アレイ状に規則的に複数配置される。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、選択トランジスタ、アンプトランジスタで構成される４つのトランジスタであっても、選択トランジスタを除いた３つのトランジスタであってもよい。このトランジスタとして、図１に示すＮａｎｏｗｉｒｅ構造の電界効果型トランジスタ１を用いる。
【００６１】
制御回路１１８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路１１４、カラム信号処理回路１１５、及び水平駆動回路１１６の動作の基準となるクロック信号や制御信号を生成する。制御回路１１８は、クロック信号や制御信号を用いて垂直駆動回路１１４、カラム信号処理回路１１５、及び水平駆動回路１１６を制御する。
【００６２】
垂直駆動回路１１４は、例えばシフトレジスタで構成され、画素１１２を行単位で順次垂直方向に選択走査する。垂直駆動回路１１４は、画素１１２の光電変換素子での受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線１１９を通してカラム信号処理回路１１５に供給する。
【００６３】
カラム信号処理回路１１５は、例えば画素１１２の列毎に配置されており、１行分の画素１１２から出力される信号を画素列毎に黒基準画素領域からの信号によって、ノイズ除去や信号増幅などの信号処理を行う。カラム信号処理回路１１５の出力段には、図示しない水平選択スイッチが水平信号線１２０との間に設けられている。
【００６４】
水平駆動回路１１６は、例えばシフトレジスタで構成される。水平駆動回路１１６は、水平走査パルスを順次出力することで、カラム信号処理回路１１５の各々を順番に選択し、各カラム信号処理回路１１５から画素信号を水平信号線１２０に出力させる。
【００６５】
出力回路１１７は、水平信号線１２０を介して、各カラム信号処理回路１１５から順次供給される画素信号に対し信号処理を施して図示しない外部装置に出力する。
【００６６】
周辺回路の少なくとも一部が有するトランジスタ、例えば水平選択スイッチや水平駆動回路１１６が有するトランジスタとして図１に示すＮａｎｏｗｉｒｅ構造の電界効果型トランジスタ１を用いる。
【００６７】
これにより、本実施形態に係る固体撮像装置１００は、図１に示す電界効果型トランジスタ１で回路が構成されているため、ゲート電極の微細化が可能な電界効果型トランジスタで回路を構成でき、電界効果型トランジスタの電流制御性等を向上させることができる。これにより固体撮像装置１００の性能を向上させることができる。
【００６８】
固体撮像装置１００としてＣＭＯＳ型の固体撮像装置を例に説明したが、ＣＣＤ型の固体撮像装置であっても図１に示す電界効果型トランジスタ１で回路を用いることができることは言うまでもない。
【００６９】
また、固体撮像装置１００に第１実施形態に係る電界効果型トランジスタ１を搭載する例を示したが、固体撮像装置１００に変形例１、第２実施形態に係る電界効果型トランジスタを用いてもよい。
【００７０】
（第４実施形態）
次に、図１６を用いて、本発明の第４実施形態では、固体撮像装置１００の応用例を説明する。図１６は、固体撮像装置１００を電子機器４００に応用した例を示す。電子機器４００としては、例えばデジタルカメラや、携帯電話機等のカメラ、スキャナ、監視カメラ等が挙げられるが、ここでは電子機器４００がデジタルカメラである場合について説明する。
【００７１】
本実施形態に係る電子機器４００は、固体撮像装置１００と、光学レンズ２１０と、シャッタ装置２１１と、駆動回路２１２と、信号処理回路２１３とを有する。
【００７２】
光学レンズ２１０は、被写体からの像光（入射光）を固体撮像装置１００の撮像面上に結像させる。これにより固体撮像装置１００内に一定期間信号電荷が蓄積される。
シャッタ装置２１１は、固体撮像装置１００への光照射期間及び遮光期間を制御する。駆動回路２１２は、固体撮像装置１００の転送動作およびシャッタ装置２１１のシャッタ動作を制御する駆動信号を供給する。
【００７３】
固体撮像装置１００は、駆動信号に基づき光電変換素子ＰＤに蓄積された信号電荷を電気信号として出力する。
信号処理回路２１３は、各種の信号処理を行う。信号処理回路２１３は、固体撮像装置１００が出力する電気信号に対して信号処理を施して映像信号を生成し、逗子市内メモリなどの記憶媒体やモニタ等に出力する。
【００７４】
以上のように、本実施形態に係る電子機器４００は、第１実施形態に係る固体撮像装置１００を搭載しているため、光感度を向上させることができ、映像信号の画質を向上させることができる。
【００７５】
ここでは、電子機器４００に第３実施形態に係る固体撮像装置１００を搭載する例を示したが、変形例１、第２実施形態に係る電界効果型トランジスタを有する固体撮像装置を搭載してもよい。
【００７６】
また、固体撮像装置１００が電界効果型トランジスタ１を備える例を説明したが、電子機器４００のその他の回路、例えば信号処理回路２１３等が第１、第２実施形態、変形例１に係る電界効果型トランジスタを有していてもよい。
【００７７】
最後に、上述した各実施形態の説明は本発明の一例であり、本発明は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【符号の説明】
【００７８】
１０ ＳＯＩ基板
１１ 絶縁膜
１２ ＳＯＩ層
１３ フィン領域
１４ ソース領域
１５ ドレイン領域
１６ ゲート絶縁膜
１７ ゲート電極
１１１ 基板
１１３ 画素部
１１４ 垂直駆動回路
１１６ 水平駆動回路
１１８ 制御回路
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、
前記フィン領域の少なくとも２面の一部と接する凸部を有するゲート電極と、
を備える電界効果型トランジスタ。
【請求項２】
前記ゲート電極の凸部は、前記フィン領域の周囲を取り囲むように、前記フィン領域の一部とゲート絶縁膜を介して接し、
前記フィン領域は、前記ゲート電極の凸部と接する第１のワイヤ部、および前記ゲート電極の凸部と接しない第２のワイヤ部を含むナノワイヤ構造を有し、前記第１のワイヤ部の径が前記第２のワイヤ部の径より小さい
請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ゲート電極の凸部は、前記フィン領域に接する第一の面の幅が該第一の面と対向する第二の面の幅より狭いテーパ形状を有する請求項１又は請求項２に記載の電界効果型トランジスタ。
【請求項４】
基板上にフィン領域と、該フィン領域の両端にそれぞれ形成されるソース領域及びドレイン領域とを有する半導体層を形成する工程と、
前記フィン領域の少なくとも２面に接するように、前記半導体層とのエッチング選択比がある膜を形成する工程と、
前記膜の前記フィン領域の少なくとも２面の一部が露出するように開口部を形成する工程と、
前記膜を介して前記フィン領域と接するようにゲート電極を形成する工程と、
を備える電界効果型トランジスタの製造方法。
【請求項５】
前記半導体層を形成後、前記フィン領域の周囲が露出するように、前記フィン領域と接する基板をエッチングにより除去する工程と、
前記開口部を有する前記膜をマスクとして前記フィン領域の周囲の一部をエッチングする工程と、
をさらに備え、
前記膜を形成する工程は、前記フィン領域の露出している面と接するように前記膜を形成し、
前記開口部は、前記フィン領域の周囲の一部が露出するように形成される
請求項４に記載の電界効果型トランジスタの製造方法。
【請求項６】
前記開口部は、前記フィン領域に接する第１の面の幅が該第１の面と対向する第２の面の幅より狭いテーパ形状を有する請求項４又は請求項５に記載の電界効果型トランジスタの製造方法。
【請求項７】
前記膜を除去する工程をさらに有することを特徴とする請求項４乃至請求項６に記載の電界効果型トランジスタの製造方法。
【請求項８】
入射光を受光し光電変換によって信号電荷を生成する画素部と、
前記信号電荷を出力する周辺回路と、を備え、
前記画素部および前記周辺回路の少なくともいずれか一方が
基板と、
前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、
前記フィン領域の少なくとも２面の一部と接する凸部を有するゲート電極と、
を備える電界効果型トランジスタを有する固体撮像装置。
【請求項９】
入射光を受光し光電変換によって信号電荷を生成する画素部と、
前記信号電荷を出力する周辺回路と、を備え、
前記画素部および前記周辺回路の少なくともいずれか一方が
基板と、
前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、
前記フィン領域の少なくとも２面の一部と接する凸部を有するゲート電極と、
を備える電界効果型トランジスタを有する固体撮像装置と、
前記光電変換部に前記入射光を導く光学レンズと、
前記電気信号を処理する信号処理回路と、
を備える電子機器。
【請求項１】
基板と、
前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、
前記フィン領域の少なくとも２面の一部と接する凸部を有するゲート電極と、
を備える電界効果型トランジスタ。
【請求項２】
前記ゲート電極の凸部は、前記フィン領域の周囲を取り囲むように、前記フィン領域の一部とゲート絶縁膜を介して接し、
前記フィン領域は、前記ゲート電極の凸部と接する第１のワイヤ部、および前記ゲート電極の凸部と接しない第２のワイヤ部を含むナノワイヤ構造を有し、前記第１のワイヤ部の径が前記第２のワイヤ部の径より小さい
請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ゲート電極の凸部は、前記フィン領域に接する第一の面の幅が該第一の面と対向する第二の面の幅より狭いテーパ形状を有する請求項１又は請求項２に記載の電界効果型トランジスタ。
【請求項４】
基板上にフィン領域と、該フィン領域の両端にそれぞれ形成されるソース領域及びドレイン領域とを有する半導体層を形成する工程と、
前記フィン領域の少なくとも２面に接するように、前記半導体層とのエッチング選択比がある膜を形成する工程と、
前記膜の前記フィン領域の少なくとも２面の一部が露出するように開口部を形成する工程と、
前記膜を介して前記フィン領域と接するようにゲート電極を形成する工程と、
を備える電界効果型トランジスタの製造方法。
【請求項５】
前記半導体層を形成後、前記フィン領域の周囲が露出するように、前記フィン領域と接する基板をエッチングにより除去する工程と、
前記開口部を有する前記膜をマスクとして前記フィン領域の周囲の一部をエッチングする工程と、
をさらに備え、
前記膜を形成する工程は、前記フィン領域の露出している面と接するように前記膜を形成し、
前記開口部は、前記フィン領域の周囲の一部が露出するように形成される
請求項４に記載の電界効果型トランジスタの製造方法。
【請求項６】
前記開口部は、前記フィン領域に接する第１の面の幅が該第１の面と対向する第２の面の幅より狭いテーパ形状を有する請求項４又は請求項５に記載の電界効果型トランジスタの製造方法。
【請求項７】
前記膜を除去する工程をさらに有することを特徴とする請求項４乃至請求項６に記載の電界効果型トランジスタの製造方法。
【請求項８】
入射光を受光し光電変換によって信号電荷を生成する画素部と、
前記信号電荷を出力する周辺回路と、を備え、
前記画素部および前記周辺回路の少なくともいずれか一方が
基板と、
前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、
前記フィン領域の少なくとも２面の一部と接する凸部を有するゲート電極と、
を備える電界効果型トランジスタを有する固体撮像装置。
【請求項９】
入射光を受光し光電変換によって信号電荷を生成する画素部と、
前記信号電荷を出力する周辺回路と、を備え、
前記画素部および前記周辺回路の少なくともいずれか一方が
基板と、
前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、
前記フィン領域の少なくとも２面の一部と接する凸部を有するゲート電極と、
を備える電界効果型トランジスタを有する固体撮像装置と、
前記光電変換部に前記入射光を導く光学レンズと、
前記電気信号を処理する信号処理回路と、
を備える電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１９１０６０（Ｐ２０１２−１９１０６０Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５４４６７（Ｐ２０１１−５４４６７）
【出願日】平成２３年３月１１日（２０１１．３．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１１日（２０１１．３．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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