電界効果型トランジスタの製造方法
【課題】電界効果型トランジスタの活性層に好適に用いられる非晶質酸化物の製造方法を提供する。
【解決手段】基板１上に、非晶質酸化物層２を形成する前に、基板１表面にオゾン雰囲気中で紫外線を照射したり、基板１表面にプラズマを照射したり、あるいは基板１表面を過酸化水素を含有する薬液により洗浄する。または、非晶質酸化物層２を形成する工程をオゾンガス、窒素酸化物ガス等の少なくともいずれかを含む雰囲気中で行う。または、基板１上に、非晶質酸化物層２を形成する後に、非晶質酸化物層２の成膜温度よりも高い温度で熱処理する工程を含む。
【解決手段】基板１上に、非晶質酸化物層２を形成する前に、基板１表面にオゾン雰囲気中で紫外線を照射したり、基板１表面にプラズマを照射したり、あるいは基板１表面を過酸化水素を含有する薬液により洗浄する。または、非晶質酸化物層２を形成する工程をオゾンガス、窒素酸化物ガス等の少なくともいずれかを含む雰囲気中で行う。または、基板１上に、非晶質酸化物層２を形成する後に、非晶質酸化物層２の成膜温度よりも高い温度で熱処理する工程を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、液晶やエレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。
【０００３】
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）のアクティブマトリクス回路により駆動されている。
【０００４】
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
【０００５】
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
【０００６】
そこで、低温での成膜が可能な、たとえばＺｎＯを材料とした酸化物半導体薄膜を用いるＴＦＴの開発が活発に行われている（特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２９８０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者らの知見によれば、ZｎOは一般に安定なアモルファス相を形成することができず、殆どのZnOは多結晶相を呈するために、多結晶粒子間の界面でキャリアは散乱され、結果として電子移動度を大きくすることができないことが判明した。
即ち、電界効果型トランジスタの活性層に好適に用いられる非晶質酸化物の製造方法が模索されていた。
【０００９】
本発明は、上記背景に鑑み、新規な電界効果型トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以下、具体的に本発明について説明する。
【００１１】
本発明に係る電界効果型トランジスタの製造方法は、
基板を用意する第１の工程、及び
該基板上に非晶質酸化物を含み構成される活性層を成膜する第２の工程を備え、該非晶質酸化物は、Ｉｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、且つ
該第２の工程を、成膜温度が７０℃以上で行うと共に、製造された該電界効果型トランジスタは、前記非晶質酸化物の電子キャリア濃度は１０18／ｃｍ３未満であり、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ２／（Ｖ・秒）超であることを特徴とする。
【００１２】
なお、成膜温度の下限は、適宜設定できるが、基板の熱変形温度より低いことが好ましい。
【００１３】
ここで、熱変形温度とは例えば１００℃以上２００℃以下である。従って、前記成膜温度は、好適には、７０℃以上２００℃以下である。
【００１４】
なお、本発明において、第1の工程と第２の工程間に、別な工程が含まれていてもよい。本発明において、基板上に非晶質酸化物を成膜するとは、該基板に直接成膜する場合は勿論、他の層を介して、該基板上に非晶質酸化物を成膜する場合をも含む。
【００１５】
本発明により、非晶質酸化物を有する新規な電界効果型のトランジスタの製造方法が提
供される。
【図面の簡単な説明】
【００１６】
【図１】パルスレーザー蒸着法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電子キャリア濃度と成膜中の酸素分圧の関係を示すグラフである。
【図２】アルゴンガスを用いたスパッタ法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電気伝導度と成膜中の酸素分圧の関係を示すグラフである。
【図３】パルスレーザー蒸着法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電子キャリアの数と電子移動度の関係を示すグラフである。
【図４】酸素分圧０．８Ｐａの雰囲気でパルスレーザー蒸着法で成膜したＩｎＧａＯ３（Ｚｎ１−ｘＭｇｘＯ）のｘの値に対する電気伝導度、キャリア濃度、電子移動度 の変化を示すグラフである。
【図５】トップゲート型MISFET素子構造を示す模式図である。
【図６】トップゲート型MISFET素子の電流−電圧特性を示すグラフである。
【図７】第３の本発明を説明するための概念図である。
【図８】ＰＬＤ法により成膜を行うための装置の模式図である。
【図９】スパッタ法により成膜を行うための装置の模式図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１８】
以下では、まず第１から第３の実施形態において、上記第１から第３の本発明について説明する。
【００１９】
その後、本発明に係る非晶質酸化物について、各実施形態に共通する事項について述べる。
（第１の実施形態：成膜前から成膜後）
１−Ａ 本実施形態に係る電界効果型トランジスタの製造方法は、基板を用意した後、該基板上に非晶質酸化物を含み構成される活性層を形成する前に、下記のいずれかの工程を行うことを特徴とする。
該工程とは、該基板表面にオゾン雰囲気中で紫外線を照射する工程、あるいは
該基板表面にプラズマを照射する工程、あるいは
該基板表面を、過酸化水素を含有する薬液により洗浄する工程、あるいは
シリコンと酸素を含む膜をコーティングする工程のことである。
【００２０】
上記した基板の表面処理工程により、該基板表面に付着していた不純物が除去され、基板表面が清浄化される。
【００２１】
上記工程により、ＴＦＴ（薄膜トランジスタ）などの電界効果型トランジスタを構成する膜中への不純物拡散による性能劣化を低減させることができる。
また、付着物を基板表面から取り除くことにより、基板とトランジスタを構成する膜との密着性向上させることも可能である。
【００２２】
１−Ｂ また、本発明に係る電界効果型トランジスタの製造方法は、
成膜用の基板を用意した後、所定の雰囲気中で、非晶質酸化物を成膜することを特徴とする。
【００２３】
当該所定の雰囲気とは、オゾンガス、窒素酸化物ガス、酸素含有ラジカル、原子状酸素、酸素イオン、酸素ラジカルの少なくともいずれかを含む雰囲気である。
【００２４】
なお、前記オゾンガスや窒素酸化物ガスや酸素含有ラジカルや酸素ラジカルは、成膜チャンバーの外部から該成膜チャンバー内に導入することができる。
【００２５】
また、酸素含有プラズマを前記基板に照射することで、該成膜チャンバー内に原子状酸素や酸素イオンや酸素ラジカルを生じさせることができる。
【００２６】
上記オゾンガス等は、分子状態の酸素よりも酸化力が強いため、酸素欠損が少ない非晶質酸化物を得ようとする場合には好適である。
【００２７】
なお、前記非晶質酸化物を電界効果型トランジスタの活性層として使用する場合には、上記本発明により、不要な酸素欠陥を少なくできるので、欠陥準位形成によるトランジスタ特性劣化を抑制することが可能となる。
【００２８】
また、本発明において前記非晶質酸化物を絶縁層として使用する場合も包含する。そして、上記方法により当該絶縁層を形成すれば、その絶縁性が向上する、という効果が得られる。
【００２９】
なお、本発明は、非晶質酸化物の成膜時に、上記の雰囲気に加え、酸素分子を含む場合をも包含するものである。
【００３０】
１−Ｃ また、本発明は、基板を用意し（第１の工程）、その基板上に非晶質酸化物を含み構成される活性層を形成する第２の工程後に、
下記の後処理工程の少なくとも一つの工程（後処理工程）を行なうことを特徴とする。
該後処理工程とは、
該第２の工程における該活性層の成膜温度よりも高い温度で熱処理する熱処理工程、あるいは
該活性層を備えている該基板に酸素含有プラズマを照射する工程である。
【００３１】
成膜温度とは、例えば室温である。具体的には、０℃から４０℃の範囲である。
前記活性層の成膜時には、室温で成膜を行う場合のように、意図的に基板を加熱しないで成膜を行う場合がある。
【００３２】
前記熱処理工程は、前記非晶質酸化物形成後であれば適宜行うことができる。
勿論、基板上にゲート絶縁膜形成後、あるいはドレイン電極やソース電極やゲート電極など電極膜を形成した後に前記熱処理工程を行ってもよい。
【００３３】
特に、前記電極膜として酸化物を用いる場合は、当該電極膜形成後に熱処理工程を行うことが好ましい。
【００３４】
なお、前記熱処理工程時には、オゾンを含む雰囲気や、窒素酸化物ガスを含む雰囲気や、水蒸気を含む雰囲気や、酸素ラジカルを含む雰囲気などで行うことができる。
【００３５】
熱処理工程における温度は、例えば室温より高く、６００℃以下の温度である。好ましくは、２００℃以下である。ＰＥＴ（ポリエチレンテレフタラート）などの可撓性基板を用いている場合には、２００℃以下、好ましくは１００℃以下、より好ましくは５０℃以下である。
【００３６】
これにより、不要な酸素欠陥を少なくし、欠陥準位形成によるトランジスタ特性劣化を低減できる。
【００３７】
また、基板上に酸化物よりなる絶縁膜を有する場合には、その絶縁性を向上させ得る。
【００３８】
また、酸素含有プラズマ照射を行う工程は、前記非晶質酸化物形成後であれば適宜行うことができる。
【００３９】
具体的には、前記非晶質酸化物の活性層を成膜後や、ゲート絶縁膜に酸化物を用いた場合のゲート絶縁膜成膜後、ドレイン電極やソース電極やゲート電極の電極膜に酸化物を用いた場合の電極膜成膜後である。
【００４０】
なお、プラズマを照射する際は、基板を加熱しながら行うことも可能である。
【００４１】
このようなプラズマ照射により、不要な酸素欠陥を少なくし、欠陥準位形成によるトランジスタ特性劣化を抑制できる。また、基板上に絶縁膜を有する場合は、絶縁性が向上しる。
【００４２】
なお、前記第２の工程後に、ＴＦＴなどの電界効果型トランジスタを構成するために形成されている膜をパターニングすることもできる。
【００４３】
具体的には、前記パターニングのためのマスク層を堆積させる。または、前記膜を成膜後に、レジストの塗布とリソグラフィ工程を経た後にエッチングを行うこともできる。
【００４４】
こうすることで、ＴＦＴ素子形成時の工程数を減少させることができ、素子間の特性ばらつきの少ない回路、装置が得られる。
（第２の実施形態：成膜方法）
本実施形態に係る電界効果型トランジスタの製造方法は、
基板を用意し（第１の工程）、その後、該基板上に非晶質酸化物を含み構成される活性層を形成する第２の工程時において、該第２の工程を、
抵抗加熱蒸着法、あるいは
電子ビーム蒸着法、あるいは
化学気相成長法、あるいは
ラインビームレーザー蒸着法、あるいは
電気析出法により行うことを特徴とする。
【００４５】
また、本発明は、基板を用意し、その後、該基板上に電界効果型トランジスタのアモルファス酸化物活性層、ソース電極、ドレイン電極、ゲート絶縁膜、及びゲート電極のうちの、少なくとも１つを形成する際に、前述した、抵抗加熱蒸着法、または電子ビーム蒸着法、または化学気相成長法、またはラインビームレーザー蒸着法、または電気析出法により形成することをも包含する。
【００４６】
これにより、通常のパルスレーザー蒸着法と同等あるいはそれ以上の品質の活性層あるいは電極膜あるいは絶縁膜を得ることができる。また、本実施形態に係る発明によれば、スパッタ法と同程度あるいはそれ以上の面積の基板上に前述した非晶質酸化物を堆積できる。
【００４７】
なお、上記製造方法により非晶質酸化物を成膜する場合の酸素に関する条件（例えば、酸素分圧）は、成膜のために使用する装置にもよるが、例えば以下の範囲で設定できる。
【００４８】
抵抗加熱蒸着法や電子ビーム蒸着法では、酸素分圧あるいは全圧が、１０-3から10Paの
範囲で設定する。
【００４９】
化学気相成長法の場合は、チャンバー内の全圧の半分を例えば、酸素分圧とする。
【００５０】
ラインビームレーザー蒸着法の場合は、酸素分圧の範囲は、例えば４．５Ｐａから６．５Ｐａ未満である。
【００５１】
このラインビームレーザー蒸着法とは、後述するパルスレーザー蒸着法（ＰＬＤ法）に用いるレーザーを用い、それに、ライン光学系を付加して発生させる、所定の幅を有するレーザーラインビームを用いて蒸着する方法である。
（第３の実施形態：基板温度）
本実施形態に係る電界効果型トランジスタの製造方法は、基板を用意し（第１の工程）、
該基板上に非晶質酸化物を含み構成される活性層を成膜する第２の工程の際に、成膜温度を７０℃以上にして行うことを特徴とする。
【００５２】
ここで、成膜温度とは、例えば基板の温度、あるいは基板の最表面（膜が成長している面）の温度、基板付近の温度、あるいは各成膜装置に取り付けられているチャンバー内温度計が示す温度である。
【００５３】
従って、雰囲気温度を室温にして成膜している場合（例えば、ヒータなどにより、特に加熱することなく成膜する場合）であっても、基板自体の温度や基板の最表面の温度が、結果的に７０℃以上になっている場合は、本実施形態に係る発明の範囲内である。
【００５４】
前記成膜温度（例えば、基板温度）の下限は適宜設定できるが、例えば基板の熱変形温度より低くすることが好ましい。
【００５５】
熱変形温度とは、基板にも依存するが、例えば１００℃以上２００℃以下である。
【００５６】
成膜時の成膜温度（例えば基板温度）を７０℃以上にすることで、非晶質酸化物膜を形成後のプロセスにおける、当該膜の特性ばらつきが生じにくくなり、最終的には素子特性のばらつきが小さくなる。ここで素子特性としては、前記非晶質酸化物を用いて、トランジスタを作製した場合における、電子移動度、オンオフ比、ドレインソース間電圧、ゲート閾値電圧などがあげられる。
【００５７】
なお、７０℃以上にするのは、非晶質酸化物を用いてトランジスタを表示装置等のデバイスを形成する場合に、その後のプロセスにおいて、６０℃程度の加熱が行われたり、当該デバイスを使用時に６０℃程度になる場合があり得るからである。
【００５８】
さらに、高温動作時や高温環境保管後における、素子の安定性が向上する。その概念を図７を用いて示す。
【００５９】
図７（ａ）には、典型的な（60℃１０時間保管後の素子特性ばらつき）/（保管前の素子特性ばらつき）を縦軸にして、横軸に非晶質酸化物膜の成膜時の基板温度とした場合の関係を示している。70℃以上にすることで特性ばらつきが小さくなることがわかる。
【００６０】
好ましい基板温度の範囲は、成膜方法や成膜条件にも依存するが、たとえばスパッタ法の場合には高エネルギーの粒子が基板表面に照射されるため、比較的低めの温度でも良好であることから、スパッタ法は好ましい成膜方法である。
【００６１】
ここで、基板温度とは厳密には成膜時の基板表面の温度であるが、成膜時の温度を直接測定することが難しい場合には、成膜前の基板温度と成膜直後の基板温度の平均値とすることもできる。基板温度は放射温度計や熱電対など任意の温度計をもちいて測定することができる。
【００６２】
また、成膜温度（例えば、基板温度）が、基板の熱変形温度より低いことが好ましい。特に樹脂基板を用いる場合には、熱変形温度より高い温度で成膜する場合、膜はがれや膜破損が生じる場合がある。
【００６３】
すなわち作製歩留まりが下がる。図７（ｂ）には、歩留まりを縦軸にして、横軸に成膜時の基板温度として、両者の関係を示す概念図である。基板温度を、熱変形温度以上にすると歩留まりが下がることがわかる。
【００６４】
さらには、基板の熱変形温度が、１００℃以上２００℃以下である基板を用いることが、素子の安定性や基板の柔軟性の観点から好ましい。
【００６５】
どのような基板を用いるかにもよるが、本実施形態に係る発明における成膜温度（例えば、基板温度）を、７０℃以上２００℃以下にして成膜することが好ましい。より好ましくは、７０℃以上１００℃以下である。
【００６６】
また、基板の熱変形温度が１２０〜１５０℃程度の材料を用い、８０〜１００℃程度の基板温度で成膜することは、フレキシブルな基板上にTFTを作製する上で好ましい条件である。
【００６７】
典型的な樹脂基板の熱変形温度は、アクリル樹脂（ＰＭＭＡ）で７５℃程度、ＰＥＴで７０℃程度、ＰＣ（ポリカーボネイト）で１５０℃程度であるが、作成方法や混合物などによってさまざまなものがある。たとえばガラス繊維などで補強することで、ＰＥＴ系の材料も、熱変形温度が２００℃程度までを上昇させた材料もある。
【００６８】
ここで熱変形温度は、ＪＩＳ Ｋ７２０６の試験規格に沿って評価することができる。
【００６９】
なお、透明膜を形成する基板としては、ガラス基板、プラスチック基板又はプラスチックフィルムなどを用いることができる。プラスチックの種類としては、ポリエチレン・テレフタレート（ＰＥＴ）、ポリイミド、アクリル（ＰＭＭＡ）、エポキシ等からなる任意の樹脂を使用することができる。
【００７０】
なお、本実施形態における成膜方法は、上記第２の実施形態で説明した成膜方法に加え、例えば、パルスレーザー堆積法（ＰＬＤ法）やスパッタリング法（ＳＰ法）も含めた中から適宜選択される。
【００７１】
以下では、上記第１から第３の実施形態において、適用される非晶質酸化物について詳述する。
（非晶質酸化物）
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば２５℃であり、具体的には０℃から４０℃程度の範囲から適宜選択されるある温度である。なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、０℃から４０℃の範囲全てにおいて、１０１８／ｃｍ３未満を充足する必要はない。例えば、２５℃において、キャリア電子密度１０１８／ｃｍ３未満が実現されていればよい。また、電子キャリア濃度を更に下げ、１０１７／ｃｍ３以下、より好ましくは１０１６／ｃｍ３以下にするとノーマリーオフのＴＦＴが歩留まり良く得られる。
【００７２】
なお、１０１８／ｃｍ３未満とは、好ましくは１×１０１８／ｃｍ３未満であり、より好適には、１．０×１０１８／ｃｍ３未満である。
【００７３】
電子キャリア濃度の測定は、ホール効果測定により求めることが出来る。
【００７４】
なお、本発明において、アモルファス酸化物とは、Ｘ線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。
【００７５】
本発明のアモルファス酸化物における、電子キャリア濃度の下限値は、ＴＦＴのチャネル層として適用できれば特に限定されるものではない。下限値は、例えば、１０１２／ｃｍ３である。
【００７６】
従って、本発明においては、後述する各実施例のようにアモルファス酸化物の材料、組成比、製造条件などを制御して、例えば、電子キャリア濃度を、１０１２／ｃｍ３以上１０１８／ｃｍ３未満とする。より好ましくは１０１３／ｃｍ３以上１０１７／ｃｍ３以下、更には１０１５／ｃｍ３以上１０１６／ｃｍ３以下の範囲にすることが好ましいものである。
【００７７】
前記非晶質酸化物としては、ＩｎＺｎＧａ酸化物のほかにも、Ｉｎ酸化物、ＩｎｘＺｎ１−ｘ酸化物（0.2≦ｘ≦1）、ＩｎｘＳｎ１−ｘ酸化物（0.8≦ｘ≦1）、あるいはＩｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物（0.15≦ｘ≦1）から適宜選択できる。
【００７８】
なお、Ｉｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物は、Ｉｎｘ（ＺｎｙＳｎ１−ｙ）１−ｘ酸化物と記載することができ、ｙの範囲は１から０である。
【００７９】
なお、ＺｎとＳｎを含まないＩｎ酸化物の場合は、Ｉｎの一部をＧａに置換することもできる。即ち、ＩｎｘＧａ１−ｘ酸化物（０≦ｘ≦1）の場合である。
【００８０】
以下に、本発明者らが作製することに成功した電子キャリア濃度が１０１８／ｃｍ３未満の非晶質酸化物について詳述する。
【００８１】
上記酸化物とは、In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m(
mは６未満の自然数)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
【００８２】
また上記酸化物は、In-Ga-Zn-Ｍｇ-Oを含み構成され、結晶状態の組成がInGaO3(Zn1-xMｇxO)m (mは６未満の自然数、0<x≦1)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
【００８３】
なお、これらの酸化物で構成される膜において、電子移動度が１ｃｍ２／（Ｖ・秒）超になるように設計することも好ましい。
【００８４】
上記膜をチャネル層に用いれば、トランジスターオフ時のゲート電流が０．１マイクロアンペア未満のノーマリーオフで、オン・オフ比が１０３超のトランジスタ特性を実現できる。そして、可視光に対して、透明あるいは透光性を有し、フレキシブルなＴＦＴが実現される。
【００８５】
なお、上記膜は、伝導電子数の増加と共に、電子移動度が大きくなることを特徴とする。透明膜を形成する基板としては、ガラス基板、樹脂製プラスチック基板又はプラスチックフィルムなどを用いることができる。
【００８６】
上記非晶質酸化物膜をチャネル層に利用する際には、Ａｌ２Ｏ３，Ｙ２Ｏ３、又はＨｆＯ２の1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜に利用できる。
【００８７】
また、非晶質酸化物中に、電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で、成膜することも好ましい形態である。
【００８８】
本発明者らは、この半絶縁性酸化物アモルファス薄膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を見出した。そして、その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性が更に向上することを見出した。即ち、非晶質酸化物を利用して、ノーマリーオフ型のTFTを実現できることを見出した。
【００８９】
非晶質酸化物薄膜を膜トランジスタのチャネル層として用いると、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超にすることができる。
【００９０】
電子キャリア濃度が、１０１８／ｃｍ３未満、好ましくは、１０１６／ｃｍ３未満のときは、オフ時（ゲート電圧無印加時）のドレイン・ソース端子間の電流を、１０マイクロアンペア未満、好ましくは０．１マイクロアンペア未満にすることができる。
【００９１】
また、該膜を用いれば、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超の時は、ピンチオフ後の飽和電流を１０マイクロアンペア超にでき、オン・オフ比を１０３超とすることができる。
ＴＦＴでは、ピンチオフ状態では、ゲート端子に高電圧が印加され、チャネル中には高密度の電子が存在している。
【００９２】
したがって、本発明によれば、電子移動度が増加した分だけ、より飽和電流値を大きくすることができる。この結果、オン・オフ比の増大、飽和電流の増大、スイッチング速度の増大など、トランジスタ特性の向上が期待できる。
【００９３】
なお、通常の化合物中では、電子数が増大すると、電子間の衝突により、電子移動度は減少する。
【００９４】
なお、上記ＴＦＴの構造としては、半導体チャネル層の上にゲート絶縁膜とゲート端子を順に形成するスタガ（トップゲート）構造や、ゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造を用いることができる。
（第1の成膜法：PLD法）
結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表される非晶質酸化物薄膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、非晶質状態が安定に保たれるが、ｍの値が大きくなるにつれ、結晶化しやすくなる。すなわち、InGaO3に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。
【００９５】
したがって、非晶質ＴＦＴのチャネル層としては、ｍの値が６未満であることが好ましい。
【００９６】
成膜方法は、InGaO3(ZnO)m組成を有する多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタ法、パルスレーザー蒸着法が適している。さらに、量産性の観点から、スパッタ法が最も適している。
【００９７】
しかしながら、通常の条件で該非晶質膜を作製すると、多くの酸素欠損が生じ、これまで、電子キャリア濃度を１０１８／ｃｍ３未満、電気伝導度にして、１０Ｓ／ｃｍ以下にすることができなかった。そうした膜を用いた場合、ノーマリーオフのトランジスタを構成することができない。
【００９８】
本発明者らは、図８で示される装置により、パルスレーザー蒸着法で作製したIn-Ga-Zn-Oを作製した。
【００９９】
図８に示すようなＰＬＤ成膜装置を用いて、成膜を行った。
【０１００】
同図において、７０１はＲＰ（ロータリーポンプ）、７０２はＴＭＰ（ターボ分子ポンプ）、７０３は準備室、７０４はＲＨＥＥＤ用電子銃、７０５は基板を回転、上下移動するための基板保持手段、７０６はレーザー入射窓である。また、７０７は基板、７０８はターゲット、７０９はラジカル源、７１０はガス導入口、７１１はターゲットを回転、上下移動するためのターゲット保持手段、７１２はバイパスライン、７１３はメインライン、７１４はＴＭＰ（ターボ分子ポンプ）である。また、７１５はＲＰ（ロータリーポンプ）、７１６はチタンゲッターポンプ、７１７はシャッターである。また、図中７１８はＩＧ（イオン真空計）、７１９はＰＧ（ピラニ真空計）、７２０はＢＧ（バラトロン真空計）、７２１は成長室（チャンバー）である。
【０１０１】
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、SiO2ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させた。堆積前の
処理として、基板の超音波による脱脂洗浄を、アセトン,エタノール,超純水を用いて、
各5分間行った後、空気中100℃で乾燥させた。
【０１０２】
前記多結晶ターゲットには、InGaO3(ZnO)４焼結体ターゲット（サイズ20mmΦ5mmt）を用いた。これは、出発原料として、In2O3：Ga2O3：ZnO（各4N試薬）を湿式混合した後(溶媒：エタノール)、仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃：2h）を経て得られるものである。こうして作製したターゲットの電気伝導度は、90(S/cm)であった。
【０１０３】
成長室の到達真空を2×10-6(Pa)にして、成長中の酸素分圧を6.5(Pa)に制御して成膜を行った。
【０１０４】
チャンバー７２１内酸素分圧は６．５Pa、基板温度は25℃である。
【０１０５】
なお、ターゲット７０８と被成膜基板７０７間の距離は、30(mm)であり、入射窓７１６から入射されるＫｒＦエキシマレーザーのパワーは、１.5-3(mJ/cm２/pulse)の範囲である。また、パルス幅は、20(nsec)、繰り返し周波数は10(Hz)、そして照射スポット径は、1×1(mm角)とした。こうして、成膜レート7(nm/min)で成膜を行った。
【０１０６】
得られた薄膜について、薄膜のすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは認められなかったことから、作製したIn-Ga-Zn-O系薄膜はアモルファスであるといえる。
【０１０７】
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5nmであり、膜厚は約120nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn:Ga:Zn=0.98:1.02:4であった。
電気伝導度は、約10-２S/cm未満であった。電子キャリア濃度は約101６/cm3以下、電子移動度は約５cm2／（Ｖ・秒）と推定される。
【０１０８】
光吸収スペクトルの解析から、作製したアモルファス薄膜の禁制帯エネルギー幅は、約3eVと求まった。以上のことから、作製したIn-Ga-Zn-O系薄膜は、結晶のInGaO3(ZnO)４の組成に近いアモルファス相を呈しており、酸素欠損が少なく、電気伝導度が小さな透明な平坦薄膜であることが分かった。
【０１０９】
具体的に図１を用いて説明する。同図は、In-Ga-Zn-Oから構成され、結晶状態を仮定した時の組成がInGaO3(ZnO)m(mは６未満の数)で表される透明アモルファス酸化物薄膜を本実施例と同じ条件下で作成する場合の特性図である。この特性図は、酸素分圧を変化させた場合に、成膜された酸化物の電子キャリア濃度の変化を示したものである。
【０１１０】
本実施例と同じ条件下で酸素分圧を４．５Ｐａ超の高い雰囲気中で、成膜することにより、図１に示すように、電子キャリア濃度を１０１８／ｃｍ３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態で、ほぼ室温に維持されている。フレキシブルなプラスチックフィルムを基板として使用するには、基板温度は100℃未満に保つことが好ましい。
【０１１１】
酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができる。例えば、図１に示す様に、基板温度２５℃、酸素分圧５Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電子キャリア数を１０１６／ｃｍ３に低下させることができた。
【０１１２】
得られた薄膜は、図２に示す様に、電子移動度が１ｃｍ２／（Ｖ・秒）超であった。しかし、本実施例のパルスレーザー蒸着法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となる。
【０１１３】
従って、酸素分圧４．５Ｐａ超、望ましくは5Ｐａ超、６．５Ｐａ未満の雰囲気で、パルスレーザー蒸着法で、結晶状態における組成InGaO3(ZnO)m(mは６未満の数)で表される透明アモルファス酸化物薄膜を作製する。この透明アモルファス酸化物薄膜を用いれば、ノーマリーオフのトランジスタを構成することができる。
【０１１４】
また、該薄膜の電子移動度は、１ｃｍ２／Ｖ・秒超が得られ、オン・オフ比を１０３超に大きくすることができた。
【０１１５】
以上、説明したように、本実施例に示した条件下でＰＬＤ法によりＩｎＧａＺｎ酸化物の成膜を行う場合は、酸素分圧を４．５Ｐａ以上６．５Ｐａ未満になるように制御することが望ましい。
【０１１６】
なお、電子キャリア濃度を１０１８／ｃｍ３未満を実現するためには、酸素分圧の条件、成膜装置の構成や、成膜する材料や組成などに依存する。
【０１１７】
次に、上記装置における酸素分圧６．５Ｐａの条件で、アモルファス酸化物を作製し、図５に示すトップゲート型MISFET素子を作製した。具体的には、まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成した。
【０１１８】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜する。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０１１９】
MISFET素子の特性評価
図６に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。IDSはVDS=6V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS=4V印加時におけるゲート電圧VGSの閾値は約-0.5Vであった。また、VG=10V時には、IDS=1.0×10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。
【０１２０】
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
【０１２１】
本実施例によれば、電子キャリア濃度が小さく、したがって、電気抵抗が高く、かつ電子移動度が大きいチャネル層を有する薄膜トランジスタを実現できる。
【０１２２】
なお、上記したアモルファス酸化物は、電子キャリア濃度の増加と共に、電子移動度が増加し、さらに縮退伝導を示すという優れた特性を備えていた。
【０１２３】
本実施例では、ガラス基板上に薄膜トランジスタを作製したが、成膜自体が室温で行え
るので、プラスチック板やフィルムなどの基板が使用可能である。
【０１２４】
また、本実施例で得られたアモルファス酸化物は、可視光の光吸収が殆どなく、透明なフレキシブルＴＦＴを実現できる。
（第２の成膜法：スパッタ法（SP法））
雰囲気ガスとしてアルゴンガスを用いた高周波ＳＰ法により、成膜する場合について説明する。
【０１２５】
ＳＰ法は、図９に示す装置を用いて行った。同図において、８０７は被成膜基板、８０８はターゲット、８０５は冷却機構付き基板保持手段、８１４は、ターボ分子ポンプ、８１５はロータリーポンプ、８１７はシャッターである。また、８１８はイオン真空計、８１９はピラニ真空計、８２１は成長室（チャンバー）、８３０はゲートバルブである。
【０１２６】
被成膜基板８０７としては、SiO2ガラス基板（コーニング社製1737）を用意した。成膜前処理として、この基板の超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分ずつ行った後、空気中１００℃で乾燥させた。
【０１２７】
ターゲット材料としては、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体（サイズ20mmΦ5mmt）を用いた。
【０１２８】
この焼結体は、出発原料として、In2O3：Ga2O3：ZnO（各4N試薬）を湿式混合(溶媒：エタノール)し、仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃：2h）を経て作製した。このターゲット８０８の電気伝導度は90(S/cm)であり、半絶縁体状態であった。
【０１２９】
成長室８２１内の到達真空は、１×10-４(Ｐａ)であり、成長中の酸素ガスとアルゴンガスの全圧は、４〜０．１×１０−１（Pa）の範囲での一定の値とした。そして、アルゴンガスと酸素との分圧比を変えて、酸素分圧を１０−３〜２×１０−１（Pa）の範囲で変化させた。
【０１３０】
また、基板温度は、室温とし、ターゲット８０８と被成膜基板８０７間の距離は、30(mm)であった。
【０１３１】
投入電力は、RF180Wであり、成膜レートは、10(nm/min)で行った。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。
【０１３２】
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約０．５nmであり、膜厚は約１２０nmであることが分かった。蛍光Ｘ線（XRF）
分析の結果、薄膜の金属組成比はIn:Ga:Zn=0.98:1.02:4であった。
【０１３３】
成膜時の雰囲気の酸素分圧を変化させ、得られたアモルファス酸化物膜の電気伝導度を測定した。その結果を図３に示す。
【０１３４】
図３に示すように、酸素分圧を３×１０-２Ｐａ超の高い雰囲気中で、成膜することにより、電気伝導度を１０Ｓ／ｃｍ未満に低下させることができた。
酸素分圧をさらに大きくすることにより、電子キャリア数を低下させることができた。
例えば、図３に示す様に、基板温度２５℃、酸素分圧１０-１Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電気伝導度を約１０-１０Ｓ／ｃｍに低下させることができた。また、酸素分圧１０-１Ｐａ超で成膜したInGaO3(ZnO)４薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約１ｃｍ２／Ｖ・秒と推定された。
【０１３５】
すなわち、酸素分圧３×１０-２Ｐａ超、望ましくは5×１０-１Ｐａ超のアルゴンガス雰囲気で、スパッタ蒸着法で作製したIn-Ga-Zn-Oから構成され、結晶状態における組成InGaO3(ZnO)m(mは６未満の自然数)で表される透明アモルファス酸化物薄膜を作製した。この透明アモルファス酸化物薄膜を用い、ノーマリーオフで、かつオン・オフ比を１０３超のトランジスタを構成することができた。
【０１３６】
本実施例で示した装置、材料を用いる場合は、スパッタによる成膜の際の酸素分圧としては、例えば、３×１０-２Ｐａ以上、５×１０-１Ｐａ以下の範囲である。なお、パルスレーザー蒸着法およびスパッタ法で作成された薄膜では、図２に示す様に、伝導電子数の増加と共に、電子移動度が増加する。
【０１３７】
上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、電子キャリア濃度を減少できる。また、アモルファス状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度のアモルファス薄膜を得ることができる。
【０１３８】
なお、ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ３（ＺｎＯ）４アモルファス酸化物膜は、同様の特性を示した。
【０１３９】
なお、ターゲットとして、多結晶InGaO3(Zn1-xＭｇｘO)m(mは６未満の自然数、0<x≦1)を用いれば、１Ｐａ未満の酸素分圧下でも、高抵抗非晶質InGaO3(Zn1-xＭｇｘO)m膜を得ることができる。
【０１４０】
例えば、Ｚｎを８０at％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０１６／ｃｍ３未満とすることができる（電気抵抗値は、約１０-２Ｓ／ｃｍである。）。
【０１４１】
こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０％超、８５％未満（ｘにして、０．２＜ｘ＜０．８５）である。
【０１４２】
上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、特定の不純物イオンを添加することなしに、電子キャリア濃度を減少できる。また、非晶質状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度の非晶質膜を得ることができる。さらに、特定の不純物を添加せずに伝導電子数を減少できるので、不純物による散乱がなく、電子移動度を高く保つことができる。
【０１４３】
上記した非晶質酸化物膜を用いた薄膜トランジスタにおいて、Ａｌ２Ｏ３，Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。
【０１４４】
ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電子移動度を大きくすることができる。また、これらの膜の混晶を用いて、リーク電流、ヒステリシスが小さく、電子移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
【０１４５】
このように形成したＴＦＴは、ゲート端子、ソース端子、及び、ドレイン端子を備えた３端子素子である。このＴＦＴは、セラミックス、ガラス、又はプラスチックなどの絶縁基板上に成膜した半導体薄膜を、電子又はホールが移動するチャネル層として用いる。また、このＴＦＴはゲート端子に電圧を印加して、チャンネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。
【０１４６】
なお、酸素欠損量を制御して所望の電子キャリア濃度を達成できていることが本発明においては重要である。
【０１４７】
上記記載においては、非晶質酸化物膜の酸素量（酸素欠損量）の制御を、成膜時に酸素を所定濃度含む雰囲気中で行うことで制御している。しかし、成膜後、当該酸化物膜を酸素を含む雰囲気中で後処理して酸素欠損量を制御（低減あるいは増加）することも好ましいものである。
【０１４８】
効果的に酸素欠損量を制御するには、酸素を含む雰囲気中の温度を０℃以上３００℃以下、好ましくは、２５℃以上、２５０℃以下、更に好ましくは１００℃以上２００℃以下で行うのがよい。
【０１４９】
勿論、成膜時にも酸素を含む雰囲気中で行い、且つ成膜後の後処理でも酸素を含む雰囲気中で後処理してもよい。また、所定の電子キャリア濃度（１０１８／ｃｍ３未満）を得られるのであれば、成膜時には、酸素分圧制御は行わないで、成膜後の後処理を酸素を含む雰囲気中で行ってもよい。
【０１５０】
なお、本発明における電子キャリア濃度の下限としては、得られる酸化物膜をどのような素子や回路あるいは装置に用いるかにもよるが、例えば１０１４／ｃｍ３以上である。
（材料系の拡大）
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも１種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。
【０１５１】
また、このアモルファス酸化物膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を有することを見出した。
【０１５２】
その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性に優れたノーマリーオフ型のＴＦＴを作成できる。
【０１５３】
上記のZn,In及びSnのうち、少なくとも１種類の元素を含むアモルファス酸化物に、以下の元素を含む複合酸化物を構成できる。
【０１５４】
Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ，Ｇａ，Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素である。
【０１５５】
本発明には、以下（ａ）から（ｈ）の特徴を有する酸化物を用いることができる。
（ａ） 室温での電子キャリア濃度が、１０１８／ｃｍ３未満のアモルファス酸化物。
（ｂ） 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。
【０１５６】
なおここで、室温とは０℃から４０℃程度の温度をいう。アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。また、ここでの電子移動度は、ホール効果測定で得られる電子移動度をいう。
（ｃ） 室温での電子移動度が、０．１ｃｍ２／V・秒超であることを特徴とする上記（ａ）又は（ｂ）に記載されるアモルファス酸化物。
（ｄ） 縮退伝導を示す上記（ｂ）から（ｃ）のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、３０ｍｅV以下の状態をいう。
（ｅ） Zn,In及びSnのうち、少なくとも１種類の元素を構成成分として含む上記（ａ）から（ｄ）のいずれかに記載されるアモルファス酸化物。
（ｆ） 上記（ｅ）に記載のアモルファス酸化物に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ，Ｇａ，Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素を含むアモルファス酸化物膜。
（ｇ） 結晶状態における組成がＩｎ１−ｘＭ３ｘＯ3(Ｚｎ１−ｙＭ２ｙＯ)m（０≦ｘ、ｙ≦１、mは０又は６未満の自然数）である化合物単体又はｍの異なる化合物の混合体である(a)から（ｆ）のいずれかに記載のアモルファス酸化物膜。Ｍ３たとえば、Ｇａであり、Ｍ２は例えば、Ｍｇである。
【０１５７】
(ｈ) ガラス基板、金属基板、プラスチック基板又はプラスチックフィルム上に設けた上記(a)から（g）記載のアモルファス酸化物膜。
【０１５８】
また、本発明は、（１０）上記記載のアモルファス酸化物、又はアモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタである。
【０１５９】
なお、電子キャリア濃度が１０１８／ｃｍ３未満、１０１５／ｃｍ３超のアモルファス酸化物膜をチャネル層に用い、ソース端子、ドレイン端子及びゲート絶縁膜を介してゲート端子を配した電界効果型トランジスタを構成する。ソース・ドレイン端子間に５V程度の電圧を印加したとき、ゲート電圧を印加しないときのソース・ドレイン端子間の電流を約１０−７アンペアにすることができる。
【０１６０】
酸化物結晶の電子移動度は、金属イオンのｓ軌道の重なりが大きくなるほど、大きくなり、原子番号の大きなＺｎ，Ｉｎ，Ｓｎの酸化物結晶は、０．１から２００ｃｍ２／（Ｖ・秒）の大きな電子移動度を持つ。
【０１６１】
さらに、酸化物では、酸素と金属イオンとがイオン結合している。
【０１６２】
そのため、化学結合の方向性がなく、構造がランダムで、結合の方向が不均一なアモルファス状態でも、電子移動度は、結晶状態の電子移動度に比較して、同程度の大きさを有することが可能となる。
【０１６３】
一方で、Ｚｎ，Ｉｎ，Ｓｎを原子番号の小さな元素で置換することにより、電子移動度は小さくなる、こうした結果により、本発明のよるアモルファス酸化物の電子移動度は、約０．０１ｃｍ２／（Ｖ・秒）から２０ｃｍ２／（Ｖ・秒）である。
【０１６４】
上記酸化物を用いてトランジスタのチャネル層を作製する場合、トランジスタにおいて、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。
【０１６５】
ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電界効果移動度を大きくすることができる。また、これらの化合物の混晶からなる膜を用いて、リーク電流、ヒステリシスが小さく、電界効果移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
【０１６６】
Ｉｎ２Ｏ３酸化物膜は、気相法により成膜でき、成膜中の雰囲気に水分を、０．１Ｐａ程度添加することにより、アモルファス膜が得られる。
【０１６７】
また、ＺｎＯ及びＳｎＯ２は、アモルファス膜を得ることは難しいが、Ｉｎ２Ｏ３を、ＺｎＯの場合には２０原子量％程度、ＳｎＯ２の場合には、９０原子量％程度添加することによりアモルファス膜を得ることができる。特に、Ｓｎ−Ｉｎ―Ｏ系アモルファス膜を得るためには、雰囲気中に窒素ガスを０．１Ｐａ程度導入すればよい。
【０１６８】
上記のアモルファス膜に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の複合酸化物を構成する元素を添加できる。
【０１６９】
それにより、室温での、アモルファス膜をより安定化させることができる。また、アモルファス膜が得られる組成範囲を広げることができる。
【０１７０】
特に、共有結合性の強い、Ｂ，Ｓｉ，Ｇｅの添加は、アモルファス相安定化に有効であるし、イオン半径の差の大きいイオンから構成される複合酸化物は、アモルファス相が安定化する。
【０１７１】
たとえば、Ｉｎ−Ｚｎ−Ｏ系では、Inが約２０原子％超の組成範囲でないと、室温で安定なアモルファス膜は得難いが、ＭｇをＩｎと当量添加することにより、Ｉｎが約１５原子量％超の組成範囲で、安定なアモルファス膜を得ることができる。
【０１７２】
気相法による成膜において、雰囲気を制御することにより、電子キャリア濃度が、１０１８／ｃｍ３未満、１０１５／ｃｍ３超のアモルファス酸化膜を得ることができる。
【０１７３】
アモルファス酸化物の成膜方法としては、パルスレーザー蒸着法（ＰＬＤ法）、スパッタ法（ＳＰ法）及び電子ビーム蒸着法などの気相法を用いるのがよい。気相法の中でも、材料系の組成を制御しやすい点では、ＰＬＤ法が、量産性の点からは、ＳＰ法が適している。しかし、成膜法は、これらの方法に限られるのものではない。
【０１７４】
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、ガラス基板（コーニング社製1737）上にＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜を堆積させた。このとき、ＩｎＧａＯ３（ＺｎＯ）及びＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をそれぞれターゲットとする。
【０１７５】
成膜装置は、既述の図９に記載されている装置を用い、成膜条件は、当該装置を用いた場合と同様とした。
【０１７６】
基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、２種類のターゲットから作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜は、いずれもアモルファス膜であることが示された。
さらに、ガラス基板上のＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜のＸ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5nmであり、膜厚は約120nmであることが分かった。
【０１７７】
蛍光Ｘ線（XRF）分析の結果、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比はIn:Ga:Zn=１．１:１．１:０．９であった。また、ＩｎＧａＯ（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比は、In:Ga:Zn=0.98:1.02:4であった。
【０１７８】
成膜時の雰囲気の酸素分圧を変化させ、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度を測定した。その結果を図１に示す。酸素分圧が４．２Ｐａ超の雰囲気中で成膜することにより、電子キャリア濃度を１０１８／ｃｍ３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態でほぼ室温に維持されている。また、酸素分圧が６．５Ｐａ未満の時は、得られたアモルファス酸化物膜の表面は平坦であった。
【０１７９】
酸素分圧が５Ｐａの時、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度は１０１６／ｃｍ３、電気伝導度は、１０−２Ｓ／ｃｍであった。また、電子移動度は、約５ｃｍ２／Ｖ・秒と推測された。光吸収スペクトルの解析から、作製したアモルファス酸化物膜の禁制帯エネルギー幅は、約3eVと求まった。
【０１８０】
酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができた。図１に示す様に、基板温度２５℃、酸素分圧６Ｐａで成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜では、電子キャリア濃度を８×１０１５／ｃｍ３（電気伝導：約８×１０-３Ｓ／ｃｍ）に低下させることができた。得られた膜は、電子移動度が１ｃｍ２／（Ｖ・秒）超と推測された。しかし、ＰＬＤ法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となった。
【０１８１】
ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとし、異なる酸素分圧で成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜に関して、電子キャリア濃度と電子移動度の関係を調べた。その結果を図２に示す。電子キャリア濃度が、１０１６／ｃｍ３から１０２０／ｃｍ３に増加すると、電子移動度は、約３ｃｍ２／（Ｖ・秒）から約１１ｃｍ２／（Ｖ・秒）に増加することが示された。また、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜に関しても、同様の傾向が見られた。
【０１８２】
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の成膜）
ターゲットとして多結晶ＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)を用い、ＰＬＤ法により、ガラス基板上にＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)膜を成膜した。成膜装置は、図８に記載の装置を用いた。
【０１８３】
被成膜基板としては、SiO2ガラス基板（コーニング社製1737）を用意した。その基板に前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分間ずつ行った後、空気中１００℃で.乾燥させた。ターゲットとしては、InGa(Zn1-xMgxO)4(x=1-0)焼結体（サイズ20mmΦ5mmt）を用いた。
【０１８４】
ターゲットは、出発原料In2O3：Ga2O3:ZnO:MgO（各4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃：2h）を経て作製した。
成長室到達真空は、2×10-6(Pa)であり、成長中の酸素分圧は、0.8(Pa)とした。基板温度は、室温（２５℃）で行い、ターゲットと被成膜基板間の距離は、30(mm)であった。
【０１８５】
なお、ＫｒＦエキシマレーザーのパワーは、１.5(mJ/cm２/pulse)、パルス幅は、20(nsec)、繰り返し周波数は、10(Hz)、照射スポット径は、1×1(mm角)とした。成膜レートは、7(nm/min)であった。
【０１８６】
雰囲気は酸素分圧０．８Ｐａで、基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系膜はアモルファス膜であることが示された。得られた膜の表面は平坦であった。
【０１８７】
異なるｘ値のターゲットを用いて、酸素分圧０．８Ｐａの雰囲気中で成膜したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の電気伝導度、電子キャリア濃度及び電子移動度のｘ値依存性を調べた。
【０１８８】
その結果を、図４に示す。ｘ値が０．４超のとき、酸素分圧０．８Ｐａの雰囲気中で、ＰＬＤ法により成膜したアモルファス酸化物膜では、電子キャリア濃度を１０１８／ｃｍ３未満にできることが示された。また、ｘ値が０．４超のアモルファス酸化物膜では、電子移動度は、１ｃｍ２／Ｖ・秒超であった。
【０１８９】
図４に示すように、Ｚｎを８０原子％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０１６／ｃｍ３未満とすることができる（電気抵抗値は、約１０-２Ｓ／ｃｍである。）。こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０原子％超、８５原子％未満（ｘにして、０．２＜ｘ＜０．８５）、より好適には０.５＜ｘ＜０．８５である。
【０１９０】
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、Ｉｎ２Ｏ３多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ２Ｏ３膜を成膜した。
【０１９１】
装置は、図８に示した装置を用いた。被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
【０１９２】
この基板の前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水で各5分間ずつ行った後、空気中１００℃で乾燥させた。
【０１９３】
ターゲットとしては、In2O3焼結体（サイズ20mmΦ5mmt）を用いた。これは、出発原料In2O3（4N試薬）を仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃：2h）を経て準備した。
【０１９４】
成長室到達真空は、2×10-6(Pa)、成長中の酸素分圧は、５(Pa)、基板温度は室温とした。
【０１９５】
酸素分圧は５Ｐａ、水蒸気分圧は０．１Ｐａとし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。
【０１９６】
ターゲットと被成膜基板間の距離は、40(mm)、ＫｒＦエキシマレーザーのパワーは0.5(mJ/cm２/pulse)、パルス幅は、20(nsec)、繰り返し周波数は、10(Hz)、照射スポット径は1×1(mm角)であった。成膜レートは、3(nm/min)であった。
【０１９７】
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、８０ｎｍであった。
【０１９８】
得られたＩｎ−Ｏ系アモルファス酸化物膜の電子キャリア濃度は５×１０１７／ｃｍ３で、電子移動度は、約７ｃｍ２／Ｖ・秒であった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、（Ｉｎ０．９Ｓｎ０．１）Ｏ３．１多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ−Ｓｎ−Ｏ系酸化物膜を成膜した。
【０１９９】
具体的には、
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
【０２００】
基板前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて各5分間ずつ行った。その後、空気中１００℃で乾燥させた。
【０２０１】
ターゲットは、In2O3-SnO2焼結体（サイズ20mmΦ5mmt）を準備した。これは、出発原料として、In2O3-SnO2（4N試薬）を湿式混合(溶媒：エタノール)、仮焼（1000℃：2h）
、乾式粉砕、本焼結（1550℃：2h）を経て得られる。
【０２０２】
基板温度は室温である。酸素分圧は５（Ｐａ）、窒素分圧は、０．１（Ｐａ）とし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。
【０２０３】
ターゲットと被成膜基板間の距離は、30(mm)とし、ＫｒＦエキシマレーザーのパワーは、1.5(mJ/cm２/pulse)、パルス幅は、20(nsec)であった。また、繰り返し周波数は、10(Hz)、照射スポット径は、1×1(mm角)であった。成膜レートは、6(nm/min)であった。
【０２０４】
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｓｎ−Ｏ系膜はアモルファス膜であることが示された。
【０２０５】
得られたＩｎ−Ｓｎ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０１７／ｃｍ３で、電子移動度は、約５ｃｍ２／Ｖ・秒であった。膜厚は、１００ｎｍであった。（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜の成膜）
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
【０２０６】
基板の前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて、各5分間行った後、空気中１００℃で乾燥させた。
【０２０７】
ターゲットとして、(In2O3)1-x-(Ga2O3)x(X=0-1)焼結体（サイズ20mmΦ5mmt）を用意した。なお、例えばｘ＝０．１の場合は、ターゲットは、（Ｉｎ０．９Ｇａ０．１）２
Ｏ３多結晶焼結体ということになる。
【０２０８】
これは、出発原料：In2O3-Ga2O2（4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃： 2h）を経て得られる。
【０２０９】
成長室到達真空は、2×10-6(Pa)であり、成長中の酸素分圧は、1(Pa)とした。
【０２１０】
基板温度は、室温で行い、ターゲットと被成膜基板間の距離は、30(mm)、ＫｒＦエキシマレーザーのパワーは、1.5(mJ/cm２/pulse)であった。また、パルス幅は、20(nsec)、繰り返し周波数は、10(Hz)、照射スポット径は、1×1(mm角)であった。成膜レートは、6(nm/min)であった。
【０２１１】
基板温度は25℃である。酸素分圧は１Ｐａであった。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出され
ず、作製したＩｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、１２０ｎｍであった。
【０２１２】
得られたＩｎ−Ｇａ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０１６／ｃｍ３で、電子移動度は、約１ｃｍ２／Ｖ・秒であった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（ガラス基板））
ＴＦＴ素子の作製
図５に示すトップゲート型ＴＦＴ素子を作製した。
【０２１３】
まず、ガラス基板（１）上に、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとし、酸素分圧５Ｐａの条件で、前述したPLD装置を用いて、In-Ga-Zn-O系アモルファス酸化物膜を作製した。チャンネル層（２）として用いる厚さ120nmのIn-Ga-Zn-O系アモルファス膜を形成した。
【０２１４】
さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなIn-Ga-Zn-O系アモルファス膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。
【０２１５】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。
【０２１６】
ＴＦＴ素子の特性評価
図６に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。
【０２１７】
これは、アモルファスIn-Ga-Zn-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=6V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS=4V印加時におけるゲート電圧VGSの閾値は約-0.5Vであった。
【０２１８】
また、VG=10V時には、IDS=1.0×10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内にキャリアを誘起できたことに対応する。
【０２１９】
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
【０２２０】
なお、アモルファス酸化物の電子キャリア濃度を１０１８／ｃｍ３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０１７／ｃｍ３以下がより好ましく、１０１６／ｃｍ３以下にすると更に好ましかった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（アモルファス基板））
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、酸素分圧５Ｐａの雰囲気で、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。このとき、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとした。
【０２２１】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）を電子ビーム蒸着法により成膜して、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。ゲート絶縁膜として、Ｙ２Ｏ３（厚さ：１４０ｎｍ），Ａｌ２Ｏ３（厚さ：１３０μｍ）及びＨｆＯ２（厚さ：１４０μｍ）を用いた３種類の上記の構造を有するＴＦＴを作成した。
【０２２２】
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性は、図６と同様であった。すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=6V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10V時には、IDS=２.０×10-5Aの電流が流れた。
これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
【０２２３】
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。
【０２２４】
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで屈曲させ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。また、可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
【０２２５】
ゲート絶縁膜としてＡｌ２Ｏ３膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10V時には、IDS=５.0×10-６Aの電流が流れた。トランジスタのオン・オフ比は、１０２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約２cm2(Vs)-1の電界効果移動度が得られた。
【０２２６】
ゲート絶縁膜としてＨｆＯ２膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10V時には、IDS=１.0×10-６Aの電流が流れた。トランジスタのオン・オフ比は、１０２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm2(Vs)-1の電界効果移動度が得られた。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ８０nmのＩｎ２Ｏ３アモルファス酸化物膜を形成した。
【０２２７】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ２Ｏ３アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜して、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０２２８】
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=５V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、２×１０−８Ａ、VG=10V時には、IDS=.0×10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
【０２２９】
トランジスタのオン・オフ比は、約１０２であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
【０２３０】
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ１００nmのＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０２３１】
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In-Ｓｎ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=６V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、５×１０−８Ａ、VG=10V時には、IDS=５.0×10-５Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ｓｎ-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
【０２３２】
トランジスタのオン・オフ比は、約１０３であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約５cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
【０２３３】
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、実施例６に示した成膜法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０２３４】
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルn型半導体であることが分かる。これは、In−Ｇａ−O系アモルファス酸化物膜がn型伝導体である
という事実と矛盾しない。IDSはVDS=６V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、１×１０−８Ａ、VG=10V時には、IDS=１.0×10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
【０２３５】
トランジスタのオン・オフ比は、約１０２であった。また、出力特性から電界効果移動
度を算出したところ、飽和領域において約０．８cm2(Vs)-1の電界効果移動度が得られた
。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
【０２３６】
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
【０２３７】
なお、アモルファス酸化物の電子キャリア濃度を１０１８／ｃｍ３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０１７／ｃｍ３以下がより好ましく、１０１６／ｃｍ３以下にすると更に好ましかった。
【０２３８】
以下では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物について主として説明するが、第１から第３の本発明は、以下に示す実施例に限定されるものではない。
【０２３９】
まず、第1の本発明（成膜前処理から後処理）に関する実施例について説明する。
（実施例１−１）
まず、PET基板をUV/O3表面処理装置のチャンバーに入れ、基板表面に紫外線を照射す。本装置が有するチャンバーは、大気圧下の酸素含有雰囲気で成膜を行う装置であり、紫外線照射によりチャンバー内にオゾンが発生し、オゾンと紫外線により基板表面の汚染物質を除去し、清浄表面を得ることが出来る。
【０２４０】
この方法を用いて表面処理を行った基板上に、KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、In-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。成膜条件は、既述の範囲で適宜設定して行う。
【０２４１】
その後、図５に示すトップゲート型MISFET素子を作製する。具体的には以下のように行う。
【０２４２】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２４３】
さらにその上に、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層し、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15）、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。こうして、電界効果型のトランジスタが得られる。
（実施例１−２）
まず、ガラス基板（コーニング社製1737）を平行平板型常圧プラズマ装置のチャンバーに入れ、基板表面に低エネルギーのプラズマを照射する。
【０２４４】
本装置は低エネルギーのプラズマを基板表面に照射することにより基板表面の汚染物質を除去し、基板最表面の状態を変化させることが出来る。
【０２４５】
この方法を用いて表面処理を行った基板上に、KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、In-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２４６】
得られたアモルファス酸化物膜の剥離試験を行うと、基板とアモルファス酸化物膜との密着性は非常に良好あることが確認できる。
【０２４７】
こうして得られる非晶質酸化物を用いて、例えば実施例１に示すようなトランジスタを作製できる。
（実施例１−３）
まず、ガラス基板（コーニング社製1737）を過酸化水素５％、アンモニア５％水溶液（APM）中に浸漬し、５分間の超音波洗浄を行う。
【０２４８】
基板をAPMから取り出した後、純水中に浸漬し、５分間の超音波洗浄を行う。その後、基板を過酸化水素５％、塩化水素５％水溶液（HPM）中に浸漬し、５分間の超音波洗浄を行う。
【０２４９】
HPMの代わりにフッ化水素水溶液あるいはフッ化水素と過酸化水素の混合水溶液を用いてもよい。基板をHPMから取り出した後、純水中に浸漬し、５分間の超音波洗浄を行う。その後に乾燥窒素により基板を乾燥させる。
【０２５０】
以上の洗浄工程により、基板上の汚染物質を除去し、清浄な基板表面を得ることが出来る。
【０２５１】
この方法を用いて表面処理を行った基板上に、既述のIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２５２】
当該アモルファス酸化物膜の剥離試験を行うと、基板とアモルファス酸化物膜との密着性が非常に良好であることが確認できる。
（実施例１−４）
まず、PET基板上にシロキサン系縮合物液体をスピンコーティングにより薄く塗布する。
【０２５３】
こうして得られる基板を、室温、且つ低湿度条件下で十分乾燥させる。
【０２５４】
あるいは、あらかじめハードコート加工されたPET基板、PETフィルム製品を用いることも出来る。
【０２５５】
上記方法を用いて表面処理を行った基板上に、例えばIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。こうして得られる薄膜を利用して、トランジスタを形成することができる。
（実施例１−５）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２５６】
チャンバーには、オゾン発生装置が取り付けてあり、通常のO2ガスの代わりに、オゾン含有酸素ガスをチャンバー内に導入しながら成膜を行う。
【０２５７】
オゾンを含めたチャンバー内酸素分圧は、例えば６Pa、基板温度は25℃とする。こうして得られる薄膜を用いてＦＥＴを作製する。
【０２５８】
具体的には、図５に示すトップゲート型MISFET素子を作製する。
【０２５９】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２６０】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２６１】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。
【０２６２】
電子ビーム蒸着装置にもオゾン発生器が取り付けておき、オゾン+O2ガスを導入しながら成膜を行う。
【０２６３】
その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２６４】
このように、ゲート絶縁膜形成時にもオゾンを利用することで絶縁特性を向上させることができる。
（実施例１−６）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２６５】
チャンバーには通常のO2ガスラインの他に、N2Oガスラインを取り付けておき、O2ガスとN2Oガスを同流量チャンバー内に導入しながら成膜を行う。
【０２６６】
N2Oの代わりに、NO2またはNOを用いることもできる。
【０２６７】
チャンバー内のO2+N2O圧力は約６Pa、基板温度は25℃とする。
【０２６８】
この装置を用いて、基板上に非晶質酸化物を堆積させ、図５に示すトップゲート型MISFET素子を作製する。
【０２６９】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２７０】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。
【０２７１】
電子ビーム蒸着装置にもN2Oラインを取り付けておき、N2O+O2ガスを導入しながら成膜を行う。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２７２】
このように、ゲート絶縁膜形成時にもオゾンを利用することで絶縁特性を向上させることができる。
（実施例１−７）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２７３】
チャンバーにはラジカル発生器が据え付けられており、O2ガスをラジカル発生器を通すことで、酸素ラジカルを基板に導入する。
【０２７４】
チャンバー内の酸素分圧は６Pa、基板温度は25℃とする。
【０２７５】
上記薄膜を用いたFETを作製する。図５に示すトップゲート型MISFET素子を作製する。
【０２７６】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２７７】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２７８】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。
【０２７９】
電子ビーム蒸着装置にも同様にラジカル発生器を据え付けておき、酸素ラジカルを導入しながら成膜を行う。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２８０】
こうして、ゲート絶縁膜の絶縁性が非常に良好であるFETが実現される。
（実施例１−８）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２８１】
チャンバーには、ECRプラズマ発生器を据え付けておき、O2ガスをECRプラズマ発生器を通すことで、酸素プラズマを基板に導入する。
【０２８２】
プラズマ発生装置は、RFプラズマ発生装置でもDCプラズマ発生装置でもよい。チャンバー内の酸素分圧は６Pa、基板温度は25℃とする。
【０２８３】
こうして得られる薄膜を用いて、図５に示すトップゲート型MISFET素子を作製する。
【０２８４】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２８５】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２８６】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。なお、電子ビーム蒸着装置にも同様にECRプラズマ発生器を据え付けておき、酸素プラズマを導入しながら成膜を行う。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２８７】
こうして、ゲート絶縁膜の絶縁性が非常に良好であるFETが実現される。
（実施例１−９）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２８８】
チャンバー内の酸素分圧は６Pa、基板温度は25℃とする。
【０２８９】
薄膜堆積後の基板を、電気炉を用いて、大気中１５０℃、２時間の熱処理を行う。
【０２９０】
こうして得られる薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
【０２９１】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２９２】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２９３】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。Y2O3膜堆積後も電気炉で大気中150℃2時間の熱処理を行う。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２９４】
こうして、ゲート絶縁膜の絶縁性が非常に良好であるFETが実現される。
【０２９５】
なお、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、電気炉にオゾン発生器を取り付けることにより、オゾン雰囲気中で行うこともできる。
【０２９６】
また、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、電気炉にＮ２Ｏガスラインおよび酸素ガスラインを設置することにより、N2O+O2雰囲気中で行うこともできる。
【０２９７】
また、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、水蒸気酸化用電気炉おいて、ほぼ飽和水蒸気圧の大気中で行うこともできる。
【０２９８】
また、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、基板加熱用ヒーターにより基板を200℃に加熱することもできる。このとき、成膜チャンバーに設置してあるラジカル発生器から酸素ラジカルを発生させ、それをチャンバー内に導入しながら、熱処理を行う。
【０２９９】
また、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、成膜チャンバーに設置してあるECRプラズマ発生装置より酸素プラズマを発生させて行うこともできる。酸素プラズマ発生装置はRFプラズマ発生装置でもDCプラズマ発生装置でもよい。例えば、酸素プラズマを基板に照射しながら２時間保持する。
【０３００】
そして、酸素基板にプラズマ照射する際に、基板加熱用ヒーターにより基板を200℃に
加熱しながら行うこともできる。
（実施例１−１０）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。チャンバー内の酸素分圧６Pa、基板温度は25℃である。こうして得られる薄膜を用いて、図５に示すトップゲート型MISFET素子を作製する。
【０３０１】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３０２】
さらにその上に、ドレイン端子（５）とソース端子（６）の形状に開放口を設けたメタルマスクを先ほど堆積させたInGaO3(ZnO)４膜表面に密着させ設置した。それをチャンバー内に設置し、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。その後、メタルマスクを除去することで、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を、電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。このとき、Y2O3膜の成膜は、やはりメタルマスクを用いてソース端子（５）とドレイン端子（６）の間、すなわちチャネル上に堆積するように行う。さらにその上に金を成膜する。その後、メタルマスクを除去することで、ゲート端子（４）を形成する。メタルマスクを用いることで、リソグラフィー工程を経ることなくTFT素子を形成することが出来る。
（実施例１−１１）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３０３】
チャンバー内の酸素分圧は６Pa、基板温度は25℃である。
【０３０４】
こうして得られる薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
【０３０５】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３０６】
チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により金膜を30nm積層し、フォトリソグラフィー法と KI+I2水溶液を用いたウエットエッチングにより、ドレイン端子（５）及びソース端子（６）を形成する。
【０３０７】
最後にゲート絶縁膜（３）として用いるY2O3膜を、電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜する。そして、フォトリソグラフィー法とCF4+Arガスを用いたプラズマドライエッチングにより、ゲート端子（４）を形成する。
【０３０８】
こうして、基板上に形成されるＴＦＴ素子間におけるバラツキの小さなTFTを作製することができる。
【０３０９】
次に、第２の本発明（成膜方法）に関する実施例について説明する。
（実施例２−１）
タングステンボートを抵抗加熱蒸発源とする蒸着装置に、In-Ga-Zn混合物あるいは合金を配置する。
【０３１０】
そして、酸素雰囲気中で加熱蒸発させることで、加熱蒸発源に対向して配置されたガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。チャンバー内酸素分圧は約0.1Pa、基板温度は25℃である。
【０３１１】
タングステンボートに配置したIn-Ga-Zn混合物あるいは合金の組成は、蒸着によりガラス基板上に堆積された膜の組成が所望のものになるように調整しておく。
【０３１２】
抵抗加熱蒸発源はボートでなく、フィラメントやバスケットなどを用いてよく、その材質はモリブデンやタンタルなどでもよい。
【０３１３】
こうして、基板上に非晶質酸化物の薄膜が形成される。
【０３１４】
そして、当該膜を用いて、図５に示すようなトランジスタが作製される。
（実施例２−２）
３本のクヌーセンセルをおよびガス導入口を有する分子線エピタキシー（MBE）装置を
用いて成膜を行う。
【０３１５】
それぞれのクヌーセンセルに、In、Ga、Zn単体金属を配置し、クヌーセンセルのヒーターを加熱する。
【０３１６】
これにより、In、Ga、Znをそれぞれ蒸発させ、同時にガス導入口から酸素ガスを導入する。そして、クヌーセンセルおよびガス導入口が向けられた方向に配置されたガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３１７】
チャンバー内圧力は0.005Pa、基板温度は25℃である。
【０３１８】
クヌーセンセルの加熱温度は、ガラス基板上に堆積された膜の組成が所望のものになるようにそれぞれ調整しておく。
【０３１９】
ガス導入口から導入される酸素ガスは、通常のO2分子ガスでも良いが、オゾンガスを用いることもできる。
【０３２０】
また酸素ラジカルを導入することもできる。
上記方法により得られる薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
【０３２１】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３２２】
さらにその上に、チャンバー内圧力を0.005Paに保ちながら酸素ガス導入量を、上記薄
膜作成時の約２分の１に減少させて、上記薄膜作成法により電気伝導度の大きなInGaO3(ZnO)４を３０ｎｍ形成する。その上に、タングステンボートを用いた抵抗加熱蒸着法により金膜を30nm積層し、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０３２３】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０３２４】
こうして、図５に示すＦＥＴが得られる。
（実施例２−３）
電子ビーム蒸着法により、In2O3-Ga2O3-ZnO酸化物焼結体をターゲットとして、酸素ガスを基板に向けて放射導入しながら、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３２５】
チャンバー内圧力は0.01Pa、基板温度は25℃である。
【０３２６】
In2O3-Ga2O3-ZnO酸化物焼結体の組成は、ガラス基板上に堆積された膜の組成が所望のものになるように調整しておく。
【０３２７】
こうして得られる非晶質酸化物の薄膜を用いて、実施例２−２で示す方法によりＦＥＴを作製することができる。
（実施例２−４）
化学気相成長法（CVD法）により、基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。このとき、原料ガスは、トリメチルガリウム（TMG）、トリメチルインジウム（TMI）,ジメチル亜鉛（DMZ）および酸素である。チャンバー内圧力は1Pa、基板温度は200℃である。
【０３２８】
原料ガス流量は、ガラス基板上に堆積された膜の組成が所望のものになるように調整する。
【０３２９】
TMGの代わりにトリエチルガリウム(TEG)、トリイソブチルガリウム(TIBG)やガリウムアルコキシドを用いることが出来る。
【０３３０】
また、TMIの代わりにトリエチルインジウム（TEI）やインジウムアルコキシドを用いることが出来る。また、DMZの代わりにトリエチル亜鉛(TEZ)や亜鉛アルコキシドを用いることが出来る。
【０３３１】
酸素ガスは通常のO2分子ガスでも良いが、オゾンガスを用いても良い。またチャンバー内に酸素ラジカルとして導入しても良い。
【０３３２】
また、NO2、N2Oなどの酸化ガスを用いることもできる。
【０３３３】
こうして得られる非晶質酸化物の薄膜を用いて、実施例２−２で示す方法によりＦＥＴ
を作製することができる。
（実施例２−５）
実施例２−４において、CVD法によりアモルファスIn-Ga-Zn-O薄膜を形成する際に、プラズマをチャンバー内に発生させることで、より低い基板加熱温度で残留有機物の少ない膜を形成することが出来る。
【０３３４】
具体的には、ＥＣＲプラズマ発生器を用いてチャンバー内にプラズマを導入し、実施例
２−４と同様の原料ガスを用いて、チャンバー内圧力0.1Pa、基板温度100℃でIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
（実施例２−６）
実施例２−４において、CVD法によりアモルファスIn-Ga-Zn-O薄膜を形成する際に、原料ガスをチャンバーに導入した直後、基板に到達する前に、この原料ガスが、1000℃以上に加熱されたタングステンメッシュを通過し、基板に到達するようにする。
【０３３５】
これにより、原料ガスがタングステン触媒により分解するため、より低い基板加熱温度
で残留有機物の少ない膜を形成することが出来る。
【０３３６】
タングステンメッシュの代わりに白金、モリブデン、タンタルなどを用いることも出来
る。
【０３３７】
例えば、1500℃加熱したタングステンメッシュをチャンバー内に導入し、実施例２−４
と同様の原料ガスを用いて、チャンバー内圧力1Pa、基板温度100℃でIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
（実施例２−７）
KrFエキシマレーザーにライン光学系を付加して発生させた100mm幅のレーザーラインビームを用いたラインビームパルスレーザー蒸着法を用いて成膜する。
【０３３８】
InGaO3(ZnO)４組成を有する、幅100mmの大きさの多結晶焼結体をターゲットとして用いる。
【０３３９】
100mm×100mmのガラス基板上に、成長する膜が基板面内に均一に堆積するように、基板をビームラインに対して垂直方向に動かしながら、アモルファス酸化物半導体薄膜を堆積させる。
【０３４０】
チャンバー内酸素分圧は６Pa、基板温度は25℃とする。
【０３４１】
こうして得られる非晶質酸化物薄膜を用いて、図５に示すトップゲート型MISFET素子を作製する。
【０３４２】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３４３】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、ラインビームパルスレーザー蒸着法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０３４４】
最後にゲート絶縁膜（３）として用いるY2O3膜を、ラインビームパルスレーザー蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜する。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。こうして、図５に示すＦＥＴが形成される。
（実施例２−８）
電気析出法により、非晶質酸化物を成膜する場合について説明する。
【０３４５】
硝酸インジュウム、硝酸ガリウム、硝酸亜鉛、ジメチルアミンボラン（DMAB）を含有する水溶液を原料として、基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３４６】
はじめに、無電界堆積を行った後、ジメチルアミンボラン（DMAB）を含有しない水溶液で外部電源を用いて電界をかけ、電気析出を行う。
【０３４７】
水溶液の温度は60℃（無電界時）〜85℃（電気析出時）である。
【０３４８】
原料となる水溶液は、ガラス基板上に堆積される膜の組成が所望のものになるように調整しておく。
【０３４９】
実施例２−４等で示した方法により、電気析出法で作製した非晶質酸化物の薄膜を用いたＦＥＴが実現される。
【０３５０】
次に、第３の本発明（成膜温度）に関する実施例について説明する。
（実施例３−１）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３５１】
チャンバー内酸素分圧は６Pa、基板温度は７０℃とする。
【０３５２】
こうして得られる非晶質酸化物の薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
【０３５３】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３５４】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０３５５】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜する。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０３５６】
こうして、図５に示すＦＥＴが得られる。
【０３５７】
さらに、In-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積時の基板温度を、例えば１２０℃とすることができる。
（実施例３−２）
基板としては、透明なポリカーボネート（ＰＣ）基板を用いる。
【０３５８】
ここでは厚さ0.3mmの基板を用いたが、10um〜100um程度の樹脂フィルムを用いることもできる。また、表面に酸化シリコン膜や酸窒化シリコン膜などをコートした樹脂基板や樹脂フィルムを用いることもできる。
【０３５９】
In-Ga-Zn-O系アモルファス酸化物半導体薄膜は、酸素分圧３×１０-１Ｐａ超、望ましくは5×１０-１Ｐａ超のアルゴンガス雰囲気で、スパッタ蒸着法で作製する。そして、成膜時の基板温度を１２０℃とする。このように加熱した状態で成膜することにより、例えば、６０℃恒温室内で動作させた場合の素子の安定性を高めることができる。
【０３６０】
なお、成膜時の基板温度を、ＰＣ基板の熱変形温度（１５０℃）以上とすると、ＴＦＴ素子の特性（ゲート電圧VGSの閾値やIDSなど）のばらつきは大きくなる。
【産業上の利用可能性】
【０３６１】
本発明に係る非晶質酸化物をチャネル層に用いて、トランジスタ、とりわけノーマリーオフ型のＦＥＴが実現される。
【０３６２】
このトランジスタは、液晶ディスプレイ（ＬＣＤ）や有機ＥＬディスプレイのスイッチング素子として利用できる。
【０３６３】
また、該非晶質酸化物は、プラスチックフィルムをはじめとするフレキシブル基板上に形成できるので、本発明はフレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用される。
【符号の説明】
【０３６４】
１ 基板
２ チャンネル層
３ ゲート絶縁膜
４ ゲート端子
５ ドレイン端子
６ ソース端子
【技術分野】
【０００１】
本発明は電界効果型トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、液晶やエレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。
【０００３】
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）のアクティブマトリクス回路により駆動されている。
【０００４】
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
【０００５】
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
【０００６】
そこで、低温での成膜が可能な、たとえばＺｎＯを材料とした酸化物半導体薄膜を用いるＴＦＴの開発が活発に行われている（特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２９８０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者らの知見によれば、ZｎOは一般に安定なアモルファス相を形成することができず、殆どのZnOは多結晶相を呈するために、多結晶粒子間の界面でキャリアは散乱され、結果として電子移動度を大きくすることができないことが判明した。
即ち、電界効果型トランジスタの活性層に好適に用いられる非晶質酸化物の製造方法が模索されていた。
【０００９】
本発明は、上記背景に鑑み、新規な電界効果型トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以下、具体的に本発明について説明する。
【００１１】
本発明に係る電界効果型トランジスタの製造方法は、
基板を用意する第１の工程、及び
該基板上に非晶質酸化物を含み構成される活性層を成膜する第２の工程を備え、該非晶質酸化物は、Ｉｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、且つ
該第２の工程を、成膜温度が７０℃以上で行うと共に、製造された該電界効果型トランジスタは、前記非晶質酸化物の電子キャリア濃度は１０18／ｃｍ３未満であり、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ２／（Ｖ・秒）超であることを特徴とする。
【００１２】
なお、成膜温度の下限は、適宜設定できるが、基板の熱変形温度より低いことが好ましい。
【００１３】
ここで、熱変形温度とは例えば１００℃以上２００℃以下である。従って、前記成膜温度は、好適には、７０℃以上２００℃以下である。
【００１４】
なお、本発明において、第1の工程と第２の工程間に、別な工程が含まれていてもよい。本発明において、基板上に非晶質酸化物を成膜するとは、該基板に直接成膜する場合は勿論、他の層を介して、該基板上に非晶質酸化物を成膜する場合をも含む。
【００１５】
本発明により、非晶質酸化物を有する新規な電界効果型のトランジスタの製造方法が提
供される。
【図面の簡単な説明】
【００１６】
【図１】パルスレーザー蒸着法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電子キャリア濃度と成膜中の酸素分圧の関係を示すグラフである。
【図２】アルゴンガスを用いたスパッタ法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電気伝導度と成膜中の酸素分圧の関係を示すグラフである。
【図３】パルスレーザー蒸着法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電子キャリアの数と電子移動度の関係を示すグラフである。
【図４】酸素分圧０．８Ｐａの雰囲気でパルスレーザー蒸着法で成膜したＩｎＧａＯ３（Ｚｎ１−ｘＭｇｘＯ）のｘの値に対する電気伝導度、キャリア濃度、電子移動度 の変化を示すグラフである。
【図５】トップゲート型MISFET素子構造を示す模式図である。
【図６】トップゲート型MISFET素子の電流−電圧特性を示すグラフである。
【図７】第３の本発明を説明するための概念図である。
【図８】ＰＬＤ法により成膜を行うための装置の模式図である。
【図９】スパッタ法により成膜を行うための装置の模式図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１８】
以下では、まず第１から第３の実施形態において、上記第１から第３の本発明について説明する。
【００１９】
その後、本発明に係る非晶質酸化物について、各実施形態に共通する事項について述べる。
（第１の実施形態：成膜前から成膜後）
１−Ａ 本実施形態に係る電界効果型トランジスタの製造方法は、基板を用意した後、該基板上に非晶質酸化物を含み構成される活性層を形成する前に、下記のいずれかの工程を行うことを特徴とする。
該工程とは、該基板表面にオゾン雰囲気中で紫外線を照射する工程、あるいは
該基板表面にプラズマを照射する工程、あるいは
該基板表面を、過酸化水素を含有する薬液により洗浄する工程、あるいは
シリコンと酸素を含む膜をコーティングする工程のことである。
【００２０】
上記した基板の表面処理工程により、該基板表面に付着していた不純物が除去され、基板表面が清浄化される。
【００２１】
上記工程により、ＴＦＴ（薄膜トランジスタ）などの電界効果型トランジスタを構成する膜中への不純物拡散による性能劣化を低減させることができる。
また、付着物を基板表面から取り除くことにより、基板とトランジスタを構成する膜との密着性向上させることも可能である。
【００２２】
１−Ｂ また、本発明に係る電界効果型トランジスタの製造方法は、
成膜用の基板を用意した後、所定の雰囲気中で、非晶質酸化物を成膜することを特徴とする。
【００２３】
当該所定の雰囲気とは、オゾンガス、窒素酸化物ガス、酸素含有ラジカル、原子状酸素、酸素イオン、酸素ラジカルの少なくともいずれかを含む雰囲気である。
【００２４】
なお、前記オゾンガスや窒素酸化物ガスや酸素含有ラジカルや酸素ラジカルは、成膜チャンバーの外部から該成膜チャンバー内に導入することができる。
【００２５】
また、酸素含有プラズマを前記基板に照射することで、該成膜チャンバー内に原子状酸素や酸素イオンや酸素ラジカルを生じさせることができる。
【００２６】
上記オゾンガス等は、分子状態の酸素よりも酸化力が強いため、酸素欠損が少ない非晶質酸化物を得ようとする場合には好適である。
【００２７】
なお、前記非晶質酸化物を電界効果型トランジスタの活性層として使用する場合には、上記本発明により、不要な酸素欠陥を少なくできるので、欠陥準位形成によるトランジスタ特性劣化を抑制することが可能となる。
【００２８】
また、本発明において前記非晶質酸化物を絶縁層として使用する場合も包含する。そして、上記方法により当該絶縁層を形成すれば、その絶縁性が向上する、という効果が得られる。
【００２９】
なお、本発明は、非晶質酸化物の成膜時に、上記の雰囲気に加え、酸素分子を含む場合をも包含するものである。
【００３０】
１−Ｃ また、本発明は、基板を用意し（第１の工程）、その基板上に非晶質酸化物を含み構成される活性層を形成する第２の工程後に、
下記の後処理工程の少なくとも一つの工程（後処理工程）を行なうことを特徴とする。
該後処理工程とは、
該第２の工程における該活性層の成膜温度よりも高い温度で熱処理する熱処理工程、あるいは
該活性層を備えている該基板に酸素含有プラズマを照射する工程である。
【００３１】
成膜温度とは、例えば室温である。具体的には、０℃から４０℃の範囲である。
前記活性層の成膜時には、室温で成膜を行う場合のように、意図的に基板を加熱しないで成膜を行う場合がある。
【００３２】
前記熱処理工程は、前記非晶質酸化物形成後であれば適宜行うことができる。
勿論、基板上にゲート絶縁膜形成後、あるいはドレイン電極やソース電極やゲート電極など電極膜を形成した後に前記熱処理工程を行ってもよい。
【００３３】
特に、前記電極膜として酸化物を用いる場合は、当該電極膜形成後に熱処理工程を行うことが好ましい。
【００３４】
なお、前記熱処理工程時には、オゾンを含む雰囲気や、窒素酸化物ガスを含む雰囲気や、水蒸気を含む雰囲気や、酸素ラジカルを含む雰囲気などで行うことができる。
【００３５】
熱処理工程における温度は、例えば室温より高く、６００℃以下の温度である。好ましくは、２００℃以下である。ＰＥＴ（ポリエチレンテレフタラート）などの可撓性基板を用いている場合には、２００℃以下、好ましくは１００℃以下、より好ましくは５０℃以下である。
【００３６】
これにより、不要な酸素欠陥を少なくし、欠陥準位形成によるトランジスタ特性劣化を低減できる。
【００３７】
また、基板上に酸化物よりなる絶縁膜を有する場合には、その絶縁性を向上させ得る。
【００３８】
また、酸素含有プラズマ照射を行う工程は、前記非晶質酸化物形成後であれば適宜行うことができる。
【００３９】
具体的には、前記非晶質酸化物の活性層を成膜後や、ゲート絶縁膜に酸化物を用いた場合のゲート絶縁膜成膜後、ドレイン電極やソース電極やゲート電極の電極膜に酸化物を用いた場合の電極膜成膜後である。
【００４０】
なお、プラズマを照射する際は、基板を加熱しながら行うことも可能である。
【００４１】
このようなプラズマ照射により、不要な酸素欠陥を少なくし、欠陥準位形成によるトランジスタ特性劣化を抑制できる。また、基板上に絶縁膜を有する場合は、絶縁性が向上しる。
【００４２】
なお、前記第２の工程後に、ＴＦＴなどの電界効果型トランジスタを構成するために形成されている膜をパターニングすることもできる。
【００４３】
具体的には、前記パターニングのためのマスク層を堆積させる。または、前記膜を成膜後に、レジストの塗布とリソグラフィ工程を経た後にエッチングを行うこともできる。
【００４４】
こうすることで、ＴＦＴ素子形成時の工程数を減少させることができ、素子間の特性ばらつきの少ない回路、装置が得られる。
（第２の実施形態：成膜方法）
本実施形態に係る電界効果型トランジスタの製造方法は、
基板を用意し（第１の工程）、その後、該基板上に非晶質酸化物を含み構成される活性層を形成する第２の工程時において、該第２の工程を、
抵抗加熱蒸着法、あるいは
電子ビーム蒸着法、あるいは
化学気相成長法、あるいは
ラインビームレーザー蒸着法、あるいは
電気析出法により行うことを特徴とする。
【００４５】
また、本発明は、基板を用意し、その後、該基板上に電界効果型トランジスタのアモルファス酸化物活性層、ソース電極、ドレイン電極、ゲート絶縁膜、及びゲート電極のうちの、少なくとも１つを形成する際に、前述した、抵抗加熱蒸着法、または電子ビーム蒸着法、または化学気相成長法、またはラインビームレーザー蒸着法、または電気析出法により形成することをも包含する。
【００４６】
これにより、通常のパルスレーザー蒸着法と同等あるいはそれ以上の品質の活性層あるいは電極膜あるいは絶縁膜を得ることができる。また、本実施形態に係る発明によれば、スパッタ法と同程度あるいはそれ以上の面積の基板上に前述した非晶質酸化物を堆積できる。
【００４７】
なお、上記製造方法により非晶質酸化物を成膜する場合の酸素に関する条件（例えば、酸素分圧）は、成膜のために使用する装置にもよるが、例えば以下の範囲で設定できる。
【００４８】
抵抗加熱蒸着法や電子ビーム蒸着法では、酸素分圧あるいは全圧が、１０-3から10Paの
範囲で設定する。
【００４９】
化学気相成長法の場合は、チャンバー内の全圧の半分を例えば、酸素分圧とする。
【００５０】
ラインビームレーザー蒸着法の場合は、酸素分圧の範囲は、例えば４．５Ｐａから６．５Ｐａ未満である。
【００５１】
このラインビームレーザー蒸着法とは、後述するパルスレーザー蒸着法（ＰＬＤ法）に用いるレーザーを用い、それに、ライン光学系を付加して発生させる、所定の幅を有するレーザーラインビームを用いて蒸着する方法である。
（第３の実施形態：基板温度）
本実施形態に係る電界効果型トランジスタの製造方法は、基板を用意し（第１の工程）、
該基板上に非晶質酸化物を含み構成される活性層を成膜する第２の工程の際に、成膜温度を７０℃以上にして行うことを特徴とする。
【００５２】
ここで、成膜温度とは、例えば基板の温度、あるいは基板の最表面（膜が成長している面）の温度、基板付近の温度、あるいは各成膜装置に取り付けられているチャンバー内温度計が示す温度である。
【００５３】
従って、雰囲気温度を室温にして成膜している場合（例えば、ヒータなどにより、特に加熱することなく成膜する場合）であっても、基板自体の温度や基板の最表面の温度が、結果的に７０℃以上になっている場合は、本実施形態に係る発明の範囲内である。
【００５４】
前記成膜温度（例えば、基板温度）の下限は適宜設定できるが、例えば基板の熱変形温度より低くすることが好ましい。
【００５５】
熱変形温度とは、基板にも依存するが、例えば１００℃以上２００℃以下である。
【００５６】
成膜時の成膜温度（例えば基板温度）を７０℃以上にすることで、非晶質酸化物膜を形成後のプロセスにおける、当該膜の特性ばらつきが生じにくくなり、最終的には素子特性のばらつきが小さくなる。ここで素子特性としては、前記非晶質酸化物を用いて、トランジスタを作製した場合における、電子移動度、オンオフ比、ドレインソース間電圧、ゲート閾値電圧などがあげられる。
【００５７】
なお、７０℃以上にするのは、非晶質酸化物を用いてトランジスタを表示装置等のデバイスを形成する場合に、その後のプロセスにおいて、６０℃程度の加熱が行われたり、当該デバイスを使用時に６０℃程度になる場合があり得るからである。
【００５８】
さらに、高温動作時や高温環境保管後における、素子の安定性が向上する。その概念を図７を用いて示す。
【００５９】
図７（ａ）には、典型的な（60℃１０時間保管後の素子特性ばらつき）/（保管前の素子特性ばらつき）を縦軸にして、横軸に非晶質酸化物膜の成膜時の基板温度とした場合の関係を示している。70℃以上にすることで特性ばらつきが小さくなることがわかる。
【００６０】
好ましい基板温度の範囲は、成膜方法や成膜条件にも依存するが、たとえばスパッタ法の場合には高エネルギーの粒子が基板表面に照射されるため、比較的低めの温度でも良好であることから、スパッタ法は好ましい成膜方法である。
【００６１】
ここで、基板温度とは厳密には成膜時の基板表面の温度であるが、成膜時の温度を直接測定することが難しい場合には、成膜前の基板温度と成膜直後の基板温度の平均値とすることもできる。基板温度は放射温度計や熱電対など任意の温度計をもちいて測定することができる。
【００６２】
また、成膜温度（例えば、基板温度）が、基板の熱変形温度より低いことが好ましい。特に樹脂基板を用いる場合には、熱変形温度より高い温度で成膜する場合、膜はがれや膜破損が生じる場合がある。
【００６３】
すなわち作製歩留まりが下がる。図７（ｂ）には、歩留まりを縦軸にして、横軸に成膜時の基板温度として、両者の関係を示す概念図である。基板温度を、熱変形温度以上にすると歩留まりが下がることがわかる。
【００６４】
さらには、基板の熱変形温度が、１００℃以上２００℃以下である基板を用いることが、素子の安定性や基板の柔軟性の観点から好ましい。
【００６５】
どのような基板を用いるかにもよるが、本実施形態に係る発明における成膜温度（例えば、基板温度）を、７０℃以上２００℃以下にして成膜することが好ましい。より好ましくは、７０℃以上１００℃以下である。
【００６６】
また、基板の熱変形温度が１２０〜１５０℃程度の材料を用い、８０〜１００℃程度の基板温度で成膜することは、フレキシブルな基板上にTFTを作製する上で好ましい条件である。
【００６７】
典型的な樹脂基板の熱変形温度は、アクリル樹脂（ＰＭＭＡ）で７５℃程度、ＰＥＴで７０℃程度、ＰＣ（ポリカーボネイト）で１５０℃程度であるが、作成方法や混合物などによってさまざまなものがある。たとえばガラス繊維などで補強することで、ＰＥＴ系の材料も、熱変形温度が２００℃程度までを上昇させた材料もある。
【００６８】
ここで熱変形温度は、ＪＩＳ Ｋ７２０６の試験規格に沿って評価することができる。
【００６９】
なお、透明膜を形成する基板としては、ガラス基板、プラスチック基板又はプラスチックフィルムなどを用いることができる。プラスチックの種類としては、ポリエチレン・テレフタレート（ＰＥＴ）、ポリイミド、アクリル（ＰＭＭＡ）、エポキシ等からなる任意の樹脂を使用することができる。
【００７０】
なお、本実施形態における成膜方法は、上記第２の実施形態で説明した成膜方法に加え、例えば、パルスレーザー堆積法（ＰＬＤ法）やスパッタリング法（ＳＰ法）も含めた中から適宜選択される。
【００７１】
以下では、上記第１から第３の実施形態において、適用される非晶質酸化物について詳述する。
（非晶質酸化物）
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば２５℃であり、具体的には０℃から４０℃程度の範囲から適宜選択されるある温度である。なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、０℃から４０℃の範囲全てにおいて、１０１８／ｃｍ３未満を充足する必要はない。例えば、２５℃において、キャリア電子密度１０１８／ｃｍ３未満が実現されていればよい。また、電子キャリア濃度を更に下げ、１０１７／ｃｍ３以下、より好ましくは１０１６／ｃｍ３以下にするとノーマリーオフのＴＦＴが歩留まり良く得られる。
【００７２】
なお、１０１８／ｃｍ３未満とは、好ましくは１×１０１８／ｃｍ３未満であり、より好適には、１．０×１０１８／ｃｍ３未満である。
【００７３】
電子キャリア濃度の測定は、ホール効果測定により求めることが出来る。
【００７４】
なお、本発明において、アモルファス酸化物とは、Ｘ線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。
【００７５】
本発明のアモルファス酸化物における、電子キャリア濃度の下限値は、ＴＦＴのチャネル層として適用できれば特に限定されるものではない。下限値は、例えば、１０１２／ｃｍ３である。
【００７６】
従って、本発明においては、後述する各実施例のようにアモルファス酸化物の材料、組成比、製造条件などを制御して、例えば、電子キャリア濃度を、１０１２／ｃｍ３以上１０１８／ｃｍ３未満とする。より好ましくは１０１３／ｃｍ３以上１０１７／ｃｍ３以下、更には１０１５／ｃｍ３以上１０１６／ｃｍ３以下の範囲にすることが好ましいものである。
【００７７】
前記非晶質酸化物としては、ＩｎＺｎＧａ酸化物のほかにも、Ｉｎ酸化物、ＩｎｘＺｎ１−ｘ酸化物（0.2≦ｘ≦1）、ＩｎｘＳｎ１−ｘ酸化物（0.8≦ｘ≦1）、あるいはＩｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物（0.15≦ｘ≦1）から適宜選択できる。
【００７８】
なお、Ｉｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物は、Ｉｎｘ（ＺｎｙＳｎ１−ｙ）１−ｘ酸化物と記載することができ、ｙの範囲は１から０である。
【００７９】
なお、ＺｎとＳｎを含まないＩｎ酸化物の場合は、Ｉｎの一部をＧａに置換することもできる。即ち、ＩｎｘＧａ１−ｘ酸化物（０≦ｘ≦1）の場合である。
【００８０】
以下に、本発明者らが作製することに成功した電子キャリア濃度が１０１８／ｃｍ３未満の非晶質酸化物について詳述する。
【００８１】
上記酸化物とは、In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m(
mは６未満の自然数)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
【００８２】
また上記酸化物は、In-Ga-Zn-Ｍｇ-Oを含み構成され、結晶状態の組成がInGaO3(Zn1-xMｇxO)m (mは６未満の自然数、0<x≦1)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
【００８３】
なお、これらの酸化物で構成される膜において、電子移動度が１ｃｍ２／（Ｖ・秒）超になるように設計することも好ましい。
【００８４】
上記膜をチャネル層に用いれば、トランジスターオフ時のゲート電流が０．１マイクロアンペア未満のノーマリーオフで、オン・オフ比が１０３超のトランジスタ特性を実現できる。そして、可視光に対して、透明あるいは透光性を有し、フレキシブルなＴＦＴが実現される。
【００８５】
なお、上記膜は、伝導電子数の増加と共に、電子移動度が大きくなることを特徴とする。透明膜を形成する基板としては、ガラス基板、樹脂製プラスチック基板又はプラスチックフィルムなどを用いることができる。
【００８６】
上記非晶質酸化物膜をチャネル層に利用する際には、Ａｌ２Ｏ３，Ｙ２Ｏ３、又はＨｆＯ２の1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜に利用できる。
【００８７】
また、非晶質酸化物中に、電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で、成膜することも好ましい形態である。
【００８８】
本発明者らは、この半絶縁性酸化物アモルファス薄膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を見出した。そして、その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性が更に向上することを見出した。即ち、非晶質酸化物を利用して、ノーマリーオフ型のTFTを実現できることを見出した。
【００８９】
非晶質酸化物薄膜を膜トランジスタのチャネル層として用いると、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超にすることができる。
【００９０】
電子キャリア濃度が、１０１８／ｃｍ３未満、好ましくは、１０１６／ｃｍ３未満のときは、オフ時（ゲート電圧無印加時）のドレイン・ソース端子間の電流を、１０マイクロアンペア未満、好ましくは０．１マイクロアンペア未満にすることができる。
【００９１】
また、該膜を用いれば、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超の時は、ピンチオフ後の飽和電流を１０マイクロアンペア超にでき、オン・オフ比を１０３超とすることができる。
ＴＦＴでは、ピンチオフ状態では、ゲート端子に高電圧が印加され、チャネル中には高密度の電子が存在している。
【００９２】
したがって、本発明によれば、電子移動度が増加した分だけ、より飽和電流値を大きくすることができる。この結果、オン・オフ比の増大、飽和電流の増大、スイッチング速度の増大など、トランジスタ特性の向上が期待できる。
【００９３】
なお、通常の化合物中では、電子数が増大すると、電子間の衝突により、電子移動度は減少する。
【００９４】
なお、上記ＴＦＴの構造としては、半導体チャネル層の上にゲート絶縁膜とゲート端子を順に形成するスタガ（トップゲート）構造や、ゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造を用いることができる。
（第1の成膜法：PLD法）
結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表される非晶質酸化物薄膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、非晶質状態が安定に保たれるが、ｍの値が大きくなるにつれ、結晶化しやすくなる。すなわち、InGaO3に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。
【００９５】
したがって、非晶質ＴＦＴのチャネル層としては、ｍの値が６未満であることが好ましい。
【００９６】
成膜方法は、InGaO3(ZnO)m組成を有する多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタ法、パルスレーザー蒸着法が適している。さらに、量産性の観点から、スパッタ法が最も適している。
【００９７】
しかしながら、通常の条件で該非晶質膜を作製すると、多くの酸素欠損が生じ、これまで、電子キャリア濃度を１０１８／ｃｍ３未満、電気伝導度にして、１０Ｓ／ｃｍ以下にすることができなかった。そうした膜を用いた場合、ノーマリーオフのトランジスタを構成することができない。
【００９８】
本発明者らは、図８で示される装置により、パルスレーザー蒸着法で作製したIn-Ga-Zn-Oを作製した。
【００９９】
図８に示すようなＰＬＤ成膜装置を用いて、成膜を行った。
【０１００】
同図において、７０１はＲＰ（ロータリーポンプ）、７０２はＴＭＰ（ターボ分子ポンプ）、７０３は準備室、７０４はＲＨＥＥＤ用電子銃、７０５は基板を回転、上下移動するための基板保持手段、７０６はレーザー入射窓である。また、７０７は基板、７０８はターゲット、７０９はラジカル源、７１０はガス導入口、７１１はターゲットを回転、上下移動するためのターゲット保持手段、７１２はバイパスライン、７１３はメインライン、７１４はＴＭＰ（ターボ分子ポンプ）である。また、７１５はＲＰ（ロータリーポンプ）、７１６はチタンゲッターポンプ、７１７はシャッターである。また、図中７１８はＩＧ（イオン真空計）、７１９はＰＧ（ピラニ真空計）、７２０はＢＧ（バラトロン真空計）、７２１は成長室（チャンバー）である。
【０１０１】
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、SiO2ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させた。堆積前の
処理として、基板の超音波による脱脂洗浄を、アセトン,エタノール,超純水を用いて、
各5分間行った後、空気中100℃で乾燥させた。
【０１０２】
前記多結晶ターゲットには、InGaO3(ZnO)４焼結体ターゲット（サイズ20mmΦ5mmt）を用いた。これは、出発原料として、In2O3：Ga2O3：ZnO（各4N試薬）を湿式混合した後(溶媒：エタノール)、仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃：2h）を経て得られるものである。こうして作製したターゲットの電気伝導度は、90(S/cm)であった。
【０１０３】
成長室の到達真空を2×10-6(Pa)にして、成長中の酸素分圧を6.5(Pa)に制御して成膜を行った。
【０１０４】
チャンバー７２１内酸素分圧は６．５Pa、基板温度は25℃である。
【０１０５】
なお、ターゲット７０８と被成膜基板７０７間の距離は、30(mm)であり、入射窓７１６から入射されるＫｒＦエキシマレーザーのパワーは、１.5-3(mJ/cm２/pulse)の範囲である。また、パルス幅は、20(nsec)、繰り返し周波数は10(Hz)、そして照射スポット径は、1×1(mm角)とした。こうして、成膜レート7(nm/min)で成膜を行った。
【０１０６】
得られた薄膜について、薄膜のすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは認められなかったことから、作製したIn-Ga-Zn-O系薄膜はアモルファスであるといえる。
【０１０７】
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5nmであり、膜厚は約120nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn:Ga:Zn=0.98:1.02:4であった。
電気伝導度は、約10-２S/cm未満であった。電子キャリア濃度は約101６/cm3以下、電子移動度は約５cm2／（Ｖ・秒）と推定される。
【０１０８】
光吸収スペクトルの解析から、作製したアモルファス薄膜の禁制帯エネルギー幅は、約3eVと求まった。以上のことから、作製したIn-Ga-Zn-O系薄膜は、結晶のInGaO3(ZnO)４の組成に近いアモルファス相を呈しており、酸素欠損が少なく、電気伝導度が小さな透明な平坦薄膜であることが分かった。
【０１０９】
具体的に図１を用いて説明する。同図は、In-Ga-Zn-Oから構成され、結晶状態を仮定した時の組成がInGaO3(ZnO)m(mは６未満の数)で表される透明アモルファス酸化物薄膜を本実施例と同じ条件下で作成する場合の特性図である。この特性図は、酸素分圧を変化させた場合に、成膜された酸化物の電子キャリア濃度の変化を示したものである。
【０１１０】
本実施例と同じ条件下で酸素分圧を４．５Ｐａ超の高い雰囲気中で、成膜することにより、図１に示すように、電子キャリア濃度を１０１８／ｃｍ３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態で、ほぼ室温に維持されている。フレキシブルなプラスチックフィルムを基板として使用するには、基板温度は100℃未満に保つことが好ましい。
【０１１１】
酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができる。例えば、図１に示す様に、基板温度２５℃、酸素分圧５Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電子キャリア数を１０１６／ｃｍ３に低下させることができた。
【０１１２】
得られた薄膜は、図２に示す様に、電子移動度が１ｃｍ２／（Ｖ・秒）超であった。しかし、本実施例のパルスレーザー蒸着法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となる。
【０１１３】
従って、酸素分圧４．５Ｐａ超、望ましくは5Ｐａ超、６．５Ｐａ未満の雰囲気で、パルスレーザー蒸着法で、結晶状態における組成InGaO3(ZnO)m(mは６未満の数)で表される透明アモルファス酸化物薄膜を作製する。この透明アモルファス酸化物薄膜を用いれば、ノーマリーオフのトランジスタを構成することができる。
【０１１４】
また、該薄膜の電子移動度は、１ｃｍ２／Ｖ・秒超が得られ、オン・オフ比を１０３超に大きくすることができた。
【０１１５】
以上、説明したように、本実施例に示した条件下でＰＬＤ法によりＩｎＧａＺｎ酸化物の成膜を行う場合は、酸素分圧を４．５Ｐａ以上６．５Ｐａ未満になるように制御することが望ましい。
【０１１６】
なお、電子キャリア濃度を１０１８／ｃｍ３未満を実現するためには、酸素分圧の条件、成膜装置の構成や、成膜する材料や組成などに依存する。
【０１１７】
次に、上記装置における酸素分圧６．５Ｐａの条件で、アモルファス酸化物を作製し、図５に示すトップゲート型MISFET素子を作製した。具体的には、まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成した。
【０１１８】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜する。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０１１９】
MISFET素子の特性評価
図６に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。IDSはVDS=6V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS=4V印加時におけるゲート電圧VGSの閾値は約-0.5Vであった。また、VG=10V時には、IDS=1.0×10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。
【０１２０】
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
【０１２１】
本実施例によれば、電子キャリア濃度が小さく、したがって、電気抵抗が高く、かつ電子移動度が大きいチャネル層を有する薄膜トランジスタを実現できる。
【０１２２】
なお、上記したアモルファス酸化物は、電子キャリア濃度の増加と共に、電子移動度が増加し、さらに縮退伝導を示すという優れた特性を備えていた。
【０１２３】
本実施例では、ガラス基板上に薄膜トランジスタを作製したが、成膜自体が室温で行え
るので、プラスチック板やフィルムなどの基板が使用可能である。
【０１２４】
また、本実施例で得られたアモルファス酸化物は、可視光の光吸収が殆どなく、透明なフレキシブルＴＦＴを実現できる。
（第２の成膜法：スパッタ法（SP法））
雰囲気ガスとしてアルゴンガスを用いた高周波ＳＰ法により、成膜する場合について説明する。
【０１２５】
ＳＰ法は、図９に示す装置を用いて行った。同図において、８０７は被成膜基板、８０８はターゲット、８０５は冷却機構付き基板保持手段、８１４は、ターボ分子ポンプ、８１５はロータリーポンプ、８１７はシャッターである。また、８１８はイオン真空計、８１９はピラニ真空計、８２１は成長室（チャンバー）、８３０はゲートバルブである。
【０１２６】
被成膜基板８０７としては、SiO2ガラス基板（コーニング社製1737）を用意した。成膜前処理として、この基板の超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分ずつ行った後、空気中１００℃で乾燥させた。
【０１２７】
ターゲット材料としては、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体（サイズ20mmΦ5mmt）を用いた。
【０１２８】
この焼結体は、出発原料として、In2O3：Ga2O3：ZnO（各4N試薬）を湿式混合(溶媒：エタノール)し、仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃：2h）を経て作製した。このターゲット８０８の電気伝導度は90(S/cm)であり、半絶縁体状態であった。
【０１２９】
成長室８２１内の到達真空は、１×10-４(Ｐａ)であり、成長中の酸素ガスとアルゴンガスの全圧は、４〜０．１×１０−１（Pa）の範囲での一定の値とした。そして、アルゴンガスと酸素との分圧比を変えて、酸素分圧を１０−３〜２×１０−１（Pa）の範囲で変化させた。
【０１３０】
また、基板温度は、室温とし、ターゲット８０８と被成膜基板８０７間の距離は、30(mm)であった。
【０１３１】
投入電力は、RF180Wであり、成膜レートは、10(nm/min)で行った。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。
【０１３２】
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約０．５nmであり、膜厚は約１２０nmであることが分かった。蛍光Ｘ線（XRF）
分析の結果、薄膜の金属組成比はIn:Ga:Zn=0.98:1.02:4であった。
【０１３３】
成膜時の雰囲気の酸素分圧を変化させ、得られたアモルファス酸化物膜の電気伝導度を測定した。その結果を図３に示す。
【０１３４】
図３に示すように、酸素分圧を３×１０-２Ｐａ超の高い雰囲気中で、成膜することにより、電気伝導度を１０Ｓ／ｃｍ未満に低下させることができた。
酸素分圧をさらに大きくすることにより、電子キャリア数を低下させることができた。
例えば、図３に示す様に、基板温度２５℃、酸素分圧１０-１Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電気伝導度を約１０-１０Ｓ／ｃｍに低下させることができた。また、酸素分圧１０-１Ｐａ超で成膜したInGaO3(ZnO)４薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約１ｃｍ２／Ｖ・秒と推定された。
【０１３５】
すなわち、酸素分圧３×１０-２Ｐａ超、望ましくは5×１０-１Ｐａ超のアルゴンガス雰囲気で、スパッタ蒸着法で作製したIn-Ga-Zn-Oから構成され、結晶状態における組成InGaO3(ZnO)m(mは６未満の自然数)で表される透明アモルファス酸化物薄膜を作製した。この透明アモルファス酸化物薄膜を用い、ノーマリーオフで、かつオン・オフ比を１０３超のトランジスタを構成することができた。
【０１３６】
本実施例で示した装置、材料を用いる場合は、スパッタによる成膜の際の酸素分圧としては、例えば、３×１０-２Ｐａ以上、５×１０-１Ｐａ以下の範囲である。なお、パルスレーザー蒸着法およびスパッタ法で作成された薄膜では、図２に示す様に、伝導電子数の増加と共に、電子移動度が増加する。
【０１３７】
上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、電子キャリア濃度を減少できる。また、アモルファス状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度のアモルファス薄膜を得ることができる。
【０１３８】
なお、ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ３（ＺｎＯ）４アモルファス酸化物膜は、同様の特性を示した。
【０１３９】
なお、ターゲットとして、多結晶InGaO3(Zn1-xＭｇｘO)m(mは６未満の自然数、0<x≦1)を用いれば、１Ｐａ未満の酸素分圧下でも、高抵抗非晶質InGaO3(Zn1-xＭｇｘO)m膜を得ることができる。
【０１４０】
例えば、Ｚｎを８０at％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０１６／ｃｍ３未満とすることができる（電気抵抗値は、約１０-２Ｓ／ｃｍである。）。
【０１４１】
こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０％超、８５％未満（ｘにして、０．２＜ｘ＜０．８５）である。
【０１４２】
上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、特定の不純物イオンを添加することなしに、電子キャリア濃度を減少できる。また、非晶質状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度の非晶質膜を得ることができる。さらに、特定の不純物を添加せずに伝導電子数を減少できるので、不純物による散乱がなく、電子移動度を高く保つことができる。
【０１４３】
上記した非晶質酸化物膜を用いた薄膜トランジスタにおいて、Ａｌ２Ｏ３，Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。
【０１４４】
ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電子移動度を大きくすることができる。また、これらの膜の混晶を用いて、リーク電流、ヒステリシスが小さく、電子移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
【０１４５】
このように形成したＴＦＴは、ゲート端子、ソース端子、及び、ドレイン端子を備えた３端子素子である。このＴＦＴは、セラミックス、ガラス、又はプラスチックなどの絶縁基板上に成膜した半導体薄膜を、電子又はホールが移動するチャネル層として用いる。また、このＴＦＴはゲート端子に電圧を印加して、チャンネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。
【０１４６】
なお、酸素欠損量を制御して所望の電子キャリア濃度を達成できていることが本発明においては重要である。
【０１４７】
上記記載においては、非晶質酸化物膜の酸素量（酸素欠損量）の制御を、成膜時に酸素を所定濃度含む雰囲気中で行うことで制御している。しかし、成膜後、当該酸化物膜を酸素を含む雰囲気中で後処理して酸素欠損量を制御（低減あるいは増加）することも好ましいものである。
【０１４８】
効果的に酸素欠損量を制御するには、酸素を含む雰囲気中の温度を０℃以上３００℃以下、好ましくは、２５℃以上、２５０℃以下、更に好ましくは１００℃以上２００℃以下で行うのがよい。
【０１４９】
勿論、成膜時にも酸素を含む雰囲気中で行い、且つ成膜後の後処理でも酸素を含む雰囲気中で後処理してもよい。また、所定の電子キャリア濃度（１０１８／ｃｍ３未満）を得られるのであれば、成膜時には、酸素分圧制御は行わないで、成膜後の後処理を酸素を含む雰囲気中で行ってもよい。
【０１５０】
なお、本発明における電子キャリア濃度の下限としては、得られる酸化物膜をどのような素子や回路あるいは装置に用いるかにもよるが、例えば１０１４／ｃｍ３以上である。
（材料系の拡大）
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも１種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。
【０１５１】
また、このアモルファス酸化物膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を有することを見出した。
【０１５２】
その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性に優れたノーマリーオフ型のＴＦＴを作成できる。
【０１５３】
上記のZn,In及びSnのうち、少なくとも１種類の元素を含むアモルファス酸化物に、以下の元素を含む複合酸化物を構成できる。
【０１５４】
Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ，Ｇａ，Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素である。
【０１５５】
本発明には、以下（ａ）から（ｈ）の特徴を有する酸化物を用いることができる。
（ａ） 室温での電子キャリア濃度が、１０１８／ｃｍ３未満のアモルファス酸化物。
（ｂ） 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。
【０１５６】
なおここで、室温とは０℃から４０℃程度の温度をいう。アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。また、ここでの電子移動度は、ホール効果測定で得られる電子移動度をいう。
（ｃ） 室温での電子移動度が、０．１ｃｍ２／V・秒超であることを特徴とする上記（ａ）又は（ｂ）に記載されるアモルファス酸化物。
（ｄ） 縮退伝導を示す上記（ｂ）から（ｃ）のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、３０ｍｅV以下の状態をいう。
（ｅ） Zn,In及びSnのうち、少なくとも１種類の元素を構成成分として含む上記（ａ）から（ｄ）のいずれかに記載されるアモルファス酸化物。
（ｆ） 上記（ｅ）に記載のアモルファス酸化物に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ，Ｇａ，Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素を含むアモルファス酸化物膜。
（ｇ） 結晶状態における組成がＩｎ１−ｘＭ３ｘＯ3(Ｚｎ１−ｙＭ２ｙＯ)m（０≦ｘ、ｙ≦１、mは０又は６未満の自然数）である化合物単体又はｍの異なる化合物の混合体である(a)から（ｆ）のいずれかに記載のアモルファス酸化物膜。Ｍ３たとえば、Ｇａであり、Ｍ２は例えば、Ｍｇである。
【０１５７】
(ｈ) ガラス基板、金属基板、プラスチック基板又はプラスチックフィルム上に設けた上記(a)から（g）記載のアモルファス酸化物膜。
【０１５８】
また、本発明は、（１０）上記記載のアモルファス酸化物、又はアモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタである。
【０１５９】
なお、電子キャリア濃度が１０１８／ｃｍ３未満、１０１５／ｃｍ３超のアモルファス酸化物膜をチャネル層に用い、ソース端子、ドレイン端子及びゲート絶縁膜を介してゲート端子を配した電界効果型トランジスタを構成する。ソース・ドレイン端子間に５V程度の電圧を印加したとき、ゲート電圧を印加しないときのソース・ドレイン端子間の電流を約１０−７アンペアにすることができる。
【０１６０】
酸化物結晶の電子移動度は、金属イオンのｓ軌道の重なりが大きくなるほど、大きくなり、原子番号の大きなＺｎ，Ｉｎ，Ｓｎの酸化物結晶は、０．１から２００ｃｍ２／（Ｖ・秒）の大きな電子移動度を持つ。
【０１６１】
さらに、酸化物では、酸素と金属イオンとがイオン結合している。
【０１６２】
そのため、化学結合の方向性がなく、構造がランダムで、結合の方向が不均一なアモルファス状態でも、電子移動度は、結晶状態の電子移動度に比較して、同程度の大きさを有することが可能となる。
【０１６３】
一方で、Ｚｎ，Ｉｎ，Ｓｎを原子番号の小さな元素で置換することにより、電子移動度は小さくなる、こうした結果により、本発明のよるアモルファス酸化物の電子移動度は、約０．０１ｃｍ２／（Ｖ・秒）から２０ｃｍ２／（Ｖ・秒）である。
【０１６４】
上記酸化物を用いてトランジスタのチャネル層を作製する場合、トランジスタにおいて、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。
【０１６５】
ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電界効果移動度を大きくすることができる。また、これらの化合物の混晶からなる膜を用いて、リーク電流、ヒステリシスが小さく、電界効果移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
【０１６６】
Ｉｎ２Ｏ３酸化物膜は、気相法により成膜でき、成膜中の雰囲気に水分を、０．１Ｐａ程度添加することにより、アモルファス膜が得られる。
【０１６７】
また、ＺｎＯ及びＳｎＯ２は、アモルファス膜を得ることは難しいが、Ｉｎ２Ｏ３を、ＺｎＯの場合には２０原子量％程度、ＳｎＯ２の場合には、９０原子量％程度添加することによりアモルファス膜を得ることができる。特に、Ｓｎ−Ｉｎ―Ｏ系アモルファス膜を得るためには、雰囲気中に窒素ガスを０．１Ｐａ程度導入すればよい。
【０１６８】
上記のアモルファス膜に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の複合酸化物を構成する元素を添加できる。
【０１６９】
それにより、室温での、アモルファス膜をより安定化させることができる。また、アモルファス膜が得られる組成範囲を広げることができる。
【０１７０】
特に、共有結合性の強い、Ｂ，Ｓｉ，Ｇｅの添加は、アモルファス相安定化に有効であるし、イオン半径の差の大きいイオンから構成される複合酸化物は、アモルファス相が安定化する。
【０１７１】
たとえば、Ｉｎ−Ｚｎ−Ｏ系では、Inが約２０原子％超の組成範囲でないと、室温で安定なアモルファス膜は得難いが、ＭｇをＩｎと当量添加することにより、Ｉｎが約１５原子量％超の組成範囲で、安定なアモルファス膜を得ることができる。
【０１７２】
気相法による成膜において、雰囲気を制御することにより、電子キャリア濃度が、１０１８／ｃｍ３未満、１０１５／ｃｍ３超のアモルファス酸化膜を得ることができる。
【０１７３】
アモルファス酸化物の成膜方法としては、パルスレーザー蒸着法（ＰＬＤ法）、スパッタ法（ＳＰ法）及び電子ビーム蒸着法などの気相法を用いるのがよい。気相法の中でも、材料系の組成を制御しやすい点では、ＰＬＤ法が、量産性の点からは、ＳＰ法が適している。しかし、成膜法は、これらの方法に限られるのものではない。
【０１７４】
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、ガラス基板（コーニング社製1737）上にＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜を堆積させた。このとき、ＩｎＧａＯ３（ＺｎＯ）及びＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をそれぞれターゲットとする。
【０１７５】
成膜装置は、既述の図９に記載されている装置を用い、成膜条件は、当該装置を用いた場合と同様とした。
【０１７６】
基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、２種類のターゲットから作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜は、いずれもアモルファス膜であることが示された。
さらに、ガラス基板上のＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜のＸ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5nmであり、膜厚は約120nmであることが分かった。
【０１７７】
蛍光Ｘ線（XRF）分析の結果、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比はIn:Ga:Zn=１．１:１．１:０．９であった。また、ＩｎＧａＯ（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比は、In:Ga:Zn=0.98:1.02:4であった。
【０１７８】
成膜時の雰囲気の酸素分圧を変化させ、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度を測定した。その結果を図１に示す。酸素分圧が４．２Ｐａ超の雰囲気中で成膜することにより、電子キャリア濃度を１０１８／ｃｍ３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態でほぼ室温に維持されている。また、酸素分圧が６．５Ｐａ未満の時は、得られたアモルファス酸化物膜の表面は平坦であった。
【０１７９】
酸素分圧が５Ｐａの時、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度は１０１６／ｃｍ３、電気伝導度は、１０−２Ｓ／ｃｍであった。また、電子移動度は、約５ｃｍ２／Ｖ・秒と推測された。光吸収スペクトルの解析から、作製したアモルファス酸化物膜の禁制帯エネルギー幅は、約3eVと求まった。
【０１８０】
酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができた。図１に示す様に、基板温度２５℃、酸素分圧６Ｐａで成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜では、電子キャリア濃度を８×１０１５／ｃｍ３（電気伝導：約８×１０-３Ｓ／ｃｍ）に低下させることができた。得られた膜は、電子移動度が１ｃｍ２／（Ｖ・秒）超と推測された。しかし、ＰＬＤ法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となった。
【０１８１】
ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとし、異なる酸素分圧で成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜に関して、電子キャリア濃度と電子移動度の関係を調べた。その結果を図２に示す。電子キャリア濃度が、１０１６／ｃｍ３から１０２０／ｃｍ３に増加すると、電子移動度は、約３ｃｍ２／（Ｖ・秒）から約１１ｃｍ２／（Ｖ・秒）に増加することが示された。また、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜に関しても、同様の傾向が見られた。
【０１８２】
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の成膜）
ターゲットとして多結晶ＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)を用い、ＰＬＤ法により、ガラス基板上にＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)膜を成膜した。成膜装置は、図８に記載の装置を用いた。
【０１８３】
被成膜基板としては、SiO2ガラス基板（コーニング社製1737）を用意した。その基板に前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分間ずつ行った後、空気中１００℃で.乾燥させた。ターゲットとしては、InGa(Zn1-xMgxO)4(x=1-0)焼結体（サイズ20mmΦ5mmt）を用いた。
【０１８４】
ターゲットは、出発原料In2O3：Ga2O3:ZnO:MgO（各4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃：2h）を経て作製した。
成長室到達真空は、2×10-6(Pa)であり、成長中の酸素分圧は、0.8(Pa)とした。基板温度は、室温（２５℃）で行い、ターゲットと被成膜基板間の距離は、30(mm)であった。
【０１８５】
なお、ＫｒＦエキシマレーザーのパワーは、１.5(mJ/cm２/pulse)、パルス幅は、20(nsec)、繰り返し周波数は、10(Hz)、照射スポット径は、1×1(mm角)とした。成膜レートは、7(nm/min)であった。
【０１８６】
雰囲気は酸素分圧０．８Ｐａで、基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系膜はアモルファス膜であることが示された。得られた膜の表面は平坦であった。
【０１８７】
異なるｘ値のターゲットを用いて、酸素分圧０．８Ｐａの雰囲気中で成膜したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の電気伝導度、電子キャリア濃度及び電子移動度のｘ値依存性を調べた。
【０１８８】
その結果を、図４に示す。ｘ値が０．４超のとき、酸素分圧０．８Ｐａの雰囲気中で、ＰＬＤ法により成膜したアモルファス酸化物膜では、電子キャリア濃度を１０１８／ｃｍ３未満にできることが示された。また、ｘ値が０．４超のアモルファス酸化物膜では、電子移動度は、１ｃｍ２／Ｖ・秒超であった。
【０１８９】
図４に示すように、Ｚｎを８０原子％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０１６／ｃｍ３未満とすることができる（電気抵抗値は、約１０-２Ｓ／ｃｍである。）。こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０原子％超、８５原子％未満（ｘにして、０．２＜ｘ＜０．８５）、より好適には０.５＜ｘ＜０．８５である。
【０１９０】
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、Ｉｎ２Ｏ３多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ２Ｏ３膜を成膜した。
【０１９１】
装置は、図８に示した装置を用いた。被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
【０１９２】
この基板の前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水で各5分間ずつ行った後、空気中１００℃で乾燥させた。
【０１９３】
ターゲットとしては、In2O3焼結体（サイズ20mmΦ5mmt）を用いた。これは、出発原料In2O3（4N試薬）を仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃：2h）を経て準備した。
【０１９４】
成長室到達真空は、2×10-6(Pa)、成長中の酸素分圧は、５(Pa)、基板温度は室温とした。
【０１９５】
酸素分圧は５Ｐａ、水蒸気分圧は０．１Ｐａとし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。
【０１９６】
ターゲットと被成膜基板間の距離は、40(mm)、ＫｒＦエキシマレーザーのパワーは0.5(mJ/cm２/pulse)、パルス幅は、20(nsec)、繰り返し周波数は、10(Hz)、照射スポット径は1×1(mm角)であった。成膜レートは、3(nm/min)であった。
【０１９７】
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、８０ｎｍであった。
【０１９８】
得られたＩｎ−Ｏ系アモルファス酸化物膜の電子キャリア濃度は５×１０１７／ｃｍ３で、電子移動度は、約７ｃｍ２／Ｖ・秒であった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、（Ｉｎ０．９Ｓｎ０．１）Ｏ３．１多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ−Ｓｎ−Ｏ系酸化物膜を成膜した。
【０１９９】
具体的には、
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
【０２００】
基板前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて各5分間ずつ行った。その後、空気中１００℃で乾燥させた。
【０２０１】
ターゲットは、In2O3-SnO2焼結体（サイズ20mmΦ5mmt）を準備した。これは、出発原料として、In2O3-SnO2（4N試薬）を湿式混合(溶媒：エタノール)、仮焼（1000℃：2h）
、乾式粉砕、本焼結（1550℃：2h）を経て得られる。
【０２０２】
基板温度は室温である。酸素分圧は５（Ｐａ）、窒素分圧は、０．１（Ｐａ）とし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。
【０２０３】
ターゲットと被成膜基板間の距離は、30(mm)とし、ＫｒＦエキシマレーザーのパワーは、1.5(mJ/cm２/pulse)、パルス幅は、20(nsec)であった。また、繰り返し周波数は、10(Hz)、照射スポット径は、1×1(mm角)であった。成膜レートは、6(nm/min)であった。
【０２０４】
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｓｎ−Ｏ系膜はアモルファス膜であることが示された。
【０２０５】
得られたＩｎ−Ｓｎ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０１７／ｃｍ３で、電子移動度は、約５ｃｍ２／Ｖ・秒であった。膜厚は、１００ｎｍであった。（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜の成膜）
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
【０２０６】
基板の前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて、各5分間行った後、空気中１００℃で乾燥させた。
【０２０７】
ターゲットとして、(In2O3)1-x-(Ga2O3)x(X=0-1)焼結体（サイズ20mmΦ5mmt）を用意した。なお、例えばｘ＝０．１の場合は、ターゲットは、（Ｉｎ０．９Ｇａ０．１）２
Ｏ３多結晶焼結体ということになる。
【０２０８】
これは、出発原料：In2O3-Ga2O2（4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000℃：2h）、乾式粉砕、本焼結（1550℃： 2h）を経て得られる。
【０２０９】
成長室到達真空は、2×10-6(Pa)であり、成長中の酸素分圧は、1(Pa)とした。
【０２１０】
基板温度は、室温で行い、ターゲットと被成膜基板間の距離は、30(mm)、ＫｒＦエキシマレーザーのパワーは、1.5(mJ/cm２/pulse)であった。また、パルス幅は、20(nsec)、繰り返し周波数は、10(Hz)、照射スポット径は、1×1(mm角)であった。成膜レートは、6(nm/min)であった。
【０２１１】
基板温度は25℃である。酸素分圧は１Ｐａであった。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは検出され
ず、作製したＩｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、１２０ｎｍであった。
【０２１２】
得られたＩｎ−Ｇａ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０１６／ｃｍ３で、電子移動度は、約１ｃｍ２／Ｖ・秒であった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（ガラス基板））
ＴＦＴ素子の作製
図５に示すトップゲート型ＴＦＴ素子を作製した。
【０２１３】
まず、ガラス基板（１）上に、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとし、酸素分圧５Ｐａの条件で、前述したPLD装置を用いて、In-Ga-Zn-O系アモルファス酸化物膜を作製した。チャンネル層（２）として用いる厚さ120nmのIn-Ga-Zn-O系アモルファス膜を形成した。
【０２１４】
さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなIn-Ga-Zn-O系アモルファス膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。
【０２１５】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。
【０２１６】
ＴＦＴ素子の特性評価
図６に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。
【０２１７】
これは、アモルファスIn-Ga-Zn-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=6V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS=4V印加時におけるゲート電圧VGSの閾値は約-0.5Vであった。
【０２１８】
また、VG=10V時には、IDS=1.0×10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内にキャリアを誘起できたことに対応する。
【０２１９】
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
【０２２０】
なお、アモルファス酸化物の電子キャリア濃度を１０１８／ｃｍ３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０１７／ｃｍ３以下がより好ましく、１０１６／ｃｍ３以下にすると更に好ましかった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（アモルファス基板））
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、酸素分圧５Ｐａの雰囲気で、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。このとき、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとした。
【０２２１】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）を電子ビーム蒸着法により成膜して、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。ゲート絶縁膜として、Ｙ２Ｏ３（厚さ：１４０ｎｍ），Ａｌ２Ｏ３（厚さ：１３０μｍ）及びＨｆＯ２（厚さ：１４０μｍ）を用いた３種類の上記の構造を有するＴＦＴを作成した。
【０２２２】
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性は、図６と同様であった。すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=6V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10V時には、IDS=２.０×10-5Aの電流が流れた。
これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
【０２２３】
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。
【０２２４】
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで屈曲させ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。また、可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
【０２２５】
ゲート絶縁膜としてＡｌ２Ｏ３膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10V時には、IDS=５.0×10-６Aの電流が流れた。トランジスタのオン・オフ比は、１０２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約２cm2(Vs)-1の電界効果移動度が得られた。
【０２２６】
ゲート絶縁膜としてＨｆＯ２膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10V時には、IDS=１.0×10-６Aの電流が流れた。トランジスタのオン・オフ比は、１０２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm2(Vs)-1の電界効果移動度が得られた。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ８０nmのＩｎ２Ｏ３アモルファス酸化物膜を形成した。
【０２２７】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ２Ｏ３アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜して、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０２２８】
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=５V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、２×１０−８Ａ、VG=10V時には、IDS=.0×10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
【０２２９】
トランジスタのオン・オフ比は、約１０２であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
【０２３０】
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ１００nmのＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０２３１】
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In-Ｓｎ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=６V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、５×１０−８Ａ、VG=10V時には、IDS=５.0×10-５Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ｓｎ-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
【０２３２】
トランジスタのオン・オフ比は、約１０３であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約５cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
【０２３３】
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、実施例６に示した成膜法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０２３４】
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルn型半導体であることが分かる。これは、In−Ｇａ−O系アモルファス酸化物膜がn型伝導体である
という事実と矛盾しない。IDSはVDS=６V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、１×１０−８Ａ、VG=10V時には、IDS=１.0×10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
【０２３５】
トランジスタのオン・オフ比は、約１０２であった。また、出力特性から電界効果移動
度を算出したところ、飽和領域において約０．８cm2(Vs)-1の電界効果移動度が得られた
。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
【０２３６】
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
【０２３７】
なお、アモルファス酸化物の電子キャリア濃度を１０１８／ｃｍ３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０１７／ｃｍ３以下がより好ましく、１０１６／ｃｍ３以下にすると更に好ましかった。
【０２３８】
以下では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物について主として説明するが、第１から第３の本発明は、以下に示す実施例に限定されるものではない。
【０２３９】
まず、第1の本発明（成膜前処理から後処理）に関する実施例について説明する。
（実施例１−１）
まず、PET基板をUV/O3表面処理装置のチャンバーに入れ、基板表面に紫外線を照射す。本装置が有するチャンバーは、大気圧下の酸素含有雰囲気で成膜を行う装置であり、紫外線照射によりチャンバー内にオゾンが発生し、オゾンと紫外線により基板表面の汚染物質を除去し、清浄表面を得ることが出来る。
【０２４０】
この方法を用いて表面処理を行った基板上に、KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、In-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。成膜条件は、既述の範囲で適宜設定して行う。
【０２４１】
その後、図５に示すトップゲート型MISFET素子を作製する。具体的には以下のように行う。
【０２４２】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２４３】
さらにその上に、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層し、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15）、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。こうして、電界効果型のトランジスタが得られる。
（実施例１−２）
まず、ガラス基板（コーニング社製1737）を平行平板型常圧プラズマ装置のチャンバーに入れ、基板表面に低エネルギーのプラズマを照射する。
【０２４４】
本装置は低エネルギーのプラズマを基板表面に照射することにより基板表面の汚染物質を除去し、基板最表面の状態を変化させることが出来る。
【０２４５】
この方法を用いて表面処理を行った基板上に、KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、In-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２４６】
得られたアモルファス酸化物膜の剥離試験を行うと、基板とアモルファス酸化物膜との密着性は非常に良好あることが確認できる。
【０２４７】
こうして得られる非晶質酸化物を用いて、例えば実施例１に示すようなトランジスタを作製できる。
（実施例１−３）
まず、ガラス基板（コーニング社製1737）を過酸化水素５％、アンモニア５％水溶液（APM）中に浸漬し、５分間の超音波洗浄を行う。
【０２４８】
基板をAPMから取り出した後、純水中に浸漬し、５分間の超音波洗浄を行う。その後、基板を過酸化水素５％、塩化水素５％水溶液（HPM）中に浸漬し、５分間の超音波洗浄を行う。
【０２４９】
HPMの代わりにフッ化水素水溶液あるいはフッ化水素と過酸化水素の混合水溶液を用いてもよい。基板をHPMから取り出した後、純水中に浸漬し、５分間の超音波洗浄を行う。その後に乾燥窒素により基板を乾燥させる。
【０２５０】
以上の洗浄工程により、基板上の汚染物質を除去し、清浄な基板表面を得ることが出来る。
【０２５１】
この方法を用いて表面処理を行った基板上に、既述のIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２５２】
当該アモルファス酸化物膜の剥離試験を行うと、基板とアモルファス酸化物膜との密着性が非常に良好であることが確認できる。
（実施例１−４）
まず、PET基板上にシロキサン系縮合物液体をスピンコーティングにより薄く塗布する。
【０２５３】
こうして得られる基板を、室温、且つ低湿度条件下で十分乾燥させる。
【０２５４】
あるいは、あらかじめハードコート加工されたPET基板、PETフィルム製品を用いることも出来る。
【０２５５】
上記方法を用いて表面処理を行った基板上に、例えばIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。こうして得られる薄膜を利用して、トランジスタを形成することができる。
（実施例１−５）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２５６】
チャンバーには、オゾン発生装置が取り付けてあり、通常のO2ガスの代わりに、オゾン含有酸素ガスをチャンバー内に導入しながら成膜を行う。
【０２５７】
オゾンを含めたチャンバー内酸素分圧は、例えば６Pa、基板温度は25℃とする。こうして得られる薄膜を用いてＦＥＴを作製する。
【０２５８】
具体的には、図５に示すトップゲート型MISFET素子を作製する。
【０２５９】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２６０】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２６１】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。
【０２６２】
電子ビーム蒸着装置にもオゾン発生器が取り付けておき、オゾン+O2ガスを導入しながら成膜を行う。
【０２６３】
その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２６４】
このように、ゲート絶縁膜形成時にもオゾンを利用することで絶縁特性を向上させることができる。
（実施例１−６）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２６５】
チャンバーには通常のO2ガスラインの他に、N2Oガスラインを取り付けておき、O2ガスとN2Oガスを同流量チャンバー内に導入しながら成膜を行う。
【０２６６】
N2Oの代わりに、NO2またはNOを用いることもできる。
【０２６７】
チャンバー内のO2+N2O圧力は約６Pa、基板温度は25℃とする。
【０２６８】
この装置を用いて、基板上に非晶質酸化物を堆積させ、図５に示すトップゲート型MISFET素子を作製する。
【０２６９】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２７０】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。
【０２７１】
電子ビーム蒸着装置にもN2Oラインを取り付けておき、N2O+O2ガスを導入しながら成膜を行う。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２７２】
このように、ゲート絶縁膜形成時にもオゾンを利用することで絶縁特性を向上させることができる。
（実施例１−７）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２７３】
チャンバーにはラジカル発生器が据え付けられており、O2ガスをラジカル発生器を通すことで、酸素ラジカルを基板に導入する。
【０２７４】
チャンバー内の酸素分圧は６Pa、基板温度は25℃とする。
【０２７５】
上記薄膜を用いたFETを作製する。図５に示すトップゲート型MISFET素子を作製する。
【０２７６】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２７７】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２７８】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。
【０２７９】
電子ビーム蒸着装置にも同様にラジカル発生器を据え付けておき、酸素ラジカルを導入しながら成膜を行う。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２８０】
こうして、ゲート絶縁膜の絶縁性が非常に良好であるFETが実現される。
（実施例１−８）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２８１】
チャンバーには、ECRプラズマ発生器を据え付けておき、O2ガスをECRプラズマ発生器を通すことで、酸素プラズマを基板に導入する。
【０２８２】
プラズマ発生装置は、RFプラズマ発生装置でもDCプラズマ発生装置でもよい。チャンバー内の酸素分圧は６Pa、基板温度は25℃とする。
【０２８３】
こうして得られる薄膜を用いて、図５に示すトップゲート型MISFET素子を作製する。
【０２８４】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２８５】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２８６】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。なお、電子ビーム蒸着装置にも同様にECRプラズマ発生器を据え付けておき、酸素プラズマを導入しながら成膜を行う。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２８７】
こうして、ゲート絶縁膜の絶縁性が非常に良好であるFETが実現される。
（実施例１−９）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０２８８】
チャンバー内の酸素分圧は６Pa、基板温度は25℃とする。
【０２８９】
薄膜堆積後の基板を、電気炉を用いて、大気中１５０℃、２時間の熱処理を行う。
【０２９０】
こうして得られる薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
【０２９１】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０２９２】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０２９３】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。Y2O3膜堆積後も電気炉で大気中150℃2時間の熱処理を行う。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０２９４】
こうして、ゲート絶縁膜の絶縁性が非常に良好であるFETが実現される。
【０２９５】
なお、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、電気炉にオゾン発生器を取り付けることにより、オゾン雰囲気中で行うこともできる。
【０２９６】
また、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、電気炉にＮ２Ｏガスラインおよび酸素ガスラインを設置することにより、N2O+O2雰囲気中で行うこともできる。
【０２９７】
また、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、水蒸気酸化用電気炉おいて、ほぼ飽和水蒸気圧の大気中で行うこともできる。
【０２９８】
また、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、基板加熱用ヒーターにより基板を200℃に加熱することもできる。このとき、成膜チャンバーに設置してあるラジカル発生器から酸素ラジカルを発生させ、それをチャンバー内に導入しながら、熱処理を行う。
【０２９９】
また、本実施例１−９において、アモルファス酸化物膜堆積後、およびY2O3膜堆積後の熱処理を、成膜チャンバーに設置してあるECRプラズマ発生装置より酸素プラズマを発生させて行うこともできる。酸素プラズマ発生装置はRFプラズマ発生装置でもDCプラズマ発生装置でもよい。例えば、酸素プラズマを基板に照射しながら２時間保持する。
【０３００】
そして、酸素基板にプラズマ照射する際に、基板加熱用ヒーターにより基板を200℃に
加熱しながら行うこともできる。
（実施例１−１０）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。チャンバー内の酸素分圧６Pa、基板温度は25℃である。こうして得られる薄膜を用いて、図５に示すトップゲート型MISFET素子を作製する。
【０３０１】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３０２】
さらにその上に、ドレイン端子（５）とソース端子（６）の形状に開放口を設けたメタルマスクを先ほど堆積させたInGaO3(ZnO)４膜表面に密着させ設置した。それをチャンバー内に設置し、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。その後、メタルマスクを除去することで、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を、電子ビーム蒸着法により成膜する（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）。このとき、Y2O3膜の成膜は、やはりメタルマスクを用いてソース端子（５）とドレイン端子（６）の間、すなわちチャネル上に堆積するように行う。さらにその上に金を成膜する。その後、メタルマスクを除去することで、ゲート端子（４）を形成する。メタルマスクを用いることで、リソグラフィー工程を経ることなくTFT素子を形成することが出来る。
（実施例１−１１）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３０３】
チャンバー内の酸素分圧は６Pa、基板温度は25℃である。
【０３０４】
こうして得られる薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
【０３０５】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３０６】
チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により金膜を30nm積層し、フォトリソグラフィー法と KI+I2水溶液を用いたウエットエッチングにより、ドレイン端子（５）及びソース端子（６）を形成する。
【０３０７】
最後にゲート絶縁膜（３）として用いるY2O3膜を、電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜する。そして、フォトリソグラフィー法とCF4+Arガスを用いたプラズマドライエッチングにより、ゲート端子（４）を形成する。
【０３０８】
こうして、基板上に形成されるＴＦＴ素子間におけるバラツキの小さなTFTを作製することができる。
【０３０９】
次に、第２の本発明（成膜方法）に関する実施例について説明する。
（実施例２−１）
タングステンボートを抵抗加熱蒸発源とする蒸着装置に、In-Ga-Zn混合物あるいは合金を配置する。
【０３１０】
そして、酸素雰囲気中で加熱蒸発させることで、加熱蒸発源に対向して配置されたガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。チャンバー内酸素分圧は約0.1Pa、基板温度は25℃である。
【０３１１】
タングステンボートに配置したIn-Ga-Zn混合物あるいは合金の組成は、蒸着によりガラス基板上に堆積された膜の組成が所望のものになるように調整しておく。
【０３１２】
抵抗加熱蒸発源はボートでなく、フィラメントやバスケットなどを用いてよく、その材質はモリブデンやタンタルなどでもよい。
【０３１３】
こうして、基板上に非晶質酸化物の薄膜が形成される。
【０３１４】
そして、当該膜を用いて、図５に示すようなトランジスタが作製される。
（実施例２−２）
３本のクヌーセンセルをおよびガス導入口を有する分子線エピタキシー（MBE）装置を
用いて成膜を行う。
【０３１５】
それぞれのクヌーセンセルに、In、Ga、Zn単体金属を配置し、クヌーセンセルのヒーターを加熱する。
【０３１６】
これにより、In、Ga、Znをそれぞれ蒸発させ、同時にガス導入口から酸素ガスを導入する。そして、クヌーセンセルおよびガス導入口が向けられた方向に配置されたガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３１７】
チャンバー内圧力は0.005Pa、基板温度は25℃である。
【０３１８】
クヌーセンセルの加熱温度は、ガラス基板上に堆積された膜の組成が所望のものになるようにそれぞれ調整しておく。
【０３１９】
ガス導入口から導入される酸素ガスは、通常のO2分子ガスでも良いが、オゾンガスを用いることもできる。
【０３２０】
また酸素ラジカルを導入することもできる。
上記方法により得られる薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
【０３２１】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３２２】
さらにその上に、チャンバー内圧力を0.005Paに保ちながら酸素ガス導入量を、上記薄
膜作成時の約２分の１に減少させて、上記薄膜作成法により電気伝導度の大きなInGaO3(ZnO)４を３０ｎｍ形成する。その上に、タングステンボートを用いた抵抗加熱蒸着法により金膜を30nm積層し、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０３２３】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
【０３２４】
こうして、図５に示すＦＥＴが得られる。
（実施例２−３）
電子ビーム蒸着法により、In2O3-Ga2O3-ZnO酸化物焼結体をターゲットとして、酸素ガスを基板に向けて放射導入しながら、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３２５】
チャンバー内圧力は0.01Pa、基板温度は25℃である。
【０３２６】
In2O3-Ga2O3-ZnO酸化物焼結体の組成は、ガラス基板上に堆積された膜の組成が所望のものになるように調整しておく。
【０３２７】
こうして得られる非晶質酸化物の薄膜を用いて、実施例２−２で示す方法によりＦＥＴを作製することができる。
（実施例２−４）
化学気相成長法（CVD法）により、基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。このとき、原料ガスは、トリメチルガリウム（TMG）、トリメチルインジウム（TMI）,ジメチル亜鉛（DMZ）および酸素である。チャンバー内圧力は1Pa、基板温度は200℃である。
【０３２８】
原料ガス流量は、ガラス基板上に堆積された膜の組成が所望のものになるように調整する。
【０３２９】
TMGの代わりにトリエチルガリウム(TEG)、トリイソブチルガリウム(TIBG)やガリウムアルコキシドを用いることが出来る。
【０３３０】
また、TMIの代わりにトリエチルインジウム（TEI）やインジウムアルコキシドを用いることが出来る。また、DMZの代わりにトリエチル亜鉛(TEZ)や亜鉛アルコキシドを用いることが出来る。
【０３３１】
酸素ガスは通常のO2分子ガスでも良いが、オゾンガスを用いても良い。またチャンバー内に酸素ラジカルとして導入しても良い。
【０３３２】
また、NO2、N2Oなどの酸化ガスを用いることもできる。
【０３３３】
こうして得られる非晶質酸化物の薄膜を用いて、実施例２−２で示す方法によりＦＥＴ
を作製することができる。
（実施例２−５）
実施例２−４において、CVD法によりアモルファスIn-Ga-Zn-O薄膜を形成する際に、プラズマをチャンバー内に発生させることで、より低い基板加熱温度で残留有機物の少ない膜を形成することが出来る。
【０３３４】
具体的には、ＥＣＲプラズマ発生器を用いてチャンバー内にプラズマを導入し、実施例
２−４と同様の原料ガスを用いて、チャンバー内圧力0.1Pa、基板温度100℃でIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
（実施例２−６）
実施例２−４において、CVD法によりアモルファスIn-Ga-Zn-O薄膜を形成する際に、原料ガスをチャンバーに導入した直後、基板に到達する前に、この原料ガスが、1000℃以上に加熱されたタングステンメッシュを通過し、基板に到達するようにする。
【０３３５】
これにより、原料ガスがタングステン触媒により分解するため、より低い基板加熱温度
で残留有機物の少ない膜を形成することが出来る。
【０３３６】
タングステンメッシュの代わりに白金、モリブデン、タンタルなどを用いることも出来
る。
【０３３７】
例えば、1500℃加熱したタングステンメッシュをチャンバー内に導入し、実施例２−４
と同様の原料ガスを用いて、チャンバー内圧力1Pa、基板温度100℃でIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
（実施例２−７）
KrFエキシマレーザーにライン光学系を付加して発生させた100mm幅のレーザーラインビームを用いたラインビームパルスレーザー蒸着法を用いて成膜する。
【０３３８】
InGaO3(ZnO)４組成を有する、幅100mmの大きさの多結晶焼結体をターゲットとして用いる。
【０３３９】
100mm×100mmのガラス基板上に、成長する膜が基板面内に均一に堆積するように、基板をビームラインに対して垂直方向に動かしながら、アモルファス酸化物半導体薄膜を堆積させる。
【０３４０】
チャンバー内酸素分圧は６Pa、基板温度は25℃とする。
【０３４１】
こうして得られる非晶質酸化物薄膜を用いて、図５に示すトップゲート型MISFET素子を作製する。
【０３４２】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３４３】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、ラインビームパルスレーザー蒸着法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０３４４】
最後にゲート絶縁膜（３）として用いるY2O3膜を、ラインビームパルスレーザー蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜する。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。こうして、図５に示すＦＥＴが形成される。
（実施例２−８）
電気析出法により、非晶質酸化物を成膜する場合について説明する。
【０３４５】
硝酸インジュウム、硝酸ガリウム、硝酸亜鉛、ジメチルアミンボラン（DMAB）を含有する水溶液を原料として、基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３４６】
はじめに、無電界堆積を行った後、ジメチルアミンボラン（DMAB）を含有しない水溶液で外部電源を用いて電界をかけ、電気析出を行う。
【０３４７】
水溶液の温度は60℃（無電界時）〜85℃（電気析出時）である。
【０３４８】
原料となる水溶液は、ガラス基板上に堆積される膜の組成が所望のものになるように調整しておく。
【０３４９】
実施例２−４等で示した方法により、電気析出法で作製した非晶質酸化物の薄膜を用いたＦＥＴが実現される。
【０３５０】
次に、第３の本発明（成膜温度）に関する実施例について説明する。
（実施例３−１）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
【０３５１】
チャンバー内酸素分圧は６Pa、基板温度は７０℃とする。
【０３５２】
こうして得られる非晶質酸化物の薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
【０３５３】
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
【０３５４】
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
【０３５５】
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5MV/cm印加時に10-3A/cm2）、その上に金を成膜する。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
【０３５６】
こうして、図５に示すＦＥＴが得られる。
【０３５７】
さらに、In-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積時の基板温度を、例えば１２０℃とすることができる。
（実施例３−２）
基板としては、透明なポリカーボネート（ＰＣ）基板を用いる。
【０３５８】
ここでは厚さ0.3mmの基板を用いたが、10um〜100um程度の樹脂フィルムを用いることもできる。また、表面に酸化シリコン膜や酸窒化シリコン膜などをコートした樹脂基板や樹脂フィルムを用いることもできる。
【０３５９】
In-Ga-Zn-O系アモルファス酸化物半導体薄膜は、酸素分圧３×１０-１Ｐａ超、望ましくは5×１０-１Ｐａ超のアルゴンガス雰囲気で、スパッタ蒸着法で作製する。そして、成膜時の基板温度を１２０℃とする。このように加熱した状態で成膜することにより、例えば、６０℃恒温室内で動作させた場合の素子の安定性を高めることができる。
【０３６０】
なお、成膜時の基板温度を、ＰＣ基板の熱変形温度（１５０℃）以上とすると、ＴＦＴ素子の特性（ゲート電圧VGSの閾値やIDSなど）のばらつきは大きくなる。
【産業上の利用可能性】
【０３６１】
本発明に係る非晶質酸化物をチャネル層に用いて、トランジスタ、とりわけノーマリーオフ型のＦＥＴが実現される。
【０３６２】
このトランジスタは、液晶ディスプレイ（ＬＣＤ）や有機ＥＬディスプレイのスイッチング素子として利用できる。
【０３６３】
また、該非晶質酸化物は、プラスチックフィルムをはじめとするフレキシブル基板上に形成できるので、本発明はフレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用される。
【符号の説明】
【０３６４】
１ 基板
２ チャンネル層
３ ゲート絶縁膜
４ ゲート端子
５ ドレイン端子
６ ソース端子
【特許請求の範囲】
【請求項１】
電界効果型トランジスタの製造方法であって、
基板を用意する第１の工程、及び該基板上に非晶質酸化物を含み構成される活性層を成
膜する第２の工程を備え、該非晶質酸化物は、Ｉｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、且つ該第２の工程を、成膜温度が７０℃以上で行うと共に、製造された該電界効果型トランジスタは、前記非晶質酸化物の電子キャリア濃度は１０１８／ｃｍ３未満であり、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ２／（Ｖ・秒）超であることを特徴とする電界効果型トランジスタの製造方法。
【請求項２】
前記成膜温度が、７０℃以上２００℃以下であることを特徴とする請求項１記載の電界
効果型トランジスタの製造方法。
【請求項１】
電界効果型トランジスタの製造方法であって、
基板を用意する第１の工程、及び該基板上に非晶質酸化物を含み構成される活性層を成
膜する第２の工程を備え、該非晶質酸化物は、Ｉｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、且つ該第２の工程を、成膜温度が７０℃以上で行うと共に、製造された該電界効果型トランジスタは、前記非晶質酸化物の電子キャリア濃度は１０１８／ｃｍ３未満であり、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ２／（Ｖ・秒）超であることを特徴とする電界効果型トランジスタの製造方法。
【請求項２】
前記成膜温度が、７０℃以上２００℃以下であることを特徴とする請求項１記載の電界
効果型トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１６４９８７（Ｐ２０１２−１６４９８７Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１２−５８２５３（Ｐ２０１２−５８２５３）
【出願日】平成２４年３月１５日（２０１２．３．１５）
【分割の表示】特願２００５−３２５３６９（Ｐ２００５−３２５３６９）の分割
【原出願日】平成１７年１１月９日（２００５．１１．９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２４年３月１５日（２０１２．３．１５）
【分割の表示】特願２００５−３２５３６９（Ｐ２００５−３２５３６９）の分割
【原出願日】平成１７年１１月９日（２００５．１１．９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
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