電磁遅延線のインダクタンス素子
【課題】 集中定数型電磁遅延線のインダクタンス素子において、チップ状の超小型化が容易で、各区間を好ましい結合状態にできるようにする。
【解決手段】 第１の絶縁基板１５にスパイラル状のインダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂを形成し、インダクタＬ４ＡとＬ４Ｂを直列接続する。第２、第３の絶縁基板２２、３３にスパイラル状のインダクタＬ１、Ｌ３、Ｌ５を形成する。第４の絶縁基板４１にスパイラル状のインダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａを形成し、インダクタＬ２Ａ、Ｌ２Ｂを直列接続する。第１〜第４の絶縁基板１５〜４１を重ね、インダクタＬ０Ｂ〜Ｌ６Ａを縦続接続する。インダクタＬ２ＡとＬ２Ｂ、Ｌ４ＡとＬ４Ｂを平面的に２分割して１区間を形成し、平面的に分割されない前後の区間と正結合させる。
【解決手段】 第１の絶縁基板１５にスパイラル状のインダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂを形成し、インダクタＬ４ＡとＬ４Ｂを直列接続する。第２、第３の絶縁基板２２、３３にスパイラル状のインダクタＬ１、Ｌ３、Ｌ５を形成する。第４の絶縁基板４１にスパイラル状のインダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａを形成し、インダクタＬ２Ａ、Ｌ２Ｂを直列接続する。第１〜第４の絶縁基板１５〜４１を重ね、インダクタＬ０Ｂ〜Ｌ６Ａを縦続接続する。インダクタＬ２ＡとＬ２Ｂ、Ｌ４ＡとＬ４Ｂを平面的に２分割して１区間を形成し、平面的に分割されない前後の区間と正結合させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電磁遅延線のインダクタンス素子に係り、特に、集中定数型の超小型電磁遅延線に用いるインダクタンス素子の改良に関する。
【背景技術】
【０００２】
この種の超小型電磁遅延線としては、遅延時間が１ｎｓ以下の場合、マイクロストリップ線路を用いると、シンプルな構造のものが容易に実現できる。
【０００３】
ところが、それ以上の遅延時間を実現するためには、遅延時間に比例してマイクロストリップ線路の線路長をより長くする必要が生じ、マイクロストリップ線路の直流抵抗値が増大するので、信号の減衰が大きくなって実用化が困難となり易い。
【０００４】
そこで、遅延時間が１ｎｓを越える特性の電磁遅延線としては、たとえば図４に示すような分布定数型の構成が提案されている。
【０００５】
すなわち、小さな四角形の絶縁体基板１の片面にスパイラル状のインダクタンス素子３を厚膜印刷等で形成し、同形状の別の絶縁体基板５の片面にグランド電極７を形成し、その絶縁体基板１を介してインダクタンス素子３とグランド電極７が対面するよう絶縁体基板１、５を重ねる。他方、絶縁体基板１と同形状の別の絶縁体基板９の片面に外部接続パターン１１を形成してこれを絶縁体基板１に重ね、絶縁体基板９の中央部にて外部接続パターン１１からビアホール（スルーホール）１３を介してインダクタンス素子３の中心側接続パッドＳ１に接続してなる構成である。特許文献１はこの種のものである。
【０００６】
なお、インダクタンス素子３の外周側先端Ｔ１は絶縁体基板９の縁部に延び、外部接続パターン１１とともに入出力電極として機能している。
【０００７】
このような構成の電磁遅延線では、インダクタンス素子３が絶縁体基板１を介してグランド電極７と対面して分布容量が形成され、インダクタンス素子３とその分布容量によって分布定数型電磁遅延線として機能する。
【０００８】
もっとも、この構成の電磁遅延線は、上述したマイクロストリップ線路よりも導体の単位長さ当たりのインダクタンス分が大きく、マイクロストリップ線路よりも遅延時間当たりの直流抵抗値が少なくなる利点があるうえ、構造もシンプルである。しかし、遅延特性はマイクロストリップ線路より劣ることが指摘されている。
【０００９】
さらに、インダクタンス素子３の巻数を増して遅延時間の増加を図ると、遅延特性の劣化が大きくなるので、特にチップ状の超小型遅延線として実用になるのは２ｎｓ程度である。
【００１０】
このような観点から、大きな遅延時間を得るためには集中定数型の電磁遅延線が好適する。
【００１１】
集中定数型の電磁遅延線としては、図示はしないが、遅延時間３０ｎｓ程度以上のものであれば磁性体ボビンに、それより少ない遅延時間のものであれば非磁性体ボビンに導線を所定数巻いたインダクタＬを複数直列接続し、その接続点に容量Ｃを梯子型に縦続接続してなる構成が良く知られている。等価回路は図５のように示される。
【００１２】
このような集中定数型の電磁遅延線では、一般に、複数のインダクタＬが物理的に一定の間隔を置いて配置されるので、各区間のインダクタＬ間には必ず電磁的結合が存在する。
【００１３】
それらの結合は、奇数次で結合するインダクタＬ間の結合係数ａ１、ａ３、…が正で、偶数次で結合するインダクタＬ間の結合係数ａ２、ａ４、…が負であることが望ましい。結合係数の値はａ１が０．１７程度、ａ２が−０．０２８程度、ａ３が０．０１２程度、更に、その絶対値はａ１が最も大きく、次数の増加と共に最適値も小さくなることが知られている。遅延特性への影響は、隣合うインダクタＬ間の結合係数ａ１が最も大きく、ａ２、ａ３、…の順で小さくなる。
【００１４】
そのため、集中定数型の電磁遅延線では、そのようなインダクタＬ間の結合状態が得られるように、磁性体ボビン又は非磁性体ボビンを配置する必要がある。
【特許文献１】特開平５−２９８１９号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、たとえばチップ状の超小型電磁遅延線を構成する場合や、半導体素子基板上に電磁遅延線素子をモノリシック集積する場合などには、磁性体ボビン又は空芯ボビンに導線を巻いたインダクタＬを直列接続していては、形状が大きくなり過ぎて実現に適さない。そのため、絶縁体基板の片面に、厚膜印刷その他公知の手段でスパイラル状のインダクタを平面的に複数形成する構成に頼らざるを得ない。
【００１６】
ところが、スパイラル状のインダクタを絶縁基板の片面に平面的に複数形成して電磁遅延線用のインダクタンス素子を形成すると、各区間の結合状態が上述した好ましい状態にならず、所望の遅延特性を達成し難い難点がある。
【００１７】
すなわち、スパイラル状のインダクタを平面的に複数形成して直列接続したインダクタンス素子では、同じ平面上に並べて配置された隣合うインダクタをどんなに接近させても、上述した結合係数ａ１を０．０５以上にすることが極めて困難であり、結合係数ａ１の最適値０．１７よりもはるかに少ない値しか得られない。
【００１８】
しかも、遅延特性には結合係数ａ１の値が最も影響するので、結合係数ａ１の値が０．０５程度では遅延特性の改善はほとんど期待できない。
【００１９】
もっとも、２つのスパイラル状のインダクタを絶縁基板の両面に上下に重ねて配置すれば、大きい結合係数ａ１が得られるが、この場合は逆に結合係数が大きすぎる問題が生じる。
【００２０】
たとえば、１ｍｍ角領域に２ターンのスパイラル状のコイルを構成し、これを上下に配置した場合の結合係数は、間隔が０．０５ｍｍでは結合係数が約０．６と大きくなり、上述した０．１７程度にするには約０．３５ｍｍの間隔にする必要がある。換言すれば、厚み０．３５ｍｍの絶縁体基板の両面に、隣合う区間のスパイラル状のコイルを形成する必要がある。
【００２１】
しかし、チップ状の集中定数型遅延線を構成する場合、必要とする容量も絶縁体基板を使用して形成することになるうえ、これをスパイラル状コイルの形成された絶縁体基板に重ねて構成することになり、厚が０．３５ｍｍの絶縁体基板を使用すると全体が厚い多層構造となり、超小型の例えばチップ電子部品になり難い。
【００２２】
そこで、本発明者は、種々の実験検討を行った結果、集中定数型電磁遅延線の１区間を形成する一部のインダクタを第１と第２のスパイラル状インダクタに平面的に分割し、隣合う区間の間では、前の区間の第２のインダクタを１つ後の区間におけるインダクタと正結合になるように上下の位置関係に配置し、当該前の区間の第１のインダクタを更に１つ前の区間におけるインダクタと正結合になるように上下の位置関係に配置し、これらの関係が連続的になるように各区間のインダクタを配置すれば、上述した集中定数型電磁遅延線の好ましい結合状態が得られることを突き止めた。
【００２３】
本発明はそのような状況の下になされたもので、超小型化が容易であるうえ、各区間を好ましい結合状態にすることも容易で、所定の単位面積当たりの遅延時間を大きくでき、所望の遅延特性が簡単に得られる集中定数型電磁遅延線のインダクタンス素子の提供を目的とする。
【課題を解決するための手段】
【００２４】
そのような課題を解決するために本発明のインダクタンス素子は、複数のインダクタを直列接続してなるインダクタンス素子と、それらの接続点に梯子型に接続された容量とから複数の区間を有してなる集中定数型電磁遅延線の当該インダクタンス素子において、その電磁遅延線の各インダクタはスパイラル状に形成され、１区間分のそれらインダクタは、第１および第２のインダクタに平面的に分割して配置された区間と分割されない区間とが交互に縦続接続されている。その第１のインダクタは１つ前の区間の分割されないインダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続されている。当該区間のその第２のインダクタは１つ後の分割されない区間のインダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続されて構成されている。
【００２５】
そして、本発明では、平面的に分割されない上記区間と、この区間を挟んだ前後の平面的に分割された上記区間との間で形成された２区間分のインダクタが正結合されるよう上下の位置関係で配置された構成を１個のインダクタンスユニットとし、これらインダクタンスユニットを複数縦続接続するとともに、隣合うそれらインダクタンスユニットを第１、第２、…の仮想線に分散配置する構成も可能である。
【発明の効果】
【００２６】
そのような本発明によれば、電磁遅延線の１区間分の各インダクタがスパイラル状に形成されるうえ、１区間分のそれら各インダクタが、第１および第２のインダクタに平面的に分割して配置された区間と分割されない区間とで交互に縦続接続され、その第１のインダクタが１つ前の区間の分割されないインダクタとが正結合されるよう上下の位置関係に配置されるとともに直列接続されている。当該区間のその第２のインダクタが１つ後の分割されない区間のインダクタとで正結合されるよう上下の位置関係に配置されるとともに直列接続された構成となっている。そのため、インダクタンス素子の超小型化が容易で、各区間の間の結合状態を好ましい状態にすることが容易であるうえ、電磁遅延線を構成すると、所定の単位面積当たりの遅延時間を大きくでき、所望の遅延特性が簡単に得られる。
【００２７】
そして、２区間分の上記インダクタが正結合されるよう上下の位置関係で配置された構成を１個のインダクタンスユニットとするとともにこれら複数を縦続接続し、隣合うそれらインダクタンスユニットを第１、第２、…の仮想線に分散配置する構成では、好ましい結合係数を得ながら多数の区間形成が容易となり、大きい遅延時間を実現できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係る電磁遅延線のインダクタンス素子の実施の形態について、図面を参照して説明する。従来例と共通する部分には同一を符号を付す。
【００２９】
図１および図２は、本発明に係るインダクタンス素子の実施の形態を示す分解斜視図およびその等価回路である。
【００３０】
図１において、第１の絶縁体基板１５は、公知の誘電体から細長い薄板状に形成されてなり、その片面（上面）に３つのインダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂが形成されている。
【００３１】
各インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂは、四角形のスパイラル状にして交互に逆巻きされるとともに、所定の間隔を置き、第１の絶縁体基板１５の長手方向に直線的に配列されている。
【００３２】
インダクタＬ０Ｂは、その外周側の先端が第１の絶縁体基板１５の長手方向における一方の先端部の入力端子１７に接続されており、その中心部側の先端部がビアホール１９を介して第１の絶縁体基板１５の対向面（下面）まで貫通して延ばされている。
【００３３】
インダクタＬ０Ｂに隣合うインダクタＬ４Ａと、これに隣合うインダクタＬ４Ｂとは、互いに外周側の先端どうしが接続されている。インダクタＬ４Ａ、Ｌ４Ｂの中心部側の先端は、ビアホール２１、２３を介して第１の絶縁体基板１５の対向面まで貫通して延ばされている。
【００３４】
第１の絶縁体基板１５と同材料で同形状に形成された第２の絶縁体基板２５の片面（上面）には、３個のインダクタＬ１、Ｌ３、Ｌ５の一部が四角形のスパイラル状に形成されるとともに、インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂとほぼ同寸法にして同ピッチ間隔で形成されている。
【００３５】
第２の絶縁体基板２５上のそれらインダクタＬ１、Ｌ３、Ｌ５は、交互に逆巻きされるとともに、インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂと領域的に重なるように形成されている。インダクタＬ１、Ｌ３、Ｌ５の外周側先端は、ビアホール２７、２９、３１を介して第２の絶縁体基板２５の対向面（下面）まで貫通して延ばされているとともに、中心部側の先端が接続パッドＳ２、Ｓ３、Ｓ４となっている。
【００３６】
第１、２の絶縁体基板１５、２５と同材料で同形状に形成された第３の絶縁体基板３３の片面（上面）は、上述した３個のインダクタＬ１、Ｌ３、Ｌ５の残部が四角形のスパイラル状に形成されるとともに、インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂとほぼ同寸法にして同ピッチ間隔で形成されている。
【００３７】
第３の絶縁体基板３３上の各インダクタＬ１、Ｌ３、Ｌ５は、交互に逆巻きされており、第２の絶縁体基板２５上のインダクタＬ１、Ｌ３、Ｌ５とは領域的に重なるとともに、これらと正結合となるよう電気的に同じ巻き方向に形成されている。第３の絶縁体基板３３上の各インダクタＬ１、Ｌ３、Ｌ５は、各々の外周側先端が接続パッドＳ５、Ｓ６、Ｓ７となっており、中心部側の先端がビアホール３５、３７、３９を介して第３の絶縁体基板３３の対向面（下面）まで貫通して延ばされている。
【００３８】
すなわち、個々のインダクタＬ１、Ｌ３、Ｌ５は、第２、第３の絶縁体基板２５、３３に２層に分割構成されるとともに直列接続され、後述するように１区間分の実質的なインダクタを形成している。
【００３９】
第１〜３の絶縁体基板１５、２５、３３と同材料で同形状に形成された第４の絶縁体基板４１の片面（上面）には、３個のインダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａが四角形のスパイラル状に形成されるとともに、インダクタＬ１、Ｌ３、Ｌ５とほぼ同寸法にして同ピッチ間隔で形成されている。
【００４０】
各インダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａは、交互に逆巻きされるとともに、第３の絶縁体基板３３上のインダクタＬ１、Ｌ３、Ｌ５とは領域的に重なるとともに正結合となるよう電気的に同じ巻き方向に形成されている。第３の絶縁体基板３３上の各インダクタＬ１、Ｌ３、Ｌ５の中心部側の先端は、ビアホール４３、４５、４７を介して第４の絶縁体基板４１の対向面（下面）まで貫通して延ばされている。
【００４１】
インダクタＬ２Ａに隣合うインダクタＬ２Ｂとは互いに外周側の先端どうしが接続されており、インダクタＬ２Ｂに隣合うインダクタＬ６Ａは、その外周側の先端が、第４の絶縁体基板４１の長手方向における他方の先端部に形成された出力端子４９に接続されている。
【００４２】
第１の絶縁体基板１５の各インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂ、第２、第３の絶縁体基板２５、３３の各インダクタＬ１、Ｌ３、Ｌ５および第４の絶縁体基板４１の各インダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａは、各々ほぼ同じ巻き数で、それら接続部分を含めて従来公知の手法で形成されている。第１〜第４の絶縁体基板１５、２５、３３、４１は、所定の厚みたとえば厚さ０．１ｍｍの絶縁体基板であるが、便宜上、厚みを省略して図示している。
【００４３】
第１、第２の絶縁体基板１５、２５は、その外形形状を合わせるようにして重ねられ、第１の絶縁体基板１５を介してインダクタＬ０ＢとＬ１の一部、インダクタＬ４ＡとＬ３の一部、インダクタＬ４ＢとＬ５の一部が領域的に重なっている。
【００４４】
インダクタＬ０Ｂの中心側がビアホール１９を介してインダクタＬ１の接続パッドＳ２に接続され、インダクタＬ４Ａの中心側がビアホール２１を介してインダクタＬ３の接続パッドＳ３に接続され、インダクタＬ４Ｂの中心側がビアホール２３を介してインダクタＬ５の接続パッドＳ４に接続されている。
【００４５】
第２の絶縁体基板２５には第３の絶縁体基板３３がその外形形状を合わせるようにして重ねられ、第２の絶縁体基板２５を介してインダクタＬ１、Ｌ３およびＬ５の一部が、第３の絶縁体基板３３上の残りのインダクタＬ１、Ｌ３およびＬ５と領域的に重なっており、互いのビアホール２７、２９、３１を介して各々接続パッドＳ５、Ｓ６、Ｓ７に直列接続され、実質的な１区間分の各インダクタＬ１、Ｌ３およびＬ５が形成されている。
【００４６】
第３の絶縁体基板３３には第４の絶縁体基板４１がその外形形状を合わせるようにして重ねられ、第３の絶縁体基板３３を介してインダクタＬ１の一部（残部）とＬ２Ａ、インダクタＬ３の一部（残部）とＬ２Ｂ、インダクタＬ５の一部（残部）とＬ６Ａが領域的に重なっている。
【００４７】
しかも、インダクタＬ１がビアホール３５を介してインダクタＬ２Ａの中心側に接続され、インダクタＬ３がビアホール３７を介してインダクタＬ２Ｂの中心側に接続され、インダクタＬ５がビアホール３９を介してインダクタＬ６Ａの中心側に接続され、本発明に係るインダクタンス素子Ａが形成されている。
【００４８】
第１の絶縁体基板１５の各インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂにおいて、それらの中心側にはビアホール１９、２１、２３近傍にて各々固定容量Ｃ１、Ｃ４、Ｃ５が接続されている。第４の絶縁体基板４１の各インダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａにおいても、それらの中心側にはビアホール４３、４５、４７近傍にて各々固定容量Ｃ２、Ｃ３、Ｃ６が接続されている。
【００４９】
それら各固定容量Ｃ１、Ｃ４、Ｃ５の他端どうしが共通接続される一方、各固定容量Ｃ２、Ｃ３、Ｃ６の他端どうしも共通接続され、複数区間を有する集中定数型の電磁遅延線が構成されている。図２はその等価回路図である。
【００５０】
各固定容量Ｃ１、Ｃ４、Ｃ５や各固定容量Ｃ２、Ｃ３、Ｃ６は、たとえば第１〜第４の絶縁体基板１５、２５、３３、４１と同様な別々の誘電体絶縁基板に容量電極とグランド共通電極を対面形成させるなど、公知の手段で各々構成され、第１、第４の絶縁体基板２５に重ねるようにして板状に一体化される。具体的な図示は省略する。
【００５１】
このような集中定数型の電磁遅延線は、第２、第３の絶縁体基板２５、３３のインダクタＬ１、第４の絶縁体基板４１のインダクタＬ２ＡとＬ２Ｂ、第２、第３の絶縁体基板２５、３３のインダクタＬ３、第１の絶縁体基板１５のインダクタＬ４ＡとＬ４Ｂ、第２、第３の絶縁体基板２５、３３のインダクタＬ５が各々１区間分のインダクタに相当する。第１、第４の絶縁体基板１５、４１の入出力側インダクタＬ０Ｂ、Ｌ６Ａは、Ｔ型終端になって半区間の整合回路を形成する。
【００５２】
すなわち、インダクタンス素子Ａは、平面的に分割されないインダクタＬ１、平面的に分割された第１のインダクタＬ２Ａと第２のインダクタＬ２Ｂ、平面的に分割されないインダクタＬ３、平面的に分割された第１のインダクタＬ４Ａと第２のインダクタＬ４Ｂ、平面的に分割されないインダクタＬ５が、各区間を形成し、これらが交互に配列されるとともに電気的に縦続接続された構成となっている。
【００５３】
そして、この構成の電磁遅延線は、入力端子１７から入力された信号が８個のインダクタＬ０Ｂ、Ｌ１（Ｌ１）、Ｌ２Ａ、Ｌ２Ｂ、Ｌ３（Ｌ３）、Ｌ４Ａ、Ｌ４Ａ、Ｌ５（Ｌ５）、Ｌ６Ａの順に通り、出力端子２５から出力されるようになっている。
【００５４】
次に、このような構成のインダクタンス素子Ａの動作について説明する。
【００５５】
入力側の整合区間であるインダクタＬ０Ｂは、続く区間のインダクタＬ１と正結合している。
【００５６】
インダクタＬ１で形成される区間に続く、隣の区間のインダクタは、第４の絶縁体基板４１に第１のインダクタＬ２Ａと第２のインダクタＬ２Ｂに平面的に分割されており、第１のインダクタＬ２Ａだけが前の区間のインダクタＬ１と上下の位置関係に配置され、正結合している。
【００５７】
他方、第２のインダクタＬ２Ｂは、第２、第３の絶縁体基板２５、３３に分けて２層形成されたインダクタＬ３との間で上下の位置関係で正結合している。インダクタＬ３で形成される区間に続く、隣の区間のインダクタは、第１の絶縁体基板１５の第１のインダクタＬ４Ａと第２のスパイラルインダクタＬ４Ｂに分割されており、第１のインダクタＬ４ＡだけがインダクタＬ３との間で上下の位置関係で正結合している。
【００５８】
第２のスパイラルインダクタＬ４Ｂは、第２、第３の絶縁体基板２５、３３に分けて２層に形成されたインダクタＬ５と上下の位置関係に配置されて正結合しており、インダクタＬ５で形成される区間は、これに続く隣の区間の出力側のインダクタＬ６Ａと上下の位置関係で正結合している。
【００５９】
まず、２層構成のインダクタＬ１、Ｌ３、Ｌ５のうち中間のインダクタＬ３の区間に注目すると、インダクタＬ３は１つ前の区間の第２のインダクタＬ２Ｂと上下の位置関係で正結合する一方、１つ後の区間の第１のインダクタＬ４Ａとも上下の位置関係で正結合している。
【００６０】
すなわち、本発明のインダクタンス素子Ａは、平面的に分割しない区間を挟んで、分割しない区間の前の区間において平面的に分割された第２のインダクタと、分割しない区間の後において平面的に分割された区間の第１のインダクタの３個が正結合するよう上下の位置関係に配置されている。
【００６１】
インダクタＬ０ＢやＬ６Ａは、平面的に分割された区間の第１又は第２のインダクタに相当すると考えることができるので、２層構成の他のインダクタＬ１、Ｌ５についても、インダクタＬ３と同様の関係に配置された状態となっている。複数区間で構成される集中定数型遅延線は、そのような関係の連続構成となっている。
【００６２】
しかも、上述したインダクタンス素子Ａでは、上下の関係にあるインダクタＬ０ＢとＬ１間、インダクタＬ１とＬ２Ａ間、インダクタＬ２ＢとＬ３間、インダクタＬ３とＬ４Ａ間、インダクタＬ４ＢとＬ５間、インダクタＬ５とＬ６Ａ間が、分割されないインダクタとは約半分に分割されたインダクタ間の結合となっている。そのため、各相互インダクタンスは、分割されないどうしが上下関係にある場合の約半分近くになり、結合係数も約半分となる。
【００６３】
そして、この構造で実現できる結合係数ａ１は、インダクタにもよるが第１〜第３の絶縁体基板１５、２５、３３の厚みをたとえば０．０５ｍｍから０．１５ｍｍ程度の範囲で調整すれば、上述した望ましい正の値に近くなる。
【００６４】
さらに、本発明のインダクタンス素子Ａは、たとえば図１において、第１の絶縁体基板１５側から平面的に見た場合、インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂの各パターン１個当たりの面積領域に２区間分のインダクタが収容された構成となっており、従来の構成がパターン１個当たり１区間分であったのに比較し、２倍の６区間が収容されている。
【００６５】
そのため、本発明のインダクタンス素子Ａは、単位面積当たりの収容区間が２倍になるとともに、第１〜第４の絶縁体基板１５、２５、３３、４１の厚みも薄く抑えることが可能である。そのようなインダクタンス素子Ａを用いた集中定数型の電磁遅延線では、良好な遅延特性が得られるとともに、超小型のチップ形状にすることも容易である。
【００６６】
なお、上述した図１のインダクタンス素子Ａの構成では、結合係数ａ１が望ましい値となる一方で、結合係数ａ２、ａ３も正結合となるが、遅延特性に最も影響の大きい結合係数ａ１を最適状態にできるから、その効果は大きい。更に、単位面積当たりの収容区間を２倍にできる点と相まって、結合係数ａ２、ａ３が正結合となる影響を抑える利点がある。
【００６７】
ところで、上述した図１のインダクタンス素子Ａは、電磁遅延線の１区間分の各インダクタが第１〜第４の絶縁体基板１５、２５、３３、４１の片面に形成され、それら第１〜第４の絶縁体基板１５、２５、３３、４１が重ねられる構成であった。
【００６８】
本願発明のインダクタンス素子Ａは、各区間分のインダクタを１枚の誘電体性絶縁体基板の対向面に形成する構成や、絶縁体基板の代わりに、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって絶縁体膜を形成し、スパイラルインダクタも銅やアルミニュウム材料からスッパタリングで形成することも可能で、絶縁体基板、絶縁体膜、又は絶縁体層などは、任意に選定可能である。
【００６９】
要は、電磁遅延線の各区間を形成するインダクタがスパイラル状に形成され、１区間分のそれらインダクタは、第１および第２のインダクタに平面的に分割して配置された区間と、分割されない区間とが交互に縦続接続され、その第１のインダクタは１つ前の区間の分割されないインダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続され、当該区間のその第２のインダクタは１つ後の分割されない区間のインダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続されていれば良い。
【００７０】
しかも、平面的に分割されない区間の上記インダクタは、正結合されるよう上下の位置関係で分割配置するとともに直列接続され、平面的に分割されない区間の上記インダクタのうち一方のインダクタは１つ前の区間の上記第２のインダクタと正結合されるよう上下の位置関係に配置するとともに直列接続され、当該区間の他方のインダクタは１つ後の平面的に分割された区間の上記第２のインダクタと正結合されるよう上下の位置関係に配置するとともに直列接続される構成とすれば、同一形状のインダクタＬ０Ｂ〜Ｌ６Ａや、同一形状の第１〜第４の絶縁体基板１５、２５、３３、４１を用いてインダクタンス素子Ａや電磁遅延線を形成することが容易で、構造や製造が簡単となる。
【００７１】
さらに、本発明のインダクタンス素子Ａにおいて、各区間を形成するスパイラル状のインダクタＬ０Ｂ〜Ｌ６Ａは、複数ターンで形成する場合に限定されない。
【００７２】
それを超小型遅延線に用いて小さい遅延時間を実現する場合は、ターン数を減少することが必要となる場合があり、それらインダクタＬ０Ｂ〜Ｌ６Ａを１ターン又は１ターン未満で形成することも可能である。逆に、大きい遅延時間を実現する必要がある場合には、インダクタＬ０Ｂ〜Ｌ６Ａの巻き数を多くする必要がある。
【００７３】
そのような場合において、巻き数を多くするための面積が得られないときは層数を増加する必要がある。すなわち、平面的に分割される区間のインダクタは１層に限らず直列接続された２層以上の多数層構成にしてもよい。平面的に分割されない区間のインダクタも１層又は２層以上の多数層に増減可能である。
【００７４】
要は、分割される区間の一方のインダクタンス値が、分割されない区間のインダクタンス値の約半分になるよう構成されればよい。たとえば分割される区間のインダクタの巻き数が各々半ターンで、分割されない区間の巻き数が１ターンの場合、分割されない区間も１層でよいことになる。
【００７５】
また、上述したインダクタンス素子Ａは６区間構成となっていたが、電磁遅延線を電子部品として商品化する場合、１０区間程度とするのが一般的であるから、たとえば以下に示すように、本発明のインダクタンス素子Ａの区間数を増減すればよい。
【００７６】
図３は、本発明に係るインダクタンス素子Ａの他の実施の形態を示す概略平面図である。
【００７７】
図３において、符号Ｕ１、Ｕ２、Ｕ３、Ｕ４、Ｕ５、Ｕ６は、図１の第１〜第４の絶縁体基板１５、２５、３３、４１に形成されたインダクタＬ０Ｂ〜Ｌ６Ａを、第１の絶縁体基板１５側から平面的に見た状態のインダクタンスユニットを示している。
【００７８】
すなわち、インダクタンスユニットＵ１は、図１の第１〜第４の絶縁体基板１５、２５、３３、４１に形成されたインダクタＬ０Ｂ、Ｌ１（Ｌ１）、Ｌ２Ａを１ユニットとし、インダクタンスユニットＵ２はインダクタＬ４Ａ、Ｌ３（Ｌ３）、Ｌ２Ｂを１ユニットとし、インダクタンスユニットＵ３はインダクタＬ４Ｂ、Ｌ５（Ｌ５）、Ｌ６Ａを１ユニットとしたものである。
【００７９】
インダクタンスユニットＵ４、Ｕ５、Ｕ６も、各々インダクタンスユニットＵ１、Ｕ２、Ｕ３に相当して同様に構成されたものである。
【００８０】
そして、図３（１）に示す構成は、上述した図１に示す構成をインダクタンスユニットＵ１〜Ｕ３で示したもので、インダクタンスユニットＵ１〜Ｕ３を１方方向に直線的に縦続接続した構成となっている。
【００８１】
これに対して、図３（２）に示す構成は、インダクタンスユニットＵ１〜Ｕ６が、第１の仮想線Ｐと、これに所定の間隔を置いて平行に位置する第２の仮想線Ｑ上に交互にジグザグ状に配置され、第１〜第４の絶縁体基板１５、２５、３３、４１と同材料からなり寸法の大きな第１〜第４の絶縁体基板（図示せず。）に縦続接続して構成されたものである。インダクタＬ０Ｂ〜Ｌ６Ａ又はこれ相当のインダクタは図１と同様である。
【００８２】
さらに、図３（３）に示す構成は、インダクタンスユニットＵ１を第１の仮想線Ｐ上に配置し、インダクタンスユニットＵ２、Ｕ３を第２の仮想線Ｑ上に配置し、続くインダクタンスユニットＵ４、Ｕ５を第１の仮想線Ｐ上に配置し、インダクタンスユニットＵ６を第２の仮想線Ｑ上に配置し、それらを寸法の大きな第１〜第４の絶縁体基板（図示せず。）に縦続接続構成したものである。
【００８３】
すなわち、第１、第２の仮想線Ｐ、Ｑ上に２個ずつ矩形状に配置するとともに、入力端側と出力端側では１個ずつ配置したものである。
【００８４】
そのような図３（１）〜（３）に示す構成では、入力された電気信号は矢印の順にインダクタンスユニットＵ１〜Ｕ３又はＵ１〜Ｕ６を経て出力され、図３（１）の構成では２区間のインダクタが３個縦続接続された６区間構成となり、図３（２）や（３）の構成では２区間のインダクタが６個縦続接続された１２区間構成となる。
【００８５】
このようなインダクタンス素子Ａを用いて電磁遅延線を構成した場合、上述したような好ましい結合係数を得ながら、６区間や１２区間構成といった多数の区間形成が容易で、大きい遅延時間を実現できる。
【００８６】
ところで、図１のインダクタＬ０Ｂ〜Ｌ６Ａを用いるインダクタンスユニットＵ１〜Ｕ６では、インダクタＬ０Ｂ〜Ｌ６Ａの巻線方向がインダクタンスユニットＵ１とＵ２では逆方向に、インダクタンスユニットＵ２とＵ３も逆方向となる。しかし、インダクタンスユニットＵ１〜Ｕ６の全てを同じ方向になるよう、インダクタＬ０Ｂ〜Ｌ６Ａを変形させることが可能である。
【００８７】
その場合、インダクタンスユニットＵ１、Ｕ２間や、Ｕ２、Ｕ３間の結合が負となるので、インダクタの巻回数が同じ場合には図１の構成よりも遅延時間が減少するが、逆に、結合係数ａ２について正の値が減少する。
【００８８】
本来、結合係数ａ２は負の値が望ましいが、その符号が正の場合にはその値が少なければ遅延時間が減少するものの、遅延特性の方が改善される。
【００８９】
なお、本発明では、インダクタタンスユニットＵ１〜Ｕ６を第１、第２、第３…の仮想線に分散配置する構成も可能である。
【産業上の利用可能性】
【００９０】
本発明のインダクタンス素子は、コンピュータ等の電子機器において電気信号を遅延する集中定数型の電磁遅延線に用いて好適する。
【図面の簡単な説明】
【００９１】
【図１】本発明に係る電磁遅延線のインダクタンス素子の実施の形態を電磁遅延線とともに示す分解斜視図である。
【図２】図１に示す電磁遅延線の等価回路である。
【図３】本発明に係るインダクタンス素子の他の実施の形態を示す概略平面図である。
【図４】従来の分布定数型遅延線を示す分解斜視図である。
【図５】集中定数型遅延線の一般的な等価回路図である。
【符号の説明】
【００９２】
１、５、９ 絶縁体基板
３、Ａ インダクタンス素子
７ グランド電極
１１ 外部接続パターン
１３、１９、２１、２３、２７、２９、３１、３５、３７、３９、４３、４５、４７ ビアホール（スルーホール）
１５ 第１の絶縁体基板
１７ 入力端子
２５ 第２の絶縁体基板
３３ 第３の絶縁体基板
４１ 第４の絶縁体基板
４９ 出力端子
Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ 容量（固定容量）
Ｌ、Ｌ０Ｂ、Ｌ１、Ｌ３、Ｌ５、Ｌ６Ａ インダクタ
Ｌ２Ａ、Ｌ４Ａ インダクタ（第１のインダクタ）
Ｌ２Ｂ、Ｌ４Ｂ インダクタ（第２のインダクタ）
Ｑ 第１の仮想線
Ｐ 第２の仮想線
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７ 接続パッド
Ｔ１ 先端
Ｕ１、Ｕ２、Ｕ３、Ｕ４、Ｕ５、Ｕ６ インダクタンスユニット
【技術分野】
【０００１】
本発明は電磁遅延線のインダクタンス素子に係り、特に、集中定数型の超小型電磁遅延線に用いるインダクタンス素子の改良に関する。
【背景技術】
【０００２】
この種の超小型電磁遅延線としては、遅延時間が１ｎｓ以下の場合、マイクロストリップ線路を用いると、シンプルな構造のものが容易に実現できる。
【０００３】
ところが、それ以上の遅延時間を実現するためには、遅延時間に比例してマイクロストリップ線路の線路長をより長くする必要が生じ、マイクロストリップ線路の直流抵抗値が増大するので、信号の減衰が大きくなって実用化が困難となり易い。
【０００４】
そこで、遅延時間が１ｎｓを越える特性の電磁遅延線としては、たとえば図４に示すような分布定数型の構成が提案されている。
【０００５】
すなわち、小さな四角形の絶縁体基板１の片面にスパイラル状のインダクタンス素子３を厚膜印刷等で形成し、同形状の別の絶縁体基板５の片面にグランド電極７を形成し、その絶縁体基板１を介してインダクタンス素子３とグランド電極７が対面するよう絶縁体基板１、５を重ねる。他方、絶縁体基板１と同形状の別の絶縁体基板９の片面に外部接続パターン１１を形成してこれを絶縁体基板１に重ね、絶縁体基板９の中央部にて外部接続パターン１１からビアホール（スルーホール）１３を介してインダクタンス素子３の中心側接続パッドＳ１に接続してなる構成である。特許文献１はこの種のものである。
【０００６】
なお、インダクタンス素子３の外周側先端Ｔ１は絶縁体基板９の縁部に延び、外部接続パターン１１とともに入出力電極として機能している。
【０００７】
このような構成の電磁遅延線では、インダクタンス素子３が絶縁体基板１を介してグランド電極７と対面して分布容量が形成され、インダクタンス素子３とその分布容量によって分布定数型電磁遅延線として機能する。
【０００８】
もっとも、この構成の電磁遅延線は、上述したマイクロストリップ線路よりも導体の単位長さ当たりのインダクタンス分が大きく、マイクロストリップ線路よりも遅延時間当たりの直流抵抗値が少なくなる利点があるうえ、構造もシンプルである。しかし、遅延特性はマイクロストリップ線路より劣ることが指摘されている。
【０００９】
さらに、インダクタンス素子３の巻数を増して遅延時間の増加を図ると、遅延特性の劣化が大きくなるので、特にチップ状の超小型遅延線として実用になるのは２ｎｓ程度である。
【００１０】
このような観点から、大きな遅延時間を得るためには集中定数型の電磁遅延線が好適する。
【００１１】
集中定数型の電磁遅延線としては、図示はしないが、遅延時間３０ｎｓ程度以上のものであれば磁性体ボビンに、それより少ない遅延時間のものであれば非磁性体ボビンに導線を所定数巻いたインダクタＬを複数直列接続し、その接続点に容量Ｃを梯子型に縦続接続してなる構成が良く知られている。等価回路は図５のように示される。
【００１２】
このような集中定数型の電磁遅延線では、一般に、複数のインダクタＬが物理的に一定の間隔を置いて配置されるので、各区間のインダクタＬ間には必ず電磁的結合が存在する。
【００１３】
それらの結合は、奇数次で結合するインダクタＬ間の結合係数ａ１、ａ３、…が正で、偶数次で結合するインダクタＬ間の結合係数ａ２、ａ４、…が負であることが望ましい。結合係数の値はａ１が０．１７程度、ａ２が−０．０２８程度、ａ３が０．０１２程度、更に、その絶対値はａ１が最も大きく、次数の増加と共に最適値も小さくなることが知られている。遅延特性への影響は、隣合うインダクタＬ間の結合係数ａ１が最も大きく、ａ２、ａ３、…の順で小さくなる。
【００１４】
そのため、集中定数型の電磁遅延線では、そのようなインダクタＬ間の結合状態が得られるように、磁性体ボビン又は非磁性体ボビンを配置する必要がある。
【特許文献１】特開平５−２９８１９号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、たとえばチップ状の超小型電磁遅延線を構成する場合や、半導体素子基板上に電磁遅延線素子をモノリシック集積する場合などには、磁性体ボビン又は空芯ボビンに導線を巻いたインダクタＬを直列接続していては、形状が大きくなり過ぎて実現に適さない。そのため、絶縁体基板の片面に、厚膜印刷その他公知の手段でスパイラル状のインダクタを平面的に複数形成する構成に頼らざるを得ない。
【００１６】
ところが、スパイラル状のインダクタを絶縁基板の片面に平面的に複数形成して電磁遅延線用のインダクタンス素子を形成すると、各区間の結合状態が上述した好ましい状態にならず、所望の遅延特性を達成し難い難点がある。
【００１７】
すなわち、スパイラル状のインダクタを平面的に複数形成して直列接続したインダクタンス素子では、同じ平面上に並べて配置された隣合うインダクタをどんなに接近させても、上述した結合係数ａ１を０．０５以上にすることが極めて困難であり、結合係数ａ１の最適値０．１７よりもはるかに少ない値しか得られない。
【００１８】
しかも、遅延特性には結合係数ａ１の値が最も影響するので、結合係数ａ１の値が０．０５程度では遅延特性の改善はほとんど期待できない。
【００１９】
もっとも、２つのスパイラル状のインダクタを絶縁基板の両面に上下に重ねて配置すれば、大きい結合係数ａ１が得られるが、この場合は逆に結合係数が大きすぎる問題が生じる。
【００２０】
たとえば、１ｍｍ角領域に２ターンのスパイラル状のコイルを構成し、これを上下に配置した場合の結合係数は、間隔が０．０５ｍｍでは結合係数が約０．６と大きくなり、上述した０．１７程度にするには約０．３５ｍｍの間隔にする必要がある。換言すれば、厚み０．３５ｍｍの絶縁体基板の両面に、隣合う区間のスパイラル状のコイルを形成する必要がある。
【００２１】
しかし、チップ状の集中定数型遅延線を構成する場合、必要とする容量も絶縁体基板を使用して形成することになるうえ、これをスパイラル状コイルの形成された絶縁体基板に重ねて構成することになり、厚が０．３５ｍｍの絶縁体基板を使用すると全体が厚い多層構造となり、超小型の例えばチップ電子部品になり難い。
【００２２】
そこで、本発明者は、種々の実験検討を行った結果、集中定数型電磁遅延線の１区間を形成する一部のインダクタを第１と第２のスパイラル状インダクタに平面的に分割し、隣合う区間の間では、前の区間の第２のインダクタを１つ後の区間におけるインダクタと正結合になるように上下の位置関係に配置し、当該前の区間の第１のインダクタを更に１つ前の区間におけるインダクタと正結合になるように上下の位置関係に配置し、これらの関係が連続的になるように各区間のインダクタを配置すれば、上述した集中定数型電磁遅延線の好ましい結合状態が得られることを突き止めた。
【００２３】
本発明はそのような状況の下になされたもので、超小型化が容易であるうえ、各区間を好ましい結合状態にすることも容易で、所定の単位面積当たりの遅延時間を大きくでき、所望の遅延特性が簡単に得られる集中定数型電磁遅延線のインダクタンス素子の提供を目的とする。
【課題を解決するための手段】
【００２４】
そのような課題を解決するために本発明のインダクタンス素子は、複数のインダクタを直列接続してなるインダクタンス素子と、それらの接続点に梯子型に接続された容量とから複数の区間を有してなる集中定数型電磁遅延線の当該インダクタンス素子において、その電磁遅延線の各インダクタはスパイラル状に形成され、１区間分のそれらインダクタは、第１および第２のインダクタに平面的に分割して配置された区間と分割されない区間とが交互に縦続接続されている。その第１のインダクタは１つ前の区間の分割されないインダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続されている。当該区間のその第２のインダクタは１つ後の分割されない区間のインダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続されて構成されている。
【００２５】
そして、本発明では、平面的に分割されない上記区間と、この区間を挟んだ前後の平面的に分割された上記区間との間で形成された２区間分のインダクタが正結合されるよう上下の位置関係で配置された構成を１個のインダクタンスユニットとし、これらインダクタンスユニットを複数縦続接続するとともに、隣合うそれらインダクタンスユニットを第１、第２、…の仮想線に分散配置する構成も可能である。
【発明の効果】
【００２６】
そのような本発明によれば、電磁遅延線の１区間分の各インダクタがスパイラル状に形成されるうえ、１区間分のそれら各インダクタが、第１および第２のインダクタに平面的に分割して配置された区間と分割されない区間とで交互に縦続接続され、その第１のインダクタが１つ前の区間の分割されないインダクタとが正結合されるよう上下の位置関係に配置されるとともに直列接続されている。当該区間のその第２のインダクタが１つ後の分割されない区間のインダクタとで正結合されるよう上下の位置関係に配置されるとともに直列接続された構成となっている。そのため、インダクタンス素子の超小型化が容易で、各区間の間の結合状態を好ましい状態にすることが容易であるうえ、電磁遅延線を構成すると、所定の単位面積当たりの遅延時間を大きくでき、所望の遅延特性が簡単に得られる。
【００２７】
そして、２区間分の上記インダクタが正結合されるよう上下の位置関係で配置された構成を１個のインダクタンスユニットとするとともにこれら複数を縦続接続し、隣合うそれらインダクタンスユニットを第１、第２、…の仮想線に分散配置する構成では、好ましい結合係数を得ながら多数の区間形成が容易となり、大きい遅延時間を実現できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係る電磁遅延線のインダクタンス素子の実施の形態について、図面を参照して説明する。従来例と共通する部分には同一を符号を付す。
【００２９】
図１および図２は、本発明に係るインダクタンス素子の実施の形態を示す分解斜視図およびその等価回路である。
【００３０】
図１において、第１の絶縁体基板１５は、公知の誘電体から細長い薄板状に形成されてなり、その片面（上面）に３つのインダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂが形成されている。
【００３１】
各インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂは、四角形のスパイラル状にして交互に逆巻きされるとともに、所定の間隔を置き、第１の絶縁体基板１５の長手方向に直線的に配列されている。
【００３２】
インダクタＬ０Ｂは、その外周側の先端が第１の絶縁体基板１５の長手方向における一方の先端部の入力端子１７に接続されており、その中心部側の先端部がビアホール１９を介して第１の絶縁体基板１５の対向面（下面）まで貫通して延ばされている。
【００３３】
インダクタＬ０Ｂに隣合うインダクタＬ４Ａと、これに隣合うインダクタＬ４Ｂとは、互いに外周側の先端どうしが接続されている。インダクタＬ４Ａ、Ｌ４Ｂの中心部側の先端は、ビアホール２１、２３を介して第１の絶縁体基板１５の対向面まで貫通して延ばされている。
【００３４】
第１の絶縁体基板１５と同材料で同形状に形成された第２の絶縁体基板２５の片面（上面）には、３個のインダクタＬ１、Ｌ３、Ｌ５の一部が四角形のスパイラル状に形成されるとともに、インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂとほぼ同寸法にして同ピッチ間隔で形成されている。
【００３５】
第２の絶縁体基板２５上のそれらインダクタＬ１、Ｌ３、Ｌ５は、交互に逆巻きされるとともに、インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂと領域的に重なるように形成されている。インダクタＬ１、Ｌ３、Ｌ５の外周側先端は、ビアホール２７、２９、３１を介して第２の絶縁体基板２５の対向面（下面）まで貫通して延ばされているとともに、中心部側の先端が接続パッドＳ２、Ｓ３、Ｓ４となっている。
【００３６】
第１、２の絶縁体基板１５、２５と同材料で同形状に形成された第３の絶縁体基板３３の片面（上面）は、上述した３個のインダクタＬ１、Ｌ３、Ｌ５の残部が四角形のスパイラル状に形成されるとともに、インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂとほぼ同寸法にして同ピッチ間隔で形成されている。
【００３７】
第３の絶縁体基板３３上の各インダクタＬ１、Ｌ３、Ｌ５は、交互に逆巻きされており、第２の絶縁体基板２５上のインダクタＬ１、Ｌ３、Ｌ５とは領域的に重なるとともに、これらと正結合となるよう電気的に同じ巻き方向に形成されている。第３の絶縁体基板３３上の各インダクタＬ１、Ｌ３、Ｌ５は、各々の外周側先端が接続パッドＳ５、Ｓ６、Ｓ７となっており、中心部側の先端がビアホール３５、３７、３９を介して第３の絶縁体基板３３の対向面（下面）まで貫通して延ばされている。
【００３８】
すなわち、個々のインダクタＬ１、Ｌ３、Ｌ５は、第２、第３の絶縁体基板２５、３３に２層に分割構成されるとともに直列接続され、後述するように１区間分の実質的なインダクタを形成している。
【００３９】
第１〜３の絶縁体基板１５、２５、３３と同材料で同形状に形成された第４の絶縁体基板４１の片面（上面）には、３個のインダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａが四角形のスパイラル状に形成されるとともに、インダクタＬ１、Ｌ３、Ｌ５とほぼ同寸法にして同ピッチ間隔で形成されている。
【００４０】
各インダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａは、交互に逆巻きされるとともに、第３の絶縁体基板３３上のインダクタＬ１、Ｌ３、Ｌ５とは領域的に重なるとともに正結合となるよう電気的に同じ巻き方向に形成されている。第３の絶縁体基板３３上の各インダクタＬ１、Ｌ３、Ｌ５の中心部側の先端は、ビアホール４３、４５、４７を介して第４の絶縁体基板４１の対向面（下面）まで貫通して延ばされている。
【００４１】
インダクタＬ２Ａに隣合うインダクタＬ２Ｂとは互いに外周側の先端どうしが接続されており、インダクタＬ２Ｂに隣合うインダクタＬ６Ａは、その外周側の先端が、第４の絶縁体基板４１の長手方向における他方の先端部に形成された出力端子４９に接続されている。
【００４２】
第１の絶縁体基板１５の各インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂ、第２、第３の絶縁体基板２５、３３の各インダクタＬ１、Ｌ３、Ｌ５および第４の絶縁体基板４１の各インダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａは、各々ほぼ同じ巻き数で、それら接続部分を含めて従来公知の手法で形成されている。第１〜第４の絶縁体基板１５、２５、３３、４１は、所定の厚みたとえば厚さ０．１ｍｍの絶縁体基板であるが、便宜上、厚みを省略して図示している。
【００４３】
第１、第２の絶縁体基板１５、２５は、その外形形状を合わせるようにして重ねられ、第１の絶縁体基板１５を介してインダクタＬ０ＢとＬ１の一部、インダクタＬ４ＡとＬ３の一部、インダクタＬ４ＢとＬ５の一部が領域的に重なっている。
【００４４】
インダクタＬ０Ｂの中心側がビアホール１９を介してインダクタＬ１の接続パッドＳ２に接続され、インダクタＬ４Ａの中心側がビアホール２１を介してインダクタＬ３の接続パッドＳ３に接続され、インダクタＬ４Ｂの中心側がビアホール２３を介してインダクタＬ５の接続パッドＳ４に接続されている。
【００４５】
第２の絶縁体基板２５には第３の絶縁体基板３３がその外形形状を合わせるようにして重ねられ、第２の絶縁体基板２５を介してインダクタＬ１、Ｌ３およびＬ５の一部が、第３の絶縁体基板３３上の残りのインダクタＬ１、Ｌ３およびＬ５と領域的に重なっており、互いのビアホール２７、２９、３１を介して各々接続パッドＳ５、Ｓ６、Ｓ７に直列接続され、実質的な１区間分の各インダクタＬ１、Ｌ３およびＬ５が形成されている。
【００４６】
第３の絶縁体基板３３には第４の絶縁体基板４１がその外形形状を合わせるようにして重ねられ、第３の絶縁体基板３３を介してインダクタＬ１の一部（残部）とＬ２Ａ、インダクタＬ３の一部（残部）とＬ２Ｂ、インダクタＬ５の一部（残部）とＬ６Ａが領域的に重なっている。
【００４７】
しかも、インダクタＬ１がビアホール３５を介してインダクタＬ２Ａの中心側に接続され、インダクタＬ３がビアホール３７を介してインダクタＬ２Ｂの中心側に接続され、インダクタＬ５がビアホール３９を介してインダクタＬ６Ａの中心側に接続され、本発明に係るインダクタンス素子Ａが形成されている。
【００４８】
第１の絶縁体基板１５の各インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂにおいて、それらの中心側にはビアホール１９、２１、２３近傍にて各々固定容量Ｃ１、Ｃ４、Ｃ５が接続されている。第４の絶縁体基板４１の各インダクタＬ２Ａ、Ｌ２Ｂ、Ｌ６Ａにおいても、それらの中心側にはビアホール４３、４５、４７近傍にて各々固定容量Ｃ２、Ｃ３、Ｃ６が接続されている。
【００４９】
それら各固定容量Ｃ１、Ｃ４、Ｃ５の他端どうしが共通接続される一方、各固定容量Ｃ２、Ｃ３、Ｃ６の他端どうしも共通接続され、複数区間を有する集中定数型の電磁遅延線が構成されている。図２はその等価回路図である。
【００５０】
各固定容量Ｃ１、Ｃ４、Ｃ５や各固定容量Ｃ２、Ｃ３、Ｃ６は、たとえば第１〜第４の絶縁体基板１５、２５、３３、４１と同様な別々の誘電体絶縁基板に容量電極とグランド共通電極を対面形成させるなど、公知の手段で各々構成され、第１、第４の絶縁体基板２５に重ねるようにして板状に一体化される。具体的な図示は省略する。
【００５１】
このような集中定数型の電磁遅延線は、第２、第３の絶縁体基板２５、３３のインダクタＬ１、第４の絶縁体基板４１のインダクタＬ２ＡとＬ２Ｂ、第２、第３の絶縁体基板２５、３３のインダクタＬ３、第１の絶縁体基板１５のインダクタＬ４ＡとＬ４Ｂ、第２、第３の絶縁体基板２５、３３のインダクタＬ５が各々１区間分のインダクタに相当する。第１、第４の絶縁体基板１５、４１の入出力側インダクタＬ０Ｂ、Ｌ６Ａは、Ｔ型終端になって半区間の整合回路を形成する。
【００５２】
すなわち、インダクタンス素子Ａは、平面的に分割されないインダクタＬ１、平面的に分割された第１のインダクタＬ２Ａと第２のインダクタＬ２Ｂ、平面的に分割されないインダクタＬ３、平面的に分割された第１のインダクタＬ４Ａと第２のインダクタＬ４Ｂ、平面的に分割されないインダクタＬ５が、各区間を形成し、これらが交互に配列されるとともに電気的に縦続接続された構成となっている。
【００５３】
そして、この構成の電磁遅延線は、入力端子１７から入力された信号が８個のインダクタＬ０Ｂ、Ｌ１（Ｌ１）、Ｌ２Ａ、Ｌ２Ｂ、Ｌ３（Ｌ３）、Ｌ４Ａ、Ｌ４Ａ、Ｌ５（Ｌ５）、Ｌ６Ａの順に通り、出力端子２５から出力されるようになっている。
【００５４】
次に、このような構成のインダクタンス素子Ａの動作について説明する。
【００５５】
入力側の整合区間であるインダクタＬ０Ｂは、続く区間のインダクタＬ１と正結合している。
【００５６】
インダクタＬ１で形成される区間に続く、隣の区間のインダクタは、第４の絶縁体基板４１に第１のインダクタＬ２Ａと第２のインダクタＬ２Ｂに平面的に分割されており、第１のインダクタＬ２Ａだけが前の区間のインダクタＬ１と上下の位置関係に配置され、正結合している。
【００５７】
他方、第２のインダクタＬ２Ｂは、第２、第３の絶縁体基板２５、３３に分けて２層形成されたインダクタＬ３との間で上下の位置関係で正結合している。インダクタＬ３で形成される区間に続く、隣の区間のインダクタは、第１の絶縁体基板１５の第１のインダクタＬ４Ａと第２のスパイラルインダクタＬ４Ｂに分割されており、第１のインダクタＬ４ＡだけがインダクタＬ３との間で上下の位置関係で正結合している。
【００５８】
第２のスパイラルインダクタＬ４Ｂは、第２、第３の絶縁体基板２５、３３に分けて２層に形成されたインダクタＬ５と上下の位置関係に配置されて正結合しており、インダクタＬ５で形成される区間は、これに続く隣の区間の出力側のインダクタＬ６Ａと上下の位置関係で正結合している。
【００５９】
まず、２層構成のインダクタＬ１、Ｌ３、Ｌ５のうち中間のインダクタＬ３の区間に注目すると、インダクタＬ３は１つ前の区間の第２のインダクタＬ２Ｂと上下の位置関係で正結合する一方、１つ後の区間の第１のインダクタＬ４Ａとも上下の位置関係で正結合している。
【００６０】
すなわち、本発明のインダクタンス素子Ａは、平面的に分割しない区間を挟んで、分割しない区間の前の区間において平面的に分割された第２のインダクタと、分割しない区間の後において平面的に分割された区間の第１のインダクタの３個が正結合するよう上下の位置関係に配置されている。
【００６１】
インダクタＬ０ＢやＬ６Ａは、平面的に分割された区間の第１又は第２のインダクタに相当すると考えることができるので、２層構成の他のインダクタＬ１、Ｌ５についても、インダクタＬ３と同様の関係に配置された状態となっている。複数区間で構成される集中定数型遅延線は、そのような関係の連続構成となっている。
【００６２】
しかも、上述したインダクタンス素子Ａでは、上下の関係にあるインダクタＬ０ＢとＬ１間、インダクタＬ１とＬ２Ａ間、インダクタＬ２ＢとＬ３間、インダクタＬ３とＬ４Ａ間、インダクタＬ４ＢとＬ５間、インダクタＬ５とＬ６Ａ間が、分割されないインダクタとは約半分に分割されたインダクタ間の結合となっている。そのため、各相互インダクタンスは、分割されないどうしが上下関係にある場合の約半分近くになり、結合係数も約半分となる。
【００６３】
そして、この構造で実現できる結合係数ａ１は、インダクタにもよるが第１〜第３の絶縁体基板１５、２５、３３の厚みをたとえば０．０５ｍｍから０．１５ｍｍ程度の範囲で調整すれば、上述した望ましい正の値に近くなる。
【００６４】
さらに、本発明のインダクタンス素子Ａは、たとえば図１において、第１の絶縁体基板１５側から平面的に見た場合、インダクタＬ０Ｂ、Ｌ４Ａ、Ｌ４Ｂの各パターン１個当たりの面積領域に２区間分のインダクタが収容された構成となっており、従来の構成がパターン１個当たり１区間分であったのに比較し、２倍の６区間が収容されている。
【００６５】
そのため、本発明のインダクタンス素子Ａは、単位面積当たりの収容区間が２倍になるとともに、第１〜第４の絶縁体基板１５、２５、３３、４１の厚みも薄く抑えることが可能である。そのようなインダクタンス素子Ａを用いた集中定数型の電磁遅延線では、良好な遅延特性が得られるとともに、超小型のチップ形状にすることも容易である。
【００６６】
なお、上述した図１のインダクタンス素子Ａの構成では、結合係数ａ１が望ましい値となる一方で、結合係数ａ２、ａ３も正結合となるが、遅延特性に最も影響の大きい結合係数ａ１を最適状態にできるから、その効果は大きい。更に、単位面積当たりの収容区間を２倍にできる点と相まって、結合係数ａ２、ａ３が正結合となる影響を抑える利点がある。
【００６７】
ところで、上述した図１のインダクタンス素子Ａは、電磁遅延線の１区間分の各インダクタが第１〜第４の絶縁体基板１５、２５、３３、４１の片面に形成され、それら第１〜第４の絶縁体基板１５、２５、３３、４１が重ねられる構成であった。
【００６８】
本願発明のインダクタンス素子Ａは、各区間分のインダクタを１枚の誘電体性絶縁体基板の対向面に形成する構成や、絶縁体基板の代わりに、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって絶縁体膜を形成し、スパイラルインダクタも銅やアルミニュウム材料からスッパタリングで形成することも可能で、絶縁体基板、絶縁体膜、又は絶縁体層などは、任意に選定可能である。
【００６９】
要は、電磁遅延線の各区間を形成するインダクタがスパイラル状に形成され、１区間分のそれらインダクタは、第１および第２のインダクタに平面的に分割して配置された区間と、分割されない区間とが交互に縦続接続され、その第１のインダクタは１つ前の区間の分割されないインダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続され、当該区間のその第２のインダクタは１つ後の分割されない区間のインダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続されていれば良い。
【００７０】
しかも、平面的に分割されない区間の上記インダクタは、正結合されるよう上下の位置関係で分割配置するとともに直列接続され、平面的に分割されない区間の上記インダクタのうち一方のインダクタは１つ前の区間の上記第２のインダクタと正結合されるよう上下の位置関係に配置するとともに直列接続され、当該区間の他方のインダクタは１つ後の平面的に分割された区間の上記第２のインダクタと正結合されるよう上下の位置関係に配置するとともに直列接続される構成とすれば、同一形状のインダクタＬ０Ｂ〜Ｌ６Ａや、同一形状の第１〜第４の絶縁体基板１５、２５、３３、４１を用いてインダクタンス素子Ａや電磁遅延線を形成することが容易で、構造や製造が簡単となる。
【００７１】
さらに、本発明のインダクタンス素子Ａにおいて、各区間を形成するスパイラル状のインダクタＬ０Ｂ〜Ｌ６Ａは、複数ターンで形成する場合に限定されない。
【００７２】
それを超小型遅延線に用いて小さい遅延時間を実現する場合は、ターン数を減少することが必要となる場合があり、それらインダクタＬ０Ｂ〜Ｌ６Ａを１ターン又は１ターン未満で形成することも可能である。逆に、大きい遅延時間を実現する必要がある場合には、インダクタＬ０Ｂ〜Ｌ６Ａの巻き数を多くする必要がある。
【００７３】
そのような場合において、巻き数を多くするための面積が得られないときは層数を増加する必要がある。すなわち、平面的に分割される区間のインダクタは１層に限らず直列接続された２層以上の多数層構成にしてもよい。平面的に分割されない区間のインダクタも１層又は２層以上の多数層に増減可能である。
【００７４】
要は、分割される区間の一方のインダクタンス値が、分割されない区間のインダクタンス値の約半分になるよう構成されればよい。たとえば分割される区間のインダクタの巻き数が各々半ターンで、分割されない区間の巻き数が１ターンの場合、分割されない区間も１層でよいことになる。
【００７５】
また、上述したインダクタンス素子Ａは６区間構成となっていたが、電磁遅延線を電子部品として商品化する場合、１０区間程度とするのが一般的であるから、たとえば以下に示すように、本発明のインダクタンス素子Ａの区間数を増減すればよい。
【００７６】
図３は、本発明に係るインダクタンス素子Ａの他の実施の形態を示す概略平面図である。
【００７７】
図３において、符号Ｕ１、Ｕ２、Ｕ３、Ｕ４、Ｕ５、Ｕ６は、図１の第１〜第４の絶縁体基板１５、２５、３３、４１に形成されたインダクタＬ０Ｂ〜Ｌ６Ａを、第１の絶縁体基板１５側から平面的に見た状態のインダクタンスユニットを示している。
【００７８】
すなわち、インダクタンスユニットＵ１は、図１の第１〜第４の絶縁体基板１５、２５、３３、４１に形成されたインダクタＬ０Ｂ、Ｌ１（Ｌ１）、Ｌ２Ａを１ユニットとし、インダクタンスユニットＵ２はインダクタＬ４Ａ、Ｌ３（Ｌ３）、Ｌ２Ｂを１ユニットとし、インダクタンスユニットＵ３はインダクタＬ４Ｂ、Ｌ５（Ｌ５）、Ｌ６Ａを１ユニットとしたものである。
【００７９】
インダクタンスユニットＵ４、Ｕ５、Ｕ６も、各々インダクタンスユニットＵ１、Ｕ２、Ｕ３に相当して同様に構成されたものである。
【００８０】
そして、図３（１）に示す構成は、上述した図１に示す構成をインダクタンスユニットＵ１〜Ｕ３で示したもので、インダクタンスユニットＵ１〜Ｕ３を１方方向に直線的に縦続接続した構成となっている。
【００８１】
これに対して、図３（２）に示す構成は、インダクタンスユニットＵ１〜Ｕ６が、第１の仮想線Ｐと、これに所定の間隔を置いて平行に位置する第２の仮想線Ｑ上に交互にジグザグ状に配置され、第１〜第４の絶縁体基板１５、２５、３３、４１と同材料からなり寸法の大きな第１〜第４の絶縁体基板（図示せず。）に縦続接続して構成されたものである。インダクタＬ０Ｂ〜Ｌ６Ａ又はこれ相当のインダクタは図１と同様である。
【００８２】
さらに、図３（３）に示す構成は、インダクタンスユニットＵ１を第１の仮想線Ｐ上に配置し、インダクタンスユニットＵ２、Ｕ３を第２の仮想線Ｑ上に配置し、続くインダクタンスユニットＵ４、Ｕ５を第１の仮想線Ｐ上に配置し、インダクタンスユニットＵ６を第２の仮想線Ｑ上に配置し、それらを寸法の大きな第１〜第４の絶縁体基板（図示せず。）に縦続接続構成したものである。
【００８３】
すなわち、第１、第２の仮想線Ｐ、Ｑ上に２個ずつ矩形状に配置するとともに、入力端側と出力端側では１個ずつ配置したものである。
【００８４】
そのような図３（１）〜（３）に示す構成では、入力された電気信号は矢印の順にインダクタンスユニットＵ１〜Ｕ３又はＵ１〜Ｕ６を経て出力され、図３（１）の構成では２区間のインダクタが３個縦続接続された６区間構成となり、図３（２）や（３）の構成では２区間のインダクタが６個縦続接続された１２区間構成となる。
【００８５】
このようなインダクタンス素子Ａを用いて電磁遅延線を構成した場合、上述したような好ましい結合係数を得ながら、６区間や１２区間構成といった多数の区間形成が容易で、大きい遅延時間を実現できる。
【００８６】
ところで、図１のインダクタＬ０Ｂ〜Ｌ６Ａを用いるインダクタンスユニットＵ１〜Ｕ６では、インダクタＬ０Ｂ〜Ｌ６Ａの巻線方向がインダクタンスユニットＵ１とＵ２では逆方向に、インダクタンスユニットＵ２とＵ３も逆方向となる。しかし、インダクタンスユニットＵ１〜Ｕ６の全てを同じ方向になるよう、インダクタＬ０Ｂ〜Ｌ６Ａを変形させることが可能である。
【００８７】
その場合、インダクタンスユニットＵ１、Ｕ２間や、Ｕ２、Ｕ３間の結合が負となるので、インダクタの巻回数が同じ場合には図１の構成よりも遅延時間が減少するが、逆に、結合係数ａ２について正の値が減少する。
【００８８】
本来、結合係数ａ２は負の値が望ましいが、その符号が正の場合にはその値が少なければ遅延時間が減少するものの、遅延特性の方が改善される。
【００８９】
なお、本発明では、インダクタタンスユニットＵ１〜Ｕ６を第１、第２、第３…の仮想線に分散配置する構成も可能である。
【産業上の利用可能性】
【００９０】
本発明のインダクタンス素子は、コンピュータ等の電子機器において電気信号を遅延する集中定数型の電磁遅延線に用いて好適する。
【図面の簡単な説明】
【００９１】
【図１】本発明に係る電磁遅延線のインダクタンス素子の実施の形態を電磁遅延線とともに示す分解斜視図である。
【図２】図１に示す電磁遅延線の等価回路である。
【図３】本発明に係るインダクタンス素子の他の実施の形態を示す概略平面図である。
【図４】従来の分布定数型遅延線を示す分解斜視図である。
【図５】集中定数型遅延線の一般的な等価回路図である。
【符号の説明】
【００９２】
１、５、９ 絶縁体基板
３、Ａ インダクタンス素子
７ グランド電極
１１ 外部接続パターン
１３、１９、２１、２３、２７、２９、３１、３５、３７、３９、４３、４５、４７ ビアホール（スルーホール）
１５ 第１の絶縁体基板
１７ 入力端子
２５ 第２の絶縁体基板
３３ 第３の絶縁体基板
４１ 第４の絶縁体基板
４９ 出力端子
Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ 容量（固定容量）
Ｌ、Ｌ０Ｂ、Ｌ１、Ｌ３、Ｌ５、Ｌ６Ａ インダクタ
Ｌ２Ａ、Ｌ４Ａ インダクタ（第１のインダクタ）
Ｌ２Ｂ、Ｌ４Ｂ インダクタ（第２のインダクタ）
Ｑ 第１の仮想線
Ｐ 第２の仮想線
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７ 接続パッド
Ｔ１ 先端
Ｕ１、Ｕ２、Ｕ３、Ｕ４、Ｕ５、Ｕ６ インダクタンスユニット
【特許請求の範囲】
【請求項１】
複数のインダクタを直列接続してなるインダクタンス素子と、それらの接続点に梯子型に接続された容量とから複数の区間を有してなる集中定数型電磁遅延線の当該インダクタンス素子において、
前記電磁遅延線の前記インダクタはスパイラル状に形成され、１区間分の前記インダクタは、第１および第２のインダクタに平面的に分割して配置された区間と分割されない区間とが交互に縦続接続されてなり、前記第１のインダクタは１つ前の区間の分割されない前記インダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続され、当該区間の前記第２のインダクタは１つ後の分割されない区間の前記インダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続されてなることを特徴とする電磁遅延線のインダクタンス素子。
【請求項２】
平面的に分割されない前記区間と、この区間を挟んだ前後の平面的に分割された前記区間との間で形成された２区間分の前記インダクタが、正結合されるよう上下の位置関係で配置された構成を１個のインダクタンスユニットとし、これらインダクタンスユニットが複数縦続接続されるとともに、隣合う前記インダクタンスユニットが第１、第２、…の仮想線に分散配置されてなる請求項１記載の電磁遅延線のインダクタンス素子。
【請求項１】
複数のインダクタを直列接続してなるインダクタンス素子と、それらの接続点に梯子型に接続された容量とから複数の区間を有してなる集中定数型電磁遅延線の当該インダクタンス素子において、
前記電磁遅延線の前記インダクタはスパイラル状に形成され、１区間分の前記インダクタは、第１および第２のインダクタに平面的に分割して配置された区間と分割されない区間とが交互に縦続接続されてなり、前記第１のインダクタは１つ前の区間の分割されない前記インダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続され、当該区間の前記第２のインダクタは１つ後の分割されない区間の前記インダクタと正結合されるよう上下の位置関係に配置されるとともに直列接続されてなることを特徴とする電磁遅延線のインダクタンス素子。
【請求項２】
平面的に分割されない前記区間と、この区間を挟んだ前後の平面的に分割された前記区間との間で形成された２区間分の前記インダクタが、正結合されるよう上下の位置関係で配置された構成を１個のインダクタンスユニットとし、これらインダクタンスユニットが複数縦続接続されるとともに、隣合う前記インダクタンスユニットが第１、第２、…の仮想線に分散配置されてなる請求項１記載の電磁遅延線のインダクタンス素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【国際公開番号】ＷＯ２００５／０４３７５０
【国際公開日】平成１７年５月１２日（２００５．５．１２）
【発行日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願番号】特願２００５−５１５２０４（Ｐ２００５−５１５２０４）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１６２７１
【国際出願日】平成１６年１１月２日（２００４．１１．２）
【出願人】（０００１０３２５３）エルメック株式会社 (4)
【Ｆターム（参考）】
【国際公開日】平成１７年５月１２日（２００５．５．１２）
【発行日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１６２７１
【国際出願日】平成１６年１１月２日（２００４．１１．２）
【出願人】（０００１０３２５３）エルメック株式会社 (4)
【Ｆターム（参考）】
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