音源装置
【目的】本発明は、波形メモリから波形データを読み出して楽音信号を発生する音源装置に関し、安価であるにも拘わらずボイス数を多く確保することのできる音源装置を提供することを目的とする。
【構成】本発明の音源装置は、波形データを記憶した波形メモリ２４と、制御プログラムを記憶したプログラムメモリ２１と、該プログラムメモリに記憶された制御プログラムに従って、外部から与えられたパラメータに応じた処理を行うことにより楽音信号を生成する処理装置を備えた音源装置であって、前記処理装置からの制御信号に応じて前記波形メモリから波形データを読み出すための読出アドレスを生成するアドレス生成回路２３（２３０）を備えて構成される。
【構成】本発明の音源装置は、波形データを記憶した波形メモリ２４と、制御プログラムを記憶したプログラムメモリ２１と、該プログラムメモリに記憶された制御プログラムに従って、外部から与えられたパラメータに応じた処理を行うことにより楽音信号を生成する処理装置を備えた音源装置であって、前記処理装置からの制御信号に応じて前記波形メモリから波形データを読み出すための読出アドレスを生成するアドレス生成回路２３（２３０）を備えて構成される。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、波形メモリから波形データを読み出して楽音信号を発生する音源装置に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータは高機能化・高性能化の傾向にある。このような高機能化の１つとして、近年のパーソナルコンピュータには「楽音発生機能」が備えられるのが一般的になっている。この楽音発生機能は、いわゆる音源ボードと呼ばれるハードウエアで構成された音源装置と、これを制御するためにパーソナルコンピュータに組み込まれたソフトウエアとにより実現されている。
【０００３】上記音源装置には波形メモリが搭載されており、この波形メモリから波形データが順次読み出されて楽音信号が生成される。そして、この楽音信号に基づいて楽音が発生される。かかる音源装置では、波形データの読出アドレス計算、波形データの補間、エンベロープの付加等の膨大な信号処理が行われる。かかる信号処理を例えばプロセッサに行わせると膨大な時間がかかる。従って、リアルタイムで楽音信号を生成するために、従来の音源装置は、プロセッサを用いることなくハードウエアで構成されるのが一般的であった。
【０００４】しかし、音源装置をハードウエアで構成すると処理の高速化は実現できるが、音源装置の開発に時間がかかり、また、仕様の変更等に柔軟に対応できないという問題があった。
【０００５】ところで、近年は、高速動作可能なデジタルシグナルプロセッサ（以下、「ＤＳＰ」と略する。）が開発され、各種分野に応用可能になってきた。そこで、かかるＤＳＰを使用して音源装置を構成する試みがなされている。
【０００６】このようなＤＳＰが使用された音源装置の一例を図１０に示す。図１０において、１０は、例えばパーソナルコンピュータのような中央処理装置（以下、「ＣＰＵ」という。）である。音源装置は、このＣＰＵ１０から与えられるデータに応じて動作する。音源装置は、ＤＳＰ２０、プログラムメモリ２１、ワークメモリ２２、波形メモリ２４、タイミング発生回路２５、Ｄ／Ａ変換器２６、増幅器２７及びスピーカ２８で構成されている。
【０００７】ＤＳＰ２０は、プログラムメモリ２１に記憶された制御プログラムに従って各種処理を行う。ＤＳＰ２０は、プログラムメモリ２１にアドレスＡＤを送出し、このアドレスＡＤに応じてプログラムメモリ２１から読み出されたプログラムＰＲＧを解釈・実行することにより各種処理を行う。このＤＳＰ２０が行う処理の詳細については後述する。
【０００８】プログラムメモリ２１は、ＤＳＰ２０を動作させるための制御プログラムを記憶している。このプログラムメモリ２１としては、例えばリードオンリメモリ（以下、「ＲＯＭ」と略する。）又はランダムアクセスメモリ（以下、ＲＡＭ」と略する。）が使用されている。なお、プログラムメモリ２１がＲＡＭで構成される場合は、音源装置を動作させるに先だって、ＤＳＰ２０の制御の下に、制御プログラムがＣＰＵ１０からプログラムメモリ２１にロードされる（以下、「イニシャルプログラムロード」という）。
【０００９】ワークメモリ２２は、ＤＳＰ２０が使用する各種データを一時記憶するために使用される。このワークメモリ２２はＲＡＭで構成されている。ＤＳＰ２０は、ワークメモリ２２にアドレスＡＤを送出してデータＤＴの書き込み又は読み出しを行う。
【００１０】波形メモリ２４は、複数の音色（例えば楽器音）に対応する複数の波形データを記憶している。ＤＳＰ２０は、波形メモリ２４に所定のアドレスＡＤを送出して波形データＤＴを読み出す。この波形メモリ２４は、例えばＲＯＭ又はＲＡＭで構成されている。なお、波形メモリ２４がＲＡＭで構成される場合は、音源装置を動作させるに先だって、ＤＳＰ２０の制御の下に、波形データがＣＰＵ１０から波形メモリ２４にロードされる（以下、「イニシャル波形データロード」という）。
【００１１】タイミング発生回路２５は、その時点で設定されているテンポに応じた時間間隔で割込信号を発生してＤＳＰ２０に供給する。ＤＳＰ２０は、この割込信号を受信したタイミングで全ボイスに対する発音処理を行う。これにより、ＤＳＰ２０は、テンポに応じた時間間隔でデジタル楽音信号を発生する。
【００１２】Ｄ／Ａ変換器２６は、ＤＳＰ２０で生成されたデジタル楽音信号をアナログ楽音信号（オーディオ信号）に変換する。このＤ／Ａ変換器２６から出力されるアナログ楽音信号は、増幅器２７で増幅されてスピーカ２８に供給される。これにより、スピーカ２８から楽音が放音される。
【００１３】図１１は、ＤＳＰ２０が行う処理を機能的に分類して示したものである。即ち、ＤＳＰ２０の処理部は、メイン部５００、ＣＰＵインタフェース部５０１、デジタル制御増幅部（以下、「ＤＣＡ」部という。）５０３、累算部５０４、デジタル制御オシレータ部（以下、「ＤＣＯ部」という。）５３０及び補間部５３１とで構成されている。
【００１４】メイン部５００は、ＣＰＵインタフェース部５０１、ＤＣＡ部５０３、累算部５０４、ＤＣＯ部５３０及び補間部５３１の間の処理の流れを制御する。ＣＰＵインタフェース部５０１は、ＣＰＵ１０とメイン部５００との間のデータ送受を制御する。即ち、ＣＰＵインタフェース部５０１は、ＣＰＵ１０から送られてくるデータを受信してメイン部５００に渡し、逆に、メイン部５００から送られてきたデータをＣＰＵ１０に渡す。
【００１５】ＤＣＯ部５３０は、メイン部５００からの指示に応じて、波形メモリ２４に与える読出アドレスＡＤを生成する。このＤＣＯ部５３０は、ボイス数に対応する数の読出アドレス生成部で構成されている。各読出アドレス生成部は、例えば１つの音色に対応する一連の波形データを順次読み出すための読出アドレスを生成する。各読出アドレス生成部によって読み出される波形データ（音色）の先頭アドレス、及び、順次読み出す際の読出アドレスの増分値は、それぞれＣＰＵ１０から与えられるパラメータによって決定される。各読出アドレス生成部は、上記先頭アドレスから上記増分値を順次累算して出力する。
【００１６】このＤＣＯ部５３０の各読出アドレス生成部から出力される読出アドレスＡＤが時分割で波形メモリ２４に与えられることにより波形データが読み出される。波形メモリ２４から読み出された波形データは、ＤＳＰ２０の補間部５３１に供給される。
【００１７】補間部５３１は、波形メモリ２４から読み出された波形データの補間をとって出力する。この補間部５３１は、ボイス数に対応する数の補間値生成部で構成されている。各補間値生成部は、例えば１つの音色に対応する各波形データを順次補間する。補間は、読出アドレスの前後の整数アドレスに格納されている２つの波形データを、その読出アドレスの小数部の値に応じて案分して新たな波形データを作成することにより行われる。この補間部５３１の各補間値生成部で時分割で生成された波形データはＤＣＡ部５０３に送られる。
【００１８】ＤＣＡ部５０３は、補間部５３１で作成された波形データの振幅を制御することよりエンベロープを付加する処理を行う。このＤＣＡ部５０３は、ボイス数に対応する数の振幅制御部で構成されている。エンベロープの形状は、ＣＰＵ１０からＤＳＰ２０を介して送られてくるパラメータに従って決定される。このＤＣＡ部５０３の各振幅制御部で時分割でエンベロープが付加された波形データは累算部５０４に送られる。
【００１９】累算部５０４は、出力系列（例えば左チャンネルと右チャンネル）毎に、ＤＣＡ部５０３から時分割で送られてくる波形データに重み付けし、それを累算する。この累算部５０４で累算された出力系列毎の波形データがデジタル楽音信号としてＤ／Ａ変換器２６に供給される。
【００２０】
【発明が解決しようとする課題】従来のＤＳＰを使用した音源装置は、上記のように構成されているので、当該音源装置で確保できるボイス数は、ＤＳＰの処理性能（速度）に依存して決定される。ＤＣＯ部５３０の読出アドレス生成処理、補間部５３１の補間処理及びＤＣＡ部５０３の振幅制御処理は、各ボイス毎に、しかもリアルタイム性を損なうことなくデジタル楽音信号を生成するためには一定時間内に行う必要がある。従って、ＤＳＰが処理可能なボイス数はＤＳＰの処理性能によって自ずと決定される。
【００２１】高性能のＤＳＰを用いればボイス数を多く確保することができるが高性能のＤＳＰは高価格であり音源装置が高価になってしまう。一方、音源装置の価格を抑えようとすれば、低価格・低性能のＤＳＰを使用せざるを得ないが、ボイス数が少なくなる。ボイス数が少ないと、発生する楽音が貧弱になったり、場合によっては所望の楽音が得られないという事態が発生する。
【００２２】本発明は、安価であるにも拘わらずボイス数を多く確保することのできる音源装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するために、本発明の音源装置は、波形データを記憶した波形メモリと、制御プログラムを記憶したプログラムメモリと、該プログラムメモリに記憶された制御プログラムに従って、外部から与えられたパラメータに応じた処理を行うことにより楽音信号を生成する処理装置を備えた音源装置であって、前記処理装置からの制御信号に応じて前記波形メモリから波形データを読み出すための読出アドレスを生成するアドレス生成回路と、該アドレス生成回路で生成された読出アドレスによって前記波形メモリから読み出された波形データを、該読出アドレスの一部に基づいて補間して前記処理装置に供給する補間回路とを備えている。
【００２４】
【作用】従来の音源装置において、例えばＤＳＰやＣＰＵといった処理装置でアドレス生成処理を行っていた。これに対して、本発明の音源装置においては、かかるアドレス生成処理を、処理装置の外部に設けられたアドレス生成回路で行う。また、上記アドレス生成回路で生成された読出アドレスに基づいて波形メモリから読み出された波形データを補間する処理を、処理装置の外部に設けられた補間回路で行う。これにより、更に処理装置の負荷（処理時間）が軽減される。
【００２５】
【実施例】以下、本発明の音源装置の実施例につき、図面を参照しながら詳細に説明する。なお、以下の実施例では、ＰＣＭ変調（Pulse Code Modulation）された波形データを波形メモリに記憶しておき、この波形データを読み出して補間しながら楽音信号を発生するＰＣＭ音源装置について説明するが、本発明はＰＣＭ音源装置に限定されるものではなく、例えばＡＤＰＣＭ変調（Adaptive DifferentialPulse Code Modulation ）方式やＤＰＣＭ変調（Differential Pulse Code Modulation）方式の音源装置のように、予め作成された波形データを波形メモリに記憶しておき、これを読み出して補間しつつ楽音信号を発生するあらゆる音源装置に適用できる。
【００２６】なお、以下の説明においては、「従来の技術」の項で説明したものと同一又は相当部分には同一符号を付し、説明を省略し又は簡単化する。
【００２７】図１は本発明の音源装置の実施例の構成を示すブロック図である。本実施例は外部回路２３を有し、ＤＳＰ２０は外部回路２３を介して波形メモリ２４にアクセスする点で、従来の音源装置と相違する。
【００２８】図１において、１０はＣＰＵである。音源装置は、このＣＰＵ１０から与えられるデータに応じて動作する。ＣＰＵ１０から音源装置に送られるデータには、例えば、波形データ、制御プログラム、音源制御用パラメータ（詳細は後述する）等が含まれる。上記波形データは波形メモリ２４に、制御プログラムはプログラムメモリ２１にそれぞれロードされる。また、音源制御用パラメータは、一旦ワークメモリ２２にロードされ、必要に応じて取り出されて各種処理に使用される。
【００２９】音源装置は、ＤＳＰ２０、プログラムメモリ２１、ワークメモリ２２、外部回路２３、波形メモリ２４、タイミング発生回路２５、Ｄ／Ａ変換器２６、増幅器２７及びスピーカ２８で構成されている。
【００３０】ＤＳＰ２０としては、例えば汎用のＤＳＰを用いることができる。ＤＳＰ２０は本音源装置の中核をなすものであり、既に説明したように、プログラムメモリ２１に記憶された制御プログラムに従って各種処理を行う。このＤＳＰ２０が行う処理の一部は、「従来の技術」の欄で説明したものとは異なる（詳細は後述する）。
【００３１】プログラムメモリ２１は例えばＲＯＭで構成され、既に説明したように、制御プログラムを記憶する。このプログラムメモリ２１はＲＡＭで構成することもできる。この場合は、本音源装置を動作させるに先立って、イニシャルプログラムロードが行われる。
【００３２】ワークメモリ２２は「従来の技術」の欄で説明したものと同じである。本音源装置が備えているＲＡＭの一部は、ワークメモリ２２及び外部回路バッファ２１２に割り当てられている。ワークメモリ２２には、例えば図４に示されるように、音源制御用パラメータが記憶されている。音源制御用パラメータは、各ボイスに対応してｎセット（ボイス０〜ボイスｎ−１）設けられており、各音源制御用パラメータは、アドレス生成用パラメータ、振幅制御用パラメータ及び必要に応じてパンポットデータで構成されている。
【００３３】アドレス生成用パラメータには、スタートアドレスＳＡ、ループトップアドレスＬＴ、ループエンドアドレスＬＥ及び角周波数データωが含まれている。ここに、スタートアドレスＳＡは、各音色に対応する各波形データ群が格納されている領域の先頭アドレスである。ループトップアドレスＬＴは、上記波形データ群のうち、繰り返し読み出しの対象となる領域の先頭アドレスである。ループエンドアドレスＬＥは、上記波形データ群のうち、繰り返し読み出しの対象となる領域の最終アドレスである。角周波数データωは音高を規定するために使用される。具体的には、角周波数データωは、波形メモリ２４から波形データをシーケンシャルに読み出す際の現読出アドレスＣＡの増分値である。この角周波数データωは小数点以下の有効数字を有する。現読出アドレスＣＡは整数部（整数アドレスＣＡＩ）と小数部（小数アドレスＣＡＦ）とで構成される。
【００３４】本音源装置では、スタートアドレスＳＡを現読出アドレスＣＡとして波形データの読み出しが開始され、以後は、この現読出アドレスＣＡに角周波数データωを順次累算した値を新しい現読出アドレスＣＡとして波形データの読み出しが行われる。そして、現読出アドレスＣＡがループエンドアドレスＬＥに至ったらループトップアドレスＬＴに戻って波形データの読み出しが継続され、以下同様の動作が繰り返される。
【００３５】振幅制御用パラメータは、レベルデータとスピードデータとで構成されている。更に詳しくは、アタック用のレベルデータとスピードデータ、ディケイ用のレベルデータとスピードデータ、及びリリース用スピードデータとで構成されている。これら各データは、何れも波形データにエンベロープを付加するために使用される。
【００３６】パンポットデータは、音源装置で、例えば２系列（左右両チャンネル）用の楽音信号に基づいて形成される音像定位を定めるために使用される。例えば図３R>３に示されるように、００００Ｈ〜ＦＦＦＦＨ（末桁の「Ｈ」は１６進数であることを示す。以下においても同じ。）のパンポットデータに対し、図示する特性をもって各チャンネルの音量が制御される。図示例の特性では、パンポットデータが００００Ｈに近づく程音像は左に偏り、ＦＦＦＦＨに近づく程音像は右に偏る。
【００３７】外部回路バッファ２１２は、外部回路インタフェース部２０２内に設けられるバッファであり、外部回路２３内のＤＣＯ部２３０と、ＤＳＰ２０内のメイン部２００とのデータの送受を行うために使用される。この外部回路バッファ２１２には、現読出アドレスＣＡ、ループトップアドレスＬＴ、ループエンドアドレスＬＥ、角周波数データω、次読出アドレスＣＡＮ、補間済み波形データを記憶する領域が定義されている。
【００３８】メイン部２００が外部回路２３にアドレス生成用パラメータを渡すときは、アドレス生成用パラメータ（現読出アドレスＣＡ、ループトップアドレスＬＴ、ループエンドアドレスＬＥ、角周波数データω）を、この外部回路バッファ２１２にセットする。また、外部回路２３からは、次読出アドレスＣＡＮ及び補間済み波形データＷＤがこの外部回路バッファ２１２に入力される。この外部回路バッファ２１２の詳細については後述する。
【００３９】波形メモリ２４は例えばＲＯＭで構成され、既に説明したように、複数の音色を発生するための複数の波形データを記憶している。この波形メモリ２４はＲＡＭで構成することができる。この場合は、ＣＰＵ１０から波形メモリ２４にデータをロードするためのロードパスが新たに設けられる。そして、本音源装置を動作させるに先だって、イニシャル波形データロードが行われる。
【００４０】外部回路２３は、波形メモリ２４に対する読出アドレスを生成するＤＣＯ部２３０と、波形メモリ２４から読み出された波形データの補間をとる補間部２４０とから構成されている（図２参照）。ＤＣＯ部２３０はアドレス生成回路に対応するものであり、従来の音源装置において、ＤＳＰ２０のソフトウエア機能により実現されていたアドレス生成処理をハードウエア化したものである。同様に、補間部２４０は補間回路に対応するものであり、従来の音源装置において、ＤＳＰ２０のソフトウエア機能により実現されていた補間処理をハードウエア化したものである。これらの詳細については後述する。
【００４１】タイミング発生回路２５、Ｄ／Ａ変換器２６、増幅器２７及びスピーカ２８は、「従来の技術」の欄で説明したものと同じである。但し、Ｄ／Ａ変換器２６、増幅器２７及びスピーカ２８は、図１及び図２においては１個しか記載されていないが、左右両チャンネル用として２個が用意されている。
【００４２】図２は、ＤＳＰ２０が行う処理を機能的に分類して示したものである。即ち、ＤＳＰ２０の処理部は、メイン部２００、ＣＰＵインタフェース部２０１、外部回路インタフェース部２０２、ＤＣＡ部２０３及び累算部２０４とで構成されている。
【００４３】メイン部２００は、ＣＰＵインタフェース部２０１、外部回路インタフェース部２０２、ＤＣＡ部２０３及び累算部２０４の間の処理の流れを制御する。ＣＰＵインタフェース部２０１の機能は、従来の技術の欄で説明したＣＰＵインタフェース部５０１の機能と同じである。
【００４４】外部回路インタフェース部２０２は、外部回路２３とＤＳＰ２０との間のデータ送受を制御する。例えば、外部インタフェース部２０２では、メイン部２００から送られてくるデータを外部回路２３に渡し、外部回路２３から送られてくるデータをＤＣＡ部２０３に渡す処理が行われる。更に詳しくは、外部回路インタフェース部２０２は、メイン部２００から送られてきたアドレス生成用パラメータをＤＣＯ部２３０に渡すと共に、ＤＣＯ部２３０で算出された現読出アドレスＣＡを記憶する。また、外部回路インタフェース部２０２は、現読出アドレスＣＡの小数アドレスＣＡＦを補間部２４０に渡すと共に、補間部２４０から送られてくる補間済み波形データをＤＣＡ部２０３に渡す。
【００４５】ＤＣＡ部２０３及び累算部２０４は、それぞれ、従来の技術の欄で説明したＤＣＡ部５０３及び累算部５０４と同じ機能を有する。
【００４６】次に、外部回路２３に含まれるＤＣＯ部２３０及び補間部２４０のそれぞれの詳細につき、図５及び図６を参照しながら説明する。
【００４７】図５は、ＤＣＯ部２３０の回路構成を示す。ＤＣＯ部２３０には、図示されるように、メイン部２００から外部回路インタフェース部２０２を経由してアドレス生成用パラメータが与えられる。アドレス生成用パラメータは、現読出アドレスＣＡ、ループトップアドレスＬＴ、ループエンドアドレスＬＥ及び角周波数データωで成る。なお、初期状態においては、現読出アドレスＣＡはスタートアドレスＳＡである。ＤＣＯ部２３０は、これら各データに基づき、波形メモリ２４に与える整数アドレスＣＡＩ及びＣＡＩ＋１、並びに次読出アドレスＣＡＮを生成する。なお、波形メモリ２４の容量が大きい場合は、バンクアドレスＢＡを用いるように構成することもできる。このバンクアドレスＢＡは波形メモリ２４に形成されたバンクを指定するために使用される。以下においては、バンクアドレスＢＡは存在しないものとして説明する。
【００４８】ＤＣＯ部２３０は、加算器２３１、２３３、２３６、２３７、インバータ２３２、２３４、セレクタ２３５及び遅延回路２３８で構成されている。各加算器２３１、２３３、２３６、２３７のＡは被加数の入力端子、Ｂは加数の入力端子、ＣＩはキャリーの入力端子、ＣＯはキャリーの出力端子であり、以下においても同じである。
【００４９】バンクアドレスＢＡを有する音源装置においては、そのまま出力されて波形メモリ２４に供給される。また、現読出アドレスＣＡのうちの整数アドレスＣＡＩは、そのまま出力されて波形メモリ２４に供給される。また、現読出アドレスＣＡ（整数アドレス及び小数アドレス）は加算器２３１及び２３７の各Ａ入力端子に供給される。加算器２３１は、ＤＣＯ部２３０からＢ入力端子に供給されている角周波数データωと現読出アドレスＣＡとを加算し、仮の次読出アドレスＣＡ１として出力する。この仮の次読出アドレスＣＡ１はインバータ２３２で反転されて加算器２３３のＡ入力端子に供給される。
【００５０】加算器２３３は、ＤＣＯ部２３０からＢ入力端子に供給されているループエンドアドレスＬＥとインバータ２３２の出力とを、キャリー入力を「１」として加算する。これにより、ループエンドアドレスＬＥと仮の次読出アドレスＣＡ１の２の補数とが加算される。換言すれば、ループエンドアドレスＬＥから仮の次読出アドレスＣＡ１が減算される。
【００５１】この加算器２３３による加算の結果、キャリーが発生すれば「仮の次読出アドレスＣＡ１≦ループエンドアドレスＬＥ」であり、仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えていないことが判断される。一方、キャリーが発生しなければ「仮の次読出アドレスＣＡ１＞ループエンドアドレスＬＥ」であり、仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えたことが判断される。
【００５２】この加算器２３３のキャリー出力はセレクタ２３５のセレクト端子Ｓに供給される。加算器２３３の出力は、ループエンドアドレスＬＥと仮の次読出アドレスＣＡ１との差Δであり、仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えていない場合は正の値、仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えた場合は負の値として得られる。加算器２３３の出力Δは、インバータ２３４で反転されて加算器２３６のＡ入力端子に供給される。
【００５３】セレクタ２３５は、加算器２３３からのキャリーに応じてループエンドアドレスＬＥ又はループトップアドレスＬＴの何れかを選択して出力する。即ち、セレクタ２３５は、加算器２３３でキャリーが発生した場合、つまり仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えていない場合は、ループエンドアドレスＬＥを出力し、加算器２３３でキャリーが発生しない場合、つまり仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えた場合は、ループトップアドレスＬＴを出力する。このセレクタ２３５の出力は、加算器２３６のＢ入力端子に供給される。
【００５４】加算器２３６は、セレクタ２３５の出力とインバータ２３２の出力とを、キャリー入力を「１」として加算する。これにより、セレクタ２３５の出力と差Δの２の補数とが加算される。換言すれば、セレクタ２３５の出力から差Δが減算される。これは、加算器２３３からキャリーが発生したかどうかにより、次のように動作する。
【００５５】即ち、キャリーが発生した場合、つまり仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えていない場合は、ループエンドアドレスＬＥから差Δ（正の値）が減算される。これにより、上記仮の次読出アドレスＣＡ１が次読出アドレスＣＡＮとして加算器２３６から出力される。一方、キャリーが発生していない場合、つまり仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えた場合は、ループトップアドレスＬＴから差Δ（負の値）を減算する。これにより、次読出アドレスＣＡＮがループトップアドレスＬＴにラウンドする機能が実現されている。この加算器２３６から出力される次読出アドレスＣＡＮは、ＤＳＰ２０に送られ、次回の現読出アドレスＣＡの生成のために保存される。
【００５６】また、加算器２３７は、現読出アドレスＣＡのうちの整数アドレスＣＡＩを「＋１」して出力する。この加算器２３７の出力は遅延回路２３８に供給される。遅延回路２３８は、加算器２３７の出力を一定時間遅延させて次の整数アドレスＣＡＩ＋１として出力する。この整数アドレスＣＡＩ＋１は、波形メモリ２４に供給される。ここに一定時間とは、波形メモリ２４が整数アドレスＣＡＩを受け取ってから波形データの読み出しを完了するまでの時間である。従って、波形メモリ２４からは、整数アドレスＣＡＩに対応する波形データと整数アドレスＣＡＩ＋１に対応する波形データとが一定時間間隔をおいて連続して読み出される。
【００５７】図６は、補間部２４０の回路構成を示す。補間部２４０には、図示されるように、メイン部２００から外部インタフェース部２０２を経由してアドレス生成用パラメータのうちの読出アドレスの小数アドレスＣＡＦが与えられる。なお、初期状態においては、現読出アドレスＣＡはスタートアドレスＳＡであり、その小数アドレスＣＡＦはゼロである。
【００５８】補間部２４０は、ラッチ２４１、インバータ２４２、加算器２４３、乗算器２４４及び加算器２４５とにより構成されている。
【００５９】波形メモリ２４から読み出された整数アドレスＣＡＩに対応する波形データＷＤ０は、ラッチ２４１に一旦ラッチされる。このラッチ２４１の出力は、インバータ２４２で反転されて加算器２４３のＡ入力端子に供給されると共に、加算器２４５のＡ入力端子に供給される。
【００６０】上記波形データＷＤ０が読み出されてから上記一定時間経過後に波形データＷＤ１が読み出されて加算器２４３のＢ入力端子に供給される。加算器２４３は、インバータ２４２の出力とＢ入力端子に供給された波形データＷＤ１とを、キャリー入力を「１」として加算する。これにより、波形データＷＤ１に波形データＷＤ０の２の補数が加算される、換言すれば、波形データＷＤ１から波形データＷＤ０が減算される。この加算器２４３の出力は、乗算器２４４のＢ入力端子に供給される。一方、乗算器２４４のＡ入力端子には現読出アドレスＣＡの小数部（小数アドレスＣＡＦ）が供給されている。従って、この乗算器２４４からは、上記波形データＷＤ１と波形データＷＤ０との差が小数アドレスＣＡＦの値に応じて案分された値が出力される。この乗算器２４４の出力は、加算器２４５のＢ入力端子に供給される。
【００６１】加算器２４５のＡ入力端子には波形データＷＤ０が供給されている。従って、この加算器２４５からは、波形データＷＤ０に上記案分された値が加算された波形データ、つまり補間がとられた波形データＷＤが出力される。この波形データＷＤは、ＤＳＰ２０の外部回路インタフェース部２０２を介してＤＣＡ部２０３に供給される。
【００６２】なお、上記補間部２４０として、直線補間をする場合の回路構成例を示したが、これに限定されるものではない。例えば最小二乗法、その他のいかなる補間方法をも用いることができる。
【００６３】次に、上記の構成において、本音源装置の動作について、図７〜図９のフローチャートを参照しながら説明する。なお、各フローチャートに示された処理は、ＤＳＰ２０によって行われる。
【００６４】図７は、本音源装置のメインルーチンを示すフローチャートであり、主としてＤＳＰ２０のメイン部２００によって行われる処理である。このメインルーチンは、電源投入により起動される。即ち、電源が投入されると、先ず、初期化処理が行われる（ステップＳ１０）。
【００６５】この初期化処理では、ＤＳＰ２０の内部状態が初期状態に設定されると共に、図示しないＲＡＭに定義されているレジスタ、カウンタ或いはフラグ等に初期値が設定される。この初期化処理が終了すると、次いで、パラメータ転送の有無が調べられる（ステップＳ１１）。即ち、ＣＰＵ１０から音源制御用パラメータが送られてきたかどうかが調べられる。これは、例えばメイン部２００がＣＰＵインタフェース部２０１に設けられている受信バッファ（図示しない）を調べることにより行われる。そして、パラメータ転送があることが判断されると、受信されたパラメータがワークメモリ２２に転送される（ステップＳ１２）。ステップＳ１１でパラメータ転送がないことが判断されると、このステップＳ１２はスキップされる。
【００６６】次いで、発音タイミングであるかどうかが調べられる（ステップＳ１３）。これは発音フラグを参照することにより行われる。ここに、発音フラグとは、図示しないＲＡＭに設けられるフラグであり、各ボイスの発音処理を実行すべきタイミングであるかどうかを記憶するために使用される。この発音フラグは、後述する割込処理ルーチンにおいてセットされる。
【００６７】ここで発音タイミングでないことが判断されるとステップＳ１１に戻り、上述した処理を繰り返す。即ち、ＤＳＰ２０のメイン部２００は、通常は、ステップＳ１１〜Ｓ１３を繰り返し実行しながらＣＰＵ１０からパラメータが転送されてくるのを待って待機している。そして、ＣＰＵ１０からパラメータが転送されてくるとこれをワークメモリ２２に転送する。このステップＳ１１〜Ｓ１３の繰り返しの中で、ステップＳ１３において発音タイミングであることが判断されると、ステップＳ１４以下の発音処理に移る。
【００６８】発音処理では、先ず、ＤＳＰ２０は割込禁止モードにされる（ステップＳ１４）。これにより、後述するステップＳ２１で割込禁止モードが解除されるまでは、割込処理ルーチンがコールされることはない。従って、発音フラグがオンにされることもない。次いで、各ボイスに付された番号ｎが「０」にクリアされる（ステップＳ１５）。
【００６９】次いで、ボイスｎに対する発音処理が行われる（ステップＳ１６）。この処理では、ボイスｎの波形データを出力系列毎に累算する処理が行われる（詳細については後述する）。次いで、上記番号ｎがインクリメントされ（ステップＳ１７）、その番号ｎが本音源装置の総ボイス数に等しくなったかどうかが調べられる（ステップＳ１８）。そして、等しくなければステップＳ１６に戻って次のボイスに対する発音処理が行われる。
【００７０】上記繰り返しにおいて、番号ｎが本音源装置の総ボイス数に等しくなったことが判断されると、次いで、上記ステップＳ１６で生成された系列毎の波形データの累算値が出力される（ステップＳ１９）。この波形データの累算値は、系列毎にＤ／Ａ変換器２６に送られる。その後、系列毎の波形データの累算値はクリアされ、次の発音処理に備えられる。
【００７１】次いで、発音フラグがオフにされる（ステップＳ２０）。そして、割込禁止モードが解除され（ステップＳ２１）、その後、ステップＳ１１に戻って以下同様の処理が行われる。
【００７２】次に、上記ステップＳ１６で行われるボイスｎの発音処理の詳細について、図８を参照しながら説明する。この発音処理は、ＤＳＰ２０のメイン部２００及びＤＣＡ部２０３で行われる処理に対応する。先ず、ボイスｎに対応するアドレス生成用パラメータがワークメモリ２２から読み出される（ステップＳ３０）。この読み出されたアドレス生成用パラメータは、外部回路２３に送られる（ステップＳ３１）。これにより、外部回路２３のＤＣＯ部２３０及び補間部２４０は、上述した動作により、次読出アドレスＣＡＮを算出すると共に、現読出アドレスＣＡの中の整数アドレスＣＡＩ及びＣＡＩ＋１から波形データＷＤ０及びＷＤ１を読み出して補間を行う。この外部回路２３で算出された次読出アドレスＣＡＮ及び補間済み波形データＷＤは外部回路インタフェース部２０２の外部回路バッファ２１２に格納される（図４参照）。
【００７３】この外部回路２３の動作と並行して、ワークメモリ２２から振幅制御用パラメータが読み出され（ステップＳ３２）、この読み出された振幅制御用パラメータから現在の発音タイミングにおけるエンベロープデータが計算される（ステップＳ３３）。このステップＳ３３の処理は、ＤＣＡ部２０３で行われる処理に対応する。次いで、外部回路インタフェース部２０２の外部回路バッファ２１２から次読出アドレスＣＡＮ及び補間済み波形データＷＤが取り出され（ステップＳ３４）、次読出アドレスＣＡＮは、ワークメモリ２２の現読出アドレスＣＡの格納領域に転送される（ステップＳ３５）。
【００７４】次いで、外部回路バッファ２１２に格納されている補間済み波形データＷＤと上記ステップＳ３３で算出されたエンベロープデータとが乗算される（ステップＳ３６）。このステップＳ３６の処理は、ＤＣＡ部２０３で行われる処理に対応する。そして、この乗算結果がパンポットデータに応じて出力系列毎（例えばＬチャンネル及びＲチャンネル毎）に重み付けされ累算される（ステップＳ３７）。重み付けは、音源制御用パラメータに含まれるパンポットデータに従って、例えば図３に示される音量特性となるように、上記乗算結果に演算又はテーブル変換を施すことにより実現できる。このステップＳ３７の処理は、累算部２０４の処理に対応する。なお、パンポットデータによる音量特性は、図３に示される特性に限定されず、任意の特性を使用することができる。その後、この発音処理ルーチンからリターンしてメインルーチンに戻る。
【００７５】図９には、割込処理ルーチンが示されている。この割込処理ルーチンは、タイミング発生回路２５から割込信号が発生される度にコールされる。この割込処理ルーチンでは、発音フラグをオンにする処理が行われる（ステップＳ４０）。この発音フラグがオンにされることにより、メインルーチンのステップＳ１３で発音タイミングが到来したことが判断される。
【００７６】以上説明したように、本実施例によれば、従来の音源装置において、例えばＤＳＰやＣＰＵといった処理装置でアドレス生成処理及び補間処理を行っていた。これに対して、本発明の音源装置においては、かかるアドレス生成処理及び補間処理を、処理装置の外部に設けられた外部回路に搭載されたアドレス生成回路及び補間回路で行うようにした。これにより、処理装置の負荷（処理時間）が軽減される。
【００７７】なお、本発明では、ハードウエア化する部分については上記実施例に示したものに限定されず、ＤＳＰ２０の処理によって実現されているデジタル制御増幅部（ＤＣＡ部２０３）の機能の全部又は一部をハードウエア化して外部回路２３とすることも可能である。更に、上記実施例では、ＤＳＰ２０が行う処理として、音源装置で一般的に行われる代表的な機能に対する処理のみについて説明したが、ＤＳＰ２０ではその他の各種処理、例えばフィルタ演算処理によるグロウル効果の他、ディレイ、コーラス、リバーブ、３Ｄ等の音響効果を付加する処理等を行っても良く、本発明では、かかる各種処理を実現する機能をハードウエア化して外部回路とすることも可能である。
【００７８】また、上記実施例では、ステレオ出力を可能にする２系列（Ｌ及びＲ）の出力を有する音源装置について説明したが、これに限定されるものではない。即ち、本発明は、モノラル出力の音源装置についても同様に適用できる。この場合、パンポットデータは不要であり、また、図８に示した発音処理のステップＳ３７では、出力系列毎に重み付けして加算するのではなく、全ての乗算結果を単純に加算するように構成すれば良い。
【００７９】更に、本発明は、３系列以上の出力を有する音源装置にも適用できる。この場合、多チャンネルによる音像定位を制御するパンポットデータを用意し、図８R>８に示した発音処理のステップＳ３７は、３以上の出力系列毎に重み付けして加算するように構成すれば良い。
【００８０】
【発明の効果】以上詳述したように、本発明の音源装置によれば、安価であるにも拘わらずボイス数を多く確保することのできる音源装置を提供できる。
【００８１】即ち、本音源装置においては、アドレス生成処理を、処理装置の外部に設けられたアドレス生成回路で行うようにしているので、処理装置の負荷が軽減され、この軽減された負荷に対応する時間で更に他のボイスの処理を行うことができる。これにより、ボイス数を増やすことができるので、発生すべき楽音が貧弱になったり、所望の楽音が得られないという事態の発生を防止できる。また、高価な処理装置を使用する必要もないので、安価な音源装置を実現できる。
【００８２】また、本音源装置においては、アドレス生成回路に加え、補間処理を外部に設けられた補間回路という簡単な回路で行うようにしているので、処理装置の負荷が更に軽減され、この軽減された負荷に対応する時間で更に他のボイスの処理を行うことができる。これにより、更にボイス数を増やすことができるので、発生すべき楽音が貧弱になったり、所望の楽音が得られないという事態の発生を防止できる。
【００８３】また、上記軽減された処理時間を用いて音響効果の付加、例えばフィルタ演算による音色変化を行わせれば、より表情豊かな楽音を発生させることも可能となる。
【図面の簡単な説明】
【図１】本発明の実施例の音源装置の構成を示すブロック図である。
【図２】本発明の実施例におけるＤＳＰが行う処理を機能的に分類して示した図である。
【図３】本発明の実施例におけるパンポットデータの一例を示す図である。
【図４】本発明の実施例で使用されるＲＡＭの割り当ての一例を示す図である。
【図５】本発明の実施例における外部回路のＤＣＯ部の回路構成を示す図である。
【図６】本発明の実施例における外部回路の補間部の回路構成を示す図である。
【図７】本発明の実施例の音源装置のメインルーチンを示すフローチャートである。
【図８】本発明の実施例の音源装置の発音処理を示すフローチャートである。
【図９】本発明の実施例の音源装置の割込処理を示すフローチャートである。
【図１０】従来の音源装置の構成を示すブロック図である。
【図１１】従来の音源装置におけるＤＳＰが行う処理を機能的に分類して示した図である。
【符号の説明】
１０ ＣＰＵ
２０ ＤＳＰ
２１ プログラムメモリ
２２ ワークメモリ
２３ 外部回路
２４ 波形メモリ
２５ タイミング発生回路
２６ Ｄ／Ａ変換器
２７ 増幅器
２８ スピーカ
２００、５００ メイン部
２０１、５０１ ＣＰＵインタフェース部
２０２ 外部回路インタフェース部
２０３、５０３ ＤＣＡ部
２０４、５０４ 累算部
２３０、５３０ ＤＣＯ部
２４０、５３１ 補間部
【０００１】
【産業上の利用分野】本発明は、波形メモリから波形データを読み出して楽音信号を発生する音源装置に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータは高機能化・高性能化の傾向にある。このような高機能化の１つとして、近年のパーソナルコンピュータには「楽音発生機能」が備えられるのが一般的になっている。この楽音発生機能は、いわゆる音源ボードと呼ばれるハードウエアで構成された音源装置と、これを制御するためにパーソナルコンピュータに組み込まれたソフトウエアとにより実現されている。
【０００３】上記音源装置には波形メモリが搭載されており、この波形メモリから波形データが順次読み出されて楽音信号が生成される。そして、この楽音信号に基づいて楽音が発生される。かかる音源装置では、波形データの読出アドレス計算、波形データの補間、エンベロープの付加等の膨大な信号処理が行われる。かかる信号処理を例えばプロセッサに行わせると膨大な時間がかかる。従って、リアルタイムで楽音信号を生成するために、従来の音源装置は、プロセッサを用いることなくハードウエアで構成されるのが一般的であった。
【０００４】しかし、音源装置をハードウエアで構成すると処理の高速化は実現できるが、音源装置の開発に時間がかかり、また、仕様の変更等に柔軟に対応できないという問題があった。
【０００５】ところで、近年は、高速動作可能なデジタルシグナルプロセッサ（以下、「ＤＳＰ」と略する。）が開発され、各種分野に応用可能になってきた。そこで、かかるＤＳＰを使用して音源装置を構成する試みがなされている。
【０００６】このようなＤＳＰが使用された音源装置の一例を図１０に示す。図１０において、１０は、例えばパーソナルコンピュータのような中央処理装置（以下、「ＣＰＵ」という。）である。音源装置は、このＣＰＵ１０から与えられるデータに応じて動作する。音源装置は、ＤＳＰ２０、プログラムメモリ２１、ワークメモリ２２、波形メモリ２４、タイミング発生回路２５、Ｄ／Ａ変換器２６、増幅器２７及びスピーカ２８で構成されている。
【０００７】ＤＳＰ２０は、プログラムメモリ２１に記憶された制御プログラムに従って各種処理を行う。ＤＳＰ２０は、プログラムメモリ２１にアドレスＡＤを送出し、このアドレスＡＤに応じてプログラムメモリ２１から読み出されたプログラムＰＲＧを解釈・実行することにより各種処理を行う。このＤＳＰ２０が行う処理の詳細については後述する。
【０００８】プログラムメモリ２１は、ＤＳＰ２０を動作させるための制御プログラムを記憶している。このプログラムメモリ２１としては、例えばリードオンリメモリ（以下、「ＲＯＭ」と略する。）又はランダムアクセスメモリ（以下、ＲＡＭ」と略する。）が使用されている。なお、プログラムメモリ２１がＲＡＭで構成される場合は、音源装置を動作させるに先だって、ＤＳＰ２０の制御の下に、制御プログラムがＣＰＵ１０からプログラムメモリ２１にロードされる（以下、「イニシャルプログラムロード」という）。
【０００９】ワークメモリ２２は、ＤＳＰ２０が使用する各種データを一時記憶するために使用される。このワークメモリ２２はＲＡＭで構成されている。ＤＳＰ２０は、ワークメモリ２２にアドレスＡＤを送出してデータＤＴの書き込み又は読み出しを行う。
【００１０】波形メモリ２４は、複数の音色（例えば楽器音）に対応する複数の波形データを記憶している。ＤＳＰ２０は、波形メモリ２４に所定のアドレスＡＤを送出して波形データＤＴを読み出す。この波形メモリ２４は、例えばＲＯＭ又はＲＡＭで構成されている。なお、波形メモリ２４がＲＡＭで構成される場合は、音源装置を動作させるに先だって、ＤＳＰ２０の制御の下に、波形データがＣＰＵ１０から波形メモリ２４にロードされる（以下、「イニシャル波形データロード」という）。
【００１１】タイミング発生回路２５は、その時点で設定されているテンポに応じた時間間隔で割込信号を発生してＤＳＰ２０に供給する。ＤＳＰ２０は、この割込信号を受信したタイミングで全ボイスに対する発音処理を行う。これにより、ＤＳＰ２０は、テンポに応じた時間間隔でデジタル楽音信号を発生する。
【００１２】Ｄ／Ａ変換器２６は、ＤＳＰ２０で生成されたデジタル楽音信号をアナログ楽音信号（オーディオ信号）に変換する。このＤ／Ａ変換器２６から出力されるアナログ楽音信号は、増幅器２７で増幅されてスピーカ２８に供給される。これにより、スピーカ２８から楽音が放音される。
【００１３】図１１は、ＤＳＰ２０が行う処理を機能的に分類して示したものである。即ち、ＤＳＰ２０の処理部は、メイン部５００、ＣＰＵインタフェース部５０１、デジタル制御増幅部（以下、「ＤＣＡ」部という。）５０３、累算部５０４、デジタル制御オシレータ部（以下、「ＤＣＯ部」という。）５３０及び補間部５３１とで構成されている。
【００１４】メイン部５００は、ＣＰＵインタフェース部５０１、ＤＣＡ部５０３、累算部５０４、ＤＣＯ部５３０及び補間部５３１の間の処理の流れを制御する。ＣＰＵインタフェース部５０１は、ＣＰＵ１０とメイン部５００との間のデータ送受を制御する。即ち、ＣＰＵインタフェース部５０１は、ＣＰＵ１０から送られてくるデータを受信してメイン部５００に渡し、逆に、メイン部５００から送られてきたデータをＣＰＵ１０に渡す。
【００１５】ＤＣＯ部５３０は、メイン部５００からの指示に応じて、波形メモリ２４に与える読出アドレスＡＤを生成する。このＤＣＯ部５３０は、ボイス数に対応する数の読出アドレス生成部で構成されている。各読出アドレス生成部は、例えば１つの音色に対応する一連の波形データを順次読み出すための読出アドレスを生成する。各読出アドレス生成部によって読み出される波形データ（音色）の先頭アドレス、及び、順次読み出す際の読出アドレスの増分値は、それぞれＣＰＵ１０から与えられるパラメータによって決定される。各読出アドレス生成部は、上記先頭アドレスから上記増分値を順次累算して出力する。
【００１６】このＤＣＯ部５３０の各読出アドレス生成部から出力される読出アドレスＡＤが時分割で波形メモリ２４に与えられることにより波形データが読み出される。波形メモリ２４から読み出された波形データは、ＤＳＰ２０の補間部５３１に供給される。
【００１７】補間部５３１は、波形メモリ２４から読み出された波形データの補間をとって出力する。この補間部５３１は、ボイス数に対応する数の補間値生成部で構成されている。各補間値生成部は、例えば１つの音色に対応する各波形データを順次補間する。補間は、読出アドレスの前後の整数アドレスに格納されている２つの波形データを、その読出アドレスの小数部の値に応じて案分して新たな波形データを作成することにより行われる。この補間部５３１の各補間値生成部で時分割で生成された波形データはＤＣＡ部５０３に送られる。
【００１８】ＤＣＡ部５０３は、補間部５３１で作成された波形データの振幅を制御することよりエンベロープを付加する処理を行う。このＤＣＡ部５０３は、ボイス数に対応する数の振幅制御部で構成されている。エンベロープの形状は、ＣＰＵ１０からＤＳＰ２０を介して送られてくるパラメータに従って決定される。このＤＣＡ部５０３の各振幅制御部で時分割でエンベロープが付加された波形データは累算部５０４に送られる。
【００１９】累算部５０４は、出力系列（例えば左チャンネルと右チャンネル）毎に、ＤＣＡ部５０３から時分割で送られてくる波形データに重み付けし、それを累算する。この累算部５０４で累算された出力系列毎の波形データがデジタル楽音信号としてＤ／Ａ変換器２６に供給される。
【００２０】
【発明が解決しようとする課題】従来のＤＳＰを使用した音源装置は、上記のように構成されているので、当該音源装置で確保できるボイス数は、ＤＳＰの処理性能（速度）に依存して決定される。ＤＣＯ部５３０の読出アドレス生成処理、補間部５３１の補間処理及びＤＣＡ部５０３の振幅制御処理は、各ボイス毎に、しかもリアルタイム性を損なうことなくデジタル楽音信号を生成するためには一定時間内に行う必要がある。従って、ＤＳＰが処理可能なボイス数はＤＳＰの処理性能によって自ずと決定される。
【００２１】高性能のＤＳＰを用いればボイス数を多く確保することができるが高性能のＤＳＰは高価格であり音源装置が高価になってしまう。一方、音源装置の価格を抑えようとすれば、低価格・低性能のＤＳＰを使用せざるを得ないが、ボイス数が少なくなる。ボイス数が少ないと、発生する楽音が貧弱になったり、場合によっては所望の楽音が得られないという事態が発生する。
【００２２】本発明は、安価であるにも拘わらずボイス数を多く確保することのできる音源装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するために、本発明の音源装置は、波形データを記憶した波形メモリと、制御プログラムを記憶したプログラムメモリと、該プログラムメモリに記憶された制御プログラムに従って、外部から与えられたパラメータに応じた処理を行うことにより楽音信号を生成する処理装置を備えた音源装置であって、前記処理装置からの制御信号に応じて前記波形メモリから波形データを読み出すための読出アドレスを生成するアドレス生成回路と、該アドレス生成回路で生成された読出アドレスによって前記波形メモリから読み出された波形データを、該読出アドレスの一部に基づいて補間して前記処理装置に供給する補間回路とを備えている。
【００２４】
【作用】従来の音源装置において、例えばＤＳＰやＣＰＵといった処理装置でアドレス生成処理を行っていた。これに対して、本発明の音源装置においては、かかるアドレス生成処理を、処理装置の外部に設けられたアドレス生成回路で行う。また、上記アドレス生成回路で生成された読出アドレスに基づいて波形メモリから読み出された波形データを補間する処理を、処理装置の外部に設けられた補間回路で行う。これにより、更に処理装置の負荷（処理時間）が軽減される。
【００２５】
【実施例】以下、本発明の音源装置の実施例につき、図面を参照しながら詳細に説明する。なお、以下の実施例では、ＰＣＭ変調（Pulse Code Modulation）された波形データを波形メモリに記憶しておき、この波形データを読み出して補間しながら楽音信号を発生するＰＣＭ音源装置について説明するが、本発明はＰＣＭ音源装置に限定されるものではなく、例えばＡＤＰＣＭ変調（Adaptive DifferentialPulse Code Modulation ）方式やＤＰＣＭ変調（Differential Pulse Code Modulation）方式の音源装置のように、予め作成された波形データを波形メモリに記憶しておき、これを読み出して補間しつつ楽音信号を発生するあらゆる音源装置に適用できる。
【００２６】なお、以下の説明においては、「従来の技術」の項で説明したものと同一又は相当部分には同一符号を付し、説明を省略し又は簡単化する。
【００２７】図１は本発明の音源装置の実施例の構成を示すブロック図である。本実施例は外部回路２３を有し、ＤＳＰ２０は外部回路２３を介して波形メモリ２４にアクセスする点で、従来の音源装置と相違する。
【００２８】図１において、１０はＣＰＵである。音源装置は、このＣＰＵ１０から与えられるデータに応じて動作する。ＣＰＵ１０から音源装置に送られるデータには、例えば、波形データ、制御プログラム、音源制御用パラメータ（詳細は後述する）等が含まれる。上記波形データは波形メモリ２４に、制御プログラムはプログラムメモリ２１にそれぞれロードされる。また、音源制御用パラメータは、一旦ワークメモリ２２にロードされ、必要に応じて取り出されて各種処理に使用される。
【００２９】音源装置は、ＤＳＰ２０、プログラムメモリ２１、ワークメモリ２２、外部回路２３、波形メモリ２４、タイミング発生回路２５、Ｄ／Ａ変換器２６、増幅器２７及びスピーカ２８で構成されている。
【００３０】ＤＳＰ２０としては、例えば汎用のＤＳＰを用いることができる。ＤＳＰ２０は本音源装置の中核をなすものであり、既に説明したように、プログラムメモリ２１に記憶された制御プログラムに従って各種処理を行う。このＤＳＰ２０が行う処理の一部は、「従来の技術」の欄で説明したものとは異なる（詳細は後述する）。
【００３１】プログラムメモリ２１は例えばＲＯＭで構成され、既に説明したように、制御プログラムを記憶する。このプログラムメモリ２１はＲＡＭで構成することもできる。この場合は、本音源装置を動作させるに先立って、イニシャルプログラムロードが行われる。
【００３２】ワークメモリ２２は「従来の技術」の欄で説明したものと同じである。本音源装置が備えているＲＡＭの一部は、ワークメモリ２２及び外部回路バッファ２１２に割り当てられている。ワークメモリ２２には、例えば図４に示されるように、音源制御用パラメータが記憶されている。音源制御用パラメータは、各ボイスに対応してｎセット（ボイス０〜ボイスｎ−１）設けられており、各音源制御用パラメータは、アドレス生成用パラメータ、振幅制御用パラメータ及び必要に応じてパンポットデータで構成されている。
【００３３】アドレス生成用パラメータには、スタートアドレスＳＡ、ループトップアドレスＬＴ、ループエンドアドレスＬＥ及び角周波数データωが含まれている。ここに、スタートアドレスＳＡは、各音色に対応する各波形データ群が格納されている領域の先頭アドレスである。ループトップアドレスＬＴは、上記波形データ群のうち、繰り返し読み出しの対象となる領域の先頭アドレスである。ループエンドアドレスＬＥは、上記波形データ群のうち、繰り返し読み出しの対象となる領域の最終アドレスである。角周波数データωは音高を規定するために使用される。具体的には、角周波数データωは、波形メモリ２４から波形データをシーケンシャルに読み出す際の現読出アドレスＣＡの増分値である。この角周波数データωは小数点以下の有効数字を有する。現読出アドレスＣＡは整数部（整数アドレスＣＡＩ）と小数部（小数アドレスＣＡＦ）とで構成される。
【００３４】本音源装置では、スタートアドレスＳＡを現読出アドレスＣＡとして波形データの読み出しが開始され、以後は、この現読出アドレスＣＡに角周波数データωを順次累算した値を新しい現読出アドレスＣＡとして波形データの読み出しが行われる。そして、現読出アドレスＣＡがループエンドアドレスＬＥに至ったらループトップアドレスＬＴに戻って波形データの読み出しが継続され、以下同様の動作が繰り返される。
【００３５】振幅制御用パラメータは、レベルデータとスピードデータとで構成されている。更に詳しくは、アタック用のレベルデータとスピードデータ、ディケイ用のレベルデータとスピードデータ、及びリリース用スピードデータとで構成されている。これら各データは、何れも波形データにエンベロープを付加するために使用される。
【００３６】パンポットデータは、音源装置で、例えば２系列（左右両チャンネル）用の楽音信号に基づいて形成される音像定位を定めるために使用される。例えば図３R>３に示されるように、００００Ｈ〜ＦＦＦＦＨ（末桁の「Ｈ」は１６進数であることを示す。以下においても同じ。）のパンポットデータに対し、図示する特性をもって各チャンネルの音量が制御される。図示例の特性では、パンポットデータが００００Ｈに近づく程音像は左に偏り、ＦＦＦＦＨに近づく程音像は右に偏る。
【００３７】外部回路バッファ２１２は、外部回路インタフェース部２０２内に設けられるバッファであり、外部回路２３内のＤＣＯ部２３０と、ＤＳＰ２０内のメイン部２００とのデータの送受を行うために使用される。この外部回路バッファ２１２には、現読出アドレスＣＡ、ループトップアドレスＬＴ、ループエンドアドレスＬＥ、角周波数データω、次読出アドレスＣＡＮ、補間済み波形データを記憶する領域が定義されている。
【００３８】メイン部２００が外部回路２３にアドレス生成用パラメータを渡すときは、アドレス生成用パラメータ（現読出アドレスＣＡ、ループトップアドレスＬＴ、ループエンドアドレスＬＥ、角周波数データω）を、この外部回路バッファ２１２にセットする。また、外部回路２３からは、次読出アドレスＣＡＮ及び補間済み波形データＷＤがこの外部回路バッファ２１２に入力される。この外部回路バッファ２１２の詳細については後述する。
【００３９】波形メモリ２４は例えばＲＯＭで構成され、既に説明したように、複数の音色を発生するための複数の波形データを記憶している。この波形メモリ２４はＲＡＭで構成することができる。この場合は、ＣＰＵ１０から波形メモリ２４にデータをロードするためのロードパスが新たに設けられる。そして、本音源装置を動作させるに先だって、イニシャル波形データロードが行われる。
【００４０】外部回路２３は、波形メモリ２４に対する読出アドレスを生成するＤＣＯ部２３０と、波形メモリ２４から読み出された波形データの補間をとる補間部２４０とから構成されている（図２参照）。ＤＣＯ部２３０はアドレス生成回路に対応するものであり、従来の音源装置において、ＤＳＰ２０のソフトウエア機能により実現されていたアドレス生成処理をハードウエア化したものである。同様に、補間部２４０は補間回路に対応するものであり、従来の音源装置において、ＤＳＰ２０のソフトウエア機能により実現されていた補間処理をハードウエア化したものである。これらの詳細については後述する。
【００４１】タイミング発生回路２５、Ｄ／Ａ変換器２６、増幅器２７及びスピーカ２８は、「従来の技術」の欄で説明したものと同じである。但し、Ｄ／Ａ変換器２６、増幅器２７及びスピーカ２８は、図１及び図２においては１個しか記載されていないが、左右両チャンネル用として２個が用意されている。
【００４２】図２は、ＤＳＰ２０が行う処理を機能的に分類して示したものである。即ち、ＤＳＰ２０の処理部は、メイン部２００、ＣＰＵインタフェース部２０１、外部回路インタフェース部２０２、ＤＣＡ部２０３及び累算部２０４とで構成されている。
【００４３】メイン部２００は、ＣＰＵインタフェース部２０１、外部回路インタフェース部２０２、ＤＣＡ部２０３及び累算部２０４の間の処理の流れを制御する。ＣＰＵインタフェース部２０１の機能は、従来の技術の欄で説明したＣＰＵインタフェース部５０１の機能と同じである。
【００４４】外部回路インタフェース部２０２は、外部回路２３とＤＳＰ２０との間のデータ送受を制御する。例えば、外部インタフェース部２０２では、メイン部２００から送られてくるデータを外部回路２３に渡し、外部回路２３から送られてくるデータをＤＣＡ部２０３に渡す処理が行われる。更に詳しくは、外部回路インタフェース部２０２は、メイン部２００から送られてきたアドレス生成用パラメータをＤＣＯ部２３０に渡すと共に、ＤＣＯ部２３０で算出された現読出アドレスＣＡを記憶する。また、外部回路インタフェース部２０２は、現読出アドレスＣＡの小数アドレスＣＡＦを補間部２４０に渡すと共に、補間部２４０から送られてくる補間済み波形データをＤＣＡ部２０３に渡す。
【００４５】ＤＣＡ部２０３及び累算部２０４は、それぞれ、従来の技術の欄で説明したＤＣＡ部５０３及び累算部５０４と同じ機能を有する。
【００４６】次に、外部回路２３に含まれるＤＣＯ部２３０及び補間部２４０のそれぞれの詳細につき、図５及び図６を参照しながら説明する。
【００４７】図５は、ＤＣＯ部２３０の回路構成を示す。ＤＣＯ部２３０には、図示されるように、メイン部２００から外部回路インタフェース部２０２を経由してアドレス生成用パラメータが与えられる。アドレス生成用パラメータは、現読出アドレスＣＡ、ループトップアドレスＬＴ、ループエンドアドレスＬＥ及び角周波数データωで成る。なお、初期状態においては、現読出アドレスＣＡはスタートアドレスＳＡである。ＤＣＯ部２３０は、これら各データに基づき、波形メモリ２４に与える整数アドレスＣＡＩ及びＣＡＩ＋１、並びに次読出アドレスＣＡＮを生成する。なお、波形メモリ２４の容量が大きい場合は、バンクアドレスＢＡを用いるように構成することもできる。このバンクアドレスＢＡは波形メモリ２４に形成されたバンクを指定するために使用される。以下においては、バンクアドレスＢＡは存在しないものとして説明する。
【００４８】ＤＣＯ部２３０は、加算器２３１、２３３、２３６、２３７、インバータ２３２、２３４、セレクタ２３５及び遅延回路２３８で構成されている。各加算器２３１、２３３、２３６、２３７のＡは被加数の入力端子、Ｂは加数の入力端子、ＣＩはキャリーの入力端子、ＣＯはキャリーの出力端子であり、以下においても同じである。
【００４９】バンクアドレスＢＡを有する音源装置においては、そのまま出力されて波形メモリ２４に供給される。また、現読出アドレスＣＡのうちの整数アドレスＣＡＩは、そのまま出力されて波形メモリ２４に供給される。また、現読出アドレスＣＡ（整数アドレス及び小数アドレス）は加算器２３１及び２３７の各Ａ入力端子に供給される。加算器２３１は、ＤＣＯ部２３０からＢ入力端子に供給されている角周波数データωと現読出アドレスＣＡとを加算し、仮の次読出アドレスＣＡ１として出力する。この仮の次読出アドレスＣＡ１はインバータ２３２で反転されて加算器２３３のＡ入力端子に供給される。
【００５０】加算器２３３は、ＤＣＯ部２３０からＢ入力端子に供給されているループエンドアドレスＬＥとインバータ２３２の出力とを、キャリー入力を「１」として加算する。これにより、ループエンドアドレスＬＥと仮の次読出アドレスＣＡ１の２の補数とが加算される。換言すれば、ループエンドアドレスＬＥから仮の次読出アドレスＣＡ１が減算される。
【００５１】この加算器２３３による加算の結果、キャリーが発生すれば「仮の次読出アドレスＣＡ１≦ループエンドアドレスＬＥ」であり、仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えていないことが判断される。一方、キャリーが発生しなければ「仮の次読出アドレスＣＡ１＞ループエンドアドレスＬＥ」であり、仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えたことが判断される。
【００５２】この加算器２３３のキャリー出力はセレクタ２３５のセレクト端子Ｓに供給される。加算器２３３の出力は、ループエンドアドレスＬＥと仮の次読出アドレスＣＡ１との差Δであり、仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えていない場合は正の値、仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えた場合は負の値として得られる。加算器２３３の出力Δは、インバータ２３４で反転されて加算器２３６のＡ入力端子に供給される。
【００５３】セレクタ２３５は、加算器２３３からのキャリーに応じてループエンドアドレスＬＥ又はループトップアドレスＬＴの何れかを選択して出力する。即ち、セレクタ２３５は、加算器２３３でキャリーが発生した場合、つまり仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えていない場合は、ループエンドアドレスＬＥを出力し、加算器２３３でキャリーが発生しない場合、つまり仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えた場合は、ループトップアドレスＬＴを出力する。このセレクタ２３５の出力は、加算器２３６のＢ入力端子に供給される。
【００５４】加算器２３６は、セレクタ２３５の出力とインバータ２３２の出力とを、キャリー入力を「１」として加算する。これにより、セレクタ２３５の出力と差Δの２の補数とが加算される。換言すれば、セレクタ２３５の出力から差Δが減算される。これは、加算器２３３からキャリーが発生したかどうかにより、次のように動作する。
【００５５】即ち、キャリーが発生した場合、つまり仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えていない場合は、ループエンドアドレスＬＥから差Δ（正の値）が減算される。これにより、上記仮の次読出アドレスＣＡ１が次読出アドレスＣＡＮとして加算器２３６から出力される。一方、キャリーが発生していない場合、つまり仮の次読出アドレスＣＡ１がループエンドアドレスＬＥを越えた場合は、ループトップアドレスＬＴから差Δ（負の値）を減算する。これにより、次読出アドレスＣＡＮがループトップアドレスＬＴにラウンドする機能が実現されている。この加算器２３６から出力される次読出アドレスＣＡＮは、ＤＳＰ２０に送られ、次回の現読出アドレスＣＡの生成のために保存される。
【００５６】また、加算器２３７は、現読出アドレスＣＡのうちの整数アドレスＣＡＩを「＋１」して出力する。この加算器２３７の出力は遅延回路２３８に供給される。遅延回路２３８は、加算器２３７の出力を一定時間遅延させて次の整数アドレスＣＡＩ＋１として出力する。この整数アドレスＣＡＩ＋１は、波形メモリ２４に供給される。ここに一定時間とは、波形メモリ２４が整数アドレスＣＡＩを受け取ってから波形データの読み出しを完了するまでの時間である。従って、波形メモリ２４からは、整数アドレスＣＡＩに対応する波形データと整数アドレスＣＡＩ＋１に対応する波形データとが一定時間間隔をおいて連続して読み出される。
【００５７】図６は、補間部２４０の回路構成を示す。補間部２４０には、図示されるように、メイン部２００から外部インタフェース部２０２を経由してアドレス生成用パラメータのうちの読出アドレスの小数アドレスＣＡＦが与えられる。なお、初期状態においては、現読出アドレスＣＡはスタートアドレスＳＡであり、その小数アドレスＣＡＦはゼロである。
【００５８】補間部２４０は、ラッチ２４１、インバータ２４２、加算器２４３、乗算器２４４及び加算器２４５とにより構成されている。
【００５９】波形メモリ２４から読み出された整数アドレスＣＡＩに対応する波形データＷＤ０は、ラッチ２４１に一旦ラッチされる。このラッチ２４１の出力は、インバータ２４２で反転されて加算器２４３のＡ入力端子に供給されると共に、加算器２４５のＡ入力端子に供給される。
【００６０】上記波形データＷＤ０が読み出されてから上記一定時間経過後に波形データＷＤ１が読み出されて加算器２４３のＢ入力端子に供給される。加算器２４３は、インバータ２４２の出力とＢ入力端子に供給された波形データＷＤ１とを、キャリー入力を「１」として加算する。これにより、波形データＷＤ１に波形データＷＤ０の２の補数が加算される、換言すれば、波形データＷＤ１から波形データＷＤ０が減算される。この加算器２４３の出力は、乗算器２４４のＢ入力端子に供給される。一方、乗算器２４４のＡ入力端子には現読出アドレスＣＡの小数部（小数アドレスＣＡＦ）が供給されている。従って、この乗算器２４４からは、上記波形データＷＤ１と波形データＷＤ０との差が小数アドレスＣＡＦの値に応じて案分された値が出力される。この乗算器２４４の出力は、加算器２４５のＢ入力端子に供給される。
【００６１】加算器２４５のＡ入力端子には波形データＷＤ０が供給されている。従って、この加算器２４５からは、波形データＷＤ０に上記案分された値が加算された波形データ、つまり補間がとられた波形データＷＤが出力される。この波形データＷＤは、ＤＳＰ２０の外部回路インタフェース部２０２を介してＤＣＡ部２０３に供給される。
【００６２】なお、上記補間部２４０として、直線補間をする場合の回路構成例を示したが、これに限定されるものではない。例えば最小二乗法、その他のいかなる補間方法をも用いることができる。
【００６３】次に、上記の構成において、本音源装置の動作について、図７〜図９のフローチャートを参照しながら説明する。なお、各フローチャートに示された処理は、ＤＳＰ２０によって行われる。
【００６４】図７は、本音源装置のメインルーチンを示すフローチャートであり、主としてＤＳＰ２０のメイン部２００によって行われる処理である。このメインルーチンは、電源投入により起動される。即ち、電源が投入されると、先ず、初期化処理が行われる（ステップＳ１０）。
【００６５】この初期化処理では、ＤＳＰ２０の内部状態が初期状態に設定されると共に、図示しないＲＡＭに定義されているレジスタ、カウンタ或いはフラグ等に初期値が設定される。この初期化処理が終了すると、次いで、パラメータ転送の有無が調べられる（ステップＳ１１）。即ち、ＣＰＵ１０から音源制御用パラメータが送られてきたかどうかが調べられる。これは、例えばメイン部２００がＣＰＵインタフェース部２０１に設けられている受信バッファ（図示しない）を調べることにより行われる。そして、パラメータ転送があることが判断されると、受信されたパラメータがワークメモリ２２に転送される（ステップＳ１２）。ステップＳ１１でパラメータ転送がないことが判断されると、このステップＳ１２はスキップされる。
【００６６】次いで、発音タイミングであるかどうかが調べられる（ステップＳ１３）。これは発音フラグを参照することにより行われる。ここに、発音フラグとは、図示しないＲＡＭに設けられるフラグであり、各ボイスの発音処理を実行すべきタイミングであるかどうかを記憶するために使用される。この発音フラグは、後述する割込処理ルーチンにおいてセットされる。
【００６７】ここで発音タイミングでないことが判断されるとステップＳ１１に戻り、上述した処理を繰り返す。即ち、ＤＳＰ２０のメイン部２００は、通常は、ステップＳ１１〜Ｓ１３を繰り返し実行しながらＣＰＵ１０からパラメータが転送されてくるのを待って待機している。そして、ＣＰＵ１０からパラメータが転送されてくるとこれをワークメモリ２２に転送する。このステップＳ１１〜Ｓ１３の繰り返しの中で、ステップＳ１３において発音タイミングであることが判断されると、ステップＳ１４以下の発音処理に移る。
【００６８】発音処理では、先ず、ＤＳＰ２０は割込禁止モードにされる（ステップＳ１４）。これにより、後述するステップＳ２１で割込禁止モードが解除されるまでは、割込処理ルーチンがコールされることはない。従って、発音フラグがオンにされることもない。次いで、各ボイスに付された番号ｎが「０」にクリアされる（ステップＳ１５）。
【００６９】次いで、ボイスｎに対する発音処理が行われる（ステップＳ１６）。この処理では、ボイスｎの波形データを出力系列毎に累算する処理が行われる（詳細については後述する）。次いで、上記番号ｎがインクリメントされ（ステップＳ１７）、その番号ｎが本音源装置の総ボイス数に等しくなったかどうかが調べられる（ステップＳ１８）。そして、等しくなければステップＳ１６に戻って次のボイスに対する発音処理が行われる。
【００７０】上記繰り返しにおいて、番号ｎが本音源装置の総ボイス数に等しくなったことが判断されると、次いで、上記ステップＳ１６で生成された系列毎の波形データの累算値が出力される（ステップＳ１９）。この波形データの累算値は、系列毎にＤ／Ａ変換器２６に送られる。その後、系列毎の波形データの累算値はクリアされ、次の発音処理に備えられる。
【００７１】次いで、発音フラグがオフにされる（ステップＳ２０）。そして、割込禁止モードが解除され（ステップＳ２１）、その後、ステップＳ１１に戻って以下同様の処理が行われる。
【００７２】次に、上記ステップＳ１６で行われるボイスｎの発音処理の詳細について、図８を参照しながら説明する。この発音処理は、ＤＳＰ２０のメイン部２００及びＤＣＡ部２０３で行われる処理に対応する。先ず、ボイスｎに対応するアドレス生成用パラメータがワークメモリ２２から読み出される（ステップＳ３０）。この読み出されたアドレス生成用パラメータは、外部回路２３に送られる（ステップＳ３１）。これにより、外部回路２３のＤＣＯ部２３０及び補間部２４０は、上述した動作により、次読出アドレスＣＡＮを算出すると共に、現読出アドレスＣＡの中の整数アドレスＣＡＩ及びＣＡＩ＋１から波形データＷＤ０及びＷＤ１を読み出して補間を行う。この外部回路２３で算出された次読出アドレスＣＡＮ及び補間済み波形データＷＤは外部回路インタフェース部２０２の外部回路バッファ２１２に格納される（図４参照）。
【００７３】この外部回路２３の動作と並行して、ワークメモリ２２から振幅制御用パラメータが読み出され（ステップＳ３２）、この読み出された振幅制御用パラメータから現在の発音タイミングにおけるエンベロープデータが計算される（ステップＳ３３）。このステップＳ３３の処理は、ＤＣＡ部２０３で行われる処理に対応する。次いで、外部回路インタフェース部２０２の外部回路バッファ２１２から次読出アドレスＣＡＮ及び補間済み波形データＷＤが取り出され（ステップＳ３４）、次読出アドレスＣＡＮは、ワークメモリ２２の現読出アドレスＣＡの格納領域に転送される（ステップＳ３５）。
【００７４】次いで、外部回路バッファ２１２に格納されている補間済み波形データＷＤと上記ステップＳ３３で算出されたエンベロープデータとが乗算される（ステップＳ３６）。このステップＳ３６の処理は、ＤＣＡ部２０３で行われる処理に対応する。そして、この乗算結果がパンポットデータに応じて出力系列毎（例えばＬチャンネル及びＲチャンネル毎）に重み付けされ累算される（ステップＳ３７）。重み付けは、音源制御用パラメータに含まれるパンポットデータに従って、例えば図３に示される音量特性となるように、上記乗算結果に演算又はテーブル変換を施すことにより実現できる。このステップＳ３７の処理は、累算部２０４の処理に対応する。なお、パンポットデータによる音量特性は、図３に示される特性に限定されず、任意の特性を使用することができる。その後、この発音処理ルーチンからリターンしてメインルーチンに戻る。
【００７５】図９には、割込処理ルーチンが示されている。この割込処理ルーチンは、タイミング発生回路２５から割込信号が発生される度にコールされる。この割込処理ルーチンでは、発音フラグをオンにする処理が行われる（ステップＳ４０）。この発音フラグがオンにされることにより、メインルーチンのステップＳ１３で発音タイミングが到来したことが判断される。
【００７６】以上説明したように、本実施例によれば、従来の音源装置において、例えばＤＳＰやＣＰＵといった処理装置でアドレス生成処理及び補間処理を行っていた。これに対して、本発明の音源装置においては、かかるアドレス生成処理及び補間処理を、処理装置の外部に設けられた外部回路に搭載されたアドレス生成回路及び補間回路で行うようにした。これにより、処理装置の負荷（処理時間）が軽減される。
【００７７】なお、本発明では、ハードウエア化する部分については上記実施例に示したものに限定されず、ＤＳＰ２０の処理によって実現されているデジタル制御増幅部（ＤＣＡ部２０３）の機能の全部又は一部をハードウエア化して外部回路２３とすることも可能である。更に、上記実施例では、ＤＳＰ２０が行う処理として、音源装置で一般的に行われる代表的な機能に対する処理のみについて説明したが、ＤＳＰ２０ではその他の各種処理、例えばフィルタ演算処理によるグロウル効果の他、ディレイ、コーラス、リバーブ、３Ｄ等の音響効果を付加する処理等を行っても良く、本発明では、かかる各種処理を実現する機能をハードウエア化して外部回路とすることも可能である。
【００７８】また、上記実施例では、ステレオ出力を可能にする２系列（Ｌ及びＲ）の出力を有する音源装置について説明したが、これに限定されるものではない。即ち、本発明は、モノラル出力の音源装置についても同様に適用できる。この場合、パンポットデータは不要であり、また、図８に示した発音処理のステップＳ３７では、出力系列毎に重み付けして加算するのではなく、全ての乗算結果を単純に加算するように構成すれば良い。
【００７９】更に、本発明は、３系列以上の出力を有する音源装置にも適用できる。この場合、多チャンネルによる音像定位を制御するパンポットデータを用意し、図８R>８に示した発音処理のステップＳ３７は、３以上の出力系列毎に重み付けして加算するように構成すれば良い。
【００８０】
【発明の効果】以上詳述したように、本発明の音源装置によれば、安価であるにも拘わらずボイス数を多く確保することのできる音源装置を提供できる。
【００８１】即ち、本音源装置においては、アドレス生成処理を、処理装置の外部に設けられたアドレス生成回路で行うようにしているので、処理装置の負荷が軽減され、この軽減された負荷に対応する時間で更に他のボイスの処理を行うことができる。これにより、ボイス数を増やすことができるので、発生すべき楽音が貧弱になったり、所望の楽音が得られないという事態の発生を防止できる。また、高価な処理装置を使用する必要もないので、安価な音源装置を実現できる。
【００８２】また、本音源装置においては、アドレス生成回路に加え、補間処理を外部に設けられた補間回路という簡単な回路で行うようにしているので、処理装置の負荷が更に軽減され、この軽減された負荷に対応する時間で更に他のボイスの処理を行うことができる。これにより、更にボイス数を増やすことができるので、発生すべき楽音が貧弱になったり、所望の楽音が得られないという事態の発生を防止できる。
【００８３】また、上記軽減された処理時間を用いて音響効果の付加、例えばフィルタ演算による音色変化を行わせれば、より表情豊かな楽音を発生させることも可能となる。
【図面の簡単な説明】
【図１】本発明の実施例の音源装置の構成を示すブロック図である。
【図２】本発明の実施例におけるＤＳＰが行う処理を機能的に分類して示した図である。
【図３】本発明の実施例におけるパンポットデータの一例を示す図である。
【図４】本発明の実施例で使用されるＲＡＭの割り当ての一例を示す図である。
【図５】本発明の実施例における外部回路のＤＣＯ部の回路構成を示す図である。
【図６】本発明の実施例における外部回路の補間部の回路構成を示す図である。
【図７】本発明の実施例の音源装置のメインルーチンを示すフローチャートである。
【図８】本発明の実施例の音源装置の発音処理を示すフローチャートである。
【図９】本発明の実施例の音源装置の割込処理を示すフローチャートである。
【図１０】従来の音源装置の構成を示すブロック図である。
【図１１】従来の音源装置におけるＤＳＰが行う処理を機能的に分類して示した図である。
【符号の説明】
１０ ＣＰＵ
２０ ＤＳＰ
２１ プログラムメモリ
２２ ワークメモリ
２３ 外部回路
２４ 波形メモリ
２５ タイミング発生回路
２６ Ｄ／Ａ変換器
２７ 増幅器
２８ スピーカ
２００、５００ メイン部
２０１、５０１ ＣＰＵインタフェース部
２０２ 外部回路インタフェース部
２０３、５０３ ＤＣＡ部
２０４、５０４ 累算部
２３０、５３０ ＤＣＯ部
２４０、５３１ 補間部
【特許請求の範囲】
【請求項１】 波形データを記憶した波形メモリと、制御プログラムを記憶したプログラムメモリと、該プログラムメモリに記憶された制御プログラムに従って、外部から与えられたパラメータに応じた処理を行うことにより楽音信号を生成する処理装置を備えた音源装置であって、前記処理装置からの制御信号に応じて前記波形メモリから波形データを読み出すための読出アドレスを生成するアドレス生成回路と、該アドレス生成回路で生成された読出アドレスによって前記波形メモリから読み出された波形データを、該読出アドレスの一部に基づいて補間して前記処理装置に供給する補間回路、と備えたことを特徴とする音源装置。
【請求項１】 波形データを記憶した波形メモリと、制御プログラムを記憶したプログラムメモリと、該プログラムメモリに記憶された制御プログラムに従って、外部から与えられたパラメータに応じた処理を行うことにより楽音信号を生成する処理装置を備えた音源装置であって、前記処理装置からの制御信号に応じて前記波形メモリから波形データを読み出すための読出アドレスを生成するアドレス生成回路と、該アドレス生成回路で生成された読出アドレスによって前記波形メモリから読み出された波形データを、該読出アドレスの一部に基づいて補間して前記処理装置に供給する補間回路、と備えたことを特徴とする音源装置。
【図１】
【図２】
【図３】
【図９】
【図４】
【図５】
【図６】
【図１０】
【図７】
【図８】
【図１１】
【図２】
【図３】
【図９】
【図４】
【図５】
【図６】
【図１０】
【図７】
【図８】
【図１１】
【公開番号】特開平８−１４６９６２
【公開日】平成８年（１９９６）６月７日
【国際特許分類】
【出願番号】特願平６−３１２７８０
【出願日】平成６年（１９９４）１１月２２日
【出願人】（０００００１４１０）株式会社河合楽器製作所 (563)
【公開日】平成８年（１９９６）６月７日
【国際特許分類】
【出願日】平成６年（１９９４）１１月２２日
【出願人】（０００００１４１０）株式会社河合楽器製作所 (563)
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