高密度不揮発性メモリアレイ及び製造方法

【課題】メモリアレイの密度を高めることのできる不揮発性メモリアレイ及びその製造方法を提供する。
【解決手段】不揮発性メモリアレイは、サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と、該ワード線にほぼ垂直なビット線とを有する。少なくとも最小特徴サイズＦの幅を有するマスク生成素子から、スペーサー技術を用いてサブＦワード線を生成する段階を含む不揮発性メモリアレイのワード線パターン形成のための方法を含む。

【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００５年７月１８日申請の米国暫定特許出願第６０／６９９，８５７号、２００５年１１月２５日申請の米国暫定特許出願第６０／７３９，４２６号、及び２００６年５月１５日申請の米国暫定特許出願第６０／８００，０２２号からの恩恵を請求し、これらの全ては引用により全体が本明細書に組み込まれる。
本発明は、一般に不揮発性メモリセルに関し、詳細にはその製造方法に関する。
【背景技術】
【０００２】
デュアルビットメモリセルは当該技術分野で公知である。このようなメモリセルの１つは、ここで参照される図１に示されるＮＲＯＭ（窒化物読出し専用メモリ）セル１０であり、ポリシリコンワード線１８とチャンネル２０との間に挟まれた酸化物−窒化物−酸化物（ＯＮＯ）スタックなどの窒化物ベース層１６に２つのビット１２及び１４を記憶する。チャンネル２０は、ビット線２２が注入された後で成長した熱成長酸化物層２６によってワード線１８から隔てられた各側部にある埋め込みビット線拡散部２２によって定められる。酸化物成長中、ビット線２２は、注入エリアから拡大するように横方向に拡散することができる。
【０００３】
ＮＲＯＭセルは、例えば本発明の同一の譲受人に譲受された米国特許第６，６４９，９７２号など多くの特許で説明されており、本特許の開示事項は本明細書に組み込まれる。適用可能な場合、ＮＲＯＭを包含する説明は、具体的にはＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）、ＭＮＯＳ（金属−窒化物−酸化物−シリコン）、ＭＯＮＯＳ（金属−酸化物−窒化物−酸化物−シリコン）及びＮＶＭデバイス用に使用される同様のものを含む関連する酸化物−窒化物技術を含めるものとされる。ＮＲＯＭ及び関係する技術の詳細な説明は、ｈｔｔｐ：／／ｓｉｌｉｃｏｎｎｅｘｕｓ．ｃｏｍ及びこれを介して表示されるＳａｉｆｕｎＳｅｍｉｃｏｎｄｕｃｔｏｒａｎｄｍａｔｅｒｉａｌｓによって公開された「不揮発性メモリ技術」２００５年で見ることができ、「小型ＳＯＮＯＳ不揮発性メモリデバイスにおける設計検討」は、
【０００４】
ｈｔｔｐ：／／ｋｌａｂｓ．ｏｒｇ／ｒｉｃｈｃｏｎｔｅｎｔ／ＭｅｍｏｒｙＣｏｎｔｅｎｔ／ｎｖｍｔ＿ｓｙｍｐ／ｎｖｍｔｓ＿２０００／ｐｒｅｓｅｎｔａｔｉｏｎｓ／ｂｕ＿ｗｈｉｔｅ＿ｓｏｎｏｓ＿ｌｅｈｉｇｈ＿ｕｎｉｖ．ｐｄｆで見ることができ、「宇宙及び軍用応用のＳＯＮＯＳ不揮発性半導体メモリ」は、
【０００５】
ｈｔｔｐ：／／ｋｌａｂｓ．ｏｒｇ／ｒｉｃｈｃｏｎｔｅｎｔ／ＭｅｍｏｒｙＣｏｎｔｅｎｔ／ｎｖｍｔ＿ｓｙｍｐ／ｎｖｍｔｓ＿２０００／ｐａｐｅｒｓ／ａｄａｍｓ＿ｄ．ｐｄｆで見ることができ、「フィリップス研究−技術−埋め込み不揮発性メモリ」は、ｈｔｔｐ：ｒｅｓｅａｒｃｈ．ｐｈｉｌｉｐｓ．ｃｏｍ／ｔｅｃｈｎｏｌｏｇｉｅｓ／ｉｃｓ／ｎｖｍｅｍｏｒｉｅｓ／ｉｎｄｅｘ．ｈｔｍｌで見ることができ、「半導体メモリ：不揮発性メモリ（ＮＶＭ）」は、ｈｔｔｐ：／／ｅｃｅ．ｎｕｓ．ｅｄｕ．ｓｇ／ｓｔｆｐａｇｅ／ｅｌｅｚｈｕｃｘ／ｍｙｗｅｂ／ＮＶＭ．ｐｄｆで見ることができ、これらの全てはこれらの全体が引用により本明細書に組み込まれる。
【０００６】
ここで簡単に参照する図２に示されるように、ＮＲＯＭ技術は、ワード線１８とビット線２２の高密度十字交差を備えた仮想接地アレイアーキテクチャを用いる。ワード線１８及びビット線２２は、４Ｆ^２サイズのセルを最適に考慮することができ、ここでＦは、アレイが構築される技術におけるチップの素子の最小特徴サイズを示す。例えば、６５ｎｍ技術の特徴サイズは、Ｆ＝６５ｎｍである。
【０００７】
ＮＲＯＭセルでは、セルの最小長さは２Ｆであり、ビット線２２の最小長さ（１Ｆ）とビット線２２間のスペーシング２３の最小長さ（１Ｆ）とを加えた長さである。セルの最小幅も２Ｆであり、ワード線１８の最小幅（１Ｆ）にワード線１８間のスペーシング１９の最小幅（１Ｆ）を加えたものである。従って、セルの理論上の最小面積は４Ｆ^２である。
【０００８】
１Ｆより小さいビット線２２を生成することが可能であるが、この場合、ビット線２２及び関連するスペーシング２３の全長が少なくとも２Ｆになるように、対応する分量だけ関連するスペーシング２３の長さを増大させる必要がある点に留意されたい。同様に、１Ｆより小さいワード線１８を生成することが可能であるが、この場合、ワード線１８及び関連するスペーシング１９の全幅が少なくとも２Ｆになるように、対応する分量だけ関連するスペーシング１９の幅を増大させる必要がある。
【０００９】
残念ながら、１７０ｎｍよりも小さな最先端のプロセス（ここでＦ＝０．１７μｍ）を用いるほとんどのＮＲＯＭ技術は、約１．６Ｆのビット線スペーシングを必要とするビット線の側面拡散により５−６Ｆ^２の大きなセルを利用する。
【００１０】
ＮＲＯＭセル用のデュアルポリシリコンプロセス（ＤＰＰ）が存在し、ここでは第１ポリシリコン層は、間にビット線２２が注入される列に堆積されエッチングされる。ワード線１８は次に、第２ポリシリコン層として堆積され、第１ポリシリコン層の列をビット線２２間のアイランドに切断する。第２ポリシリコン層を生成する前に、ビット線酸化物は、前と同様に成長するのではなく第１ポリシリコン列の間に堆積される。この結果、ビット線酸化物がポリシリコン列の特徴サイズ内に留まる。幾つかのＤＰＰプロセスでは、スペーサーが、ビット線のためのスペースを低減する第１ポリシリコン列の側面上に生成される。これにより、ビット線を１Ｆより薄くすることができる。例えば、ビット線２２は、０．７Ｆとすることができ、これらの間の列は１．６Ｆとすることができる。これは、２．３Ｆの幅及び結果として得られる４．６Ｆ^２のセル面積をもたらし、従来のプロセスよりも理論上の最小値である４Ｆ^２に近いが、依然としてそこまでではない。同じスペースにより多くの特徴を入れようとする産業界における絶え間ない取り組みが存在するので、理論上の最小値に近付けることは重要なことである。
【００１１】
【特許文献１】２００５年７月１８日申請の米国暫定特許出願第６０／６９９，８５７号公報
【特許文献２】２００５年１１月２５日申請の米国暫定特許出願第６０／７３９，４２６号公報
【特許文献３】２００６年５月１５日申請の米国暫定特許出願第６０／８００，０２２号公報
【特許文献４】米国特許第６，６４９，９７２号公報
【特許文献５】２００５年１０月１１日申請の米国特許出願１１／２４７，７３３号公報
【特許文献６】２００６年１月２０日申請の米国特許出願１１／３３６，０９３号公報
【特許文献７】２００６年５月２４日申請の米国特許出願１１／４４０，６２４号公報
【非特許文献１】ＳａｉｆｕｎＳｅｍｉｃｏｎｄｕｃｔｏｒａｎｄｍａｔｅｒｉａｌｓによって公開された「不揮発性メモリ技術」２００５年（ｈｔｔｐ：／／ｓｉｌｉｃｏｎｎｅｘｕｓ．ｃｏｍ）
【非特許文献２】「小型ＳＯＮＯＳ不揮発性メモリデバイスにおける設計検討」（ｈｔｔｐ：／／ｋｌａｂｓ．ｏｒｇ／ｒｉｃｈｃｏｎｔｅｎｔ／ＭｅｍｏｒｙＣｏｎｔｅｎｔ／ｎｖｍｔ＿ｓｙｍｐ／ｎｖｍｔｓ＿２０００／ｐｒｅｓｅｎｔａｔｉｏｎｓ／ｂｕ＿ｗｈｉｔｅ＿ｓｏｎｏｓ＿ｌｅｈｉｇｈ＿ｕｎｉｖ．ｐｄｆ）
【非特許文献３】「宇宙及び軍用応用のＳＯＮＯＳ不揮発性半導体メモリ」（ｈｔｔｐ：／／ｋｌａｂｓ．ｏｒｇ／ｒｉｃｈｃｏｎｔｅｎｔ／ＭｅｍｏｒｙＣｏｎｔｅｎｔ／ｎｖｍｔ＿ｓｙｍｐ／ｎｖｍｔｓ＿２０００／ｐａｐｅｒｓ／ａｄａｍｓ＿ｄ．ｐｄｆ）
【非特許文献４】「フィリップス研究−技術−埋め込み不揮発性メモリ」（ｈｔｔｐ：／／ｅｃｅ．ｎｕｓ．ｅｄｕ．ｓｇ／ｓｔｆｐａｇｅ／ｅｌｅｚｈｕｃｘ／ｍｙｗｅｂ／ＮＶＭ．ｐｄｆ）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、少なくともメモリアレイの密度を高めることである。
【課題を解決するための手段】
【００１３】
従って、本発明の好ましい実施形態により、サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と該ワード線にほぼ垂直なビット線とを備えた不揮発性メモリアレイが提供される。
【００１４】
更に本発明の好ましい実施形態によれば、ワード線はサブＦ幅である。
【００１５】
更に本発明の好ましい実施形態によれば、アレイはＮＲＯＭ（窒化物読出し専用メモリ）アレイである。
【００１６】
更に本発明の好ましい実施形態によれば、サブＦスペーシングは誘電体で充填される。
【００１７】
更に、本発明の好ましい実施形態によれば、サブＦワード線幅は少なくとも０．５Ｆであり、サブＦスペーシングは０．５Ｆより小さい。
【００１８】
更に、本発明の好ましい実施形態によれば、誘電体は酸化物−窒化物−酸化物である。
【００１９】
更に、本発明の別の好ましい実施形態によれば、サブＦワード線幅は少なくとも０．１Ｆであり、サブＦスペーシングは少なくとも０．７Ｆである。
【００２０】
更に、本発明の好ましい実施形態によれば、ワード線は、ポリシリコンスペーサーから形成される。
【００２１】
更に、本発明の好ましい実施形態によれば、少なくとも最小特徴サイズＦの幅を有するマスク生成素子からサブＦワード線を生成する段階を含む不揮発性メモリアレイのワード線をパターン形成するための方法が提供される。
【００２２】
更に、本発明の好ましい実施形態によれば、生成段階は、マスク生成素子から第１の行のセットを生成する段階、次いで第１の行のセットから第１の行のセット間に交互配置される第２の行のセットを生成する段階を含む。
【００２３】
更にまた、本発明の好ましい実施形態によれば、本方法はまた、行にほぼ垂直で且つ第１及び第２の行のセットに自己整合したポリシリコン列をエッチングしてワード線ゲートを生成する段階と、絶縁材料で行とワード線ゲートとの間のスペースを充填する段階とを含む。
【００２４】
更に、本発明の好ましい実施形態によれば、第１及び第２の生成段階は、サブＦ幅行を生成する。
【００２５】
更に、本発明の好ましい実施形態によれば、行はポリシリコン又は金属から形成される。
【００２６】
本発明の好ましい実施形態によれば、不揮発性メモリアレイのワード線パターン形成のための方法が提供される。この方法は、ポリシリコン列にアレイのアクティブエリアを覆わせる段階と、少なくとも最小特徴サイズＦの幅の行を有するマスクから第１の行のセットのために行間にサブＦ開口部を有する拡張マスクを生成する段階と、ポリシリコンでサブＦ開口部を充填してポリシリコン列の上の第１の行のセットを生成する段階と、拡張マスクを除去する段階と、第１の行のセットに拡張部分を付加して行間に第２のサブＦ開口部のセットを生成する段階と、ポリシリコンで第２のサブＦ開口のセットを充填して第２の行のセットを生成する段階と、第１及び第２の行のセットをキャップする段階と、拡張部分を除去する段階と、マスクとしてキャップされた行を使用してポリシリコン列をエッチングしワード線ゲートを生成する段階と、絶縁材料で行とワード線ゲートとの間のスペースを充填する段階とを含む。
【００２７】
更に、本発明の好ましい実施形態によれば、行は、タングステン又はコバルトとすることができる金属から形成される。
【００２８】
本発明の好ましい実施形態によれば、１つのメモリセルにつき１つの複数のポリシリコンゲート、ゲートの行を各々が接続する金属ワード線と、ワード線にほぼ垂直のビット線とを含む不揮発性メモリアレイが提供される。
【００２９】
更に、本発明の好ましい実施形態によれば、ゲートは、ワード線及びビット線に自己整合される。
【００３０】
更に、本発明の好ましい実施形態によれば、金属ワード線は、デュアルダマシンプロセスによって形成される。
【発明を実施するための最良の形態】
【００３１】
本発明に関する主題は、本明細書に添付する請求項で特に明らかにされ、明確に請求される。しかしながら本発明は、動作の構成及び方法の両方、並びにその目的、特徴、及び利点は、添付図面と共に以下の詳細な説明を参照することによって最も良く理解することができる。
【００３２】
説明を簡単且つ明確にするために、図に示される要素は必ずしも縮尺通りに描かれていない点を理解されたい。例えば、要素の一部の寸法は、明確にするために他の要素に対して誇張されている場合がある。更に、適切とみなされる場合には、参照符号は、対応する要素又は類似の要素を示すのに複数の図面にわたり繰り返し用いる場合がある。
【００３３】
以下の詳細な説明では、本発明の完全な理解を可能とするために多数の特定の詳細が示されている。しかしながら、本発明はこれらの特定の詳細がなくとも実施可能であることは当業者には理解されるであろう。場合によっては、公知の方法、手順、及び構成要素は、本発明を曖昧にしないために詳細には説明していない。
【００３４】
本発明は、所与の面積当たりのビット数を従来技術よりも増大させることができる。一般に、セルの密度を増大させると、所与の面積のビット数が増大する。密度を高めるための１つの方法は、セルの長さを短縮することである。密度を高めるための別の方法は、ワード線間のスペースを利用してより多くのワード線を挿入することである。理想的な状況では、セルサイズは、２Ｆの開口に２ワード線を有することで半分に縮小することができる（結果として１Ｆピッチで１ワード線を生じる）。このような「倍密度」アレイは、２倍の量のデータを記憶することができる。
【００３５】
出願人らは、このような倍密度アレイが従来技術の４Ｆ^２最小サイズよりも有意に小さなセルを生成することを理解した。更にこれは、従来技術の２Ｆ最小数より小さい値までワード線間のピッチを小さくする。
【００３６】
出願人らは、このような倍密度アレイを生成するための１つより多くの方法があることを明確に理解した。従って本出願は、このような生成のための１つより多い好ましい実施形態を含むことができる。
【００３７】
図３−図１０Ｄに示されるこのような好ましい第１の実施形態では、自己整合プロセスを用いて、標準的なリソグラフィプロセスによって生成された最初のマスクからサブ１Ｆワード線を生成することができる。ワード線スペーシングはまた、サブ１Ｆとすることができ、誘電体で充填することができる。
【００３８】
図１１Ａ−図２６Ｂに関して検討される別の好ましい実施形態では、サブ１Ｆワード線は、スペーサー技術を使用して生成することができる。
【００３９】
自己整合の実施形態
ここで、本発明の第１の好ましい実施形態に従って構成及び動作する新規の高密度アレイ３０を示す図３を参照する。アレイ３０は、サブ最小特徴サイズ「サブＦ」、ワード線３２、及びワード線スペーシング３４に提供することによってメモリセルの最小サイズを低減することができる（その結果、１Ｆより小さいワード線幅と１Ｆより小さいスペーシングが得られる）。例えば図３では、ワード線スペーシング３４は、例示的に０．３Ｆとして示されている。ワード線スペーシング３４を非常に狭くすることができるので、これらはＯＮＯ、窒化物又は酸化物などの誘電体で充填することができる。
【００４０】
ワード線３２はまた、薄く（サブＦ幅）することができる。図３では、ワード線３２の幅は０．７Ｆとして示されている。図３のワード線３２及びスペーシング３４の幅は例示的なものであって、他のサブＦ幅も可能であり、本発明に含まれる点を理解されたい。例えば、１Ｆピッチ（ワード線幅並びにスペーシングを含む）では、スペーシング３４は０．４Ｆ幅とすることができ、ワード線３２は０．６Ｆ幅とすることができる。１．２Ｆピッチでは、スペーシング３４は０．４Ｆとすることができ、ワード線３２は０．８Ｆとすることができる。或いは、スペーシング３４は０．３Ｆ幅とすることができ、ワード線３２は０．９Ｆ幅とすることができる。上記の実施例の全てにおいて、ワード線スペーシングが大幅に低減され、ワード線幅が少し低減されている点を理解されたい。
【００４１】
本発明では、ワード線３２及びスペーシング３４の幅は同じであることは必要ではない点を理解されたい。図３では、ワード線３２は、ワード線スペーシング３４よりも幅が広い。しかしながら、ワード線３２のピッチは１Ｆとすることができ、ワード線間の最小スペーシングは、ワード線３２間の誘電体が破壊されるポイントまで電気的に制限することができる。
【００４２】
例えば、酸化物絶縁破壊は、約１０ｎｍの誘電体厚みで生じる可能性のある、プログラミング又は消去中のワード線間の１０Ｖ電圧降下で９−１１ＭＶ／cmである。従って、このタイプの誘電体では、ワード線スペーシング３４用の最小幅は、１０ｎｍとすることができる。信頼性及び品質の目的のために、このような最小ワード線スペーシングは、１５ｎｍまで増やすことができる。
【００４３】
デュアルポリシリコンプロセス（ＤＰＰ）タイプのメモリセル用に可能であり図３に示されるようなビット線２２間の２．６Ｆのピッチを想定すると、図３の実施例のセルサイズは、２．６Ｆ×１Ｆ＝２．６Ｆ^２とすることができ、従来技術よりもかなり小さいサイズになる。本発明の最小セルサイズは２Ｆ×１Ｆ＝２Ｆ^２である点を理解されたい。
【００４４】
本発明はまた、非ＤＰＰタイプメモリセル、及び非ＮＲＯＭタイプメモリセル用にも実装することができる点を理解されたい。更に、メモリセルは、セルの基本物理特性及び動作モードを変えることなく２ビット又は４ビットを記憶することができる。
【００４５】
本発明の好ましい実施形態に従い、且つ以下に示されるように、最小特徴サイズＦ又はそれよりも大きな素子からサブＦ素子を生成することができる。以下に説明されるように、本発明は、このような小さな外形を生成するために一般的なリソグラフィ概念を利用する。
【００４６】
ここで、プロセスを示す図４Ａ及び４Ｂ、更に図４Ａ及び４Ｂのプロセス内の種々のステップを示す図５Ａ及び図５Ｂ並びに図６Ａ−６Ｍを参照する。
【００４７】
本プロセスは、ステップ１００で、ワード線パターン形成前のプロセスステップから始まる。プロセスステップは、ステップのいずれかの好適なセットとすることができ、図７でその例示的なセットが以下に説明される。他の好適なＤＰＰタイププロセスステップは、本発明の同一の譲受人に譲受された以下の出願、すなわち、２００５年１０月１１日申請の米国特許出願１１／２４７，７３３号、２００６年１月２０日申請の米国特許出願１１／３３６，０９３号、及び２００６年５月２４日申請の米国特許出願１１／４４０，６２４号で見ることができ、これらの出願は、引用により本明細書に組み込まれる。
【００４８】
メモリアレイの例示的な断面図が図５Ａに示されている。ビット線５０及びポケット注入５１の列は、基板４２に注入することができる。上記のビット線５０は、方形のビット線酸化物５２とすることができる。チャンネル５３は、ビット線５０間に形成でき、ＯＮＯ素子５５の列は、チャンネル５３上のビット線酸化物５２間に形成することができる。第１ポリシリコン層のポリシリコンの列５４は、ＯＮＯ素子５５の上に形成することができ、以下に説明されるワード線パターン形成中にＯＮＯ素子５５を保護できる。列５４は、ポリシリコンで形成することができ、或いは、酸化物又は窒化物スペーサー（又はこれらの組み合わせ）を両側に備えたポリシリコンで形成することができる。
【００４９】
本発明の好ましい実施形態によれば、メモリアレイは、ワード線パターン形成を開始する前に平坦化することができる（ステップ１０１）。例示的な平坦化オペレーションは、化学−機械研磨（ＣＭＰ）とすることができる。従って、ポリシリコンの列５４とビット線酸化物の列５２は、共にワード線パターン形成のための平坦面を提供することができる。１つの実施形態では、ポリシリコン列５４は、６０ｎｍまで堆積させることができ、５５ｎｍ以下まで平坦化することができるが、他の実施形態では、ポリシリコン列は、３０−１００ｎｍの初期厚みを有することができる。
【００５０】
ポリシリコン列５４がＯＮＯ素子５５を保護した状態で、ワード線パターン形成を始めることができる。本発明の好ましい実施形態によれば、ワード線は、最初にポリシリコン列５４に垂直な行として生成することができ、該行は、２つの交互配置されたタイプに分けることができる。説明を容易にするために、本明細書では行は、「偶数」行と「奇数」行と呼ぶことにする。本説明は、最初に偶数行の生成を示すようにするが、最初に奇数行を生成することも容易に可能である点を理解されたい。行の両方のセットが生成されると、これからワード線を生成することができる。行の２つのセットは同時には生成されないので、これらはわずかに異なる幅を有する可能性がある点を理解されたい。
【００５１】
偶数行を生成するために、窒化物ハードマスクのような第１マスクをアレイ上に堆積させることができ（ステップ１０２）、更に行６０にパターン付けすることができる。図５Ｂは、第１マスクのポリシリコン列５４と行６０を示すアレイの平面図である。図示のように、ポリシリコン列５４は幅が１．６Ｆで１Ｆの間隔だけ分離されており、行６０は１Ｆ又はそれより大きなマスク幅Ｗとすることができ、１Ｆ又はそれより大きいスペーシングＤでその隣接と隔てられて開口部６１を定めることができる。以下に説明される実施例では、６３ｎｍ技術において、マスク幅Ｗは７５ｎｍ（６３ｎｍの最小特徴サイズより大きい）であり、スペーシングＤは７５ｎｍである。或いは、マスク幅Ｗは１００ｎｍとすることができ、スペーシングＤも１００ｎｍとすることができる。別の実施形態では、マスク幅Ｗは６３ｎｍとすることができ、スペーシングＤは６３ｎｍとすることができる。一般に、マスク幅Ｗ及びスペーシングＤは同じであるが、これは必須ではない。
【００５２】
図６Ａは、図５Ｂの１つのポリシリコン列５４に沿った断面図である。すなわち本図面は、基板４２の上部にあるＯＮＯ層５５の上のポリシリコン列５４を示している。更に、本図面はポリシリコン５４の上の偶数マスク行６０を断面で示している。
【００５３】
ステップ１０４で、拡張マスク構造は、行６０のマスク幅Ｗを拡張することによって生成することができる。例えば図６Ｂに示されるように、幅Ｌのライナー６２が最初に行６０の上に堆積され、次いで図６Ｃで示されるようにこれをエッチバックして、スペーサー６２’を生成することができる。第１マスクが窒化物である場合、ライナー６２（及び次のスペーサー６２’）も窒化物とすることができる。スペーサーエッチングングは、垂直側面でスペーサー６２’を形成するようにすることができ、平坦化ステップは、スペーサーを平坦にするために後で行うようにすることができる。図６Ｄは、スペーサーを急勾配の長方形で示している。
【００５４】
スペーサー６２’は、開口部６１のサイズ（ここでは６１’で表記されている）をライナー６２の幅Ｌの２倍にまで縮小する。従って、縮小された開口部６１’は、サブＦ幅Ｄ’＝Ｄ−２Ｌとすることができる。同様に、スペーサー６２’は、行６０のマスク幅ＷをＷ’＝Ｗ＋２Ｌまで増大させることができる。
【００５５】
７５／７５マスク幅では、ライナー６２は、幅Ｌ＝１２．５ｎｍとすることができ、これはスペーシングＤ’＝５０ｎｍ及び１００ｎｍの拡張マスク幅Ｗ’のサブＦ開口部６１’を生成する。サブＦ開口部６１’は、マスク幅行６０より小さく更に６３ｎｍの最小特徴サイズＦよりも小さいことを理解されたい。
【００５６】
ステップ１０６で、ポリシリコン６４をアレイ上に堆積させ、偶数行を生成することができる。ポリシリコンはアレイを覆い、サブＦ開口部６１’を充填することができる。結果として得られるアレイは、ＣＭＰプロセスなどによって平坦化し、スペーサー６２’間以外のあらゆる場所からポリシリコン６４を除去することができる。ＣＭＰプロセスは、同様にスペーサー６２’を平坦にするために続けることができる。ＣＭＰプロセスは、更に周辺部からポリシリコン６４を除去することができる。
【００５７】
結果として得られるポリシリコン行６４は幅Ｄ’であり、これはサブＦ幅であることを理解されたい。図５の６３ｎｍ技術では、ポリシリコン行６４は、サブＦ５０ｎｍ幅である。
【００５８】
偶数行が終了すると、プロセスは、続いて奇数行を行うことができる。最初に、第１マスクを除去することができる（ステップ１０８）。実施例では、行６０とスペーサー６２’の両方は窒化物であり、従って窒化物湿性エッチングで共に除去し、幅Ｗ’＝Ｗ＋２Ｌの拡張開口部７０（図６Ｅに示されている）を残すことができる。本実施例では、開口部７０は１００ｎｍとすることができる。第１マスクが窒化物以外の材料からなる場合、適切なエッチャントで除去することができる。窒化物（又は他の材料）ハードマスクは、このステップの間に周辺部から除去される。
【００５９】
奇数行の開口部は、この場合は既存の偶数ポリシリコン行６４から別の拡張構造を生成することによって得ることができる（ステップ１１０）。図６Ｆに示されるように、７２で表記された別のライナーをアレイ上に堆積させることができ、スペーサー７２’（図６Ｇ）にエッチバックすることができる。スペーサー７２’は、同様に窒化物又は別の材料とすることができる。このマスクでは、スペーサーは、拡張幅Ｗ’から幅Ｗ’’が偶数ポリシリコン行６０の幅Ｄ’にほぼ等しくなることができるサブＦ開口部７０’まで拡張開口部７０を縮小するのに十分な幅Ｍとすることができる。通常、Ｗ’’＝Ｗ’−２Ｍである。更に、第２スペーサー幅Ｍは通常、第１スペーサー幅Ｌの２倍とすることができる。本実施例では、ライナー７２の幅Ｍは２５ｎｍとすることができる。垂直壁スペーサーが望ましい場合、多重堆積及びエッチングプロセスにより生成することができる。
【００６０】
ステップ１１２で、ポリシリコン７４をアレイ上に堆積させ、奇数行を生成することができる。図６Ｈに示されるように、ポリシリコン７４は、アレイを覆いサブＦの開口部７０’を充填することができ、結果として、ポリシリコンの交互する行、すなわち奇数行７４と交互にされる偶数行６４が得られる。周辺部では、ポリシリコン層７４は、ポリシリコン層５４の最上部にあり、周辺部トランジスタのポリシリコンゲートを形成する。結果として得られたアレイは、ＣＭＰプロセスなどによって平坦化することができ、スペーサー７２’間以外のアレイ内のあらゆる場所からポリシリコン７４を除去することができる。ＣＭＰプロセスは、同様にスペーサー７２’の一部を消費し平らにすることができる。
【００６１】
この時点で行は全て（偶数及び奇数の両方）生成されるが、ワード線は完全には生成されていないことを理解されたい。ステップ１１４で、行は、自己整合酸化物キャップ７６（図６Ｈ）又は他の何らかの耐エッチング材料でキャップすることができる。酸化物キャップが使用される場合、ステップ１１４は、例えば７５０℃で湿式酸化の２０ｎｍである酸化ステップとすることができ、ポリシリコン行６４及び７４の両方、並びに周辺部を覆うポリシリコンを酸化することができる。或いは、ポリシリコン行６４及び７４は、金属化キャップ（金属化ステップによって生成されるもの）を有することができる。例えば、自己整合タングステン堆積プロセスを使用し、或いはポリシリコンのシリサイド化を行い、エッチングに対するより耐性のあるものにすることができる。この場合も同様に、ポリシリコン行６４及び７４と周辺部のポリシリコンだけが金属化されることになる。図６Ｈに示すように、キャップ７６は、ポリシリコンの一部と組み合わせることができ、これによって行６４及び７４の高さが低減される。
【００６２】
キャップ７６を用いてワード線を定めることができる。最初に、サブＦマスク（スペーサー７２’）を行６４と７４の間から除去し、行６４と７４の間のサブＦ開口部７８（図６Ｉ）を残すことができる（ステップ１１６）。窒化物スペーサーでは、除去プロセスは窒化物湿式除去オペレーションとすることができる。
【００６３】
次に、ポリシリコン列５４は、ハードマスクとしてポリシリコン行６４及び７４の各々の上のキャップ７６を使用してＯＮＯ層５５までエッチングすることができる（ステップ１１８）。図６Ｊは、各々に５４’がマーク付けされた複数のアイランドにエッチングされた前出の図面の１つのポリシリコン列５４を示している。
【００６４】
図６Ｊの拡大透視図である図６Ｋは、ポリシリコンエッチングの結果をより明確に示している。最も下にある層は基板４２であり、３つのＯＮＯ列５５と基板４２に注入された自己整合ビット線５０（ポケット注入５１を有する）で覆われている。図６Ｋの第２層は、３つのポリシリコン列５４として使用されるものとインターレースされた３つのビット線酸化物列５２を示しているが、セルのゲートを形成することができる複数のポリシリコンアイランド５４’にエッチングされている。図６Ｋの第４の層は、交互するワード線行６４及び７４を示しており、最上層は、キャップ７６の行を示している。
【００６５】
このポリシリコンエッチングステップは自己整合され、結果として得られたワード線（図６Ｌで８０で表記されている）が行６４及び７４によって定められるスペーシングを確実に維持していることを理解されたい。各ワード線８０は、第１ポリシリコンのゲート５４’を接続する１つの行６４又は７４から形成することができることを更に理解されたい。最後に、図６Ｋに示すように、ポリシリコンエッチングがビット線酸化物列５２を完全な状態のまま残していることを理解されたい。
【００６６】
図６Ｌを参照すると、ワード線８０は、サブＦ幅Ｗ_ｓｌを有することができ、サブＦスペーシングＤ_ｓｌだけ分離することができ、ここでＤ_ｓｌ＝Ｍ、及びＷ_ｓｌ＝Ｗ’’＝Ｄ’’である。本実施例では、サブＦ幅Ｗ_ｓｌは５０ｎｍであり、サブＦスペーシングＤ_ｓｌは２５ｎｍである。更に、ワード線８０は、ポリシリコンゲート５４’とポリシリコン行６４及び７４の組み合わされた高さを有することができる。例えば、ワード線は８５ｎｍの厚みとすることができる。
【００６７】
ワード線８０が定められると、その間の開口部７８（図６Ｉ）は、絶縁体で充填することができる（ステップ１２０）。１つの絶縁体は、酸化物からなるものとすることができ、アレイ上に酸化物を堆積させることによって生成することができる。図６Ｌに示される別のものは、ＯＮＯ誘電体とすることができ、６ｎｍ程度の酸化物ライナー８２を最初に堆積させ、次いで残りの開口部に１３ｎｍの窒化物ライナー８４を堆積させることによって生成することができる。ＯＮＯ充填材は、酸化物より低い欠陥密度を有することができる。更に、ＯＮＯ充填材の酸化物部分に欠陥がある場合、窒化物は、近傍のワード線間の漏れ電流をかなり低減させる働きをすることができる。
【００６８】
最後に、ワード線パターン形成は、ライナー８４及び８２の表面層並びにキャップ７６を除去することができるＣＭＰステップのような研磨ステップ（ステップ１２２）で終了することができる。これはまた、ポリシリコンワード線８０の一部を除去することができる。例えば、本実施例のワード線８０の厚さは、８０ｎｍまで低減することができる。又は、金属化キャップでは、酸化物又はＯＮＯは、金属の上部に残る場合がある。図６Ｍに示される酸化物キャップの結果は、サブＦ間隔Ｄ_ｓｌだけ分離されたサブＦ幅Ｗ_ｓｌのワード線８０のセットとすることができる。サブＦ間隔Ｄ_ｓｌは特徴サイズＦの半分より小さく、幅Ｗ_ｓｌは特徴サイズＦの半分より大きくすることができる点に留意されたい。
【００６９】
偶数及び奇数ワード線が同じステップでは生成されないので、これらはわずかに異なる幅になる可能性があることを理解されたい。
【００７０】
ワード線が生成されると、製造は、当該技術分野で公知の方法で製造を継続することができる。
【００７１】
上記で説明された比率は単に例示的なものであることを理解されたい。ワード線間のいずれかの好適なサブＦワード線幅Ｗ_ｓｌ及びサブＦ絶縁体幅Ｄ_ｓｌは、いずれかのオリジナルのマスク要素から生成することができる。例えば、６３ｎｍ技術では、以下のワード線及び絶縁体幅は、マスクによって定められた要素から生成することができる要素の一部を表す（幅／スペース比として記載されている）。

リソグラフィ
（Ｗ／Ｄ）
（ｎｍ／ｎｍ）
ワードライン
幅
Ｗ_ｓｌ
（ｎｍ）
絶縁体スペーシング
Ｄ_ｓｌ（ｎｍ）
ワードライン
ピッチ

７５／７５
５０
２５
１．２Ｆ

７５／７５
４０
３５
１．２Ｆ

１００／１００
６３
３７
１．６５Ｆ

６３／６３
４０
２３
１Ｆ

【００７２】
サブＦ素子は最小特徴サイズＦ又はそれより大きいマスク要素から生成されることを更に理解されたい。更に、サブＦ素子は全て自己整合性があり、各素子は、既存の素子からリソグラフィを介さずに生成され、従ってより小さなリソグラフィによってスケーリングすることができる。
【００７３】
本発明の方法は、サブＦスペーシングを備えた特徴サイズワード線（特徴サイズＦの）を生成するのに利用できることを理解されたい。これは、適切な開始ピッチから始めることによって行うことができる。
【００７４】
ここで図７を参照すると、事前ワードラインパターン形成（図４Ａのステップ１００）の例示的な方法が示されている。また図８Ａ、８Ｂ、及び８Ｃを参照すると、図７の種々のステップの結果が示されている。
【００７５】
基板４２の準備後（図８Ａ）、ＯＮＯ層３３は、ウェーハ全体を覆って配置され（ステップ２００）、例示的な実施形態では、下側の酸化物層は２−５ｎｍの厚みとすることができ、窒化物層は５ｎｍの厚みとすることができ、ゲート酸化物層は１２−１４ｎｍの厚みとすることができる。
【００７６】
ステップ２０４で、第１ポリシリコン層３１は、チップ全体に配置される。次いで、窒化物ハードマスク３６は、ビット線用ではないメモリアレイのエリアを覆う列パターンに堆積することができる（ステップ２０６）。図８Ａは、ステップ２０６の結果を示している。窒化物ハードマスク３６の２つの列は、ＯＮＯ層３３に重なるポリシリコン層３１の上部に示されている。
【００７７】
エッチングは、窒化物ハードマスク層３６の列の間でポリシリコン層と酸化物及び窒化物層のエリアを除去することによってビット線開口部３７を生成するために行うことができる（ステップ２０８）。図８Ｂは、エッチングプロセスの結果を示している。第１ポリシリコン及び窒化物ハードマスク３６の２つの列５４は、ＯＮＯ層３３の列の上部（ここでは５５で表記されている）に示されている。底部酸化物（３９で表記された）は、ビット線開口部３７に示されている。
【００７８】
ホウ素（ＢＦ_２）のようなポケット注入５１（図８Ｂ）は、ポリシリコン列５４の隣り或いはその下に埋め込むことができる（ステップ２１０）。例示的なポケット注入は、０−１５゜の角度で１〜３×１０^１３／ｃｍ^２とすることができ、ここで角度は、ビット線開口部３７の幅と、窒化物ハードマスク３６によって覆われたポリシリコン列５４の高さによって制限される可能性がある。ポケット注入５１の一部は、ポリシリコン列５４の下に散乱及び拡散させることができる。他の実施形態では、ポケット注入は、ホウ素又はインジウムとすることができる。
【００７９】
ステップ２１１で、窒化物ハードマスク３６を除去することができる。
【００８０】
ステップ２１２で、スペーサー４１は、ポリシリコン列５４の両側に生成することができる。例えば、スペーサー４１は、１２ｎｍ程度の酸化物ライナーの堆積、及びスペーサーの形を生成するための異方性エッチングによって生成することができる。或いは、ライナーはスペーサーを形成することがないように残しておくことができる。
【００８１】
スペーサー４１は、注入されようとしているビット線の幅を低減し、ビット線間のチャンネルの有効長さを増大するために、ビット線開口部の幅（図８Ｃで３７’で表記されている）を低減することができる。
【００８２】
スペーサー４１が形成されると、ビット線５０を注入後（ステップ２１４）、急速熱アニール（ＲＴＡ）を行うことができる。１つの例示的な実施形態では、ビット線注入は、１０−２０Ｋｅｖで２×１０^１５／ｃｍ^２のヒ素からなり、ビット線に対して０又は７％の角度を有する。
【００８３】
ステップ２１６で、酸化物充填材５２は、チップ上に堆積させることができる。図８Ｃに図示するように、酸化物充填材５２は、低減されたビット線開口部３７’を充填することができ、チップの他の部分を覆うことができる。ステップ２１８で、ＣＭＰ（化学機械平坦化）プロセスは、過剰な酸化物充填材５２を除去するために行うことができる。ステップ２１８の結果は、前述の図５に見ることができる。
【００８４】
ここで図９Ａ及び図９Ｂを参照すると、ワード線がポリシリコン以外の金属で形成されている本発明の他の実施形態を示している。更に図１０Ａ−図１０Ｄを参照すると、図９Ａ及び９Ｂの種々のステップの出力を示している。
【００８５】
出願人らは、アレイの上の金属線（「金属１層」として知られる）を生成するための半導体技術で使用される「デュアルダマシン」タイプのプロセスを本明細書で利用して、ポリシリコンゲート上に金属ワード線を生成することができる点を認識している。この新しいプロセスは、図９Ａ及び９Ｂに示されているが、図４Ａ及び４Ｂに示されるものに非常に類似しているので、変更されたステップだけを以下に説明する。
【００８６】
本方法は、図４Ａのステップ１００、１０１、１０２、及び１０４で始まり、ポリシリコン列５４上に行６０及びスペーサー６２’から形成された拡張マスク構造を生成する。次いで、本方法は、銅又はタングステンなどの偶数金属行２２１を前述のようなポリシリコン行６４ではなく低減されたスペース６１’に堆積させることができる（ステップ２２０）。次に、金属行２２１を平坦化することができ、図１０Ａに示される構造が得られる。
【００８７】
次いで、本方法は、図４Ａのステップ１０８（第１マスクを除去）及び１１０（拡張マスクを生成）に続く。しかしながら、この実施形態では、拡張マスクは偶数金属行２２１及びスペーサー７２’から形成される。ステップ２２２で、奇数金属行２２３は、スペース７０’（図６Ｇから）に堆積させることができる。次いで金属行２２１を平坦化することができ、図１０Ｂに示される構造が得られる。
【００８８】
偶数及び奇数行２２１及び２２３はそれぞれ金属から形成されるので、これらの上に酸化物キャップを載せる必要がなく、従ってステップ１１４はこの実施形態には含まれない。
【００８９】
本方法は、近傍の金属行２２１及び２２３の間のスペースを残したまま、サブＦマスク７２’を除去する段階（ステップ１１６）に進むことができる。ステップ２２４で、ポリシリコン列５４は、エッチングのマスクとして金属行２２１及び２２３を使用してエッチングし、ポリシリコンゲート５４’を生成することができる。この結果は図１０Ｃに示されており、ゲート５４’をより明確に示す拡大透視図が図１０Ｄに示されている。
【００９０】
プロセスは、前述のように絶縁体によってワード線間のスペースを充填する段階（ステップ１２０）及び平坦化段階（ステップ１２２）に続くことができる。
【００９１】
スペーサーの実施形態
出願人らは、スペーサー技術を用いてサブＦワード線を生成することができることを認識している。従って、セルサイズは、標準的なリソグラフィを利用しながらも、従来技術と同じか又はこれよりもわずかに大きなピッチの２ワード線を有することにより有意に低減することができる。例えば、２．８Ｆのピッチの２ワード線（１．４Ｆピッチの１ワード線に変換する）とすることができる。このようなアレイは、従来技術の４Ｆ^２理論最小値より小さなセルサイズを結果として得ることができる。従って、本発明の別の好ましい実施形態では、スペーサー技術を用いて、１ワード線においてサブ２Ｆピッチをもたらすことができる。
【００９２】
ここで図１１を参照すると、本発明に従って構成及び動作可能な新規の高密度アレイ４００が示されている。アレイ４００は、サブ最小特徴サイズ、サブＦ、スペーサーワード線３３０（１Ｆより小さいワード線幅を有する）、並びに特徴サイズ又はより小さな幅スペース３３５（ここでスペーシング３３５は１Ｆ以下）を提供することによってメモリセルの最小サイズを小さくすることができる。
【００９３】
例えば図１１では、スペーサーワード線３３０は、例示的に０．４Ｆとして示されている。図１１のスペーサーワード線３３０の幅は例示的なものであって、他のサブＦ幅も可能であり、本発明に含まれる点を理解されたい。ビット線３４０及びビット線スペース３４５は、ＤＰＰ従来技術と同様それぞれ１Ｆ及び１．６Ｆの幅を有することができる。
【００９４】
ビット線寸法に対して２．６Ｆのピッチを仮定すると、図１１の実施例のセルサイズは、２．６Ｆ×１．４Ｆ＝３．６４Ｆ^２とすることができ、これは従来技術の理論最小値（４Ｆ^２）よりも小さい。図１１の実施例のワード線及びビット線ピッチは例示的なものであって、他のピッチも可能であり、本発明に含まれることを理解されたい。本発明の理論上の制限値は、スペーサーワード線３３０間の１Ｆのピッチ及びビット線３４０間の２Ｆのピッチによって定義される。その結果、本発明の例示的な実施形態は、サイズが１Ｆ×２Ｆ＝２Ｆ^２であるセル３８を提供することができる。従って、ワード線としてスペーサーを使用することによって本発明は理論上の最小セルサイズを再定義している点を理解されたい。また、スペーサーワード線３３０の幅は、プログラミングに必要とされる電流量に直接影響することを理解されたい。スペーサーワード線３３０の幅が広い程、一般にプログラミングのためにより高い電流が必要となる可能性がある。従って、スペーサーワード線３３０の幅が１Ｆの従来技術よりも広くない場合、これは一般にプログラミングのために従来技術よりも低い電流を必要とすることができ、結果としてプログラミング中の電力消費がより少なくなる。
【００９５】
本発明はまた、非ＤＰＰタイプメモリセル及び非ＮＲＯＭタイプメモリセルでも実装することができることを理解されたい。更に、メモリセルは、セルの基本物理及び動作モードを変化させることなく２ビット又は４ビットを記憶することができる。
【００９６】
本発明の好ましい実施形態に従い、且つ以下に示されるように、サブＦ素子は、最小特徴サイズＦ又はそれよりも大きい素子から生成することができる。以下の本明細書で説明されるように、本発明は、一般的なリソグラフィ概念を利用してこのような小さな特徴を生成する。
【００９７】
ここでプロセスが示された図１２、及び図１２のプロセス内の種々のステップが示された図１３Ａ−２６Ｂを参照する。図１２は、以下の本明細書で説明される２つの代替方法を示しており、第１は、図１３Ａ−２４Ｂに関連し、スペーサーワード線間の耐パンチスルー注入を可能にし、第２は、図２５Ａ−２６Ｂに関連し、このような耐パンチスルー注入がない。
【００９８】
プロセスは、ステップ４０２で、ワード線パターン形成前のプロセスステップによって始まる。これらのステップの結果は、図１３Ａ及び１３Ｂに示されている。図１３Ａは、アレイ４００の上面図を示しており、図１３Ｂは複数のビット線３７０が見える水平線Ｂ−Ｂに沿った断面図を示している。図１３Ａは、酸化物３５０と窒化物３６０の交互する線を示している。図１３Ｂに示されるように、酸化物３５０は、例えばヒ素注入によって生成することができるビット線３７０の上部に配置することができる。窒化物３６０の下は、ポリシリコンライナー３８５及び酸化物−窒化物−酸化物（ＯＮＯ）層３８０とすることができる。ビット線酸化物３５０及びビット線３７０は、リソグラフィプロセスを使用して形成することができ、従って、１Ｆのビット線幅が結果として得られることを理解されたい。本発明の好ましい実施形態によれば、窒化物３６０及びＯＮＯ層３８０の幅は、１Ｆの最小制限値を有する１．６Ｆとすることができる。
【００９９】
事前ワード線パターン形成プロセスステップは、ステップのいずれかの好適なセットとすることができ、その例示的なセットは、本発明の同一の譲受人に譲受された以下の出願、すなわち２００５年１０月１１日申請の米国特許出願１１／２４７，７３３号、２００６年１月２０日申請の米国特許出願１１／３３６，０９３号、及び２００６年５月２４日申請の米国特許出願１１／４４０，６２４号
で見ることができ、これらは引用により本明細書に組み込まれる。
【０１００】
図１２を参照すると、ワード線処理の第１ステップは、例えばポリシリコンのような導電性材料を使用して堆積することができるスペーサーワード線の隣りに保持壁を形成すること（ステップ４１０）である。図１４Ａで上記から分かるように、最初にアレイ４００全体は、リソグラフィ目的のためのハードキャップを構成することができる窒化物の第２層３９０で覆うことができる。図１４Ｂの断面図は、窒化物３９０が前の堆積材料をどのように覆うことができるかを示している。
【０１０１】
図１５Ａは、図１４と比較した場合の時計方向に９０度回転させたアレイ４００の上面図を示している。この図は、窒化物３９０が次にエッチングされてワード線保持壁３９０’をどのように生成することができるかを示している。次いで、このオペレーションによって露出されたポリシリコンライナー３８５の素子は、湿式エッチングによって同様に除去することができる。ワード線保持壁３９０’の幅は、リソグラフィオペレーションの制約により１Ｆ又はそれ以上とすることができることを理解されたい。本発明の好ましい実施形態では、各ワード線保持壁３９０’間の間隔Ｄは、例えば１．８Ｆとすることができる。
【０１０２】
窒化物３９０をエッチングするためのマスクは、ワード線を生成するための従来技術のマスクと同一又は類似のものとすることができることを理解されたい。しかしながら本発明では、マスクは、保持壁３９０’を生成するのに使用される。
【０１０３】
図１５Ｂは、複数のワード線が見える線Ｂ−Ｂに沿った垂直断面図である。図１６Ｂは、窒化物３６０の残りの素子がワード線保持壁３９０’のベースをどのように形成しているかを示している。従って、保持壁３９０’及び窒化物３６０の両方は同じ材料からなり、後で単一のステップで除去することができる点を理解されたい。
【０１０４】
図１６Ａに示されるように、次にスペーサーワード線３３０は、ワード線保持壁３９０’に隣接したポリシリコンスペーサーとして生成することができる（ステップ４２０）。ポリシリコンスペーサーは、最初にポリシリコンライナーを配置し、次にライナーをエッチバックすることによって生成することができる。反応性イオンエッチング（ＲＩＥ）を用いて、ビット線酸化物３５０全体にスペーサーワード線３３０の導通を確実にすることができる。
【０１０５】
図１６Ｂは、スペーサーワード線３３０が生成された後のアレイ４００の断面図を示している。スペーサーワード線３３０はスペーサーとすることができ、リソグラフィにより生成できない点を理解されたい。従って、スペーサーワード線３３０は、１Ｆより小さい幅を有することができる。本発明の例示的な実施形態によると、スペーサーワード線３３０の幅は、０．４Ｆとすることができる。
【０１０６】
スペーサーワード線３３０の幅は、リソグラフィの制限によりもはや影響を受けることがない点を理解されたい。スペーサー寸法は、堆積での層厚さにのみ依存する場合があり、従って理論的には原子寸法に達する可能性がある。しかしながら、狭いチャンネル効果、セル幅変動などの実際上の考慮事項に照らして、スペーサーワード線３３０の最小幅は、０．１Ｆとして定義することができる。
【０１０７】
本発明の好ましい実施形態によれば、耐パンチスルー（ＡＰＴ）注入は、プロセス中に含めることができる。耐パンチスルー（ＡＰＴ）注入が必要とされる（ステップ４２２でチェックされたときに）場合、酸化物スペーサー４１０は、スペーサーワード線３３０（図１７Ａ）に隣接させて堆積することができる（ステップ４２５）。酸化物スペーサー４１０はＯＮＯ３８０の最上部に位置付けることができ、注入プロセス中にスペーサーワード線３３０に対する支持を形成することができる点を理解されたい。次いで、ＯＮＯ３８０は、耐パンチスルー（ＡＰＴ）注入を容易にするためにエッチングすることができる（ステップ４２８）。図１７Ｂは、図１７Ａの断面図を提供し、このようなエッチングの結果を示している。ＯＮＯ３８０の素子は、スペーサーワード線３３０、スペーサーワード線保持壁３９０’、及び酸化物スペーサー４１０の下に保持することができる。しかしながら、酸化物スペーサー４１０間では基板３０５は露出させることができる。
【０１０８】
図１８Ａ及び１８Ｂに示されるように、ＡＰＴ注入物４２０の第１セットは、ここでは基板３０５の露出された素子に注入することができる（ステップ４３０）。図１９Ａ及び１９Ｂに示されるように、次いで酸化物充填材４１５は、第１ＡＰＴ注入物４２０の上に堆積させることができる（ステップ４４０）。
【０１０９】
ステップ４２５及び４２８は任意選択であることを理解されたい。本発明の別の実施形態では、ＡＰＴ注入物４２０は、酸化物スペーサー４１０の堆積或いはＯＮＯ層３８０のエッチングを行うことなくＯＮＯ層３８０を通じて直接注入することができる（ステップ４３０）。次いで酸化物充填材４１５は、前記実施形態で酸化物スペーサー４１０と酸化物充填材４１５の両方を含むエリアに堆積させることができる（ステップ３４０）。
【０１１０】
本発明の好ましい実施形態によれば、アレイ４００また、この時点で平坦化し、過剰な酸化物充填材を除去することができる。例示的な平坦化オペレーションは、化学機械研磨（ＣＭＰ）とすることができる。従って、図１９Ｂに示されるようにアレイ４００は、均一な高さまで充填することができる。酸化物スペーサー４１０と酸化物充填材４１５は、同じ金属からなるものとすることができ、従ってスペーサーワード線３３０間の均一な充填材を実際に含むことができることを理解されたい。
【０１１１】
ワード線保持壁３９０’は、窒化物エッチングなどによって除去することができる（ステップ４５０）。耐パンチスルー（ＡＰＴ）注入が必要とされる（ステップ４５２でチェックされたとき）場合、酸化物スペーサー４１１をスペーサーワード線３３０に隣接させて堆積させることができる（ステップ４５５）。図２０Ａ及び２０Ｂは、ステップ４５５の結果を示す。ビット線酸化物３７０とＯＮＯ層３８０は、除去された保持壁３９０’の下から露出している。酸化物スペーサー４１１は、スペーサーワード線３３０に隣接しており、ワード線保持壁３９０’の除去によって既に露出されていたＯＮＯ３８０の素子を部分的に覆うことができる。
【０１１２】
本発明の好ましい実施形態によれば、次に、ＯＮＯ３８０の残りの露出部分は、第２ＡＰＴ注入物を容易にするためにエッチングすることができる（ステップ４５８）。図２１Ａ及び２１Ｂは、このようなエッチングの結果を示す。第１ＡＰＴ注入物４２０（図１７Ａ及び１７Ｂ）の作製と同様、基板３０５を露出させることができ、ＯＮＯ３８０の素子は、スペーサーワード線３３０と酸化物スペーサー４１０及び４１１の下で保持することができる。しかしながら、ここでは残りのワード線保持壁３９０’が存在しない場合がある。
【０１１３】
図２２Ａ及び２２Ｂで示されるように、次いで第２ＡＰＴ注入物４２５は、露出された基板３０５に注入することができる（ステップ４６０）。次に、図２３Ａは、酸化物充填材４１８がＡＰＴ注入物４２５を覆うためにどのように堆積する（ステップ４７０）ことができるかを示している。
【０１１４】
ステップ４５５及び４５８は任意選択であることを理解されたい。本発明の別の実施形態では、ＡＰＴ注入物４２５は、酸化物スペーサー４１１の堆積或いはＯＮＯ層３８０のエッチングを行うことなくＯＮＯ層３８０を通じて直接注入することができる（ステップ４６０）。次に、酸化物充填材４１８は、前記実施形態で酸化物スペーサー４１０と酸化物充填材４１８の両方を含むエリアに堆積させることができる（ステップ４４０）。
【０１１５】
酸化物充填材４１８が堆積された後、アレイ４００は、例えばＣＭＰプロセスを使用してスペーサーワード線３３０のレベルより上の過剰な酸化物充填材４１８を除去するステップ４４０で平坦化することができる。ＣＭＰプロセスが実行された後、残っている露出素子だけが、スペーサーワード線３３０と酸化物４１０、４１１、４１５、及び４１８からのポリシリコンとすることができる。次いで、酸化物エッチバックを利用して、例えばスペーサー厚さの約２倍の深さまでスペーサーワード線３３０を露出させることができる。図２３Ｂの断面図は、このエッチングの結果を示している。スペーサーワード線３３０は、ＯＮＯ３８０上に載せることができ、周囲の酸化物４１０、４１１、４１５、及び４１８の上に延びることができる。ＯＮＯ３８０の一部は、酸化物スペーサー４１０及び４１１の下に延びることもできる点を理解されたい。
【０１１６】
図２４Ａ及び２４Ｂに示されるように、スペーサーワード線サリサイデーションは、露出されたスペーサーワード線３３０をサリサイド化するために行うことができる（ステップ４８０）。例えば、コバルト又はタングステンはこのプロセスで使用することができる。このステップで、アレイ４００の生成を完了することができる。
【０１１７】
以下に述べられるように、スペーサーワード線３３０の幅は０．４Ｆとすることができることを理解されたい。また、酸化物４１０、酸化物４１５、及び第２酸化物４１０が組み合わされた幅は１Ｆとすることができることを理解されたい。同様に、酸化物４１１、酸化物４１８、及び第２酸化物４１１が組み合わされた幅も１Ｆとすることができる。従って、アレイ４００は、従来技術について以下に説明されたような２Ｆ当たりに１ワード線である前記最小ピッチとは対照的に、１．４Ｆ毎に１ワード線のピッチを有することができる点を理解されたい。
【０１１８】
上記に示された実施形態で提供される値は、単に例示的なものに過ぎない点を理解されたい。ポリシリコンスペーサーワード線３３０は、０．１Ｆ−０．５Ｆの幅を有することができる。同様に、幅スペース３３５は、１Ｆ又はそれより小さいものとすることができる。制約は、ワード線保持壁３９０’のマスクのピッチが２Ｆとすることができる点である。これは、０．８Ｆの壁幅と、１．２Ｆの幅スペース又は他の或る配置の間で分割することができる。
【０１１９】
本発明の別の実施形態では、アレイ４００は、耐パンチスルー注入を有することができない。
【０１２０】
この別の実施形態はまた、図１２にも示されている。この実施形態のステップは、前記実施形態のステップ４０２−４２０を含むことができ、この時点でスペーサーワード線３３０がワード線保持間部３９０’に隣接して生成することができる（図１６Ａ及び１６Ｂに示されるように）。
【０１２１】
ＡＰＴ注入物は必要でない（ステップ４２２でチェックされたとき）ので、次のステップは、スペーサーワード線３３０間に酸化物充填材４１５’を堆積させることになるであろう（ステップ４４０）。前記実施形態と同様、アレイ４００をこの時点で平坦化し、過剰な酸化物充填材を除去することができる。ここで、ステップ４４０の結果が示されている図２５Ａ及び２５Ｂを参照する。酸化物充填材４１５’は、ＯＮＯ層３８０の上部にあることができ、スペーサーワード線３３０間のエリア全体を充填することができる。酸化物充填材４１５’によって覆われるエリアは、前記実施形態で酸化物スペーサー４１０及び酸化物充填材４１５によって覆うことができるエリアに相当することができる点を理解されたい。
【０１２２】
次いで、ステップ４５０は、前記実施形態のように進め、保持壁３９０’を除去することができる。ここで参照される図２６Ａ及び２６Ｂに示されるように、保持壁３９０’を除去して、ＯＮＯ層３８０をスペーサーワード線３３０間で露出させることができる。
【０１２３】
同様に、ＡＰＴ注入物が必要でない（ステップ４５２でチェックされたとき）と仮定すると、次のステップでは、保持壁３９０’によってこれまで充填されていたエリアに酸化物充填材４１８’を堆積させる（ステップ４７０）ことができる。前記実施形態と同様、アレイ４００はまたこの時点で平坦化し、過剰な酸化物充填材を除去することができる。図２６Ａ及び２６Ｂは、ステップ４７０の結果を示している。酸化物充填材４１５’は、ＯＮＯ層３８０の上部にあるものとすることができ、スペーサーワード線３３０間のエリア全体を充填することができる。酸化物充填材４１８’によって覆われるエリアは、前記実施形態で酸化物スペーサー４１１及び酸化物充填材４１８が覆うことができるエリアに相当するものとすることができる点を理解されたい。
【０１２４】
処理は、前記実施形態のようにワード線サリサイデーション（ステップ４８０）に続くことができる。前記実施形態の図２３Ａ及び２３Ｂを現在の実施形態の図２６Ａ及び２６Ｂと比較すると、ＡＰＴ注入物が無いこと、及びこのような注入を容易にするために必要なＯＮＯ３８０のエッチング以外は、２つの実施形態により製造されるメモリアレイ４００間に実質的な差は存在しないことを理解されたい。両方の実施形態において、スペーサーワード線３３０間の酸化物充填材が存在することができる。前記実施形態ではこのような充填材は、酸化物スペーサー４１０及び４１１並びに酸化物充填材４１５及び４１８から構成することができる。現在の実施形態では、このような充填材は、酸化物充填材４１５’及び４１８’から構成することができる。
【０１２５】
従って、２つの実施形態により製造されるメモリセル３８（図１１）のサイズ間に実質的な差がない点を理解されたい。ＡＰＴ注入物がないこと及びＯＮＯ３８０のより多くの素子が存在すること以外は、現在の実施形態の結果は、前記実施形態の結果とほぼ同様のものとすることができる。
【０１２６】
本発明の幾つかの特徴を本明細書で図示し説明してきたが、多くの修正、置き換え、変更、及び均等物が当業者であれば想起されるであろう。従って、添付の請求項は、本発明の真の精神内に含まれる全てのこのような修正及び変更を保護するものである点を理解されたい。
【図面の簡単な説明】
【０１２７】
【図１】ＮＲＯＭメモリセルを示す概略図である。
【図２】図１のセルのレイアウトを示す概略図である。
【図３】本発明の好ましい実施形態に従って構成され且つ動作可能なアレイのレイアウトを示す概略図である。
【図４Ａ】本発明の好ましい実施形態に従って構成され且つ動作可能な図３のアレイを生成するためのワード線パターン形成方法を示すフローチャートである。
【図４Ｂ】本発明の好ましい実施形態に従って構成され且つ動作可能な図３のアレイを生成するためのワード線パターン形成方法を示すフローチャートである。
【図５Ａ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図５Ｂ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ａ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｂ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｃ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｄ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｅ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｆ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｇ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｈ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｉ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｊ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｋ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｌ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図６Ｍ】図４Ａ及び４Ｂのプロセス内の種々のステップの概略図である。
【図７】図４Ａ及び４Ｂの方法に有用な事前ワード線パターン形成のための方法を示すフローチャートである。
【図８Ａ】図７のプロセス内の種々のステップを示す概略図である。
【図８Ｂ】図７のプロセス内の種々のステップを示す概略図である。
【図８Ｃ】図７のプロセス内の種々のステップを示す概略図である。
【図９Ａ】図４Ａ及び４Ｂのワード線パターン形成方法の他の実施形態を示すフローチャートである。
【図９Ｂ】図４Ａ及び４Ｂのワード線パターン形成方法の他の実施形態を示すフローチャートである。
【図１０Ａ】図９Ａ及び９Ｂのプロセス内の種々のステップを示す概略図である。
【図１０Ｂ】図９Ａ及び９Ｂのプロセス内の種々のステップを示す概略図である。
【図１０Ｃ】図９Ａ及び９Ｂのプロセス内の種々のステップを示す概略図である。
【図１０Ｄ】図９Ａ及び９Ｂのプロセス内の種々のステップを示す概略図である。
【図１１】本発明の好ましい実施形態に従って構成され且つ動作可能なアレイのレイアウトを示す概略図である。
【図１２】本発明の好ましい実施形態に従って構成され且つ動作可能な図１１のアレイを生成するためのスペーサーワード線パターン形成方法を示すフローチャートである。
【図１３Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図１３Ｂ】図１３Ａの断面図である。
【図１４Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図１４Ｂ】図１４Ａの断面図である。
【図１５Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図１５Ｂ】図１５Ａの断面図である。
【図１６Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図１６Ｂ】図１６Ａの断面図である。
【図１７Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図１７Ｂ】図１７Ａの断面図である。
【図１８Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図１８Ｂ】図１８Ａの断面図である。
【図１９Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図１９Ｂ】図１９Ａの断面図である。
【図２０Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図２０Ｂ】図２０Ａの断面図である。
【図２１Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図２１Ｂ】図２１Ａの断面図である。
【図２２Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図２２Ｂ】図２２Ａの断面図である。
【図２３Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図２３Ｂ】図２３Ａの断面図である。
【図２４Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図２４Ｂ】図２４Ａの断面図である。
【図２５Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図２５Ｂ】図２５Ａの断面図である。
【図２６Ａ】図１２のプロセス内の種々のステップの結果を示す上面図である。
【図２６Ｂ】図２６Ａの断面図である。
【符号の説明】
【０１２８】
２２ビット線
３０高密度アレイ
３２ワード線
３４ワード線スペーシング

【特許請求の範囲】
【請求項１】
サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と、
前記ワード線にほぼ垂直なビット線と、
を含む不揮発性メモリアレイ。
【請求項２】
前記ワード線の幅がサブＦであることを特徴とする請求項１に記載のアレイ。
【請求項３】
サブＦ幅だけ離間して配置されたサブＦワード線と、
前記ワード線にほぼ垂直なビット線と、
を含む不揮発性メモリアレイ。
【請求項４】
前記アレイは、ＮＲＯＭ（窒化物読出し専用メモリ）アレイであることを特徴とする請求項１に記載のアレイ。
【請求項５】
前記サブＦスペーシングが、誘電体で充填されることを特徴とする請求項１に記載のアレイ。
【請求項６】
前記サブＦワード線幅が少なくとも０．５Ｆであり、前記サブＦスペーシングが０．５Ｆよりも小さいことを特徴とする請求項２に記載のアレイ。
【請求項７】
前記誘電体は、酸化物−窒化物−酸化物であることを特徴とする請求項５に記載のアレイ。
【請求項８】
前記サブＦワード線幅が少なくとも０．１Ｆであり、前記サブＦスペーシングが少なくとも０．７Ｆであることを特徴とする請求項２に記載のアレイ。
【請求項９】
前記ワード線は、ポリシリコンスペーサーで形成されていることを特徴とする請求項８に記載のアレイ。
【請求項１０】
不揮発性メモリアレイのワード線パターン形成のための方法であって、
前記方法が、
少なくとも最小特徴サイズＦの幅を有するマスク生成素子からサブＦワード線を生成する段階を含む方法。
【請求項１１】
前記生成段階は、
前記マスク生成素子から第１の行のセットを生成する段階と、
前記第１の行のセット間に交互に配置された第２の行のセットを前記第１の行のセットから生成する段階と、
を含む請求項１０に記載の方法。
【請求項１２】
前記行にほぼ垂直で且つ前記第１及び第２の行のセットに自己整合したポリシリコン列をエッチングして、ワード線ゲートを生成する段階と、
絶縁材料で前記行と前記ワード線ゲートとの間のスペースを充填する段階と、
を更に含む請求項１１に記載の方法。
【請求項１３】
前記第１及び第２の生成段階は、サブＦ幅の行を生成することを特徴とする請求項１１に記載の方法。
【請求項１４】
前記行は、ポリシリコンで形成されることを特徴とする請求項１１に記載の方法。
【請求項１５】
不揮発性メモリアレイのワード線パターン形成のための方法であって、
前記方法が、
ポリシリコン列に前記アレイのアクティブエリアを覆わせる段階と、
少なくとも前記最小特徴サイズＦの幅の行を有するマスクから、第１の行のセットのために前記行間にサブＦ開口部を有する拡張マスクを生成する段階と、
前記サブＦ開口部をポリシリコンで充填して前記ポリシリコン列の上の前記第１の行のセットを生成する段階と、
前記拡張マスクを除去する段階と、
前記第１の行のセットに拡張部分を付加して前記行間に第２のサブＦ開口部のセットを生成する段階と、
前記第２のサブＦ開口部のセットをポリシリコンで充填して第２の行のセットを生成する段階と、
前記第１及び第２の行のセットをキャップする段階と、
前記拡張部分を除去する段階と、
マスクとして前記キャップされた行を使用して前記ポリシリコン列をエッチングし、ワード線ゲートを生成する段階と、
前記行と前記ワード線ゲートとの間のスペースを絶縁材料で充填する段階と、
を含む方法。
【請求項１６】
前記行が金属で形成されることを特徴とする請求項１１に記載の方法。
【請求項１７】
前記金属は、タングステン及びコバルトのグループから選択されることを特徴とする請求項１６に記載の方法。
【請求項１８】
１つのメモリセルにつき１つの複数のポリシリコンゲートと、
前記ゲートの行を各々が接続する金属ワード線と、
前記ワード線にほぼ垂直なビット線と、
を含む不揮発性メモリアレイ。
【請求項１９】
前記ゲートは、前記ワード線及び前記ビット線に自己整合されることを特徴とする請求項１８に記載のアレイ。
【請求項２０】
前記金属は、タングステン及びコバルトのグループから選択されることを特徴とする請求項１８に記載のアレイ。
【請求項２１】
前記金属ワード線は、デュアルダマシンプロセスで形成されることを特徴とする請求項１８に記載のアレイ。

【図１】