高耐圧ＭＯＳＦＥＴの回路シミュレーション用モデルの作成方法と装置並びにプログラム
【課題】高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーションの精度を向上させる。
【解決手段】ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、ソース領域のソース拡散層の幅とウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴ１、２と、第２のＭＯＳＦＥＴ２のソースに一端が接続された第１の可変抵抗素子３を備え、第２のＭＯＳＦＥＴ２のソースと第１の可変抵抗素子３の他端との接続点をソース端子Ｓとし、第１及び第２のＭＯＳＦＥＴの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートをそれぞれドレイン端子Ｄ、ゲート端子Ｇ、バックゲート端子Ｂとするモデルを作成し、モデリング対象の高耐圧ＭＯＳＦＥＴの電気特性データに基づき、第１の可変抵抗素子３の抵抗値を調整する。
【解決手段】ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、ソース領域のソース拡散層の幅とウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴ１、２と、第２のＭＯＳＦＥＴ２のソースに一端が接続された第１の可変抵抗素子３を備え、第２のＭＯＳＦＥＴ２のソースと第１の可変抵抗素子３の他端との接続点をソース端子Ｓとし、第１及び第２のＭＯＳＦＥＴの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートをそれぞれドレイン端子Ｄ、ゲート端子Ｇ、バックゲート端子Ｂとするモデルを作成し、モデリング対象の高耐圧ＭＯＳＦＥＴの電気特性データに基づき、第１の可変抵抗素子３の抵抗値を調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧ＭＯＳＦＥＴの回路シミュレーション技術に関し、特に、回路シミュレーション用モデルの作成方法と装置並びにプログラムに関する。
【背景技術】
【０００２】
高耐圧ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の回路シミュレーション用モデルの高精度化を図るために、通常のＭＯＳＦＥＴを表現する素子モデルに可変抵抗を組み合わせたマクロモデルを用いる技術が、例えば特許文献１等に記載されている。その例を図１９（Ａ）、（Ｂ）に示す。
【０００３】
図１９（Ａ）は、ＭＯＳＦＥＴ１０２のドレイン側に可変抵抗１０１を接続した回路ブロックを一つの高耐圧ＭＯＳＦＥＴを表現するマクロモデルとするものである。可変抵抗１０１の端子のうちＭＯＳＦＥＴ１０２のドレインに接続されない側の端子をマクロモデルのドレイン端子（Ｄ）とする。マクロモデルのゲート端子（Ｇ）、ソース端子（Ｓ）、バックゲート端子（「バルク端子」ともいう）（Ｂ）は、それぞれＭＯＳＦＥＴ１０２のゲート端子、ソース端子、バックゲート端子（バルク端子）と同一である。このマクロモデルにより、チャネル領域とドレイン電極（高濃度ドレイン拡散層）の間に位置する低濃度ドレイン拡散層が原因となるゲート・ソース間電圧（単に「ゲート電圧」ともいう）とドレイン・ソース間電圧（単に「ドレイン電圧」ともいう）に依存した寄生抵抗成分を表現することができる。
【０００４】
図１９（Ｂ）は、図１９（Ａ）における可変抵抗１０１を、接合型トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ ＦＥＴ）１０３に置き換えたものである。図１９（Ｂ）のマクロモデルも、図１９（Ａ）のマクロモデルと同様の効果を奏する。
【０００５】
また、非特許文献１の１４章には、チャネル領域とドレイン電極の間に位置する低濃度ドレイン拡散層の寄生抵抗成分をトランジスタモデルのモデル式の中に含ませる技術が開示されている。この場合、図１９（Ａ）や図１９（Ｂ）のマクロモデルは、例えば図１９（Ｃ）に示すような、単一のＭＯＳＦＥＴ１０４により置き換えられる。図１９（Ｃ）には、図１９（Ａ）の可変抵抗１０１、あるいは図１９（Ｂ）のＪＦＥＴ１０３が、モデルの中に予め組み込まれている。このため、ＭＯＳＦＥＴ１０４のドレインがマクロモデルのドレイン端子（Ｄ）とされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１９０３２８号公報
【特許文献２】特開２００１−１８９４４９号公報
【特許文献３】特許第３１２０３８９号公報
【非特許文献】
【０００７】
【非特許文献１】Hiroshima University & STARC、"HiSIM_HV 1.2.0 User's Manual" (2009) ［平成２３年９月１２日検索］ ＜インターネットURL： http://home.hiroshima-u.ac.jp/usdl/HiSIM_HV/C-Code/HiSIM_HV_C.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下に、関連技術の分析を与える。
【０００９】
図２０に示したレイアウト構造の高耐圧ＭＯＳＦＥＴに対して、特許文献１や非特許文献１に記載された関連技術を用いても、精度の良い回路シミュレーション用のモデルが得られないことを、本願発明者らは、全く独自に知見した。なお、ソース領域に図２０に示したレイアウト構造を備えたトランジスタに関する関連技術として、例えば特許文献２、特許文献３等の記載が参照される。
【００１０】
図２０に示すように、高耐圧ＭＯＳＦＥＴは、ソース側に特殊な構造、すなわち、ソース拡散層１１２（高濃度Ｎ＋拡散層）と、Ｐウェル（不図示）に電源電圧を供給するためのウェルコンタクト拡散層（「ウェル電極拡散層」ともいう）１１１（高濃度Ｐ＋拡散層)とが、ゲート電極１１５（シリコン基板上にゲート絶縁膜を介して配置される）のソース領域側の辺に沿って、交互に隣接して配置されたレイアウト構造を備えている。このような高耐圧ＭＯＳＦＥＴにおいて、図１９等を参照して説明したＭＯＳＦＥＴモデルを用いた場合、ドレイン電流を、広いバイアス範囲で精度良く求めることはできない（この点については、後に詳細に説明する）。
【００１１】
本願発明者らは、その原因を解析・検討した結果、このたび、上記問題点を解決する全く新規なマクロモデルを開発し、該マクロモデルのシミュレーション精度を検証したので、以下に提案する。すなわち、本発明の目的は、ソース領域にソース拡散層とウェルコンタクト拡散層が隣接して配置された構造を備えた高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーション精度を向上させる装置、方法、プログラム、記録媒体を提供することにある。
【課題を解決するための手段】
【００１２】
前記課題の少なくとも１つを解決するため、本発明は、概略以下の構成とされる（だたし、以下に限定されるものでないことは勿論である）。
【００１３】
本発明の１つの側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルとして、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、を備え、前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端との接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する手段と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段と、
前記記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値を調整する手段と、を備えたモデル作成装置が提供される。
【００１４】
本発明の別の側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルを情報処理装置で作成するにあたり、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端の接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する処理と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶装置から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記第１の可変抵抗素子の抵抗値を調整する処理を、
前記情報処理装置に実行させるプログラムが提供される。
【００１５】
本発明のさらに別の側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルを情報処理装置で作成するにあたり、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端との接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成し、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値を調整する、モデル作成方法が提供される。
【発明の効果】
【００１６】
本発明によれば、ソース領域にソース拡散層とウェルコンタクト拡散層が隣接して配置された構造を備えた高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーション精度を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の概要を説明する図である。
【図２】本発明の第１の実施形態を説明する図である。
【図３】本発明の第１の実施形態を説明する図である。
【図４】本発明の第２の実施形態のシステムを説明する図である。
【図５】本発明の第２の実施形態の動作を説明する図である。
【図６】本発明の原理を説明する図である。
【図７】本発明の効果を説明する図である。
【図８】本発明の効果を説明する図である。
【図９】本発明の第３の実施形態を説明する図である。
【図１０】本発明の第３の実施形態を説明する図である。
【図１１】本発明の第４の実施形態を説明する図である。
【図１２】本発明の第４の実施形態の動作を説明する図である。
【図１３】本発明の第２の実施形態を説明する図である。
【図１４】本発明の第５の実施形態を説明する図である。
【図１５】本発明の第６の実施形態を説明する図である。
【図１６】本発明の第６の実施形態を説明する図である。
【図１７】本発明の第７の実施形態を説明する図である。
【図１８】本発明の第７の実施形態を説明する図である。
【図１９】（Ａ）、（Ｂ）、（Ｃ）は 関連技術を説明する図である。
【図２０】関連技術を説明する図である。
【図２１】関連技術の問題点を説明する図である。
【図２２】関連技術の問題点を説明する図である。
【図２３】関連技術の問題点を説明する図である。
【図２４】関連技術の問題点を説明する図である。
【発明を実施するための形態】
【００１８】
本発明によれば、半導体基板上にゲート絶縁膜を介して配置されるゲート電極を間に挟んで半導体基板表面に対向配置される第１及び第２の拡散領域（ｄｉｆｆｕｓｅｄ ｒｅｇｉｏｎ）の一方の前記第１の拡散領域が、第１導電型の第１の拡散層（例えば図２の１２）と、前記第１拡散層と逆導電型のウェルコンタクト拡散層（図２の１１）とがチャネル幅方向に沿って隣接して配置されたＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルとして、前記第２の拡散領域（例えば図１のドレイン）同士が共通接続され、ゲート同士が共通接続され、バックゲート同士が共通接続され、前記第１の拡散領域の前記第１の拡散層（図２の１２）の幅と前記ウェルコンタクト拡散層（図２の１１）の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴ（図１の１、２）と、前記第２のＭＯＳＦＥＴ（図１の２）の前記第１の拡散領域（例えば図１のソース）に一端が接続された第１の可変抵抗素子（図１の３）と、を備え、前記第１のＭＯＳＦＥＴ（図１の１）の前記第１の拡散領域と、前記第１の可変抵抗素子（図１の３）の他端との接続点を、第１端子（Ｓ）とし、前記第１及び第２のＭＯＳＦＥＴ（図１の１、２）の前記共通接続した前記第２の拡散領域、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、第２端子（Ｄ）、ゲート端子（Ｇ）、バックゲート端子（Ｂ）とするモデルを用いる。モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子（図１の３）の抵抗値（Ｒｓ）を調整する。
【００１９】
以下では、上記した本発明についてその基本原理を説明し、つづいて実施形態を説明する。
【００２０】
上記したように、特許文献１、非特許文献１等に記載の関連技術を用いても、図２０に示すレイアウト構造のＭＯＳＦＥＴに対しては、精度の良い回路シミュレーションモデルが得られないことが、本願発明者らによるこの度の検討から明らかになったので、以下に説明する。
【００２１】
図２０において、ゲート電極１１５の左側のソース側には、Ｎ＋型のソース拡散層１１２と、Ｐ＋型のウェルコンタクト拡散層１１１（Ｐ＋拡散層）がチャネル幅方向に隣接して配置されている。図２０の例では、Ｐ＋型のウェルコンタクト拡散層（Ｐ＋拡散層）１１１、Ｎ＋型のソース拡散層（Ｎ＋拡散層）１１２が交互に隣接して配置されている。図２０では、Ｐ＋型のウェルコンタクト拡散層（Ｐ＋拡散層）１１１が３つ、これらの間に、Ｎ＋型のソース拡散層（Ｎ＋拡散層）１１２が２つ配置されている。なお、図２０のレイアウト構成はあくまで説明のために簡略化して例示したものであって、Ｐ＋型のウェルコンタクト拡散層（Ｐ＋拡散層）１１１、Ｎ＋型のソース拡散層（Ｎ＋拡散層）１１２の数、配置形態は図２０の構成に制限されるものでない。なお、Ｎ＋型のソース拡散層１１２とＰ＋型のウェルコンタクト拡散層１１１は、通常、電気的に接続するように形成される。
【００２２】
図２０において、ゲート電極１１５の右側のドレイン側には、ゲート電極１１５に隣接するＮ−型の低濃度ドレイン拡散層１１４と、低濃度ドレイン拡散層１１４に隣接したＮ＋型のドレイン拡散層１１３（ドレインコンタクト用のＮ＋拡散層）が設けられる。
【００２３】
図２０において、ゲート電極１１５への電圧の印加により、ゲート電極１１５下部のシリコン基板表面に反転層（チャネル）が形成され、ソースとドレイン間が導通する。
【００２４】
なお、図２０に示す例では、ＮチャネルＭＯＳＦＥＴはＰ型ウェル内に形成されているが、ＮチャネルＭＯＳＦＥＴをＰ型シリコン基板表面に形成する場合、Ｐ＋型のウェルコンタクト拡散層１１１はＰ＋型の基板コンタクト（Ｓｕｂｓｔｒａｔｅ Ｃｏｎｔａｃｔ）拡散層となる。したがって、以下では、Ｐ＋型のウェルコンタクト拡散層１１１はＰ＋型の基板コンタクト拡散層であってもよい。ウェルコンタクト拡散層（基板コンタクト拡散層）は、単に、ウェルコンタクト（基板コンタクト）とも呼ばれる。なお、ＮチャネルＭＯＳＦＥＴのＰ＋型のウェルコンタクト拡散層（基板コンタクト）は例えば電源ＶＳＳ（０Ｖ）に接続される。また図２０では、ＮチャネルＭＯＳＦＥＴのレイアウト構成を例示したが、ＰチャネルＭＯＳＦＥＴの場合、極性が反転することを除いて同様である。
【００２５】
図２０において、
Ｗｎは、Ｎ＋型のソース拡散層１１２一つ当たりの幅、
Ｗｐは、Ｐ＋型のウェルコンタクト拡散層１１１一つ当たりの幅、
Ｗは全チャネル幅
である。このＷは、各ソース拡散層１１２の幅Ｗｎの総和（＝ΣＷｎ）と、各ウェルコンタクト拡散層１１１の幅Ｗｐの総和（＝ΣＷｐ）を加算した値となる（Ｗ＝ΣＷｎ＋ΣＷｐ）。
【００２６】
なお、Ｗｎは、ソース領域のすべてのＮ＋型ソース拡散層１１２について同じ値である場合もあれば、ソース拡散層１１２毎に異なる場合もある。Ｗｐについても、同様である。すなわち、ソース領域のすべてのＰ＋型ウェルコンタクト拡散層１１１の幅が同一である場合もあれば、Ｐ＋型ウェルコンタクト拡散層１１１毎にその幅が異なる場合もある。
【００２７】
また、図２０では、Ｐ＋型ウェルコンタクト拡散層１１１とＮ＋型ソース拡散層１１２のゲート電極１１５とは反対側の端部が面一に整列しているが、必ずしも整列している必要はない。例えば、Ｎ＋型ソース拡散層１１２が、ゲート電極１１５と対向する側と反対側にさらに延在し隣のＮ＋型ソース拡散層１１２と接続し、間のＰ＋型ウェルコンタクト拡散層１１１を囲むようにしてもよい。図２０に示したレイアウト構造は、Ｐ＋型ウェルコンタクト拡散層１１１とＮ＋型ソース拡散層１１２が接続しているため、「ソース基板接続構造」とも称呼される。
【００２８】
図２１（Ａ）と図２１（Ｂ）は、図２０の高耐圧ＭＯＳＦＥＴの異なるＷｎｒａｔｉｏに関して、ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）をモデリングした結果と、実測値をそれぞれ示す図である（本願発明者らによって為された分析結果）。ここで、Ｗｎｒａｔｉｏは、図２０の全チャネル幅Ｗ（＝ΣＷｎ＋ΣＷｐ）に対して、各Ｎ＋型ソース拡散層１１２の幅Ｗｎの合計（＝ΣＷｎ）が占める割合であり、％表記を用いると、以下で与えられる。
【００２９】
Ｗｎｒａｔｉｏ＝｛（ΣＷｎ）／（ΣＷｎ＋ΣＷｐ）｝×１００
【００３０】
図２１（Ａ）では、Ｗｎｒａｔｉｏ＝４８％、図２１（Ｂ）では、Ｗｎｒａｔｉｏ＝４０％としている。なお、図２１（Ａ）、（Ｂ）において、横軸はドレイン電圧（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）Ｖｄｓ（単位：電圧（Ｖｏｌｔａｇｅ））、縦軸はドレイン電流（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｃｕｒｒｅｎｔ）Ｉｄ（単位：Ａｍｐｅｒｅ）であり、ゲート電圧（ｇａｔｅ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）Ｖｇｓを０〜５Ｖまで１Ｖステップで変化させたＩｄ−Ｖｄ特性曲線が示されている。ゲート・ソース間電圧Ｖｇｓ＝０Ｖでは、ＮチャネルＭＯＳＦＥＴはオフ状態であり、ドレイン電流Ｉｄ＝０である。
【００３１】
図２１（Ａ）の例では、▲マークで示した実測値と、破線で示す関連技術によるモデリング結果（従来モデル）とは、ドレイン・ソース間電圧Ｖｄｓの全範囲（０〜２０Ｖ）に亘って、ゲート・ソース間電圧Ｖｇｓ＝０、１、２、・・・、５Ｖの全てについて、比較的良く一致している。
【００３２】
これに対して、同じモデルを、Ｗｎｒａｔｉｏが４０％の場合の実測値（▲マークで示す）と比較した図２１（Ｂ）の例では、実測値（▲）と、破線で示すモデルリング結果（従来モデル）とが合っていない。特に、ドレイン電流Ｉｄが、ドレイン・ソース間電圧Ｖｄｓに依存せずにほぼ一定となる領域のうち、ゲート・ソース間電圧Ｖｇｓが高い領域で実測値（▲）との差異が顕著となる。
【００３３】
これは、図２０に示したレイアウト構成において、Ｗｎｒａｔｉｏの値の相違により、ＭＯＳＦＥＴのドレイン電流−ドレイン・ソース間電圧（Ｉｄ−Ｖｄｓ）特性が変化していることによるものと思料される。
【００３４】
本願発明者らは、図１９に示した関連技術のＭＯＳＦＥＴモデルに関して、そのモデルパラメータの調整を試みたが、４０％と４８％というＷｎｒａｔｉｏの値の相違によるドレイン電流−ドレイン・ソース間電圧（Ｉｄ−Ｖｄｓ）特性の変化を、図１９に示したＭＯＳＦＥＴモデルによって表現することはできなかった。
【００３５】
このようなＭＯＳＦＥＴモデル（例えば図１９に示したモデル）のフィッティング誤差に対して、本願発明者らは、より詳細な検討を行ったので、以下にその結果を説明する。
【００３６】
図２２（Ａ）と図２２（Ｂ）は、図２０に示したレイアウト構造のＮチャネルＭＯＳＦＥＴがオンした状態におけるドレイン・ソース間電流Ｉｄｓを、Ｗｎｒａｔｉｏが異なる素子（ＭＯＳＦＥＴ）間で比較したものである（本願発明者らによって為された分析結果である）。なお、図２２において、縦軸は、ドレイン・ソース間電流Ｉｄｓを全チャネル幅Ｗ（＝ΣＷｎ＋ΣＷｐ）で規格化し、Ｉｄｓ／Ｗとしている。図２２において、横軸の素子（ＭＯＳＦＥＴ）ＡのＷｎｒａｔｉｏは４０％、素子（ＭＯＳＦＥＴ）Ｂ、ＣのＷｎｒａｔｉｏはともに４８％である（なお、素子ＢとＣは、Ｗｎｒａｔｉｏは共通であるが、別のＭＯＳＦＥＴである）。
【００３７】
図２２（Ａ）及び図２２（Ｂ）において、マーク●は実測値を表している。また、破線で示す従来モデル（素子Ａ、Ｂ、Ｃと破線との交点）は、例えば図１９（Ａ）のＭＯＳＦＥＴモデルを用いてそのパラメータ（例えば図１９（Ａ）の可変抵抗素子１０１の抵抗値やその他のパラメータ）のフィティング等を行って得られたＭＯＳＦＥＴモデルに対してシミュレーションを行い、Ｉｄｓ／Ｗを求めたものである。破線は、素子Ａ、Ｂ、Ｃのそれぞれのモデリング結果を直線で結んだ線である（破線…の各ドットがモデリング結果を表しているのではなく、素子Ａ、Ｂ、Ｃと破線との交点が、素子Ａ、Ｂ、ＣのＩｄｓ／Ｗである。図２２（Ｂ）も同様である）。
【００３８】
図２２（Ａ）に示した線形領域（ドレイン・ソース間電圧Ｖｄｓ＝０．１Ｖ、ゲート電圧Ｖｇ＝５Ｖ）では、全チャネル幅Ｗで規格化したドレイン電流Ｉｄｓ／Ｗの実測値（●）は、Ｗｎｒａｔｉｏ＝４０％の素子Ａと、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃでほぼ等しく、Ｗｎｒａｔｉｏにほとんど依存しないことが示されている。また、図１９等の関連技術のモデル（従来モデル）を用いたモデリング結果Ｉｄｓ／Ｗは、図２２（Ａ）に示すように、線形領域では、素子ＡのＷｎｒａｔｉｏ＝４０％、素子Ｂ、ＣのＷｎｒａｔｉｏ＝４８％のいずれの実測値（●）とも交差しており、ほぼ一致していることが分かる。
【００３９】
一方、図２２（Ｂ）に示した飽和領域（ドレイン・ソース間電圧Ｖｄｓ＝１２Ｖ、ゲート・ソース間電圧Ｖｇ＝５Ｖ）では、全チャネル幅Ｗで規格化したドレイン電流Ｉｄｓ／Ｗの実測値（●で示す）は、Ｗｎｒａｔｉｏに依存して変化する。すなわち、Ｗｎｒａｔｉｏ＝４０％の素子Ａでは、Ｉｄｓ／Ｗの実測値（●で示す）と、図１９等の関連技術のモデル（従来モデル）を用いたモデリング結果（破線と素子Ａの交差部）とは一致しない（差異がある）。しかしながら、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃでは、Ｉｄｓ／Ｗの実測値（●で示す）と、破線と素子Ｂ、Ｃとの交点であるモデリング結果（従来モデル）とはほぼ一致しており、Ｗｎｒａｔｉｏ＝４０％の素子Ａのような、顕著な差異は認められない。
【００４０】
図１９等に示した関連技術では、Ｗｎｒａｔｉｏ依存性は、例えば抵抗成分（図１９（Ａ）の可変抵抗１０１の抵抗値）を調整することにより、全体の電流レベルを上下させることが可能である。
【００４１】
しかしながら、図２２（Ａ）、図２２（Ｂ）に見られるように、ドレイン電圧（ドレイン・ソース間電圧）に依存して、ドレイン・ソース間電流Ｉｄｓに異なるＷｎｒａｔｉｏ依存性が現れる、という傾向をうまくモデリングすることはできない。
【００４２】
特に、図２２（Ａ）及び図２２（Ｂ）に示したように、
線形領域では、ドレイン・ソース間電流ＩｄｓはＷｎｒａｔｉｏに依存せず、
飽和領域でのみ、ドレイン・ソース間電流ＩｄｓがＷｎｒａｔｉｏに依存する、
という傾向が認められる。
【００４３】
通常の構造のＭＯＳＦＥＴ（例えば、後述する図３の高耐圧ＭＯＳＦＥＴ参照）においては、線形領域の特性は、素子のレイアウト構造に依存して変化せず、飽和領域の特性だけが、素子のレイアウト構造に依存して変化する、ということはない。
【００４４】
線形領域の特性は、素子のレイアウト構造に依存して変化せず、飽和領域の特性だけが素子のレイアウト構造に依存して変化する、ということは、図２０に示したレイアウト構造のＭＯＳＦＥＴに特有の特性である（本願発明者らによって為された分析結果）。
【００４５】
このため、図１９（Ａ）乃至（Ｃ）に示した関連技術（ＭＯＳＦＥＴのドレインに接続した可変抵抗）のモデリングで表現することは、著しく、困難である。
【００４６】
図２３（Ａ）と図２３（Ｂ）は、それぞれ線形領域と飽和領域で、ドレイン・ソース間電流Ｉｄｓのゲート・ソース間電圧Ｖｇｓによる微分値である相互コンダクタンス
をゲート幅Ｗで規格化した値Ｇｍ／Ｗを、Ｗｎｒａｔｉｏ＝４０％（破線）とＷｎｒａｔｉｏ＝４８％（実線）で比較した結果である（本願発明者らによって為された分析結果である）。
【００４７】
図２３（Ａ）及び図２３（Ｂ）において、横軸はゲート・ソース間電圧Ｖｇｓ（０〜５Ｖ）、縦軸はＧｍ／Ｗ（実測値）である。なお、Ｗｎｒａｔｉｏ＝４０％（破線）とＷｎｒａｔｉｏ＝４８％（実線）の特性極性は、ゲート・ソース間電圧Ｖｇｓを０〜５Ｖの範囲で所定の電圧ステップ（１Ｖ以下のステップ、例えば０．２５Ｖステップ）で可変させて実測した複数点のＧｍ／Ｗをカーブフィッティングして表示したものである。
【００４８】
図２２（Ａ）に示したドレイン電流Ｉｄｓの場合と同様に、線形領域Ｖｄｓ＝０．１Ｖでは、Ｇｍ／Ｗは、図２３（Ａ）に示すように、Ｗｎｒａｔｉｏに依存しない。すなわち、Ｗｎｒａｔｉｏ＝４０％（破線）とＷｎｒａｔｉｏ＝４８％（実線）とが、Ｖｇｓ＝０〜５Ｖの範囲でほぼ一致する（破線と実線がほぼ重なる）。なお、その原因は不明だが、１Ｖ＜Ｖｇｓ＜１．２５Ｖ付近の一部区間では差異が現れている。
【００４９】
一方、飽和領域Ｖｄｓ＝１２Ｖでは、図２３（Ｂ）に示すように、Ｇｍ／Ｗは、Ｗｎｒａｔｉｏに依存する。すなわち、Ｗｎｒａｔｉｏ＝４０％（実線）と、Ｗｎｒａｔｉｏ＝４８％（破線）とで特性が異なる（１Ｖ＜Ｖｇｓ≦５Ｖの広い範囲で、破線と実線とが重ならない）。
【００５０】
この原因について、電気伝導に寄与するキャリアが誘起される領域である反転層（ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ）の形成条件に着目して考察した。その結果を、図２４（Ａ）及び図２４（Ｂ）を参照して以下に説明する。
【００５１】
図２４（Ａ）及び図２４（Ｂ）のいずれも、モデリング対象とする高耐圧ＭＯＳＦＥＴのレイアウトを簡略化し模式的に例示したものであり、本願発明者らによって為された分析結果を説明するための図である。図２４（Ａ）及び図２４（Ｂ）において、参照番号１１７で示す領域は、反転層が形成されない（あるいは、反転層が形成にくい）領域である。
【００５２】
図２４（Ａ）には、ドレイン・ソース間電圧（ドレイン電圧）Ｖｄｓが低く、ＮチャネルＭＯＳＦＥＴが線形領域で動作する場合に、反転層が形成される様子が模式的に例示されている。ゲート電極１１５へのゲート電圧の印加によって、ゲート電極１１５下部（ゲート酸化膜直下）のシリコン基板表面付近に誘起される反転層１１６は、ソースからドレインにかけての電位差が小さいため、ドレイン側まで広がった形状で形成されると考えられる。Ｐ＋型のウェルコンタクト拡散層１１１付近では、ゲート電極１１５下部のシリコン基板表面に反転層は形成されないと考えられる。これを、図２４（Ａ）では、反転層が形成されにくい領域１１７として表している。
【００５３】
しかし、図２４（Ａ）に示すように、反転層１１６はゲート電極１１５下部のドレイン１１４側の端部まで広い範囲にわたって形成されることから、反転層１１６の電荷の全体量について考えると、Ｐ＋型のウェルコンタクト拡散層１１１近傍で反転層が形成されないことの影響は小さい。
【００５４】
したがって、線形領域では、Ｐ＋型のウェルコンタクト拡散層１１１の幅の合計（＝ΣＷｐ）が全チャネル幅Ｗに対して占める割合Ｗｐｒａｔｉｏ（＝ΣＷｐ／（ΣＷｎ＋ΣＷｐ）×１００）がドレイン・ソース間電流Ｉｄｓに与える影響が小さいと考えられる。
【００５５】
また、ソース拡散層であるＮ＋拡散層１１２の幅の合計（＝ΣＷｎ）が全チャネル幅Ｗに占める割合Ｗｎｒａｔｉｏ（％表記）は、Ｗｎｒａｔｉｏ＝（１００−Ｗｐｒａｔｉｏ）％であることから、線形領域では、Ｗｎｒａｔｉｏが反転層１１６の全電荷量に与える影響は小さく、Ｗｎｒａｔｉｏがドレイン電流Ｉｄｓに与える影響は小さいと考えられる。このため、線形領域におけるドレイン・ソース間電流−ドレイン・ソース間電圧特性（Ｉｄｓ−Ｖｄｓ特性）やＧｍ／Ｗは、Ｎ＋拡散層のチャネル幅の割合Ｗｎｒａｔｉｏには依存しない。
【００５６】
図２４（Ｂ）には、ドレイン・ソース間電圧Ｖｄｓが高く、ＮチャネルＭＯＳＦＥＴが飽和領域で動作する場合に反転層が形成される様子が模式的に例示されている。飽和領域では、ソースからドレインにかけての電位差が大きく、反転層１１６はシリコン基板表面の電位が低い領域に形成される性質を持つ。このため、反転層１１６は、チャネル電位の低いソース近傍だけに形成されるものと思料される（ピンチオフ：ドレイン拡散層とウェル（基板）間のｐｎ接合に逆方向電圧が印加され空乏層が広がり、チャネルが狭くなる）。
【００５７】
この場合、Ｐ＋型のウェルコンタクト拡散層１１１近傍で反転層が形成されないことが、反転層１６全体の電荷量に与える影響が大きくなる。この結果、飽和領域では、Ｎ＋拡散層１１２の幅ΣＷｎの全チャネル幅Ｗに対する割合Ｗｎｒａｔｉｏが、ドレイン電流Ｉｄｓに与える影響が増すものと思料される。
【００５８】
そして、図２４（Ｂ）に示すように、反転層１６は、ゲート電極１１５直下のシリコン基板表面のソース側の限られた範囲に形成されるため（図２４（Ｂ）では、反転層１１６の先端はゲート電極１１５の中間よりもソース側に近い領域に限られる）、反転層１１６の全電荷量は、Ｎ＋拡散層１１２の幅の合計（＝ΣＷｎ）が全チャネル幅Ｗに占める割合Ｗｎｒａｔｉｏの値の相違に敏感である。換言すれば、図２４（Ｂ）の飽和領域においては、ゲート電極１１５直下の反転層１１５のドレイン側の縁とソース側の縁（Ｎ＋拡散層１１２）で囲まれる領域の面積における反転層が形成されにくい領域１１７の占める面積の割合が、図２４（Ａ）の線形領域の場合よりも増大し、Ｐ＋型のウェルコンタクト拡散層１１１の幅の合計（＝ΣＷｐ）が全チャネル幅Ｗに対して占める割合Ｗｐｒａｔｉｏがドレイン・ソース間電流（ドレイン電流）Ｉｄｓに与える影響が大きくなるものと思料される。
【００５９】
図２３（Ａ）及び図２３（Ｂ）に示したような効果（Ｇｍ／ＷのＷｎｒａｔｉｏ依存性）は、図１９等に示した関連技術のＭＯＳＦＥＴモデルでは、一切考慮されていないため、取り扱うことができない。これが、図２０の高耐圧ＭＯＳＦＥＴ対して、精度の良い回路シミュレーション用モデルを作成することが困難であることの理由（原因）と考えられる。
【００６０】
以上、ソース領域において、ゲート電極の辺に沿って、ソース拡散層１１２とウェルコンタクト拡散層１１１が隣接して交互に配置される高耐圧ＭＯＳＦＥＴにおいて、ソース拡散層１１２とウェルコンタクト拡散層１１１の幅の割合（Ｗｎｒａｔｉｏ）に依存して変化する電気特性の特徴を表現できる回路シミュレーション用のＭＯＳＦＥＴモデルが存在せず、このため、その実現の必要性を説明した。
【００６１】
すなわち、飽和領域では、ドレイン・ソース間電流ＩｄｓのＷｎｒａｔｉｏ依存性が大きく、線形領域では，ドレイン・ソース間電流ＩｄｓのＷｎｒａｔｉｏ依存性が小さい，という特徴を表現できる回路シミュレーション用のＭＯＳＦＥＴのモデルの実現が必要である。
【００６２】
そして、ＭＯＳＦＥＴのモデルとしては、これらの電気的特性の特徴をできるだけ、少数のモデリングパラメータを用いて表現することができるＭＯＳＦＥＴモデルの実現が望ましい。
【００６３】
さらに、回路シミュレーション用のＭＯＳＦＥＴモデルに対して、回路シミュレータに、Ｗｎｒａｔｉｏの値を受け渡す仕組み、あるいは、ＭＯＳＦＥＴモデル内においてＷｎｒａｔｉｏの値を決定するための仕組みが望まれる。
【００６４】
また、これらの特徴を表現するＭＯＳＦＥＴモデルの抽出するための手順を確立することも望まれる。
【００６５】
特に、モデル抽出に用いるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ：評価用ウェハ）の構造、抽出アルゴリズム、抽出ツールを含めた形でモデル抽出の手順が確立されることが望まれる。
【００６６】
本発明によれば、ソース領域において、ソースの拡散層（ＮチャネルＭＯＳＦＥＴの場合、Ｎ＋拡散層、ＰチャネルＭＯＳＦＥＴの場合、Ｐ＋拡散層）と、ウェルコンタクト拡散層（ＮチャネルＭＯＳＦＥＴの場合、Ｐ＋層、ＰチャネルＭＯＳＦＥＴの場合、Ｎ＋層）が互いに隣接して交互に配置されたＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）構造（横方向拡散ＭＯＳ構造）を有する高耐圧ＭＯＳＦＥＴ（横型パワーＭＯＳトランジスタ）の回路シミュレーション用のモデル、該モデルの作成方法、及びモデル作成装置が提供される。
【００６７】
図１（Ａ）は、本発明の一つの形態による高耐圧ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）のマクロモデルの構成を示す図である。図１（Ａ）に示すように、第１のＭＯＳＦＥＴ（１）、第２のＭＯＳＦＥＴ（２）、可変抵抗素子（３）から構成され、第１のＭＯＳＦＥＴ（１）のドレイン、ゲート、バックゲート（バルク）をそれぞれ第２のＭＯＳＦＥＴ（２）のドレイン、ゲート、バックゲート（バルク）に接続して、それぞれ、高耐圧ＭＯＳＦＥＴマクロモデルのドレイン端子Ｄ、ゲート端子Ｇ、バックゲート（バルク）端子Ｂとし、第２のＭＯＳＦＥＴ（２）のソースに可変抵抗素子（３）の一端を接続し、該可変抵抗素子（３）の他端を、第１のＭＯＳＦＥＴ（１）のソースと並列に前記高耐圧ＭＯＳＦＥＴマクロモデルのソース端子Ｓへ接続する。特に制限されないが、第１のＭＯＳＦＥＴ（１）、第２のＭＯＳＦＥＴ（２）は、ともにＮチャネルＭＯＳＦＥＴである。
【００６８】
第１のＭＯＳＦＥＴ（１）のチャネル幅は、モデリング対象の高耐圧ＭＯＳＦＥＴのソース領域のＮ＋拡散層１２の幅Ｗｎ（図２参照）の総和（＝ΣＷｎ）とし、
第２のＭＯＳＦＥＴ（２）のチャネル幅は、モデリング対象の高耐圧ＭＯＳＦＥＴのソース領域のＰ＋拡散層１１の幅Ｗｐ（図２参照）の総和（＝ΣＷｐ）とする。
【００６９】
第２のＭＯＳＦＥＴ（２）のソースに接続する可変抵抗素子（３）は、ウェルコンタクト拡散層（図２の１１；Ｐ＋拡散層）近傍の寄生抵抗成分が、高耐圧ＭＯＳＦＥＴのドレイン電流（ドレイン・ソース間電流）に与える影響を表現するための等価抵抗である。
【００７０】
図１（Ａ）の可変抵抗素子（３）の抵抗値Ｒｓは、典型的には、図１（Ｂ）に示すようなゲート電圧（ゲート・ソース間電圧）Ｖｇの依存性と、ドレイン電圧（ドレイン・ソース間電圧）Ｖｄの依存性を反映するように、設定される。なお、ソースがＧＮＤ（グランド電位）の場合、ゲート・ソース間電圧はゲート電圧と等しく、ドレイン・ソース間電圧はドレイン電圧と等しいことから、単に、ゲート電圧、ドレイン電圧ともいう。図１（Ｂ）の横軸はドレイン電圧、縦軸は可変抵抗素子（３）の抵抗値Ｒｓである。図１（Ｂ）には、ゲート電圧一定の条件でのＲｓ−Ｖｄ特性が、いくつかの異なるゲート電圧Ｖｇに対してプロットされている。
【００７１】
図１（Ｂ）に示すように、可変抵抗素子（３）の抵抗値Ｒｓのバイアス依存性は、
・ドレイン電圧Ｖｄの増加に伴い増加する第１の領域４と、
・抵抗値Ｒｓがドレイン電圧に依存しない第２の領域５と、
の二つの領域からなる。
【００７２】
図１（Ａ）のＭＯＳＦＥＴのモデルにおいて、第１の領域４と第２の領域５の境界で、抵抗値Ｒｓが滑らかに接続されるように設定する。
【００７３】
また、図１（Ａ）のＭＯＳＦＥＴのモデルにおいて、可変抵抗素子（３）の抵抗値Ｒｓは、ゲート電圧Ｖｇの上昇とともに、低下するように設定する。すなわち、ドレイン電圧Ｖｄが一定の場合、ゲート電圧Ｖｇが高くなるほど、可変抵抗素子（３）の抵抗値Ｒｓは小さくなる。
【００７４】
第１のＭＯＳＦＥＴ（１）及び第２のＭＯＳＦＥＴ（２）には、ソース領域がすべてＮ＋拡散層１２（ソース拡散層）からなる、通常構造の高耐圧ＭＯＳＦＥＴ７（図３参照）に対して、抽出したモデルパラメータをそのまま、あるいは若干の修正を加えて適用する。
【００７５】
なお、上記では、ＮチャネルＭＯＳＦＥＴについて説明したが、ＰチャネルＭＯＳＦＥＴについても、極性を反転させることで、本発明を適用することができる。
【００７６】
本発明によれば、簡易かつ明確な手順に基づいて、ソース基板接続型の高耐圧ＭＯＳＦＥＴの特性を正確に表現する回路シミュレーションモデルを得ることができる。以下、いくつかの実施形態について説明する。
【００７７】
＜実施形態１＞
図１は、本発明の実施形態１を説明する図である。図１（Ａ）には、高耐圧ＭＯＳＦＥＴの回路シミュレーション用マクロモデルの等価回路が示されている。図１（Ａ）において、
参照符号Ｄは高耐圧ＭＯＳＦＥＴシミュレーション用マクロモデルのドレイン端子、
参照符号Ｇは前記マクロモデルのゲート端子、
参照符号Ｓは前記マクロモデルのソース端子、
参照符号Ｂは前記マクロモデルのバックゲート（バルク）端子である。
【００７８】
図１（Ｂ）に示すように、ＭＯＳＦＥＴマクロモデルは、第１のＭＯＳＦＥＴ（１）、第２のＭＯＳＦＥＴ（２）、可変抵抗素子（３）から構成され、第１のＭＯＳＦＥＴ（１）のドレイン、ゲート、バックゲート（バルク）を、第２のＭＯＳＦＥＴ（２）のドレイン、ゲート、バックゲート（バルク）にそれぞれ共通接続し、それぞれ、高耐圧ＭＯＳＦＥＴマクロモデルのドレイン端子、ゲート端子、バックゲート（バルク）端子とし、第２のＭＯＳＦＥＴ（２）のソースに可変抵抗素子（３）の一端を接続し、可変抵抗素子（３）の他端を第１のＭＯＳＦＥＴ（１）のソースとともに、高耐圧ＭＯＳＦＥＴマクロモデルのソース端子へ接続している。
【００７９】
可変抵抗素子（３）は、モデリング対象の高耐圧マクロモデルのバイアス依存性、例えば、ゲート・ソース間電圧依存性（ゲート電圧依存性）とドレイン・ソース間電圧依存性（ドレイン電圧依存性）を有する。
【００８０】
図２は、実施形態１のマクロモデルに対応する高耐圧ＮチャネルＭＯＳＦＥＴのレイアウトを模式的に示す図である。図２において、１１はソース領域のウェルコンタクト拡散層（Ｐ＋拡散層）、１２はソース拡散層（Ｎ＋拡散層）、１３はドレイン領域のＮ＋拡散層（ドレインコンタクト用Ｎ＋拡散層）、１４はドレインのＮ−拡散層、１５はゲート電極（シリコン基板上のゲート絶縁膜の上に形成されている）である。なお、Ｎ＋拡散層は高濃度のＮ型拡散層、Ｎ−拡散層は低濃度のＮ型拡散層、Ｐ＋拡散層は高濃度のＰ型拡散層をそれぞれ表している。
【００８１】
なお、図２において、Ｎチャネル型のＭＯＳＦＥＴは、Ｐ型ウェル内に形成されているが、例えばＮチャネルＭＯＳＦＥＴをＰ型シリコン基板表面に形成する場合、Ｐ＋型のウェルコンタクト拡散層１１１はＰ＋型の基板コンタクト拡散層となる。この場合、ウェルコンタクトを基板コンタクトと読み替えることで、以下の実施形態がそのまま適用される。
【００８２】
高耐圧化のため、シリコン半導体基板表面において、ドレイン側のＮ＋拡散層１３とゲート電極１５の間に低濃度Ｎ−拡散層１４が配置されている。ソース側は、Ｐ＋型のウェルコンタクト拡散層（Ｐ＋拡散層）１１とＮ＋型のソース拡散層（Ｎ＋拡散層）１２が、一定の間隔で交互に配置された構造とされている。図２に例示したソース側の構造を、図２０と同様に、「ソース基板接続構造」という。ソース領域の複数のウェルコンタクト拡散層（Ｐ＋拡散層）１１はバックゲート端子（Ｂ）に共通に接続され、複数のソース拡散層（Ｎ＋拡散層）１２はソース端子（Ｓ）に共通に接続され、ドレイン領域のＮ＋拡散層１３（ドレインコンタクト）はドレイン端子（Ｄ）に接続されている。
【００８３】
図１（Ａ）のＭＯＳＦＥＴモデルにおいて、第１のＭＯＳＦＥＴ（１）のチャネル幅は、図２のソース領域のＮ＋拡散層１２の幅Ｗｎの総和（＝ΣＷｎ）とし、第２のＭＯＳＦＥＴ（２）のチャネル幅は図２のソース領域のＰ＋拡散層１１（ウェルコンタクト）の幅Ｗｐの総和（＝ΣＷｐ）とする。
【００８４】
図１（Ａ）のＭＯＳＦＥＴモデルにおいて、可変抵抗素子（３）の抵抗値Ｒｓは、図１（Ｂ）に示すように、ゲート電圧（ゲート・ソース間電圧）Ｖｇの依存性と、ドレイン電圧（ドレイン・ソース間電圧）Ｖｄの依存性を反映するように、設定される。すなわち、可変抵抗素子３の抵抗値Ｒｓは、図１（Ｂ）に示すように、可変抵抗素子（３）の抵抗値Ｒｓがドレイン電圧Ｖｄに依存する第１の領域４と、可変抵抗素子（３）の抵抗値Ｒｓがドレイン電圧Ｖｄに依存しない第２の領域５を有し、第１の領域４と第２に領域５の境界で滑らかに接続されるように設定される。
【００８５】
また、可変抵抗素子３の抵抗値Ｒｓは、図１（Ｂ）に示すように、ゲート電圧Ｖｇの上昇（低下）とともに、低下（上昇）するという特性を反映するように設定される。
【００８６】
図３は、実施形態１のマクロモデル内の第１のＭＯＳＦＥＴ（１）及び第２のＭＯＳＦＥＴ（２）のモデルパラメータの初期値を抽出するために使用する通常構造の高耐圧ＭＯＳＦＥＴのレイアウトを模式的に示す図である。
【００８７】
図３に示すように、通常構造７のレイアウトは、図２のソース基板接続構造６とは、ソース側の構造が異なり、ソースはＮ＋拡散層１２（チャネル幅＝Ｗ）のみとなり、ウェルコンタクト層（Ｐ＋拡散層）１１は、Ｎ＋拡散層１２のゲート電極１５に対向する側と反対側の領域に配置されている。
【００８８】
＜実施形態２＞
次に、本発明の第２の実施形態を説明する。図４は、図１及び図２を参照して説明した前記実施形態１のＭＯＳＦＥＴモデル（「マクロモデル」という）を作成するための第２の実施形態２に係るモデル作成装置の構成を示す図である。
【００８９】
図４において、ウェファ２１として、図２のソース基板接続構造６と、図３の通常構造７の２種類のレイアウトパターンのＭＯＳＦＥＴを搭載したものを用意する。
【００９０】
電気特性測定装置２２で、ウェファ２１上のソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）と、通常構造の高耐圧ＭＯＳＦＥＴ（図３）のＩｄ−Ｖｇ特性（ドレイン電流−ゲート電圧特性）やＩｄ−Ｖｄ特性（ドレイン電流−ドレイン電圧特性）等の電気特性を測定する。
【００９１】
記録媒体２３は、ソース基板接続構造と通常構造の電気特性データ４１／４２、ＭＯＳＦＥＴ抽出プログラム４３、ＭＯＳＦＥＴモデル４４、マクロモデル抽出プログラム４５、マクロモデル４８、モデル検証プログラム４９等を記録する。なお、記録媒体２３は、記録媒体を備えた記憶装置（例えばＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）等の磁気ディスク記憶装置、あるいはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等の光ディスク記憶装置等）であってもよいことは勿論である。
【００９２】
情報処理装置２４は、記録媒体２３から、各種測定データや各種モデルを読み込み、モデル抽出やモデル検証等の処理を行う装置である。特に制限されないが、情報処理装置２４において、本実施形態で作製されたマクロモデルを用いて、例えばＳＰＩＣＥ系シミュレータ等による回路シミュレーション等を実行してもよい。あるいは、他の情報処理装置で回路シミュレーションを実行してもよい。
【００９３】
図５は、図４に示した装置によるマクロモデル作成の手順を示すフローチャートである。図４及び図５を参照して、実施形態１におえるマクロモデルの作成処理を説明する。
【００９４】
処理３１において、電気特性測定装置２２を用いて、ウェファ２１の電気特性を測定し、記録媒体２３に電気特性データを格納する。この時、ソース基板接続構造の高耐圧ＭＯＳＦＥＴと通常構造の高耐圧ＭＯＳＦＥＴの２種類に関して、モデル抽出に必要な電気特性（ドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）、ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）等）を測定し、電気特性データ４１、４２（通常構造電気特性データ、ソース基板接続構造電気特性データ）を格納する。
【００９５】
次に、処理３２において、記録媒体２３の電気特性データと、ＭＯＳＦＥＴ抽出プログラム４３を情報処理装置２４に読み込み、情報処理装置２４でＭＯＳＦＥＴ抽出プログラム４３を実行することで、通常構造の高耐圧ＭＯＳＦＥＴモデルを作成し、記録媒体２３のＭＯＳＦＥＴモデル４４に格納する。この時に使用するＭＯＳＦＥＴモデルは、ドレイン抵抗のバイアス依存性を表現することができる高耐圧専用モデル（ＨｉＳＩＭ＿ＨＶ：Ｈｉｒｏｓｈｉｍａ Ｕｎｉｖｅｒｓｉｔｙ Ｓｔａｒｃ ＩＧＦＥＴ Ｍｏｄｅｌ Ｈｉｇｈ Ｖｏｌｔａｇｅ／lａｒｇｅ ｃｕｒｒｅｎｔ）等、図１９（Ｃ）参照）を用い、また、ドレイン電流のチャネル長Ｌの依存性もある程度合わせておく。
【００９６】
次に、処理３３において、記録媒体２３のＭＯＳＦＥＴモデル４４とマクロモデル抽出プログラム４５を情報処理装置２４に読み込み、マクロモデル抽出プログラム４５を実行することで、図１（Ａ）に示した、ソース基板接続構造の高耐圧ＭＯＳＦＥＴのマクロモデルを作成し、記憶媒体２３にマクロモデル４８として格納する。この時、ＭＯＳＦＥＴモデル（図４の４４）の中身は変更せずに、図１（Ａ）の可変抵抗素子３のみを調整する。すなわち、可変抵抗素子３には、ゲート電圧Ｖｇ依存性とドレイン電圧Ｖｄ依存性を取り入れる。
【００９７】
次に、処理３４において、ソース基板接続構造の高耐圧ＭＯＳＦＥＴのマクロモデル４８を再調整する（必要に応じて記録媒体２３のマクロモデル４８とマクロモデル抽出プログラム４５を情報処理装置２４に読み込む）。処理３４では、特に、ＭＯＳＦＥＴのドレイン抵抗に関するパラメータに注目して調整する。図１（Ａ）では、ドレイン抵抗（（図１９（Ａ）の可変抵抗素子１０１参照）に関するパラメータは、モデルに組み込まれており、処理３４では、このドレイン抵抗に関するパラメータを調整する。
【００９８】
次に、処理３５において、記録媒体２３のマクロモデル４８とモデル検証プログラム４９を情報処理装置２４に読み込み、モデル検証プログラム４９を実行することで、マクロモデル４８の検証を行う。
【００９９】
次に、処理３６において、モデル検証プログラム４９で実行されたマクロモデルの検証結果を判断し（例えば情報処理装置２４の出力装置に出力されたマクロモデルの検証結果を見てユーザが判断してもよいし、情報処理装置２４で自動で判断してもよい）、問題がなければ終了し（処理３６のＯＫ分岐）、問題がある場合には（処理３６のＮＧ分岐）、処理３４へ戻り、処理３６での検証結果がＯＫになるまで繰り返す。
【０１００】
次に、図１３を参照して、図４に示した実施形態２の装置によるマクロモデルの作成手順を詳細に説明する。
【０１０１】
電気特性測定装置２２を用いて、ウェファ２１に搭載されたソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）と通常構造の高耐圧ＭＯＳＦＥＴ（図３）の２種類のパターンの電気特性を測定する。通常構造の高耐圧ＭＯＳＦＥＴ（図３）とソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）の測定データは、通常構造電気特性データ４１、ソース基板接続構造電気特性データ４２として、それぞれ記録媒体（図４の２３）に格納する。
【０１０２】
次に、情報処理装置２４（図４）は、ＭＯＳＦＥＴ抽出プログラム４３を用いて、通常構造電気特性データ４１を読み込み、ＭＯＳＦＥＴの閾値電圧やドレイン電流特性（例えばＩｄ−Ｖｇ特性、Ｉｄ−Ｖｄ特性）が、前記通常構造電気特性データ４１と一致するようにモデル抽出を行い、ＭＯＳＦＥＴモデル４４として、記録媒体（図４の２３）へ格納する。
【０１０３】
ＭＯＳＦＥＴモデルは、ドレイン抵抗のバイアス依存性が表現できる高耐圧専用モデル（ＨｉＳＩＭ＿ＨＶ等、図１９（Ｃ）参照）を用い、ドレイン電流のチャネル長依存性もある程度合わせておく。
【０１０４】
次に、情報処理装置２４（図４）は、マクロモデル抽出プログラム４５を用いて、記録媒体２３（図４）から、ＭＯＳＦＥＴモデル４４とソース基板接続構造電気特性データ４２を読み込み、ソース基板接続構造のマクロモデルを作成し、ＭＯＳＦＥＴの閾値電圧やドレイン電流特性（例えばＩｄ−Ｖｇ特性、Ｉｄ−Ｖｄ特性）が、ソース基板接続構造電気特性データ４２と一致するように、モデル抽出を行い、仮マクロモデル４６として、記録媒体へ格納する。
【０１０５】
この時、情報処理装置２４（図４）のマクロモデル抽出プログラム４５は、ＭＯＳＦＥＴモデル４４の中身は変更せずに、可変抵抗素子３のみを調整する。
【０１０６】
可変抵抗素子３の抵抗値Ｒｓは、ゲート電圧Ｖｇ依存性とドレイン電圧Ｖｄ依存性を組み込む。その一例を以下に示す。
【０１０７】
Rs' ＝ (Rs0 + Rs1 * Vg + Rs2 * Vg2)/W （1）
【０１０８】
Rs ＝ Rs' * (ｆ（Vd,δ）* 0.5 + 0.5) （2）
【０１０９】
f(Vd,δ) = (Vg - 0.5 * (Vg - Vd -δ + sqrt((Vg - Vd -δ)2 + 4 *δ*Vg)))/Vg （3）
【０１１０】
δ = 0.01 （4）
【０１１１】
ここで、Ｖｇはゲート電圧（ゲート・ソース間電圧）、Ｖｄはドレイン電圧（ドレイン・ソース間電圧）である。また、Ｗは全チャネル幅（Ｗ＝ΣＷｎ＋ΣＷｐ）である。Ｒｓは可変抵抗素子３の抵抗値である。
【０１１２】
また式（３）の関数ｆ（Ｖｄ，δ）は、スムージング関数であり、座標（Ｖｄ，ｆ（Ｖｄ））において、原点（０，０）を通る傾き１／Ｖｇの直線（０≦Ｖｄ＜Ｖｇ）と、Ｖｄ＞Ｖｇでｆ（Ｖｄ）＝１となり、ドレイン電圧Ｖｄ＝Ｖｇ前後で滑らかに接続する。δの値を大きくすると、Ｖｄ＝Ｖｇ近辺で緩やかに変化する。
【０１１３】
したがって、式（２）のＲｓ（可変抵抗素子３の抵抗値）は、Ｖｄ＝０でＲｓ、０＜Ｖｄ＜Ｖｇで傾き１／Ｖｇの直線、Ｖｄ＞Ｖｇで、Ｒｓ'となり、Ｖｄ＝Ｖｇ前後で滑らかに接続する。
【０１１４】
また、可変抵抗素子３の別の例を次式（1'）〜（3'）に示す。
【０１１５】
Rs = ((Rs0 + Rs1 * Vg + Rs2 * Vg2 ) * f (Vd) + Rs3)/W (1')
【０１１６】
f (Vd,δ) = (Vdsat - 0.5 * (Vdsat-Vd-δ + ((Vdsat-Vd-δ)2 + 4*δ*Vdsat)0.5 ))/Vdsat (2')
【０１１７】
Vdsat = (Vg - Vt) fac1/fac2 (3')
【０１１８】
式(3')の飽和ドレイン電圧Ｖdsatにおけるパラメータfac1 と fac2はドリフト抵抗での電圧ドロップの影響により生じる、測定される見かけの飽和電圧と、ＭＯＳＦＥＴ（トランジスタ）内のピンチオフ電圧の差を補正するためのフィッティングパラメータである。ＶｔはＭＯＳＦＥＴの閾値電圧である。ＭＯＳＦＥＴのピンチオフ電圧は、ドリフト領域の有無に余り依存しないが、高耐圧ＭＯＳＦＥＴではドリフト領域寄生抵抗による電圧降下により、この電圧降下がない場合に比べて、見かけ上高い電圧でＭＯＳＦＥＴのピンチオフが起こることを補正するものである。この補正は、ゲート長が短いトランジスタの場合に特に必要となる。
【０１１９】
次に、情報処理装置２４（図４）は、マクロモデル調整プログラム４７を用いて、記録媒体２３（図４）から、仮マクロモデル４６と、ソース基板接続構造電気特性データ４２を読み込み、特にＩｄ−Ｖｄ特性の線形領域と飽和領域の境界付近が合うように、仮マクロモデル４６内のＭＯＳＦＥＴモデルのドレイン抵抗関係のパラメータを調整し、マクロモデル４８として記録媒体２３（図４）へ格納する。
【０１２０】
次に、情報処理装置２４（図４）は、マクロモデル検証プログラム４９を用いて、記録媒体２３（図４）から、マクロモデル４８とソース基板接続構造電気特性データ４２を読み込み、マクロモデルの検証を行う。
【０１２１】
ここでは、様々なチャネル長、チャネル幅の測定データに対して、電気特性の一致精度及び、チャネル長依存性、チャネル幅依存性を検証し、その結果を、マクロモデル検証結果５０として記録媒体２３（図４）へ格納する。
【０１２２】
次に、マクロモデル検証結果５０を判断し、問題がなければ、前記マクロモデル４８を最終結果として終了し、問題ある場合には、マクロモデル調整処理（前記マクロモデル調整プログラム４７）へ戻り、検証結果がＯＫ（可）となるまで繰り返す。この時の入力データは、仮マクロモデル４６の代わりに、記録媒体２３（図４）からマクロモデル４８を読み込む。
【０１２３】
実施形態１、２の作用効果について説明する。
【０１２４】
モデル対象のソース基板接続構造を有する高耐圧ＭＯＳＦＥＴにおいて、
Ｎ＋拡散層（図２の１２）に隣接する領域の電流を、第１のＭＯＳＦＥＴ（図１の１）で表わし、
Ｐ＋拡散層（ウェルコンタクト拡散層、図２の１１）に隣接する領域の電流を可変抵抗素子（図１の３）と第２のＭＯＳＦＥＴ（図１の２）の直列接続回路によって表わし、
Ｎ＋拡散層（図２の１２）のチャネル幅Ｗｎ（総和）と、Ｐ＋拡散層（ウェルコンタクト拡散層、図２の１１）のチャネル幅Ｗｐ（総和）を、それぞれ、第１のＭＯＳＦＥＴ１のチャネル幅と、第２のＭＯＳＦＥＴ２のチャネル幅としてマクロモデルに取り入れることにより、Ｎ＋拡散層（図２の１２）とＰ＋拡散層（図２の１１）のチャネル幅の割合（例えばＷｎｒａｔｉｏ＝ΣＷｎ／（ΣＷｎ＋ΣＷｐ））に依存して変化するＭＯＳＦＥＴの特性を、高精度にフィッティングすることができた。
【０１２５】
ソース基板接続構造の高耐圧ＭＯＳＦＥＴに特有のＰ＋拡散層（ウェルコンタクト拡散層、図２の１１）近傍でのバイアスに依存したキャリアの流れについては、高耐圧ＭＯＳＦＥＴのドレイン・ソース間電流Ｉｄｓに与える影響を表現することができる等価抵抗を、可変抵抗素子３（図１参照）として、第２のＭＯＳＦＥＴ（２）のソースに直列に接続することで解決した。
【０１２６】
ソース基板接続構造の高耐圧ＭＯＳＦＥＴでは、図２４（Ａ）及び図２４（Ｂ）を参照して説明したように、Ｐ＋拡散層１１１（ウェルコンタクト拡散層）近傍のチャネル領域では、反転層１１６が形成されにくいため（領域１１７参照）、見かけ上、抵抗が付加された形となり、しかも、Ｐ＋拡散層１１の近傍は、ゲート電極１１５で覆われているので、この抵抗値は、ゲート電圧（ゲート・ソース間電圧）Ｖｇｓ依存性を持つことになる。
【０１２７】
本実施形態では、Ｐ＋拡散層（図２の１１）近傍の抵抗成分（寄生抵抗）を、抵抗値Ｒｓがゲート・ソース間電圧Ｖｇｓに依存する抵抗（図１の可変抵抗素子３）で表現している。より具体的には、ゲート・ソース間電圧Ｖｇｓが高いときは、ゲート・ソース間電圧Ｖｇｓが低い場合に比べ、Ｐ＋拡散層１１（図２の１１）の周囲のチャネル領域には、相対的に、反転層が形成され易くなり、寄生抵抗の抵抗値は低下すると考えられる。このことから、寄生抵抗は、ゲート・ソース間電圧Ｖｇｓが高くなると、その抵抗値が下がるようなゲート・ソース間電圧Ｖｇｓ依存性を持たせた（図１（Ｂ）のＲｓ参照）。
【０１２８】
また、ソース基板接続構造の高耐圧ＭＯＳＦＥＴに特有の特性（図２２乃至図２４、及びそれらの関連説明参照）を表現するため、可変抵抗素子３（図１参照）に、ドレイン・ソース間電圧（ドレイン電圧）Ｖｄｓ依存性を持たせた。その典型的な形態について、図６を参照して説明する。
【０１２９】
図６（Ａ）は、図２のレイアウト構造のＭＯＳＦＥＴのゲート電極１５直下のシリコン半導体基板表面に形成されるチャネルを模式的に等価回路で示した図である。図６（Ｂ）は、図６（Ａ）の可変抵抗素子３の抵抗値Ｒｓのドレイン・ソース間電圧（ドレイン電圧）依存特性を示す図であり、横軸はドレイン電圧、縦軸は可変抵抗素子３の抵抗値Ｒｓである。
【０１３０】
図６（Ａ）に示すように、ソース領域のＮ＋拡散層１２とドレイン（低濃度ドレイン拡散層（Ｎ−拡散層）１４、ドレイン拡散層（Ｎ＋拡散層）１３）間には、図１の第１のＭＯＳＦＥＴ１が接続され、ウェルコンタクト拡散層であるＰ＋拡散層１１とドレイン（１４、１３）間には、図１の第２のＭＯＳＦＥＴ２が接続され、第２のＭＯＳＦＥＴ２のソースとＰ＋拡散層１１（図１の端子Ｓ）間には、抵抗値Ｒｓが可変の可変抵抗素子３が接続されている。図６（Ａ）では、第１のＭＯＳＦＥＴ１がドレインとＮ＋拡散層１２間に２個、第２のＭＯＳＦＥＴ２と可変抵抗素子３の直列回路がドレインとＰ＋拡散層１１間に３組、並列に接続されている。これら第１、第２のＭＯＳＦＥＴ１、２（計５個）のゲートは共通接続され、ＭＯＳＦＥＴモデルのゲート端子（図１のＧ）に接続され、ドレインは共通接続され、ＭＯＳＦＥＴモデルのドレイン端子（図１のＤ）に接続される。２個のＮ＋拡散層１１は共通接続され、ＭＯＳＦＥＴモデルのソース端子（図１のＳ）に接続され、３個のＰ＋拡散層１１は共通接続され、ＭＯＳＦＥＴモデルのバックゲート（バルク）端子（図１のＢ）に接続される。
【０１３１】
図６（Ｂ）において、可変抵抗素子３の抵抗値Ｒｓのドレイン電圧依存性は、抵抗値Ｒｓがドレイン電圧Ｖｄの増加に伴い増加する第１の領域４と、抵抗値Ｒｓがドレイン電圧Ｖｄに依存しない第２の領域５の二つの領域から構成される。
【０１３２】
より典型的には、第１の領域４と第２の領域５の境界では、式（３）のスムージング関数ｆ（Ｖｄ，δ）により、抵抗値Ｒｓが滑らかに接続されるように構成される。
【０１３３】
また、より典型的には、第１の領域４と第２の領域５の境界は、モデリング対象とする高耐圧ＭＯＳＦＥＴの線形領域と飽和領域の境界、あるいは、その付近に設定される。これは、図２４（Ａ）に示すように、ドレイン電圧Ｖｄの低い領域（線形領域）では、Ｐ＋拡散層１１１の存在がドレイン電流Ｉｄ（ドレイン・ソース間電流Ｉｄｓ）に与える影響が小さく、図２４（Ｂ）に示すように、ドレイン電圧Ｖｄの高い領域（飽和領域）では、Ｐ＋拡散層１１１の存在がドレイン電流Ｉｄ（ドレイン・ソース間電流Ｉｄｓ）に与える影響が大きい、ことを表現したものである。
【０１３４】
本実施形態によれば、以上の作用によって、ソース基板接続構造を持つ高耐圧ＭＯＳＦＥＴに特有のバイアス電圧依存性を高精度に表現することができた。
【０１３５】
また、図６（Ａ）において、Ｐ＋拡散層１１に隣接する反転層が充分に形成されない領域（図２４（Ａ）、（Ｂ）の１１７）がドレイン電流Ｉｄに与える影響を、ドレイン電圧Ｖｄ及びゲート電圧Ｖｇに依存する可変抵抗素子３によって表現する。このため、マクロモデル作成にあたり、追加が必要なパラメータは、可変抵抗素子３に係わる少数のパラメータ（例えば式（１）のＲｓ０、Ｒｓ１、Ｒｓ２等）である。
【０１３６】
すなわち、本実施形態によれば、ＭＯＳＦＥＴモデルの調整や改良を行った場合に予想されるフィッティング対象パラメータの大きな増大はなく、フィッティング方法が確立されている通常構造の高耐圧ＭＯＳＦＥＴモデルを起点に、可変抵抗素子３に関する少数のモデリングパラメータ（式（１）、（２）等のＲｓ０、Ｒｓ１、Ｒｓ２等）をフィッティングすることにより、精度の良いマクロモデルを形成することができた。
【０１３７】
また、本実施形態のマクロモデルの構成によれば、回路シミュレーションの実行にあたり、ＭＯＳＦＥＴモデルに対して、
Ｗｎｒａｔｉｏの値をインスタンスパラメータ（インスタンス名で特定される素子に設定するパラメータ）として受け渡す、あるいは、
図２、図６のＮ＋拡散層１２とＰ＋拡散層１１のそれぞれに対応するチャネル幅Ｗｎ、Ｗｐを受け渡す、あるいは、
モデル内においてチャネル幅Ｗの関数としてＷｎｒａｔｉｏの値を計算する、
ことにより、マクロモデル内において用いるＷｎｒａｔｉｏの値を特定することができる。
【０１３８】
また、ソース領域が全てＮ＋拡散層１２により形成される通常構造の高耐圧ＭＯＳＦＥＴ（図３参照）の特性測定パターンを用意して電気特性の測定を行い、その測定結果に基づき通常構造の高耐圧ＭＯＳＦＥＴモデルを一旦作成したあと、通常構造の高耐圧ＭＯＳＦＥＴモデルと可変抵抗素子３により構成される高耐圧ＭＯＳＦＥＴモデルのマクロモデルを作成し、可変抵抗素子３の少数のパラメータを調整するという、簡易で、手順が明確な方法により、回路シミュレーション用のモデルを作成することができる。
【０１３９】
なお、本実施形態では、図６（Ｂ）に示すように、可変抵抗素子３を、抵抗値がドレイン電圧Ｖｄの増加に伴い増加する第１の領域４と、抵抗値がドレイン電圧に依存しない第２の領域５の二つの領域から構成される例を示したが、精度に対する要求が低い場合は、単一の領域からなるモデルで可変抵抗素子３を表現しても良い。但し、モデルの精度が要求される場合には、前記の通り二つの領域からなるモデル、あるいは、以下に実施形態４で説明するように、三つ以上の領域からなるモデルで、可変抵抗素子３を表現することが好ましい。
【０１４０】
可変抵抗素子３のモデルにおける、第１の領域４と第２の領域５の境界は、例えば、モデル対象とするＭＯＳＦＥＴの線形領域と飽和領域の境界付近のドレイン電圧Ｖｄを選択する。あるいは、モデル対象とするＭＯＳＦＥＴの線形領域と飽和領域の境界よりも高めのドレイン電圧Ｖｄ、典型的には、線形領域と飽和領域の境界となるドレイン電圧Ｖｄの１〜２．５倍程度の値としてもよい。なお、ＭＯＳＦＥＴの線形領域と飽和領域の境界のドレイン電圧は、「飽和電圧」と呼ばれる。
【０１４１】
なお、上記実施形態１、２においては、ＮチャネルＭＯＳＦＥＴについて記載したが、ＰチャネルＭＯＳＦＥＴについても実施形態１の極性を反転させることで、同様にして本発明を適用することができる（ＰチャネルＭＯＳＦＥＴではソース端子電圧がドレイン端子電圧よりも高電圧とされ、ゲート・ソース間電圧Ｖｇｓは負値又は０となる）。
【０１４２】
図７（Ａ）と図７（Ｂ）は、本実施形態による高耐圧ＭＯＳＦＥＴについて、異なるＷｎｒａｔｉｏに関して、ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）をモデリングした結果（実線）と、実測値（▲）と、図１９の従来モデル（破線、図２１に対応）を比較して示す図である。ここで、Ｗｎｒａｔｉｏは、図２の全チャネル幅Ｗ（＝ΣＷｎ＋ΣＷｐ）に対して、各Ｎ＋型ソース拡散層（Ｎ＋拡散層）１２の幅Ｗｎの合計ΣＷｎが占める割合（％表記）である。
【０１４３】
Ｗｎｒａｔｉｏ＝｛（ΣＷｎ）／（ΣＷｎ＋ΣＷｐ）｝×１００
【０１４４】
図７（Ａ）では、Ｗｎｒａｔｉｏ＝４８％、図７（Ｂ）では、Ｗｎｒａｔｉｏ＝４０％としている。なお、図７（Ａ）、図７（Ｂ）において、横軸はドレイン電圧（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）Ｖｄｓ（単位：Ｖｏｌｔａｇｅ）、縦軸はドレイン電流（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｃｕｒｒｅｎｔ）Ｉｄ（単位：Ａｍｐｅｒｅ）であり、ゲート電圧（ｇａｔｅ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）Ｖｇｓを０〜５Ｖまで１Ｖステップで変化させたＩｄ−Ｖｄカーブが示されている。Ｖｇｓ＝０Ｖでは、ＭＯＳＦＥＴはオフ状態であり、ドレイン電流Ｉｄ＝０である。
【０１４５】
図７（Ａ）では、▲マークで示した実測値と、実線で示す実施形態と、破線で示す関連技術によるモデリング結果（従来モデル）とは、Ｖｄｓの全範囲、ゲート・ソース間電圧（ゲート電圧）Ｖｇｓ＝０、１、２、・・・、５Ｖの全てについて、比較的良く一致している。
【０１４６】
図７（Ｂ）では、実測値（▲）と、実線で示す実施形態のモデルリング結果とは、線形領域、及び、飽和領域のいずれについてもほぼ一致している。
【０１４７】
一方、図７（Ｂ）において、破線で示す従来モデルでは、飽和領域で一致しない（特に、飽和領域のうち、ゲート電圧Ｖｇｓが高い領域で実測値（▲）との差異が顕著となる）。
【０１４８】
図８（Ａ）と図８（Ｂ）は、ＮチャネルＭＯＳＦＥＴがオンした状態におけるドレイン電流（ドレイン・ソース間電流）Ｉｄｓを、Ｗｎｒａｔｉｏが異なる素子（ＭＯＳＦＥＴ）間で比較したものである。なお、図８において、縦軸のドレイン電流は全チャネル幅Ｗで規格化し、Ｉｄｓ／Ｗとしている。横軸の素子（ＭＯＳＦＥＴ）ＡのＷｎｒａｔｉｏは４０％、素子（ＭＯＳＦＥＴ）Ｂ、ＣのＷｎｒａｔｉｏは４８％である（なお、素子ＢとＣは、Ｗｎｒａｔｉｏは共通であるが、別のＭＯＳＦＥＴである）。図８（Ａ）に示すように、実線で示す本発明の実施形態と、●で示す実測値とはほぼ一致している（破線で示す従来モデルもほぼ一致している）。
【０１４９】
図８（Ａ）に示した線形領域（ドレイン・ソース間電圧Ｖｄｓ＝０．１Ｖ、ゲート電圧Ｖｇ＝５Ｖ）では、全チャネル幅Ｗで規格化したドレイン電流Ｉｄｓ／Ｗの実測値（●）は、Ｗｎｒａｔｉｏ＝４０％の素子Ａと、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃでほぼ略等しく、Ｗｎｒａｔｉｏにほとんど依存しない。また図２、図６に示した実施形態を用いたモデリング結果Ｉｄｓ／Ｗは、図８（Ａ）に示すように、線形領域では、素子ＡのＷｎｒａｔｉｏ＝４０％、素子Ｂ、ＣのＷｎｒａｔｉｏ＝４８％のいずれの実測値（●）とも交差しており、ほぼ一致していることが分かる。なお、図２２（Ａ）を参照して説明したように、図１９等の関連技術のモデル（従来モデル）を用いたモデリング結果Ｉｄｓ／Ｗは、図８（Ａ）に示すように、線形領域では、Ｗｎｒａｔｉｏ＝４０％の素子Ａ、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃのいずれの実測値（●）とも交差しており、ほぼ一致している。
【０１５０】
図８（Ｂ）に示した飽和領域（ドレイン・ソース間電圧Ｖｄｓ＝１２Ｖ、ゲート電圧Ｖｇ＝５Ｖ）では、全チャネル幅Ｗ（＝ΣＷｎ＋ΣＷｐ）で規格化したドレイン電流Ｉｄｓ／Ｗの実測値（●で示す）は、Ｗｎｒａｔｉｏに依存して変化する。
【０１５１】
図８（Ｂ）に示した飽和領域において、Ｗｎｒａｔｉｏ＝４０％の素子Ａでは、Ｉｄｓ／Ｗの実測値（●で示す）と、図２、図６に示した実施形態を用いたモデリング結果Ｉｄｓ／Ｗは一致している。一方、図１９等の関連技術のモデル（従来モデル）を用いたモデリング結果（破線と素子Ａの交差部）では、Ｉｄｓ／Ｗは、Ｗｎｒａｔｉｏ＝４０％の素子Ａに関して、実測値との差異が顕著である。
【０１５２】
なお、図８（Ｂ）において、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃについても、実施形態（実線）は実測値（●）と一致している。なお、破線で示す従来モデルも、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃについて、実測値（●）とほぼ一致している。
【０１５３】
＜実施形態３＞
図９は、本発明の実施形態３において、高耐圧ＭＯＳＦＥＴの回路シミュレーション用マクロモデルを等価回路で示す図である。
【０１５４】
図９において、
参照符号Ｄは、高耐圧ＭＯＳＦＥＴシミュレーション用マクロモデルのドレイン端子、
参照符号Ｇは、該マクロモデルのゲート端子、
参照符号Ｓは、該記マクロモデルのソース端子、
参照符号Ｂは、該マクロモデルのウェル端子
である。
【０１５５】
図９を参照すると、このマクロモデルは、
第１のＭＯＳＦＥＴ（１５１）、
第２のＭＯＳＦＥＴ（１５２）、
第１の可変抵抗素子（１５３）、
第２の可変抵抗素子（１５４）、
第３の可変抵抗素子（１５５）
から構成されている。
【０１５６】
第１のＭＯＳＦＥＴ（１５１）のゲート、バルク（バックゲート）を第２のＭＯＳＦＥＴ（１５２）のゲート、バルクにそれぞれ共通接続し、それぞれ高耐圧ＭＯＳＦＥＴマクロモデルのゲート端子（Ｇ）、バルク端子（Ｂ）としている。
【０１５７】
第１のＭＯＳＦＥＴ（１５１）のドレインに第１の可変抵抗素子（１５３）の一端を接続し、第２のＭＯＳＦＥＴ（１５２）のドレインに第２の可変抵抗素子（１５４）の一端を接続し、第１の可変抵抗素子（１５３）の他端と、第２の可変抵抗素子（１５４）の他端をともに高耐圧ＭＯＳＦＥＴマクロモデルのドレイン端子（Ｄ）へ接続している。
【０１５８】
第２のＭＯＳＦＥＴ（１５２）のソースに、第３の可変抵抗素子（１５５）の一端を接続し、第３の可変抵抗素子（１５５）の他端を、第１のＭＯＳＦＥＴ（１５１）のソースとともに高耐圧ＭＯＳＦＥＴマクロモデルのソース端子（Ｓ）へ接続している。
【０１５９】
第１及び第２の可変抵抗素子（１５３、１５４）は、高耐圧マクロモデルのドレイン電圧に対する依存性を有する。
【０１６０】
第３の可変抵抗素子（１５５）は、図１の可変抵抗素子（３）に相当し、高耐圧マクロモデルのゲート電圧Ｖｇに対する依存性とドレイン電圧Ｖｄに対する依存性を有する。
【０１６１】
前記実施形態１、２と本実施形態との相違点は、第１のＭＯＳＦＥＴ（１５１）及び第２のＭＯＳＦＥＴ（１５２）のドレインにそれぞれ第１の可変抵抗素子（１５３）と第２の可変抵抗素子（１５４）を直列に挿入した点である。
【０１６２】
前記実施形態１、２では、ドレイン抵抗のドレイン電圧依存性を表現できる高耐圧専用モデル（ＨｉＳＩＭ＿ＨＶ等）を必要とするが、実施形態３では、通常のＭＯＳＦＥＴモデル（ＢＳＩＭ３（Ｂｅｒｋｌｅｙ Ｓｈｏｒｔ−ｃｈａｎｎｅｌ ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ ＦＥＴ） Ｍｏｄｅｌ）、ＢＳＩＭ４等）を使用することできる。
【０１６３】
＜実施形態４＞
次に、本発明の実施形態４について説明する。本実施形態は、図９に示した実施形態３のマクロモデルを作成するための装置に関する実施形態である。図１１は、実施形態４の構成を示す図である。なお、図１１において、図４と同一又は同等の要素には、同一の参照符号が付されている。
【０１６４】
図１１を参照すると、ウェファ２１は、ソース基板接続構造（図２）と通常構造（図３）の２種類のパターンのＭＯＳＦＥＴを搭載したものを用意する。
【０１６５】
電気特性測定装置２２で、ウェファ２１のＭＯＳＦＥＴ（ソース基板接続構造と通常構造）のＩｄ−Ｖｇ、Ｉｄ−Ｖｄ特性等の電気特性を測定する。
【０１６６】
記録媒体２５（あるいは記憶装置）は、電気特性データ４１／４２、ＭＯＳＦＥＴ抽出プログラム４３、ＭＯＳＦＥＴモデル４４、マクロモデル１抽出プログラム４５−１、マクロモデル１（４８−１）、マクロモデル２抽出プログラム４５−２、マクロモデル２（４８−２）、モデル検証プログラム４９等を記録する。
【０１６７】
情報処理装置２４は、各種測定データや各種モデルを読み込み、モデル抽出やモデル検証を行う装置である。
【０１６８】
本実施形態と、前記実施形態２との相違点は、マクロモデルの作成が２種類に分かれている点である。
【０１６９】
図１２は、図１１の装置において、マクロモデルの作成手順を示すフローチャートである。なお、図１２において、図５と同一又は同等の処理を行う処理は、同一の参照番号が付されている。
【０１７０】
まず、処理３１において、電気特性測定装置２２を用いて、ウェファ２１の電気特性を測定し、記録媒体２５に、電気特性データ４１／４２を格納する。この時、ソース基板接続構造と通常構造の２種類のパターンでモデル抽出に必要な電気特性（ドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）、ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）等）を測定し電気特性データ４１、４２として記録する。
【０１７１】
次に、処理３２において、記録媒体２５の電気特性データ４１／４２とＭＯＳＦＥＴ抽出プログラム４３を情報処理装置２４に読み込み、通常構造の高耐圧ＭＯＳＦＥＴモデル４４を作成する。この時に使用するモデルは、通常のＭＯＳＦＥＴモデル（ＢＳＩＭ３、ＢＳＩＭ４等）を用い、ドレイン電流のチャネル長依存性もある程度合わせておく。ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）において、ゲート電圧Ｖｇの高い領域が合わない場合があるが、そのまま次へ進む。
【０１７２】
次に、処理３７において記録媒体２５の電気特性データ４１／４２とＭＯＳＦＥＴモデル４４とマクロモデル１抽出プログラム４５−１を情報処理装置２４に読み込み、図１０に示す通常構造の高耐圧ＭＯＳＦＥＴのマクロモデル１（４８−１）を作成する。
【０１７３】
図１０に示すように、ＭＯＳＦＥＴ（１５１）のドレインとマクロモデルのドレイン端子Ｄ間に可変抵抗素子（１５３）が接続されている。この時、ＭＯＳＦＥＴのパラメータは、なるべく変えず、図１０の可変抵抗素子（１５３）のみで調整する。可変抵抗素子（１５３）には、ドレイン電圧Ｖｄ依存性を持たせる。
【０１７４】
次に、処理３３において記録媒体２５のマクロモデル１（４８−１）とマクロモデル２抽出プログラム４５−２を、情報処理装置２４に読み込み、マクロモデル２抽出プログラム４５−２を実行して、ソース基板接続構造の高耐圧ＭＯＳＦＥＴのマクロモデル２（４８−２）を作成する。
【０１７５】
図９の等価回路において、第１のＭＯＳＦＥＴ（１５１）と第２のＭＯＳＦＥＴ（１５２）は同じモデルとし、第１の変抵抗素子（１５３）と第２の可変抵抗素子（１５４）も同一とする。この時、マクロモデル１の中身は変更せずに、可変抵抗素子（１５５）のみを調整する。可変抵抗素子（１５５）は、前記実施形態１の例えば式（１）〜式（４）（あるいは式（１’）〜（３’））と同様に、ゲート電圧Ｖｇの依存性と、ドレイン電圧Ｖｄの依存性を持たせる。
【０１７６】
次に、処理３４において記録媒体２５のマクロモデル２（４８−２）とマクロモデル２抽出プログラム（４５−２）を情報処理装置２４に読み込み、マクロモデル２抽出プログラム（４５−２）を実行することで、ソース基板接続構造の高耐圧ＭＯＳＦＥＴのマクロモデル２（４８−２）を再調整する。この時、特にドレイン抵抗（図９の１５２、１５３）に関するパラメータに注目して調整する。
【０１７７】
次に、処理３５において記録媒体２５のマクロモデル２（４８−２）とモデル検証プログラム４９を情報処理装置２４に読み込み、マクロモデル２（４８−２）の検証を行う。
【０１７８】
処理３６においてモデルの検証結果を判断し、問題なければ終了し、問題がある場合には（処理３６のＮＧ分岐）、処理３４へ戻り検証結果がＯＫとなるまで繰り返す。
【０１７９】
詳細なフローに関しては、前記実施形態２で説明で参照した図１３において、ＭＯＳＦＥＴモデル４４とマクロモデル抽出プログラム４５の間に、可変抵抗素子１５３の調整が追加されるのみであることから、その説明は省略する。実施形態４においても、前記実施形態1、２と同様の効果を奏する。
【０１８０】
＜実施形態５＞
次に、本発明の実施形態５を説明する。図１４は、実施形態５のマクロモデルの作成手順を説明する図である。前記実施形態２との相違点は、差分データ生成プログラム５２と電気特性差分データ５３が追加された点である。図４及び図１４を参照して、本実施形態の手順を以下に説明する。
【０１８１】
電気特性測定装置２２を用いて、ウェファ２１に搭載されたソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）と通常構造の高耐圧ＭＯＳＦＥＴ（図３）の２種類のパターンの電気特性を測定する。通常構造の高耐圧ＭＯＳＦＥＴ（図３）とソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）の測定データは、通常構造電気特性データ４１とソース基板接続構造電気特性データ４２として、それぞれ記録媒体２３へ格納する。
【０１８２】
次に、情報処理装置２４は、ＭＯＳＦＥＴ抽出プログラム４３を用いて、記録媒体２３から、通常構造電気特性データ４１を読み込み、ＭＯＳＦＥＴの閾値電圧やドレイン電流特性が前記通常構造電気特性データ４１と一致するようにモデル抽出を行い、ＭＯＳＦＥＴモデル４４として記録媒体２３へ格納する。
【０１８３】
ＭＯＳＦＥＴモデルはドレイン抵抗のバイアス依存性が表現できる高耐圧専用モデル（例えばＨｉＳＩＭ＿ＨＶ等）を用い、チャネル長依存性もある程度合わせておく。
【０１８４】
次に、情報処理装置２４は、差分データ生成プログラム５２を用いて、記録媒体２３から、通常構造電気特性データ４１と、ソース基板接続構造電気特性データ４２を読み込み、通常構造電気特性データ４１に対して、ソース拡散層（１２）の幅が全チャネル幅に占める割合（ΣＷｎ／Ｗ：図２）を乗じた値を、ソース基板接続構造電気特性データ４２から差し引いた電気特性差分データ５３を、記録媒体２３に格納する。
【０１８５】
情報処理装置２４では、通常構造電気特性データ４１と前記ソース基板接続構造電気特性データ４２の測定点が異なる場合には、例えば内挿又は外挿演算を実行して補間を行う。
【０１８６】
次に、情報処理装置２４は、マクロモデル抽出プログラム４５を用いて、前記ＭＯＳＦＥＴモデル４４と前記電気特性差分データ５３を読み込み、ＭＯＳＦＥＴの全チャネル幅Ｗを、ウェルコンタクト拡散層の幅の合計（ΣＷｐ：図２）として、ＭＯＳＦＥＴモデル４４のソースに可変抵抗素子３（図１参照）を挿入し、可変抵抗素子３を、前記実施形態２と同様に調整する。
【０１８７】
その後、情報処理装置２４は、ソース基板接続構造のマクロモデル（図１又は図９）を作成し、仮マクロモデル４６として、記録媒体２３へ格納する。これ以降は、前記実施形態２と同一の手順であるため、説明は省略する。
【０１８８】
本実施形態のマクロモデル抽出プログラム４５は、電気特性差分データ５３の波形（データの値）に対するフィッティング（例えば最小二乗法等を用いたカーブ・フィッティング）を行うことによって、マクロモデルにおける可変抵抗素子３のモデリングパラメータを決定する。
【０１８９】
また、本実施形態の変形例として、マクロモデル抽出プログラム４５は、可変抵抗素子３の抵抗値Ｒｓの値をモデリングするにあたり、電気特性差分データ５３の波形（データの値）に基づき、第１の領域４（図１（Ｂ）参照）と第２の領域５（図１（Ｂ）参照）の境界を検出する機能を備えてもよい。
【０１９０】
また、マクロモデル抽出プログラム４５は、検出した当該境界に基づいて、マクロモデルにおける可変抵抗素子３の抵抗値Ｒｓを表現する数式中のパラメータ、あるいは、そのパラメータの初期値を決定する機能を備えてもよい。
【０１９１】
あるいは、マクロモデル抽出プログラム４５は、モデル作成者が、マクロモデルの抽出において参照できるよう、第１の領域４（図１（Ｂ）参照）と第２の領域５（図１（Ｂ）参照）の境界を検出し表示する機能を備えてもよい。
【０１９２】
また、マクロモデル抽出プログラム４５は、マクロモデルが表現する電気特性における第１の領域４（図１（Ｂ）参照）と第２の領域５（図１（Ｂ）参照）の境界を、電気特性差分データ５３における、これら境界と比較検証し、検証結果を表示する機能を備えてもよい。
【０１９３】
例えば、マクロモデル抽出プログラム４５は、電気特性差分データ５３を用いて各ゲート電圧において、ドレイン電流Ｉｄのドレイン電圧Ｖｄによる微分値がゼロになるドレイン電圧Ｖｄ＿ｇｄｓ０を検出し、その値を第１の領域４と第２の領域５の境界としてもよい。
【０１９４】
あるいは、マクロモデル抽出プログラム４５は、可変抵抗素子３の抵抗値Ｒｓを表現する数式中のパラメータをフィッティングする際の初期値として用いる。ドレイン電流のドレイン電圧による微分値がゼロになるドレイン電圧Ｖｄ＿ｇｄｓ０が複数存在する場合には、その一方、あるいは、二点の中間点を第１の領域４と第２の領域５の境界としてもよい。
【０１９５】
さらに、マクロモデル抽出プログラム４５は、複数のＶｄ＿ｇｄｓ０の一方だけを用いる場合の一例として、ドレインバイアスの小さい領域はＲｓがドレイン電圧Ｖｄに伴い変化する特性の中に含めることができるので、ドレインバイアスの大きいほうのＶｄ＿ｇｄｓ０の値を境界として用いるようにしてもよい。
【０１９６】
本実施形態は、前記実施形態1、２と同様の効果を奏する。
【０１９７】
また、本実施形態においては、電気特性差分データ５３を作成することにより、電気特性差分データ５３を作成しない場合と比べて、マクロモデルにおける可変抵抗素子３のモデルパラメータを、より高精度に決定することができる。
【０１９８】
これは、電気特性差分データ５３は、Ｐ＋拡散層１１（図１（Ａ）参照）の存在に起因する寄生抵抗の影響を強く受ける電流成分を抜き出したものであり、Ｐ＋拡散層１１による寄生抵抗の影響がより顕著に現れるので、可変抵抗素子３のモデルパラメータのフィッティングが容易になるためである。
【０１９９】
また、電気特性差分データ５３を作成することで、可変抵抗素子３の抵抗値Ｒｓを高精度にモデリングするに当たって、必要な第１の領域４と第２の領域５の境界（図１（Ｂ）、図６（Ｂ）参照）の検出が容易になる。
【０２００】
さらに、本実施形態によれば、情報処理装置２４で実行されるプログラムが、
第１の電気特性実測データ（通常構造の電気特性データ４１）と、第２の電気特性実測データ（ソース基板接続構造の電気特性データ４２）とを用いた演算により、第３の電気特性データ（電気特性差分データ５３）を生成する処理（機能）と、
第３の電気特性を対象として回路シミュレーション用素子モデルを生成する処理（機能）と、
を備えたことにより、可変抵抗素子３のモデルパラメータのフィッティング、あるいはモデリングを行うにあたり、可変抵抗素子３の抵抗値Ｒｓを高精度にモデリングするために必要とされる、第１の領域４と第２の領域５（図１（Ｂ）、図６（Ｂ）参照）の境界の検出を容易化している。
【０２０１】
また、本実施形態においては、ＭＯＳＦＥＴを、チャネル幅Ｗ方向に、仮想的に複数に分割し（図６（Ａ）参照）、分割したチャネル幅のうち、特定の仮想的な領域の電気特性において、第２のＭＯＳＦＥＴ２と、可変抵抗素子３（Ｒｓ）の直列接続を流れる電流を、第１の電気特性実測データ（通常構造電気特性データ４１）と、第２の電気特性実測データ（ソース基板接続構造電気特性データ４２）とを用いた演算により、求めている。これにより、可変抵抗素子３のモデルパラメータのフィッティング、あるいはモデリングするにあたり、可変抵抗素子３の抵抗値Ｒｓを高精度にモデリングするために必要とされる、第１の領域４と第２の領域５の境界の検出を容易化している。
【０２０２】
＜実施形態６＞
次に、本発明の実施形態６を説明する。本実施形態は、前記実施形態１乃至５において、可変抵抗素子３の抵抗値Ｒｓの領域分割を二つから三つ以上に変更した例である。
【０２０３】
本実施形態では、可変抵抗素子３の抵抗値Ｒｓが、
低電圧側のドレイン・ソース間電圧Ｖｄｓに依存しないバイアス領域と、
ドレイン・ソース間電圧Ｖｄｓに依存するバイアス領域と、
高電圧側のドレイン・ソース間電圧Ｖｄｓに依存しないバイアス領域の
三つの領域からなる。また、この三つの領域の隣接する領域間が互いに滑らかに接続される。
【０２０４】
図１５は、可変抵抗素子３の抵抗値Ｒｓを、三つの領域に分割する例を説明する図である。図１５の横軸はドレイン電圧Ｖｄ、縦軸は可変抵抗素子３の抵抗値Ｒｓである。
【０２０５】
本実施形態においては、図１（Ｂ）の抵抗値Ｒｓがドレイン電圧Ｖｄに依存する第１の領域４を、低ドレイン電圧側で抵抗値Ｒｓがドレイン電圧Ｖｄに依存しない第１の領域の低ＶＤ側領域（８）と、抵抗値Ｒｓがドレイン電圧Ｖｄに依存する第１の領域の高ＶＤ側領域（９）の二つの領域に分割して表現する。
【０２０６】
第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界、及び、
第１の領域の高ＶＤ側領域（９）と第２の領域５との境界は、
典型的には、ともに、ゲート電圧Ｖｇが高い場合に、ドレイン電圧Ｖｄが高い側に移動する。
【０２０７】
また、より典型的には、第１の領域の低ＶＤ側領域（８）と、第１の領域の高ＶＤ側領域（９）の境界、及び、
第１の領域の高ＶＤ側領域（９）と第３の領域（８）との境界、
はともに滑らかに接続される。
【０２０８】
可変抵抗素子３の抵抗値Ｒｓは、一例として例えば、式（５）〜式（１３）を用いて表現することができる。
【０２０９】
Voffset01= Vg + Voffset1 （5）
【０２１０】
Voffset02 = Vg + Voffset2 （6）
【０２１１】
Rs01 = (Rs0 + Rs1 * Vg + Rs2 *Vg2) / W （7）
【０２１２】
Rs02 = Rs01 * Voffset02 / Voffset01 （8）
【０２１３】
Rs10 = Rs01 * Rs3 （9）
【０２１４】
Rs11 = Rs01 * (Voffset01 - 0.5 * (Voffset01-Vd-δ+ sqrt((Voffset01- Vd-δ)2 + 4 *δ* Voffset01))) / Voffset01 （10）
【０２１５】
Rs12 = Rs02 * (Voffset02 - 0.5 * (Voffset02-Vd-δ+ sqrt((Voffset02-Vd-δ)2 + 4 *δ* Voffset02))) / Voffset02 （11）
【０２１６】
Rs = Rs10 + (Rs01 / (Rs02 − Rs01)) * (Rs12 − Rs11) （12）
【０２１７】
δ = 0.01 （13）
【０２１８】
ここで、
Ｖｏｆｆｓｅｔ１は第１の領域の低ドレイン電圧側領域（８）と、第１の領域の高ドレイン電圧側領域（９）の境界を表現するためのフィッティングパラメータ、
Ｖｏｆｆｓｅｔ２は、第１の領域の高ドレイン電圧側領域（９）と、第２の領域（５）の境界を表現するためのフィッティングパラメータ、
Ｒｓ１、Ｒｓ２、Ｒｓ３、Ｒｓ４は、抵抗値Ｒｓのゲートバイアス依存性を表現するためのフィッティングパラメータである。
【０２１９】
また、実施形態６におけるマクロモデル抽出プログラム４５のより好ましい一形態では、実施形態３のマクロモデル抽出プログラム４５において、第１の領域４（図１（Ｂ）参照）と、第２の領域５（図１（Ｂ）参照）の境界を検出する手順に代えて、
第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界、及び、
第１の領域の高ＶＤ側領域（９）と第２の領域（５）との境界
を検出し、実施形態３と同様の処理を実行する機能を有する。
【０２２０】
実施形態６において、マクロモデル抽出プログラム４５は，電気特性差分データ５３を用いて各ゲート電圧において、ドレイン電流のドレイン電圧による微分値がゼロになるドレイン電圧Ｖｄ＿ｇｄｓ０を二つ検出し、
低ドレインバイアス側のＶｄ＿ｇｄｓ０を、第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界とし、
高ドレインバイアス側のＶｄ＿ｇｄｓ０を、第１の領域の高ＶＤ側領域（９）と第２の領域（５）との境界、
とする機能を、マクロモデル抽出プログラム４５において備える。
【０２２１】
実施形態６において、図１又は図９の可変抵抗素子３の抵抗値Ｒｓを三つの領域に分割する理由について、図１６を参照して説明する。
【０２２２】
図１６（Ａ）は、第１の領域の低ＶＤ側領域（８）で反転層が形成される形態を示す。第１の領域の低ＶＤ側領域（８）は、ドレイン電圧Ｖｄが低い領域でＭＯＳＦＥＴは線形領域で動作しており、反転層１１６はゲート電力のドレイン端近傍まで伸びている。
【０２２３】
このため、Ｐ＋拡散層（ウェルコンタクト拡散層）１１近傍に形成される反転層が形成されない領域１１７（従がって、チャネル電荷が少ない領域）が、全反転層の電荷に与える影響は小さい。よって、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓの値は小さい。
【０２２４】
また，反転層が１１６ゲート電極１１５のドレイン近傍まで常に伸びているため、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓのドレイン電圧依存性は小さい。
【０２２５】
図１６（Ｂ）は、第１の領域の高ＶＤ側領域（９）で反転層が形成される形態を示す。これは、第１の領域の低ＶＤ側領域（８）と第２領域（５）の中間的なドレインバイアス条件における形態である。第１の領域の低ＶＤ側領域（８）よりもドレイン電圧Ｖｄが高くトランジスタは飽和領域、あるいは線形領域から飽和領域への遷移領域で動作する。
【０２２６】
反転層１１６が形成される範囲は、まだ反転層が形成されない領域１１７よりもドレイン側に広がっているので、反転層が形成されない領域１１７が、全反転層電荷に与える影響は、反転層１１６がドレイン領域近傍のごく狭い範囲に形成される場合と比べると、小さい。
【０２２７】
また、第１の領域の高ＶＤ側領域（９）では、反転層１１６の形成される範囲のドレイン領域側の境界が、ドレイン電圧Ｖｄの上昇とともに、ゲート電極１１５のドレイン領域側の端部から、ソース領域寄りに移動する。
【０２２８】
従って、ドレイン電圧Ｖｄの上昇とともに、反転層が形成されない領域１１７が全反転層電荷に与える影響が増す。このため、第１の領域の高ＶＤ側領域（９）では、ドレイン電圧Ｖｄの上昇とともに、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓの値は増加する。
【０２２９】
図１６（Ｃ）は、第２の領域（５）で反転層が形成される形態を示す。第２の領域（５）は、第１の領域の高ＶＤ側領域（９）よりもドレイン電圧Ｖｄが高い状態であり、ＭＯＳトランジスタは飽和領域で動作している。このとき、反転層１１６は、ソース領域近傍の狭い範囲に形成される。このため、反転層が形成されない領域１１７（したがってチャネル電荷が少ない領域）が、全反転層電荷に与える影響は大きく、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓの値は大きい。
【０２３０】
また、この状態では、反転層１１６のドレイン領域側の境界は、すでに反転層が形成されない領域１１７が存在する領域のドレイン側の境界よりも、ソース領域に近い位置となるので、ドレイン電圧Ｖｄの変化に伴う、反転層が形成されない領域１１７が、全反転層電荷に与える影響の変化も小さくなる。このため、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓの値は、ドレイン電圧に依存しないか、あるいは、ドレイン電圧に対する依存性は、第１の領域の高ＶＤ側領域（９）の場合よりも、小さい。
【０２３１】
第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界は、モデリング対象とするＭＯＳＦＥＴの線形領域と飽和領域の境界となるドレイン電圧Ｖｄ、すなわち、飽和電圧と同程度とする。あるいは、飽和電圧よりも若干低めの値、例えば、典型的には、飽和電圧の０．２倍から１倍程の値とする。
【０２３２】
第１の領域の高ＶＤ側領域（９）と、第２の領域（５）の境界は、モデリング対象とするＭＯＳＦＥＴの飽和電圧と同程度とする。あるいは、飽和電圧よりも高めの値、例えば、典型的には、飽和電圧の１倍から２．５倍程の値とする。
【０２３３】
また、第１の領域の高ＶＤ側領域（９）と第２の領域（５）の境界となるドレイン電圧は、第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界となるドレイン電圧よりも高い。
【０２３４】
なお、本実施形態では、可変抵抗素子３の抵抗値Ｒｓ（寄生抵抗Ｒｓを表す）が、三つの領域に分割される例を示したが、必要に応じて、さらに四つ以上に分割しても良い。
【０２３５】
また、本実施形態では、前記実施形態１〜５の抽出手順において、可変抵抗素子３の抵抗値Ｒｓを、二つの領域から構成されるようにモデリングする手順において、可変抵抗素子３の抵抗値Ｒｓを三つの領域、あるいは四つ以上の領域から構成されるように、モデリングすることにより、モデルを抽出する。
【０２３６】
本実施形態では、可変抵抗素子３の抵抗値Ｒｓを、前記実施形態１等で説明した、二つの領域よりも、さらに多く分割した領域によってモデリングを行う構成としたことにより、可変抵抗素子３のモデリング精度を向上することができる。その結果、回路シミュレーション用マクロモデルの精度を向上し、このマクロモデルを用いた回路シミュレーションの精度を向上する。
【０２３７】
また、本実施形態において、前記実施形態５に記載した電気特性差分データ５３を作成することで、可変抵抗素子３の抵抗値Ｒｓの値を高精度にモデリングするに当たって必要な第１の領域の低ＶＤ側領域（８）と、第１の領域の高ＶＤ側領域（９）の境界、及び第１の領域の高ＶＤ側領域（９）と第２の領域（５）との境界の検出をより容易化している。
【０２３８】
＜実施形態７＞
次に、本発明の実施形態７を説明する。本実施形態は、前記実施形態５、６におけるマクロモデル抽出プログラム４５に、以下の形態、あるいは以下のうち一部の形態が追加される。本実施形態では、ＭＯＳＦＥＴのソース側に付加された寄生抵抗に対するＭＯＳＦＥＴの電流感度を表す寄生抵抗感度データ６１を求めることにより、可変抵抗素子３のモデル及びマクロモデルを生成する。実施形態７について、図１７及び図１８を参照して説明する。
【０２３９】
図１８は、図１７におけるＭＯＳＦＥＴモデル４４を使用する手順の一部を、通常構造電気特性データ４１を使用する手順に置き換えたものである。
【０２４０】
本実施形態７においては、通常構造電気特性データ４１又は通常構造電気特性データ４１に対応するＭＯＳＦＥＴモデル４４を用いて、寄生抵抗感度解析プログラム６４により、ＭＯＳＦＥＴのソース側に付加された寄生抵抗に対するＭＯＳＦＥＴの電流感度を表す寄生抵抗感度データ６１を求める。寄生抵抗感度データとは、各バイアス条件において、ソース側にある大きさの寄生抵抗が付いた時に、ＭＯＳＦＥＴのドレイン電流がどれだけ変動するかを表すデータである。
【０２４１】
なお、ＭＯＳＦＥＴモデル４４の代わりに、通常構造電気特性データ４１を用いて寄生抵抗感度データ６１を求める場合には、通常構造電気特性データ４１をテーブルモデルとして扱い寄生抵抗感度データ６１を求める。ここで、テーブルモデルとは、数式により表現したＭＯＳＦＥＴのモデルとは異なり、各バイアス点でのＭＯＳＦＥＴの電流値データの集まりから与えられたバイアス条件におけるＭＯＳＦＥＴの電流（ドレイン電流）を求めるしくみのことをいう。
【０２４２】
次に、通常構造電気特性データ４１、又は通常構造電気特性データに対応する通常構造のＭＯＳＦＥＴモデル４４、電気特性差分データ５３、得られた寄生抵抗感度データ６１を用いることによって、寄生抵抗成分抽出プログラム６５により、図１の可変抵抗素子３（図９の１５５）の抵抗値Ｒｓのバイアス依存性を推定したデータであるＲｓバイアス依存性推定データ６２を作成する。すなわち、ソース側に寄生抵抗Ｒｓが付かない電気特性である通常構造電気特性データ４１と、ソース側に寄生抵抗Ｒｓが付く電気特性である電気特性差分データ５３（第２のＭＯＳＦＥＴ２に流れる電流に相当）とを比較することによって、各バイアス条件での単位チャネル幅当たりの寄生抵抗による電流変動量を求める。
【０２４３】
そして、得られた電流変動量と、各バイアス条件で寄生抵抗が電流に与える影響を示す寄生抵抗感度データ６１を用いて、各バイアス条件での寄生抵抗である抵抗値Ｒｓバイアス依存性推定データ６２、具体的には、各バイアス条件での可変抵抗素子３（図９の１５５）の抵抗値Ｒｓについて、Ｒｓバイアス依存性推定データ６２を求める手順である。Ｒｓバイアス依存性推定データは、例えば図１（Ｂ）、図６（Ｂ）、図１５に示したような特性データである。
【０２４４】
また、図１７のマクロモデル抽出プログラム４５は、Ｒｓのバイアス依存性推定データ６２を用いて、可変抵抗モデルパラメータ抽出プログラム６６によって、可変抵抗素子３（図９の１５５）の抵抗値Ｒｓのバイアス依存性を表すパラメータである可変抵抗モデル６３を作成する、
【０２４５】
そして、マクロモデル抽出プログラム４５は、Ｒｓバイアス依存性推定データ６２を、可変抵抗素子３（図９の１５５）の抵抗値Ｒｓのバイアス依存性を表すパラメータを作成するための初期値モデルの作成に使用し、可変抵抗モデル６３を作成する。
【０２４６】
可変抵抗モデルパラメータ抽出プログラム６６は、可変抵抗モデル６３を自動生成するようにしてもよい。あるいは、可変抵抗モデルパラメータ抽出プログラム６６は、可変抵抗モデルパラメータ抽出プログラム６６を実行する情報処理装置（図４の２４）において、適宜、操作者からの操作・指示等に応じて、可変抵抗モデル６３を生成するようにしてもよい。
【０２４７】
また、得られた可変抵抗モデル６３及び通常構造電気特性データに対応するＭＯＳＦＥＴモデル４４を用いて、仮マクロモデル作成プログラム６７により、図１（Ａ）と同様の構成を持つ仮マクロモデル４６が生成される。上記のとおり、実施形態７は、可変抵抗素子３の抵抗値Ｒｓのバイアス依存性を表すパラメータを高精度に抽出することを可能としている。
【０２４８】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０２４９】
１、１５１ 第１のＭＯＳＦＥＴ
２、１５２ 第２のＭＯＳＦＥＴ
３、１５５ 可変抵抗素子
６ ソース基板接続構造
７ 通常構造
１１、１１１ Ｐ＋拡散層（ウェルコンタクト拡散層）
１２、１１２ Ｎ＋拡散層（ソース拡散層）
１３、１１３ ドレイン拡散層
１４、１１４ 低濃度ドレイン拡散層
１５、１１５ ゲート電極
２１ ウェファ
２２ 電気特性測定装置
２３、２５ 記録媒体
２４ 情報処理装置
３１〜３７ 処理
４１、４２ 電気特性データ
４３ ＭＯＳＦＥＴ抽出プログラム
４４ ＭＯＳＦＥＴモデル
４５、４５−１、４５−２ マクロモデル抽出プログラム
４６ 仮マクロモデル
４７ マクロモデル調整プログラム
４８、４８−１、４８−２ マクロモデル
４９ モデル検証プログラム
５０ モデル検証結果
５１ 結果判定
５２ 差分データ生成プログラム
５３ 電気特性差分データ
６１ 寄生抵抗感度データ
６２ Ｒｓバイアス依存性推定データ
６３ 可変抵抗モデル
６４ 寄生抵抗感度解析プログラム
６５ 寄生抵抗成分抽出プログラム
６６ 可変抵抗モデルパラメータ抽出プログラム
６７ 仮マクロモデル作成プログラム
１０１ 可変抵抗
１０２、１０４ ＭＯＳＦＥＴ
１０３ ＪＦＥＴ
１１６ 反転層
１１７ 反転層が形成されにくい領域（反転層が形成されない領域）
１５３、１５４、１５５ 可変抵抗素子
【技術分野】
【０００１】
本発明は、高耐圧ＭＯＳＦＥＴの回路シミュレーション技術に関し、特に、回路シミュレーション用モデルの作成方法と装置並びにプログラムに関する。
【背景技術】
【０００２】
高耐圧ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の回路シミュレーション用モデルの高精度化を図るために、通常のＭＯＳＦＥＴを表現する素子モデルに可変抵抗を組み合わせたマクロモデルを用いる技術が、例えば特許文献１等に記載されている。その例を図１９（Ａ）、（Ｂ）に示す。
【０００３】
図１９（Ａ）は、ＭＯＳＦＥＴ１０２のドレイン側に可変抵抗１０１を接続した回路ブロックを一つの高耐圧ＭＯＳＦＥＴを表現するマクロモデルとするものである。可変抵抗１０１の端子のうちＭＯＳＦＥＴ１０２のドレインに接続されない側の端子をマクロモデルのドレイン端子（Ｄ）とする。マクロモデルのゲート端子（Ｇ）、ソース端子（Ｓ）、バックゲート端子（「バルク端子」ともいう）（Ｂ）は、それぞれＭＯＳＦＥＴ１０２のゲート端子、ソース端子、バックゲート端子（バルク端子）と同一である。このマクロモデルにより、チャネル領域とドレイン電極（高濃度ドレイン拡散層）の間に位置する低濃度ドレイン拡散層が原因となるゲート・ソース間電圧（単に「ゲート電圧」ともいう）とドレイン・ソース間電圧（単に「ドレイン電圧」ともいう）に依存した寄生抵抗成分を表現することができる。
【０００４】
図１９（Ｂ）は、図１９（Ａ）における可変抵抗１０１を、接合型トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ ＦＥＴ）１０３に置き換えたものである。図１９（Ｂ）のマクロモデルも、図１９（Ａ）のマクロモデルと同様の効果を奏する。
【０００５】
また、非特許文献１の１４章には、チャネル領域とドレイン電極の間に位置する低濃度ドレイン拡散層の寄生抵抗成分をトランジスタモデルのモデル式の中に含ませる技術が開示されている。この場合、図１９（Ａ）や図１９（Ｂ）のマクロモデルは、例えば図１９（Ｃ）に示すような、単一のＭＯＳＦＥＴ１０４により置き換えられる。図１９（Ｃ）には、図１９（Ａ）の可変抵抗１０１、あるいは図１９（Ｂ）のＪＦＥＴ１０３が、モデルの中に予め組み込まれている。このため、ＭＯＳＦＥＴ１０４のドレインがマクロモデルのドレイン端子（Ｄ）とされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１９０３２８号公報
【特許文献２】特開２００１−１８９４４９号公報
【特許文献３】特許第３１２０３８９号公報
【非特許文献】
【０００７】
【非特許文献１】Hiroshima University & STARC、"HiSIM_HV 1.2.0 User's Manual" (2009) ［平成２３年９月１２日検索］ ＜インターネットURL： http://home.hiroshima-u.ac.jp/usdl/HiSIM_HV/C-Code/HiSIM_HV_C.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下に、関連技術の分析を与える。
【０００９】
図２０に示したレイアウト構造の高耐圧ＭＯＳＦＥＴに対して、特許文献１や非特許文献１に記載された関連技術を用いても、精度の良い回路シミュレーション用のモデルが得られないことを、本願発明者らは、全く独自に知見した。なお、ソース領域に図２０に示したレイアウト構造を備えたトランジスタに関する関連技術として、例えば特許文献２、特許文献３等の記載が参照される。
【００１０】
図２０に示すように、高耐圧ＭＯＳＦＥＴは、ソース側に特殊な構造、すなわち、ソース拡散層１１２（高濃度Ｎ＋拡散層）と、Ｐウェル（不図示）に電源電圧を供給するためのウェルコンタクト拡散層（「ウェル電極拡散層」ともいう）１１１（高濃度Ｐ＋拡散層)とが、ゲート電極１１５（シリコン基板上にゲート絶縁膜を介して配置される）のソース領域側の辺に沿って、交互に隣接して配置されたレイアウト構造を備えている。このような高耐圧ＭＯＳＦＥＴにおいて、図１９等を参照して説明したＭＯＳＦＥＴモデルを用いた場合、ドレイン電流を、広いバイアス範囲で精度良く求めることはできない（この点については、後に詳細に説明する）。
【００１１】
本願発明者らは、その原因を解析・検討した結果、このたび、上記問題点を解決する全く新規なマクロモデルを開発し、該マクロモデルのシミュレーション精度を検証したので、以下に提案する。すなわち、本発明の目的は、ソース領域にソース拡散層とウェルコンタクト拡散層が隣接して配置された構造を備えた高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーション精度を向上させる装置、方法、プログラム、記録媒体を提供することにある。
【課題を解決するための手段】
【００１２】
前記課題の少なくとも１つを解決するため、本発明は、概略以下の構成とされる（だたし、以下に限定されるものでないことは勿論である）。
【００１３】
本発明の１つの側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルとして、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、を備え、前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端との接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する手段と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段と、
前記記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値を調整する手段と、を備えたモデル作成装置が提供される。
【００１４】
本発明の別の側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルを情報処理装置で作成するにあたり、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端の接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する処理と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶装置から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記第１の可変抵抗素子の抵抗値を調整する処理を、
前記情報処理装置に実行させるプログラムが提供される。
【００１５】
本発明のさらに別の側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルを情報処理装置で作成するにあたり、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端との接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成し、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値を調整する、モデル作成方法が提供される。
【発明の効果】
【００１６】
本発明によれば、ソース領域にソース拡散層とウェルコンタクト拡散層が隣接して配置された構造を備えた高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーション精度を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の概要を説明する図である。
【図２】本発明の第１の実施形態を説明する図である。
【図３】本発明の第１の実施形態を説明する図である。
【図４】本発明の第２の実施形態のシステムを説明する図である。
【図５】本発明の第２の実施形態の動作を説明する図である。
【図６】本発明の原理を説明する図である。
【図７】本発明の効果を説明する図である。
【図８】本発明の効果を説明する図である。
【図９】本発明の第３の実施形態を説明する図である。
【図１０】本発明の第３の実施形態を説明する図である。
【図１１】本発明の第４の実施形態を説明する図である。
【図１２】本発明の第４の実施形態の動作を説明する図である。
【図１３】本発明の第２の実施形態を説明する図である。
【図１４】本発明の第５の実施形態を説明する図である。
【図１５】本発明の第６の実施形態を説明する図である。
【図１６】本発明の第６の実施形態を説明する図である。
【図１７】本発明の第７の実施形態を説明する図である。
【図１８】本発明の第７の実施形態を説明する図である。
【図１９】（Ａ）、（Ｂ）、（Ｃ）は 関連技術を説明する図である。
【図２０】関連技術を説明する図である。
【図２１】関連技術の問題点を説明する図である。
【図２２】関連技術の問題点を説明する図である。
【図２３】関連技術の問題点を説明する図である。
【図２４】関連技術の問題点を説明する図である。
【発明を実施するための形態】
【００１８】
本発明によれば、半導体基板上にゲート絶縁膜を介して配置されるゲート電極を間に挟んで半導体基板表面に対向配置される第１及び第２の拡散領域（ｄｉｆｆｕｓｅｄ ｒｅｇｉｏｎ）の一方の前記第１の拡散領域が、第１導電型の第１の拡散層（例えば図２の１２）と、前記第１拡散層と逆導電型のウェルコンタクト拡散層（図２の１１）とがチャネル幅方向に沿って隣接して配置されたＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルとして、前記第２の拡散領域（例えば図１のドレイン）同士が共通接続され、ゲート同士が共通接続され、バックゲート同士が共通接続され、前記第１の拡散領域の前記第１の拡散層（図２の１２）の幅と前記ウェルコンタクト拡散層（図２の１１）の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴ（図１の１、２）と、前記第２のＭＯＳＦＥＴ（図１の２）の前記第１の拡散領域（例えば図１のソース）に一端が接続された第１の可変抵抗素子（図１の３）と、を備え、前記第１のＭＯＳＦＥＴ（図１の１）の前記第１の拡散領域と、前記第１の可変抵抗素子（図１の３）の他端との接続点を、第１端子（Ｓ）とし、前記第１及び第２のＭＯＳＦＥＴ（図１の１、２）の前記共通接続した前記第２の拡散領域、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、第２端子（Ｄ）、ゲート端子（Ｇ）、バックゲート端子（Ｂ）とするモデルを用いる。モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子（図１の３）の抵抗値（Ｒｓ）を調整する。
【００１９】
以下では、上記した本発明についてその基本原理を説明し、つづいて実施形態を説明する。
【００２０】
上記したように、特許文献１、非特許文献１等に記載の関連技術を用いても、図２０に示すレイアウト構造のＭＯＳＦＥＴに対しては、精度の良い回路シミュレーションモデルが得られないことが、本願発明者らによるこの度の検討から明らかになったので、以下に説明する。
【００２１】
図２０において、ゲート電極１１５の左側のソース側には、Ｎ＋型のソース拡散層１１２と、Ｐ＋型のウェルコンタクト拡散層１１１（Ｐ＋拡散層）がチャネル幅方向に隣接して配置されている。図２０の例では、Ｐ＋型のウェルコンタクト拡散層（Ｐ＋拡散層）１１１、Ｎ＋型のソース拡散層（Ｎ＋拡散層）１１２が交互に隣接して配置されている。図２０では、Ｐ＋型のウェルコンタクト拡散層（Ｐ＋拡散層）１１１が３つ、これらの間に、Ｎ＋型のソース拡散層（Ｎ＋拡散層）１１２が２つ配置されている。なお、図２０のレイアウト構成はあくまで説明のために簡略化して例示したものであって、Ｐ＋型のウェルコンタクト拡散層（Ｐ＋拡散層）１１１、Ｎ＋型のソース拡散層（Ｎ＋拡散層）１１２の数、配置形態は図２０の構成に制限されるものでない。なお、Ｎ＋型のソース拡散層１１２とＰ＋型のウェルコンタクト拡散層１１１は、通常、電気的に接続するように形成される。
【００２２】
図２０において、ゲート電極１１５の右側のドレイン側には、ゲート電極１１５に隣接するＮ−型の低濃度ドレイン拡散層１１４と、低濃度ドレイン拡散層１１４に隣接したＮ＋型のドレイン拡散層１１３（ドレインコンタクト用のＮ＋拡散層）が設けられる。
【００２３】
図２０において、ゲート電極１１５への電圧の印加により、ゲート電極１１５下部のシリコン基板表面に反転層（チャネル）が形成され、ソースとドレイン間が導通する。
【００２４】
なお、図２０に示す例では、ＮチャネルＭＯＳＦＥＴはＰ型ウェル内に形成されているが、ＮチャネルＭＯＳＦＥＴをＰ型シリコン基板表面に形成する場合、Ｐ＋型のウェルコンタクト拡散層１１１はＰ＋型の基板コンタクト（Ｓｕｂｓｔｒａｔｅ Ｃｏｎｔａｃｔ）拡散層となる。したがって、以下では、Ｐ＋型のウェルコンタクト拡散層１１１はＰ＋型の基板コンタクト拡散層であってもよい。ウェルコンタクト拡散層（基板コンタクト拡散層）は、単に、ウェルコンタクト（基板コンタクト）とも呼ばれる。なお、ＮチャネルＭＯＳＦＥＴのＰ＋型のウェルコンタクト拡散層（基板コンタクト）は例えば電源ＶＳＳ（０Ｖ）に接続される。また図２０では、ＮチャネルＭＯＳＦＥＴのレイアウト構成を例示したが、ＰチャネルＭＯＳＦＥＴの場合、極性が反転することを除いて同様である。
【００２５】
図２０において、
Ｗｎは、Ｎ＋型のソース拡散層１１２一つ当たりの幅、
Ｗｐは、Ｐ＋型のウェルコンタクト拡散層１１１一つ当たりの幅、
Ｗは全チャネル幅
である。このＷは、各ソース拡散層１１２の幅Ｗｎの総和（＝ΣＷｎ）と、各ウェルコンタクト拡散層１１１の幅Ｗｐの総和（＝ΣＷｐ）を加算した値となる（Ｗ＝ΣＷｎ＋ΣＷｐ）。
【００２６】
なお、Ｗｎは、ソース領域のすべてのＮ＋型ソース拡散層１１２について同じ値である場合もあれば、ソース拡散層１１２毎に異なる場合もある。Ｗｐについても、同様である。すなわち、ソース領域のすべてのＰ＋型ウェルコンタクト拡散層１１１の幅が同一である場合もあれば、Ｐ＋型ウェルコンタクト拡散層１１１毎にその幅が異なる場合もある。
【００２７】
また、図２０では、Ｐ＋型ウェルコンタクト拡散層１１１とＮ＋型ソース拡散層１１２のゲート電極１１５とは反対側の端部が面一に整列しているが、必ずしも整列している必要はない。例えば、Ｎ＋型ソース拡散層１１２が、ゲート電極１１５と対向する側と反対側にさらに延在し隣のＮ＋型ソース拡散層１１２と接続し、間のＰ＋型ウェルコンタクト拡散層１１１を囲むようにしてもよい。図２０に示したレイアウト構造は、Ｐ＋型ウェルコンタクト拡散層１１１とＮ＋型ソース拡散層１１２が接続しているため、「ソース基板接続構造」とも称呼される。
【００２８】
図２１（Ａ）と図２１（Ｂ）は、図２０の高耐圧ＭＯＳＦＥＴの異なるＷｎｒａｔｉｏに関して、ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）をモデリングした結果と、実測値をそれぞれ示す図である（本願発明者らによって為された分析結果）。ここで、Ｗｎｒａｔｉｏは、図２０の全チャネル幅Ｗ（＝ΣＷｎ＋ΣＷｐ）に対して、各Ｎ＋型ソース拡散層１１２の幅Ｗｎの合計（＝ΣＷｎ）が占める割合であり、％表記を用いると、以下で与えられる。
【００２９】
Ｗｎｒａｔｉｏ＝｛（ΣＷｎ）／（ΣＷｎ＋ΣＷｐ）｝×１００
【００３０】
図２１（Ａ）では、Ｗｎｒａｔｉｏ＝４８％、図２１（Ｂ）では、Ｗｎｒａｔｉｏ＝４０％としている。なお、図２１（Ａ）、（Ｂ）において、横軸はドレイン電圧（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）Ｖｄｓ（単位：電圧（Ｖｏｌｔａｇｅ））、縦軸はドレイン電流（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｃｕｒｒｅｎｔ）Ｉｄ（単位：Ａｍｐｅｒｅ）であり、ゲート電圧（ｇａｔｅ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）Ｖｇｓを０〜５Ｖまで１Ｖステップで変化させたＩｄ−Ｖｄ特性曲線が示されている。ゲート・ソース間電圧Ｖｇｓ＝０Ｖでは、ＮチャネルＭＯＳＦＥＴはオフ状態であり、ドレイン電流Ｉｄ＝０である。
【００３１】
図２１（Ａ）の例では、▲マークで示した実測値と、破線で示す関連技術によるモデリング結果（従来モデル）とは、ドレイン・ソース間電圧Ｖｄｓの全範囲（０〜２０Ｖ）に亘って、ゲート・ソース間電圧Ｖｇｓ＝０、１、２、・・・、５Ｖの全てについて、比較的良く一致している。
【００３２】
これに対して、同じモデルを、Ｗｎｒａｔｉｏが４０％の場合の実測値（▲マークで示す）と比較した図２１（Ｂ）の例では、実測値（▲）と、破線で示すモデルリング結果（従来モデル）とが合っていない。特に、ドレイン電流Ｉｄが、ドレイン・ソース間電圧Ｖｄｓに依存せずにほぼ一定となる領域のうち、ゲート・ソース間電圧Ｖｇｓが高い領域で実測値（▲）との差異が顕著となる。
【００３３】
これは、図２０に示したレイアウト構成において、Ｗｎｒａｔｉｏの値の相違により、ＭＯＳＦＥＴのドレイン電流−ドレイン・ソース間電圧（Ｉｄ−Ｖｄｓ）特性が変化していることによるものと思料される。
【００３４】
本願発明者らは、図１９に示した関連技術のＭＯＳＦＥＴモデルに関して、そのモデルパラメータの調整を試みたが、４０％と４８％というＷｎｒａｔｉｏの値の相違によるドレイン電流−ドレイン・ソース間電圧（Ｉｄ−Ｖｄｓ）特性の変化を、図１９に示したＭＯＳＦＥＴモデルによって表現することはできなかった。
【００３５】
このようなＭＯＳＦＥＴモデル（例えば図１９に示したモデル）のフィッティング誤差に対して、本願発明者らは、より詳細な検討を行ったので、以下にその結果を説明する。
【００３６】
図２２（Ａ）と図２２（Ｂ）は、図２０に示したレイアウト構造のＮチャネルＭＯＳＦＥＴがオンした状態におけるドレイン・ソース間電流Ｉｄｓを、Ｗｎｒａｔｉｏが異なる素子（ＭＯＳＦＥＴ）間で比較したものである（本願発明者らによって為された分析結果である）。なお、図２２において、縦軸は、ドレイン・ソース間電流Ｉｄｓを全チャネル幅Ｗ（＝ΣＷｎ＋ΣＷｐ）で規格化し、Ｉｄｓ／Ｗとしている。図２２において、横軸の素子（ＭＯＳＦＥＴ）ＡのＷｎｒａｔｉｏは４０％、素子（ＭＯＳＦＥＴ）Ｂ、ＣのＷｎｒａｔｉｏはともに４８％である（なお、素子ＢとＣは、Ｗｎｒａｔｉｏは共通であるが、別のＭＯＳＦＥＴである）。
【００３７】
図２２（Ａ）及び図２２（Ｂ）において、マーク●は実測値を表している。また、破線で示す従来モデル（素子Ａ、Ｂ、Ｃと破線との交点）は、例えば図１９（Ａ）のＭＯＳＦＥＴモデルを用いてそのパラメータ（例えば図１９（Ａ）の可変抵抗素子１０１の抵抗値やその他のパラメータ）のフィティング等を行って得られたＭＯＳＦＥＴモデルに対してシミュレーションを行い、Ｉｄｓ／Ｗを求めたものである。破線は、素子Ａ、Ｂ、Ｃのそれぞれのモデリング結果を直線で結んだ線である（破線…の各ドットがモデリング結果を表しているのではなく、素子Ａ、Ｂ、Ｃと破線との交点が、素子Ａ、Ｂ、ＣのＩｄｓ／Ｗである。図２２（Ｂ）も同様である）。
【００３８】
図２２（Ａ）に示した線形領域（ドレイン・ソース間電圧Ｖｄｓ＝０．１Ｖ、ゲート電圧Ｖｇ＝５Ｖ）では、全チャネル幅Ｗで規格化したドレイン電流Ｉｄｓ／Ｗの実測値（●）は、Ｗｎｒａｔｉｏ＝４０％の素子Ａと、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃでほぼ等しく、Ｗｎｒａｔｉｏにほとんど依存しないことが示されている。また、図１９等の関連技術のモデル（従来モデル）を用いたモデリング結果Ｉｄｓ／Ｗは、図２２（Ａ）に示すように、線形領域では、素子ＡのＷｎｒａｔｉｏ＝４０％、素子Ｂ、ＣのＷｎｒａｔｉｏ＝４８％のいずれの実測値（●）とも交差しており、ほぼ一致していることが分かる。
【００３９】
一方、図２２（Ｂ）に示した飽和領域（ドレイン・ソース間電圧Ｖｄｓ＝１２Ｖ、ゲート・ソース間電圧Ｖｇ＝５Ｖ）では、全チャネル幅Ｗで規格化したドレイン電流Ｉｄｓ／Ｗの実測値（●で示す）は、Ｗｎｒａｔｉｏに依存して変化する。すなわち、Ｗｎｒａｔｉｏ＝４０％の素子Ａでは、Ｉｄｓ／Ｗの実測値（●で示す）と、図１９等の関連技術のモデル（従来モデル）を用いたモデリング結果（破線と素子Ａの交差部）とは一致しない（差異がある）。しかしながら、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃでは、Ｉｄｓ／Ｗの実測値（●で示す）と、破線と素子Ｂ、Ｃとの交点であるモデリング結果（従来モデル）とはほぼ一致しており、Ｗｎｒａｔｉｏ＝４０％の素子Ａのような、顕著な差異は認められない。
【００４０】
図１９等に示した関連技術では、Ｗｎｒａｔｉｏ依存性は、例えば抵抗成分（図１９（Ａ）の可変抵抗１０１の抵抗値）を調整することにより、全体の電流レベルを上下させることが可能である。
【００４１】
しかしながら、図２２（Ａ）、図２２（Ｂ）に見られるように、ドレイン電圧（ドレイン・ソース間電圧）に依存して、ドレイン・ソース間電流Ｉｄｓに異なるＷｎｒａｔｉｏ依存性が現れる、という傾向をうまくモデリングすることはできない。
【００４２】
特に、図２２（Ａ）及び図２２（Ｂ）に示したように、
線形領域では、ドレイン・ソース間電流ＩｄｓはＷｎｒａｔｉｏに依存せず、
飽和領域でのみ、ドレイン・ソース間電流ＩｄｓがＷｎｒａｔｉｏに依存する、
という傾向が認められる。
【００４３】
通常の構造のＭＯＳＦＥＴ（例えば、後述する図３の高耐圧ＭＯＳＦＥＴ参照）においては、線形領域の特性は、素子のレイアウト構造に依存して変化せず、飽和領域の特性だけが、素子のレイアウト構造に依存して変化する、ということはない。
【００４４】
線形領域の特性は、素子のレイアウト構造に依存して変化せず、飽和領域の特性だけが素子のレイアウト構造に依存して変化する、ということは、図２０に示したレイアウト構造のＭＯＳＦＥＴに特有の特性である（本願発明者らによって為された分析結果）。
【００４５】
このため、図１９（Ａ）乃至（Ｃ）に示した関連技術（ＭＯＳＦＥＴのドレインに接続した可変抵抗）のモデリングで表現することは、著しく、困難である。
【００４６】
図２３（Ａ）と図２３（Ｂ）は、それぞれ線形領域と飽和領域で、ドレイン・ソース間電流Ｉｄｓのゲート・ソース間電圧Ｖｇｓによる微分値である相互コンダクタンス
をゲート幅Ｗで規格化した値Ｇｍ／Ｗを、Ｗｎｒａｔｉｏ＝４０％（破線）とＷｎｒａｔｉｏ＝４８％（実線）で比較した結果である（本願発明者らによって為された分析結果である）。
【００４７】
図２３（Ａ）及び図２３（Ｂ）において、横軸はゲート・ソース間電圧Ｖｇｓ（０〜５Ｖ）、縦軸はＧｍ／Ｗ（実測値）である。なお、Ｗｎｒａｔｉｏ＝４０％（破線）とＷｎｒａｔｉｏ＝４８％（実線）の特性極性は、ゲート・ソース間電圧Ｖｇｓを０〜５Ｖの範囲で所定の電圧ステップ（１Ｖ以下のステップ、例えば０．２５Ｖステップ）で可変させて実測した複数点のＧｍ／Ｗをカーブフィッティングして表示したものである。
【００４８】
図２２（Ａ）に示したドレイン電流Ｉｄｓの場合と同様に、線形領域Ｖｄｓ＝０．１Ｖでは、Ｇｍ／Ｗは、図２３（Ａ）に示すように、Ｗｎｒａｔｉｏに依存しない。すなわち、Ｗｎｒａｔｉｏ＝４０％（破線）とＷｎｒａｔｉｏ＝４８％（実線）とが、Ｖｇｓ＝０〜５Ｖの範囲でほぼ一致する（破線と実線がほぼ重なる）。なお、その原因は不明だが、１Ｖ＜Ｖｇｓ＜１．２５Ｖ付近の一部区間では差異が現れている。
【００４９】
一方、飽和領域Ｖｄｓ＝１２Ｖでは、図２３（Ｂ）に示すように、Ｇｍ／Ｗは、Ｗｎｒａｔｉｏに依存する。すなわち、Ｗｎｒａｔｉｏ＝４０％（実線）と、Ｗｎｒａｔｉｏ＝４８％（破線）とで特性が異なる（１Ｖ＜Ｖｇｓ≦５Ｖの広い範囲で、破線と実線とが重ならない）。
【００５０】
この原因について、電気伝導に寄与するキャリアが誘起される領域である反転層（ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ）の形成条件に着目して考察した。その結果を、図２４（Ａ）及び図２４（Ｂ）を参照して以下に説明する。
【００５１】
図２４（Ａ）及び図２４（Ｂ）のいずれも、モデリング対象とする高耐圧ＭＯＳＦＥＴのレイアウトを簡略化し模式的に例示したものであり、本願発明者らによって為された分析結果を説明するための図である。図２４（Ａ）及び図２４（Ｂ）において、参照番号１１７で示す領域は、反転層が形成されない（あるいは、反転層が形成にくい）領域である。
【００５２】
図２４（Ａ）には、ドレイン・ソース間電圧（ドレイン電圧）Ｖｄｓが低く、ＮチャネルＭＯＳＦＥＴが線形領域で動作する場合に、反転層が形成される様子が模式的に例示されている。ゲート電極１１５へのゲート電圧の印加によって、ゲート電極１１５下部（ゲート酸化膜直下）のシリコン基板表面付近に誘起される反転層１１６は、ソースからドレインにかけての電位差が小さいため、ドレイン側まで広がった形状で形成されると考えられる。Ｐ＋型のウェルコンタクト拡散層１１１付近では、ゲート電極１１５下部のシリコン基板表面に反転層は形成されないと考えられる。これを、図２４（Ａ）では、反転層が形成されにくい領域１１７として表している。
【００５３】
しかし、図２４（Ａ）に示すように、反転層１１６はゲート電極１１５下部のドレイン１１４側の端部まで広い範囲にわたって形成されることから、反転層１１６の電荷の全体量について考えると、Ｐ＋型のウェルコンタクト拡散層１１１近傍で反転層が形成されないことの影響は小さい。
【００５４】
したがって、線形領域では、Ｐ＋型のウェルコンタクト拡散層１１１の幅の合計（＝ΣＷｐ）が全チャネル幅Ｗに対して占める割合Ｗｐｒａｔｉｏ（＝ΣＷｐ／（ΣＷｎ＋ΣＷｐ）×１００）がドレイン・ソース間電流Ｉｄｓに与える影響が小さいと考えられる。
【００５５】
また、ソース拡散層であるＮ＋拡散層１１２の幅の合計（＝ΣＷｎ）が全チャネル幅Ｗに占める割合Ｗｎｒａｔｉｏ（％表記）は、Ｗｎｒａｔｉｏ＝（１００−Ｗｐｒａｔｉｏ）％であることから、線形領域では、Ｗｎｒａｔｉｏが反転層１１６の全電荷量に与える影響は小さく、Ｗｎｒａｔｉｏがドレイン電流Ｉｄｓに与える影響は小さいと考えられる。このため、線形領域におけるドレイン・ソース間電流−ドレイン・ソース間電圧特性（Ｉｄｓ−Ｖｄｓ特性）やＧｍ／Ｗは、Ｎ＋拡散層のチャネル幅の割合Ｗｎｒａｔｉｏには依存しない。
【００５６】
図２４（Ｂ）には、ドレイン・ソース間電圧Ｖｄｓが高く、ＮチャネルＭＯＳＦＥＴが飽和領域で動作する場合に反転層が形成される様子が模式的に例示されている。飽和領域では、ソースからドレインにかけての電位差が大きく、反転層１１６はシリコン基板表面の電位が低い領域に形成される性質を持つ。このため、反転層１１６は、チャネル電位の低いソース近傍だけに形成されるものと思料される（ピンチオフ：ドレイン拡散層とウェル（基板）間のｐｎ接合に逆方向電圧が印加され空乏層が広がり、チャネルが狭くなる）。
【００５７】
この場合、Ｐ＋型のウェルコンタクト拡散層１１１近傍で反転層が形成されないことが、反転層１６全体の電荷量に与える影響が大きくなる。この結果、飽和領域では、Ｎ＋拡散層１１２の幅ΣＷｎの全チャネル幅Ｗに対する割合Ｗｎｒａｔｉｏが、ドレイン電流Ｉｄｓに与える影響が増すものと思料される。
【００５８】
そして、図２４（Ｂ）に示すように、反転層１６は、ゲート電極１１５直下のシリコン基板表面のソース側の限られた範囲に形成されるため（図２４（Ｂ）では、反転層１１６の先端はゲート電極１１５の中間よりもソース側に近い領域に限られる）、反転層１１６の全電荷量は、Ｎ＋拡散層１１２の幅の合計（＝ΣＷｎ）が全チャネル幅Ｗに占める割合Ｗｎｒａｔｉｏの値の相違に敏感である。換言すれば、図２４（Ｂ）の飽和領域においては、ゲート電極１１５直下の反転層１１５のドレイン側の縁とソース側の縁（Ｎ＋拡散層１１２）で囲まれる領域の面積における反転層が形成されにくい領域１１７の占める面積の割合が、図２４（Ａ）の線形領域の場合よりも増大し、Ｐ＋型のウェルコンタクト拡散層１１１の幅の合計（＝ΣＷｐ）が全チャネル幅Ｗに対して占める割合Ｗｐｒａｔｉｏがドレイン・ソース間電流（ドレイン電流）Ｉｄｓに与える影響が大きくなるものと思料される。
【００５９】
図２３（Ａ）及び図２３（Ｂ）に示したような効果（Ｇｍ／ＷのＷｎｒａｔｉｏ依存性）は、図１９等に示した関連技術のＭＯＳＦＥＴモデルでは、一切考慮されていないため、取り扱うことができない。これが、図２０の高耐圧ＭＯＳＦＥＴ対して、精度の良い回路シミュレーション用モデルを作成することが困難であることの理由（原因）と考えられる。
【００６０】
以上、ソース領域において、ゲート電極の辺に沿って、ソース拡散層１１２とウェルコンタクト拡散層１１１が隣接して交互に配置される高耐圧ＭＯＳＦＥＴにおいて、ソース拡散層１１２とウェルコンタクト拡散層１１１の幅の割合（Ｗｎｒａｔｉｏ）に依存して変化する電気特性の特徴を表現できる回路シミュレーション用のＭＯＳＦＥＴモデルが存在せず、このため、その実現の必要性を説明した。
【００６１】
すなわち、飽和領域では、ドレイン・ソース間電流ＩｄｓのＷｎｒａｔｉｏ依存性が大きく、線形領域では，ドレイン・ソース間電流ＩｄｓのＷｎｒａｔｉｏ依存性が小さい，という特徴を表現できる回路シミュレーション用のＭＯＳＦＥＴのモデルの実現が必要である。
【００６２】
そして、ＭＯＳＦＥＴのモデルとしては、これらの電気的特性の特徴をできるだけ、少数のモデリングパラメータを用いて表現することができるＭＯＳＦＥＴモデルの実現が望ましい。
【００６３】
さらに、回路シミュレーション用のＭＯＳＦＥＴモデルに対して、回路シミュレータに、Ｗｎｒａｔｉｏの値を受け渡す仕組み、あるいは、ＭＯＳＦＥＴモデル内においてＷｎｒａｔｉｏの値を決定するための仕組みが望まれる。
【００６４】
また、これらの特徴を表現するＭＯＳＦＥＴモデルの抽出するための手順を確立することも望まれる。
【００６５】
特に、モデル抽出に用いるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ：評価用ウェハ）の構造、抽出アルゴリズム、抽出ツールを含めた形でモデル抽出の手順が確立されることが望まれる。
【００６６】
本発明によれば、ソース領域において、ソースの拡散層（ＮチャネルＭＯＳＦＥＴの場合、Ｎ＋拡散層、ＰチャネルＭＯＳＦＥＴの場合、Ｐ＋拡散層）と、ウェルコンタクト拡散層（ＮチャネルＭＯＳＦＥＴの場合、Ｐ＋層、ＰチャネルＭＯＳＦＥＴの場合、Ｎ＋層）が互いに隣接して交互に配置されたＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）構造（横方向拡散ＭＯＳ構造）を有する高耐圧ＭＯＳＦＥＴ（横型パワーＭＯＳトランジスタ）の回路シミュレーション用のモデル、該モデルの作成方法、及びモデル作成装置が提供される。
【００６７】
図１（Ａ）は、本発明の一つの形態による高耐圧ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）のマクロモデルの構成を示す図である。図１（Ａ）に示すように、第１のＭＯＳＦＥＴ（１）、第２のＭＯＳＦＥＴ（２）、可変抵抗素子（３）から構成され、第１のＭＯＳＦＥＴ（１）のドレイン、ゲート、バックゲート（バルク）をそれぞれ第２のＭＯＳＦＥＴ（２）のドレイン、ゲート、バックゲート（バルク）に接続して、それぞれ、高耐圧ＭＯＳＦＥＴマクロモデルのドレイン端子Ｄ、ゲート端子Ｇ、バックゲート（バルク）端子Ｂとし、第２のＭＯＳＦＥＴ（２）のソースに可変抵抗素子（３）の一端を接続し、該可変抵抗素子（３）の他端を、第１のＭＯＳＦＥＴ（１）のソースと並列に前記高耐圧ＭＯＳＦＥＴマクロモデルのソース端子Ｓへ接続する。特に制限されないが、第１のＭＯＳＦＥＴ（１）、第２のＭＯＳＦＥＴ（２）は、ともにＮチャネルＭＯＳＦＥＴである。
【００６８】
第１のＭＯＳＦＥＴ（１）のチャネル幅は、モデリング対象の高耐圧ＭＯＳＦＥＴのソース領域のＮ＋拡散層１２の幅Ｗｎ（図２参照）の総和（＝ΣＷｎ）とし、
第２のＭＯＳＦＥＴ（２）のチャネル幅は、モデリング対象の高耐圧ＭＯＳＦＥＴのソース領域のＰ＋拡散層１１の幅Ｗｐ（図２参照）の総和（＝ΣＷｐ）とする。
【００６９】
第２のＭＯＳＦＥＴ（２）のソースに接続する可変抵抗素子（３）は、ウェルコンタクト拡散層（図２の１１；Ｐ＋拡散層）近傍の寄生抵抗成分が、高耐圧ＭＯＳＦＥＴのドレイン電流（ドレイン・ソース間電流）に与える影響を表現するための等価抵抗である。
【００７０】
図１（Ａ）の可変抵抗素子（３）の抵抗値Ｒｓは、典型的には、図１（Ｂ）に示すようなゲート電圧（ゲート・ソース間電圧）Ｖｇの依存性と、ドレイン電圧（ドレイン・ソース間電圧）Ｖｄの依存性を反映するように、設定される。なお、ソースがＧＮＤ（グランド電位）の場合、ゲート・ソース間電圧はゲート電圧と等しく、ドレイン・ソース間電圧はドレイン電圧と等しいことから、単に、ゲート電圧、ドレイン電圧ともいう。図１（Ｂ）の横軸はドレイン電圧、縦軸は可変抵抗素子（３）の抵抗値Ｒｓである。図１（Ｂ）には、ゲート電圧一定の条件でのＲｓ−Ｖｄ特性が、いくつかの異なるゲート電圧Ｖｇに対してプロットされている。
【００７１】
図１（Ｂ）に示すように、可変抵抗素子（３）の抵抗値Ｒｓのバイアス依存性は、
・ドレイン電圧Ｖｄの増加に伴い増加する第１の領域４と、
・抵抗値Ｒｓがドレイン電圧に依存しない第２の領域５と、
の二つの領域からなる。
【００７２】
図１（Ａ）のＭＯＳＦＥＴのモデルにおいて、第１の領域４と第２の領域５の境界で、抵抗値Ｒｓが滑らかに接続されるように設定する。
【００７３】
また、図１（Ａ）のＭＯＳＦＥＴのモデルにおいて、可変抵抗素子（３）の抵抗値Ｒｓは、ゲート電圧Ｖｇの上昇とともに、低下するように設定する。すなわち、ドレイン電圧Ｖｄが一定の場合、ゲート電圧Ｖｇが高くなるほど、可変抵抗素子（３）の抵抗値Ｒｓは小さくなる。
【００７４】
第１のＭＯＳＦＥＴ（１）及び第２のＭＯＳＦＥＴ（２）には、ソース領域がすべてＮ＋拡散層１２（ソース拡散層）からなる、通常構造の高耐圧ＭＯＳＦＥＴ７（図３参照）に対して、抽出したモデルパラメータをそのまま、あるいは若干の修正を加えて適用する。
【００７５】
なお、上記では、ＮチャネルＭＯＳＦＥＴについて説明したが、ＰチャネルＭＯＳＦＥＴについても、極性を反転させることで、本発明を適用することができる。
【００７６】
本発明によれば、簡易かつ明確な手順に基づいて、ソース基板接続型の高耐圧ＭＯＳＦＥＴの特性を正確に表現する回路シミュレーションモデルを得ることができる。以下、いくつかの実施形態について説明する。
【００７７】
＜実施形態１＞
図１は、本発明の実施形態１を説明する図である。図１（Ａ）には、高耐圧ＭＯＳＦＥＴの回路シミュレーション用マクロモデルの等価回路が示されている。図１（Ａ）において、
参照符号Ｄは高耐圧ＭＯＳＦＥＴシミュレーション用マクロモデルのドレイン端子、
参照符号Ｇは前記マクロモデルのゲート端子、
参照符号Ｓは前記マクロモデルのソース端子、
参照符号Ｂは前記マクロモデルのバックゲート（バルク）端子である。
【００７８】
図１（Ｂ）に示すように、ＭＯＳＦＥＴマクロモデルは、第１のＭＯＳＦＥＴ（１）、第２のＭＯＳＦＥＴ（２）、可変抵抗素子（３）から構成され、第１のＭＯＳＦＥＴ（１）のドレイン、ゲート、バックゲート（バルク）を、第２のＭＯＳＦＥＴ（２）のドレイン、ゲート、バックゲート（バルク）にそれぞれ共通接続し、それぞれ、高耐圧ＭＯＳＦＥＴマクロモデルのドレイン端子、ゲート端子、バックゲート（バルク）端子とし、第２のＭＯＳＦＥＴ（２）のソースに可変抵抗素子（３）の一端を接続し、可変抵抗素子（３）の他端を第１のＭＯＳＦＥＴ（１）のソースとともに、高耐圧ＭＯＳＦＥＴマクロモデルのソース端子へ接続している。
【００７９】
可変抵抗素子（３）は、モデリング対象の高耐圧マクロモデルのバイアス依存性、例えば、ゲート・ソース間電圧依存性（ゲート電圧依存性）とドレイン・ソース間電圧依存性（ドレイン電圧依存性）を有する。
【００８０】
図２は、実施形態１のマクロモデルに対応する高耐圧ＮチャネルＭＯＳＦＥＴのレイアウトを模式的に示す図である。図２において、１１はソース領域のウェルコンタクト拡散層（Ｐ＋拡散層）、１２はソース拡散層（Ｎ＋拡散層）、１３はドレイン領域のＮ＋拡散層（ドレインコンタクト用Ｎ＋拡散層）、１４はドレインのＮ−拡散層、１５はゲート電極（シリコン基板上のゲート絶縁膜の上に形成されている）である。なお、Ｎ＋拡散層は高濃度のＮ型拡散層、Ｎ−拡散層は低濃度のＮ型拡散層、Ｐ＋拡散層は高濃度のＰ型拡散層をそれぞれ表している。
【００８１】
なお、図２において、Ｎチャネル型のＭＯＳＦＥＴは、Ｐ型ウェル内に形成されているが、例えばＮチャネルＭＯＳＦＥＴをＰ型シリコン基板表面に形成する場合、Ｐ＋型のウェルコンタクト拡散層１１１はＰ＋型の基板コンタクト拡散層となる。この場合、ウェルコンタクトを基板コンタクトと読み替えることで、以下の実施形態がそのまま適用される。
【００８２】
高耐圧化のため、シリコン半導体基板表面において、ドレイン側のＮ＋拡散層１３とゲート電極１５の間に低濃度Ｎ−拡散層１４が配置されている。ソース側は、Ｐ＋型のウェルコンタクト拡散層（Ｐ＋拡散層）１１とＮ＋型のソース拡散層（Ｎ＋拡散層）１２が、一定の間隔で交互に配置された構造とされている。図２に例示したソース側の構造を、図２０と同様に、「ソース基板接続構造」という。ソース領域の複数のウェルコンタクト拡散層（Ｐ＋拡散層）１１はバックゲート端子（Ｂ）に共通に接続され、複数のソース拡散層（Ｎ＋拡散層）１２はソース端子（Ｓ）に共通に接続され、ドレイン領域のＮ＋拡散層１３（ドレインコンタクト）はドレイン端子（Ｄ）に接続されている。
【００８３】
図１（Ａ）のＭＯＳＦＥＴモデルにおいて、第１のＭＯＳＦＥＴ（１）のチャネル幅は、図２のソース領域のＮ＋拡散層１２の幅Ｗｎの総和（＝ΣＷｎ）とし、第２のＭＯＳＦＥＴ（２）のチャネル幅は図２のソース領域のＰ＋拡散層１１（ウェルコンタクト）の幅Ｗｐの総和（＝ΣＷｐ）とする。
【００８４】
図１（Ａ）のＭＯＳＦＥＴモデルにおいて、可変抵抗素子（３）の抵抗値Ｒｓは、図１（Ｂ）に示すように、ゲート電圧（ゲート・ソース間電圧）Ｖｇの依存性と、ドレイン電圧（ドレイン・ソース間電圧）Ｖｄの依存性を反映するように、設定される。すなわち、可変抵抗素子３の抵抗値Ｒｓは、図１（Ｂ）に示すように、可変抵抗素子（３）の抵抗値Ｒｓがドレイン電圧Ｖｄに依存する第１の領域４と、可変抵抗素子（３）の抵抗値Ｒｓがドレイン電圧Ｖｄに依存しない第２の領域５を有し、第１の領域４と第２に領域５の境界で滑らかに接続されるように設定される。
【００８５】
また、可変抵抗素子３の抵抗値Ｒｓは、図１（Ｂ）に示すように、ゲート電圧Ｖｇの上昇（低下）とともに、低下（上昇）するという特性を反映するように設定される。
【００８６】
図３は、実施形態１のマクロモデル内の第１のＭＯＳＦＥＴ（１）及び第２のＭＯＳＦＥＴ（２）のモデルパラメータの初期値を抽出するために使用する通常構造の高耐圧ＭＯＳＦＥＴのレイアウトを模式的に示す図である。
【００８７】
図３に示すように、通常構造７のレイアウトは、図２のソース基板接続構造６とは、ソース側の構造が異なり、ソースはＮ＋拡散層１２（チャネル幅＝Ｗ）のみとなり、ウェルコンタクト層（Ｐ＋拡散層）１１は、Ｎ＋拡散層１２のゲート電極１５に対向する側と反対側の領域に配置されている。
【００８８】
＜実施形態２＞
次に、本発明の第２の実施形態を説明する。図４は、図１及び図２を参照して説明した前記実施形態１のＭＯＳＦＥＴモデル（「マクロモデル」という）を作成するための第２の実施形態２に係るモデル作成装置の構成を示す図である。
【００８９】
図４において、ウェファ２１として、図２のソース基板接続構造６と、図３の通常構造７の２種類のレイアウトパターンのＭＯＳＦＥＴを搭載したものを用意する。
【００９０】
電気特性測定装置２２で、ウェファ２１上のソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）と、通常構造の高耐圧ＭＯＳＦＥＴ（図３）のＩｄ−Ｖｇ特性（ドレイン電流−ゲート電圧特性）やＩｄ−Ｖｄ特性（ドレイン電流−ドレイン電圧特性）等の電気特性を測定する。
【００９１】
記録媒体２３は、ソース基板接続構造と通常構造の電気特性データ４１／４２、ＭＯＳＦＥＴ抽出プログラム４３、ＭＯＳＦＥＴモデル４４、マクロモデル抽出プログラム４５、マクロモデル４８、モデル検証プログラム４９等を記録する。なお、記録媒体２３は、記録媒体を備えた記憶装置（例えばＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）等の磁気ディスク記憶装置、あるいはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等の光ディスク記憶装置等）であってもよいことは勿論である。
【００９２】
情報処理装置２４は、記録媒体２３から、各種測定データや各種モデルを読み込み、モデル抽出やモデル検証等の処理を行う装置である。特に制限されないが、情報処理装置２４において、本実施形態で作製されたマクロモデルを用いて、例えばＳＰＩＣＥ系シミュレータ等による回路シミュレーション等を実行してもよい。あるいは、他の情報処理装置で回路シミュレーションを実行してもよい。
【００９３】
図５は、図４に示した装置によるマクロモデル作成の手順を示すフローチャートである。図４及び図５を参照して、実施形態１におえるマクロモデルの作成処理を説明する。
【００９４】
処理３１において、電気特性測定装置２２を用いて、ウェファ２１の電気特性を測定し、記録媒体２３に電気特性データを格納する。この時、ソース基板接続構造の高耐圧ＭＯＳＦＥＴと通常構造の高耐圧ＭＯＳＦＥＴの２種類に関して、モデル抽出に必要な電気特性（ドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）、ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）等）を測定し、電気特性データ４１、４２（通常構造電気特性データ、ソース基板接続構造電気特性データ）を格納する。
【００９５】
次に、処理３２において、記録媒体２３の電気特性データと、ＭＯＳＦＥＴ抽出プログラム４３を情報処理装置２４に読み込み、情報処理装置２４でＭＯＳＦＥＴ抽出プログラム４３を実行することで、通常構造の高耐圧ＭＯＳＦＥＴモデルを作成し、記録媒体２３のＭＯＳＦＥＴモデル４４に格納する。この時に使用するＭＯＳＦＥＴモデルは、ドレイン抵抗のバイアス依存性を表現することができる高耐圧専用モデル（ＨｉＳＩＭ＿ＨＶ：Ｈｉｒｏｓｈｉｍａ Ｕｎｉｖｅｒｓｉｔｙ Ｓｔａｒｃ ＩＧＦＥＴ Ｍｏｄｅｌ Ｈｉｇｈ Ｖｏｌｔａｇｅ／lａｒｇｅ ｃｕｒｒｅｎｔ）等、図１９（Ｃ）参照）を用い、また、ドレイン電流のチャネル長Ｌの依存性もある程度合わせておく。
【００９６】
次に、処理３３において、記録媒体２３のＭＯＳＦＥＴモデル４４とマクロモデル抽出プログラム４５を情報処理装置２４に読み込み、マクロモデル抽出プログラム４５を実行することで、図１（Ａ）に示した、ソース基板接続構造の高耐圧ＭＯＳＦＥＴのマクロモデルを作成し、記憶媒体２３にマクロモデル４８として格納する。この時、ＭＯＳＦＥＴモデル（図４の４４）の中身は変更せずに、図１（Ａ）の可変抵抗素子３のみを調整する。すなわち、可変抵抗素子３には、ゲート電圧Ｖｇ依存性とドレイン電圧Ｖｄ依存性を取り入れる。
【００９７】
次に、処理３４において、ソース基板接続構造の高耐圧ＭＯＳＦＥＴのマクロモデル４８を再調整する（必要に応じて記録媒体２３のマクロモデル４８とマクロモデル抽出プログラム４５を情報処理装置２４に読み込む）。処理３４では、特に、ＭＯＳＦＥＴのドレイン抵抗に関するパラメータに注目して調整する。図１（Ａ）では、ドレイン抵抗（（図１９（Ａ）の可変抵抗素子１０１参照）に関するパラメータは、モデルに組み込まれており、処理３４では、このドレイン抵抗に関するパラメータを調整する。
【００９８】
次に、処理３５において、記録媒体２３のマクロモデル４８とモデル検証プログラム４９を情報処理装置２４に読み込み、モデル検証プログラム４９を実行することで、マクロモデル４８の検証を行う。
【００９９】
次に、処理３６において、モデル検証プログラム４９で実行されたマクロモデルの検証結果を判断し（例えば情報処理装置２４の出力装置に出力されたマクロモデルの検証結果を見てユーザが判断してもよいし、情報処理装置２４で自動で判断してもよい）、問題がなければ終了し（処理３６のＯＫ分岐）、問題がある場合には（処理３６のＮＧ分岐）、処理３４へ戻り、処理３６での検証結果がＯＫになるまで繰り返す。
【０１００】
次に、図１３を参照して、図４に示した実施形態２の装置によるマクロモデルの作成手順を詳細に説明する。
【０１０１】
電気特性測定装置２２を用いて、ウェファ２１に搭載されたソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）と通常構造の高耐圧ＭＯＳＦＥＴ（図３）の２種類のパターンの電気特性を測定する。通常構造の高耐圧ＭＯＳＦＥＴ（図３）とソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）の測定データは、通常構造電気特性データ４１、ソース基板接続構造電気特性データ４２として、それぞれ記録媒体（図４の２３）に格納する。
【０１０２】
次に、情報処理装置２４（図４）は、ＭＯＳＦＥＴ抽出プログラム４３を用いて、通常構造電気特性データ４１を読み込み、ＭＯＳＦＥＴの閾値電圧やドレイン電流特性（例えばＩｄ−Ｖｇ特性、Ｉｄ−Ｖｄ特性）が、前記通常構造電気特性データ４１と一致するようにモデル抽出を行い、ＭＯＳＦＥＴモデル４４として、記録媒体（図４の２３）へ格納する。
【０１０３】
ＭＯＳＦＥＴモデルは、ドレイン抵抗のバイアス依存性が表現できる高耐圧専用モデル（ＨｉＳＩＭ＿ＨＶ等、図１９（Ｃ）参照）を用い、ドレイン電流のチャネル長依存性もある程度合わせておく。
【０１０４】
次に、情報処理装置２４（図４）は、マクロモデル抽出プログラム４５を用いて、記録媒体２３（図４）から、ＭＯＳＦＥＴモデル４４とソース基板接続構造電気特性データ４２を読み込み、ソース基板接続構造のマクロモデルを作成し、ＭＯＳＦＥＴの閾値電圧やドレイン電流特性（例えばＩｄ−Ｖｇ特性、Ｉｄ−Ｖｄ特性）が、ソース基板接続構造電気特性データ４２と一致するように、モデル抽出を行い、仮マクロモデル４６として、記録媒体へ格納する。
【０１０５】
この時、情報処理装置２４（図４）のマクロモデル抽出プログラム４５は、ＭＯＳＦＥＴモデル４４の中身は変更せずに、可変抵抗素子３のみを調整する。
【０１０６】
可変抵抗素子３の抵抗値Ｒｓは、ゲート電圧Ｖｇ依存性とドレイン電圧Ｖｄ依存性を組み込む。その一例を以下に示す。
【０１０７】
Rs' ＝ (Rs0 + Rs1 * Vg + Rs2 * Vg2)/W （1）
【０１０８】
Rs ＝ Rs' * (ｆ（Vd,δ）* 0.5 + 0.5) （2）
【０１０９】
f(Vd,δ) = (Vg - 0.5 * (Vg - Vd -δ + sqrt((Vg - Vd -δ)2 + 4 *δ*Vg)))/Vg （3）
【０１１０】
δ = 0.01 （4）
【０１１１】
ここで、Ｖｇはゲート電圧（ゲート・ソース間電圧）、Ｖｄはドレイン電圧（ドレイン・ソース間電圧）である。また、Ｗは全チャネル幅（Ｗ＝ΣＷｎ＋ΣＷｐ）である。Ｒｓは可変抵抗素子３の抵抗値である。
【０１１２】
また式（３）の関数ｆ（Ｖｄ，δ）は、スムージング関数であり、座標（Ｖｄ，ｆ（Ｖｄ））において、原点（０，０）を通る傾き１／Ｖｇの直線（０≦Ｖｄ＜Ｖｇ）と、Ｖｄ＞Ｖｇでｆ（Ｖｄ）＝１となり、ドレイン電圧Ｖｄ＝Ｖｇ前後で滑らかに接続する。δの値を大きくすると、Ｖｄ＝Ｖｇ近辺で緩やかに変化する。
【０１１３】
したがって、式（２）のＲｓ（可変抵抗素子３の抵抗値）は、Ｖｄ＝０でＲｓ、０＜Ｖｄ＜Ｖｇで傾き１／Ｖｇの直線、Ｖｄ＞Ｖｇで、Ｒｓ'となり、Ｖｄ＝Ｖｇ前後で滑らかに接続する。
【０１１４】
また、可変抵抗素子３の別の例を次式（1'）〜（3'）に示す。
【０１１５】
Rs = ((Rs0 + Rs1 * Vg + Rs2 * Vg2 ) * f (Vd) + Rs3)/W (1')
【０１１６】
f (Vd,δ) = (Vdsat - 0.5 * (Vdsat-Vd-δ + ((Vdsat-Vd-δ)2 + 4*δ*Vdsat)0.5 ))/Vdsat (2')
【０１１７】
Vdsat = (Vg - Vt) fac1/fac2 (3')
【０１１８】
式(3')の飽和ドレイン電圧Ｖdsatにおけるパラメータfac1 と fac2はドリフト抵抗での電圧ドロップの影響により生じる、測定される見かけの飽和電圧と、ＭＯＳＦＥＴ（トランジスタ）内のピンチオフ電圧の差を補正するためのフィッティングパラメータである。ＶｔはＭＯＳＦＥＴの閾値電圧である。ＭＯＳＦＥＴのピンチオフ電圧は、ドリフト領域の有無に余り依存しないが、高耐圧ＭＯＳＦＥＴではドリフト領域寄生抵抗による電圧降下により、この電圧降下がない場合に比べて、見かけ上高い電圧でＭＯＳＦＥＴのピンチオフが起こることを補正するものである。この補正は、ゲート長が短いトランジスタの場合に特に必要となる。
【０１１９】
次に、情報処理装置２４（図４）は、マクロモデル調整プログラム４７を用いて、記録媒体２３（図４）から、仮マクロモデル４６と、ソース基板接続構造電気特性データ４２を読み込み、特にＩｄ−Ｖｄ特性の線形領域と飽和領域の境界付近が合うように、仮マクロモデル４６内のＭＯＳＦＥＴモデルのドレイン抵抗関係のパラメータを調整し、マクロモデル４８として記録媒体２３（図４）へ格納する。
【０１２０】
次に、情報処理装置２４（図４）は、マクロモデル検証プログラム４９を用いて、記録媒体２３（図４）から、マクロモデル４８とソース基板接続構造電気特性データ４２を読み込み、マクロモデルの検証を行う。
【０１２１】
ここでは、様々なチャネル長、チャネル幅の測定データに対して、電気特性の一致精度及び、チャネル長依存性、チャネル幅依存性を検証し、その結果を、マクロモデル検証結果５０として記録媒体２３（図４）へ格納する。
【０１２２】
次に、マクロモデル検証結果５０を判断し、問題がなければ、前記マクロモデル４８を最終結果として終了し、問題ある場合には、マクロモデル調整処理（前記マクロモデル調整プログラム４７）へ戻り、検証結果がＯＫ（可）となるまで繰り返す。この時の入力データは、仮マクロモデル４６の代わりに、記録媒体２３（図４）からマクロモデル４８を読み込む。
【０１２３】
実施形態１、２の作用効果について説明する。
【０１２４】
モデル対象のソース基板接続構造を有する高耐圧ＭＯＳＦＥＴにおいて、
Ｎ＋拡散層（図２の１２）に隣接する領域の電流を、第１のＭＯＳＦＥＴ（図１の１）で表わし、
Ｐ＋拡散層（ウェルコンタクト拡散層、図２の１１）に隣接する領域の電流を可変抵抗素子（図１の３）と第２のＭＯＳＦＥＴ（図１の２）の直列接続回路によって表わし、
Ｎ＋拡散層（図２の１２）のチャネル幅Ｗｎ（総和）と、Ｐ＋拡散層（ウェルコンタクト拡散層、図２の１１）のチャネル幅Ｗｐ（総和）を、それぞれ、第１のＭＯＳＦＥＴ１のチャネル幅と、第２のＭＯＳＦＥＴ２のチャネル幅としてマクロモデルに取り入れることにより、Ｎ＋拡散層（図２の１２）とＰ＋拡散層（図２の１１）のチャネル幅の割合（例えばＷｎｒａｔｉｏ＝ΣＷｎ／（ΣＷｎ＋ΣＷｐ））に依存して変化するＭＯＳＦＥＴの特性を、高精度にフィッティングすることができた。
【０１２５】
ソース基板接続構造の高耐圧ＭＯＳＦＥＴに特有のＰ＋拡散層（ウェルコンタクト拡散層、図２の１１）近傍でのバイアスに依存したキャリアの流れについては、高耐圧ＭＯＳＦＥＴのドレイン・ソース間電流Ｉｄｓに与える影響を表現することができる等価抵抗を、可変抵抗素子３（図１参照）として、第２のＭＯＳＦＥＴ（２）のソースに直列に接続することで解決した。
【０１２６】
ソース基板接続構造の高耐圧ＭＯＳＦＥＴでは、図２４（Ａ）及び図２４（Ｂ）を参照して説明したように、Ｐ＋拡散層１１１（ウェルコンタクト拡散層）近傍のチャネル領域では、反転層１１６が形成されにくいため（領域１１７参照）、見かけ上、抵抗が付加された形となり、しかも、Ｐ＋拡散層１１の近傍は、ゲート電極１１５で覆われているので、この抵抗値は、ゲート電圧（ゲート・ソース間電圧）Ｖｇｓ依存性を持つことになる。
【０１２７】
本実施形態では、Ｐ＋拡散層（図２の１１）近傍の抵抗成分（寄生抵抗）を、抵抗値Ｒｓがゲート・ソース間電圧Ｖｇｓに依存する抵抗（図１の可変抵抗素子３）で表現している。より具体的には、ゲート・ソース間電圧Ｖｇｓが高いときは、ゲート・ソース間電圧Ｖｇｓが低い場合に比べ、Ｐ＋拡散層１１（図２の１１）の周囲のチャネル領域には、相対的に、反転層が形成され易くなり、寄生抵抗の抵抗値は低下すると考えられる。このことから、寄生抵抗は、ゲート・ソース間電圧Ｖｇｓが高くなると、その抵抗値が下がるようなゲート・ソース間電圧Ｖｇｓ依存性を持たせた（図１（Ｂ）のＲｓ参照）。
【０１２８】
また、ソース基板接続構造の高耐圧ＭＯＳＦＥＴに特有の特性（図２２乃至図２４、及びそれらの関連説明参照）を表現するため、可変抵抗素子３（図１参照）に、ドレイン・ソース間電圧（ドレイン電圧）Ｖｄｓ依存性を持たせた。その典型的な形態について、図６を参照して説明する。
【０１２９】
図６（Ａ）は、図２のレイアウト構造のＭＯＳＦＥＴのゲート電極１５直下のシリコン半導体基板表面に形成されるチャネルを模式的に等価回路で示した図である。図６（Ｂ）は、図６（Ａ）の可変抵抗素子３の抵抗値Ｒｓのドレイン・ソース間電圧（ドレイン電圧）依存特性を示す図であり、横軸はドレイン電圧、縦軸は可変抵抗素子３の抵抗値Ｒｓである。
【０１３０】
図６（Ａ）に示すように、ソース領域のＮ＋拡散層１２とドレイン（低濃度ドレイン拡散層（Ｎ−拡散層）１４、ドレイン拡散層（Ｎ＋拡散層）１３）間には、図１の第１のＭＯＳＦＥＴ１が接続され、ウェルコンタクト拡散層であるＰ＋拡散層１１とドレイン（１４、１３）間には、図１の第２のＭＯＳＦＥＴ２が接続され、第２のＭＯＳＦＥＴ２のソースとＰ＋拡散層１１（図１の端子Ｓ）間には、抵抗値Ｒｓが可変の可変抵抗素子３が接続されている。図６（Ａ）では、第１のＭＯＳＦＥＴ１がドレインとＮ＋拡散層１２間に２個、第２のＭＯＳＦＥＴ２と可変抵抗素子３の直列回路がドレインとＰ＋拡散層１１間に３組、並列に接続されている。これら第１、第２のＭＯＳＦＥＴ１、２（計５個）のゲートは共通接続され、ＭＯＳＦＥＴモデルのゲート端子（図１のＧ）に接続され、ドレインは共通接続され、ＭＯＳＦＥＴモデルのドレイン端子（図１のＤ）に接続される。２個のＮ＋拡散層１１は共通接続され、ＭＯＳＦＥＴモデルのソース端子（図１のＳ）に接続され、３個のＰ＋拡散層１１は共通接続され、ＭＯＳＦＥＴモデルのバックゲート（バルク）端子（図１のＢ）に接続される。
【０１３１】
図６（Ｂ）において、可変抵抗素子３の抵抗値Ｒｓのドレイン電圧依存性は、抵抗値Ｒｓがドレイン電圧Ｖｄの増加に伴い増加する第１の領域４と、抵抗値Ｒｓがドレイン電圧Ｖｄに依存しない第２の領域５の二つの領域から構成される。
【０１３２】
より典型的には、第１の領域４と第２の領域５の境界では、式（３）のスムージング関数ｆ（Ｖｄ，δ）により、抵抗値Ｒｓが滑らかに接続されるように構成される。
【０１３３】
また、より典型的には、第１の領域４と第２の領域５の境界は、モデリング対象とする高耐圧ＭＯＳＦＥＴの線形領域と飽和領域の境界、あるいは、その付近に設定される。これは、図２４（Ａ）に示すように、ドレイン電圧Ｖｄの低い領域（線形領域）では、Ｐ＋拡散層１１１の存在がドレイン電流Ｉｄ（ドレイン・ソース間電流Ｉｄｓ）に与える影響が小さく、図２４（Ｂ）に示すように、ドレイン電圧Ｖｄの高い領域（飽和領域）では、Ｐ＋拡散層１１１の存在がドレイン電流Ｉｄ（ドレイン・ソース間電流Ｉｄｓ）に与える影響が大きい、ことを表現したものである。
【０１３４】
本実施形態によれば、以上の作用によって、ソース基板接続構造を持つ高耐圧ＭＯＳＦＥＴに特有のバイアス電圧依存性を高精度に表現することができた。
【０１３５】
また、図６（Ａ）において、Ｐ＋拡散層１１に隣接する反転層が充分に形成されない領域（図２４（Ａ）、（Ｂ）の１１７）がドレイン電流Ｉｄに与える影響を、ドレイン電圧Ｖｄ及びゲート電圧Ｖｇに依存する可変抵抗素子３によって表現する。このため、マクロモデル作成にあたり、追加が必要なパラメータは、可変抵抗素子３に係わる少数のパラメータ（例えば式（１）のＲｓ０、Ｒｓ１、Ｒｓ２等）である。
【０１３６】
すなわち、本実施形態によれば、ＭＯＳＦＥＴモデルの調整や改良を行った場合に予想されるフィッティング対象パラメータの大きな増大はなく、フィッティング方法が確立されている通常構造の高耐圧ＭＯＳＦＥＴモデルを起点に、可変抵抗素子３に関する少数のモデリングパラメータ（式（１）、（２）等のＲｓ０、Ｒｓ１、Ｒｓ２等）をフィッティングすることにより、精度の良いマクロモデルを形成することができた。
【０１３７】
また、本実施形態のマクロモデルの構成によれば、回路シミュレーションの実行にあたり、ＭＯＳＦＥＴモデルに対して、
Ｗｎｒａｔｉｏの値をインスタンスパラメータ（インスタンス名で特定される素子に設定するパラメータ）として受け渡す、あるいは、
図２、図６のＮ＋拡散層１２とＰ＋拡散層１１のそれぞれに対応するチャネル幅Ｗｎ、Ｗｐを受け渡す、あるいは、
モデル内においてチャネル幅Ｗの関数としてＷｎｒａｔｉｏの値を計算する、
ことにより、マクロモデル内において用いるＷｎｒａｔｉｏの値を特定することができる。
【０１３８】
また、ソース領域が全てＮ＋拡散層１２により形成される通常構造の高耐圧ＭＯＳＦＥＴ（図３参照）の特性測定パターンを用意して電気特性の測定を行い、その測定結果に基づき通常構造の高耐圧ＭＯＳＦＥＴモデルを一旦作成したあと、通常構造の高耐圧ＭＯＳＦＥＴモデルと可変抵抗素子３により構成される高耐圧ＭＯＳＦＥＴモデルのマクロモデルを作成し、可変抵抗素子３の少数のパラメータを調整するという、簡易で、手順が明確な方法により、回路シミュレーション用のモデルを作成することができる。
【０１３９】
なお、本実施形態では、図６（Ｂ）に示すように、可変抵抗素子３を、抵抗値がドレイン電圧Ｖｄの増加に伴い増加する第１の領域４と、抵抗値がドレイン電圧に依存しない第２の領域５の二つの領域から構成される例を示したが、精度に対する要求が低い場合は、単一の領域からなるモデルで可変抵抗素子３を表現しても良い。但し、モデルの精度が要求される場合には、前記の通り二つの領域からなるモデル、あるいは、以下に実施形態４で説明するように、三つ以上の領域からなるモデルで、可変抵抗素子３を表現することが好ましい。
【０１４０】
可変抵抗素子３のモデルにおける、第１の領域４と第２の領域５の境界は、例えば、モデル対象とするＭＯＳＦＥＴの線形領域と飽和領域の境界付近のドレイン電圧Ｖｄを選択する。あるいは、モデル対象とするＭＯＳＦＥＴの線形領域と飽和領域の境界よりも高めのドレイン電圧Ｖｄ、典型的には、線形領域と飽和領域の境界となるドレイン電圧Ｖｄの１〜２．５倍程度の値としてもよい。なお、ＭＯＳＦＥＴの線形領域と飽和領域の境界のドレイン電圧は、「飽和電圧」と呼ばれる。
【０１４１】
なお、上記実施形態１、２においては、ＮチャネルＭＯＳＦＥＴについて記載したが、ＰチャネルＭＯＳＦＥＴについても実施形態１の極性を反転させることで、同様にして本発明を適用することができる（ＰチャネルＭＯＳＦＥＴではソース端子電圧がドレイン端子電圧よりも高電圧とされ、ゲート・ソース間電圧Ｖｇｓは負値又は０となる）。
【０１４２】
図７（Ａ）と図７（Ｂ）は、本実施形態による高耐圧ＭＯＳＦＥＴについて、異なるＷｎｒａｔｉｏに関して、ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）をモデリングした結果（実線）と、実測値（▲）と、図１９の従来モデル（破線、図２１に対応）を比較して示す図である。ここで、Ｗｎｒａｔｉｏは、図２の全チャネル幅Ｗ（＝ΣＷｎ＋ΣＷｐ）に対して、各Ｎ＋型ソース拡散層（Ｎ＋拡散層）１２の幅Ｗｎの合計ΣＷｎが占める割合（％表記）である。
【０１４３】
Ｗｎｒａｔｉｏ＝｛（ΣＷｎ）／（ΣＷｎ＋ΣＷｐ）｝×１００
【０１４４】
図７（Ａ）では、Ｗｎｒａｔｉｏ＝４８％、図７（Ｂ）では、Ｗｎｒａｔｉｏ＝４０％としている。なお、図７（Ａ）、図７（Ｂ）において、横軸はドレイン電圧（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）Ｖｄｓ（単位：Ｖｏｌｔａｇｅ）、縦軸はドレイン電流（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｃｕｒｒｅｎｔ）Ｉｄ（単位：Ａｍｐｅｒｅ）であり、ゲート電圧（ｇａｔｅ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）Ｖｇｓを０〜５Ｖまで１Ｖステップで変化させたＩｄ−Ｖｄカーブが示されている。Ｖｇｓ＝０Ｖでは、ＭＯＳＦＥＴはオフ状態であり、ドレイン電流Ｉｄ＝０である。
【０１４５】
図７（Ａ）では、▲マークで示した実測値と、実線で示す実施形態と、破線で示す関連技術によるモデリング結果（従来モデル）とは、Ｖｄｓの全範囲、ゲート・ソース間電圧（ゲート電圧）Ｖｇｓ＝０、１、２、・・・、５Ｖの全てについて、比較的良く一致している。
【０１４６】
図７（Ｂ）では、実測値（▲）と、実線で示す実施形態のモデルリング結果とは、線形領域、及び、飽和領域のいずれについてもほぼ一致している。
【０１４７】
一方、図７（Ｂ）において、破線で示す従来モデルでは、飽和領域で一致しない（特に、飽和領域のうち、ゲート電圧Ｖｇｓが高い領域で実測値（▲）との差異が顕著となる）。
【０１４８】
図８（Ａ）と図８（Ｂ）は、ＮチャネルＭＯＳＦＥＴがオンした状態におけるドレイン電流（ドレイン・ソース間電流）Ｉｄｓを、Ｗｎｒａｔｉｏが異なる素子（ＭＯＳＦＥＴ）間で比較したものである。なお、図８において、縦軸のドレイン電流は全チャネル幅Ｗで規格化し、Ｉｄｓ／Ｗとしている。横軸の素子（ＭＯＳＦＥＴ）ＡのＷｎｒａｔｉｏは４０％、素子（ＭＯＳＦＥＴ）Ｂ、ＣのＷｎｒａｔｉｏは４８％である（なお、素子ＢとＣは、Ｗｎｒａｔｉｏは共通であるが、別のＭＯＳＦＥＴである）。図８（Ａ）に示すように、実線で示す本発明の実施形態と、●で示す実測値とはほぼ一致している（破線で示す従来モデルもほぼ一致している）。
【０１４９】
図８（Ａ）に示した線形領域（ドレイン・ソース間電圧Ｖｄｓ＝０．１Ｖ、ゲート電圧Ｖｇ＝５Ｖ）では、全チャネル幅Ｗで規格化したドレイン電流Ｉｄｓ／Ｗの実測値（●）は、Ｗｎｒａｔｉｏ＝４０％の素子Ａと、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃでほぼ略等しく、Ｗｎｒａｔｉｏにほとんど依存しない。また図２、図６に示した実施形態を用いたモデリング結果Ｉｄｓ／Ｗは、図８（Ａ）に示すように、線形領域では、素子ＡのＷｎｒａｔｉｏ＝４０％、素子Ｂ、ＣのＷｎｒａｔｉｏ＝４８％のいずれの実測値（●）とも交差しており、ほぼ一致していることが分かる。なお、図２２（Ａ）を参照して説明したように、図１９等の関連技術のモデル（従来モデル）を用いたモデリング結果Ｉｄｓ／Ｗは、図８（Ａ）に示すように、線形領域では、Ｗｎｒａｔｉｏ＝４０％の素子Ａ、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃのいずれの実測値（●）とも交差しており、ほぼ一致している。
【０１５０】
図８（Ｂ）に示した飽和領域（ドレイン・ソース間電圧Ｖｄｓ＝１２Ｖ、ゲート電圧Ｖｇ＝５Ｖ）では、全チャネル幅Ｗ（＝ΣＷｎ＋ΣＷｐ）で規格化したドレイン電流Ｉｄｓ／Ｗの実測値（●で示す）は、Ｗｎｒａｔｉｏに依存して変化する。
【０１５１】
図８（Ｂ）に示した飽和領域において、Ｗｎｒａｔｉｏ＝４０％の素子Ａでは、Ｉｄｓ／Ｗの実測値（●で示す）と、図２、図６に示した実施形態を用いたモデリング結果Ｉｄｓ／Ｗは一致している。一方、図１９等の関連技術のモデル（従来モデル）を用いたモデリング結果（破線と素子Ａの交差部）では、Ｉｄｓ／Ｗは、Ｗｎｒａｔｉｏ＝４０％の素子Ａに関して、実測値との差異が顕著である。
【０１５２】
なお、図８（Ｂ）において、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃについても、実施形態（実線）は実測値（●）と一致している。なお、破線で示す従来モデルも、Ｗｎｒａｔｉｏ＝４８％の素子Ｂ、Ｃについて、実測値（●）とほぼ一致している。
【０１５３】
＜実施形態３＞
図９は、本発明の実施形態３において、高耐圧ＭＯＳＦＥＴの回路シミュレーション用マクロモデルを等価回路で示す図である。
【０１５４】
図９において、
参照符号Ｄは、高耐圧ＭＯＳＦＥＴシミュレーション用マクロモデルのドレイン端子、
参照符号Ｇは、該マクロモデルのゲート端子、
参照符号Ｓは、該記マクロモデルのソース端子、
参照符号Ｂは、該マクロモデルのウェル端子
である。
【０１５５】
図９を参照すると、このマクロモデルは、
第１のＭＯＳＦＥＴ（１５１）、
第２のＭＯＳＦＥＴ（１５２）、
第１の可変抵抗素子（１５３）、
第２の可変抵抗素子（１５４）、
第３の可変抵抗素子（１５５）
から構成されている。
【０１５６】
第１のＭＯＳＦＥＴ（１５１）のゲート、バルク（バックゲート）を第２のＭＯＳＦＥＴ（１５２）のゲート、バルクにそれぞれ共通接続し、それぞれ高耐圧ＭＯＳＦＥＴマクロモデルのゲート端子（Ｇ）、バルク端子（Ｂ）としている。
【０１５７】
第１のＭＯＳＦＥＴ（１５１）のドレインに第１の可変抵抗素子（１５３）の一端を接続し、第２のＭＯＳＦＥＴ（１５２）のドレインに第２の可変抵抗素子（１５４）の一端を接続し、第１の可変抵抗素子（１５３）の他端と、第２の可変抵抗素子（１５４）の他端をともに高耐圧ＭＯＳＦＥＴマクロモデルのドレイン端子（Ｄ）へ接続している。
【０１５８】
第２のＭＯＳＦＥＴ（１５２）のソースに、第３の可変抵抗素子（１５５）の一端を接続し、第３の可変抵抗素子（１５５）の他端を、第１のＭＯＳＦＥＴ（１５１）のソースとともに高耐圧ＭＯＳＦＥＴマクロモデルのソース端子（Ｓ）へ接続している。
【０１５９】
第１及び第２の可変抵抗素子（１５３、１５４）は、高耐圧マクロモデルのドレイン電圧に対する依存性を有する。
【０１６０】
第３の可変抵抗素子（１５５）は、図１の可変抵抗素子（３）に相当し、高耐圧マクロモデルのゲート電圧Ｖｇに対する依存性とドレイン電圧Ｖｄに対する依存性を有する。
【０１６１】
前記実施形態１、２と本実施形態との相違点は、第１のＭＯＳＦＥＴ（１５１）及び第２のＭＯＳＦＥＴ（１５２）のドレインにそれぞれ第１の可変抵抗素子（１５３）と第２の可変抵抗素子（１５４）を直列に挿入した点である。
【０１６２】
前記実施形態１、２では、ドレイン抵抗のドレイン電圧依存性を表現できる高耐圧専用モデル（ＨｉＳＩＭ＿ＨＶ等）を必要とするが、実施形態３では、通常のＭＯＳＦＥＴモデル（ＢＳＩＭ３（Ｂｅｒｋｌｅｙ Ｓｈｏｒｔ−ｃｈａｎｎｅｌ ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ ＦＥＴ） Ｍｏｄｅｌ）、ＢＳＩＭ４等）を使用することできる。
【０１６３】
＜実施形態４＞
次に、本発明の実施形態４について説明する。本実施形態は、図９に示した実施形態３のマクロモデルを作成するための装置に関する実施形態である。図１１は、実施形態４の構成を示す図である。なお、図１１において、図４と同一又は同等の要素には、同一の参照符号が付されている。
【０１６４】
図１１を参照すると、ウェファ２１は、ソース基板接続構造（図２）と通常構造（図３）の２種類のパターンのＭＯＳＦＥＴを搭載したものを用意する。
【０１６５】
電気特性測定装置２２で、ウェファ２１のＭＯＳＦＥＴ（ソース基板接続構造と通常構造）のＩｄ−Ｖｇ、Ｉｄ−Ｖｄ特性等の電気特性を測定する。
【０１６６】
記録媒体２５（あるいは記憶装置）は、電気特性データ４１／４２、ＭＯＳＦＥＴ抽出プログラム４３、ＭＯＳＦＥＴモデル４４、マクロモデル１抽出プログラム４５−１、マクロモデル１（４８−１）、マクロモデル２抽出プログラム４５−２、マクロモデル２（４８−２）、モデル検証プログラム４９等を記録する。
【０１６７】
情報処理装置２４は、各種測定データや各種モデルを読み込み、モデル抽出やモデル検証を行う装置である。
【０１６８】
本実施形態と、前記実施形態２との相違点は、マクロモデルの作成が２種類に分かれている点である。
【０１６９】
図１２は、図１１の装置において、マクロモデルの作成手順を示すフローチャートである。なお、図１２において、図５と同一又は同等の処理を行う処理は、同一の参照番号が付されている。
【０１７０】
まず、処理３１において、電気特性測定装置２２を用いて、ウェファ２１の電気特性を測定し、記録媒体２５に、電気特性データ４１／４２を格納する。この時、ソース基板接続構造と通常構造の２種類のパターンでモデル抽出に必要な電気特性（ドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）、ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）等）を測定し電気特性データ４１、４２として記録する。
【０１７１】
次に、処理３２において、記録媒体２５の電気特性データ４１／４２とＭＯＳＦＥＴ抽出プログラム４３を情報処理装置２４に読み込み、通常構造の高耐圧ＭＯＳＦＥＴモデル４４を作成する。この時に使用するモデルは、通常のＭＯＳＦＥＴモデル（ＢＳＩＭ３、ＢＳＩＭ４等）を用い、ドレイン電流のチャネル長依存性もある程度合わせておく。ドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）において、ゲート電圧Ｖｇの高い領域が合わない場合があるが、そのまま次へ進む。
【０１７２】
次に、処理３７において記録媒体２５の電気特性データ４１／４２とＭＯＳＦＥＴモデル４４とマクロモデル１抽出プログラム４５−１を情報処理装置２４に読み込み、図１０に示す通常構造の高耐圧ＭＯＳＦＥＴのマクロモデル１（４８−１）を作成する。
【０１７３】
図１０に示すように、ＭＯＳＦＥＴ（１５１）のドレインとマクロモデルのドレイン端子Ｄ間に可変抵抗素子（１５３）が接続されている。この時、ＭＯＳＦＥＴのパラメータは、なるべく変えず、図１０の可変抵抗素子（１５３）のみで調整する。可変抵抗素子（１５３）には、ドレイン電圧Ｖｄ依存性を持たせる。
【０１７４】
次に、処理３３において記録媒体２５のマクロモデル１（４８−１）とマクロモデル２抽出プログラム４５−２を、情報処理装置２４に読み込み、マクロモデル２抽出プログラム４５−２を実行して、ソース基板接続構造の高耐圧ＭＯＳＦＥＴのマクロモデル２（４８−２）を作成する。
【０１７５】
図９の等価回路において、第１のＭＯＳＦＥＴ（１５１）と第２のＭＯＳＦＥＴ（１５２）は同じモデルとし、第１の変抵抗素子（１５３）と第２の可変抵抗素子（１５４）も同一とする。この時、マクロモデル１の中身は変更せずに、可変抵抗素子（１５５）のみを調整する。可変抵抗素子（１５５）は、前記実施形態１の例えば式（１）〜式（４）（あるいは式（１’）〜（３’））と同様に、ゲート電圧Ｖｇの依存性と、ドレイン電圧Ｖｄの依存性を持たせる。
【０１７６】
次に、処理３４において記録媒体２５のマクロモデル２（４８−２）とマクロモデル２抽出プログラム（４５−２）を情報処理装置２４に読み込み、マクロモデル２抽出プログラム（４５−２）を実行することで、ソース基板接続構造の高耐圧ＭＯＳＦＥＴのマクロモデル２（４８−２）を再調整する。この時、特にドレイン抵抗（図９の１５２、１５３）に関するパラメータに注目して調整する。
【０１７７】
次に、処理３５において記録媒体２５のマクロモデル２（４８−２）とモデル検証プログラム４９を情報処理装置２４に読み込み、マクロモデル２（４８−２）の検証を行う。
【０１７８】
処理３６においてモデルの検証結果を判断し、問題なければ終了し、問題がある場合には（処理３６のＮＧ分岐）、処理３４へ戻り検証結果がＯＫとなるまで繰り返す。
【０１７９】
詳細なフローに関しては、前記実施形態２で説明で参照した図１３において、ＭＯＳＦＥＴモデル４４とマクロモデル抽出プログラム４５の間に、可変抵抗素子１５３の調整が追加されるのみであることから、その説明は省略する。実施形態４においても、前記実施形態1、２と同様の効果を奏する。
【０１８０】
＜実施形態５＞
次に、本発明の実施形態５を説明する。図１４は、実施形態５のマクロモデルの作成手順を説明する図である。前記実施形態２との相違点は、差分データ生成プログラム５２と電気特性差分データ５３が追加された点である。図４及び図１４を参照して、本実施形態の手順を以下に説明する。
【０１８１】
電気特性測定装置２２を用いて、ウェファ２１に搭載されたソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）と通常構造の高耐圧ＭＯＳＦＥＴ（図３）の２種類のパターンの電気特性を測定する。通常構造の高耐圧ＭＯＳＦＥＴ（図３）とソース基板接続構造の高耐圧ＭＯＳＦＥＴ（図２）の測定データは、通常構造電気特性データ４１とソース基板接続構造電気特性データ４２として、それぞれ記録媒体２３へ格納する。
【０１８２】
次に、情報処理装置２４は、ＭＯＳＦＥＴ抽出プログラム４３を用いて、記録媒体２３から、通常構造電気特性データ４１を読み込み、ＭＯＳＦＥＴの閾値電圧やドレイン電流特性が前記通常構造電気特性データ４１と一致するようにモデル抽出を行い、ＭＯＳＦＥＴモデル４４として記録媒体２３へ格納する。
【０１８３】
ＭＯＳＦＥＴモデルはドレイン抵抗のバイアス依存性が表現できる高耐圧専用モデル（例えばＨｉＳＩＭ＿ＨＶ等）を用い、チャネル長依存性もある程度合わせておく。
【０１８４】
次に、情報処理装置２４は、差分データ生成プログラム５２を用いて、記録媒体２３から、通常構造電気特性データ４１と、ソース基板接続構造電気特性データ４２を読み込み、通常構造電気特性データ４１に対して、ソース拡散層（１２）の幅が全チャネル幅に占める割合（ΣＷｎ／Ｗ：図２）を乗じた値を、ソース基板接続構造電気特性データ４２から差し引いた電気特性差分データ５３を、記録媒体２３に格納する。
【０１８５】
情報処理装置２４では、通常構造電気特性データ４１と前記ソース基板接続構造電気特性データ４２の測定点が異なる場合には、例えば内挿又は外挿演算を実行して補間を行う。
【０１８６】
次に、情報処理装置２４は、マクロモデル抽出プログラム４５を用いて、前記ＭＯＳＦＥＴモデル４４と前記電気特性差分データ５３を読み込み、ＭＯＳＦＥＴの全チャネル幅Ｗを、ウェルコンタクト拡散層の幅の合計（ΣＷｐ：図２）として、ＭＯＳＦＥＴモデル４４のソースに可変抵抗素子３（図１参照）を挿入し、可変抵抗素子３を、前記実施形態２と同様に調整する。
【０１８７】
その後、情報処理装置２４は、ソース基板接続構造のマクロモデル（図１又は図９）を作成し、仮マクロモデル４６として、記録媒体２３へ格納する。これ以降は、前記実施形態２と同一の手順であるため、説明は省略する。
【０１８８】
本実施形態のマクロモデル抽出プログラム４５は、電気特性差分データ５３の波形（データの値）に対するフィッティング（例えば最小二乗法等を用いたカーブ・フィッティング）を行うことによって、マクロモデルにおける可変抵抗素子３のモデリングパラメータを決定する。
【０１８９】
また、本実施形態の変形例として、マクロモデル抽出プログラム４５は、可変抵抗素子３の抵抗値Ｒｓの値をモデリングするにあたり、電気特性差分データ５３の波形（データの値）に基づき、第１の領域４（図１（Ｂ）参照）と第２の領域５（図１（Ｂ）参照）の境界を検出する機能を備えてもよい。
【０１９０】
また、マクロモデル抽出プログラム４５は、検出した当該境界に基づいて、マクロモデルにおける可変抵抗素子３の抵抗値Ｒｓを表現する数式中のパラメータ、あるいは、そのパラメータの初期値を決定する機能を備えてもよい。
【０１９１】
あるいは、マクロモデル抽出プログラム４５は、モデル作成者が、マクロモデルの抽出において参照できるよう、第１の領域４（図１（Ｂ）参照）と第２の領域５（図１（Ｂ）参照）の境界を検出し表示する機能を備えてもよい。
【０１９２】
また、マクロモデル抽出プログラム４５は、マクロモデルが表現する電気特性における第１の領域４（図１（Ｂ）参照）と第２の領域５（図１（Ｂ）参照）の境界を、電気特性差分データ５３における、これら境界と比較検証し、検証結果を表示する機能を備えてもよい。
【０１９３】
例えば、マクロモデル抽出プログラム４５は、電気特性差分データ５３を用いて各ゲート電圧において、ドレイン電流Ｉｄのドレイン電圧Ｖｄによる微分値がゼロになるドレイン電圧Ｖｄ＿ｇｄｓ０を検出し、その値を第１の領域４と第２の領域５の境界としてもよい。
【０１９４】
あるいは、マクロモデル抽出プログラム４５は、可変抵抗素子３の抵抗値Ｒｓを表現する数式中のパラメータをフィッティングする際の初期値として用いる。ドレイン電流のドレイン電圧による微分値がゼロになるドレイン電圧Ｖｄ＿ｇｄｓ０が複数存在する場合には、その一方、あるいは、二点の中間点を第１の領域４と第２の領域５の境界としてもよい。
【０１９５】
さらに、マクロモデル抽出プログラム４５は、複数のＶｄ＿ｇｄｓ０の一方だけを用いる場合の一例として、ドレインバイアスの小さい領域はＲｓがドレイン電圧Ｖｄに伴い変化する特性の中に含めることができるので、ドレインバイアスの大きいほうのＶｄ＿ｇｄｓ０の値を境界として用いるようにしてもよい。
【０１９６】
本実施形態は、前記実施形態1、２と同様の効果を奏する。
【０１９７】
また、本実施形態においては、電気特性差分データ５３を作成することにより、電気特性差分データ５３を作成しない場合と比べて、マクロモデルにおける可変抵抗素子３のモデルパラメータを、より高精度に決定することができる。
【０１９８】
これは、電気特性差分データ５３は、Ｐ＋拡散層１１（図１（Ａ）参照）の存在に起因する寄生抵抗の影響を強く受ける電流成分を抜き出したものであり、Ｐ＋拡散層１１による寄生抵抗の影響がより顕著に現れるので、可変抵抗素子３のモデルパラメータのフィッティングが容易になるためである。
【０１９９】
また、電気特性差分データ５３を作成することで、可変抵抗素子３の抵抗値Ｒｓを高精度にモデリングするに当たって、必要な第１の領域４と第２の領域５の境界（図１（Ｂ）、図６（Ｂ）参照）の検出が容易になる。
【０２００】
さらに、本実施形態によれば、情報処理装置２４で実行されるプログラムが、
第１の電気特性実測データ（通常構造の電気特性データ４１）と、第２の電気特性実測データ（ソース基板接続構造の電気特性データ４２）とを用いた演算により、第３の電気特性データ（電気特性差分データ５３）を生成する処理（機能）と、
第３の電気特性を対象として回路シミュレーション用素子モデルを生成する処理（機能）と、
を備えたことにより、可変抵抗素子３のモデルパラメータのフィッティング、あるいはモデリングを行うにあたり、可変抵抗素子３の抵抗値Ｒｓを高精度にモデリングするために必要とされる、第１の領域４と第２の領域５（図１（Ｂ）、図６（Ｂ）参照）の境界の検出を容易化している。
【０２０１】
また、本実施形態においては、ＭＯＳＦＥＴを、チャネル幅Ｗ方向に、仮想的に複数に分割し（図６（Ａ）参照）、分割したチャネル幅のうち、特定の仮想的な領域の電気特性において、第２のＭＯＳＦＥＴ２と、可変抵抗素子３（Ｒｓ）の直列接続を流れる電流を、第１の電気特性実測データ（通常構造電気特性データ４１）と、第２の電気特性実測データ（ソース基板接続構造電気特性データ４２）とを用いた演算により、求めている。これにより、可変抵抗素子３のモデルパラメータのフィッティング、あるいはモデリングするにあたり、可変抵抗素子３の抵抗値Ｒｓを高精度にモデリングするために必要とされる、第１の領域４と第２の領域５の境界の検出を容易化している。
【０２０２】
＜実施形態６＞
次に、本発明の実施形態６を説明する。本実施形態は、前記実施形態１乃至５において、可変抵抗素子３の抵抗値Ｒｓの領域分割を二つから三つ以上に変更した例である。
【０２０３】
本実施形態では、可変抵抗素子３の抵抗値Ｒｓが、
低電圧側のドレイン・ソース間電圧Ｖｄｓに依存しないバイアス領域と、
ドレイン・ソース間電圧Ｖｄｓに依存するバイアス領域と、
高電圧側のドレイン・ソース間電圧Ｖｄｓに依存しないバイアス領域の
三つの領域からなる。また、この三つの領域の隣接する領域間が互いに滑らかに接続される。
【０２０４】
図１５は、可変抵抗素子３の抵抗値Ｒｓを、三つの領域に分割する例を説明する図である。図１５の横軸はドレイン電圧Ｖｄ、縦軸は可変抵抗素子３の抵抗値Ｒｓである。
【０２０５】
本実施形態においては、図１（Ｂ）の抵抗値Ｒｓがドレイン電圧Ｖｄに依存する第１の領域４を、低ドレイン電圧側で抵抗値Ｒｓがドレイン電圧Ｖｄに依存しない第１の領域の低ＶＤ側領域（８）と、抵抗値Ｒｓがドレイン電圧Ｖｄに依存する第１の領域の高ＶＤ側領域（９）の二つの領域に分割して表現する。
【０２０６】
第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界、及び、
第１の領域の高ＶＤ側領域（９）と第２の領域５との境界は、
典型的には、ともに、ゲート電圧Ｖｇが高い場合に、ドレイン電圧Ｖｄが高い側に移動する。
【０２０７】
また、より典型的には、第１の領域の低ＶＤ側領域（８）と、第１の領域の高ＶＤ側領域（９）の境界、及び、
第１の領域の高ＶＤ側領域（９）と第３の領域（８）との境界、
はともに滑らかに接続される。
【０２０８】
可変抵抗素子３の抵抗値Ｒｓは、一例として例えば、式（５）〜式（１３）を用いて表現することができる。
【０２０９】
Voffset01= Vg + Voffset1 （5）
【０２１０】
Voffset02 = Vg + Voffset2 （6）
【０２１１】
Rs01 = (Rs0 + Rs1 * Vg + Rs2 *Vg2) / W （7）
【０２１２】
Rs02 = Rs01 * Voffset02 / Voffset01 （8）
【０２１３】
Rs10 = Rs01 * Rs3 （9）
【０２１４】
Rs11 = Rs01 * (Voffset01 - 0.5 * (Voffset01-Vd-δ+ sqrt((Voffset01- Vd-δ)2 + 4 *δ* Voffset01))) / Voffset01 （10）
【０２１５】
Rs12 = Rs02 * (Voffset02 - 0.5 * (Voffset02-Vd-δ+ sqrt((Voffset02-Vd-δ)2 + 4 *δ* Voffset02))) / Voffset02 （11）
【０２１６】
Rs = Rs10 + (Rs01 / (Rs02 − Rs01)) * (Rs12 − Rs11) （12）
【０２１７】
δ = 0.01 （13）
【０２１８】
ここで、
Ｖｏｆｆｓｅｔ１は第１の領域の低ドレイン電圧側領域（８）と、第１の領域の高ドレイン電圧側領域（９）の境界を表現するためのフィッティングパラメータ、
Ｖｏｆｆｓｅｔ２は、第１の領域の高ドレイン電圧側領域（９）と、第２の領域（５）の境界を表現するためのフィッティングパラメータ、
Ｒｓ１、Ｒｓ２、Ｒｓ３、Ｒｓ４は、抵抗値Ｒｓのゲートバイアス依存性を表現するためのフィッティングパラメータである。
【０２１９】
また、実施形態６におけるマクロモデル抽出プログラム４５のより好ましい一形態では、実施形態３のマクロモデル抽出プログラム４５において、第１の領域４（図１（Ｂ）参照）と、第２の領域５（図１（Ｂ）参照）の境界を検出する手順に代えて、
第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界、及び、
第１の領域の高ＶＤ側領域（９）と第２の領域（５）との境界
を検出し、実施形態３と同様の処理を実行する機能を有する。
【０２２０】
実施形態６において、マクロモデル抽出プログラム４５は，電気特性差分データ５３を用いて各ゲート電圧において、ドレイン電流のドレイン電圧による微分値がゼロになるドレイン電圧Ｖｄ＿ｇｄｓ０を二つ検出し、
低ドレインバイアス側のＶｄ＿ｇｄｓ０を、第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界とし、
高ドレインバイアス側のＶｄ＿ｇｄｓ０を、第１の領域の高ＶＤ側領域（９）と第２の領域（５）との境界、
とする機能を、マクロモデル抽出プログラム４５において備える。
【０２２１】
実施形態６において、図１又は図９の可変抵抗素子３の抵抗値Ｒｓを三つの領域に分割する理由について、図１６を参照して説明する。
【０２２２】
図１６（Ａ）は、第１の領域の低ＶＤ側領域（８）で反転層が形成される形態を示す。第１の領域の低ＶＤ側領域（８）は、ドレイン電圧Ｖｄが低い領域でＭＯＳＦＥＴは線形領域で動作しており、反転層１１６はゲート電力のドレイン端近傍まで伸びている。
【０２２３】
このため、Ｐ＋拡散層（ウェルコンタクト拡散層）１１近傍に形成される反転層が形成されない領域１１７（従がって、チャネル電荷が少ない領域）が、全反転層の電荷に与える影響は小さい。よって、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓの値は小さい。
【０２２４】
また，反転層が１１６ゲート電極１１５のドレイン近傍まで常に伸びているため、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓのドレイン電圧依存性は小さい。
【０２２５】
図１６（Ｂ）は、第１の領域の高ＶＤ側領域（９）で反転層が形成される形態を示す。これは、第１の領域の低ＶＤ側領域（８）と第２領域（５）の中間的なドレインバイアス条件における形態である。第１の領域の低ＶＤ側領域（８）よりもドレイン電圧Ｖｄが高くトランジスタは飽和領域、あるいは線形領域から飽和領域への遷移領域で動作する。
【０２２６】
反転層１１６が形成される範囲は、まだ反転層が形成されない領域１１７よりもドレイン側に広がっているので、反転層が形成されない領域１１７が、全反転層電荷に与える影響は、反転層１１６がドレイン領域近傍のごく狭い範囲に形成される場合と比べると、小さい。
【０２２７】
また、第１の領域の高ＶＤ側領域（９）では、反転層１１６の形成される範囲のドレイン領域側の境界が、ドレイン電圧Ｖｄの上昇とともに、ゲート電極１１５のドレイン領域側の端部から、ソース領域寄りに移動する。
【０２２８】
従って、ドレイン電圧Ｖｄの上昇とともに、反転層が形成されない領域１１７が全反転層電荷に与える影響が増す。このため、第１の領域の高ＶＤ側領域（９）では、ドレイン電圧Ｖｄの上昇とともに、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓの値は増加する。
【０２２９】
図１６（Ｃ）は、第２の領域（５）で反転層が形成される形態を示す。第２の領域（５）は、第１の領域の高ＶＤ側領域（９）よりもドレイン電圧Ｖｄが高い状態であり、ＭＯＳトランジスタは飽和領域で動作している。このとき、反転層１１６は、ソース領域近傍の狭い範囲に形成される。このため、反転層が形成されない領域１１７（したがってチャネル電荷が少ない領域）が、全反転層電荷に与える影響は大きく、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓの値は大きい。
【０２３０】
また、この状態では、反転層１１６のドレイン領域側の境界は、すでに反転層が形成されない領域１１７が存在する領域のドレイン側の境界よりも、ソース領域に近い位置となるので、ドレイン電圧Ｖｄの変化に伴う、反転層が形成されない領域１１７が、全反転層電荷に与える影響の変化も小さくなる。このため、図１又は図９の可変抵抗素子３としてモデリングされる寄生抵抗Ｒｓの値は、ドレイン電圧に依存しないか、あるいは、ドレイン電圧に対する依存性は、第１の領域の高ＶＤ側領域（９）の場合よりも、小さい。
【０２３１】
第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界は、モデリング対象とするＭＯＳＦＥＴの線形領域と飽和領域の境界となるドレイン電圧Ｖｄ、すなわち、飽和電圧と同程度とする。あるいは、飽和電圧よりも若干低めの値、例えば、典型的には、飽和電圧の０．２倍から１倍程の値とする。
【０２３２】
第１の領域の高ＶＤ側領域（９）と、第２の領域（５）の境界は、モデリング対象とするＭＯＳＦＥＴの飽和電圧と同程度とする。あるいは、飽和電圧よりも高めの値、例えば、典型的には、飽和電圧の１倍から２．５倍程の値とする。
【０２３３】
また、第１の領域の高ＶＤ側領域（９）と第２の領域（５）の境界となるドレイン電圧は、第１の領域の低ＶＤ側領域（８）と第１の領域の高ＶＤ側領域（９）の境界となるドレイン電圧よりも高い。
【０２３４】
なお、本実施形態では、可変抵抗素子３の抵抗値Ｒｓ（寄生抵抗Ｒｓを表す）が、三つの領域に分割される例を示したが、必要に応じて、さらに四つ以上に分割しても良い。
【０２３５】
また、本実施形態では、前記実施形態１〜５の抽出手順において、可変抵抗素子３の抵抗値Ｒｓを、二つの領域から構成されるようにモデリングする手順において、可変抵抗素子３の抵抗値Ｒｓを三つの領域、あるいは四つ以上の領域から構成されるように、モデリングすることにより、モデルを抽出する。
【０２３６】
本実施形態では、可変抵抗素子３の抵抗値Ｒｓを、前記実施形態１等で説明した、二つの領域よりも、さらに多く分割した領域によってモデリングを行う構成としたことにより、可変抵抗素子３のモデリング精度を向上することができる。その結果、回路シミュレーション用マクロモデルの精度を向上し、このマクロモデルを用いた回路シミュレーションの精度を向上する。
【０２３７】
また、本実施形態において、前記実施形態５に記載した電気特性差分データ５３を作成することで、可変抵抗素子３の抵抗値Ｒｓの値を高精度にモデリングするに当たって必要な第１の領域の低ＶＤ側領域（８）と、第１の領域の高ＶＤ側領域（９）の境界、及び第１の領域の高ＶＤ側領域（９）と第２の領域（５）との境界の検出をより容易化している。
【０２３８】
＜実施形態７＞
次に、本発明の実施形態７を説明する。本実施形態は、前記実施形態５、６におけるマクロモデル抽出プログラム４５に、以下の形態、あるいは以下のうち一部の形態が追加される。本実施形態では、ＭＯＳＦＥＴのソース側に付加された寄生抵抗に対するＭＯＳＦＥＴの電流感度を表す寄生抵抗感度データ６１を求めることにより、可変抵抗素子３のモデル及びマクロモデルを生成する。実施形態７について、図１７及び図１８を参照して説明する。
【０２３９】
図１８は、図１７におけるＭＯＳＦＥＴモデル４４を使用する手順の一部を、通常構造電気特性データ４１を使用する手順に置き換えたものである。
【０２４０】
本実施形態７においては、通常構造電気特性データ４１又は通常構造電気特性データ４１に対応するＭＯＳＦＥＴモデル４４を用いて、寄生抵抗感度解析プログラム６４により、ＭＯＳＦＥＴのソース側に付加された寄生抵抗に対するＭＯＳＦＥＴの電流感度を表す寄生抵抗感度データ６１を求める。寄生抵抗感度データとは、各バイアス条件において、ソース側にある大きさの寄生抵抗が付いた時に、ＭＯＳＦＥＴのドレイン電流がどれだけ変動するかを表すデータである。
【０２４１】
なお、ＭＯＳＦＥＴモデル４４の代わりに、通常構造電気特性データ４１を用いて寄生抵抗感度データ６１を求める場合には、通常構造電気特性データ４１をテーブルモデルとして扱い寄生抵抗感度データ６１を求める。ここで、テーブルモデルとは、数式により表現したＭＯＳＦＥＴのモデルとは異なり、各バイアス点でのＭＯＳＦＥＴの電流値データの集まりから与えられたバイアス条件におけるＭＯＳＦＥＴの電流（ドレイン電流）を求めるしくみのことをいう。
【０２４２】
次に、通常構造電気特性データ４１、又は通常構造電気特性データに対応する通常構造のＭＯＳＦＥＴモデル４４、電気特性差分データ５３、得られた寄生抵抗感度データ６１を用いることによって、寄生抵抗成分抽出プログラム６５により、図１の可変抵抗素子３（図９の１５５）の抵抗値Ｒｓのバイアス依存性を推定したデータであるＲｓバイアス依存性推定データ６２を作成する。すなわち、ソース側に寄生抵抗Ｒｓが付かない電気特性である通常構造電気特性データ４１と、ソース側に寄生抵抗Ｒｓが付く電気特性である電気特性差分データ５３（第２のＭＯＳＦＥＴ２に流れる電流に相当）とを比較することによって、各バイアス条件での単位チャネル幅当たりの寄生抵抗による電流変動量を求める。
【０２４３】
そして、得られた電流変動量と、各バイアス条件で寄生抵抗が電流に与える影響を示す寄生抵抗感度データ６１を用いて、各バイアス条件での寄生抵抗である抵抗値Ｒｓバイアス依存性推定データ６２、具体的には、各バイアス条件での可変抵抗素子３（図９の１５５）の抵抗値Ｒｓについて、Ｒｓバイアス依存性推定データ６２を求める手順である。Ｒｓバイアス依存性推定データは、例えば図１（Ｂ）、図６（Ｂ）、図１５に示したような特性データである。
【０２４４】
また、図１７のマクロモデル抽出プログラム４５は、Ｒｓのバイアス依存性推定データ６２を用いて、可変抵抗モデルパラメータ抽出プログラム６６によって、可変抵抗素子３（図９の１５５）の抵抗値Ｒｓのバイアス依存性を表すパラメータである可変抵抗モデル６３を作成する、
【０２４５】
そして、マクロモデル抽出プログラム４５は、Ｒｓバイアス依存性推定データ６２を、可変抵抗素子３（図９の１５５）の抵抗値Ｒｓのバイアス依存性を表すパラメータを作成するための初期値モデルの作成に使用し、可変抵抗モデル６３を作成する。
【０２４６】
可変抵抗モデルパラメータ抽出プログラム６６は、可変抵抗モデル６３を自動生成するようにしてもよい。あるいは、可変抵抗モデルパラメータ抽出プログラム６６は、可変抵抗モデルパラメータ抽出プログラム６６を実行する情報処理装置（図４の２４）において、適宜、操作者からの操作・指示等に応じて、可変抵抗モデル６３を生成するようにしてもよい。
【０２４７】
また、得られた可変抵抗モデル６３及び通常構造電気特性データに対応するＭＯＳＦＥＴモデル４４を用いて、仮マクロモデル作成プログラム６７により、図１（Ａ）と同様の構成を持つ仮マクロモデル４６が生成される。上記のとおり、実施形態７は、可変抵抗素子３の抵抗値Ｒｓのバイアス依存性を表すパラメータを高精度に抽出することを可能としている。
【０２４８】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０２４９】
１、１５１ 第１のＭＯＳＦＥＴ
２、１５２ 第２のＭＯＳＦＥＴ
３、１５５ 可変抵抗素子
６ ソース基板接続構造
７ 通常構造
１１、１１１ Ｐ＋拡散層（ウェルコンタクト拡散層）
１２、１１２ Ｎ＋拡散層（ソース拡散層）
１３、１１３ ドレイン拡散層
１４、１１４ 低濃度ドレイン拡散層
１５、１１５ ゲート電極
２１ ウェファ
２２ 電気特性測定装置
２３、２５ 記録媒体
２４ 情報処理装置
３１〜３７ 処理
４１、４２ 電気特性データ
４３ ＭＯＳＦＥＴ抽出プログラム
４４ ＭＯＳＦＥＴモデル
４５、４５−１、４５−２ マクロモデル抽出プログラム
４６ 仮マクロモデル
４７ マクロモデル調整プログラム
４８、４８−１、４８−２ マクロモデル
４９ モデル検証プログラム
５０ モデル検証結果
５１ 結果判定
５２ 差分データ生成プログラム
５３ 電気特性差分データ
６１ 寄生抵抗感度データ
６２ Ｒｓバイアス依存性推定データ
６３ 可変抵抗モデル
６４ 寄生抵抗感度解析プログラム
６５ 寄生抵抗成分抽出プログラム
６６ 可変抵抗モデルパラメータ抽出プログラム
６７ 仮マクロモデル作成プログラム
１０１ 可変抵抗
１０２、１０４ ＭＯＳＦＥＴ
１０３ ＪＦＥＴ
１１６ 反転層
１１７ 反転層が形成されにくい領域（反転層が形成されない領域）
１５３、１５４、１５５ 可変抵抗素子
【特許請求の範囲】
【請求項１】
ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルとして、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端との接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する手段と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段と、
前記記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値を調整する手段と、
を備えたことを特徴とするモデル作成装置。
【請求項２】
前記ソース領域において、前記ソース拡散層と前記ウェルコンタクト拡散層とが前記チャネル幅方向に交互に配置された、前記高耐圧ＭＯＳＦＥＴの前記回路シミュレーション用のＭＯＳＦＥＴのモデルにおける前記第１のＭＯＳＦＥＴのチャネル幅を、前記モデリング対象ＭＯＳＦＥＴのソース領域の前記ソース拡散層の幅の総和とし
前記第２のＭＯＳＦＥＴのチャネル幅を、前記モデリング対象ＭＯＳＦＥＴのソース領域の前記ウェルコンタククト拡散層の幅の総和とする手段を備えている、ことを特徴とする請求項１記載のモデル作成装置。
【請求項３】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルが、前記第１及び第２のＭＯＳＦＥＴのドレインと前記モデルのドレイン端子の間に、第２及び第３の可変抵抗素子をそれぞれ備えた、ことを特徴とする請求項１又は２記載のモデル作成装置。
【請求項４】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値が、ドレイン・ソース間電圧に依存する第１の領域と、前記ドレイン・ソース間電圧に依存しない第２の領域と、を有し、前記第１の領域と前記第２の領域とを滑らかに接続するように設定する手段を備えている、ことを特徴とする請求項１乃至３のいずれか１項に記載のモデル作成装置。
【請求項５】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値の前記第１の領域と前記第２の領域の境界を、モデリング対象の前記高耐圧ＭＯＳＦＥＴの線形領域と飽和領域の境界のドレイン・ソース間電圧を下限とし、前記境界のドレイン・ソース間電圧を予め定められた所定数倍した電圧を上限とする電圧範囲内の値に対応させて設定する手段を備えている、ことを特徴とする請求項４記載のモデル作成装置。
【請求項６】
前記回路シミュレーション用のＭＯＳＦＥＴモデルにおいて、前記第１の可変抵抗素子は、前記ウェルコンタクト拡散層近傍の寄生抵抗がＭＯＳＦＥＴのドレイン電流に与える影響を表現するための等価抵抗に対応し、
前記第１の可変抵抗素子の抵抗値が、ドレイン・ソース間電圧の増加に伴い増加する第１の領域と、前記抵抗値がドレイン・ソース間電圧に依存しない第２の領域と、を有し、 前記第１の領域と前記第２の領域の境界で前記抵抗値が滑らかに接続し、前記第１の可変抵抗素子の前記抵抗値は、ゲート・ソース間電圧の上昇とともに低下する特性を有する、ことを特徴とする請求項１乃至３のいずれか１項に記載のモデル作成装置。
【請求項７】
前記回路シミュレーション用のＭＯＳＦＥＴモデルにおいて、
前記第１の可変抵抗素子の抵抗値が、
ドレイン・ソース間電圧に依存する第１の領域と、前記ドレイン・ソース間電圧に依存しない第２の領域と、を有し、
前記第１の領域を、前記抵抗値のドレイン・ソース間電圧特性に対応させて少なくとも二つの領域に分割し、
前記第１及び第２の領域間、及び、前記第１の領域を分割した領域の隣接領域間を互いに滑らかに接続するように設定する手段を備えている、ことを特徴とする請求項１乃至３のいずれか１項に記載のモデル作成装置。
【請求項８】
前記ウェルコンタククト拡散層を含まずに前記ソース拡散層からなるソース領域を有する通常構造の高耐圧ＭＯＳＦＥＴの電気特性データを用いて、通常構造のＭＯＳＦＥＴのモデルを作成し、
前記通常構造のＭＯＳＦＥＴのモデルと、前記第１の可変抵抗素子とから構成されるＭＯＳＦＥＴのモデルにおいて、モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記電気特性データに合わせて、前記第１の可変抵抗素子のパラメータを調整する手段を備えている、ことを特徴とする請求項１乃至６のいずれか１項に記載のモデル作成装置。
【請求項９】
前記通常構造のＭＯＳＦＥＴのモデルと、前記第１の可変抵抗素子とから構成されるＭＯＳＦＥＴのモデルからなる第１のモデルを生成し、
前記第１のモデルに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルとして、前記モデリング対象ＭＯＳＦＥＴのドレイン端子の間に、前記第２及び第３の可変抵抗素子をそれぞれ備えた第２のモデルを生成し、前記第１の可変抵抗素子の抵抗値を調整した上で前記第２及び第３の可変抵抗素子の抵抗値を調整する手段を備えている、ことを特徴とする請求項３記載のモデル作成装置。
【請求項１０】
前記通常構造のＭＯＳＦＥＴの前記電気特性データに、モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記ソース領域の前記ソース拡散層の幅の総和を、モデリング対象の前記高耐圧ＭＯＳＦＥＴのチャネル幅で除した値を乗じた値を、モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データから差し引いて電気特性差分データを求める手段と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記ソース領域の前記ウェルコンタクト拡散層の幅の総和に相当する部分を、前記通常構造ＭＯＳＦＥＴのモデルと、前記通常構造ＭＯＳＦＥＴのモデルと、前記通常構造ＭＯＳＦＥＴのモデルのソースに接続された前記第１の可変抵抗素子の抵抗値を調整する手段と、
を備えている、ことを特徴とする請求項１乃至５のいずれか１項に記載のモデル作成装置。
【請求項１１】
モデリング対象の前記高耐圧ＭＯＳＦＥＴのソース側に付加された寄生抵抗に対する前記ＭＯＳＦＥＴの電流感度を表す寄生抵抗感度データを求める手段と、
前記第１の可変抵抗素子のバイアスに依存した可変抵抗モデルを作成する手段と、
を備えている、ことを特徴とする請求項１乃至５のいずれか１項に記載のモデル作成装置。
【請求項１２】
ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルとして、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端の接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とし、前記第１の可変抵抗素子の抵抗素子が、モデリング対象の前記高耐圧ＭＯＳＦＥＴのドレイン・ソース間電圧依存特性、及びゲート・ソース間電圧依存特性を有するように設定されたＭＯＳＦＥＴモデルを記録した、コンピュータで読み出し可能な記録媒体。
【請求項１３】
ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルを情報処理装置で作成するにあたり、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端の接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する処理と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記第１の可変抵抗素子の抵抗値を調整する処理を、
前記情報処理装置に実行させるプログラム。
【請求項１４】
ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルを情報処理装置で作成するにあたり、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端との接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成し、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値を調整する、ことを特徴とするモデル作成方法。
【請求項１５】
前記ソース領域において、前記ソース拡散層と前記ウェルコンタクト拡散層とが前記チャネル幅方向に交互に配置された前記高耐圧ＭＯＳＦＥＴの前記回路シミュレーション用のＭＯＳＦＥＴのモデルにおける前記第１のＭＯＳＦＥＴのチャネル幅を、前記モデリング対象ＭＯＳＦＥＴのソース領域の前記ソース拡散層の幅の総和とし、
前記第２のＭＯＳＦＥＴのチャネル幅を、前記モデリング対象ＭＯＳＦＥＴのソース領域の前記ウェルコンタククト拡散層の幅の総和とする、ことを特徴とする請求項１４記載のモデル作成方法。
【請求項１６】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルとして、前記第１及び第２のＭＯＳＦＥＴのドレインと前記モデルのドレイン端子の間に、第２及び第３の可変抵抗素子をそれぞれ挿入する、ことを特徴とする請求項１４又は１５記載のモデル作成方法。
【請求項１７】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値が、ドレイン・ソース間電圧に依存する第１の領域と、前記ドレイン・ソース間電圧に依存しない第２の領域と、を有し、前記第１の領域と前記第２の領域とを滑らかに接続するように設定する、ことを特徴とする請求項１４乃至１６のいずれか１項に記載のモデル作成方法。
【請求項１８】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値の前記第１の領域と前記第２の領域の境界を、モデリング対象の前記高耐圧ＭＯＳＦＥＴの線形領域と飽和領域の境界のドレイン・ソース間電圧を下限とし、前記境界のドレイン・ソース間電圧を予め定められた所定数倍した電圧を上限とする電圧範囲内の値に対応させて設定する、ことを特徴とする請求項１７記載のモデル作成方法。
【請求項１９】
前記回路シミュレーション用のＭＯＳＦＥＴモデルにおいて、前記第１の可変抵抗素子は、前記ウェルコンタクト拡散層近傍の寄生抵抗がＭＯＳＦＥＴのドレイン電流に与える影響を表現するための等価抵抗に対応し、
前記第１の可変抵抗素子の抵抗値が、ドレイン・ソース間電圧の増加に伴い増加する第１の領域と、前記抵抗値がドレイン・ソース間電圧に依存しない第２の領域と、を有し、 前記第１の領域と前記第２の領域の境界で前記抵抗値が滑らかに接続し、前記第１の可変抵抗素子の前記抵抗値は、ゲート・ソース間電圧の上昇とともに低下する特性を有する、ことを特徴とする請求項１４乃至１６のいずれか１項に記載のモデル作成方法。
【請求項２０】
前記回路シミュレーション用のＭＯＳＦＥＴモデルにおいて、
前記第１の可変抵抗素子の抵抗値が、
ドレイン・ソース間電圧に依存する第１の領域と、前記ドレイン・ソース間電圧に依存しない第２の領域と、を有し、
前記第１の領域を、前記抵抗値のドレイン・ソース間電圧特性に対応させて少なくとも二つの領域に分割し、
前記第１及び第２の領域間、及び、前記第１の領域を分割した領域の隣接領域間を互いに滑らかに接続するように設定する、ことを特徴とする請求項１４乃至１６のいずれか１項に記載のモデル作成方法。
【請求項２１】
前記ウェルコンタククト拡散層を含まずに前記ソース拡散層からなるソース領域を有する通常構造の高耐圧ＭＯＳＦＥＴの電気特性データを用いて、通常構造のＭＯＳＦＥＴのモデルを作成し、
前記通常構造のＭＯＳＦＥＴのモデルと、前記第１の可変抵抗素子とから構成されるＭＯＳＦＥＴのモデルにおいて、モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記電気特性データに合わせて、前記第１の可変抵抗素子のパラメータを調整する、ことを特徴とする請求項１４乃至２０のいずれか１項に記載のモデル作成方法。
【請求項２２】
前記通常構造のＭＯＳＦＥＴのモデルと前記第１の可変抵抗素子から構成されるＭＯＳＦＥＴのモデルからなる第１のモデルを生成し、
前記第１のモデルに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルとして、前記モデリング対象ＭＯＳＦＥＴのドレイン端子の間に、前記第２及び第３の可変抵抗素子をそれぞれ備えた第２のモデルを生成し、前記第１の可変抵抗素子の抵抗値を調整した上で前記第２及び第３の可変抵抗素子の抵抗値を調整する、ことを特徴とする請求項１６記載のモデル作成方法。
【請求項２３】
前記通常構造のＭＯＳＦＥＴの前記電気特性データに、モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記ソース領域の前記ソース拡散層の幅の総和を、モデリング対象の前記高耐圧ＭＯＳＦＥＴのチャネル幅で除した値を乗じた値を、モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データから差し引いて電気特性差分データを求め、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記ソース領域の前記ウェルコンタクト拡散層の幅の総和に相当する部分を、前記通常構造ＭＯＳＦＥＴのモデルと、前記通常構造ＭＯＳＦＥＴのモデルと、前記通常構造ＭＯＳＦＥＴのモデルのソースに接続された前記第１の可変抵抗素子の抵抗値を調整する、ことを特徴とする請求項１４乃至１８のいずれか１項に記載のモデル作成方法。
【請求項２４】
モデリング対象の前記高耐圧ＭＯＳＦＥＴのソース側に付加された寄生抵抗に対する前記ＭＯＳＦＥＴの電流感度を表す寄生抵抗感度データを求め、
前記第１の可変抵抗素子のバイアスに依存した可変抵抗モデルを作成する、ことを特徴とする請求項１４乃至１８のいずれか１項に記載のモデル作成方法。
【請求項２５】
請求項１乃至１１のいずれか１項に記載のモデル作成装置で作成されたＭＯＳＦＥＴのモデルを用いて回路シミュレーションを実行するシミュレーション装置。
【請求項２６】
請求項１４乃至２４のいずれか１項に記載のモデル作成方法で作成されたＭＯＳＦＥＴのモデルを用いて回路シミュレーションを実行するシミュレーション方法。
【請求項１】
ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルとして、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端との接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する手段と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段と、
前記記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値を調整する手段と、
を備えたことを特徴とするモデル作成装置。
【請求項２】
前記ソース領域において、前記ソース拡散層と前記ウェルコンタクト拡散層とが前記チャネル幅方向に交互に配置された、前記高耐圧ＭＯＳＦＥＴの前記回路シミュレーション用のＭＯＳＦＥＴのモデルにおける前記第１のＭＯＳＦＥＴのチャネル幅を、前記モデリング対象ＭＯＳＦＥＴのソース領域の前記ソース拡散層の幅の総和とし
前記第２のＭＯＳＦＥＴのチャネル幅を、前記モデリング対象ＭＯＳＦＥＴのソース領域の前記ウェルコンタククト拡散層の幅の総和とする手段を備えている、ことを特徴とする請求項１記載のモデル作成装置。
【請求項３】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルが、前記第１及び第２のＭＯＳＦＥＴのドレインと前記モデルのドレイン端子の間に、第２及び第３の可変抵抗素子をそれぞれ備えた、ことを特徴とする請求項１又は２記載のモデル作成装置。
【請求項４】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値が、ドレイン・ソース間電圧に依存する第１の領域と、前記ドレイン・ソース間電圧に依存しない第２の領域と、を有し、前記第１の領域と前記第２の領域とを滑らかに接続するように設定する手段を備えている、ことを特徴とする請求項１乃至３のいずれか１項に記載のモデル作成装置。
【請求項５】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値の前記第１の領域と前記第２の領域の境界を、モデリング対象の前記高耐圧ＭＯＳＦＥＴの線形領域と飽和領域の境界のドレイン・ソース間電圧を下限とし、前記境界のドレイン・ソース間電圧を予め定められた所定数倍した電圧を上限とする電圧範囲内の値に対応させて設定する手段を備えている、ことを特徴とする請求項４記載のモデル作成装置。
【請求項６】
前記回路シミュレーション用のＭＯＳＦＥＴモデルにおいて、前記第１の可変抵抗素子は、前記ウェルコンタクト拡散層近傍の寄生抵抗がＭＯＳＦＥＴのドレイン電流に与える影響を表現するための等価抵抗に対応し、
前記第１の可変抵抗素子の抵抗値が、ドレイン・ソース間電圧の増加に伴い増加する第１の領域と、前記抵抗値がドレイン・ソース間電圧に依存しない第２の領域と、を有し、 前記第１の領域と前記第２の領域の境界で前記抵抗値が滑らかに接続し、前記第１の可変抵抗素子の前記抵抗値は、ゲート・ソース間電圧の上昇とともに低下する特性を有する、ことを特徴とする請求項１乃至３のいずれか１項に記載のモデル作成装置。
【請求項７】
前記回路シミュレーション用のＭＯＳＦＥＴモデルにおいて、
前記第１の可変抵抗素子の抵抗値が、
ドレイン・ソース間電圧に依存する第１の領域と、前記ドレイン・ソース間電圧に依存しない第２の領域と、を有し、
前記第１の領域を、前記抵抗値のドレイン・ソース間電圧特性に対応させて少なくとも二つの領域に分割し、
前記第１及び第２の領域間、及び、前記第１の領域を分割した領域の隣接領域間を互いに滑らかに接続するように設定する手段を備えている、ことを特徴とする請求項１乃至３のいずれか１項に記載のモデル作成装置。
【請求項８】
前記ウェルコンタククト拡散層を含まずに前記ソース拡散層からなるソース領域を有する通常構造の高耐圧ＭＯＳＦＥＴの電気特性データを用いて、通常構造のＭＯＳＦＥＴのモデルを作成し、
前記通常構造のＭＯＳＦＥＴのモデルと、前記第１の可変抵抗素子とから構成されるＭＯＳＦＥＴのモデルにおいて、モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記電気特性データに合わせて、前記第１の可変抵抗素子のパラメータを調整する手段を備えている、ことを特徴とする請求項１乃至６のいずれか１項に記載のモデル作成装置。
【請求項９】
前記通常構造のＭＯＳＦＥＴのモデルと、前記第１の可変抵抗素子とから構成されるＭＯＳＦＥＴのモデルからなる第１のモデルを生成し、
前記第１のモデルに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルとして、前記モデリング対象ＭＯＳＦＥＴのドレイン端子の間に、前記第２及び第３の可変抵抗素子をそれぞれ備えた第２のモデルを生成し、前記第１の可変抵抗素子の抵抗値を調整した上で前記第２及び第３の可変抵抗素子の抵抗値を調整する手段を備えている、ことを特徴とする請求項３記載のモデル作成装置。
【請求項１０】
前記通常構造のＭＯＳＦＥＴの前記電気特性データに、モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記ソース領域の前記ソース拡散層の幅の総和を、モデリング対象の前記高耐圧ＭＯＳＦＥＴのチャネル幅で除した値を乗じた値を、モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データから差し引いて電気特性差分データを求める手段と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記ソース領域の前記ウェルコンタクト拡散層の幅の総和に相当する部分を、前記通常構造ＭＯＳＦＥＴのモデルと、前記通常構造ＭＯＳＦＥＴのモデルと、前記通常構造ＭＯＳＦＥＴのモデルのソースに接続された前記第１の可変抵抗素子の抵抗値を調整する手段と、
を備えている、ことを特徴とする請求項１乃至５のいずれか１項に記載のモデル作成装置。
【請求項１１】
モデリング対象の前記高耐圧ＭＯＳＦＥＴのソース側に付加された寄生抵抗に対する前記ＭＯＳＦＥＴの電流感度を表す寄生抵抗感度データを求める手段と、
前記第１の可変抵抗素子のバイアスに依存した可変抵抗モデルを作成する手段と、
を備えている、ことを特徴とする請求項１乃至５のいずれか１項に記載のモデル作成装置。
【請求項１２】
ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルとして、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端の接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とし、前記第１の可変抵抗素子の抵抗素子が、モデリング対象の前記高耐圧ＭＯＳＦＥＴのドレイン・ソース間電圧依存特性、及びゲート・ソース間電圧依存特性を有するように設定されたＭＯＳＦＥＴモデルを記録した、コンピュータで読み出し可能な記録媒体。
【請求項１３】
ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルを情報処理装置で作成するにあたり、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端の接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する処理と、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記第１の可変抵抗素子の抵抗値を調整する処理を、
前記情報処理装置に実行させるプログラム。
【請求項１４】
ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧ＭＯＳＦＥＴの回路シミュレーション用のＭＯＳＦＥＴのモデルを情報処理装置で作成するにあたり、
ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴのソースに一端が接続された第１の可変抵抗素子と、
を備え、
前記第１のＭＯＳＦＥＴのソースと前記第１の可変抵抗素子の他端との接続点をソース端子とし、前記第１及び第２のＭＯＳＦＥＴの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成し、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データを記憶する記憶手段から、前記高耐圧ＭＯＳＦＥＴの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値を調整する、ことを特徴とするモデル作成方法。
【請求項１５】
前記ソース領域において、前記ソース拡散層と前記ウェルコンタクト拡散層とが前記チャネル幅方向に交互に配置された前記高耐圧ＭＯＳＦＥＴの前記回路シミュレーション用のＭＯＳＦＥＴのモデルにおける前記第１のＭＯＳＦＥＴのチャネル幅を、前記モデリング対象ＭＯＳＦＥＴのソース領域の前記ソース拡散層の幅の総和とし、
前記第２のＭＯＳＦＥＴのチャネル幅を、前記モデリング対象ＭＯＳＦＥＴのソース領域の前記ウェルコンタククト拡散層の幅の総和とする、ことを特徴とする請求項１４記載のモデル作成方法。
【請求項１６】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルとして、前記第１及び第２のＭＯＳＦＥＴのドレインと前記モデルのドレイン端子の間に、第２及び第３の可変抵抗素子をそれぞれ挿入する、ことを特徴とする請求項１４又は１５記載のモデル作成方法。
【請求項１７】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値が、ドレイン・ソース間電圧に依存する第１の領域と、前記ドレイン・ソース間電圧に依存しない第２の領域と、を有し、前記第１の領域と前記第２の領域とを滑らかに接続するように設定する、ことを特徴とする請求項１４乃至１６のいずれか１項に記載のモデル作成方法。
【請求項１８】
前記回路シミュレーション用のＭＯＳＦＥＴのモデルの前記第１の可変抵抗素子の抵抗値の前記第１の領域と前記第２の領域の境界を、モデリング対象の前記高耐圧ＭＯＳＦＥＴの線形領域と飽和領域の境界のドレイン・ソース間電圧を下限とし、前記境界のドレイン・ソース間電圧を予め定められた所定数倍した電圧を上限とする電圧範囲内の値に対応させて設定する、ことを特徴とする請求項１７記載のモデル作成方法。
【請求項１９】
前記回路シミュレーション用のＭＯＳＦＥＴモデルにおいて、前記第１の可変抵抗素子は、前記ウェルコンタクト拡散層近傍の寄生抵抗がＭＯＳＦＥＴのドレイン電流に与える影響を表現するための等価抵抗に対応し、
前記第１の可変抵抗素子の抵抗値が、ドレイン・ソース間電圧の増加に伴い増加する第１の領域と、前記抵抗値がドレイン・ソース間電圧に依存しない第２の領域と、を有し、 前記第１の領域と前記第２の領域の境界で前記抵抗値が滑らかに接続し、前記第１の可変抵抗素子の前記抵抗値は、ゲート・ソース間電圧の上昇とともに低下する特性を有する、ことを特徴とする請求項１４乃至１６のいずれか１項に記載のモデル作成方法。
【請求項２０】
前記回路シミュレーション用のＭＯＳＦＥＴモデルにおいて、
前記第１の可変抵抗素子の抵抗値が、
ドレイン・ソース間電圧に依存する第１の領域と、前記ドレイン・ソース間電圧に依存しない第２の領域と、を有し、
前記第１の領域を、前記抵抗値のドレイン・ソース間電圧特性に対応させて少なくとも二つの領域に分割し、
前記第１及び第２の領域間、及び、前記第１の領域を分割した領域の隣接領域間を互いに滑らかに接続するように設定する、ことを特徴とする請求項１４乃至１６のいずれか１項に記載のモデル作成方法。
【請求項２１】
前記ウェルコンタククト拡散層を含まずに前記ソース拡散層からなるソース領域を有する通常構造の高耐圧ＭＯＳＦＥＴの電気特性データを用いて、通常構造のＭＯＳＦＥＴのモデルを作成し、
前記通常構造のＭＯＳＦＥＴのモデルと、前記第１の可変抵抗素子とから構成されるＭＯＳＦＥＴのモデルにおいて、モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記電気特性データに合わせて、前記第１の可変抵抗素子のパラメータを調整する、ことを特徴とする請求項１４乃至２０のいずれか１項に記載のモデル作成方法。
【請求項２２】
前記通常構造のＭＯＳＦＥＴのモデルと前記第１の可変抵抗素子から構成されるＭＯＳＦＥＴのモデルからなる第１のモデルを生成し、
前記第１のモデルに基づき、前記回路シミュレーション用のＭＯＳＦＥＴのモデルとして、前記モデリング対象ＭＯＳＦＥＴのドレイン端子の間に、前記第２及び第３の可変抵抗素子をそれぞれ備えた第２のモデルを生成し、前記第１の可変抵抗素子の抵抗値を調整した上で前記第２及び第３の可変抵抗素子の抵抗値を調整する、ことを特徴とする請求項１６記載のモデル作成方法。
【請求項２３】
前記通常構造のＭＯＳＦＥＴの前記電気特性データに、モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記ソース領域の前記ソース拡散層の幅の総和を、モデリング対象の前記高耐圧ＭＯＳＦＥＴのチャネル幅で除した値を乗じた値を、モデリング対象の前記高耐圧ＭＯＳＦＥＴの電気特性データから差し引いて電気特性差分データを求め、
モデリング対象の前記高耐圧ＭＯＳＦＥＴの前記ソース領域の前記ウェルコンタクト拡散層の幅の総和に相当する部分を、前記通常構造ＭＯＳＦＥＴのモデルと、前記通常構造ＭＯＳＦＥＴのモデルと、前記通常構造ＭＯＳＦＥＴのモデルのソースに接続された前記第１の可変抵抗素子の抵抗値を調整する、ことを特徴とする請求項１４乃至１８のいずれか１項に記載のモデル作成方法。
【請求項２４】
モデリング対象の前記高耐圧ＭＯＳＦＥＴのソース側に付加された寄生抵抗に対する前記ＭＯＳＦＥＴの電流感度を表す寄生抵抗感度データを求め、
前記第１の可変抵抗素子のバイアスに依存した可変抵抗モデルを作成する、ことを特徴とする請求項１４乃至１８のいずれか１項に記載のモデル作成方法。
【請求項２５】
請求項１乃至１１のいずれか１項に記載のモデル作成装置で作成されたＭＯＳＦＥＴのモデルを用いて回路シミュレーションを実行するシミュレーション装置。
【請求項２６】
請求項１４乃至２４のいずれか１項に記載のモデル作成方法で作成されたＭＯＳＦＥＴのモデルを用いて回路シミュレーションを実行するシミュレーション方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１３−８９６９６（Ｐ２０１３−８９６９６Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２７２６８（Ｐ２０１１−２２７２６８）
【出願日】平成２３年１０月１４日（２０１１．１０．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１４日（２０１１．１０．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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