高速プリアンプ回路、検出電子機器、および放射線検出システム
【課題】高速プリアンプ回路、検出電子機器、および放射線検出システムを提供する。
【解決手段】プリアンプ回路は、放射線検出器から電流信号を受信して、増幅電圧信号を生成するトランスインピーダンス・アンプを備える。トランスインピーダンス・アンプの出力は、第２増幅ステージに接続される。検出電子機器は、検出器上の第１位置から電流信号を受信して第１電圧信号を生成する第１トランスインピーダンス・アンプと、検出器上の第２位置から電流信号を受信して第２電圧信号を生成する第２トランスインピーダンス・アンプとを有する。第２増幅ステージは、第１増幅電圧信号と第２増幅電圧信号とを与える。差動出力ステージは、第１増幅電圧信号と第２増幅電圧信号を受信し、各々から一対の出力を提供する。読取回路類は、一対の出力の各々を処理する処理構造を有する。処理構造は、タイムスタンプを有する単一のデジタル出力を提供する。
【解決手段】プリアンプ回路は、放射線検出器から電流信号を受信して、増幅電圧信号を生成するトランスインピーダンス・アンプを備える。トランスインピーダンス・アンプの出力は、第２増幅ステージに接続される。検出電子機器は、検出器上の第１位置から電流信号を受信して第１電圧信号を生成する第１トランスインピーダンス・アンプと、検出器上の第２位置から電流信号を受信して第２電圧信号を生成する第２トランスインピーダンス・アンプとを有する。第２増幅ステージは、第１増幅電圧信号と第２増幅電圧信号とを与える。差動出力ステージは、第１増幅電圧信号と第２増幅電圧信号を受信し、各々から一対の出力を提供する。読取回路類は、一対の出力の各々を処理する処理構造を有する。処理構造は、タイムスタンプを有する単一のデジタル出力を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速プリアンプ回路、ならびに関連する検出電子機器、および放射線検出システムに関する。
【背景技術】
【０００２】
広角チョッパ分光計（ＡＲＣＳ）は、破砕中性子源（ＳＮＳ）用に開発される中性子散乱機器である。広角チョッパ分光計は、サンプルでの高中性子束を提供し、大立体角検出器を提供する。
【０００３】
破砕中性子源での中性子は、破砕処理によって生成され、高エネルギ陽子が目標物に衝突して短期間に多くのエネルギで大きな中性子束を生成する。破砕中性子源機器は、中性子のエネルギを判断するために飛行時間（ＴＯＦ）測定を使用する。検出された中性子の飛行時間を判断するために、検出電子機器は、陽子が破砕目標物に当たる時間を示す計時マーカを必要とする。
【０００４】
広角チョッパ分光計は、２０ｍｅｖ〜２，０００ｍｅＶの入射エネルギ（Ｅｉ）を持った中性子を使用する、エネルギ（ ）中の適度な分解能と大きな運動量（Ｑ）伝達範囲を持ったフェルミ・チョッパ分光計である。広角チョッパ分光計は、材料における力学的処理の科学を前進させるために使用できる。それは、従来の高エネルギ・チョッパ分光計よりも良い効率で、数ｍｅＶ〜数百ｍｅＶのエネルギを有する材料と凝縮物質の励起を測定するように設計される。広角チョッパ分光計の用途は、（ｉ）相関電子を持った材料を含む材料の振動励起、ならびにそれらの状態図と状態方程式の関係に関する研究と、（ｉｉ）磁石、超伝導体、および金属絶縁体転移に近い材料におけるスピン相関に関する研究とを含むが、これらに限定されるものではない。
【０００５】
図１は、典型的な広角チョッパ分光計１００の模式図である。目標物（図示略）の陽子衝撃によって生成された中性子は、分離された周囲水モデレータ１０１によって緩和される。その後、中性子は、サンプル室１０６に収容されたサンプル１１０に入射ビームラインを通じて伝播する。入射ビームラインに沿って中核容器インサートがあり、それは、シャッタから周囲水モデレータ１０１および中性子ガイドの近くへの中性子光学機器の配置を可能にする。
【０００６】
広角チョッパ分光計１００のビームラインは、周囲水モデレータ１０１と、Ｔ０チョッパ１０２と、フェルミ・チョッパ１０３とを具備した中性子ガイド１０５を備える。Ｔ０チョッパ１０２は、陽子が目標物に当たる場合に中性子を遮蔽するために周囲水モデレータ１０１から約８．５ｍに配置される。フェルミ・チョッパ１０３は、６００Ｈｚまでの速度で動作し、それは、Ｅｉを規定する。検出器１１５は、サンプル１１０によって散乱された中性子を検出する。検出器１１５は、真空容器１２０内に配置されるように示される。
【０００７】
サンプル１１０とその向こうのすべてのものが二次分光計を構成する。中性子は、真空のサンプル室（容器）１２０内のサンプル１１０で散乱し、１０気圧（１．０ＭＰａ）の圧力でＨｅ３を充填された複数の線形位置感応検出器（ＬＰＳＤ）１１５に移動する。中性子飛行時間は、散乱中性子の最終エネルギ（Ｅｆ）を判断するために、これらの検出器によって測定される。
【０００８】
広角チョッパ分光計１００は、２０ｍｅＶ＜Ｅｉ＜２０００ｍｅＶの中性子で動作する
ように設計される。このエネルギ範囲の中性子を提供するように最適化された周囲水モデレータ１０１は、分離水モデレータである。その深さは、機器のエネルギ分解能に対して無視可能な貢献をする程度の狭い時間分布で殆どの束を提供するように最適化される。更に、この深さは、この周囲水モデレータの同一の面を見た場合の他の機器への性能劣化を最小限にする制約の下で最適化される。
【０００９】
検出器１１５に関して、広角チョッパ分光計１００は、線形位置感応検出器を利用するように設計される。広角チョッパ分光計１００上の検出器アレイは、それぞれ２５ｍｍ径の複数の線形位置感応検出器によって、約９００１．０ｍの長さを備えるように設計される。それぞれ線形位置感応検出器は、１０気圧（１．０ＭＰａ）の圧力でＨｅ３を充填される。検出器１１５の長さは、電子機器によって長さ約１５ｍｍのピクセルに分割され、合計約６０，０００個の個々の検出器要素に分割される。各ピクセルは、約０．５°の角度範囲を定める。各ピクセルは、１マイクロ秒の計時分解能を有するべきであり、７０，０００ｎ／ｓ未満では飽和すべきではない。飽和後、チューブは、１０マイクロ秒内の測定の準備ができる。検出器は、真空容器内の８個のモジュールにグループ化される。必要に応じて、それらは、操作とヒストグラム生成用のデータ取得ソフトウェアにデータを与える。
【００１０】
線形位置感応検出器１１５に関連した検出電子機器（図１では図示略）は、広角チョッパ分光計１００の重要な部分である。検出電子機器のフロントエンドには、プリアンプ回路類が備えられる。現在の最先端技術のプリアンプ設計は、大きなフィードバック抵抗器（典型的には、＞１ＭΩ）を有する第１オペアンプを利用し、それは、検出器によって検出される入力電荷を積分するように操作可能である。第１オペアンプは、ガウス式のパルス整形フィルタに接続（結合）される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第２００６／０７２８４８号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
広角チョッパ分光計１００は、図１に示すように検出器と、関連する電子機器とを真空容器内に配置することによって単純化できる。しかしながら、検出電子機器を真空内に配置することは、主として多量のワット損による従来のプリアンプ回路類と互換性を持たない。加えて、そのような環境に有用な他の搭載支援回路類（たとえば温度センサ）は、一般的には使用されない。更に、特に、広角チョッパ分光計１００のような用途に対して、１００ｋＨｚよりもずっと速く動作する高速電子機器は、改良された高電圧保護回路類および雑音除去と同様に、必要とされる。
【課題を解決するための手段】
【００１３】
本発明の一態様は、放射線検出器によって与えられる信号を処理するプリアンプ回路である。本発明の一態様によれば、プリアンプ回路は、検出器から電流信号を受信するトランスインピーダンス・アンプを備えることができる。トランスインピーダンス・アンプは、出力で増幅電圧信号を生成するように接続される。第２増幅ステージは、トランスインピーダンス・アンプの出力に接続された入力を具備できる。第２増幅ステージは、オペアンプを備えることができる。プリアンプ回路は、電圧オフセットまたは電流オフセットを補償するオフセット補償構造を有する。オペアンプの反転入力は、トランスインピーダンス・アンプの出力に接続される。オフセット補償構造は、第２オペアンプの非反転入力に接続される。オフセット補償構造は、分圧器を駆動する外部電圧源を備えることができる。分圧器の一端は、接地される。分圧器の中心タップは、第２オペアンプの非反転入力に
直接接続される。プリアンプ回路は更に、第２増幅ステージに接続された差動出力ステージを備えることができる。差動出力ステージは、増幅電圧信号を受信し、第１出力と第２出力を提供する。一実施形態では、検出器は、線形位置検出器を備える。
【００１４】
別の態様は、プリアンプ回路を備える検出電子機器である。プリアンプ回路は、検出器上の第１位置から電流信号を受信し、出力で第１電圧信号を生成するように接続された第１トランスインピーダンス・アンプを有する。更にプリアンプ回路は、検出器上の第２位置から電流信号を受信し、出力で第２電圧信号を生成するように接続された第２トランスインピーダンス・アンプを有する。第２増幅ステージは、第１トランスインピーダンス・アンプの出力と、第２トランスインピーダンス・アンプの出力とに接続された入力を具備できる。差動出力ステージは、第１増幅電圧信号と第２増幅電圧信号を与える。差動出力ステージは、第２増幅ステージに接続できる。差動出力ステージは、第１増幅電圧信号と第２増幅電圧信号を受信し、第１増幅電圧信号と第２増幅電圧信号の各々から一対の出力を提供する。読取回路類は、一対の出力の両方を受信するように接続された入力を有する。読取回路類は、一対の出力の各々を処理する処理構造を有する。処理構造は、結果として生じる単一のタイムスタンプがなされたデジタル出力を提供する。
【００１５】
処理構造は、一対の出力を、単一の出力（ＡとＢ）に変換する差動アンプのシリアル接続と；単一の出力を合計出力に合計する合計ステージと；集積回路類と；Ａ／Ｄ変換器とを備えることができる。合計ステージは、単一の出力の信号レベルの平衡を保つ、プログラム可能なゲイン平衡回路類を備えることができる。検出電子機器は更に、合計ステージと集積回路類とにそれぞれ接続された弁別子回路類を備えることができる。弁別子回路類は、合計出力を受信する信号検出チャネルと、合計出力の負（反転）を受信する雑音検出チャネルとを有する。信号検出チャネル上の論理「１」の検出は、集積回路類の計時を開始させる。信号検出チャネルと雑音検出チャネルはそれぞれ、比較器を備えることができる。
【００１６】
本発明は、放射線検出器、プリアンプを含む検出電子機器、および関連する放射線検出システムによって与えられる信号を処理するプリアンプ回路に向けられている。本発明の一態様では、プリアンプ回路は、低電流を出力する線形位置検出器のような検出器から電流信号を受信し、その出力で電圧信号を生成するように接続されたトランスインピーダンス・アンプを備える。第２増幅ステージは、電圧信号を増幅するトランスインピーダンス・アンプの出力に接続された入力を有する。有意には、従来の最先端技術のプリアンプ回路類とは異なり、第１ステージのトランスインピーダンス・アンプは、検出された電荷を積分しない。第２増幅ステージは、パルス整形を提供しない。
【００１７】
第２増幅ステージは、主として第２オペアンプを備える。好ましくは、第２オペアンプの反転入力には、電圧オフセットまたは電流オフセットを補償するオフセット補償構造が接続される。たとえば電圧または電流のオフセット補償構造は、一端が接地された分圧器を駆動する外部電圧源を備えることができる。分圧器の中心タップは、第２オペアンプの非反転入力に直接接続される。補償回路類は更に、プログラム可能なＤＡコンバータ（デジタルアナログ変換器）を備えることができ、それはオフセットの動的補償を可能にする。そのような回路は、周囲温度が大きく変化する用途において、特に有用であろう。
【００１８】
一または複数の追加のステージが、第２プリアンプ・ステージに続くことができる。一実施形態では、第３すなわち最終の差動出力ステージは、ツイストペア線上の増幅信号を駆動する。ツイストペア線上の信号は、良い共通モードの雑音除去を提供するものとして知られている。
【００１９】
一実施形態では、検出器は、線形位置ガス検出器である。放射線は、中性子を含む。本
発明に係る検出電子機器を備えた複数の検出器は、広角チョッパ分光計システムに一体化される。しかしながら、当業者には容易に明白であるように、本発明は、ピコアンペアまたはフェムトアンペア範囲の電流のような小さな電荷または小さな電流を出力するか、あるいは低インピーダンスの電圧源である任意の検出器システムに、容易に適合できる。従って、主として広角チョッパ分光計システムに関して記述されたが、本発明は、他の放射線検出システムを支援でき、中性子に関する以外に放射線に対して利用できる。たとえば本発明は、シンチレータに基づく用途での光電管と、共に使用されるように修正できる。シンチレータの修正によって、Ｘ線のように異なる種類の放射線を検出できる。
【００２０】
好ましい実施形態では、検出器は、図１に示すような広角チョッパ分光計１００容器内の真空に設置される。これは、典型的には０気圧〜１気圧の間の多サイクルの圧力差に耐えなければならない薄いアルミニウム製の窓の必要性を排除し、それはさもなければ、真空室に記憶された凄まじい機械的エネルギのために、問題を引き起こす場合がある。検出器および窓の取付部からの容器の構造上の一体性の分離は、検出器が角度的に略連続することがあることも意味する。これは、単結晶分光法における一番の問題である。
【００２１】
本発明ならびにその特徴と利点についての更に十分な理解は、添付図面と共に次の詳細な記述の閲覧の際に得られるであろう。
【図面の簡単な説明】
【００２２】
【図１】広角チョッパ分光計の模式図（検出器は真空容器内に示され、その構成は、望ましいが従来の構成ではない）。
【図２】本発明の実施形態に係る、プリアンプ回路類の模式図。
【図２Ａ】本発明の実施形態に係る、プリアンプ回路類の模式図。
【図２Ｂ】本発明の実施形態に係る、プリアンプ回路類の模式図。
【図２Ｃ】本発明の実施形態に係る、プリアンプ回路類の模式図。
【図３】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ａ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ｂ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ｃ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ｄ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ｅ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図４】本発明の実施形態に係る、関連する通信リンクを概観する検出電子機器の模式概観図。
【図５】本発明の実施形態に係る、フロントエンド回路のブロック図であり、それは、プリアンプ回路類から受信した差動信号を単一端の電圧信号に変換する差動アンプを利用する。
【図６】本発明の実施形態に係る、フロントエンド電子機器の模式図であり、それは、プリアンプから受信した差動信号を単一端の電圧信号に変換する。
【図７】本発明の実施形態に係る、ゲイン平衡／加算回路の模式図。
【図８】本発明の実施形態に係る、差動弁別子ステージの模式図。
【図９】本発明の実施形態に係る、積分回路の模式図であり、異なるチャネルＡとＢ用の別個の同一積分ステージがある。
【図１０】本発明の実施形態に係る、アナログデジタル変換ステージの模式図。
【図１１】本発明の実施形態に係る、データ取得システムのレイアウトのブロック図であり、この図は、ブロックのうちの１つとしての検出電子機器の配置を示す。
【図１２】本発明の実施形態に係る、読出カードについての高レベルの模式図。
【図１３】本発明の実施形態に係る、読出カード（ＲＯＣ）のアナログ部のうちの１つのチャネルのブロック図。
【図１４】本発明の実施形態に従って行なわれる信号処理タスクの実行に対応するタイミング図。
【図１５】本発明の実施形態に係る、読出カード制御器の模式概観図。
【図１６】本発明の実施形態に係る、読出カードチャネルのデジタル構造についての模式図。
【図１７】本発明の実施形態に従って行なわれる信号処理タスクの実行に対応するタイミング図。
【図１８】本発明の実施形態に従って行なわれる信号処理タスクの実行に対応するタイミング図。
【図１９】本発明の実施形態に係る、信号の送信方式の模式説明図。
【図２０】本発明の実施形態に係る、信号インタフェースの模式図。
【図２１】本発明の実施形態に係る、計時と制御信号の模式説明図。
【発明を実施するための形態】
【００２３】
本発明の非限定の実施形態は、併せて見られる図２と図２Ａ〜図２Ｃで模式的に示されたプリアンプ回路２００である。注記しない限り、構成要素の選択（ＭＯＳに対向するようなバイポーラ技術のような）および特定の値は、単に典型的なものであり、限定するものではない。特に図２に示すＳＩＧＩＮは、検出器（図示略）からの信号としての検出器入力信号である。
【００２４】
図示のように、フロントエンド・アンプ２１０は、バイポーラ・オペアンプである。入力信号は、抵抗器Ｒ８０を介して、検出器から受信され、フロントエンド・アンプ２１０の入力（ピン２）を反転させ、それは、フィードバック抵抗器Ｒ８２とコンデンサＣ６５と共に、フィードバック抵抗器Ｒ８２が約１００ＫΩ未満である限り高速であるトランスインピーダンス・アンプを生成する。検出器用の従来のプリアンプとは異なり、フィードバック抵抗器Ｒ８２が典型的にずっと大きい（＞１メガΩ）である場合、この第１増幅ステージは、入力電荷／電流を積分しない。代わりに、このステージの出力は、ピン２での入力電流に比例した電圧である（つまり、Ｖｏｕｔ（ｔ）＝ｃＩｉｎ（ｔ）であり、ここでは、ｃが定数である）。このように、フロントエンド・アンプ２１０とその関連する構成要素は、トランスインピーダンス機能を実施する。しかしながら、合計コンデンサ・インピーダンス（寄生か故意かに拘わらず）がフィードバック・ループを支配する場合、フロントエンド・アンプ２１０は、トランスインピーダンス・アンプとして機能しない。特定の周波数とこれが生じる抵抗の特定の値は、主としてオペアンプ選択と検出器の出力インピーダンスに依存する。
【００２５】
フロントエンド・アンプ２１０によって提供される第１ステージからの出力は、抵抗器Ｒ７９を介して、第２増幅ステージに直流接続される。抵抗器Ｒ８３と共にこの抵抗器は、第２増幅ステージの直流電圧ゲインを判断する。コンデンサＣ６３は、第２オペアンプ２３０の安定化のために使用される。抵抗器Ｒ７６，Ｒ８１と基準電圧ＤＡＣＩｎｐｕｔは、第２と第１ステージの電圧と電流のオフセットを補償する構成を提供し、その結果、第２増幅ステージからの信号出力は、０Ｖに近づく。第２増幅ステージからの出力電圧を「トリミングする」方法は、抵抗器Ｒ７６の特定の値の修正（各チャネルで異なることがある）によって、または、基準電圧ＤＡＣＩｎｐｕｔの修正によってなされることができる。これは、ＤＡＣＩｎｐｕｔがＤＡコンバータ（デジタルアナログ変換器）から生成される場合、プログラムによってなされることができる。パルス整形は、例示された第２増
幅ステージでは行なわれない。上で注記したように、従来や本実施形態とは対照的に、このステージは、典型的にはガウス式のパルス整形フィルタである。
【００２６】
第２増幅ステージに関して、第２増幅ステージの出力（第２オペアンプ２３０の出力）は、抵抗器Ｒ７７を介して、差動最終出力ステージに接続される。最終ステージの目的は、ツイストペア線上の増幅信号を駆動することにある。そのような信号は、共通モードの雑音除去を提供するものとして知られている。抵抗器Ｒ７７，Ｒ７８，Ｒ８４，Ｒ８５，およびＲ８６は、アンプ２５０に対するゲインと共通モードの出力電圧を設定する。Ｏｕｔ−とＯｕｔ＋は、好ましくは適切なツイストペア・コネクタに接続される。好ましい実施形態では、これは、低コストのイーサネット（登録商標）配線の使用を可能にするＲＪ４５コネクタになるであろう。
【００２７】
入力と保護回路類に関して、コンデンサＣ６２、抵抗器Ｒ８０とＲ１５８、ならびにダイオードＵ３３とＵ１７は、入力と保護回路類（集合的に２０８）を構築する。Ｃ６２は、大きな公称静電容量の高電圧コンデンサである。これは、検出器にバイアスを掛ける高電圧から低電圧電子機器を保護する。抵抗器Ｒ１５８，Ｒ８０は、ＡＣ電流をトランスインピーダンス・ステージ・フロントエンド・アンプ２１０に接続する。これらの抵抗器は、フロントエンド・アンプ２１０の入力ステージへの保護の提供に加えて、更に、入力ステージの周波数依存入力抵抗を平坦にする新しい方法を提供する（従って、線形性と分解能の両方を向上させる）。これは、検出器の低い出力抵抗（一般に、約５，０００Ω）のために重要である。ダイオードＵ３３，Ｕ１７は、入力電圧の変位を接地に固定する。抵抗器（Ｒ１５８，Ｒ８０）とダイオードのＵ３３，Ｕ１７は、真空下で動作する場合に回路類を高電圧アークの閃光から保護する新しい保護方式を生成する（そのようなアークの閃光は、真空の予期しない消失を生じさせることがある）。
【００２８】
抵抗器Ｒ７０〜Ｒ７５と高コンデンサＣ５６，Ｃ５７（集合的に２０６）は、検出器のための高電圧バイアス・ストリングを提供する。単一の抵抗器（従来の構成のように）ではなく、直列接続した抵抗器の使用は、抵抗の等価静電容量を低下させ、従って、更に良い雑音除去を提供する。
【００２９】
図３と図３Ａ〜図３Ｅは、併せて見て、本発明の実施形態に係る８個パック（チャネル）のプリアンプ回路３００を模式的に示す。図示のように、図２に示す既に記述したプリアンプ回路類は、８回複製され、図中でプリアンプ回路類３０１〜３０８として表示され、それに接続された検出器入力信号（ＳＩＧＩＮ）と、高電圧（ＨＩＧＨＶＩＮ）と、オフセット・トリミングのためのＤ／Ａ変換器入力（ＤＡＣＩｎｐｕｔ）と、第１出力ＯＵＴ１と第２出力ＯＵＴ２を有する（図２で示すように）。
【００３０】
コネクタに関して、Ｊ１２は、上述した高電圧フィルタ回路類２０６を提供する高電圧接続部である。Ｊ２，Ｊ４，Ｊ５，Ｊ６，Ｊ９，Ｊ１０，Ｊ１１，Ｊ１３は、検出器出力を、検出器入力信号ＳＩＧＩＮに接続するための接続部を提供する。Ｊ１４は、取付シャシーに対する接地接続を提供する。好ましい実施形態では、これらは、プリアンプ回路基板上のバイアスである。
【００３１】
Ｊ７とＪ８は、プリアンプ部分からの出力信号用のコネクタである。一方、Ｊ３は、ローカルの基板温度と供給電圧の状態を読取ることを可能にするコネクタである。好ましい実施形態では、これらは、ＲＪ４５イーサネット（登録商標）コネクタである。Ｊ１は、パワー入力、２個の電圧、および接地である。好ましい実施形態では、その電圧は、公称で±４．０Ｖである。
【００３２】
Ｕ５および関連するバイアス抵抗器Ｒ９とＲ１０（集合的に３１１）は、プリアンプ基
板のローカル温度を読取る能力を提供する。Ｌ１，Ｌ２，Ｃ３，Ｃ４，Ｃ７，Ｃ８（集合的に３１２）は、入力パワー電圧の雑音フィルタリングを提供する。一方、Ｕ１，Ｕ２およびそれらに関連する受動素子（集合的に３１５）は、残りの電子機器への±３．３Ｖの規制された供給電圧用のシステムを備える。
【００３３】
Ｕ３ＣとＵ３Ｄ、ならびに関連する抵抗分圧器Ｒ１３，Ｒ１５とＲ１４，Ｒ１８（集合的に３１８）は、供給電圧を監視する方法を提供する。オペアンプの出力は、入力電圧がＵ１とＵ２に規制できる値未満に低下する場合には常に、高電圧状態になる。
【００３４】
Ｕ３Ａ，Ｕ３Ｂ，およびＵ４は、それらに関連する受動素子と共に、プリアンプ中の直流補償に対する基準電圧を提供する。この電圧は、図２に示すＤＡＣＩｎｐｕｔと等価である。
【００３５】
低電圧用のオペアンプと最低限の回路類の使用は、このシステムが真空内で動作することを可能にする。８つの検出器プリアンプ基板の各々は、好ましい実施形態では約１．５Ｗを使い、それは、真空で約５℃の温度上昇をもたらす。
【００３６】
回路基板の実現として記述したが、本発明に係る、オペアンプのようなプリアンプ回路、基準電圧、および温度センサの能動部分は、単一チップ上に集積できる。
図４は、本発明の実施形態に係る検出電子機器の概観と関連する通信リンク４００を示す。各バンクは、２つの８チャネル・プリアンプ・カードに接続する８本のチューブからなる（各チューブ端に対して１個）。各チューブ／検出器４０１に関連する第１プリアンプ・カード４０２と第２プリアンプ・カード４０３は、それぞれ、読出カード（ＲＯＣ）４０５に接続される。読出カード４０５は、第１プリアンプ・カード４０２と第２プリアンプ・カード４０３からのパルスを処理し、デジタル化してそれにタイムスタンプを付与し、送信用のデータ・パケットを形成する。最大８個の読出カード４０５のグループは、単一のフロントエンドモジュール（ＦＥＭ）４１５に接続される。フロントエンドモジュール４１５は、デジタル信号処理カード４２０からの計時と制御信号を分配し、読出カード４０５からデータを収集する。このように、フロントエンドモジュール４１５は、最大６４本のチューブからデータを収集する。フロントエンドモジュールは、デジタル信号処理カード４２０にデータを再送信し、それは、次に、光ファイバ・リンク４２５を介して、それをプリプロセッサに送信する。
【００３７】
図５は、好ましい読出カード５００の実施形態のシステム・レベルのブロック図の記述を示す。個々のチャネル電子機器５０５の詳細は、更に下で説明される。好ましい実施形態では、信号処理電子機器は、制御フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５１５と、８個のチャネルフィールドプログラマブルゲートアレイ５２０（各チャネルに対して１個）と、８個のチャネル電子機器（各チャネルに対して１個）５０５と、ハードウェア識別子チップ５３０と、温度センサ５３５と、様々な通信リンク（ボックス／リンク１〜５、集合的に５４０として示される）とを備える。
【００３８】
制御フィールドプログラマブルゲートアレイ５１５は、操作可能に次の機能を提供する：
・内部通信バスを介して、チャネルフィールドプログラマブルゲートアレイ５２０間で情報調整する（本発明の他の実施形態では、チャネルフィールドプログラマブルゲートアレイ５２０と制御フィールドプログラマブルゲートアレイ５１５は、単一の更に大きな制御フィールドプログラマブルゲートアレイに組合せ可能である）。
【００３９】
・ボックス３から受信した、様々な外部コマンドを扱う。
・外部リンク２を介して、データと状態を送信する。
・外部リンク１上で受信した様々な計時信号でデータ取得を同期する（なお、リンク１，２，３はＲＪ４５コネクタを使用し、従って、低コストのイーサネット（登録商標）配線の使用を可能にする）。
【００４０】
・リンク５と４上のＳＰＩとＲＳ２３２シリアル通信を扱う。
・ハードウェアＩＤチップを読取り、これを固有の通信アドレスとして使用する。
・温度センサ５３５を読取る（これは、真空内で動作する場合に、基板温度が操作仕様を超えるか否かを判断させるのに特に有用である）。
【００４１】
・検出された中性子の位置の演算。
中性子がチャネル電子機器５０５によって検出される場合には常に、この情報は、制御フィールドプログラマブルゲートアレイ５１５に転送される。この時点で、制御フィールドプログラマブルゲートアレイ５１５は、中性子の位置を演算する。この演算からの結果は、タイムスタンプと共に、チャネルフィールドプログラマブルゲートアレイ５２０（更に特に下で記述する）によって伝えられ、その後、図５に示すＬＶＤＳリンク２上に出力される。
【００４２】
チャネル電子機器５０５について記述する。中性子信号がどのようにチャネル電子機器によって検出されるかについての簡潔な記述から始める。一般に、中性子の位置を判断するために、２個の信号が提供されなければならない。本実施形態では、これらの信号は、図５に示すように、プリアンプ入力Ａ端とプリアンプ入力Ｂ端としてラベル付けされる。これらは、線形位置感応チューブ（検出器）の各端から始まる増幅信号である。これらの信号は合計され、弁別子をトリガするために使用される電圧信号を与える。弁別子は、合計信号が所定大きさを超える場合には常に、トリガする（つまり、論理高電圧出力を出力する）。制御フィールドプログラマブルゲートアレイ５１５は、弁別子出力を監視し、そして、弁別子出力がトリガする場合には常に、チャネルフィールドプログラマブルゲートアレイ５２０は、プリアンプ・チャネルの各々（ＡとＢ）から中性子信号パルスの積分を開始する。
【００４３】
これは、好ましくは遅延信号の積分によって達成される。この遅延信号は、遅延信号パルスの到達に先立って積分回路類に計時を開始させる（非遅延信号をトリガする）。パイプライン積分器の使用によって、積分の開始に先立って基準プリアンプ信号値を読取り、記憶できる。これは、動的基準修正技術の使用に際して重要である。加えて、合計信号の監視することによって、動的に積分時間を変更できる。これは、多岐に亘るパルス幅によって、中性子検出にとっては重要であり、積分時間をパルス幅に一致させることによって全体の信号対雑音比を改善する。チャネルフィールドプログラマブルゲートアレイ５２０は、基準ならびにチャネルＡとＢ上の積分電圧の測定に加えて、中性子事象にタイムスタンプを付与する。タイムスタンプは、同期パルスと、中性子が実際に検出された場合との間の時間差として規定される。基準と積分値は、タイムスタンプと共に、位置演算を行なう制御フィールドプログラマブルゲートアレイ５１５に送られる。同期パルスとタイムスタンプ・クロックは、制御フィールドプログラマブルゲートアレイ５１５から各チャネルフィールドプログラマブルゲートアレイ５２０に送られる。
【００４４】
図６は、プリアンプから受信した差動信号を単一端の電圧信号に変換するのを担う典型的なフロントエンド電子機器用の模式図である。各線形位置チューブの各々の側に対する２個の差動入力（ＡとＢの両方に対してプラスとマイナス）があり（たとえば図４では、チューブ／検出器４０１に関連したプリアンプ４０２と４０３）、チャネルＡ（ＩＮＰＬＵＳＡとＩＮＭＩＭＵＳＡ）ならびにチャネルＢ（ＩＮＰＬＵＳＢとＩＮＭＩＭＵＳＢ）として表示される。抵抗器Ｒ２（Ａ）とＲ５２（Ｂ）は、プリアンプからの差動信号線を終わらせるのを担い、Ｒ１，３（Ａ）とＲ５１，５５（Ｂ）は、必要ならば、信号のデシ
メーションに使用される。差動アンプ６０５と６１０は、差動信号（図２におけるＯＵＴ−とＯＵＴ＋に対応する）を、残りの電子機器によって処理される単一端の電圧信号に変換する。差動アンプ６０５と６１０のオフセット出力は、プログラム可能なＤＡコンバータ（デジタルアナログ変換器。ＤＡＣ）からの出力によって調整できる。プログラム可能なＤＡコンバータ（図６では図示略）は、これも図６では図示略のチャネルフィールドプログラマブルゲートアレイ５２０によってプログラムされる。差動アンプ６０５（ピン６）と差動アンプ６１０（ピン６）の出力は、ゲイン平衡／加算ステージに提供される（下で図７に関連して記述される）。差動アンプ６０５の出力もまた、チャネルＡ用の積分ステージに供給される。一方、差動アンプ６１０の出力は、チャネルＢ用の積分ステージに供給される。
【００４５】
図７は、典型的なゲイン平衡／加算回路７００を模式的に示す。抵抗器Ｒ６５４，Ｒ６５５，Ｒ６５７，Ｒ６６５，Ｒ６６６，およびＲ６６９は、プログラム可能なインピーダンスを提供するデジタル電位差計７２０と共に、Ｒ６５６とオペアンプ７２５を備えた加算回路に先立ってＡとＢチャネルのゲインの平衡を保つことを可能にする。デジタル電位差計７２０からの出力ＧＡＩＮＡＤＪＡとＧＡＩＮＡＤＪＢは、図７に示すようにオペアンプ７２５に接続される。平衡後、各チャネル（ＡとＢ）は、弁別子（図８に関して記述する）をトリガさせる等しい確率を有し、従って、線形位置チューブ／検出器の各端での中性子捕獲と検出の確率の平衡を保つ。このゲイン調整は、図７に示すデジタル電位差計を使用して接地するために０Ωと、典型的には１００ｋΩとの間のデジタル電位差計７２０の抵抗を変更することによってなされる。当業者は、アンプ７２５とその関連する抵抗器が加算回路を備えることを認識するであろう。アンプ７２５（ピン６）からの合計出力は、弁別子ステージ８００に出力される。
【００４６】
図８は、本発明で使用可能である典型的な弁別子ステージ８００の模式図である。弁別子ステージ８００は、２個の高速比較器、すなわち中性子信号検出比較器８１０と、雑音検出比較器８１５とを備える。中性子信号検出比較器８１０の回路類は、更に特に下で記述される。なお、弁別子ステージ８００からの出力が雑音検出比較器８１５に入力される前にまず反転される以外は、同一の回路類が雑音検出器として使用できる。抵抗器Ｒ６６４，Ｒ６７０は、中性子信号検出比較器８１０に対する入力信号のレベルシフトを提供する。Ｄ４２は、入力を電源レールに固定し、比較器に電圧保護を提供する。Ｒ６６１，Ｒ６６２および第１閾値信号（ｔｈｒｅｓｈｏｌｄ１）として表示された基準電圧は、Ｕ２１５に対してヒステリシスと共に基準電圧を提供する。
【００４７】
中性子信号検出比較器８１０と雑音検出比較器８１５の作用は、中性子が検出される場合には常に、制御フィールドプログラマブルゲートアレイ論理（図８では図示略。図４と図５を参照）によって論理「１」と考慮される電圧を生成することである。雑音が伴う場合のように、検出された中性子から反対の極性の信号が受信される場合には常に、雑音検出比較器８１５は、論理「１」を出力する。中性子信号検出比較器８１０上の論理「１」の検出は、図９に関して下で記述する積分回路の計時を開始させる。それは、更に、チャネルフィールドプログラマブルゲートアレイ５２０に、検出された中性子の飛行時間を判断するために使用できるタイムスタンプ・カウンタの値を記憶させる。チャネルフィールドプログラマブルゲートアレイ５２０による雑音検出比較器８１５からの論理「１」の検出は、信号を拒絶させる。この拒絶構造は、様々な種類の雑音が中性子信号検出比較器８１０にも不当にトリガさせるので、重要である。第１閾値信号ｔｈｒｅｓｈｏｌｄ１と第３閾値信号ｔｈｒｅｓｈｏｌｄ３は、好ましくは、プログラム可能なデジタル・アナログ変換器（ＤＡＣ）からの出力によって設定される。
【００４８】
図９は、本発明に係る典型的な積分回路９００の模式図である。チャネルＡとＢに対する別個の同一積分ステージがある。チャネルＡ用の積分回路だけが、図９に関連して記述
される。図６の入力ステージからの出力は、遅延線９１５に入力される。この遅延線９１５は、スイッチ９２０に作用するためにデジタル回路類に与える入力信号を、チャネルフィールドプログラマブルゲートアレイ時間遅延させる。プリアンプからの信号が有効な中性子であると、制御フィールドプログラマブルゲートアレイが判断した場合（弁別子からの出力に基づく。特に、中性子信号検出比較器８１０が高）、それは、プログラム可能な設定に基づき一度に入力信号の積分を開始させる。遅延線からの出力は、オペアンプ９２５と、スイッチ９２０と、コンデンサＣ８５４と、抵抗器Ｒ６４２，６４４および６４５とを備えた積分回路に入力される。抵抗器Ｒ６４８は、正しい線インピーダンスを持った遅延を終わらせる。一方、Ｒ６４４，６４５およびＣ８５４は、積分器のゲインを判断する。弁別子回路類８００からの信号のアサートに先立って、スイッチ９２０が閉じられ、従って、積分回路を統一ゲインモードに入れる（当業者は、Ｒ６４２，Ｒ６４４，６４５およびオペアンプ９２５が統一ゲインアンプであると容易に認識するであろう）。統一ゲインモードの場合、積分の開始に先立って基準電圧を判断できる。そのような基準判断は、相関サンプリングとしても知られている。チャネルフィールドプログラマブルゲートアレイ５２０におけるデジタル回路類が、信号が中性子であると判断した場合、スイッチ９２０は開かれ、積分器を形成する。プログラム可能な積分時間の後で、スイッチ９２０は、再び閉じられ、コンデンサＣ８５４から積分電荷を取り除く。この時点で、回路は、別の中性子パルスの準備ができる。積分ステージ９００からの出力は、図１０に関連して記述されるＡＤ変換ステージ１０００に入力される。
【００４９】
図１０は、本発明に係る典型的なＡＤ変換ステージ（アナログデジタル変換ステージ）１０００の模式図を示す。ＡＤ変換ステージ１０００は、アナログデジタル変換器としてのＡＤコンバータ（ＡＤＣ）１００５と、基準入力ＡＤＣ＿ＤＡＣＰ１（ピン２６へ）およびＡＤＣ＿ＤＡＣＮ１（ピン１８へ）と、抵抗器Ｒ６４３およびＲ６４６と、基準電圧ＡＤＣ＿ＯＦＦＳＥＴ１とを備える。関連するコンデンサは、電源バイパス・コンデンサである。ＡＤコンバータ１００５の基準電圧は、ＡＤＣ＿ＤＡＣＰ１とＡＤＣ＿ＤＡＣＮ１の間のインピーダンスを変更することによって設定される。これは、プログラム可能な電位差計（図示略）のインピーダンスを変更することによってなされる。これは、ＡＤコンバータ１００５の動的なスケーリングを可能にする。基準ＡＤＣ＿ＯＦＦＳＥＴ１と抵抗器Ｒ６４３，６４６は、積分ステージからの電圧オフセットを、図９に示されたスイッチ９２０からのスイッチング電流が積分器出力（ＩＮＴＯＵＴＡ）を接地よりも低下させないような値に設定可能にし、この時点では、ＡＤコンバータ１００５は、信号電圧を正確に記録しない。このオフセット電圧は、好ましくは、プログラム可能である。ＡＤコンバータ１００５は、パイプライン変換器であり、従って、ＡＤコンバータクロック信号のすべての立上りで連続的な値を提供する。いずれの電圧値が記録されるかは、積分時間と共に、動的に変更でき、従って、ユーザに信号の信号対雑音値を改善可能にし、その帯域幅は、中性子の場合のように広い範囲で変化する。
【００５０】
図４を再び参照して、それぞれの制御フィールドプログラマブルゲートアレイからのデータは、単一のフロントエンドモジュール（ＦＥＭ）に接続される。フロントエンドモジュールは、デジタル信号処理カードからの計時と制御信号を分配し、読出カード４０５からのデータを収集する。フロントエンドモジュールは、そのデータをデジタル信号処理カードに再送信し、それは、次に、図示の光ファイバ・リンクを介して、プリプロセッサとしても知られている外部コンピュータにそれを送信する。
【００５１】
図１１は、破砕中性子源１１００用の典型的なデータ取得システムのためのシステム・ブロックについての模式図であり、検出器１１０５、プリプロセッサ１１１０、制御コンピュータ１１２５、および解析コンピュータ１１３０と共に、そこへの発明の検出電子機器１１１０の配置を示す。上述したように、検出電子機器１１１０は、検出器１１０５からのアナログ信号の信号調整、信号のアナログデジタル変換、および各々の検出された中
性子に対する固有の位置とタイムスタンプの割当を担う。検出電子機器１１１０は、更に、中性子事象データをプリプロセッサ・メモリ（ＰＲＭ）１１１５に送信するのに必要な電子機器を提供する。この送信は、好ましくは、双方向の高速データリンクによって達成される。
【００５２】
高速データリンク（プリプロセッサ・メモリ１１１５と検出電子機器１１１０の間の両方向矢印によって表わされる）は、好しくは、光ファイバに基づくデータリンクである。検出された中性子事象を表わすデータ・バイトは、検出電子機器１１１０でフォーマットされ、連続化され、データ・フレームにおける光学リンクを介して、送られる。データリンクは、更に、データがプリプロセッサ・メモリ１１１５から検出電子機器１１１０に送られるように提供される。
【００５３】
プリプロセッサ・メモリ１１１５は、検出電子機器１１１０と制御コンピュータ１１２５の間のインタフェースとして作用する。プリプロセッサ・メモリ１１１５は、各機器に適切であると判断されるような生データまたは変形データの記憶を担う。データは、生事象情報からリアルタイムで変形できる。プリプロセッサ・メモリ１１１５におけるプリプロセッサ・メモリ記憶部は、この目的を達成するために必要なルックアップ・テーブルとプロセッサ速度を有する。プリプロセッサ・メモリ１１１５は、更に、制御コンピュータ１１２５と検出電子機器１１１０の間の通信リンクとして作用する。このリンクは、ルックアップ・テーブルのデータまたは弁別子設定のような適切な操作に必要な検出器電子情報に、制御コンピュータ１１２５がダウンロードすることを可能にする。
【００５４】
プリプロセッサ・メモリ１１１５と制御コンピュータ１１２５の間の通信は、制御コンピュータ１１２５にリアルタイムで表示データおよび／またはヒストグラム・データを送信するのに十分な速度のデータリンクを通じて達成される。実験的なアイドル期間中に、プリプロセッサ・メモリ１１１５は、データの解析用の分散型コンピューティング・システムとして、解析コンピュータ１１３０と制御コンピュータ１１２５と共に使用可能である。「生」またはヒストグラム・データを解析コンピュータ１１３０に転送するために使用できる、プリプロセッサ・メモリ１１１５から解析コンピュータ１１３０への付加的なポイント間リンクがある。データ転送に対するこの２重の方法は、潜在的なデータ帯域幅を２倍にするだけではなく、それは、データがどのように表示され、ユーザに転送されるかについての柔軟性を持たせる。
【００５５】
制御コンピュータ１１２５は、実験的タスクの制御とシーケンスを担う。それは、更に、チョッパ調整、サンプル温度、および他の機器の特定の変数のようなパラメータの監視を担う。それは、包括的な制御と他のサイト全体に亘る情報に関連した変数へのアクセスを機器に提供する。更に、制御コンピュータ１１２５は、好ましくは、サイト全体のイーサネット（登録商標）へのリンクを提供し、機器科学者の指導の下、実験的な遠隔の監視または制御に可能にする。
【００５６】
上述したように、プリアンプ・モジュールは、８チャネルを備えることができ、各々は、Ｈｅ３チューブ用のＨＶバイアス・ネットワークと、トランスインピーダンス・プリアンプと、ゲインおよびフィルタリング・ステージと、差動出力バッファとからなる。更に、１個のプリアンプ・モジュールは、チューブのバンクの各端に対して使用でき、上述もしたように、チューブからのパルスは、増幅され、フィルタリングされ、読出カードに接続するケーブル内に駆動される。
【００５７】
図１２は、８本のチューブから信号を受信する読出カード１２００についての高レベルの模式図を提供し、それは、８個の読出カードチャネル１２０２ａ，１２０２ｂによって処理される。読出カードチャネル１２０２ａ，１２０２ｂの各々は、アナログ部１２０４
とデジタル部１２０６から構成できる。読出カードは、フロントエンドモジュールを介して、デジタル信号処理カードから制御、計時、およびセットアップ信号を受信できる。代わりに、しかしながら、読出カード制御器は、デジタル信号処理機基板からの信号をエミュレートでき、従って、デジタル信号処理カードは、計時発生に対して必要ではない。読出カードは、フロントエンドモジュールを介して、デジタル信号処理カードにデータを送信する。
【００５８】
図１３は、読出カードのアナログ部１２０４の１個のチャネル１３００を模式的に示すブロック図であり、プリアンプへの、およびデジタル部１２０６への接続を示す。先に記述したように、読出カードの各チャネルは、２個の差動受信器を有しており、１つは、チューブ（ＡとＢ）ならびに対応するプリアンプの２個の端の各々に対する。これらの２つの信号は、加算アンプ１３０２によって合計され、合計信号は、弁別子によって最初の範囲閾値と比較される。中性子検出の特定の状況では、パルスがこの閾値を超える場合、パルスが中性子によるもの（単なる雑音ではない）であると想定でき、パルス処理プロセスが開始される。弁別子がトリガした時刻は、事象タイムスタンプとして記録される。図１４を更に参照して、この種の事象の例は、図示のタイミング図１４００によって示される。合計信号もまた、積分されるかまたはローパス・フィルタリングされ、且つ、再び識別される（パルスＯＫ弁別子）。この第２弁別子が第１弁別子の約２００ナノ秒内にトリガした場合、パルスが中性子によると想定され、事象の処理を継続すべきである。第２弁別子がトリガしない場合、第１弁別子が雑音に対してトリガしたものと想定され、事象を拒絶し、処理すべきではない。
【００５９】
２個の差動受信器もまた、それぞれ、長さ約４００ナノ秒の遅延線を駆動する。加算アンプもまた、同様の遅延線１３０４を駆動する。遅延線の各々に続いて、ゲート積分器１３０６がある。遅延線の使用は、ゲート制御の遅延によって如何なる信号も失うことなく、パルス高弁別子が積分器のゲートをオンにすることを可能にする。タイミング図で見られるように、デジタル論理は、第１パルス弁別子からの時間を計り、約３００ナノ秒後に積分器のリセット・スイッチを開く。この遅延および弁別子遅延は、遅延線の長さ未満であるべきであり、従って、パルスは、完全に積分される。パルスＯＫ弁別子出力が３００ナノ秒の遅延中に真にならない場合、積分器はリセットされ、システムは別のパルスを待つ。真になった場合、積分器は、それらがそれらのＡＤコンバータ１００５によってサンプリングされるまでリセットされない。
【００６０】
十分な積分時間の後で（これは、プリアンプからのパルスの形状に依存する）、積分器は、複数のＡＤコンバータ１００５によって同時にサンプリングされる。これは、１マイクロ秒の積分時間の場合の変換開始信号によってタイミング図に示される。その変換には、典型的には約０．５マイクロ秒掛かり、変換器が終えた場合に、それは変換終了（ＥＯＣ）信号を生成する。この信号は、論理に積分器をリセットさせ、読出カードは、別のパルスを処理する準備ができる。パルス検出とＥＯＣの間で掛かる時間は、この構成に対して約２マイクロ秒である。
【００６１】
ＡＤコンバータ１００５は、たとえば内蔵トラックを備えた１０ビットのユニットであることができ、アンプを保持できる。この構成は、複数のサンプルおよび保持回路、マルチプレクサ、および単一の更に高速なＡＤコンバータ１００５を必要とする、従来の構成よりも更にコンパクトで安価である。トラックと保持は、積分器がもっと早くリセットされることを可能にし（ＡＤコンバータ１００５開始の直後）、これは、第１パルスが依然としてデジタル化される間であっても、第２パルスを積分することを可能にすることによって、更に高いパルス処理速度を可能にできる。
【００６２】
読出カードのデジタル部１２０６は、読出カード制御器１５００と読出カードチャネル
１２０２ａ，１２０２ｂの２つのレベルの制御を備える。読出カード制御器１５００と各読出カードチャネル１２０２ａ，１２０２ｂの両方は、個々の状態と構成を有する。すべての読出カードチャネル１２０２ａ，１２０２ｂは、読出カード制御器１５００からの或る計時制御と動作モード制御を除き独立してプログラム可能である。読出カード制御器１５００、読出カードチャネル１２０２ａ，１２０２ｂのデジタル部１２０６、およびアナログ部１２０４からのパルスが有効になる方法が、これから更に記述される。
【００６３】
図１５は、読出カード制御器１５００の模式概観図である。フロントエンドモジュール／デジタル信号処理機からのコマンド・パケットはすべて、コマンド・プリプロセッサ１５０２を通じてフィルタリングされる。コマンド・プリプロセッサは、コマンドＦＩＦＯ（１０２４語ｘ２０ビット）にパケットを書込む前に、パケットのハードウェアＩＤアドレスのチェックを行なう。このプリプロセッサは、他の読出カードのためのコマンドを除去し、従って、フロントエンドモジュール／デジタル信号処理機は、すべての読出カードのコマンドＦＩＦＯをオーバーフローさせることなく多量のデータをブロードキャストできる。コマンド・インターラプタは、コマンドＦＩＦＯからの情報を解析し、ローカルのハードウェアＩＤに対するハードウェアＩＤを再確認する。読出カードのローカルの３２ビットのハードウェアＩＤは、６４ビットの通し番号から生成される。読出カード制御器１５００は、コマンド・パケットをパリティとフォーマットのチェックを行なう。チェック処理中に、すべてのコマンドは、一時的なコマンド（ＣＭＤＴＭＰ）ＦＩＦＯ／ＲＡＭに配置される。コマンド・プロトコルの如何なる違反もホストにエラー・メッセージを生成し、コマンド・パケットは実行されない。読出カード制御器１５００は、コマンドを実行できるか、または、読出カードチャネル１２０２ａ，１２０２ｂに情報を送信できる（２０ビットのＤＩＯバスを介して）。読出カード制御器１５００は、読出カードコマンド・パケットに対する長さとコマンド文をチェックするだけである。同様に、読出カードチャネル１２０２ａ，１２０２ｂは、そのパケットに対する長さとコマンド文をチェックし、従って、読出カードチャネル１２０２ａ，１２０２ｂへの新しいコマンドは、読出カード制御器１５００に修正を要求しない。読出カードチャネル１２０２ａ，１２０２ｂと制御器の両方は、コマンドが実行に成功した場合、ホストに肯定応答を送る。読出カード制御器１５００は、読出カードチャネル１２０２ａ，１２０２ｂへ送られたパケットを了解しない。コマンド・パケットの最大長さは、２５５語である。
【００６４】
この制御フィールドプログラマブルゲートアレイに関して、読出カード制御器１５００によって使用されるすべてのパラメータは、構成ＲＡＭとシャドー・レジスタに記憶される。ローカル動作は、シャドー・レジスタを使用する。構成ＲＡＭにおけるパラメータの記憶は、効率的なデータの書込み確認を主とする。更に、周辺装置（高電圧カード、ｐｒｅａｍｐ１カード、ｐｒｅａｍｐ２カード）からのすべての応答は、構成ＲＡＭに記憶される。読出カード制御器１５００は、すべての周辺装置からデータを同時に受信できる。しかしながら、読出カード制御器１５００は、周辺装置にコマンドを１つずつだけ送ることができる。周辺装置の点では、読出カード制御器１５００は、受動装置であり、それは情報を単に送受信する。
【００６５】
読出カードチャネル１２０２ａ，１２０２ｂからのすべての情報は、チャネル・データＦＩＦＯに書込まれる。このデータは、２つの方法でポスト処理できる。第１に、ローカルのハードウェアＩＤは、コマンド応答に加えられることができる。第２に、ＡＤコンバータ情報は、位置情報を演算するために使用される。読出カード制御器１５００は、検出器１１０５における事象の位置を判断するために２つの独立した演算エンジンを有する。これらのエンジンは、並列動作し、位置に対する効率的な演算時間を減少させる。具体的には、エンジンは、演算を完了させるのに２１クロック周期掛かるが、読出カードチャネル１２０２ａ，１２０２ｂからのデータは、１２サイクル未満でロードできる。複数のエンジンが実行する間、データ転送時間は、演算処理におけるボトルネックになる。すべて
のポスト処理読出カード情報は、最終読出に対してＦＩＦＯに配置される。最終出力フォーマッタは、読出カード制御器１５００からコマンド応答を生成し、処理されたチャネル情報を出力し、デジタル信号処理機によって使用されるパリティ情報を生成する。
【００６６】
最後に、読出カード制御器１５００は、チャネルが何をしているかを判断する読出カードチャネル１２０２ａ，１２０２ｂに或る制御信号を与える。ＤＯ＿ＡＣＱ信号は、読出カードチャネル１２０２ａ，１２０２ｂがデータを取得できる期間を示す。これらの期間は、１０ＭＨｚのクロック（ＴＣＬＫ）で増分される時間カウンタ（３２ビット）に基づく。下側時間拒否と上側時間拒否パラメータ（３２ビット）は、チャネルがいつデータを取得できるかを判断する。別のパラメータは、各読出カードチャネル１２０２ａ，１２０２ｂへのイネーブルを規定するチューブ・マスクである。読出カードチャネル１２０２ａ，１２０２ｂに対する他の制御は、読出カード制御器１５００から独立する。
【００６７】
図１６は、読出カードチャネル１２０２ａ，１２０２ｂのデジタル構造１６００を模式的に示す。読出カードチャネル１２０２ａ，１２０２ｂは、コマンドがその一時コマンドＦＩＦＯに書込まれる前に、コマンドのチャネル・アドレスをチェックし、有効にする。コマンドの長さが正しい場合、そのコマンドは、良いものとしてマークを付けられ、また、コマンドは、復号化され、実行される。肯定応答（失敗または成功）は、ホストに送り返される。読出カード制御器１５００のように、構成データは、シャドー・レジスタと構成ＲＡＭに書込まれる。パルス事象をエミュレートするための偽データが、構成ＲＡＭに記憶される。
【００６８】
Ａ／Ｄ変換処理は、チューブ（Ａ，Ｂ）の各端に対する１０ビットの結果と合計を生成する。各チャネルで使用されるＡＤコンバータ１００５は、パイプライン化されており、従って、データ取得は、パルス検出後の７つのＡＤコンバータクロック周期である。能動パルス検出は、ＩＮＩＴ＿ＤＩＳＣ＿ＰＯＳ信号の立上りで開始する。この時点で、チャネルは、２個のカウンタを開始させ、タイムスタンプをラッチする。１つのカウンタは、ＡＤコンバータクロック速度のサンプル基準であり、他のカウンタは、固定された４０ＭＨｚのパルス基準である。或る取得パラメータは、サンプル基準カウンタに基づく。一方、他のパラメータは、パルス基準カウンタに基づく。ＡＤコンバータ１００５のパイプライン化のために、サンプル基準は、０〜ＦＦＦの代わりにＦＦＡ〜ＦＦ９に及んでいる。各読出カードチャネル１２０２ａ，１２０２ｂでは、時間カウンタ（３２ビット）は、１０ＭＨｚのクロック（ＴＣＬＫ）で増分される。読出カードチャネル１２０２ａ，１２０２ｂにおける様々な時間カウンタは、ＴＳＹＮＣの立上りで同期される。
【００６９】
パルス確認中に、取得処理は、非標準のＡＤコンバータ ＦＩＦＯ構造に情報を書込む。このＡＤコンバータ ＦＩＦＯは、パルスが有効でない場合に書込まれたデータを廃棄できるので、非標準である。一旦パルスが有効になれば、ＡＤコンバータ ＦＩＦＯからのタイムスタンプとデータは、出力ＦＩＦＯに、そして次に、出力キャッシュに移動される。すべてのデータ応答は、ユーザ定義可能な３２ビットの位置インデックス（ポジション・スタンプ）を必要とする。従って、位置インデックスは、読出カードチャネル１２０２ａ，１２０２ｂがデータを取得する前に定義されなければならない。コマンド応答は、読出カード制御器１５００内のハードウェアＩＤを使用する（ポスト処理が読出カードハードウェアＩＤを加える）。チャネルにおけるキャッシュは、読出カード制御器１５００による高速データ・アクセス、および生成情報に対する大きなデータ記憶領域を可能にする。
【００７０】
チャネルは、入力信号が有効であるか否かを判断するための様々なパラメータを有する。読出カードチャネル１２０２ａ，１２０２ｂは、本発明の実施形態によれば、有効パルス判断をするために３つの信号と３つの値を使用する：
・ＩＮＩＴ＿ＤＩＳＣ＿ＰＯＳ：初期弁別子が正。この信号は、良いパルス・シーケンスを開始させる。
【００７１】
・ＭＩＮ＿ＤＩＳＣ＿ＰＯＳ：最小弁別子が正。この信号は、ＩＮＩＴ＿ＤＩＳＣ＿ＰＯＳ信号が有効であったことを示す。
・ＩＮＩＴ＿ＤＩＳＣ＿ＮＥＧ：初期弁別子が負。この信号は、初期弁別子パルスがアナログ閾値未満に低下したことを示す。恐らくは、そのチャネルは、偽のトリガを得た。
【００７２】
・ＡＤＣ＿Ａ：ＳＵＭのＡ部分に対するＡＤコンバータ出力。
・ＡＤＣ＿Ｂ：ＳＵＭのＢ部分に対するＡＤコンバータ出力。
・ＡＤＣ＿Ｓ：ＡとＢの積分ＳＵＭに対するＡＤコンバータ出力。
【００７３】
次のものは、パルスが有効であるか否かを判断する際になされた判断を概略する（それぞれ拒否と有効なパルス取得の計時詳細を示す図１７と図１８のタイミング図）：
・有効なパルス時間窓：有効なパルス時間窓は、時間拒否が低と、時間拒否が高とによって定義される。時間拒否が低に先立ち、時間拒否が高の後に生じるすべてのパルスは無効であり、拒否されるものと考えられる。図９におけるパルス＃１と＃５は、時間拒否のために無視される。
【００７４】
・負のパルス拒否：イネーブルにされた場合に、ＩＮＩＴ＿ＤＩＳＣ＿ＮＥＧ信号は、潜在的に有効なパルスを拒否する。負の信号の立上りは、有効なパルスシーケンスを終了させ、信号の立下りの後の或る期間（負の初期弁別子タイムアウト）から将来の有効なパルスの検出を防止する。図９では、パルス＃３と＃４は、負のパルス・タイムアウト特徴のために拒否される。第２パラメータ（拒否禁止時間）は、初期弁別子の後でパルス拒否を可能にする時間の長さを判断する。この後では、パルスは、拒否できない。
【００７５】
・最小弁別子チェック・ポイント：最小弁別子（ＭＩＮ＿ＤＩＳＣ＿ＰＯＳ）信号は、図１０に示すような最小弁別子チェック・ポイントの前に生じなければならない。さもなければ、パルスは、最小弁別子チェック・ポイントに拒否される。最小弁別子（ＭＩＮ＿ＤＩＳＣ＿ＰＯＳ）信号は、図１０に示すような最小弁別子チェック・ポイントの前に生じなければならない。さもなければ、パルスは拒否される。
【００７６】
或るチェック・ポイント判断は、ＩＮＩＴ＿ＤＩＳＣ＿ＰＯＳ（立上り）が４０ＭＨｚのクロックに対していつ生じたかに基づく。チャネルに対する他の計時パラメータは、サンプリング時間（サンプル１，２，３，４）と積分器リセット時間（ＩＮＴ＿ＲＳＴ）のようなＡＤコンバータ計時にリンクされたパルス基準タイマに基づく。ここでは、計時制約の定義上、幾つかの制限がある：
・Ｓａｍｐｌｅ１時間＜Ｓａｍｐｌｅ２時間＜Ｓａｍｐｌｅ３時間＜Ｓａｍｐｌｅ４時間。
【００７７】
・「最小弁別子チェック・ポイント」は「良いパルス・チェック・ポイント」に先立って生じなければならない。
データ及び計時と制御信号は、上述したように、低電圧差分信号リンク（ＬＶＤＳリンク。ＬＶＤＳ：Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ
）を介して、検出電子機器の様々なサブセクションに送信される。データは、データリンクを介して、送信され、ここで、データワードが連続化され、高速（２４０ＭＨｚ超）低電圧差分信号リンクを通じて送信され、非連続化される。計時と制御信号は、低電圧差分信号ドライバと受信器を使用して送信される。使用されるチップ・セットは、様々なソースから得ることができるが、一般に、好しくは、ナショナル・セミコンダクター社の高速シリアルリンク用の部品番号ＤＳ９０ＣＲ２１６，ＤＳ９０ＣＲ２１５、ならびに、計時
と制御信号用のＳＮ６５ＬＶＤＳ３２ＡＤとＳＮ６５ＬＶＤＳ３１ＮＳと等価であるかまたは更に良い。
【００７８】
高速送信データリンクの各々は、３つの低電圧差分信号対に連続化される２１個の信号からなる。データ・クロックからなる第４低電圧差分信号もまた、データリンクの一部として送られる。受信端では、３個の低電圧差分信号データ信号が非連続化され、データ・クロックを使用して、元の２１個のデータリンク信号に回復される。図１９は、送信１９００のこの特定の方式を示す。矢印の方向を反転させることによって、および、連続化器を非連続化器に置換することによって、受信側の等価図が容易に得られる。
【００７９】
高速データリンクは、読出カード、フロントエンドモジュール、およびデジタル信号処理機基板の間でデータを送信するポイント間リンクである。次の信号は、高速データリンクに対して定義される（注：ＤＶは、アクティブが低である）：
・ＣＬＫ（クロック）：この信号は、２１データ・ビットを連続化器にクロックさせるために使用される。
【００８０】
・Ｄ０−Ｄ１５：データワード。
・ＥＰＢ（偶数パリティ・ビット）：すべてのリンクが、偶数パリティを使用する（Ｄ２０は、パリティ・チェックに対して考慮されない）。
【００８１】
・ＦＷ（第１語）：データワードがデータまたはコマンドのシーケンスの第１語であることを示す。
・ＬＷ（最終語）は、データワードがデータまたはコマンドのシーケンスの最終語であることを示す。
【００８２】
・ＤＶ（データ有効・アクティブ低）：アサートされた場合に（アクティブ低！）データワードが有効であることを示す。
・ＣＭＤ（コマンド）：アサートされた場合にデータワードがコマンドであることを示し、アサートされない場合にはデータワードがデータであることを示す（注：当業者には容易に理解されるように、データはリトル・エンディアンのフォーマットで送られる）。
【００８３】
セットアップと時間保持は、ナショナル・セミコンダクター社のチップ・セットと互換性があるべきである。実際には、これは、ＤＶがアサートされる場合には常に（既に注記したように、アクティブ低）、ナショナル・セミコンダクター社のチップを駆動するクロック立上りでデータのクロック・インとアウトすることによって容易に実施できる。図２０は、典型的なインタフェースを模式的に示し、従って、データリンクは、第１語失敗モードで動作する２個のＦＩＦＯ間の直接通信を可能にする。送信ＦＩＦＯのＯＲピンは、クロック信号の立上り後の数ナノ秒で低になる。その後、この信号と利用可能なデータは、次の立上りでＣＲ２１５にラッチされる。受信端上で、Ｄ２０が低になる場合には常に、そのデータは、回復されたクロック信号（ＲＸＣＬＫ）のクロック立上りで第２ＦＩＦＯにラッチされる。
【００８４】
ＦＩＦＯからＦＩＦＯへのデータ・フローは、低電圧差分信号高速リンクを介してのものである。制御信号は、読出カード基板上のタイムスタンプから使用される計時クロック（１０ＭＨｚ）、リセット信号（アクティブ低）、タイムスタンプ・カウンタをリセットする同期パルス、および送信イネーブル（アクティブ低）である。次のものは、図２１に模式的に示された計時と制御信号に対する信号定義である：
ＲＳＴ＊（リセット）：フロントエンドモジュールと読出カード基板を既知の状態に設定するが、その構成要素の本構成は、リセットされることがある。リセット・パルスは、少なくとも２５．６ｕｓｅｃの長さが必要とされる。その信号は、アクティブ低である。
【００８５】
ＴＣＬＫ（計時クロック）：それは、グローバルな１０ＭＨｚの計時クロックである。立上りの各々は、タイムスタンプ・カウンタを１だけ増分する。
ＴＳＹＮＣ（計時クロック同期）：タイムスタンプ・カウンタは、この信号の立上りで０にリセットされる。公称で、このパルスは、１６．７ミリ秒毎に見られる（６０Ｈｚ）。
【００８６】
ＴＸＥＮ＊（送信イネーブル）：データ送信をイネーブルにする。この信号は、アクティブ低である。この信号は、更に高いレベルの構成要素がその情報を扱うことができない場合に、更に低いレベルの構成要素がデータを送信するのを防止する。
【００８７】
図示のように、読出カード基板上に３つのＲＪ−４５通信リンクがあり、これらは、データ・イン、データ・アウト、ならびに計時と制御インである。３つのリンクはすべて、特定の実施形態によれば、８個の接触シールドＲＪ−４５ジャックを使用する。通信リンクに加えて、３つのＲＪ−１１リンクがあり、２つはプリアンプ基板へ、そして、１つは高電圧基板へのものである。ＲＪ−４５ジャックは、当業者には容易に理解されるように、好しくは、Ｃａｔ５ｅに互換性がある。図示の構成では、データ通信リンクに対するピン・アウトは、１＝Ｄ０−、２＝Ｄ０＋、３＝Ｄ１−、６＝Ｄ１＋、４＝Ｄ２−、５＝Ｄ２＋、７＝ＣＬＫ−、８＝ＣＬＫ＋である。計時と制御リンクに対するピン・アウトは、１＝１０ＭＨｚ＋、２＝１０ＭＨｚ−、３＝ＴＳＹＮＣ＋、４＝ＲＥＳＥＴ＋、５＝ＲＥＳＥＴ−、６＝ＴＳＹＮＣ−である（ピン７と８は不確定であるが、既知の状態にされるべきである（たとえば７を接地へ、８をＶｃｃへ））。特にこの実施形態については、プリアンプ・リンクに対するピン・アウトは、１＝試験パルス・トリガ、２＝Ｉ２Ｃクロック、３＝Ｉ２Ｃデータ、４＝スペアである。高電圧基板リンクに対するピン・アウトは、この実施形態によれば、再び、１＝リセット、２＝Ｉ２Ｃクロック、３＝Ｉ２Ｃデータ、４＝スペアである。
【００８８】
読出カード通信に関して、一実施形態によれば、すべてのコマンドは、ブロードキャスト・モードで発行され、約１Ｋの量のコマンド語は、入力コマンドＦＩＦＯがオーバーフローする前に、特定の読出カードによって受信できる。本システムにおける各２０ビット語に対する一般的なフォーマットが表１に示される。
【００８９】
【表１】
【００９０】
すべての語は、パケットの一部として送られる。このシステムでのパケットはすべて、
第１と最終語インジケータを使用することによって変数長を定義する。各パケットは、開始と停止インジケータを有するか、または、パケットは処理されない。コマンド・ビットは、アップロード（デジタル信号処理機へ）とダウンロード（読出カードへ）で異なって使用される。ダウンロード・パケットでは、第１語だけがコマンドとして示す。コマンド・パケットにおけるすべての他の語は、データとしてマークを付けられる。アップロード・パケットでは、検出器からの測定値がデータとして示す。コマンドに対するすべての他の応答は、それらと通常のデータから区別するためにコマンドとしてマークを付けられる。更に、偶数パリティ・ビット・インジケータがある。残りの１６ビットは、データまたはコマンドに使用される。すべての構造は、リトル・エンディアンのフォーマットで送られる。つまり、ＬＳＷが最初に送られる。本システムに対するコマンド・セットは、表２に定義される。
【００９１】
【表２】
【００９２】
【００９３】
コマンド語の一部は、読出カード構造をプログラムするためのアドレス定義であることができる。他の構成要素の種類（フロントエンドモジュール、デジタル信号処理機）は、アドレス仕様を無視する。アップロード構成要素の定義は、特定の構成要素の種類に対して同一のアドレス・ビットを使用できる。表２では、アドレスはＸＸで示され、構成要素の種類の定義は、ＺＺで示される。
【００９４】
表３は、読出カードの特定の要素にアクセスし、構成要素の種類ＺＺを定義するためのＸＸの値を指定する。ＷＲＩＴＥ構成コマンドについては、４ビットの変数Ｙは、ローカルとグローバルの制約で構成サブ定義を可能とするように定義される。ＷＲＩＴＥ＿ＣＮＦＧコマンド用のＹ定義上の制約は、表３に定義される。構成情報のこの区分は、構成要素における解析とコマンド・エラー論理を最小限にし、構成要素の更に汎用で、更に包括的なプログラミングを可能にするようになされた。
【００９５】
【表３】
【００９６】
【００９７】
プログラミング処理を開始するために、本システムは、まず初期化される。初期化手順は、実施形態によれば、次の必要条件とオプションのステップを含む：
１． デジタル信号処理機は、ＤＩＳＣＯＶＥＲコマンドを発行する。このコマンドは、デジタル信号処理機に本システムでの構成要素を知らしめる（必要条件）。
【００９８】
２． デジタル信号処理機は、すべての読出カード基板に構成情報をダウンロードする。読出カードは、すべての構成情報が書込まれた場合に限り構成される（必要条件）。
３． 適切なダウンロードを確実にするために各構成要素の構成を読込む（オプション）。
【００９９】
４． 各構成要素の状態を読込む（オプション）。
５． 周辺装置（高電圧モジュール、ｐｒｅａｍｐ１とｐｒｅａｍｐ２基番）に情報を書込む（オプション）。
【０１００】
６． 周辺装置の状態をチェックする（オプション）。
７． データ取得を開始するためにＳＴＡＲＴコマンドを発行する。ステップ２が読出カードチャネル１２０２ａ，１２０２ｂに対して行われなければ、取得処理は読出カードで止められる。ＥＲＲＯＲ応答は、構成されていない各イネーブル・チャネルによってデジタル信号処理機に送られる。
【０１０１】
次の段落は、本発明の実施形態に係る、典型的なコマンド・セットについて記述する。なお、或るコマンドは、この実施形態によれば、ＨＩＤ（ハードウェアＩＤ）なしで送られる。或る単一語のグローバル・コマンドもまた、ハードウェアＩＤを必要としない。
【０１０２】
［ＡＣＫＮＯＷＬＥＤＧＥ＜ハードウェアＩＤ＞］
アップロード（デジタル信号処理機へ）：コマンドが読出カードまたは読出カードチャネル１２０２ａ，１２０２ｂによって受信され、実行に成功したという本システムへの応答コマンド。ＥＲＲＯＲコマンドは、エラーが発生し、コマンドが処理されない場合に生成される。
【０１０３】
【表４】
【０１０４】
［ＥＲＲＯＲ＜ハードウェアＩＤ＞］
アップロード（デジタル信号処理機へ）：エラーが発生し、コマンドが処理されないという本システムへの応答コマンド。本システムは、読出カードまたは読出カードチャネル１２０２ａ，１２０２ｂの状態レジスタにおけるエラーをクリアするのを担う。ＡＣＫＮＯＷＬＥＤＧＥコマンドは、コマンド実行の成功の際に送られる。
【０１０５】
【表５】
【０１０６】
［ＤＩＳＣＯＶＥＲ］
この一般的なコマンドは、本システムの初期化処理を開始させる。特に、すべての読出カードに対して、本システムは、それらのハードウェアＩＤで応答する。そのコマンドは、下記のようなものである。
【０１０７】
【表６】
【０１０８】
読出カードに対する特定の応答は、下記のようなものである。
【０１０９】
【表７】
【０１１０】
［ＨＶ ＵＰＬＯＡＤ］
高電圧カードは、一実施形態によれば、ＲＳ２３２（９６００ボー）インタフェースを使用して情報を本システムにアップロードする。各バイトは、個々に送られることができる。
【０１１１】
【表８】
【０１１２】
［ＨＶ ＤＯＷＮＬＯＡＤ］
最大１２８バイトのＲＳ２３２（９６００ボー）インタフェースを使用して高電圧基板にコマンドとデータを送る。
【０１１３】
【表９】
【０１１４】
［ＲＥＡＤ＿ＳＴＡＴＵＳ＜ハードウェアＩＤ＞］
構成要素は、その状態を本システムにアップロードする。このコマンドを受信した後で、構成要素中の或るフラグがクリアされる（＊）。各構成要素の状態は異なる。グローバル・フォーマットで使用される場合には、ハードウェアＩＤは必要ではないが、コマンド語の停止ビットが設定されなければならない。
【０１１５】
【表１０】
【０１１６】
［読出カード状態］
【０１１７】
【表１１】
【０１１８】
【０１１９】
【０１２０】
［読出カードチャネル状態］
【０１２１】
【表１２】
【０１２２】
［ＲＥＡＤ＿ＴＥＭＰＥＲＡＴＵＲＥＳ＜ハードウェアＩＤ＞］
読出カード基板は、その温度と２個のプリアンプ基板（ＡとＢ端）の温度を本システムにアップロードする。
【０１２３】
【表１３】
【０１２４】
その応答は、下記のようなものである。
【０１２５】
【表１４】
【０１２６】
温度値は、その出力を０．２５℃で乗じることによって決定される。
［ＲＥＡＤ＿ＶＥＲＳＩＯＮ＜アドレス＞］
構成要素は、そのバージョンを本システムにアップロードする。グローバル・フォーマットで使用される場合には、ハードウェアＩＤは必要ではないが、最初のコマンド語の停止ビットが設定されなければならない。
【０１２７】
【表１５】
【０１２８】
殆どの構成要素については、応答は、基板とファームウェア情報を含む。
【０１２９】
【表１６】
【０１３０】
しかしながら、制御器読出カードバージョン情報が基板情報を含むので、読出カードチャネル１２０２ａ，１２０２ｂは、ファームウェア仕様を必要とするだけである。読出カードチャネル応答は、次のようなものである。
【０１３１】
【表１７】
【０１３２】
［ＲＥＳＥＴ］
ＲＥＳＥＴコマンドは、すべての構成要素をそれらのデフォルト状態（パワー上昇）に戻す。具体的には、すべての制御フィールドプログラマブルゲートアレイは、それらのＰＲＯＭ情報を再びロードする。
【０１３３】
【表１８】
【０１３４】
［ＳＴＡＲＴ］
すべての適切なプロトコルが充足されたと想定してデータの取得を開始する。適切に構成されていない構成要素には、ＥＲＲＯＲコマンドで応答する。ＳＴＡＲＴは、エラーを発生させずに複数回送られることができる。更に、ＳＴＡＲＴコマンドは、ＴＳＹＮＣ選択ビットが読出カード制御器１５００に設定される場合に、ＴＳＹＮＣを生成する。
【０１３５】
【表１９】
【０１３６】
［停止］
データの取得を止める。
【０１３７】
【表２０】
【０１３８】
［ＲＥＡＤ＿ＣＮＦＧ］
構成要素は、その構成を本システムにアップロードする。各構成要素に対する応答は異
なる。本システムにおけるデータワードに対する十分な定義は、ＷＲＩＴＥ＿ＣＮＦＧコマンドに定義される。構成情報は返されて、Ｙ＝０から始まり、Ｙ＝１５−で終わる。異なるサブ構成は、単一シーケンスに共にスタックされる。グローバル・フォーマットで使用される場合には、ハードウェアＩＤは必要ではないが、コマンド語の停止ビットは設定されなければならない。
【０１３９】
【表２１】
【０１４０】
構成要素に書込まれる情報と、構成要素から返される情報との間の唯一の差は、ＣＯＭＭＡＮＤビットが、それを取得データから区別するために、返された情報で送られることである。たとえば読出カード構成ＲＥＡＤからの応答は、次のようなものである。
【０１４１】
【表２２】
【０１４２】
［ＷＲＩＴＥ＿ＣＮＦＧ］
構成要素の構成をダウンロードする。構成要素の構成はそれぞれ異なる。Ｙの定義は、情報量とその情報がどのくらいグローバルに一般的かに基づく。一般の規定では、構成０〜７は、特定の構成要素に特有である。一方、構成Ｆ〜８は、グローバルに定義可能である。一般的なコマンドは、下記のようなものである。
【０１４３】
【表２３】
【０１４４】
このコマンドは、取得中に発行できないか、または、エラーが生成される。一旦取得が開始すれば、読出カードの構成は、変更できない。読出カード構成バッチ（Ｙ＝０）は、１つのコマンドでＹ＝８、Ｙ＝１４、およびＹ＝１５の構成情報を書込む。各種類のデータを、つまり、Ｙ＝８データ、Ｙ＝１４データ、Ｙ＝１５データの順に連鎖させる。
【０１４５】
［読出カード演算パラメータ（Ｙ＝８）］
これらのパラメータは、ＡとＢ入力に基づきパルスの位置の演算するために使用される変数を定義する。範囲値は、固定小数点１２ビット値であり、オフセットは、固定小数点１２ビット値である。これらのパラメータは、以下のように読出カード制御器１５００における位置を演算するために使用される。オフセットは、偽のトリガ・モードで多くの読取結果の平均を取り、次に、その数値に６４を乗じることによって決定され、最終値を整数として割当ている。従って、ＬＳＢは、＝１／６４のカウントである。範囲は、２０４８が１．０として定義され、従って、範囲＝１／２０４８のＬＳＢをなすことを注記することによって決定される。あるいは、範囲に０．０００５の分解能を提供する。
【０１４６】
【表２４】
【０１４７】
【０１４８】
【０１４９】
操作パラメータ（Ｙ＝１４）
【０１５０】
【表２５】
【０１５１】
【０１５２】
モード・パラメータ（Ｙ＝１５）
【０１５３】
【表２６】
【０１５４】
【０１５５】
読出カードチャネル構成（ＷＲＩＴＥ）Ｙ＝０は、Ｙ＝１、Ｙ＝８の順に連鎖させたすべてのチャネル情報を送る。
［固有の情報（Ｙ＝１）］
読出カードチャネル１２０２ａ，１２０２ｂの構成Ｙ＝１情報は、限定された定義によるものである。位置インデックスは、各チャネルに対して固有でなければならず、各チャネルに対するアナログ情報は、典型的には、様々な検出器とプリアンプに対して異なる。これらのパラメータは、チャネルがデータを取得する前に構成されなければならない。ｖ変数は、電圧と抵抗の電位差計値を表わす。ｐ変数は、固定位置値を表わす。ｘ変数は、パリティを意味するか、または、条件に依存しない。
【０１５６】
【表２７】
【０１５７】
【０１５８】
チャネルのアナログ部１２０４に対するデフォルト値が下に定義され、従って、チャネルのアナログ部１２０４は、一次に機能するべきである。
【０１５９】
【表２８】
【０１６０】
［判断パラメータ（Ｙ＝８）］
読出カードチャネル１２０２ａ，１２０２ｂ用の判断パラメータは、本システムに亘って包括的且つ一般的であるべきである。これらのパラメータの変化は、様々な検出器の種類または様々な読出カードアナログ電子機器においてのみ生じる。ｓ変数は、ＡＤコンバータサンプリング・レートに基づく。ｐ変数は、４０ＭＨｚ（２５ナノ秒周期）の読出カ
ード基板クロック基づく。ｘ変数は、パリティを意味するか、または、条件に依存しない。
【０１６１】
【表２９】
【０１６２】
【０１６３】
デフォルト・パラメータ値は、次のようなものである。
【０１６４】
【表３０】
【０１６５】
［ＤＡＴＡ＿ＭＯＤＥＳ］
構成要素の構成をダウンロードする。構成要素の構成は、それぞれ異なる。Ｙの定義は、情報量とその情報がどのくらいグローバルに一般的かに基づく。一般の規定では、構成０〜７は、特定の構成要素に特有なものである。
【０１６６】
［事象モード］
すべてのサンプリング情報は、位置を演算するために使用される（ｃで示す）。
【０１６７】
【表３１】
【０１６８】
［詳細データ・モード］
詳細モードと名付けられたこのモードでは、チャネルは、情報を出力する前に、検出される入力信号を待つ。有効時間窓判断だけが、このモードで使用される。チャネル情報は、ｓａｍｐｌｅ４時間に達するまで出力される。詳細パケットの長さは、ハードウェア限定を有し、それらは、イネーブルになったチャネルの数、パルスがどのくらいの頻度で生じているか、サンプリング・レート、およびサンプリング時間に依存する。詳細データ・パケットの長さは、任意の内部データＦＩＦＯがオーバーフローする場合に変わることがある。
【０１６９】
【表３２】
【０１７０】
［生データ・モード］
生データ・モードとして示すこのモードでは、読出カードは、事象中に測定されたＡ／Ｄ変換値を出力する。
【０１７１】
【表３３】
【０１７２】
［拡張生データ・モード］
別のモード、拡張生データ・モードでは、読出カードは、事象中に測定されたＡ／Ｄ変換値を出力する。加えて、位置についての制御フィールドプログラマブルゲートアレイ演算が報告される。
【０１７３】
【表３４】
【０１７４】
［ＰＯＳＩＴＯＮ＿ＣＡＬＣＵＬＡＴＩＯＮ］
位置演算は、以下のように行なわれる。ＡとＢに対する生カウントが左に６つシフトされる。次に、ＡとＢのオフセットは、その結果から減じられる。次に、各々のオフセット訂正値は、ＡとＢの範囲で乗じられる。次に、（Ａ−Ｂ）／（Ａ＋Ｂ）＋１が演算され、ここでは、その区分は、少なくとも２８ビットの分解能を維持される。結果として生じる数は、０〜２の間にある。この数は、高分解能モードの場合に１２８を乗じられ、さもなければ６４を乗じられる。整数である際に統計的に正しいビンを生成するために、０．５に等しい適切な固定小数点がその数に加算される。次に、その数は、チューブの位置インデックスに加算される整数になり、これは、報告されるピクセルＩＤである。
【０１７５】
次の典型的なｘｍｌリストは、３２型の検出器に対する要求されたデフォルト構成ファイルを提供する。
【０１７６】
【表３５】
【０１７７】
【０１７８】
本発明がその好ましい特定の実施形態に関連して記述されるが、先の記述とそれに続く例が本発明の範囲を例示し、且つ、それを限定しないように意図されることが理解されるべきである。本発明の範囲内の他の態様、利点、および修正は、本発明が関連する当業者には明白であろう。
【技術分野】
【０００１】
本発明は、高速プリアンプ回路、ならびに関連する検出電子機器、および放射線検出システムに関する。
【背景技術】
【０００２】
広角チョッパ分光計（ＡＲＣＳ）は、破砕中性子源（ＳＮＳ）用に開発される中性子散乱機器である。広角チョッパ分光計は、サンプルでの高中性子束を提供し、大立体角検出器を提供する。
【０００３】
破砕中性子源での中性子は、破砕処理によって生成され、高エネルギ陽子が目標物に衝突して短期間に多くのエネルギで大きな中性子束を生成する。破砕中性子源機器は、中性子のエネルギを判断するために飛行時間（ＴＯＦ）測定を使用する。検出された中性子の飛行時間を判断するために、検出電子機器は、陽子が破砕目標物に当たる時間を示す計時マーカを必要とする。
【０００４】
広角チョッパ分光計は、２０ｍｅｖ〜２，０００ｍｅＶの入射エネルギ（Ｅｉ）を持った中性子を使用する、エネルギ（ ）中の適度な分解能と大きな運動量（Ｑ）伝達範囲を持ったフェルミ・チョッパ分光計である。広角チョッパ分光計は、材料における力学的処理の科学を前進させるために使用できる。それは、従来の高エネルギ・チョッパ分光計よりも良い効率で、数ｍｅＶ〜数百ｍｅＶのエネルギを有する材料と凝縮物質の励起を測定するように設計される。広角チョッパ分光計の用途は、（ｉ）相関電子を持った材料を含む材料の振動励起、ならびにそれらの状態図と状態方程式の関係に関する研究と、（ｉｉ）磁石、超伝導体、および金属絶縁体転移に近い材料におけるスピン相関に関する研究とを含むが、これらに限定されるものではない。
【０００５】
図１は、典型的な広角チョッパ分光計１００の模式図である。目標物（図示略）の陽子衝撃によって生成された中性子は、分離された周囲水モデレータ１０１によって緩和される。その後、中性子は、サンプル室１０６に収容されたサンプル１１０に入射ビームラインを通じて伝播する。入射ビームラインに沿って中核容器インサートがあり、それは、シャッタから周囲水モデレータ１０１および中性子ガイドの近くへの中性子光学機器の配置を可能にする。
【０００６】
広角チョッパ分光計１００のビームラインは、周囲水モデレータ１０１と、Ｔ０チョッパ１０２と、フェルミ・チョッパ１０３とを具備した中性子ガイド１０５を備える。Ｔ０チョッパ１０２は、陽子が目標物に当たる場合に中性子を遮蔽するために周囲水モデレータ１０１から約８．５ｍに配置される。フェルミ・チョッパ１０３は、６００Ｈｚまでの速度で動作し、それは、Ｅｉを規定する。検出器１１５は、サンプル１１０によって散乱された中性子を検出する。検出器１１５は、真空容器１２０内に配置されるように示される。
【０００７】
サンプル１１０とその向こうのすべてのものが二次分光計を構成する。中性子は、真空のサンプル室（容器）１２０内のサンプル１１０で散乱し、１０気圧（１．０ＭＰａ）の圧力でＨｅ３を充填された複数の線形位置感応検出器（ＬＰＳＤ）１１５に移動する。中性子飛行時間は、散乱中性子の最終エネルギ（Ｅｆ）を判断するために、これらの検出器によって測定される。
【０００８】
広角チョッパ分光計１００は、２０ｍｅＶ＜Ｅｉ＜２０００ｍｅＶの中性子で動作する
ように設計される。このエネルギ範囲の中性子を提供するように最適化された周囲水モデレータ１０１は、分離水モデレータである。その深さは、機器のエネルギ分解能に対して無視可能な貢献をする程度の狭い時間分布で殆どの束を提供するように最適化される。更に、この深さは、この周囲水モデレータの同一の面を見た場合の他の機器への性能劣化を最小限にする制約の下で最適化される。
【０００９】
検出器１１５に関して、広角チョッパ分光計１００は、線形位置感応検出器を利用するように設計される。広角チョッパ分光計１００上の検出器アレイは、それぞれ２５ｍｍ径の複数の線形位置感応検出器によって、約９００１．０ｍの長さを備えるように設計される。それぞれ線形位置感応検出器は、１０気圧（１．０ＭＰａ）の圧力でＨｅ３を充填される。検出器１１５の長さは、電子機器によって長さ約１５ｍｍのピクセルに分割され、合計約６０，０００個の個々の検出器要素に分割される。各ピクセルは、約０．５°の角度範囲を定める。各ピクセルは、１マイクロ秒の計時分解能を有するべきであり、７０，０００ｎ／ｓ未満では飽和すべきではない。飽和後、チューブは、１０マイクロ秒内の測定の準備ができる。検出器は、真空容器内の８個のモジュールにグループ化される。必要に応じて、それらは、操作とヒストグラム生成用のデータ取得ソフトウェアにデータを与える。
【００１０】
線形位置感応検出器１１５に関連した検出電子機器（図１では図示略）は、広角チョッパ分光計１００の重要な部分である。検出電子機器のフロントエンドには、プリアンプ回路類が備えられる。現在の最先端技術のプリアンプ設計は、大きなフィードバック抵抗器（典型的には、＞１ＭΩ）を有する第１オペアンプを利用し、それは、検出器によって検出される入力電荷を積分するように操作可能である。第１オペアンプは、ガウス式のパルス整形フィルタに接続（結合）される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第２００６／０７２８４８号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
広角チョッパ分光計１００は、図１に示すように検出器と、関連する電子機器とを真空容器内に配置することによって単純化できる。しかしながら、検出電子機器を真空内に配置することは、主として多量のワット損による従来のプリアンプ回路類と互換性を持たない。加えて、そのような環境に有用な他の搭載支援回路類（たとえば温度センサ）は、一般的には使用されない。更に、特に、広角チョッパ分光計１００のような用途に対して、１００ｋＨｚよりもずっと速く動作する高速電子機器は、改良された高電圧保護回路類および雑音除去と同様に、必要とされる。
【課題を解決するための手段】
【００１３】
本発明の一態様は、放射線検出器によって与えられる信号を処理するプリアンプ回路である。本発明の一態様によれば、プリアンプ回路は、検出器から電流信号を受信するトランスインピーダンス・アンプを備えることができる。トランスインピーダンス・アンプは、出力で増幅電圧信号を生成するように接続される。第２増幅ステージは、トランスインピーダンス・アンプの出力に接続された入力を具備できる。第２増幅ステージは、オペアンプを備えることができる。プリアンプ回路は、電圧オフセットまたは電流オフセットを補償するオフセット補償構造を有する。オペアンプの反転入力は、トランスインピーダンス・アンプの出力に接続される。オフセット補償構造は、第２オペアンプの非反転入力に接続される。オフセット補償構造は、分圧器を駆動する外部電圧源を備えることができる。分圧器の一端は、接地される。分圧器の中心タップは、第２オペアンプの非反転入力に
直接接続される。プリアンプ回路は更に、第２増幅ステージに接続された差動出力ステージを備えることができる。差動出力ステージは、増幅電圧信号を受信し、第１出力と第２出力を提供する。一実施形態では、検出器は、線形位置検出器を備える。
【００１４】
別の態様は、プリアンプ回路を備える検出電子機器である。プリアンプ回路は、検出器上の第１位置から電流信号を受信し、出力で第１電圧信号を生成するように接続された第１トランスインピーダンス・アンプを有する。更にプリアンプ回路は、検出器上の第２位置から電流信号を受信し、出力で第２電圧信号を生成するように接続された第２トランスインピーダンス・アンプを有する。第２増幅ステージは、第１トランスインピーダンス・アンプの出力と、第２トランスインピーダンス・アンプの出力とに接続された入力を具備できる。差動出力ステージは、第１増幅電圧信号と第２増幅電圧信号を与える。差動出力ステージは、第２増幅ステージに接続できる。差動出力ステージは、第１増幅電圧信号と第２増幅電圧信号を受信し、第１増幅電圧信号と第２増幅電圧信号の各々から一対の出力を提供する。読取回路類は、一対の出力の両方を受信するように接続された入力を有する。読取回路類は、一対の出力の各々を処理する処理構造を有する。処理構造は、結果として生じる単一のタイムスタンプがなされたデジタル出力を提供する。
【００１５】
処理構造は、一対の出力を、単一の出力（ＡとＢ）に変換する差動アンプのシリアル接続と；単一の出力を合計出力に合計する合計ステージと；集積回路類と；Ａ／Ｄ変換器とを備えることができる。合計ステージは、単一の出力の信号レベルの平衡を保つ、プログラム可能なゲイン平衡回路類を備えることができる。検出電子機器は更に、合計ステージと集積回路類とにそれぞれ接続された弁別子回路類を備えることができる。弁別子回路類は、合計出力を受信する信号検出チャネルと、合計出力の負（反転）を受信する雑音検出チャネルとを有する。信号検出チャネル上の論理「１」の検出は、集積回路類の計時を開始させる。信号検出チャネルと雑音検出チャネルはそれぞれ、比較器を備えることができる。
【００１６】
本発明は、放射線検出器、プリアンプを含む検出電子機器、および関連する放射線検出システムによって与えられる信号を処理するプリアンプ回路に向けられている。本発明の一態様では、プリアンプ回路は、低電流を出力する線形位置検出器のような検出器から電流信号を受信し、その出力で電圧信号を生成するように接続されたトランスインピーダンス・アンプを備える。第２増幅ステージは、電圧信号を増幅するトランスインピーダンス・アンプの出力に接続された入力を有する。有意には、従来の最先端技術のプリアンプ回路類とは異なり、第１ステージのトランスインピーダンス・アンプは、検出された電荷を積分しない。第２増幅ステージは、パルス整形を提供しない。
【００１７】
第２増幅ステージは、主として第２オペアンプを備える。好ましくは、第２オペアンプの反転入力には、電圧オフセットまたは電流オフセットを補償するオフセット補償構造が接続される。たとえば電圧または電流のオフセット補償構造は、一端が接地された分圧器を駆動する外部電圧源を備えることができる。分圧器の中心タップは、第２オペアンプの非反転入力に直接接続される。補償回路類は更に、プログラム可能なＤＡコンバータ（デジタルアナログ変換器）を備えることができ、それはオフセットの動的補償を可能にする。そのような回路は、周囲温度が大きく変化する用途において、特に有用であろう。
【００１８】
一または複数の追加のステージが、第２プリアンプ・ステージに続くことができる。一実施形態では、第３すなわち最終の差動出力ステージは、ツイストペア線上の増幅信号を駆動する。ツイストペア線上の信号は、良い共通モードの雑音除去を提供するものとして知られている。
【００１９】
一実施形態では、検出器は、線形位置ガス検出器である。放射線は、中性子を含む。本
発明に係る検出電子機器を備えた複数の検出器は、広角チョッパ分光計システムに一体化される。しかしながら、当業者には容易に明白であるように、本発明は、ピコアンペアまたはフェムトアンペア範囲の電流のような小さな電荷または小さな電流を出力するか、あるいは低インピーダンスの電圧源である任意の検出器システムに、容易に適合できる。従って、主として広角チョッパ分光計システムに関して記述されたが、本発明は、他の放射線検出システムを支援でき、中性子に関する以外に放射線に対して利用できる。たとえば本発明は、シンチレータに基づく用途での光電管と、共に使用されるように修正できる。シンチレータの修正によって、Ｘ線のように異なる種類の放射線を検出できる。
【００２０】
好ましい実施形態では、検出器は、図１に示すような広角チョッパ分光計１００容器内の真空に設置される。これは、典型的には０気圧〜１気圧の間の多サイクルの圧力差に耐えなければならない薄いアルミニウム製の窓の必要性を排除し、それはさもなければ、真空室に記憶された凄まじい機械的エネルギのために、問題を引き起こす場合がある。検出器および窓の取付部からの容器の構造上の一体性の分離は、検出器が角度的に略連続することがあることも意味する。これは、単結晶分光法における一番の問題である。
【００２１】
本発明ならびにその特徴と利点についての更に十分な理解は、添付図面と共に次の詳細な記述の閲覧の際に得られるであろう。
【図面の簡単な説明】
【００２２】
【図１】広角チョッパ分光計の模式図（検出器は真空容器内に示され、その構成は、望ましいが従来の構成ではない）。
【図２】本発明の実施形態に係る、プリアンプ回路類の模式図。
【図２Ａ】本発明の実施形態に係る、プリアンプ回路類の模式図。
【図２Ｂ】本発明の実施形態に係る、プリアンプ回路類の模式図。
【図２Ｃ】本発明の実施形態に係る、プリアンプ回路類の模式図。
【図３】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ａ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ｂ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ｃ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ｄ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図３Ｅ】本発明の実施形態に係る、支援回路類を伴った８個パックのプリアンプの実施形態の模式図。
【図４】本発明の実施形態に係る、関連する通信リンクを概観する検出電子機器の模式概観図。
【図５】本発明の実施形態に係る、フロントエンド回路のブロック図であり、それは、プリアンプ回路類から受信した差動信号を単一端の電圧信号に変換する差動アンプを利用する。
【図６】本発明の実施形態に係る、フロントエンド電子機器の模式図であり、それは、プリアンプから受信した差動信号を単一端の電圧信号に変換する。
【図７】本発明の実施形態に係る、ゲイン平衡／加算回路の模式図。
【図８】本発明の実施形態に係る、差動弁別子ステージの模式図。
【図９】本発明の実施形態に係る、積分回路の模式図であり、異なるチャネルＡとＢ用の別個の同一積分ステージがある。
【図１０】本発明の実施形態に係る、アナログデジタル変換ステージの模式図。
【図１１】本発明の実施形態に係る、データ取得システムのレイアウトのブロック図であり、この図は、ブロックのうちの１つとしての検出電子機器の配置を示す。
【図１２】本発明の実施形態に係る、読出カードについての高レベルの模式図。
【図１３】本発明の実施形態に係る、読出カード（ＲＯＣ）のアナログ部のうちの１つのチャネルのブロック図。
【図１４】本発明の実施形態に従って行なわれる信号処理タスクの実行に対応するタイミング図。
【図１５】本発明の実施形態に係る、読出カード制御器の模式概観図。
【図１６】本発明の実施形態に係る、読出カードチャネルのデジタル構造についての模式図。
【図１７】本発明の実施形態に従って行なわれる信号処理タスクの実行に対応するタイミング図。
【図１８】本発明の実施形態に従って行なわれる信号処理タスクの実行に対応するタイミング図。
【図１９】本発明の実施形態に係る、信号の送信方式の模式説明図。
【図２０】本発明の実施形態に係る、信号インタフェースの模式図。
【図２１】本発明の実施形態に係る、計時と制御信号の模式説明図。
【発明を実施するための形態】
【００２３】
本発明の非限定の実施形態は、併せて見られる図２と図２Ａ〜図２Ｃで模式的に示されたプリアンプ回路２００である。注記しない限り、構成要素の選択（ＭＯＳに対向するようなバイポーラ技術のような）および特定の値は、単に典型的なものであり、限定するものではない。特に図２に示すＳＩＧＩＮは、検出器（図示略）からの信号としての検出器入力信号である。
【００２４】
図示のように、フロントエンド・アンプ２１０は、バイポーラ・オペアンプである。入力信号は、抵抗器Ｒ８０を介して、検出器から受信され、フロントエンド・アンプ２１０の入力（ピン２）を反転させ、それは、フィードバック抵抗器Ｒ８２とコンデンサＣ６５と共に、フィードバック抵抗器Ｒ８２が約１００ＫΩ未満である限り高速であるトランスインピーダンス・アンプを生成する。検出器用の従来のプリアンプとは異なり、フィードバック抵抗器Ｒ８２が典型的にずっと大きい（＞１メガΩ）である場合、この第１増幅ステージは、入力電荷／電流を積分しない。代わりに、このステージの出力は、ピン２での入力電流に比例した電圧である（つまり、Ｖｏｕｔ（ｔ）＝ｃＩｉｎ（ｔ）であり、ここでは、ｃが定数である）。このように、フロントエンド・アンプ２１０とその関連する構成要素は、トランスインピーダンス機能を実施する。しかしながら、合計コンデンサ・インピーダンス（寄生か故意かに拘わらず）がフィードバック・ループを支配する場合、フロントエンド・アンプ２１０は、トランスインピーダンス・アンプとして機能しない。特定の周波数とこれが生じる抵抗の特定の値は、主としてオペアンプ選択と検出器の出力インピーダンスに依存する。
【００２５】
フロントエンド・アンプ２１０によって提供される第１ステージからの出力は、抵抗器Ｒ７９を介して、第２増幅ステージに直流接続される。抵抗器Ｒ８３と共にこの抵抗器は、第２増幅ステージの直流電圧ゲインを判断する。コンデンサＣ６３は、第２オペアンプ２３０の安定化のために使用される。抵抗器Ｒ７６，Ｒ８１と基準電圧ＤＡＣＩｎｐｕｔは、第２と第１ステージの電圧と電流のオフセットを補償する構成を提供し、その結果、第２増幅ステージからの信号出力は、０Ｖに近づく。第２増幅ステージからの出力電圧を「トリミングする」方法は、抵抗器Ｒ７６の特定の値の修正（各チャネルで異なることがある）によって、または、基準電圧ＤＡＣＩｎｐｕｔの修正によってなされることができる。これは、ＤＡＣＩｎｐｕｔがＤＡコンバータ（デジタルアナログ変換器）から生成される場合、プログラムによってなされることができる。パルス整形は、例示された第２増
幅ステージでは行なわれない。上で注記したように、従来や本実施形態とは対照的に、このステージは、典型的にはガウス式のパルス整形フィルタである。
【００２６】
第２増幅ステージに関して、第２増幅ステージの出力（第２オペアンプ２３０の出力）は、抵抗器Ｒ７７を介して、差動最終出力ステージに接続される。最終ステージの目的は、ツイストペア線上の増幅信号を駆動することにある。そのような信号は、共通モードの雑音除去を提供するものとして知られている。抵抗器Ｒ７７，Ｒ７８，Ｒ８４，Ｒ８５，およびＲ８６は、アンプ２５０に対するゲインと共通モードの出力電圧を設定する。Ｏｕｔ−とＯｕｔ＋は、好ましくは適切なツイストペア・コネクタに接続される。好ましい実施形態では、これは、低コストのイーサネット（登録商標）配線の使用を可能にするＲＪ４５コネクタになるであろう。
【００２７】
入力と保護回路類に関して、コンデンサＣ６２、抵抗器Ｒ８０とＲ１５８、ならびにダイオードＵ３３とＵ１７は、入力と保護回路類（集合的に２０８）を構築する。Ｃ６２は、大きな公称静電容量の高電圧コンデンサである。これは、検出器にバイアスを掛ける高電圧から低電圧電子機器を保護する。抵抗器Ｒ１５８，Ｒ８０は、ＡＣ電流をトランスインピーダンス・ステージ・フロントエンド・アンプ２１０に接続する。これらの抵抗器は、フロントエンド・アンプ２１０の入力ステージへの保護の提供に加えて、更に、入力ステージの周波数依存入力抵抗を平坦にする新しい方法を提供する（従って、線形性と分解能の両方を向上させる）。これは、検出器の低い出力抵抗（一般に、約５，０００Ω）のために重要である。ダイオードＵ３３，Ｕ１７は、入力電圧の変位を接地に固定する。抵抗器（Ｒ１５８，Ｒ８０）とダイオードのＵ３３，Ｕ１７は、真空下で動作する場合に回路類を高電圧アークの閃光から保護する新しい保護方式を生成する（そのようなアークの閃光は、真空の予期しない消失を生じさせることがある）。
【００２８】
抵抗器Ｒ７０〜Ｒ７５と高コンデンサＣ５６，Ｃ５７（集合的に２０６）は、検出器のための高電圧バイアス・ストリングを提供する。単一の抵抗器（従来の構成のように）ではなく、直列接続した抵抗器の使用は、抵抗の等価静電容量を低下させ、従って、更に良い雑音除去を提供する。
【００２９】
図３と図３Ａ〜図３Ｅは、併せて見て、本発明の実施形態に係る８個パック（チャネル）のプリアンプ回路３００を模式的に示す。図示のように、図２に示す既に記述したプリアンプ回路類は、８回複製され、図中でプリアンプ回路類３０１〜３０８として表示され、それに接続された検出器入力信号（ＳＩＧＩＮ）と、高電圧（ＨＩＧＨＶＩＮ）と、オフセット・トリミングのためのＤ／Ａ変換器入力（ＤＡＣＩｎｐｕｔ）と、第１出力ＯＵＴ１と第２出力ＯＵＴ２を有する（図２で示すように）。
【００３０】
コネクタに関して、Ｊ１２は、上述した高電圧フィルタ回路類２０６を提供する高電圧接続部である。Ｊ２，Ｊ４，Ｊ５，Ｊ６，Ｊ９，Ｊ１０，Ｊ１１，Ｊ１３は、検出器出力を、検出器入力信号ＳＩＧＩＮに接続するための接続部を提供する。Ｊ１４は、取付シャシーに対する接地接続を提供する。好ましい実施形態では、これらは、プリアンプ回路基板上のバイアスである。
【００３１】
Ｊ７とＪ８は、プリアンプ部分からの出力信号用のコネクタである。一方、Ｊ３は、ローカルの基板温度と供給電圧の状態を読取ることを可能にするコネクタである。好ましい実施形態では、これらは、ＲＪ４５イーサネット（登録商標）コネクタである。Ｊ１は、パワー入力、２個の電圧、および接地である。好ましい実施形態では、その電圧は、公称で±４．０Ｖである。
【００３２】
Ｕ５および関連するバイアス抵抗器Ｒ９とＲ１０（集合的に３１１）は、プリアンプ基
板のローカル温度を読取る能力を提供する。Ｌ１，Ｌ２，Ｃ３，Ｃ４，Ｃ７，Ｃ８（集合的に３１２）は、入力パワー電圧の雑音フィルタリングを提供する。一方、Ｕ１，Ｕ２およびそれらに関連する受動素子（集合的に３１５）は、残りの電子機器への±３．３Ｖの規制された供給電圧用のシステムを備える。
【００３３】
Ｕ３ＣとＵ３Ｄ、ならびに関連する抵抗分圧器Ｒ１３，Ｒ１５とＲ１４，Ｒ１８（集合的に３１８）は、供給電圧を監視する方法を提供する。オペアンプの出力は、入力電圧がＵ１とＵ２に規制できる値未満に低下する場合には常に、高電圧状態になる。
【００３４】
Ｕ３Ａ，Ｕ３Ｂ，およびＵ４は、それらに関連する受動素子と共に、プリアンプ中の直流補償に対する基準電圧を提供する。この電圧は、図２に示すＤＡＣＩｎｐｕｔと等価である。
【００３５】
低電圧用のオペアンプと最低限の回路類の使用は、このシステムが真空内で動作することを可能にする。８つの検出器プリアンプ基板の各々は、好ましい実施形態では約１．５Ｗを使い、それは、真空で約５℃の温度上昇をもたらす。
【００３６】
回路基板の実現として記述したが、本発明に係る、オペアンプのようなプリアンプ回路、基準電圧、および温度センサの能動部分は、単一チップ上に集積できる。
図４は、本発明の実施形態に係る検出電子機器の概観と関連する通信リンク４００を示す。各バンクは、２つの８チャネル・プリアンプ・カードに接続する８本のチューブからなる（各チューブ端に対して１個）。各チューブ／検出器４０１に関連する第１プリアンプ・カード４０２と第２プリアンプ・カード４０３は、それぞれ、読出カード（ＲＯＣ）４０５に接続される。読出カード４０５は、第１プリアンプ・カード４０２と第２プリアンプ・カード４０３からのパルスを処理し、デジタル化してそれにタイムスタンプを付与し、送信用のデータ・パケットを形成する。最大８個の読出カード４０５のグループは、単一のフロントエンドモジュール（ＦＥＭ）４１５に接続される。フロントエンドモジュール４１５は、デジタル信号処理カード４２０からの計時と制御信号を分配し、読出カード４０５からデータを収集する。このように、フロントエンドモジュール４１５は、最大６４本のチューブからデータを収集する。フロントエンドモジュールは、デジタル信号処理カード４２０にデータを再送信し、それは、次に、光ファイバ・リンク４２５を介して、それをプリプロセッサに送信する。
【００３７】
図５は、好ましい読出カード５００の実施形態のシステム・レベルのブロック図の記述を示す。個々のチャネル電子機器５０５の詳細は、更に下で説明される。好ましい実施形態では、信号処理電子機器は、制御フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５１５と、８個のチャネルフィールドプログラマブルゲートアレイ５２０（各チャネルに対して１個）と、８個のチャネル電子機器（各チャネルに対して１個）５０５と、ハードウェア識別子チップ５３０と、温度センサ５３５と、様々な通信リンク（ボックス／リンク１〜５、集合的に５４０として示される）とを備える。
【００３８】
制御フィールドプログラマブルゲートアレイ５１５は、操作可能に次の機能を提供する：
・内部通信バスを介して、チャネルフィールドプログラマブルゲートアレイ５２０間で情報調整する（本発明の他の実施形態では、チャネルフィールドプログラマブルゲートアレイ５２０と制御フィールドプログラマブルゲートアレイ５１５は、単一の更に大きな制御フィールドプログラマブルゲートアレイに組合せ可能である）。
【００３９】
・ボックス３から受信した、様々な外部コマンドを扱う。
・外部リンク２を介して、データと状態を送信する。
・外部リンク１上で受信した様々な計時信号でデータ取得を同期する（なお、リンク１，２，３はＲＪ４５コネクタを使用し、従って、低コストのイーサネット（登録商標）配線の使用を可能にする）。
【００４０】
・リンク５と４上のＳＰＩとＲＳ２３２シリアル通信を扱う。
・ハードウェアＩＤチップを読取り、これを固有の通信アドレスとして使用する。
・温度センサ５３５を読取る（これは、真空内で動作する場合に、基板温度が操作仕様を超えるか否かを判断させるのに特に有用である）。
【００４１】
・検出された中性子の位置の演算。
中性子がチャネル電子機器５０５によって検出される場合には常に、この情報は、制御フィールドプログラマブルゲートアレイ５１５に転送される。この時点で、制御フィールドプログラマブルゲートアレイ５１５は、中性子の位置を演算する。この演算からの結果は、タイムスタンプと共に、チャネルフィールドプログラマブルゲートアレイ５２０（更に特に下で記述する）によって伝えられ、その後、図５に示すＬＶＤＳリンク２上に出力される。
【００４２】
チャネル電子機器５０５について記述する。中性子信号がどのようにチャネル電子機器によって検出されるかについての簡潔な記述から始める。一般に、中性子の位置を判断するために、２個の信号が提供されなければならない。本実施形態では、これらの信号は、図５に示すように、プリアンプ入力Ａ端とプリアンプ入力Ｂ端としてラベル付けされる。これらは、線形位置感応チューブ（検出器）の各端から始まる増幅信号である。これらの信号は合計され、弁別子をトリガするために使用される電圧信号を与える。弁別子は、合計信号が所定大きさを超える場合には常に、トリガする（つまり、論理高電圧出力を出力する）。制御フィールドプログラマブルゲートアレイ５１５は、弁別子出力を監視し、そして、弁別子出力がトリガする場合には常に、チャネルフィールドプログラマブルゲートアレイ５２０は、プリアンプ・チャネルの各々（ＡとＢ）から中性子信号パルスの積分を開始する。
【００４３】
これは、好ましくは遅延信号の積分によって達成される。この遅延信号は、遅延信号パルスの到達に先立って積分回路類に計時を開始させる（非遅延信号をトリガする）。パイプライン積分器の使用によって、積分の開始に先立って基準プリアンプ信号値を読取り、記憶できる。これは、動的基準修正技術の使用に際して重要である。加えて、合計信号の監視することによって、動的に積分時間を変更できる。これは、多岐に亘るパルス幅によって、中性子検出にとっては重要であり、積分時間をパルス幅に一致させることによって全体の信号対雑音比を改善する。チャネルフィールドプログラマブルゲートアレイ５２０は、基準ならびにチャネルＡとＢ上の積分電圧の測定に加えて、中性子事象にタイムスタンプを付与する。タイムスタンプは、同期パルスと、中性子が実際に検出された場合との間の時間差として規定される。基準と積分値は、タイムスタンプと共に、位置演算を行なう制御フィールドプログラマブルゲートアレイ５１５に送られる。同期パルスとタイムスタンプ・クロックは、制御フィールドプログラマブルゲートアレイ５１５から各チャネルフィールドプログラマブルゲートアレイ５２０に送られる。
【００４４】
図６は、プリアンプから受信した差動信号を単一端の電圧信号に変換するのを担う典型的なフロントエンド電子機器用の模式図である。各線形位置チューブの各々の側に対する２個の差動入力（ＡとＢの両方に対してプラスとマイナス）があり（たとえば図４では、チューブ／検出器４０１に関連したプリアンプ４０２と４０３）、チャネルＡ（ＩＮＰＬＵＳＡとＩＮＭＩＭＵＳＡ）ならびにチャネルＢ（ＩＮＰＬＵＳＢとＩＮＭＩＭＵＳＢ）として表示される。抵抗器Ｒ２（Ａ）とＲ５２（Ｂ）は、プリアンプからの差動信号線を終わらせるのを担い、Ｒ１，３（Ａ）とＲ５１，５５（Ｂ）は、必要ならば、信号のデシ
メーションに使用される。差動アンプ６０５と６１０は、差動信号（図２におけるＯＵＴ−とＯＵＴ＋に対応する）を、残りの電子機器によって処理される単一端の電圧信号に変換する。差動アンプ６０５と６１０のオフセット出力は、プログラム可能なＤＡコンバータ（デジタルアナログ変換器。ＤＡＣ）からの出力によって調整できる。プログラム可能なＤＡコンバータ（図６では図示略）は、これも図６では図示略のチャネルフィールドプログラマブルゲートアレイ５２０によってプログラムされる。差動アンプ６０５（ピン６）と差動アンプ６１０（ピン６）の出力は、ゲイン平衡／加算ステージに提供される（下で図７に関連して記述される）。差動アンプ６０５の出力もまた、チャネルＡ用の積分ステージに供給される。一方、差動アンプ６１０の出力は、チャネルＢ用の積分ステージに供給される。
【００４５】
図７は、典型的なゲイン平衡／加算回路７００を模式的に示す。抵抗器Ｒ６５４，Ｒ６５５，Ｒ６５７，Ｒ６６５，Ｒ６６６，およびＲ６６９は、プログラム可能なインピーダンスを提供するデジタル電位差計７２０と共に、Ｒ６５６とオペアンプ７２５を備えた加算回路に先立ってＡとＢチャネルのゲインの平衡を保つことを可能にする。デジタル電位差計７２０からの出力ＧＡＩＮＡＤＪＡとＧＡＩＮＡＤＪＢは、図７に示すようにオペアンプ７２５に接続される。平衡後、各チャネル（ＡとＢ）は、弁別子（図８に関して記述する）をトリガさせる等しい確率を有し、従って、線形位置チューブ／検出器の各端での中性子捕獲と検出の確率の平衡を保つ。このゲイン調整は、図７に示すデジタル電位差計を使用して接地するために０Ωと、典型的には１００ｋΩとの間のデジタル電位差計７２０の抵抗を変更することによってなされる。当業者は、アンプ７２５とその関連する抵抗器が加算回路を備えることを認識するであろう。アンプ７２５（ピン６）からの合計出力は、弁別子ステージ８００に出力される。
【００４６】
図８は、本発明で使用可能である典型的な弁別子ステージ８００の模式図である。弁別子ステージ８００は、２個の高速比較器、すなわち中性子信号検出比較器８１０と、雑音検出比較器８１５とを備える。中性子信号検出比較器８１０の回路類は、更に特に下で記述される。なお、弁別子ステージ８００からの出力が雑音検出比較器８１５に入力される前にまず反転される以外は、同一の回路類が雑音検出器として使用できる。抵抗器Ｒ６６４，Ｒ６７０は、中性子信号検出比較器８１０に対する入力信号のレベルシフトを提供する。Ｄ４２は、入力を電源レールに固定し、比較器に電圧保護を提供する。Ｒ６６１，Ｒ６６２および第１閾値信号（ｔｈｒｅｓｈｏｌｄ１）として表示された基準電圧は、Ｕ２１５に対してヒステリシスと共に基準電圧を提供する。
【００４７】
中性子信号検出比較器８１０と雑音検出比較器８１５の作用は、中性子が検出される場合には常に、制御フィールドプログラマブルゲートアレイ論理（図８では図示略。図４と図５を参照）によって論理「１」と考慮される電圧を生成することである。雑音が伴う場合のように、検出された中性子から反対の極性の信号が受信される場合には常に、雑音検出比較器８１５は、論理「１」を出力する。中性子信号検出比較器８１０上の論理「１」の検出は、図９に関して下で記述する積分回路の計時を開始させる。それは、更に、チャネルフィールドプログラマブルゲートアレイ５２０に、検出された中性子の飛行時間を判断するために使用できるタイムスタンプ・カウンタの値を記憶させる。チャネルフィールドプログラマブルゲートアレイ５２０による雑音検出比較器８１５からの論理「１」の検出は、信号を拒絶させる。この拒絶構造は、様々な種類の雑音が中性子信号検出比較器８１０にも不当にトリガさせるので、重要である。第１閾値信号ｔｈｒｅｓｈｏｌｄ１と第３閾値信号ｔｈｒｅｓｈｏｌｄ３は、好ましくは、プログラム可能なデジタル・アナログ変換器（ＤＡＣ）からの出力によって設定される。
【００４８】
図９は、本発明に係る典型的な積分回路９００の模式図である。チャネルＡとＢに対する別個の同一積分ステージがある。チャネルＡ用の積分回路だけが、図９に関連して記述
される。図６の入力ステージからの出力は、遅延線９１５に入力される。この遅延線９１５は、スイッチ９２０に作用するためにデジタル回路類に与える入力信号を、チャネルフィールドプログラマブルゲートアレイ時間遅延させる。プリアンプからの信号が有効な中性子であると、制御フィールドプログラマブルゲートアレイが判断した場合（弁別子からの出力に基づく。特に、中性子信号検出比較器８１０が高）、それは、プログラム可能な設定に基づき一度に入力信号の積分を開始させる。遅延線からの出力は、オペアンプ９２５と、スイッチ９２０と、コンデンサＣ８５４と、抵抗器Ｒ６４２，６４４および６４５とを備えた積分回路に入力される。抵抗器Ｒ６４８は、正しい線インピーダンスを持った遅延を終わらせる。一方、Ｒ６４４，６４５およびＣ８５４は、積分器のゲインを判断する。弁別子回路類８００からの信号のアサートに先立って、スイッチ９２０が閉じられ、従って、積分回路を統一ゲインモードに入れる（当業者は、Ｒ６４２，Ｒ６４４，６４５およびオペアンプ９２５が統一ゲインアンプであると容易に認識するであろう）。統一ゲインモードの場合、積分の開始に先立って基準電圧を判断できる。そのような基準判断は、相関サンプリングとしても知られている。チャネルフィールドプログラマブルゲートアレイ５２０におけるデジタル回路類が、信号が中性子であると判断した場合、スイッチ９２０は開かれ、積分器を形成する。プログラム可能な積分時間の後で、スイッチ９２０は、再び閉じられ、コンデンサＣ８５４から積分電荷を取り除く。この時点で、回路は、別の中性子パルスの準備ができる。積分ステージ９００からの出力は、図１０に関連して記述されるＡＤ変換ステージ１０００に入力される。
【００４９】
図１０は、本発明に係る典型的なＡＤ変換ステージ（アナログデジタル変換ステージ）１０００の模式図を示す。ＡＤ変換ステージ１０００は、アナログデジタル変換器としてのＡＤコンバータ（ＡＤＣ）１００５と、基準入力ＡＤＣ＿ＤＡＣＰ１（ピン２６へ）およびＡＤＣ＿ＤＡＣＮ１（ピン１８へ）と、抵抗器Ｒ６４３およびＲ６４６と、基準電圧ＡＤＣ＿ＯＦＦＳＥＴ１とを備える。関連するコンデンサは、電源バイパス・コンデンサである。ＡＤコンバータ１００５の基準電圧は、ＡＤＣ＿ＤＡＣＰ１とＡＤＣ＿ＤＡＣＮ１の間のインピーダンスを変更することによって設定される。これは、プログラム可能な電位差計（図示略）のインピーダンスを変更することによってなされる。これは、ＡＤコンバータ１００５の動的なスケーリングを可能にする。基準ＡＤＣ＿ＯＦＦＳＥＴ１と抵抗器Ｒ６４３，６４６は、積分ステージからの電圧オフセットを、図９に示されたスイッチ９２０からのスイッチング電流が積分器出力（ＩＮＴＯＵＴＡ）を接地よりも低下させないような値に設定可能にし、この時点では、ＡＤコンバータ１００５は、信号電圧を正確に記録しない。このオフセット電圧は、好ましくは、プログラム可能である。ＡＤコンバータ１００５は、パイプライン変換器であり、従って、ＡＤコンバータクロック信号のすべての立上りで連続的な値を提供する。いずれの電圧値が記録されるかは、積分時間と共に、動的に変更でき、従って、ユーザに信号の信号対雑音値を改善可能にし、その帯域幅は、中性子の場合のように広い範囲で変化する。
【００５０】
図４を再び参照して、それぞれの制御フィールドプログラマブルゲートアレイからのデータは、単一のフロントエンドモジュール（ＦＥＭ）に接続される。フロントエンドモジュールは、デジタル信号処理カードからの計時と制御信号を分配し、読出カード４０５からのデータを収集する。フロントエンドモジュールは、そのデータをデジタル信号処理カードに再送信し、それは、次に、図示の光ファイバ・リンクを介して、プリプロセッサとしても知られている外部コンピュータにそれを送信する。
【００５１】
図１１は、破砕中性子源１１００用の典型的なデータ取得システムのためのシステム・ブロックについての模式図であり、検出器１１０５、プリプロセッサ１１１０、制御コンピュータ１１２５、および解析コンピュータ１１３０と共に、そこへの発明の検出電子機器１１１０の配置を示す。上述したように、検出電子機器１１１０は、検出器１１０５からのアナログ信号の信号調整、信号のアナログデジタル変換、および各々の検出された中
性子に対する固有の位置とタイムスタンプの割当を担う。検出電子機器１１１０は、更に、中性子事象データをプリプロセッサ・メモリ（ＰＲＭ）１１１５に送信するのに必要な電子機器を提供する。この送信は、好ましくは、双方向の高速データリンクによって達成される。
【００５２】
高速データリンク（プリプロセッサ・メモリ１１１５と検出電子機器１１１０の間の両方向矢印によって表わされる）は、好しくは、光ファイバに基づくデータリンクである。検出された中性子事象を表わすデータ・バイトは、検出電子機器１１１０でフォーマットされ、連続化され、データ・フレームにおける光学リンクを介して、送られる。データリンクは、更に、データがプリプロセッサ・メモリ１１１５から検出電子機器１１１０に送られるように提供される。
【００５３】
プリプロセッサ・メモリ１１１５は、検出電子機器１１１０と制御コンピュータ１１２５の間のインタフェースとして作用する。プリプロセッサ・メモリ１１１５は、各機器に適切であると判断されるような生データまたは変形データの記憶を担う。データは、生事象情報からリアルタイムで変形できる。プリプロセッサ・メモリ１１１５におけるプリプロセッサ・メモリ記憶部は、この目的を達成するために必要なルックアップ・テーブルとプロセッサ速度を有する。プリプロセッサ・メモリ１１１５は、更に、制御コンピュータ１１２５と検出電子機器１１１０の間の通信リンクとして作用する。このリンクは、ルックアップ・テーブルのデータまたは弁別子設定のような適切な操作に必要な検出器電子情報に、制御コンピュータ１１２５がダウンロードすることを可能にする。
【００５４】
プリプロセッサ・メモリ１１１５と制御コンピュータ１１２５の間の通信は、制御コンピュータ１１２５にリアルタイムで表示データおよび／またはヒストグラム・データを送信するのに十分な速度のデータリンクを通じて達成される。実験的なアイドル期間中に、プリプロセッサ・メモリ１１１５は、データの解析用の分散型コンピューティング・システムとして、解析コンピュータ１１３０と制御コンピュータ１１２５と共に使用可能である。「生」またはヒストグラム・データを解析コンピュータ１１３０に転送するために使用できる、プリプロセッサ・メモリ１１１５から解析コンピュータ１１３０への付加的なポイント間リンクがある。データ転送に対するこの２重の方法は、潜在的なデータ帯域幅を２倍にするだけではなく、それは、データがどのように表示され、ユーザに転送されるかについての柔軟性を持たせる。
【００５５】
制御コンピュータ１１２５は、実験的タスクの制御とシーケンスを担う。それは、更に、チョッパ調整、サンプル温度、および他の機器の特定の変数のようなパラメータの監視を担う。それは、包括的な制御と他のサイト全体に亘る情報に関連した変数へのアクセスを機器に提供する。更に、制御コンピュータ１１２５は、好ましくは、サイト全体のイーサネット（登録商標）へのリンクを提供し、機器科学者の指導の下、実験的な遠隔の監視または制御に可能にする。
【００５６】
上述したように、プリアンプ・モジュールは、８チャネルを備えることができ、各々は、Ｈｅ３チューブ用のＨＶバイアス・ネットワークと、トランスインピーダンス・プリアンプと、ゲインおよびフィルタリング・ステージと、差動出力バッファとからなる。更に、１個のプリアンプ・モジュールは、チューブのバンクの各端に対して使用でき、上述もしたように、チューブからのパルスは、増幅され、フィルタリングされ、読出カードに接続するケーブル内に駆動される。
【００５７】
図１２は、８本のチューブから信号を受信する読出カード１２００についての高レベルの模式図を提供し、それは、８個の読出カードチャネル１２０２ａ，１２０２ｂによって処理される。読出カードチャネル１２０２ａ，１２０２ｂの各々は、アナログ部１２０４
とデジタル部１２０６から構成できる。読出カードは、フロントエンドモジュールを介して、デジタル信号処理カードから制御、計時、およびセットアップ信号を受信できる。代わりに、しかしながら、読出カード制御器は、デジタル信号処理機基板からの信号をエミュレートでき、従って、デジタル信号処理カードは、計時発生に対して必要ではない。読出カードは、フロントエンドモジュールを介して、デジタル信号処理カードにデータを送信する。
【００５８】
図１３は、読出カードのアナログ部１２０４の１個のチャネル１３００を模式的に示すブロック図であり、プリアンプへの、およびデジタル部１２０６への接続を示す。先に記述したように、読出カードの各チャネルは、２個の差動受信器を有しており、１つは、チューブ（ＡとＢ）ならびに対応するプリアンプの２個の端の各々に対する。これらの２つの信号は、加算アンプ１３０２によって合計され、合計信号は、弁別子によって最初の範囲閾値と比較される。中性子検出の特定の状況では、パルスがこの閾値を超える場合、パルスが中性子によるもの（単なる雑音ではない）であると想定でき、パルス処理プロセスが開始される。弁別子がトリガした時刻は、事象タイムスタンプとして記録される。図１４を更に参照して、この種の事象の例は、図示のタイミング図１４００によって示される。合計信号もまた、積分されるかまたはローパス・フィルタリングされ、且つ、再び識別される（パルスＯＫ弁別子）。この第２弁別子が第１弁別子の約２００ナノ秒内にトリガした場合、パルスが中性子によると想定され、事象の処理を継続すべきである。第２弁別子がトリガしない場合、第１弁別子が雑音に対してトリガしたものと想定され、事象を拒絶し、処理すべきではない。
【００５９】
２個の差動受信器もまた、それぞれ、長さ約４００ナノ秒の遅延線を駆動する。加算アンプもまた、同様の遅延線１３０４を駆動する。遅延線の各々に続いて、ゲート積分器１３０６がある。遅延線の使用は、ゲート制御の遅延によって如何なる信号も失うことなく、パルス高弁別子が積分器のゲートをオンにすることを可能にする。タイミング図で見られるように、デジタル論理は、第１パルス弁別子からの時間を計り、約３００ナノ秒後に積分器のリセット・スイッチを開く。この遅延および弁別子遅延は、遅延線の長さ未満であるべきであり、従って、パルスは、完全に積分される。パルスＯＫ弁別子出力が３００ナノ秒の遅延中に真にならない場合、積分器はリセットされ、システムは別のパルスを待つ。真になった場合、積分器は、それらがそれらのＡＤコンバータ１００５によってサンプリングされるまでリセットされない。
【００６０】
十分な積分時間の後で（これは、プリアンプからのパルスの形状に依存する）、積分器は、複数のＡＤコンバータ１００５によって同時にサンプリングされる。これは、１マイクロ秒の積分時間の場合の変換開始信号によってタイミング図に示される。その変換には、典型的には約０．５マイクロ秒掛かり、変換器が終えた場合に、それは変換終了（ＥＯＣ）信号を生成する。この信号は、論理に積分器をリセットさせ、読出カードは、別のパルスを処理する準備ができる。パルス検出とＥＯＣの間で掛かる時間は、この構成に対して約２マイクロ秒である。
【００６１】
ＡＤコンバータ１００５は、たとえば内蔵トラックを備えた１０ビットのユニットであることができ、アンプを保持できる。この構成は、複数のサンプルおよび保持回路、マルチプレクサ、および単一の更に高速なＡＤコンバータ１００５を必要とする、従来の構成よりも更にコンパクトで安価である。トラックと保持は、積分器がもっと早くリセットされることを可能にし（ＡＤコンバータ１００５開始の直後）、これは、第１パルスが依然としてデジタル化される間であっても、第２パルスを積分することを可能にすることによって、更に高いパルス処理速度を可能にできる。
【００６２】
読出カードのデジタル部１２０６は、読出カード制御器１５００と読出カードチャネル
１２０２ａ，１２０２ｂの２つのレベルの制御を備える。読出カード制御器１５００と各読出カードチャネル１２０２ａ，１２０２ｂの両方は、個々の状態と構成を有する。すべての読出カードチャネル１２０２ａ，１２０２ｂは、読出カード制御器１５００からの或る計時制御と動作モード制御を除き独立してプログラム可能である。読出カード制御器１５００、読出カードチャネル１２０２ａ，１２０２ｂのデジタル部１２０６、およびアナログ部１２０４からのパルスが有効になる方法が、これから更に記述される。
【００６３】
図１５は、読出カード制御器１５００の模式概観図である。フロントエンドモジュール／デジタル信号処理機からのコマンド・パケットはすべて、コマンド・プリプロセッサ１５０２を通じてフィルタリングされる。コマンド・プリプロセッサは、コマンドＦＩＦＯ（１０２４語ｘ２０ビット）にパケットを書込む前に、パケットのハードウェアＩＤアドレスのチェックを行なう。このプリプロセッサは、他の読出カードのためのコマンドを除去し、従って、フロントエンドモジュール／デジタル信号処理機は、すべての読出カードのコマンドＦＩＦＯをオーバーフローさせることなく多量のデータをブロードキャストできる。コマンド・インターラプタは、コマンドＦＩＦＯからの情報を解析し、ローカルのハードウェアＩＤに対するハードウェアＩＤを再確認する。読出カードのローカルの３２ビットのハードウェアＩＤは、６４ビットの通し番号から生成される。読出カード制御器１５００は、コマンド・パケットをパリティとフォーマットのチェックを行なう。チェック処理中に、すべてのコマンドは、一時的なコマンド（ＣＭＤＴＭＰ）ＦＩＦＯ／ＲＡＭに配置される。コマンド・プロトコルの如何なる違反もホストにエラー・メッセージを生成し、コマンド・パケットは実行されない。読出カード制御器１５００は、コマンドを実行できるか、または、読出カードチャネル１２０２ａ，１２０２ｂに情報を送信できる（２０ビットのＤＩＯバスを介して）。読出カード制御器１５００は、読出カードコマンド・パケットに対する長さとコマンド文をチェックするだけである。同様に、読出カードチャネル１２０２ａ，１２０２ｂは、そのパケットに対する長さとコマンド文をチェックし、従って、読出カードチャネル１２０２ａ，１２０２ｂへの新しいコマンドは、読出カード制御器１５００に修正を要求しない。読出カードチャネル１２０２ａ，１２０２ｂと制御器の両方は、コマンドが実行に成功した場合、ホストに肯定応答を送る。読出カード制御器１５００は、読出カードチャネル１２０２ａ，１２０２ｂへ送られたパケットを了解しない。コマンド・パケットの最大長さは、２５５語である。
【００６４】
この制御フィールドプログラマブルゲートアレイに関して、読出カード制御器１５００によって使用されるすべてのパラメータは、構成ＲＡＭとシャドー・レジスタに記憶される。ローカル動作は、シャドー・レジスタを使用する。構成ＲＡＭにおけるパラメータの記憶は、効率的なデータの書込み確認を主とする。更に、周辺装置（高電圧カード、ｐｒｅａｍｐ１カード、ｐｒｅａｍｐ２カード）からのすべての応答は、構成ＲＡＭに記憶される。読出カード制御器１５００は、すべての周辺装置からデータを同時に受信できる。しかしながら、読出カード制御器１５００は、周辺装置にコマンドを１つずつだけ送ることができる。周辺装置の点では、読出カード制御器１５００は、受動装置であり、それは情報を単に送受信する。
【００６５】
読出カードチャネル１２０２ａ，１２０２ｂからのすべての情報は、チャネル・データＦＩＦＯに書込まれる。このデータは、２つの方法でポスト処理できる。第１に、ローカルのハードウェアＩＤは、コマンド応答に加えられることができる。第２に、ＡＤコンバータ情報は、位置情報を演算するために使用される。読出カード制御器１５００は、検出器１１０５における事象の位置を判断するために２つの独立した演算エンジンを有する。これらのエンジンは、並列動作し、位置に対する効率的な演算時間を減少させる。具体的には、エンジンは、演算を完了させるのに２１クロック周期掛かるが、読出カードチャネル１２０２ａ，１２０２ｂからのデータは、１２サイクル未満でロードできる。複数のエンジンが実行する間、データ転送時間は、演算処理におけるボトルネックになる。すべて
のポスト処理読出カード情報は、最終読出に対してＦＩＦＯに配置される。最終出力フォーマッタは、読出カード制御器１５００からコマンド応答を生成し、処理されたチャネル情報を出力し、デジタル信号処理機によって使用されるパリティ情報を生成する。
【００６６】
最後に、読出カード制御器１５００は、チャネルが何をしているかを判断する読出カードチャネル１２０２ａ，１２０２ｂに或る制御信号を与える。ＤＯ＿ＡＣＱ信号は、読出カードチャネル１２０２ａ，１２０２ｂがデータを取得できる期間を示す。これらの期間は、１０ＭＨｚのクロック（ＴＣＬＫ）で増分される時間カウンタ（３２ビット）に基づく。下側時間拒否と上側時間拒否パラメータ（３２ビット）は、チャネルがいつデータを取得できるかを判断する。別のパラメータは、各読出カードチャネル１２０２ａ，１２０２ｂへのイネーブルを規定するチューブ・マスクである。読出カードチャネル１２０２ａ，１２０２ｂに対する他の制御は、読出カード制御器１５００から独立する。
【００６７】
図１６は、読出カードチャネル１２０２ａ，１２０２ｂのデジタル構造１６００を模式的に示す。読出カードチャネル１２０２ａ，１２０２ｂは、コマンドがその一時コマンドＦＩＦＯに書込まれる前に、コマンドのチャネル・アドレスをチェックし、有効にする。コマンドの長さが正しい場合、そのコマンドは、良いものとしてマークを付けられ、また、コマンドは、復号化され、実行される。肯定応答（失敗または成功）は、ホストに送り返される。読出カード制御器１５００のように、構成データは、シャドー・レジスタと構成ＲＡＭに書込まれる。パルス事象をエミュレートするための偽データが、構成ＲＡＭに記憶される。
【００６８】
Ａ／Ｄ変換処理は、チューブ（Ａ，Ｂ）の各端に対する１０ビットの結果と合計を生成する。各チャネルで使用されるＡＤコンバータ１００５は、パイプライン化されており、従って、データ取得は、パルス検出後の７つのＡＤコンバータクロック周期である。能動パルス検出は、ＩＮＩＴ＿ＤＩＳＣ＿ＰＯＳ信号の立上りで開始する。この時点で、チャネルは、２個のカウンタを開始させ、タイムスタンプをラッチする。１つのカウンタは、ＡＤコンバータクロック速度のサンプル基準であり、他のカウンタは、固定された４０ＭＨｚのパルス基準である。或る取得パラメータは、サンプル基準カウンタに基づく。一方、他のパラメータは、パルス基準カウンタに基づく。ＡＤコンバータ１００５のパイプライン化のために、サンプル基準は、０〜ＦＦＦの代わりにＦＦＡ〜ＦＦ９に及んでいる。各読出カードチャネル１２０２ａ，１２０２ｂでは、時間カウンタ（３２ビット）は、１０ＭＨｚのクロック（ＴＣＬＫ）で増分される。読出カードチャネル１２０２ａ，１２０２ｂにおける様々な時間カウンタは、ＴＳＹＮＣの立上りで同期される。
【００６９】
パルス確認中に、取得処理は、非標準のＡＤコンバータ ＦＩＦＯ構造に情報を書込む。このＡＤコンバータ ＦＩＦＯは、パルスが有効でない場合に書込まれたデータを廃棄できるので、非標準である。一旦パルスが有効になれば、ＡＤコンバータ ＦＩＦＯからのタイムスタンプとデータは、出力ＦＩＦＯに、そして次に、出力キャッシュに移動される。すべてのデータ応答は、ユーザ定義可能な３２ビットの位置インデックス（ポジション・スタンプ）を必要とする。従って、位置インデックスは、読出カードチャネル１２０２ａ，１２０２ｂがデータを取得する前に定義されなければならない。コマンド応答は、読出カード制御器１５００内のハードウェアＩＤを使用する（ポスト処理が読出カードハードウェアＩＤを加える）。チャネルにおけるキャッシュは、読出カード制御器１５００による高速データ・アクセス、および生成情報に対する大きなデータ記憶領域を可能にする。
【００７０】
チャネルは、入力信号が有効であるか否かを判断するための様々なパラメータを有する。読出カードチャネル１２０２ａ，１２０２ｂは、本発明の実施形態によれば、有効パルス判断をするために３つの信号と３つの値を使用する：
・ＩＮＩＴ＿ＤＩＳＣ＿ＰＯＳ：初期弁別子が正。この信号は、良いパルス・シーケンスを開始させる。
【００７１】
・ＭＩＮ＿ＤＩＳＣ＿ＰＯＳ：最小弁別子が正。この信号は、ＩＮＩＴ＿ＤＩＳＣ＿ＰＯＳ信号が有効であったことを示す。
・ＩＮＩＴ＿ＤＩＳＣ＿ＮＥＧ：初期弁別子が負。この信号は、初期弁別子パルスがアナログ閾値未満に低下したことを示す。恐らくは、そのチャネルは、偽のトリガを得た。
【００７２】
・ＡＤＣ＿Ａ：ＳＵＭのＡ部分に対するＡＤコンバータ出力。
・ＡＤＣ＿Ｂ：ＳＵＭのＢ部分に対するＡＤコンバータ出力。
・ＡＤＣ＿Ｓ：ＡとＢの積分ＳＵＭに対するＡＤコンバータ出力。
【００７３】
次のものは、パルスが有効であるか否かを判断する際になされた判断を概略する（それぞれ拒否と有効なパルス取得の計時詳細を示す図１７と図１８のタイミング図）：
・有効なパルス時間窓：有効なパルス時間窓は、時間拒否が低と、時間拒否が高とによって定義される。時間拒否が低に先立ち、時間拒否が高の後に生じるすべてのパルスは無効であり、拒否されるものと考えられる。図９におけるパルス＃１と＃５は、時間拒否のために無視される。
【００７４】
・負のパルス拒否：イネーブルにされた場合に、ＩＮＩＴ＿ＤＩＳＣ＿ＮＥＧ信号は、潜在的に有効なパルスを拒否する。負の信号の立上りは、有効なパルスシーケンスを終了させ、信号の立下りの後の或る期間（負の初期弁別子タイムアウト）から将来の有効なパルスの検出を防止する。図９では、パルス＃３と＃４は、負のパルス・タイムアウト特徴のために拒否される。第２パラメータ（拒否禁止時間）は、初期弁別子の後でパルス拒否を可能にする時間の長さを判断する。この後では、パルスは、拒否できない。
【００７５】
・最小弁別子チェック・ポイント：最小弁別子（ＭＩＮ＿ＤＩＳＣ＿ＰＯＳ）信号は、図１０に示すような最小弁別子チェック・ポイントの前に生じなければならない。さもなければ、パルスは、最小弁別子チェック・ポイントに拒否される。最小弁別子（ＭＩＮ＿ＤＩＳＣ＿ＰＯＳ）信号は、図１０に示すような最小弁別子チェック・ポイントの前に生じなければならない。さもなければ、パルスは拒否される。
【００７６】
或るチェック・ポイント判断は、ＩＮＩＴ＿ＤＩＳＣ＿ＰＯＳ（立上り）が４０ＭＨｚのクロックに対していつ生じたかに基づく。チャネルに対する他の計時パラメータは、サンプリング時間（サンプル１，２，３，４）と積分器リセット時間（ＩＮＴ＿ＲＳＴ）のようなＡＤコンバータ計時にリンクされたパルス基準タイマに基づく。ここでは、計時制約の定義上、幾つかの制限がある：
・Ｓａｍｐｌｅ１時間＜Ｓａｍｐｌｅ２時間＜Ｓａｍｐｌｅ３時間＜Ｓａｍｐｌｅ４時間。
【００７７】
・「最小弁別子チェック・ポイント」は「良いパルス・チェック・ポイント」に先立って生じなければならない。
データ及び計時と制御信号は、上述したように、低電圧差分信号リンク（ＬＶＤＳリンク。ＬＶＤＳ：Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ
）を介して、検出電子機器の様々なサブセクションに送信される。データは、データリンクを介して、送信され、ここで、データワードが連続化され、高速（２４０ＭＨｚ超）低電圧差分信号リンクを通じて送信され、非連続化される。計時と制御信号は、低電圧差分信号ドライバと受信器を使用して送信される。使用されるチップ・セットは、様々なソースから得ることができるが、一般に、好しくは、ナショナル・セミコンダクター社の高速シリアルリンク用の部品番号ＤＳ９０ＣＲ２１６，ＤＳ９０ＣＲ２１５、ならびに、計時
と制御信号用のＳＮ６５ＬＶＤＳ３２ＡＤとＳＮ６５ＬＶＤＳ３１ＮＳと等価であるかまたは更に良い。
【００７８】
高速送信データリンクの各々は、３つの低電圧差分信号対に連続化される２１個の信号からなる。データ・クロックからなる第４低電圧差分信号もまた、データリンクの一部として送られる。受信端では、３個の低電圧差分信号データ信号が非連続化され、データ・クロックを使用して、元の２１個のデータリンク信号に回復される。図１９は、送信１９００のこの特定の方式を示す。矢印の方向を反転させることによって、および、連続化器を非連続化器に置換することによって、受信側の等価図が容易に得られる。
【００７９】
高速データリンクは、読出カード、フロントエンドモジュール、およびデジタル信号処理機基板の間でデータを送信するポイント間リンクである。次の信号は、高速データリンクに対して定義される（注：ＤＶは、アクティブが低である）：
・ＣＬＫ（クロック）：この信号は、２１データ・ビットを連続化器にクロックさせるために使用される。
【００８０】
・Ｄ０−Ｄ１５：データワード。
・ＥＰＢ（偶数パリティ・ビット）：すべてのリンクが、偶数パリティを使用する（Ｄ２０は、パリティ・チェックに対して考慮されない）。
【００８１】
・ＦＷ（第１語）：データワードがデータまたはコマンドのシーケンスの第１語であることを示す。
・ＬＷ（最終語）は、データワードがデータまたはコマンドのシーケンスの最終語であることを示す。
【００８２】
・ＤＶ（データ有効・アクティブ低）：アサートされた場合に（アクティブ低！）データワードが有効であることを示す。
・ＣＭＤ（コマンド）：アサートされた場合にデータワードがコマンドであることを示し、アサートされない場合にはデータワードがデータであることを示す（注：当業者には容易に理解されるように、データはリトル・エンディアンのフォーマットで送られる）。
【００８３】
セットアップと時間保持は、ナショナル・セミコンダクター社のチップ・セットと互換性があるべきである。実際には、これは、ＤＶがアサートされる場合には常に（既に注記したように、アクティブ低）、ナショナル・セミコンダクター社のチップを駆動するクロック立上りでデータのクロック・インとアウトすることによって容易に実施できる。図２０は、典型的なインタフェースを模式的に示し、従って、データリンクは、第１語失敗モードで動作する２個のＦＩＦＯ間の直接通信を可能にする。送信ＦＩＦＯのＯＲピンは、クロック信号の立上り後の数ナノ秒で低になる。その後、この信号と利用可能なデータは、次の立上りでＣＲ２１５にラッチされる。受信端上で、Ｄ２０が低になる場合には常に、そのデータは、回復されたクロック信号（ＲＸＣＬＫ）のクロック立上りで第２ＦＩＦＯにラッチされる。
【００８４】
ＦＩＦＯからＦＩＦＯへのデータ・フローは、低電圧差分信号高速リンクを介してのものである。制御信号は、読出カード基板上のタイムスタンプから使用される計時クロック（１０ＭＨｚ）、リセット信号（アクティブ低）、タイムスタンプ・カウンタをリセットする同期パルス、および送信イネーブル（アクティブ低）である。次のものは、図２１に模式的に示された計時と制御信号に対する信号定義である：
ＲＳＴ＊（リセット）：フロントエンドモジュールと読出カード基板を既知の状態に設定するが、その構成要素の本構成は、リセットされることがある。リセット・パルスは、少なくとも２５．６ｕｓｅｃの長さが必要とされる。その信号は、アクティブ低である。
【００８５】
ＴＣＬＫ（計時クロック）：それは、グローバルな１０ＭＨｚの計時クロックである。立上りの各々は、タイムスタンプ・カウンタを１だけ増分する。
ＴＳＹＮＣ（計時クロック同期）：タイムスタンプ・カウンタは、この信号の立上りで０にリセットされる。公称で、このパルスは、１６．７ミリ秒毎に見られる（６０Ｈｚ）。
【００８６】
ＴＸＥＮ＊（送信イネーブル）：データ送信をイネーブルにする。この信号は、アクティブ低である。この信号は、更に高いレベルの構成要素がその情報を扱うことができない場合に、更に低いレベルの構成要素がデータを送信するのを防止する。
【００８７】
図示のように、読出カード基板上に３つのＲＪ−４５通信リンクがあり、これらは、データ・イン、データ・アウト、ならびに計時と制御インである。３つのリンクはすべて、特定の実施形態によれば、８個の接触シールドＲＪ−４５ジャックを使用する。通信リンクに加えて、３つのＲＪ−１１リンクがあり、２つはプリアンプ基板へ、そして、１つは高電圧基板へのものである。ＲＪ−４５ジャックは、当業者には容易に理解されるように、好しくは、Ｃａｔ５ｅに互換性がある。図示の構成では、データ通信リンクに対するピン・アウトは、１＝Ｄ０−、２＝Ｄ０＋、３＝Ｄ１−、６＝Ｄ１＋、４＝Ｄ２−、５＝Ｄ２＋、７＝ＣＬＫ−、８＝ＣＬＫ＋である。計時と制御リンクに対するピン・アウトは、１＝１０ＭＨｚ＋、２＝１０ＭＨｚ−、３＝ＴＳＹＮＣ＋、４＝ＲＥＳＥＴ＋、５＝ＲＥＳＥＴ−、６＝ＴＳＹＮＣ−である（ピン７と８は不確定であるが、既知の状態にされるべきである（たとえば７を接地へ、８をＶｃｃへ））。特にこの実施形態については、プリアンプ・リンクに対するピン・アウトは、１＝試験パルス・トリガ、２＝Ｉ２Ｃクロック、３＝Ｉ２Ｃデータ、４＝スペアである。高電圧基板リンクに対するピン・アウトは、この実施形態によれば、再び、１＝リセット、２＝Ｉ２Ｃクロック、３＝Ｉ２Ｃデータ、４＝スペアである。
【００８８】
読出カード通信に関して、一実施形態によれば、すべてのコマンドは、ブロードキャスト・モードで発行され、約１Ｋの量のコマンド語は、入力コマンドＦＩＦＯがオーバーフローする前に、特定の読出カードによって受信できる。本システムにおける各２０ビット語に対する一般的なフォーマットが表１に示される。
【００８９】
【表１】
【００９０】
すべての語は、パケットの一部として送られる。このシステムでのパケットはすべて、
第１と最終語インジケータを使用することによって変数長を定義する。各パケットは、開始と停止インジケータを有するか、または、パケットは処理されない。コマンド・ビットは、アップロード（デジタル信号処理機へ）とダウンロード（読出カードへ）で異なって使用される。ダウンロード・パケットでは、第１語だけがコマンドとして示す。コマンド・パケットにおけるすべての他の語は、データとしてマークを付けられる。アップロード・パケットでは、検出器からの測定値がデータとして示す。コマンドに対するすべての他の応答は、それらと通常のデータから区別するためにコマンドとしてマークを付けられる。更に、偶数パリティ・ビット・インジケータがある。残りの１６ビットは、データまたはコマンドに使用される。すべての構造は、リトル・エンディアンのフォーマットで送られる。つまり、ＬＳＷが最初に送られる。本システムに対するコマンド・セットは、表２に定義される。
【００９１】
【表２】
【００９２】
【００９３】
コマンド語の一部は、読出カード構造をプログラムするためのアドレス定義であることができる。他の構成要素の種類（フロントエンドモジュール、デジタル信号処理機）は、アドレス仕様を無視する。アップロード構成要素の定義は、特定の構成要素の種類に対して同一のアドレス・ビットを使用できる。表２では、アドレスはＸＸで示され、構成要素の種類の定義は、ＺＺで示される。
【００９４】
表３は、読出カードの特定の要素にアクセスし、構成要素の種類ＺＺを定義するためのＸＸの値を指定する。ＷＲＩＴＥ構成コマンドについては、４ビットの変数Ｙは、ローカルとグローバルの制約で構成サブ定義を可能とするように定義される。ＷＲＩＴＥ＿ＣＮＦＧコマンド用のＹ定義上の制約は、表３に定義される。構成情報のこの区分は、構成要素における解析とコマンド・エラー論理を最小限にし、構成要素の更に汎用で、更に包括的なプログラミングを可能にするようになされた。
【００９５】
【表３】
【００９６】
【００９７】
プログラミング処理を開始するために、本システムは、まず初期化される。初期化手順は、実施形態によれば、次の必要条件とオプションのステップを含む：
１． デジタル信号処理機は、ＤＩＳＣＯＶＥＲコマンドを発行する。このコマンドは、デジタル信号処理機に本システムでの構成要素を知らしめる（必要条件）。
【００９８】
２． デジタル信号処理機は、すべての読出カード基板に構成情報をダウンロードする。読出カードは、すべての構成情報が書込まれた場合に限り構成される（必要条件）。
３． 適切なダウンロードを確実にするために各構成要素の構成を読込む（オプション）。
【００９９】
４． 各構成要素の状態を読込む（オプション）。
５． 周辺装置（高電圧モジュール、ｐｒｅａｍｐ１とｐｒｅａｍｐ２基番）に情報を書込む（オプション）。
【０１００】
６． 周辺装置の状態をチェックする（オプション）。
７． データ取得を開始するためにＳＴＡＲＴコマンドを発行する。ステップ２が読出カードチャネル１２０２ａ，１２０２ｂに対して行われなければ、取得処理は読出カードで止められる。ＥＲＲＯＲ応答は、構成されていない各イネーブル・チャネルによってデジタル信号処理機に送られる。
【０１０１】
次の段落は、本発明の実施形態に係る、典型的なコマンド・セットについて記述する。なお、或るコマンドは、この実施形態によれば、ＨＩＤ（ハードウェアＩＤ）なしで送られる。或る単一語のグローバル・コマンドもまた、ハードウェアＩＤを必要としない。
【０１０２】
［ＡＣＫＮＯＷＬＥＤＧＥ＜ハードウェアＩＤ＞］
アップロード（デジタル信号処理機へ）：コマンドが読出カードまたは読出カードチャネル１２０２ａ，１２０２ｂによって受信され、実行に成功したという本システムへの応答コマンド。ＥＲＲＯＲコマンドは、エラーが発生し、コマンドが処理されない場合に生成される。
【０１０３】
【表４】
【０１０４】
［ＥＲＲＯＲ＜ハードウェアＩＤ＞］
アップロード（デジタル信号処理機へ）：エラーが発生し、コマンドが処理されないという本システムへの応答コマンド。本システムは、読出カードまたは読出カードチャネル１２０２ａ，１２０２ｂの状態レジスタにおけるエラーをクリアするのを担う。ＡＣＫＮＯＷＬＥＤＧＥコマンドは、コマンド実行の成功の際に送られる。
【０１０５】
【表５】
【０１０６】
［ＤＩＳＣＯＶＥＲ］
この一般的なコマンドは、本システムの初期化処理を開始させる。特に、すべての読出カードに対して、本システムは、それらのハードウェアＩＤで応答する。そのコマンドは、下記のようなものである。
【０１０７】
【表６】
【０１０８】
読出カードに対する特定の応答は、下記のようなものである。
【０１０９】
【表７】
【０１１０】
［ＨＶ ＵＰＬＯＡＤ］
高電圧カードは、一実施形態によれば、ＲＳ２３２（９６００ボー）インタフェースを使用して情報を本システムにアップロードする。各バイトは、個々に送られることができる。
【０１１１】
【表８】
【０１１２】
［ＨＶ ＤＯＷＮＬＯＡＤ］
最大１２８バイトのＲＳ２３２（９６００ボー）インタフェースを使用して高電圧基板にコマンドとデータを送る。
【０１１３】
【表９】
【０１１４】
［ＲＥＡＤ＿ＳＴＡＴＵＳ＜ハードウェアＩＤ＞］
構成要素は、その状態を本システムにアップロードする。このコマンドを受信した後で、構成要素中の或るフラグがクリアされる（＊）。各構成要素の状態は異なる。グローバル・フォーマットで使用される場合には、ハードウェアＩＤは必要ではないが、コマンド語の停止ビットが設定されなければならない。
【０１１５】
【表１０】
【０１１６】
［読出カード状態］
【０１１７】
【表１１】
【０１１８】
【０１１９】
【０１２０】
［読出カードチャネル状態］
【０１２１】
【表１２】
【０１２２】
［ＲＥＡＤ＿ＴＥＭＰＥＲＡＴＵＲＥＳ＜ハードウェアＩＤ＞］
読出カード基板は、その温度と２個のプリアンプ基板（ＡとＢ端）の温度を本システムにアップロードする。
【０１２３】
【表１３】
【０１２４】
その応答は、下記のようなものである。
【０１２５】
【表１４】
【０１２６】
温度値は、その出力を０．２５℃で乗じることによって決定される。
［ＲＥＡＤ＿ＶＥＲＳＩＯＮ＜アドレス＞］
構成要素は、そのバージョンを本システムにアップロードする。グローバル・フォーマットで使用される場合には、ハードウェアＩＤは必要ではないが、最初のコマンド語の停止ビットが設定されなければならない。
【０１２７】
【表１５】
【０１２８】
殆どの構成要素については、応答は、基板とファームウェア情報を含む。
【０１２９】
【表１６】
【０１３０】
しかしながら、制御器読出カードバージョン情報が基板情報を含むので、読出カードチャネル１２０２ａ，１２０２ｂは、ファームウェア仕様を必要とするだけである。読出カードチャネル応答は、次のようなものである。
【０１３１】
【表１７】
【０１３２】
［ＲＥＳＥＴ］
ＲＥＳＥＴコマンドは、すべての構成要素をそれらのデフォルト状態（パワー上昇）に戻す。具体的には、すべての制御フィールドプログラマブルゲートアレイは、それらのＰＲＯＭ情報を再びロードする。
【０１３３】
【表１８】
【０１３４】
［ＳＴＡＲＴ］
すべての適切なプロトコルが充足されたと想定してデータの取得を開始する。適切に構成されていない構成要素には、ＥＲＲＯＲコマンドで応答する。ＳＴＡＲＴは、エラーを発生させずに複数回送られることができる。更に、ＳＴＡＲＴコマンドは、ＴＳＹＮＣ選択ビットが読出カード制御器１５００に設定される場合に、ＴＳＹＮＣを生成する。
【０１３５】
【表１９】
【０１３６】
［停止］
データの取得を止める。
【０１３７】
【表２０】
【０１３８】
［ＲＥＡＤ＿ＣＮＦＧ］
構成要素は、その構成を本システムにアップロードする。各構成要素に対する応答は異
なる。本システムにおけるデータワードに対する十分な定義は、ＷＲＩＴＥ＿ＣＮＦＧコマンドに定義される。構成情報は返されて、Ｙ＝０から始まり、Ｙ＝１５−で終わる。異なるサブ構成は、単一シーケンスに共にスタックされる。グローバル・フォーマットで使用される場合には、ハードウェアＩＤは必要ではないが、コマンド語の停止ビットは設定されなければならない。
【０１３９】
【表２１】
【０１４０】
構成要素に書込まれる情報と、構成要素から返される情報との間の唯一の差は、ＣＯＭＭＡＮＤビットが、それを取得データから区別するために、返された情報で送られることである。たとえば読出カード構成ＲＥＡＤからの応答は、次のようなものである。
【０１４１】
【表２２】
【０１４２】
［ＷＲＩＴＥ＿ＣＮＦＧ］
構成要素の構成をダウンロードする。構成要素の構成はそれぞれ異なる。Ｙの定義は、情報量とその情報がどのくらいグローバルに一般的かに基づく。一般の規定では、構成０〜７は、特定の構成要素に特有である。一方、構成Ｆ〜８は、グローバルに定義可能である。一般的なコマンドは、下記のようなものである。
【０１４３】
【表２３】
【０１４４】
このコマンドは、取得中に発行できないか、または、エラーが生成される。一旦取得が開始すれば、読出カードの構成は、変更できない。読出カード構成バッチ（Ｙ＝０）は、１つのコマンドでＹ＝８、Ｙ＝１４、およびＹ＝１５の構成情報を書込む。各種類のデータを、つまり、Ｙ＝８データ、Ｙ＝１４データ、Ｙ＝１５データの順に連鎖させる。
【０１４５】
［読出カード演算パラメータ（Ｙ＝８）］
これらのパラメータは、ＡとＢ入力に基づきパルスの位置の演算するために使用される変数を定義する。範囲値は、固定小数点１２ビット値であり、オフセットは、固定小数点１２ビット値である。これらのパラメータは、以下のように読出カード制御器１５００における位置を演算するために使用される。オフセットは、偽のトリガ・モードで多くの読取結果の平均を取り、次に、その数値に６４を乗じることによって決定され、最終値を整数として割当ている。従って、ＬＳＢは、＝１／６４のカウントである。範囲は、２０４８が１．０として定義され、従って、範囲＝１／２０４８のＬＳＢをなすことを注記することによって決定される。あるいは、範囲に０．０００５の分解能を提供する。
【０１４６】
【表２４】
【０１４７】
【０１４８】
【０１４９】
操作パラメータ（Ｙ＝１４）
【０１５０】
【表２５】
【０１５１】
【０１５２】
モード・パラメータ（Ｙ＝１５）
【０１５３】
【表２６】
【０１５４】
【０１５５】
読出カードチャネル構成（ＷＲＩＴＥ）Ｙ＝０は、Ｙ＝１、Ｙ＝８の順に連鎖させたすべてのチャネル情報を送る。
［固有の情報（Ｙ＝１）］
読出カードチャネル１２０２ａ，１２０２ｂの構成Ｙ＝１情報は、限定された定義によるものである。位置インデックスは、各チャネルに対して固有でなければならず、各チャネルに対するアナログ情報は、典型的には、様々な検出器とプリアンプに対して異なる。これらのパラメータは、チャネルがデータを取得する前に構成されなければならない。ｖ変数は、電圧と抵抗の電位差計値を表わす。ｐ変数は、固定位置値を表わす。ｘ変数は、パリティを意味するか、または、条件に依存しない。
【０１５６】
【表２７】
【０１５７】
【０１５８】
チャネルのアナログ部１２０４に対するデフォルト値が下に定義され、従って、チャネルのアナログ部１２０４は、一次に機能するべきである。
【０１５９】
【表２８】
【０１６０】
［判断パラメータ（Ｙ＝８）］
読出カードチャネル１２０２ａ，１２０２ｂ用の判断パラメータは、本システムに亘って包括的且つ一般的であるべきである。これらのパラメータの変化は、様々な検出器の種類または様々な読出カードアナログ電子機器においてのみ生じる。ｓ変数は、ＡＤコンバータサンプリング・レートに基づく。ｐ変数は、４０ＭＨｚ（２５ナノ秒周期）の読出カ
ード基板クロック基づく。ｘ変数は、パリティを意味するか、または、条件に依存しない。
【０１６１】
【表２９】
【０１６２】
【０１６３】
デフォルト・パラメータ値は、次のようなものである。
【０１６４】
【表３０】
【０１６５】
［ＤＡＴＡ＿ＭＯＤＥＳ］
構成要素の構成をダウンロードする。構成要素の構成は、それぞれ異なる。Ｙの定義は、情報量とその情報がどのくらいグローバルに一般的かに基づく。一般の規定では、構成０〜７は、特定の構成要素に特有なものである。
【０１６６】
［事象モード］
すべてのサンプリング情報は、位置を演算するために使用される（ｃで示す）。
【０１６７】
【表３１】
【０１６８】
［詳細データ・モード］
詳細モードと名付けられたこのモードでは、チャネルは、情報を出力する前に、検出される入力信号を待つ。有効時間窓判断だけが、このモードで使用される。チャネル情報は、ｓａｍｐｌｅ４時間に達するまで出力される。詳細パケットの長さは、ハードウェア限定を有し、それらは、イネーブルになったチャネルの数、パルスがどのくらいの頻度で生じているか、サンプリング・レート、およびサンプリング時間に依存する。詳細データ・パケットの長さは、任意の内部データＦＩＦＯがオーバーフローする場合に変わることがある。
【０１６９】
【表３２】
【０１７０】
［生データ・モード］
生データ・モードとして示すこのモードでは、読出カードは、事象中に測定されたＡ／Ｄ変換値を出力する。
【０１７１】
【表３３】
【０１７２】
［拡張生データ・モード］
別のモード、拡張生データ・モードでは、読出カードは、事象中に測定されたＡ／Ｄ変換値を出力する。加えて、位置についての制御フィールドプログラマブルゲートアレイ演算が報告される。
【０１７３】
【表３４】
【０１７４】
［ＰＯＳＩＴＯＮ＿ＣＡＬＣＵＬＡＴＩＯＮ］
位置演算は、以下のように行なわれる。ＡとＢに対する生カウントが左に６つシフトされる。次に、ＡとＢのオフセットは、その結果から減じられる。次に、各々のオフセット訂正値は、ＡとＢの範囲で乗じられる。次に、（Ａ−Ｂ）／（Ａ＋Ｂ）＋１が演算され、ここでは、その区分は、少なくとも２８ビットの分解能を維持される。結果として生じる数は、０〜２の間にある。この数は、高分解能モードの場合に１２８を乗じられ、さもなければ６４を乗じられる。整数である際に統計的に正しいビンを生成するために、０．５に等しい適切な固定小数点がその数に加算される。次に、その数は、チューブの位置インデックスに加算される整数になり、これは、報告されるピクセルＩＤである。
【０１７５】
次の典型的なｘｍｌリストは、３２型の検出器に対する要求されたデフォルト構成ファイルを提供する。
【０１７６】
【表３５】
【０１７７】
【０１７８】
本発明がその好ましい特定の実施形態に関連して記述されるが、先の記述とそれに続く例が本発明の範囲を例示し、且つ、それを限定しないように意図されることが理解されるべきである。本発明の範囲内の他の態様、利点、および修正は、本発明が関連する当業者には明白であろう。
【特許請求の範囲】
【請求項１】
線形位置センサアレイとプリアンプ回路とを有する放射線検出器であって、
前記線形位置センサアレイは、真空チャンバで中性子を捕獲するように、かつ前記中性子の捕獲に基づき電流信号を生成するように構成され、
前記プリアンプ回路は、
前記放射線検出器の第１位置と第２位置とから前記電流信号を受信するように接続された第１および第２トランスインピーダンス・アンプであって、前記第１および第２トランスインピーダンス・アンプは出力で第１および第２電圧信号を生成することと；
第１および第２増幅電圧信号を提供すべく、前記第１および第２電圧信号を増幅するために前記トランスインピーダンス・アンプの出力に接続される入力を有する第２増幅ステージと；
前記第２増幅ステージに接続される差動出力ステージであって、前記差動出力ステージは前記第１および第２増幅電圧信号を受信し、前記第１および第２増幅電圧信号それぞれからの一対の出力を提供することと；
前記一対の出力の両方を受信するように接続された入力を有する読出回路であって、前記読出回路は前記一対の出力のそれぞれを処理する処理構造を有し、前記読出回路はタイムスタンプされた単一のデジタル出力を提供することと
を有する、放射線検出器。
【請求項２】
前記処理構造は、
前記一対の出力を、ＡとＢの単一の出力に変換する差動アンプのシリアル接続と；
前記単一の出力を合計出力に合計する合計ステージと；
集積回路と；および
ＡＤコンバータと
を有する、請求項１記載の放射線検出器。
【請求項３】
前記合計ステージはさらに、前記合計出力の信号レベルを平衡させるためにプログラム可能なゲイン平衡／加算回路を有する、
請求項２記載の放射線検出器。
【請求項４】
前記放射線検出器は更に、前記合計ステージと前記集積回路とにそれぞれ接続された弁別子回路を有し、
前記弁別子回路は、
信号検出のための前記合計出力を受信する一つのチャネルである信号検出チャネルと；
雑音検出のための前記合計出力の負つまり反転を受信する一つのチャネルである雑音検出チャネルと
を有し、
前記信号検出チャネルでの論理「１」の検出は、前記集積回路の計時を開始させる、
請求項２記載の放射線検出器。
【請求項５】
前記信号検出チャネルと前記雑音検出チャネルとは、それぞれ比較器を有する、
請求項４記載の放射線検出器。
【請求項６】
前記第１および第２電圧信号は、前記電流信号を積分せずに、前記電流信号に比例する、
請求項１記載の放射線検出器。
【請求項７】
前記第２増幅ステージは、第２オペアンプとコンデンサとを有し、前記コンデンサは前記第２オペアンプと並列であり、かつ前記第２オペアンプを安定化させるように構成され
る、
請求項１記載の放射線検出器。
【請求項８】
前記第１および第２トランスインピーダンス・アンプは、それぞれ１００ＫΩ以下の抵抗を伴うフィードバックループを有する、
請求項６記載の放射線検出器。
【請求項１】
線形位置センサアレイとプリアンプ回路とを有する放射線検出器であって、
前記線形位置センサアレイは、真空チャンバで中性子を捕獲するように、かつ前記中性子の捕獲に基づき電流信号を生成するように構成され、
前記プリアンプ回路は、
前記放射線検出器の第１位置と第２位置とから前記電流信号を受信するように接続された第１および第２トランスインピーダンス・アンプであって、前記第１および第２トランスインピーダンス・アンプは出力で第１および第２電圧信号を生成することと；
第１および第２増幅電圧信号を提供すべく、前記第１および第２電圧信号を増幅するために前記トランスインピーダンス・アンプの出力に接続される入力を有する第２増幅ステージと；
前記第２増幅ステージに接続される差動出力ステージであって、前記差動出力ステージは前記第１および第２増幅電圧信号を受信し、前記第１および第２増幅電圧信号それぞれからの一対の出力を提供することと；
前記一対の出力の両方を受信するように接続された入力を有する読出回路であって、前記読出回路は前記一対の出力のそれぞれを処理する処理構造を有し、前記読出回路はタイムスタンプされた単一のデジタル出力を提供することと
を有する、放射線検出器。
【請求項２】
前記処理構造は、
前記一対の出力を、ＡとＢの単一の出力に変換する差動アンプのシリアル接続と；
前記単一の出力を合計出力に合計する合計ステージと；
集積回路と；および
ＡＤコンバータと
を有する、請求項１記載の放射線検出器。
【請求項３】
前記合計ステージはさらに、前記合計出力の信号レベルを平衡させるためにプログラム可能なゲイン平衡／加算回路を有する、
請求項２記載の放射線検出器。
【請求項４】
前記放射線検出器は更に、前記合計ステージと前記集積回路とにそれぞれ接続された弁別子回路を有し、
前記弁別子回路は、
信号検出のための前記合計出力を受信する一つのチャネルである信号検出チャネルと；
雑音検出のための前記合計出力の負つまり反転を受信する一つのチャネルである雑音検出チャネルと
を有し、
前記信号検出チャネルでの論理「１」の検出は、前記集積回路の計時を開始させる、
請求項２記載の放射線検出器。
【請求項５】
前記信号検出チャネルと前記雑音検出チャネルとは、それぞれ比較器を有する、
請求項４記載の放射線検出器。
【請求項６】
前記第１および第２電圧信号は、前記電流信号を積分せずに、前記電流信号に比例する、
請求項１記載の放射線検出器。
【請求項７】
前記第２増幅ステージは、第２オペアンプとコンデンサとを有し、前記コンデンサは前記第２オペアンプと並列であり、かつ前記第２オペアンプを安定化させるように構成され
る、
請求項１記載の放射線検出器。
【請求項８】
前記第１および第２トランスインピーダンス・アンプは、それぞれ１００ＫΩ以下の抵抗を伴うフィードバックループを有する、
請求項６記載の放射線検出器。
【図１】
【図２】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１４】
【図１５】
【図１６】
【図１７】
【図１２】
【図１３】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１４】
【図１５】
【図１６】
【図１７】
【図１２】
【図１３】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−５７６７６（Ｐ２０１３−５７６７６Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１２−２３６５９７（Ｐ２０１２−２３６５９７）
【出願日】平成２４年１０月２６日（２０１２．１０．２６）
【分割の表示】特願２００９−５３４９２３（Ｐ２００９−５３４９２３）の分割
【原出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（３０１０２７０７４）ユーティ―バテル エルエルシー (19)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２４年１０月２６日（２０１２．１０．２６）
【分割の表示】特願２００９−５３４９２３（Ｐ２００９−５３４９２３）の分割
【原出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（３０１０２７０７４）ユーティ―バテル エルエルシー (19)
【Ｆターム（参考）】
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