Ａ／Ｄ変換器
【課題】任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定可能なΔΣＡ／Ｄ変換器を提供する。
【解決手段】ΔΣＡ／Ｄ変換器のΔΣ変調器が有する（１ビットＤＡＣ＋加算＋積分）演算回路にて、オペアンプの正側入力ノード及び負側入力ノードに対してそれぞれ２つのリファレンス容量を設け、入力信号に変調器出力に応じた信号を加算又は減算する場合に、リファレンス容量の接続を正側入力ノード及び負側入力ノードにおいて相補的に切り替えることで、リファレンス電圧にかかわらずオペアンプの入力ノードに加算される電荷量を常に同一にして、オペアンプの入力ノードの電位が回路のコモンモード電位に収束するようにし、任意のコモンモード電位の差動アナログ信号を入力可能、かつ任意のリファレンス電圧を設定可能にする。
【解決手段】ΔΣＡ／Ｄ変換器のΔΣ変調器が有する（１ビットＤＡＣ＋加算＋積分）演算回路にて、オペアンプの正側入力ノード及び負側入力ノードに対してそれぞれ２つのリファレンス容量を設け、入力信号に変調器出力に応じた信号を加算又は減算する場合に、リファレンス容量の接続を正側入力ノード及び負側入力ノードにおいて相補的に切り替えることで、リファレンス電圧にかかわらずオペアンプの入力ノードに加算される電荷量を常に同一にして、オペアンプの入力ノードの電位が回路のコモンモード電位に収束するようにし、任意のコモンモード電位の差動アナログ信号を入力可能、かつ任意のリファレンス電圧を設定可能にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ型Ａ／Ｄ変換器（アナログデジタル変換器）に関する。
【背景技術】
【０００２】
デルタシグマ型アナログデジタル変換器（ΔΣＡ／Ｄ変換器）は、オーバーサンプリング技術に基づいたＡ／Ｄ変換方式で、オーディオやセンサ等の比較的速度の遅い信号のデジタイズのために用いられている。ΔΣＡ／Ｄ変換器は、単調増加性に優れ、比較的単純な回路で例えば１６ビット等の高分解能を達成できる。ΔΣＡ／Ｄ変換器は、例えばマイクロコントローラ（ＭＣＵ）に内蔵されるＡ／Ｄ変換回路として用いられている。
【０００３】
ΔΣＡ／Ｄ変換器は、入力アナログ信号をΔΣ変調するΔΣ変調器、及びΔΣ変調信号からＡ／Ｄ変換結果を生成するデシメーションフィルタを有する。図６は、１ビットΔΣ変調器を含むΔΣＡ／Ｄ変換器の構成例を示す図である。図６において、ＭＯＤはΔΣ変調器であり、ＦＬＴはデシメーションフィルタである。ΔΣ変調器ＭＯＤは、入力アナログ信号Ｖｉｎの信号周波数の数十倍から数百倍程度の周波数（オーバーサンプリング周波数）でΔΣ変調し、１ビットΔΣ変調信号Ｄ１を出力する。１ビットΔΣ変調信号Ｄ１は、パルス密度変調信号であり、入力アナログ信号Ｖｉｎが大きい場合には“１”の含まれる割合が増し、入力アナログ信号Ｖｉｎが小さい場合には“０”の含まれる割合が増す。デシメーションフィルタＦＬＴは、ΔΣ変調器ＭＯＤにより生成された１ビットΔΣ変調信号Ｄ１から信号帯域成分を抽出し、所望のビット幅へ拡張するとともに、低いデータレートにダウンサンプリングし、その結果をＡ／Ｄ変換結果として出力する。Ａ／Ｄ変換結果は、入力アナログ信号Ｖｉｎの大小に対応したデジタルコードとして出力される。図６に示す例では、１６ビットデジタル出力Ｄ２がＡ／Ｄ変換器でのＡ／Ｄ変換結果として出力される。
【０００４】
図７は、ΔΣＡ／Ｄ変換器が有するΔΣ変調器を実現するための信号経路の例を示す図である（非特許文献３：Ｆｉｇ．１、非特許文献４：Ｆｉｇ．１参照）。ΔΣ変調器には、出力コードのビット幅、雑音伝達関数の次数、その他信号経路の構造等に様々なバリエーションが存在するが、ここでは１ビット２次ΔΣ変調器を実現するための信号経路を一例として示している。図７において、ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４は、入力される２つの信号を加算して加算結果を出力する加算器である。図中、“−”（マイナス記号）が付されている加算器は、その入力の符号を反転した後に加算することを意味する。また、ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４は、入力される信号を１サイクル分遅延して出力する遅延器である。ＡＭ１は入力される信号を２倍して出力する増幅器であり、Ｑ１は入力される信号を量子化する量子化器である。ここで、ΔΣ変調器は、多くの場合、スイッチドキャパシタ回路等によって構成され、演算が離散時間的に行われるため、遅延器を用いてサイクル間の時間関係を示している。
【０００５】
図７において、加算器ＡＤ１は、入力アナログ信号Ｕから出力ΔΣ変調信号Ｖを減じ、結果を信号Ｓ３として出力する。加算器ＡＤ２は、遅延器ＤＬ１により生成された１サイクル前の加算器ＡＤ２自身の出力に信号Ｓ３を加え、結果を信号Ｓ４として出力する。すなわち、加算器ＡＤ２と遅延器ＤＬ１との組は、信号Ｓ３を時間で積分する積分器として機能する。加算器ＡＤ３は、遅延器ＤＬ２により生成された１サイクル前の加算器ＡＤ２の出力である信号Ｓ１から、増幅器ＡＭ１より出力された信号Ｓ７（２倍にされた出力ΔΣ変調信号Ｖ）を減じ、結果を信号Ｓ５として出力する。加算器ＡＤ４は、遅延器ＤＬ３により生成された１サイクル前の加算器ＡＤ４自身の出力に信号Ｓ５を加え、結果を信号Ｓ６として出力する。すなわち、加算器ＡＤ４と遅延器ＤＬ３との組は、信号Ｓ５を時間で積分する積分器として機能する。量子化器Ｑ１は、遅延器ＤＬ４により生成された１サイクル前の加算器ＡＤ４の出力である信号Ｓ２を量子化し、“１”又は“−１”の出力ΔΣ変調信号Ｖを出力する。量子化器Ｑ１は、入力される信号Ｓ２がＳ２＞０である場合には“１”を出力し、Ｓ２＜０である場合には“−１”を出力する。すなわち、量子化器Ｑ１の出力である出力ΔΣ変調信号Ｖは、２値（１ビット）の信号である。
【０００６】
図７に信号経路を示したΔΣ変調器では、出力ΔΣ変調信号Ｖは、加算器ＡＤ１及びＡＤ３を介して二重に負帰還されている。そのため、信号Ｓ２が増加すれば出力ΔΣ変調信号Ｖが“１”となって信号Ｓ７が“２”になるので、信号Ｓ５及びＳ６が減少する方向に働き、結果として信号Ｓ２が減少する。また、信号Ｓ１が増加すれば、信号Ｓ５、Ｓ６及びＳ２が増加する方向に働き、出力ΔΣ変調信号Ｖが“１”となる。出力ΔΣ変調信号Ｖが“１”となると、信号Ｓ３は減少する方向に作用し、また信号Ｓ５も減少する方向に作用し、その結果、信号Ｓ１及びＳ２が減少する。このような負帰還によって、入力アナログ信号Ｕが過大ではない領域では、図７に示した信号経路は発散しないことが知られている。例えば、図７に信号経路を示したような演算回路を使用することで、図６に示したΔΣ変調器ＭＯＤを実現できる。
【０００７】
図８は、図７に示した１ビット２次ΔΣ変調器の信号経路をｚ演算子を用いて表記した図である。図８において、ＡＤ１、ＡＤ２は加算器であり、ＩＮＴ１、ＩＮＴ２は積分器である。また、ＡＭ１は入力される信号を２倍に増幅する増幅器であり、Ｑ１は入力される信号を量子化する量子化器である。Ｕ１は、加算器ＡＤ１と積分器ＩＮＴ１により構成される演算ブロックである。図８に示すように、図７において加算器ＡＤ２及び遅延器ＤＬ１、ＤＬ２で構成される演算部は積分器ＩＮＴ１として表現でき、図７において加算器ＡＤ４及び遅延器ＤＬ３、ＤＬ４で構成される演算部は積分器ＩＮＴ２として表現できる。また、量子化器Ｑ１は、入力される信号の大小を判別して２値化するが、この演算は入力された信号に量子化雑音を加えるとモデル化することができる。そこで、図８においては、信号Ｓ２に量子化誤差Ｅを加えた値を出力するブロックとしている。
【０００８】
図７に示した信号経路を、図８に示すようにｚ演算子を用いて表記し整理すると、量子化雑音Ｅから出力Ｖへの雑音伝達関数ＮＴＦ（ｚ）、及び入力Ｕから出力Ｖへの信号伝達関数ＳＴＦ（ｚ）は、
NTF(z)＝(1−z-1)2
STF(z)＝z-2
である。これは、入力Ｕはそのまま出力Ｖへ現れ、量子化雑音Ｅは高域へ拡散され出力されることを示している。ΔΣＡ／Ｄ変換器は、前述したようなΔΣ変調器の後段にデシメーションフィルタを設け、高域に拡散された量子化雑音を除去してＡ／Ｄ変換結果を得る。
【０００９】
次に、前述したΔΣ変調器を実現するための信号経路を、半導体集積回路上に形成するための回路構成について説明する。図９は、シングルエンド構造の（加算＋積分）演算回路の一例を示す図である（特許文献１：図１、特許文献３：図３・図６、特許文献４：Ｆｉｇ．６参照）。図９（Ａ）に示す演算ブロックの機能を実現する回路構成の一例を図９（Ｂ）に示している。すなわち、図９（Ｂ）に示す演算回路は、図９（Ａ）に示すように入力信号（入力電圧）Ｖ１、Ｖ２を加算する加算器ＡＤＤ、及び加算器ＡＤＤでの加算結果を積分して演算結果を出力信号（出力電圧）Ｖｏｕｔとして出力する積分器ＩＮＴからなる演算ブロックを実現するものである。
【００１０】
図９（Ｂ）において、Ｃ１、Ｃ２はサンプリング容量であり、Ｃ３は積分容量である。また、ＯＰＡはオペアンプであり、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６はスイッチである。スイッチＳＷ１、ＳＷ３、ＳＷ５は、信号φ１により導通／非導通（オン／オフ）が制御され、スイッチＳＷ２、ＳＷ４、ＳＷ６は、信号φ２により導通／非導通（オン／オフ）が制御される。ここで、容量Ｃ１、Ｃ２、Ｃ３のそれぞれの容量値をＣ１、Ｃ２、Ｃ３とする。また、容量Ｃ１やＣ２において、左側ノード（スイッチＳＷ１やＳＷ３側の電極）をボトムプレートと呼び、右側ノード（スイッチＳＷ６側の電極）をトッププレートと呼ぶ。
【００１１】
図９（Ｂ）に示す回路は、クロック信号等に基づいて信号φ１、φ２を制御し、スイッチＳＷ１、ＳＷ３、ＳＷ５の組とスイッチＳＷ２、ＳＷ４、ＳＷ６の組とを組毎に交互にオンすることによって、入力信号Ｖ１とＶ２の加算及びその加算結果の積分を行う。
【００１２】
まず、信号φ１によりスイッチＳＷ１、ＳＷ３、ＳＷ５がオンし、信号φ２によりスイッチＳＷ２、ＳＷ４、ＳＷ６がオフすると、容量Ｃ１のボトムプレートには電圧Ｖ１が印加され、容量Ｃ２のボトムプレートには電圧Ｖ２が印加される。また、容量Ｃ１、Ｃ２のトッププレートは０（Ｖ）に接続される。このとき、容量Ｃ１、Ｃ２にそれぞれ蓄えられる電荷Ｑ１、Ｑ２は、
Q1＝−C1・V1
Q2＝−C2・V2
であり、容量Ｃ１、Ｃ２に入力電圧Ｖ１、Ｖ２に応じた電荷がサンプリングされる。また、このときの出力電圧Ｖｏｕｔの電圧値がＶｏｕｔ１であるとすれば、容量Ｃ３に蓄えられる電荷Ｑ３は、
Q3＝−C3・Vout1
である。
【００１３】
次に、信号φ１によりスイッチＳＷ１、ＳＷ３、ＳＷ５がオフし、信号φ２によりスイッチＳＷ２、ＳＷ４、ＳＷ６がオンすると、容量Ｃ１、Ｃ２のボトムプレートは０（Ｖ）に、容量Ｃ１、Ｃ２のトッププレートはオペアンプＯＰＡの負側入力端子に接続される。その結果、オペアンプＯＰＡの作用によって容量Ｃ１、Ｃ２に蓄えられた電荷が容量Ｃ３に転送されるように動作し、出力電圧Ｖｏｕｔの電圧値がＶｏｕｔ１からＶｏｕｔ２に変化する。電荷保存則により、
−C3・Vout2＝Q1＋Q2＋Q3
が成り立つので、電圧値Ｖｏｕｔ２は、
Vout2＝Vout1＋(C1／C3)V1＋(C2／C3)V2
となる。つまり、一連の動作によって、出力電圧ＶｏｕｔとしてＶｏｕｔ１に（Ｃ１／Ｃ３）Ｖ１と（Ｃ２／Ｃ３）Ｖ２とを加えたものが出力される。その後、信号φ１によりスイッチＳＷ１、ＳＷ３、ＳＷ５がオンし、信号φ２によりスイッチＳＷ２、ＳＷ４、ＳＷ６がオフするようにして、前述の動作を繰り返し行うことによって、入力信号Ｖ１とＶ２を加算し、その加算結果を積分する演算が実現される。
【００１４】
以上の動作をｚ演算子で表記すれば、
Vout(z)＝[(C1／C3)V1(z)＋(C2／C3)V2(z)]／(z−1)
である。図９（Ｂ）に示した演算回路では、入力信号（入力電圧）Ｖ１は（Ｃ１／Ｃ３）倍にスケールされて演算され、入力信号（入力電圧）Ｖ２は（Ｃ２／Ｃ３）倍にスケールされて演算される。回路における信号の飽和を防ぐ目的や、その他信号経路設計の都合等に応じて（Ｃ１／Ｃ３）や（Ｃ２／Ｃ３）の比率は適宜変化される。
【００１５】
図１０は、オペアンプの入力部分の回路構成を示す図である（非特許文献５：Ｆｉｇ．２参照）。図１０において、Ｍ１、Ｍ２、Ｍ３はＮ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１は、ＭＯＳトランジスタＭ２及びＭ３をバイアスする役割を有する。ＭＯＳトランジスタＭ２、Ｍ３は、ソースを共通としたトランジスタ対を構成する。ＭＯＳトランジスタＭ２のゲートがオペアンプの正側入力ノード（正側入力端子）ＩＭに対応しており、ＭＯＳトランジスタＭ３のゲートがオペアンプの負側入力ノード（負側入力端子）ＩＰに対応している。
【００１６】
図１０に示す差動対が正常に動作するためには、ＭＯＳトランジスタＭ２及びＭ３のゲート−ソース間電圧は、トランジスタの閾値電圧Ｖｔｈに０．２（Ｖ）程度のオーバードライブ電圧Ｖｏｖを加えた電圧が必要である。例えば、トランジスタの閾値電圧が０．６（Ｖ）であるとすれば、ＭＯＳトランジスタＭ２及びＭ３は、そのゲート−ソース間電圧が０．２（Ｖ）＋０．６（Ｖ）＝０．８（Ｖ）以上となるようにバイアスされなければならない。また、ＭＯＳトランジスタＭ１のドレイン−ソース間電圧は、回路が正常に動作するためには、例えば０．２（Ｖ）以上が必要である。
【００１７】
これらの各ＭＯＳトランジスタが正常に動作するために必要な制約により、オペアンプが正常動作するためには、入力端子ＩＭ及びＩＰのそれぞれに対して０．２（Ｖ）＋０．８（Ｖ）＝１．０（Ｖ）以上の電位を印加せねばならない。例えば、電源電圧が３．０（Ｖ）である場合には、入力端子ＩＭ及びＩＰのそれぞれの電位が１．０（Ｖ）から３．０（Ｖ）の範囲になければオペアンプとして期待した動作をしない。このように、実際には入力端子ＩＭ及びＩＰのそれぞれの電位がある程度高い電位でないとオペアンプは動作しない。そのため、ΔΣＡ／Ｄ変換器に含まれるオペアンプでも、オペアンプの入力端子に印加される電圧は必要な範囲に含まれなくてはならない。正常動作に必要なオペアンプの入力端子の電圧範囲は、コモンモード入力電圧範囲と呼ばれている。
【００１８】
前述した図９に示した演算回路はシングルエンド構造であったが、シングルエンド構造に対して大きな信号振幅を使用できることや同相雑音の影響を受けにくいなどの利点から、実際の半導体集積回路において、それら演算回路は差動構造とする場合が多い。以下、ΔΣＡ／Ｄ変換器で用いられる差動構造の演算回路の例を説明する。
【００１９】
図１１は、差動構造のスイッチドキャパシタ積分器の回路構成例を示す図である（特許文献２：図７、特許文献６：Ｆｉｇ．７参照）。図１１において、Ｃ１Ｐ、Ｃ１Ｍはサンプリング容量であり、Ｃ２Ｐ、Ｃ２Ｍは積分容量である。また、ＯＰＡは全差動オペアンプであり、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８はスイッチである。スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６は、信号φ１により導通／非導通（オン／オフ）が制御され、スイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８は、信号φ２により導通／非導通（オン／オフ）が制御される。また、ＶＩＰは正側入力ノード、ＶＩＭは負側入力ノード、ＶＯＰは正側出力ノード、ＶＯＭは負側出力ノードである。なお、以下では、各ノードに対して入力又は出力される信号名や各ノードの電圧値も、適宜ノードに付した符号と同様の表記を用いて示す。ＳＧは、差動入力信号（ＶＩＰ−ＶＩＭ）を出力する信号源である。信号源ＳＧは、差動構造のスイッチドキャパシタ積分器が形成される半導体集積回路（ＩＣ）の外部に設けられる。
【００２０】
図１１に示す演算回路（スイッチドキャパシタ積分器）は、信号源ＳＧから供給される差動入力信号（ＶＩＰ−ＶＩＭ）を積分し、その結果を差動出力信号（ＶＯＰ−ＶＯＭ）により出力する機能を有する。図１１に示す演算回路では、オペアンプＯＰＡは、コモンモード電位ＶＣＭを参照して、出力信号ＶＯＰ及びＶＯＭのコモン電位がＶＣＭとなるように、すなわち（ＶＯＰ＋ＶＯＭ）／２＝ＶＣＭとなるようにコモンモードフィードバックを行う。なお、図１１において、コモンモード電位ＶＣＭは、電源電圧ＶＤＤと接地電圧ＶＳＳ（０（Ｖ））との中間電位であるとする。ＶＩＣＭは、入力信号ＶＩＰ及びＶＩＭの中間電位、すなわち入力信号のコモンモード電位である。また、容量Ｃ１Ｐ及びＣ１Ｍの容量値は同一のＣ１とし、容量Ｃ２Ｐ及びＣ２Ｍの容量値は同一のＣ２とする。
【００２１】
図１１に示す演算回路では、まず、信号φ１によりスイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオンし、信号φ２によりスイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８がオフすると、容量Ｃ１Ｐ、Ｃ１Ｍのボトムプレートにはそれぞれ電圧ＶＩＰ、ＶＩＭが印加される。また、容量Ｃ１Ｐ、Ｃ１Ｍのトッププレートは、コモンモード電位ＶＣＭに接続される。このとき、容量Ｃ１Ｐ、Ｃ１Ｍにそれぞれ蓄えられる電荷Ｑ１Ｐ、Ｑ１Ｍは、
Q1P＝(VCM−VIP)C1
Q1M＝(VCM−VIM)C1
であり、容量Ｃ１Ｐ、Ｃ１Ｍにコモンモード電位ＶＣＭと入力電圧ＶＩＰ、ＶＩＭとの差に応じた電荷がサンプリングされる。また、このときの出力信号ＶＯＰの電圧値がＶＯＰ１であるとし、出力信号ＶＯＭの電圧値がＶＯＭ１であるとすれば、容量Ｃ２Ｐ及びＣ２Ｍに蓄えられている電荷の和は、
(VOP1−VCM)C2＋(VCM−VOM1)C2＝(VOP1−VOM1)C2
である。
【００２２】
次に、信号φ１によりスイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオフし、信号φ２によりスイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８がオンすると、容量Ｃ１Ｐ及びＣ１Ｍのボトムプレートはコモンモード電位ＶＣＭに接続される。また、容量Ｃ１ＰのトッププレートはオペアンプＯＰＡの負側入力端子に接続され、容量Ｃ１ＭのトッププレートはオペアンプＯＰＡの正側入力端子に接続される。その結果、オペアンプＯＰＡの作用によって、出力信号ＶＯＰの電圧値がＶＯＰ２に変化し、出力信号ＶＯＭの電圧値がＶＯＭ２に変化する。このとき、前の状態の電荷が保存されるとすれば、
(VOP2−VOM2)C2＝(VOP1−VOM1)C2＋Q1P−Q1M
であるので、
(VOP2−VOM2)＝(VOP1−VOM1)＋(VIP−VIM)C1／C2
である。すなわち、差動出力電圧（ＶＯＰ２−ＶＯＭ２）は、１つ前の差動出力電圧（ＶＯＰ１−ＶＯＭ１）に差動入力電圧と容量比との積（（ＶＩＰ−ＶＩＭ）Ｃ１／Ｃ２）を加えたものになる。これは１回分の積分演算に相当する。
【００２３】
ここで、半導体集積回路内における差動信号のコモンモード電位ＶＣＭは、半導体集積回路の電源電圧に応じて決まる電位であり、入力信号のコモンモード電位ＶＩＣＭは、半導体集積回路の外部の信号源ＳＧに応じて決まる電位であり、両者は直接関係しない。一般に、差動入力Ａ／Ｄ変換器には差動入力信号（ＶＩＰ及びＶＩＭ）を入力するための２つの入力端子は存在するが、入力信号のコモンモード電位ＶＩＣＭを入力するための入力端子は設けられない。コモンモード電位ＶＣＭと入力信号のコモンモード電位ＶＩＣＭとがどのような関係であっても、回路が差動信号の演算を正常に行うことが望ましい。
【００２４】
しかしながら、図１１に示した演算回路において、コモンモード電位ＶＣＭと入力信号のコモンモード電位ＶＩＣＭとが著しく異なる電位となった場合には、ノードＶＡの電位がオペアンプＯＰＡの適切な入力電圧範囲から逸脱し、積分器が動作しない問題がある。これは、ノードＶＡの電位が、φ１期間にサンプリングされた容量Ｃ１Ｐ、Ｃ１Ｍの電荷と、φ２期間にスイッチで設定される回路による容量分圧によって決まるためである。なお、φ１期間は、信号φ１により制御されるスイッチがオンとなる期間、すなわちスイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオンし、スイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８がオフする期間である。また、φ２期間は、信号φ２により制御されるスイッチがオンとなる期間、すなわちスイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオフし、スイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８がオンする期間である。
【００２５】
図１１に示した演算回路において、φ１期間に容量Ｃ１Ｐ及びＣ１Ｍにサンプリングされる電荷量は、φ２期間もそのまま保存されるので、
(VCM−VIP)C1＋(VCM−VIM)C1＝2(VA−VCM)C1
が成り立つ。ＶＡについて整理すると、
VA＝2VCM−(VIP＋VIM)／2＝2VCM−VICM
となる。つまり、オペアンプＯＰＡの入力ノードＶＡの電位は、２ＶＣＭからＶＩＣＭを減じた電位に収束することになる。例えば、コモンモード電位ＶＣＭが１．５（Ｖ）、入力信号のコモンモード電位ＶＩＣＭが２．５（Ｖ）のときには、オペアンプＯＰＡの入力ノードＶＡの電位は０．５（Ｖ）に収束する。しかし、前述したようにオペアンプＯＰＡのコモンモード入力電圧範囲には制約があり、例えば図１０に示した回路ではオペアンプの入力ノードＩＭ及びＩＰの電位が０．５（Ｖ）であると、差動対が遮断してしまい、所望の動作が行われない。図１１に示した演算回路のオペアンプＯＰＡの内部が図１０に示した構成と同様であったとすれば、正常に動作させるためには、入力信号のコモンモード電位ＶＩＣＭは、０（Ｖ）＜ＶＩＣＭ＜２．０（Ｖ）の電圧範囲でなければならない。
【００２６】
この制約の存在は、差動入力Ａ／Ｄ変換器を用いてシングルエンド信号をＡ／Ｄ変換する場合に、特に問題となる。例えば、差動入力Ａ／Ｄ変換器でシングルエンド信号をＡ／Ｄ変換する場合には、２つの入力端子のうちの片側を所定の電位に固定すれば良い。しかし、図１１に示した演算回路を用いたＡ／Ｄ変換器では、例えば負側入力端子ＶＩＭを１．５（Ｖ）とし、正側入力端子ＶＩＰを信号源に接続するようにした場合には、信号源から２．５（Ｖ）以上の信号が印加されると、入力信号のコモンモード電位ＶＩＣＭが２．０（Ｖ）より大きくなり回路が動作しない。このように、図１１に示した演算回路をΔΣＡ／Ｄ変換器に用いた場合には、ユーザが信号源の設計に大きな制約を課されてしまうという課題がある。
【００２７】
図１１に示した演算回路における前述のような課題を解消する回路構成として、図１２に示す演算回路が提案されている（特許文献７：Ｆｉｇ．４参照）。図１２は、差動構造のスイッチドキャパシタ積分器の他の回路構成例を示す図である。図１２において、図１１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図１２に示す演算回路は、図１１に示した演算回路は有していない容量素子Ｃ３Ｐ、Ｃ３Ｍが加えられている。Ｃ３ＰとＣ３Ｍは寄生容量でもよいので、破線で表記した。また、図１１に示した演算回路では、容量Ｃ１ＰのボトムプレートはスイッチＳＷ３を介してコモンモード電位ＶＣＭに接続でき、容量Ｃ１ＭのボトムプレートはスイッチＳＷ４を介してコモンモード電位ＶＣＭに接続できるように構成されていた。それに対して、図１２に示す演算回路では、容量Ｃ１Ｐ及びＣ１ＭのボトムプレートはスイッチＳＷ３を介して互いに接続可能になっている。
【００２８】
図１２に示す演算回路では、φ１期間に容量素子Ｃ３Ｐ、Ｃ３Ｍのボトムプレートは０（Ｖ）に、容量素子Ｃ３Ｐ、Ｃ３Ｍのトッププレートはコモンモード電位ＶＣＭに接続される。また、容量Ｃ１Ｐ、Ｃ１Ｍのボトムプレートにはそれぞれ電圧ＶＩＰ、ＶＩＭが印加され、容量Ｃ１Ｐ、Ｃ１Ｍのトッププレートがコモンモード電位ＶＣＭに接続される。これにより、容量素子Ｃ３Ｐ、Ｃ３Ｍはそれぞれコモンモード電位ＶＣＭに充電され、容量Ｃ１Ｐ、Ｃ１Ｍにコモンモード電位ＶＣＭと入力電圧ＶＩＰ、ＶＩＭとの差に応じた電荷がサンプリングされる。
【００２９】
次に、φ２期間に遷移しスイッチＳＷ３、ＳＷ７、ＳＷ８がオンすると、オペアンプＯＰＡの入力ノードＶＡは容量Ｃ３Ｐ及びＣ３Ｍに予め充電されていたコモンモード電位ＶＣＭに収束する。実際には、オペアンプＯＰＡの入力ノードＶＡの電位は、オペアンプＯＰＡや容量Ｃ２Ｐ、Ｃ２Ｍの寄生容量等によって、はじめはコモンモード電位ＶＣＭとは異なる電位である可能性があるが、数サイクル繰り返した後にコモンモード電位ＶＣＭに収束する。このように差動構造のスイッチドキャパシタ積分器は、図１２に示すように構成することで、任意のコモンモード電位の差動入力信号を入力できる。
【００３０】
図１２に示した演算回路は単純な積分器であるが、ΔΣ変調器では、図８に示した演算ブロックＵ１のように入力電圧に２値の参照電圧を加えた値を積分する（１ビットＤＡＣ＋加算＋積分）演算回路が必要である。図１３は、差動構造の（１ビットＤＡＣ＋加算＋積分）演算回路の一例を示す図である。図１３において、Ｃ３Ｐ、Ｃ３Ｍはリファレンス容量であり、ＳＷ９、ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４はスイッチである。また、Ｖｒｅｆはリファレンス電圧である。その他の構成要素は、図１２において同一の符号が付された構成要素と同様であるので、重複する説明は省略する。
【００３１】
スイッチＳＷ９、ＳＷ１２は、信号φ１により導通／非導通（オン／オフ）が制御され、スイッチＳＷ１０、ＳＷ１１、ＳＷ１３、ＳＷ１４は、信号φ２及び信号ｙ（又は信号ｙの反転信号ｙｘ）により導通／非導通（オン／オフ）が制御される。スイッチＳＷ１０及びＳＷ１４は、信号φ２が“１”であり、かつ信号ｙが“＋１”であるときに導通（オン）とされ、そうでないときは非導通（オフ）とされる。また、スイッチＳＷ１１及びＳＷ１３は、信号φ２が“１”であり、かつ信号ｙが“−１”であるときに導通（オン）とされ、そうでないときは非導通（オフ）とされる。ここで、信号ｙは、ΔΣ変調器のフィードバック信号に対応し、値は前述のように１ビット（２値）をとる。また、容量Ｃ３Ｐ及びＣ３Ｍの容量値は同一とする。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開平８−１２５５４１号公報
【特許文献２】特開２００２−２６１６１４号公報
【特許文献３】特開２００１−３５８５９１号公報
【特許文献４】米国特許第４８５１８４１号明細書
【特許文献５】米国特許第４９３９５１６号明細書
【特許文献６】米国特許第４９７２４３６号明細書
【特許文献７】米国特許第６７６８４３６号明細書
【特許文献８】特開２００７−３００２２５号公報
【特許文献９】特開２００６−４１９９２号公報
【特許文献１０】特表平１０−５０８１６７号公報
【非特許文献】
【００３３】
【非特許文献１】湯川彰著，「オーバーサンプリングＡ−Ｄ変換技術」，日経ＢＰ社，１９９０
【非特許文献２】Richard Schreier and Gabor C. Temes著，和保孝夫 安田彰 監訳，「ΔΣ型アナログ／デジタル変換器入門」，丸善，２００７
【非特許文献３】B. E. Boser and B. A. Wooley, "The design of sigma-delta modulation analog-to-digital converters," IEEE Journal of Solid-State Circuits, Vol.23, pp.1298-1308, December 1988.
【非特許文献４】B. P. Brandt, D. E. Wingard, and B. A. Wooley, "Second-order sigma-delta modulation for digital-audio signal acquisition," IEEE Journal of Solid-State Circuits, Vol.26, pp.618-627, April 1991.
【非特許文献５】M. W. Hauser, P. J. Hurst, and R. W. Brodersen, "MOS ADC-Filter Combination That Does Not Require Precision Analog Components," IEEE International Solid-State Circuits Conference 1985 Digest of Technical Papers, pp.80-82, 1985.
【発明の概要】
【発明が解決しようとする課題】
【００３４】
発明にいたる参考図である図１３に示す演算回路は、差動入力信号から信号ｙを減じ、その結果を積分して出力する。実際には、リファレンス電圧Ｖｒｅｆとリファレンス容量Ｃ３Ｐ、Ｃ３Ｍとの積で表される電荷が信号ｙに相当する。
【００３５】
図１３に示す演算回路では、φ１期間に、容量Ｃ１Ｐ、Ｃ１Ｍのボトムプレートにそれぞれ電圧ＶＩＰ、ＶＩＭが印加され、容量Ｃ１Ｐ、Ｃ１Ｍのトッププレートがコモンモード電位ＶＣＭに接続され、差動入力信号のサンプリングが行われる。このとき、容量素子Ｃ３Ｐ及びＣ３Ｍは、両電極（ボトムプレート及びトッププレート）がコモンモード電位ＶＣＭに接続されており、電荷がゼロとなる。
【００３６】
次に、φ２期間に遷移すると、スイッチＳＷ３、ＳＷ７、ＳＷ８がオンし、サンプリングにより容量Ｃ１Ｐ及びＣ１Ｍに蓄えられた電荷が、容量Ｃ２Ｐ及びＣ２Ｍに転送される。また、φ２期間において、信号ｙの値が“＋１”の場合には、スイッチＳＷ１０及びＳＷ１４がオンして、容量Ｃ３Ｐのボトムプレートはリファレンス電圧Ｖｒｅｆに接続され、容量Ｃ３Ｍのボトムプレートは０（Ｖ）に接続される。逆に、信号ｙの値が“−１”の場合には、スイッチＳＷ１１及びＳＷ１３がオンして、容量Ｃ３Ｐのボトムプレートは０（Ｖ）に接続され、容量Ｃ３Ｍのボトムプレートはリファレンス電圧Ｖｒｅｆに接続される。その結果、サンプリングされた入力信号からリファレンス分の信号を減じた値、又はサンプリングされた入力信号にリファレンス分の信号を加えた値が、積分される。
【００３７】
図１３に示した演算回路を用いて、ΔΣＡ／Ｄ変換器が有するΔΣ変調器を構成した場合には、設定可能なリファレンス電圧Ｖｒｅｆの範囲が狭いという課題がある。ΔΣＡ／Ｄ変換器において、このリファレンス電圧Ｖｒｅｆは、Ａ／Ｄ変換のフルスケールを規定するものであるため、ユーザが任意に設定できることが望ましい。図１３に示した演算回路では、φ１期間には、容量Ｃ３Ｐ及びＣ３Ｍの電荷はゼロに放出される。次のφ２期間には、容量Ｃ３Ｐ及びＣ３Ｍがリファレンス電圧Ｖｒｅｆと０（Ｖ）との電位差を容量分圧するように各スイッチが制御され、オペアンプＯＰＡの入力ノードＶＡの電位は、容量Ｃ３Ｐ及びＣ３Ｍで分圧された電圧となる。つまり、入力ノードＶＡの電位は、ＶＡ＝Ｖｒｅｆ／２となる。
【００３８】
そのため、入力ノードＶＡの電位（Ｖｒｅｆ／２）がオペアンプＯＰＡのコモンモード入力電圧範囲を下回るような低いリファレンス電圧Ｖｒｅｆを用いると、回路は動作しない。例えば、電源電圧ＶＤＤが３．０（Ｖ）、接地電圧ＶＳＳが０（Ｖ）、コモンモード電位ＶＣＭが１．５（Ｖ）、リファレンス電圧Ｖｒｅｆが１．０（Ｖ）である場合には、入力ノードＶＡの電位は、ＶＡ＝Ｖｒｅｆ／２＝０．５（Ｖ）に収束する。しかし、図１３に示した演算回路のオペアンプＯＰＡの内部が図１０に示した構成と同様であると、差動対が遮断して所望の動作が行われない。回路を正常に動作させるためには、リファレンス電圧Ｖｒｅｆは、Ｖｒｅｆ＞２．０（Ｖ）でなければならない。このような場合には、図１３に示した演算回路に対して、例えばバンドギャップリファレンス回路で発生した１．２（Ｖ）の電圧をリファレンス電圧Ｖｒｅｆとして使用することができない。リファレンス電圧Ｖｒｅｆの設定可能な電圧範囲は、半導体集積回路のユーザが行う設計の自由度を高めるために、可能な限り広いことが望ましい。
【００３９】
本発明の目的は、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定可能なΔΣＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００４０】
Ａ／Ｄ変換器の一態様は、入力される差動アナログ信号をデルタシグマ変調する変調器と、その出力を基にデジタルデータを生成するデシメーションフィルタとを備える。変調器は、入力信号をサンプリングする第１の容量及び第２の容量と、第１の容量の第１の電極に接続され、第１の基準電圧又は第２の基準電圧をサンプリングする第３の容量及び第４の容量と、第２の容量の第１の電極に接続され、第１の基準電圧又は第２の基準電圧をサンプリングする第５の容量及び第６の容量と、各容量にサンプリングされた電荷を加算又は減算して加算又は減算結果を得て、加算又は減算結果を積分し出力する演算器とを有する演算回路を１つ以上含む。
【発明の効果】
【００４１】
演算回路にて入力信号に変調器出力に応じた信号を加算又は減算する場合に、第３の容量及び第４の容量の接続と第５の容量及び第６の容量の接続とを相補的に切り替えることで、基準電圧がどのような電圧であっても演算器の入力ノードに加算される電荷量は同一になる。したがって、演算器の入力ノードの電位は回路のコモンモード電位に収束するので、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができる。
【図面の簡単な説明】
【００４２】
【図１】本実施形態によるΔΣＡ／Ｄ変換器の（１ビットＤＡＣ＋加算＋積分）演算回路の構成例を示す図である。
【図２Ａ】図１に示した演算回路の動作を説明するための図である。
【図２Ｂ】図１に示した演算回路の動作を説明するための図である。
【図２Ｃ】図１に示した演算回路の動作を説明するための図である。
【図３】本実施形態によるΔΣＡ／Ｄ変換器の（１ビットＤＡＣ＋加算＋積分）演算回路の他の構成例を示す図である。
【図４】本実施形態における１ビット２次ΔΣ変調器の構成例を示す図である。
【図５】図４に示したΔΣ変調器の動作の流れを示す図である。
【図６】ΔΣＡ／Ｄ変換器の構成例を示す図である。
【図７】ΔΣ変調器を実現するための信号経路の例を示す図である。
【図８】図７に示したΔΣ変調器の信号経路をｚ演算子を用いて表記した図である。
【図９】シングルエンド構造の（加算＋積分）演算回路の構成例を示す図である。
【図１０】オペアンプの入力部分の回路構成を示す図である。
【図１１】差動構造のスイッチドキャパシタ積分器の構成例を示す図である。
【図１２】差動構造のスイッチドキャパシタ積分器の構成例を示す図である。
【図１３】差動構造の（１ビットＤＡＣ＋加算＋積分）演算回路の参考図である。
【発明を実施するための形態】
【００４３】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態によるΔΣＡ／Ｄ変換器の（１ビットＤＡＣ＋加算＋積分）演算回路の回路構成例を示す図である。なお、本実施形態によるΔΣＡ／Ｄ変換器の構成は、図６に示したΔΣＡ／Ｄ変換器の構成と同様である。すなわち、本実施形態によるΔΣＡ／Ｄ変換器は、入力される差動アナログ信号をΔΣ変調するΔΣ変調器、及びΔΣ変調信号を基にＡ／Ｄ変換結果（デジタルデータ）を生成するデシメーションフィルタを有する。
【００４４】
図１に示す差動構造の（１ビットＤＡＣ＋加算＋積分）演算回路は、入力電圧に２値の参照電圧（リファレンス電圧）を加えた値を積分する演算回路であり、例えばΔΣＡ／Ｄ変換器が有するΔΣ変調器の第一段目の演算回路として用いられる。
【００４５】
図１において、Ｃ１Ｐ及びＣ１Ｍはサンプリング容量であり、Ｃ２Ｐ及びＣ２Ｍは積分容量である。また、Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢは、リファレンス容量である。すなわち、本実施形態における演算回路では、正側ノードに２つのリファレンス容量Ｃ３ＰＡ及びＣ３ＰＢが設けられ、負側ノードに２つのリファレンス容量Ｃ３ＭＡ及びＣ３ＭＢが設けられる。容量Ｃ１Ｐ及びＣ１Ｍの容量値は同一のＣ１とし、容量Ｃ２Ｐ及びＣ２Ｍの容量値は同一のＣ２とし、容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢの容量値は同一のＣ３とする。
【００４６】
ＯＰＡは全差動オペアンプである。また、ＶＩＰは差動アナログ信号の正側入力ノードであり、ＶＩＭは差動アナログ信号の負側入力ノードである。ＶＡはオペアンプＯＰＡの入力ノードであり、ＶＯＰはオペアンプＯＰＡの正側出力ノード、ＶＯＭはオペアンプＯＰＡの負側出力ノードである。なお、ＶＯＰ及びＶＯＭは図１に示す演算回路における差動信号の出力ノードでもある。以下では、これらの各ノードに対して入力又は出力される信号や各ノードの電圧値も、適宜ノードに付した符号と同様の表記を用いて示す。ＶＣＭは演算回路におけるコモンモード電位であり、Ｖｒｅｆはリファレンス電圧（リファレンス信号）である。例えば、コモンモード電位ＶＣＭは、電源電圧ＶＤＤと接地電圧ＶＳＳ（０（Ｖ））との中間電位であるとする。
【００４７】
また、ＳＷ１〜ＳＷ１５は、スイッチである。スイッチＳＷ１、ＳＷ２、ＳＷ４、及びＳＷ５は、信号φ１により導通／非導通（オン／オフ）が制御され、スイッチＳＷ３、ＳＷ６、及びＳＷ７は、信号φ２により導通／非導通（オン／オフ）が制御される。スイッチＳＷ８、ＳＷ１０、ＳＷ１２、及びＳＷ１４は、信号φ１、信号φ２、及び信号ｙ（又は信号ｙの反転信号ｙｘ）により導通／非導通（オン／オフ）が制御される。スイッチＳＷ９、ＳＷ１１、ＳＷ１３、及びＳＷ１５は、信号φ２及び信号ｙ（又は信号ｙの反転信号ｙｘ）により導通／非導通（オン／オフ）が制御される。ここで、信号ｙは、ΔΣ変調器の出力（詳細にはΔΣ変調器が有する量子化器の出力）であり、値としては“＋１”又は“−１”の２値（１ビット）をとる。
【００４８】
スイッチＳＷ１、ＳＷ２、ＳＷ４、及びＳＷ５は、信号φ１が“１”（アクティブ）であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ３、ＳＷ６、ＳＷ７は、信号φ２が“１”（アクティブ）であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００４９】
スイッチＳＷ８及びＳＷ１２は、信号φ１が“１”であるとき、又は信号φ２が“１”かつ信号ｙ＝−１であるときに、導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ９及びＳＷ１３は、信号φ２が“１”かつ信号ｙ＝＋１であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００５０】
スイッチＳＷ１０及びＳＷ１４は、信号φ１が“１”であるとき、又は信号φ２が“１”かつ信号ｙ＝＋１であるときに、導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ１１及びＳＷ１５は、信号φ２が“１”かつ信号ｙ＝−１であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００５１】
容量Ｃ１Ｐは、一方の電極（ボトムプレート）がスイッチＳＷ１を介して正側入力ノードＶＩＰに接続され、他方の電極（トッププレート）がスイッチＳＷ６を介してオペアンプＯＰＡの負側入力ノードＶＡに接続される。容量Ｃ１Ｍは、一方の電極（ボトムプレート）がスイッチＳＷ２を介して負側入力ノードＶＩＭに接続され、他方の電極（トッププレート）がスイッチＳＷ７を介してオペアンプＯＰＡの正側入力ノードＶＡに接続される。また、容量Ｃ１Ｐ及びＣ１Ｍのボトムプレートは、スイッチＳＷ３を介して互いに接続される。また、容量Ｃ１ＰのトッププレートはスイッチＳＷ４を介してコモンモード電位ＶＣＭに接続され、容量Ｃ１ＭのトッププレートはスイッチＳＷ５を介してコモンモード電位ＶＣＭに接続される。
【００５２】
容量Ｃ２Ｐは、一方の電極がオペアンプＯＰＡの正側出力ノードＶＯＰに接続され、他方の電極がオペアンプＯＰＡの負側入力ノードＶＡに接続される。容量Ｃ２Ｍは、一方の電極がオペアンプＯＰＡの負側出力ノードＶＯＭに接続され、他方の電極がオペアンプＯＰＡの正側入力ノードＶＡに接続される。
【００５３】
容量Ｃ３ＰＡの一方の電極（ボトムプレート）は、スイッチＳＷ８を介して接地電圧ＶＳＳ（０（Ｖ））に接続されるとともに、スイッチＳＷ９を介してリファレンス電圧Ｖｒｅｆに接続される。容量Ｃ３ＰＢの一方の電極（ボトムプレート）は、スイッチＳＷ１０を介してリファレンス電圧Ｖｒｅｆに接続されるとともに、スイッチＳＷ１１を介して接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ３ＰＡ及びＣ３ＰＢの他方の電極（トッププレート）は、スイッチＳＷ４を介してコモンモード電位ＶＣＭに接続されるとともに、スイッチＳＷ６を介してオペアンプＯＰＡの負側入力ノードＶＡに接続される。
【００５４】
容量Ｃ３ＭＡの一方の電極（ボトムプレート）は、スイッチＳＷ１２を介してリファレンス電圧Ｖｒｅｆに接続されるとともに、スイッチＳＷ１３を介して接地電圧ＶＳＳ（０（Ｖ））に接続される。容量Ｃ３ＭＢの一方の電極（ボトムプレート）は、スイッチＳＷ１４を介して接地電圧ＶＳＳ（０（Ｖ））に接続されるとともに、スイッチＳＷ１５を介してリファレンス電圧Ｖｒｅｆに接続される。また、容量Ｃ３ＭＡ及びＣ３ＭＢの他方の電極（トッププレート）は、スイッチＳＷ５を介してコモンモード電位ＶＣＭに接続されるとともに、スイッチＳＷ７を介してオペアンプＯＰＡの正側入力ノードＶＡに接続される。
【００５５】
図１に示す回路は、クロック信号等に基づいて、信号φ１が“１”であるφ１期間と信号φ２が“１”であるφ２期間とを交互に繰り返し、入力される差動アナログ信号（ＶＩＰ−ＶＩＭ）から、基準信号を減じた信号又は加えた信号を積分し、その結果を差動信号（ＶＯＰ−ＶＯＭ）により出力する。基準信号を減じるか加えるかは、信号ｙによって決定される。
【００５６】
φ１期間においては、図２Ａに示すように各スイッチＳＷ１〜ＳＷ１５が制御されて信号のサンプリングが行われる。すなわち、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ１０、ＳＷ１２、及びＳＷ１４が導通（オン）とされ、スイッチＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１１、ＳＷ１３、及びＳＷ１５が非導通（オフ）とされる。
【００５７】
これにより、容量Ｃ１Ｐは、ボトムプレートに電圧ＶＩＰが印加され、トッププレートがコモンモード電位ＶＣＭに接続される。容量Ｃ１Ｍは、ボトムプレートに電圧ＶＩＭが印加され、トッププレートがコモンモード電位ＶＣＭに接続される。したがって、容量Ｃ１Ｐ、Ｃ１Ｍにコモンモード電位ＶＣＭと入力電圧ＶＩＰ、ＶＩＭとの差に応じた電荷がサンプリングされる。また、容量Ｃ３ＰＡ及びＣ３ＭＢのボトムプレートは接地電圧ＶＳＳ（０（Ｖ））に接続され、容量Ｃ３ＰＢ及びＣ３ＭＡのボトムプレートはリファレンス電圧Ｖｒｅｆに接続される。容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢのトッププレートはコモンモード電位ＶＣＭに接続される。したがって、容量Ｃ３ＰＡ及びＣ３ＭＢはそれぞれコモンモード電位ＶＣＭに充電され、容量Ｃ３ＰＢ及びＣ３ＭＡのボトムプレートは（コモンモード電位ＶＣＭ−リファレンス電圧Ｖｒｅｆ）に充電される。
【００５８】
φ２期間においては、入力信号に対して基準信号を加える場合、すなわち信号ｙ＝−１の場合には、図２Ｂに示すように各スイッチＳＷ１〜ＳＷ１５が制御されて信号の加算及び積分が行われる。すなわち、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ９、ＳＷ１０、ＳＷ１３、及びＳＷ１４が非導通（オフ）とされ、スイッチＳＷ３、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ１１、ＳＷ１２、及びＳＷ１５が導通（オン）とされる。
【００５９】
これにより、容量Ｃ３ＰＢのボトムプレートが接地電圧ＶＳＳ（０（Ｖ））に接続され、容量Ｃ３ＭＢのボトムプレートがリファレンス電圧Ｖｒｅｆに接続されるよう切り替えられる。容量Ｃ３ＰＡ及びＣ３ＭＡのボトムプレートの接続は切り替わらない。この動作では、容量Ｃ３ＰＢのボトムプレートの電圧がリファレンス電圧Ｖｒｅｆから接地電圧ＶＳＳ（０（Ｖ））に、容量Ｃ３ＭＢのボトムプレートの電圧が接地電圧ＶＳＳ（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化するだけである。そのため、φ２期間における入力ノードＶＡの電位は、コモンモード電位ＶＣＭとなる。詳細には、容量Ｃ３ＰＢ及びＣ３ＭＢは、φ１期間においてサンプリングを行い、φ２期間において容量分圧回路を形成し入力ノードＶＡの電位を決定する。式で表すと、
(VCM−0)C3＋(VCM−Vref)C3＝(VA−Vref)C3＋(VA−0)C3
が成り立つ。よって、
VA＝VCM
となる。つまり、入力ノードＶＡの電位は、リファレンス電圧Ｖｒｅｆや入力される差動アナログ信号のコモンモード電位ＶＩＣＭにかかわらず、回路におけるコモンモード電位ＶＣＭとなる。
【００６０】
また、φ２期間において、入力信号に対して基準信号を減じる場合、すなわち信号ｙ＝＋１の場合には、図２Ｃに示すように各スイッチＳＷ１〜ＳＷ１５が制御されて信号の加算及び積分が行われる。すなわち、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ１１、ＳＷ１２、及びＳＷ１５が非導通（オフ）とされ、スイッチＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０、ＳＷ１３、及びＳＷ１４が導通（オン）とされる。
【００６１】
これにより、容量Ｃ３ＰＡのボトムプレートがリファレンス電圧Ｖｒｅｆに接続され、容量Ｃ３ＭＡのボトムプレートが接地電圧ＶＳＳ（０（Ｖ））に接続されるよう切り替えられる。容量Ｃ３ＰＢ及びＣ３ＭＢのボトムプレートの接続は切り替わらない。この動作では、容量Ｃ３ＰＡのボトムプレートの電圧が接地電圧ＶＳＳ（０（Ｖ））からリファレンス電圧Ｖｒｅｆに、容量Ｃ３ＭＡのボトムプレートの電圧がリファレンス電圧Ｖｒｅｆから接地電圧ＶＳＳ（０（Ｖ））に変化するだけである。そのため、入力信号に対して基準信号を減じる場合にも、φ２期間における入力ノードＶＡの電位は、リファレンス電圧Ｖｒｅｆや入力される差動アナログ信号のコモンモード電位ＶＩＣＭにかかわらず、回路におけるコモンモード電位ＶＣＭとなる。
【００６２】
以上のように、図１に示した演算回路を用いてΔΣＡ／Ｄ変換器を構成した場合には、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができる。
【００６３】
また、１ビットΔΣＡ／Ｄ変換器には、内部ＤＡＣが２値であるために内部ＤＡＣの非線形性が存在せず、Ａ／Ｄ変換の直線性を高くできるという利点があるが、図１に示した演算回路を用いてΔΣＡ／Ｄ変換器を構成してもこの利点は失われることはない。図２Ｂに示した状態ではリファレンス容量はＣ３ＰＢ及びＣ３ＭＢのみが回路動作に寄与し、図２Ｃに示した状態では、リファレンス容量はＣ３ＰＡ及びＣ３ＭＡのみが回路動作に寄与する。すなわち、入力信号に対して基準信号を加える場合に使用される容量と、入力信号に対して基準信号を減じる場合に使用される容量とが常に等しいため、非線形性が生じない。
【００６４】
図３は、本発明の一実施形態によるΔΣＡ／Ｄ変換器の（１ビットＤＡＣ＋加算＋積分）演算回路の他の回路構成例を示す図である。図３には、相関二重サンプリング（ＣＤＳ）を用いたΔΣＡ／Ｄ変換器に対して適用した例を示している。
【００６５】
図３において、Ｃ１Ｐ及びＣ１Ｍはサンプリング容量であり、Ｃ２Ｐ及びＣ２Ｍは積分容量である。また、Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢは、リファレンス容量である。すなわち、本実施形態における演算回路では、正側ノードに２つのリファレンス容量Ｃ３ＰＡ及びＣ３ＰＢが設けられ、負側ノードに２つのリファレンス容量Ｃ３ＭＡ及びＣ３ＭＢが設けられる。容量Ｃ１Ｐ及びＣ１Ｍの容量値は同一のＣ１とし、容量Ｃ２Ｐ及びＣ２Ｍの容量値は同一のＣ２とし、容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢの容量値は同一のＣ３とする。
【００６６】
ＯＰＡは全差動オペアンプである。また、ＶＩＰは差動アナログ信号の正側入力ノードであり、ＶＩＭは差動アナログ信号の負側入力ノードである。ＶＯＰはオペアンプＯＰＡの正側出力ノード、ＶＯＭはオペアンプＯＰＡの負側出力ノードである。なお、ＶＯＰ及びＶＯＭは図３に示す演算回路における差動信号の出力ノードでもある。Ｖｒｅｆはリファレンス電圧（リファレンス信号）である。
【００６７】
また、ＳＷ１〜ＳＷ３、Ｓ４〜Ｓ７、及びＳＷ８〜ＳＷ１５は、スイッチである。スイッチＳＷ１、ＳＷ２、Ｓ６、及びＳ７は、信号φ１が“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ３、Ｓ４、Ｓ５は、信号φ２が“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００６８】
スイッチＳＷ８及びＳＷ１２は、信号φ１が“１”であるとき、又は信号φ２が“１”かつ信号ｙ＝−１であるときに、導通（オン）とされ、そうでないときには非導通（オフ）とされる。なお、信号ｙは、ΔΣ変調器の出力（詳細にはΔΣ変調器が有する量子化器の出力）であり、値としては“＋１”又は“−１”の２値（１ビット）をとる。スイッチＳＷ９及びＳＷ１３は、信号φ２が“１”かつ信号ｙ＝＋１であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００６９】
スイッチＳＷ１０及びＳＷ１４は、信号φ１が“１”であるとき、又は信号φ２が“１”かつ信号ｙ＝＋１であるときに、導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ１１及びＳＷ１５は、信号φ２が“１”かつ信号ｙ＝−１であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００７０】
容量Ｃ１Ｐは、一方の電極（ボトムプレート）がスイッチＳＷ１を介して正側入力ノードＶＩＰに接続され、他方の電極（トッププレート）がオペアンプＯＰＡの負側入力ノードに接続される。容量Ｃ１Ｍは、一方の電極（ボトムプレート）がスイッチＳＷ２を介して負側入力ノードＶＩＭに接続され、他方の電極（トッププレート）がオペアンプＯＰＡの正側入力ノードに接続される。また、容量Ｃ１Ｐ及びＣ１Ｍのボトムプレートは、スイッチＳＷ３を介して互いに接続される。
【００７１】
容量Ｃ２Ｐは、一方の電極がオペアンプＯＰＡの正側出力ノードＶＯＰに接続され、他方の電極がスイッチＳ４を介してオペアンプＯＰＡの負側入力ノードに接続される。容量Ｃ２Ｍは、一方の電極がオペアンプＯＰＡの負側出力ノードＶＯＭに接続され、他方の電極がスイッチＳ５を介してオペアンプＯＰＡの正側入力ノードに接続される。すなわち、オペアンプＯＰＡの負側入力ノードと正側出力ノードＶＯＰとの間に、スイッチＳ４及び容量Ｃ２Ｐが直列に接続され、オペアンプＯＰＡの正側入力ノードと負側出力ノードＶＯＭとの間に、スイッチＳ５及び容量Ｃ２Ｍが直列に接続される。
【００７２】
容量Ｃ３ＰＡの一方の電極（ボトムプレート）は、スイッチＳＷ８を介して接地電圧ＶＳＳ（０（Ｖ））に接続されるとともに、スイッチＳＷ９を介してリファレンス電圧Ｖｒｅｆに接続される。容量Ｃ３ＰＢの一方の電極（ボトムプレート）は、スイッチＳＷ１０を介してリファレンス電圧Ｖｒｅｆに接続されるとともに、スイッチＳＷ１１を介して接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ３ＰＡ及びＣ３ＰＢの他方の電極（トッププレート）は、オペアンプＯＰＡの負側入力ノードに接続される。
【００７３】
容量Ｃ３ＭＡの一方の電極（ボトムプレート）は、スイッチＳＷ１２を介してリファレンス電圧Ｖｒｅｆに接続されるとともに、スイッチＳＷ１３を介して接地電圧ＶＳＳ（０（Ｖ））に接続される。容量Ｃ３ＭＢの一方の電極（ボトムプレート）は、スイッチＳＷ１４を介して接地電圧ＶＳＳ（０（Ｖ））に接続されるとともに、スイッチＳＷ１５を介してリファレンス電圧Ｖｒｅｆに接続される。また、容量Ｃ３ＭＡ及びＣ３ＭＢの他方の電極（トッププレート）は、オペアンプＯＰＡの正側入力ノードに接続される。
【００７４】
オペアンプＯＰＡの正側出力ノードＶＯＰとオペアンプＯＰＡの負側入力ノードとがスイッチＳ６を介して接続され、オペアンプＯＰＡの負側出力ノードＶＯＭとオペアンプＯＰＡの正側入力ノードとがスイッチＳ７を介して接続される。
【００７５】
図３に示した演算回路は、オペアンプで生じるＭＯＳトランジスタの１／ｆ雑音がＡ／Ｄ変換特性を劣化させるという問題を回避するためにＣＤＳの機構を備えている。図３に示した演算回路では、φ１期間において、オペアンプＯＰＡの負側入力ノードと正側出力ノードとがスイッチＳ６を介して接続されるとともに、オペアンプＯＰＡの正側入力ノードと負側出力ノードとがスイッチＳ７を介して接続される。その際、オペアンプＯＰＡの２つの入力ノード間には、オペアンプＯＰＡの入力オフセット電圧及び雑音による電圧（雑音電圧）が生じる。そのため、容量Ｃ１Ｐ及びＣ１Ｍには、信号による電荷とともに、オペアンプＯＰＡの入力オフセット電圧及び雑音電圧による電荷がサンプリングされる。
【００７６】
次に、φ２期間へ遷移すると、容量Ｃ１Ｐ及びＣ１Ｍにサンプリングされた信号による電荷とオペアンプＯＰＡの入力オフセット電圧及び雑音電圧による電荷が容量Ｃ２Ｐ及びＣ２Ｍに転送される。ここで、φ２期間であっても、オペアンプＯＰＡの入力オフセット電圧及び雑音電圧は存在するが、φ１期間においてサンプリングされ容量Ｃ１Ｐ及びＣ１Ｍから転送された電荷によってキャンセルされる。その結果、入力オフセット電圧は除去され、また、少なくともサンプリング周波数より低い周波数の雑音も除去されるので、高精度のＡ／Ｄ変換が可能になる。
【００７７】
図３に示した演算回路を用いてΔΣＡ／Ｄ変換器を構成した場合に、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができることは、図１に示した演算回路と同様である。
【００７８】
図４は、本実施形態における１ビット２次ΔΣ変調器の回路構成例を示す図である。
図４において、Ｃ１Ｐ及びＣ１Ｍは第１積分器のサンプリング容量、Ｃ２Ｐ及びＣ２Ｍは第１積分器の積分容量、Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢは、第１積分器のリファレンス容量である。また、Ｃ４Ｐ及びＣ４Ｍは第２積分器のサンプリング容量、Ｃ６Ｐ及びＣ６Ｍは第２積分器の積分容量、Ｃ５ＰＡ、Ｃ５ＰＢ、Ｃ５ＭＡ、及びＣ５ＭＢは、第２積分器のリファレンス容量である。容量Ｃ１Ｐ及びＣ１Ｍの容量値は同一とし、容量Ｃ２Ｐ及びＣ２Ｍの容量値は同一とし、容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢの容量値は同一とする。また、容量Ｃ４Ｐ及びＣ４Ｍの容量値は同一とし、容量Ｃ５ＰＡ、Ｃ５ＰＢ、Ｃ５ＭＡ、及びＣ５ＭＢの容量値は同一とし、容量Ｃ６Ｐ及びＣ６Ｍの容量値は同一とする。
【００７９】
ＯＰＡ１及びＯＰＡ２は全差動オペアンプであり、ＣＭＰは比較器であり、ＦＦはＤフリップフロップである。また、ＶＩＰは差動アナログ信号の正側入力ノードであり、ＶＩＭは差動アナログ信号の負側入力ノードである。ＶＣＭはコモンモード電位であり、Ｖｒｅｆはリファレンス電圧（リファレンス信号）であり、ＹはΔΣ変調器の出力であり、ＹＸは出力Ｙの反転信号である。
【００８０】
また、ＳＷ１〜ＳＷ１５は、スイッチである。スイッチＳＷ４、ＳＷ５、ＳＷ１４、及びＳＷ１５は、クロック信号ＣＫ１が“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ１、ＳＷ２、ＳＷ１０、及びＳＷ１１は、クロック信号ＣＫ１Ｄが“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ６、ＳＷ７、ＳＷ１２、及びＳＷ１３は、クロック信号ＣＫ２が“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ３、ＳＷ８、及びＳＷ９は、クロック信号ＣＫ２Ｄが“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００８１】
ここで、クロック信号ＣＫ１Ｄは、クロック信号ＣＫ１をわずかに遅延させたクロック信号であり、クロック信号ＣＫ２Ｄは、クロック信号ＣＫ２をわずかに遅延させたクロック信号である。また、クロック信号ＣＫ１とクロック信号ＣＫ２は逆極性であり、かつ同時には“１”とならないノンオーバーラップの関係を有する。より詳細には、クロック信号ＣＫ１及びＣＫ１Ｄの少なくとも一方が“１”のときにクロック信号ＣＫ２及びＣＫ２Ｄはともに“０”であり、クロック信号ＣＫ２及びＣＫ２Ｄの少なくとも一方が“１”のときにクロック信号ＣＫ１及びＣＫ１Ｄはともに“０”である。
【００８２】
容量Ｃ１Ｐは、一方の電極（ボトムプレート）がスイッチＳＷ１を介して正側入力ノードＶＩＰに接続され、他方の電極（トッププレート）がオペアンプＯＰＡ１の負側入力ノードに接続される。容量Ｃ１Ｍは、一方の電極（ボトムプレート）がスイッチＳＷ２を介して負側入力ノードＶＩＭに接続され、他方の電極（トッププレート）がオペアンプＯＰＡ１の正側入力ノードに接続される。また、容量Ｃ１Ｐ及びＣ１Ｍのボトムプレートは、スイッチＳＷ３を介して互いに接続される。
【００８３】
容量Ｃ２Ｐは、一方の電極がオペアンプＯＰＡ１の正側出力ノードに接続され、他方の電極がスイッチＳＷ６を介してオペアンプＯＰＡ１の負側入力ノードに接続される。容量Ｃ２Ｍは、一方の電極がオペアンプＯＰＡ１の負側出力ノードに接続され、他方の電極がスイッチＳＷ７を介してオペアンプＯＰＡ１の正側入力ノードに接続される。また、オペアンプＯＰＡ１の正側出力ノードと負側入力ノードはスイッチＳＷ４を介して接続され、オペアンプＯＰＡ１の負側出力ノードと正側入力ノードはスイッチＳＷ５を介して接続される。
【００８４】
容量Ｃ３ＰＡの一方の電極（ボトムプレート）は、クロック信号ＣＫ２Ｄが“１”かつ出力Ｙが“１”のときにリファレンス電圧Ｖｒｅｆに接続され、その他のときは接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ３ＭＡの一方の電極（ボトムプレート）は、クロック信号ＣＫ２Ｄが“１”かつ出力Ｙが“１”のときに接地電圧ＶＳＳ（０（Ｖ））に接続され、その他のときはリファレンス電圧Ｖｒｅｆに接続される。同様に、容量Ｃ３ＰＢの一方の電極（ボトムプレート）は、クロック信号ＣＫ２Ｄが“１”かつ反転信号ＹＸが“１”のときに接地電圧ＶＳＳ（０（Ｖ））に接続され、その他のときはリファレンス電圧Ｖｒｅｆに接続される。また、容量Ｃ３ＭＢの一方の電極（ボトムプレート）は、クロック信号ＣＫ２Ｄが“１”かつ反転信号ＹＸが“１”のときにリファレンス電圧Ｖｒｅｆに接続され、その他のときは接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ３ＰＡ及びＣ３ＰＢの他方の電極（トッププレート）はオペアンプＯＰＡ１の負側入力ノードに接続され、容量Ｃ３ＭＡ及びＣ３ＭＢの他方の電極（トッププレート）はオペアンプＯＰＡ１の正側入力ノードに接続される。
【００８５】
容量Ｃ４Ｐは、一方の電極（ボトムプレート）がスイッチＳＷ８を介してオペアンプＯＰＡ１の正側出力ノードに接続され、他方の電極（トッププレート）がスイッチＳＷ１４を介してオペアンプＯＰＡ２の負側入力ノードに接続される。容量Ｃ４Ｍは、一方の電極（ボトムプレート）がスイッチＳＷ９を介してオペアンプＯＰＡ１の負側出力ノードに接続され、他方の電極（トッププレート）がスイッチＳＷ１５を介してオペアンプＯＰＡ２の正側入力ノードに接続される。また、容量Ｃ４Ｐ及びＣ４Ｍのボトムプレートは、スイッチＳＷ１０、ＳＷ１１を介してコモンモード電位ＶＣＭに接続され、容量Ｃ４Ｐ及びＣ４Ｍのトッププレートは、スイッチＳＷ１２、ＳＷ１３を介してコモンモード電位ＶＣＭに接続される。
【００８６】
容量Ｃ６Ｐは、一方の電極がオペアンプＯＰＡ２の正側出力ノードに接続され、他方の電極がオペアンプＯＰＡ２の負側入力ノードに接続される。容量Ｃ６Ｍは、一方の電極がオペアンプＯＰＡ２の負側出力ノードに接続され、他方の電極がオペアンプＯＰＡ２の正側入力ノードに接続される。
【００８７】
容量Ｃ５ＰＡの一方の電極（ボトムプレート）は、クロック信号ＣＫ１Ｄが“１”かつ出力Ｙが“１”のときにリファレンス電圧Ｖｒｅｆに接続され、その他のときは接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ５ＭＡの一方の電極（ボトムプレート）は、クロック信号ＣＫ１Ｄが“１”かつ出力Ｙが“１”のときに接地電圧ＶＳＳ（０（Ｖ））に接続され、その他のときはリファレンス電圧Ｖｒｅｆに接続される。同様に、容量Ｃ５ＰＢの一方の電極（ボトムプレート）は、クロック信号ＣＫ１Ｄが“１”かつ反転信号ＹＸが“１”のときに接地電圧ＶＳＳ（０（Ｖ））に接続され、その他のときはリファレンス電圧Ｖｒｅｆに接続される。また、容量Ｃ５ＭＢの一方の電極（ボトムプレート）は、クロック信号ＣＫ１Ｄが“１”かつ反転信号ＹＸが“１”のときにリファレンス電圧Ｖｒｅｆに接続され、その他のときは接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ５ＰＡ及びＣ５ＰＢの他方の電極（トッププレート）はスイッチＳＷ１４を介してオペアンプＯＰＡ２の負側入力ノードに接続され、容量Ｃ５ＭＡ及びＣ５ＭＢの他方の電極（トッププレート）はスイッチＳＷ１５を介してオペアンプＯＰＡ２の正側入力ノードに接続される。
【００８８】
比較器ＣＭＰは、負側入力ノードがオペアンプＯＰＡ２の正側出力ノードに接続され、正側入力ノードがオペアンプＯＰＡ２の負側出力ノードに接続される。ＤフリップフロップＦＦは、クロック信号ＣＫ１で動作し、比較器ＣＭＰの出力を取り込んで出力Ｙとして出力する。
【００８９】
図４に示すΔΣ変調器では、第２積分器の雑音はＡ／Ｄ変換特性にはほとんど影響を及ぼさないため、第１積分器にのみＣＤＳ（相関二重サンプリング）の機能を含み、第２積分器はＣＤＳの機能を含まない。図４に示すΔΣ変調器における第１積分器は図３に示した演算回路に相当し、第２積分器は図１に示した演算回路に相当する。
【００９０】
第１積分器は、クロック信号ＣＫ１（ＣＫ１Ｄ）が“１”の期間に信号のサンプリングを行い、クロック信号ＣＫ２（ＣＫ２Ｄ）が“１”の期間に信号の加算及び積分を行う。また、第２積分器は、クロック信号ＣＫ２（ＣＫ２Ｄ）が“１”の期間に信号のサンプリングを行い、クロック信号ＣＫ１（ＣＫ１Ｄ）が“１”の期間に信号の加算及び積分を行う。
【００９１】
第１積分器におけるリファレンス容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢのボトムプレートの電圧は、出力Ｙとその反転信号ＹＸとクロック信号ＣＫ２Ｄによって制御される。第１積分器で信号のサンプリングを行う期間においてクロック信号ＣＫ２Ｄは“０”であるので、容量Ｃ３ＰＡ及びＣ３ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））とされ、容量Ｃ３ＰＢ及びＣ３ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆとされる。
【００９２】
次に、クロック信号ＣＫ２Ｄが“１”の期間に遷移すると、出力Ｙが“１”の場合には、容量Ｃ３ＰＡのボトムプレートの電圧は接地電圧（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化し、容量Ｃ３ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆから接地電圧（０（Ｖ））に変化する。なお、容量Ｃ３ＰＢのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆのままであり、容量Ｃ３ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））のままである。したがって、オペアンプＯＰＡ１における入力ノードの電位は、前述したようにコモンモード電位ＶＣＭに収束することとなる。
【００９３】
一方、クロック信号ＣＫ２Ｄが“１”の期間に遷移したとき、反転信号ＹＸが“１”の場合には、容量Ｃ３ＰＢのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆから接地電圧（０（Ｖ））に変化し、容量Ｃ３ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化する。なお、容量Ｃ３ＰＡのボトムプレートの電圧は接地電圧（０（Ｖ））のままであり、容量Ｃ３ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆのままである。したがって、オペアンプＯＰＡ１における入力ノードの電位は、前述したようにコモンモード電位ＶＣＭに収束することとなる。
【００９４】
同様に、第２積分器におけるリファレンス容量Ｃ５ＰＡ、Ｃ５ＰＢ、Ｃ５ＭＡ、及びＣ５ＭＢのボトムプレートの電圧は、出力Ｙとその反転信号ＹＸとクロック信号ＣＫ１Ｄによって制御される。第２積分器で信号のサンプリングを行う期間においてクロック信号ＣＫ１Ｄは“０”であるので、容量Ｃ５ＰＡ及びＣ５ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））とされ、容量Ｃ５ＰＢ及びＣ５ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆとされる。
【００９５】
次に、クロック信号ＣＫ１Ｄが“１”の期間に遷移すると、出力Ｙが“１”の場合には、容量Ｃ５ＰＡのボトムプレートの電圧は接地電圧（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化し、容量Ｃ５ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆから接地電圧（０（Ｖ））に変化する。なお、容量Ｃ５ＰＢのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆのままであり、容量Ｃ５ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））のままである。したがって、オペアンプＯＰＡ２における入力ノードの電位は、前述したようにコモンモード電位ＶＣＭに収束することとなる。
【００９６】
一方、クロック信号ＣＫ１Ｄが“１”の期間に遷移したとき、反転信号ＹＸが“１”の場合には、容量Ｃ５ＰＢのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆから接地電圧（０（Ｖ））に変化し、容量Ｃ５ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化する。なお、容量Ｃ５ＰＡのボトムプレートの電圧は接地電圧（０（Ｖ））のままであり、容量Ｃ５ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆのままである。したがって、オペアンプＯＰＡ２における入力ノードの電位は、前述したようにコモンモード電位ＶＣＭに収束することとなる。
【００９７】
以上のように、図４に示したΔΣ変調器ではオペアンプＯＰＡ１及びＯＰＡ２の入力ノードの電位は、リファレンス電圧Ｖｒｅｆや入力される差動アナログ信号のコモンモード電位ＶＩＣＭにかかわらず、回路におけるコモンモード電位ＶＣＭとなる。図４に示したΔΣ変調器によれば、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができるΔΣＡ／Ｄ変換器を提供することが可能となる。
【００９８】
図５は、図４に示したΔΣ変調器の動作の流れを示す図である。
図５において、ＣＫ１、ＣＫ１Ｄ、ＣＫ２、ＣＫ２Ｄはクロック信号を示し、ＳＩＣＡ及びＳＩＯＡは第１積分器の動作及び出力を示し、ＳＩＣＢ及びＳＩＯＢは第２積分器の動作及び出力を示している。また、ＣＭＰＯは比較器の出力を示し、ＤＦＦはＤフリップフロップの出力を示し、ＦＢＢは第２積分器へのフィードバック信号を示し、ＦＢＡは第１積分器へのフィードバック信号を示している。前述したように図４に示したΔΣ変調器では、クロック信号ＣＫ１（ＣＫ１Ｄ）が“１”の期間に、第１積分器は信号のサンプリングを行っており、第２積分器は信号の加算及び積分を行っている。また、クロック信号ＣＫ２（ＣＫ２Ｄ）が“１”の期間に、第１積分器は信号の加算及び積分を行っており、第２積分器は信号のサンプリングを行っている。
【００９９】
まず、時刻Ｔ１にて、第１積分器が、１回目の信号のサンプリング（Ｓ１）を行う。続く時刻Ｔ２にて、第１積分器が、１回目の信号の加算及び積分（Ｉ１）を行う。また、それと同時に、第２積分器が、１回目の信号（第１積分器の出力）のサンプリング（Ｓ１）を行う。次の時刻Ｔ３にて、第１積分器が、２回目の信号のサンプリング（Ｓ２）を行うとともに、第２の積分器が、１回目の信号の加算及び積分（Ｉ１）を行う。
【０１００】
次の時刻Ｔ４にて、第１積分器が、２回目の信号の加算及び積分（Ｉ２）を行う。また、それと同時に、第２積分器が、２回目の信号のサンプリング（Ｓ２）を行う。このとき、時刻Ｔ４となる直前に、比較器ＣＭＰが第２積分器の出力信号ＳＩＯＢの正負を判定する。また、その際、ＤフリップフロップＦＦはスルー状態となっており、比較器ＣＭＰの出力ＣＭＰＯによってＤフリップフロップＦＦの出力ＤＦＦＯが更新される。更新されたＤフリップフロップＦＦの出力ＤＦＦＯにより、信号のサンプリング（Ｓ２）に移行した第２積分器へフィードバック値ＦＢＢが供給される。このようにして１サイクル後に第２積分器に出力値がフィードバックされる。
【０１０１】
次の時刻Ｔ５にて、第１積分器が、３回目の信号のサンプリング（Ｓ３）を行うとともに、第２積分器が、２回目の信号の加算及び積分（Ｉ２）を行う。第１積分器における信号のサンプリングでは、先に更新されたＤフリップフロップＦＦの出力ＤＦＦＯにより第１積分器へフィードバック値ＦＢＡが供給される。このようにして２サイクル後に第１積分器に出力値がフィードバックされる。以降、時刻Ｔ６、Ｔ７、・・・と動作を順次繰り返し行うことで入力される差動アナログ信号のＡ／Ｄ変換を行う。
【０１０２】
なお、前述した説明では１ビット２次ΔΣ変調器を一例に説明したが、本発明はこれに限定されるものではなく、ビット幅や伝達関数が異なるΔΣ変調器を有するΔΣＡ／Ｄ変換器についても本発明は適用可能である。
【０１０３】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１０４】
Ｃ１Ｐ、Ｃ１Ｍ サンプリング容量
Ｃ２Ｐ、Ｃ２Ｍ 積分容量
Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、Ｃ３ＭＢ リファレンス容量
Ｃ４Ｐ、Ｃ４Ｍ サンプリング容量
Ｃ５ＰＡ、Ｃ５ＰＢ、Ｃ５ＭＡ、Ｃ５ＭＢ リファレンス容量
Ｃ６Ｐ、Ｃ６Ｍ 積分容量
ＯＰＡ 全差動オペアンプ
ＳＷ１〜ＳＷ１５ スイッチ
ＶＣＭ 回路のコモンモード電位
Ｖｒｅｆ リファレンス電圧
ＭＯＤ ΔΣ変調器
ＦＬＴ デシメーションフィルタ
【技術分野】
【０００１】
本発明は、デルタシグマ型Ａ／Ｄ変換器（アナログデジタル変換器）に関する。
【背景技術】
【０００２】
デルタシグマ型アナログデジタル変換器（ΔΣＡ／Ｄ変換器）は、オーバーサンプリング技術に基づいたＡ／Ｄ変換方式で、オーディオやセンサ等の比較的速度の遅い信号のデジタイズのために用いられている。ΔΣＡ／Ｄ変換器は、単調増加性に優れ、比較的単純な回路で例えば１６ビット等の高分解能を達成できる。ΔΣＡ／Ｄ変換器は、例えばマイクロコントローラ（ＭＣＵ）に内蔵されるＡ／Ｄ変換回路として用いられている。
【０００３】
ΔΣＡ／Ｄ変換器は、入力アナログ信号をΔΣ変調するΔΣ変調器、及びΔΣ変調信号からＡ／Ｄ変換結果を生成するデシメーションフィルタを有する。図６は、１ビットΔΣ変調器を含むΔΣＡ／Ｄ変換器の構成例を示す図である。図６において、ＭＯＤはΔΣ変調器であり、ＦＬＴはデシメーションフィルタである。ΔΣ変調器ＭＯＤは、入力アナログ信号Ｖｉｎの信号周波数の数十倍から数百倍程度の周波数（オーバーサンプリング周波数）でΔΣ変調し、１ビットΔΣ変調信号Ｄ１を出力する。１ビットΔΣ変調信号Ｄ１は、パルス密度変調信号であり、入力アナログ信号Ｖｉｎが大きい場合には“１”の含まれる割合が増し、入力アナログ信号Ｖｉｎが小さい場合には“０”の含まれる割合が増す。デシメーションフィルタＦＬＴは、ΔΣ変調器ＭＯＤにより生成された１ビットΔΣ変調信号Ｄ１から信号帯域成分を抽出し、所望のビット幅へ拡張するとともに、低いデータレートにダウンサンプリングし、その結果をＡ／Ｄ変換結果として出力する。Ａ／Ｄ変換結果は、入力アナログ信号Ｖｉｎの大小に対応したデジタルコードとして出力される。図６に示す例では、１６ビットデジタル出力Ｄ２がＡ／Ｄ変換器でのＡ／Ｄ変換結果として出力される。
【０００４】
図７は、ΔΣＡ／Ｄ変換器が有するΔΣ変調器を実現するための信号経路の例を示す図である（非特許文献３：Ｆｉｇ．１、非特許文献４：Ｆｉｇ．１参照）。ΔΣ変調器には、出力コードのビット幅、雑音伝達関数の次数、その他信号経路の構造等に様々なバリエーションが存在するが、ここでは１ビット２次ΔΣ変調器を実現するための信号経路を一例として示している。図７において、ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４は、入力される２つの信号を加算して加算結果を出力する加算器である。図中、“−”（マイナス記号）が付されている加算器は、その入力の符号を反転した後に加算することを意味する。また、ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４は、入力される信号を１サイクル分遅延して出力する遅延器である。ＡＭ１は入力される信号を２倍して出力する増幅器であり、Ｑ１は入力される信号を量子化する量子化器である。ここで、ΔΣ変調器は、多くの場合、スイッチドキャパシタ回路等によって構成され、演算が離散時間的に行われるため、遅延器を用いてサイクル間の時間関係を示している。
【０００５】
図７において、加算器ＡＤ１は、入力アナログ信号Ｕから出力ΔΣ変調信号Ｖを減じ、結果を信号Ｓ３として出力する。加算器ＡＤ２は、遅延器ＤＬ１により生成された１サイクル前の加算器ＡＤ２自身の出力に信号Ｓ３を加え、結果を信号Ｓ４として出力する。すなわち、加算器ＡＤ２と遅延器ＤＬ１との組は、信号Ｓ３を時間で積分する積分器として機能する。加算器ＡＤ３は、遅延器ＤＬ２により生成された１サイクル前の加算器ＡＤ２の出力である信号Ｓ１から、増幅器ＡＭ１より出力された信号Ｓ７（２倍にされた出力ΔΣ変調信号Ｖ）を減じ、結果を信号Ｓ５として出力する。加算器ＡＤ４は、遅延器ＤＬ３により生成された１サイクル前の加算器ＡＤ４自身の出力に信号Ｓ５を加え、結果を信号Ｓ６として出力する。すなわち、加算器ＡＤ４と遅延器ＤＬ３との組は、信号Ｓ５を時間で積分する積分器として機能する。量子化器Ｑ１は、遅延器ＤＬ４により生成された１サイクル前の加算器ＡＤ４の出力である信号Ｓ２を量子化し、“１”又は“−１”の出力ΔΣ変調信号Ｖを出力する。量子化器Ｑ１は、入力される信号Ｓ２がＳ２＞０である場合には“１”を出力し、Ｓ２＜０である場合には“−１”を出力する。すなわち、量子化器Ｑ１の出力である出力ΔΣ変調信号Ｖは、２値（１ビット）の信号である。
【０００６】
図７に信号経路を示したΔΣ変調器では、出力ΔΣ変調信号Ｖは、加算器ＡＤ１及びＡＤ３を介して二重に負帰還されている。そのため、信号Ｓ２が増加すれば出力ΔΣ変調信号Ｖが“１”となって信号Ｓ７が“２”になるので、信号Ｓ５及びＳ６が減少する方向に働き、結果として信号Ｓ２が減少する。また、信号Ｓ１が増加すれば、信号Ｓ５、Ｓ６及びＳ２が増加する方向に働き、出力ΔΣ変調信号Ｖが“１”となる。出力ΔΣ変調信号Ｖが“１”となると、信号Ｓ３は減少する方向に作用し、また信号Ｓ５も減少する方向に作用し、その結果、信号Ｓ１及びＳ２が減少する。このような負帰還によって、入力アナログ信号Ｕが過大ではない領域では、図７に示した信号経路は発散しないことが知られている。例えば、図７に信号経路を示したような演算回路を使用することで、図６に示したΔΣ変調器ＭＯＤを実現できる。
【０００７】
図８は、図７に示した１ビット２次ΔΣ変調器の信号経路をｚ演算子を用いて表記した図である。図８において、ＡＤ１、ＡＤ２は加算器であり、ＩＮＴ１、ＩＮＴ２は積分器である。また、ＡＭ１は入力される信号を２倍に増幅する増幅器であり、Ｑ１は入力される信号を量子化する量子化器である。Ｕ１は、加算器ＡＤ１と積分器ＩＮＴ１により構成される演算ブロックである。図８に示すように、図７において加算器ＡＤ２及び遅延器ＤＬ１、ＤＬ２で構成される演算部は積分器ＩＮＴ１として表現でき、図７において加算器ＡＤ４及び遅延器ＤＬ３、ＤＬ４で構成される演算部は積分器ＩＮＴ２として表現できる。また、量子化器Ｑ１は、入力される信号の大小を判別して２値化するが、この演算は入力された信号に量子化雑音を加えるとモデル化することができる。そこで、図８においては、信号Ｓ２に量子化誤差Ｅを加えた値を出力するブロックとしている。
【０００８】
図７に示した信号経路を、図８に示すようにｚ演算子を用いて表記し整理すると、量子化雑音Ｅから出力Ｖへの雑音伝達関数ＮＴＦ（ｚ）、及び入力Ｕから出力Ｖへの信号伝達関数ＳＴＦ（ｚ）は、
NTF(z)＝(1−z-1)2
STF(z)＝z-2
である。これは、入力Ｕはそのまま出力Ｖへ現れ、量子化雑音Ｅは高域へ拡散され出力されることを示している。ΔΣＡ／Ｄ変換器は、前述したようなΔΣ変調器の後段にデシメーションフィルタを設け、高域に拡散された量子化雑音を除去してＡ／Ｄ変換結果を得る。
【０００９】
次に、前述したΔΣ変調器を実現するための信号経路を、半導体集積回路上に形成するための回路構成について説明する。図９は、シングルエンド構造の（加算＋積分）演算回路の一例を示す図である（特許文献１：図１、特許文献３：図３・図６、特許文献４：Ｆｉｇ．６参照）。図９（Ａ）に示す演算ブロックの機能を実現する回路構成の一例を図９（Ｂ）に示している。すなわち、図９（Ｂ）に示す演算回路は、図９（Ａ）に示すように入力信号（入力電圧）Ｖ１、Ｖ２を加算する加算器ＡＤＤ、及び加算器ＡＤＤでの加算結果を積分して演算結果を出力信号（出力電圧）Ｖｏｕｔとして出力する積分器ＩＮＴからなる演算ブロックを実現するものである。
【００１０】
図９（Ｂ）において、Ｃ１、Ｃ２はサンプリング容量であり、Ｃ３は積分容量である。また、ＯＰＡはオペアンプであり、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６はスイッチである。スイッチＳＷ１、ＳＷ３、ＳＷ５は、信号φ１により導通／非導通（オン／オフ）が制御され、スイッチＳＷ２、ＳＷ４、ＳＷ６は、信号φ２により導通／非導通（オン／オフ）が制御される。ここで、容量Ｃ１、Ｃ２、Ｃ３のそれぞれの容量値をＣ１、Ｃ２、Ｃ３とする。また、容量Ｃ１やＣ２において、左側ノード（スイッチＳＷ１やＳＷ３側の電極）をボトムプレートと呼び、右側ノード（スイッチＳＷ６側の電極）をトッププレートと呼ぶ。
【００１１】
図９（Ｂ）に示す回路は、クロック信号等に基づいて信号φ１、φ２を制御し、スイッチＳＷ１、ＳＷ３、ＳＷ５の組とスイッチＳＷ２、ＳＷ４、ＳＷ６の組とを組毎に交互にオンすることによって、入力信号Ｖ１とＶ２の加算及びその加算結果の積分を行う。
【００１２】
まず、信号φ１によりスイッチＳＷ１、ＳＷ３、ＳＷ５がオンし、信号φ２によりスイッチＳＷ２、ＳＷ４、ＳＷ６がオフすると、容量Ｃ１のボトムプレートには電圧Ｖ１が印加され、容量Ｃ２のボトムプレートには電圧Ｖ２が印加される。また、容量Ｃ１、Ｃ２のトッププレートは０（Ｖ）に接続される。このとき、容量Ｃ１、Ｃ２にそれぞれ蓄えられる電荷Ｑ１、Ｑ２は、
Q1＝−C1・V1
Q2＝−C2・V2
であり、容量Ｃ１、Ｃ２に入力電圧Ｖ１、Ｖ２に応じた電荷がサンプリングされる。また、このときの出力電圧Ｖｏｕｔの電圧値がＶｏｕｔ１であるとすれば、容量Ｃ３に蓄えられる電荷Ｑ３は、
Q3＝−C3・Vout1
である。
【００１３】
次に、信号φ１によりスイッチＳＷ１、ＳＷ３、ＳＷ５がオフし、信号φ２によりスイッチＳＷ２、ＳＷ４、ＳＷ６がオンすると、容量Ｃ１、Ｃ２のボトムプレートは０（Ｖ）に、容量Ｃ１、Ｃ２のトッププレートはオペアンプＯＰＡの負側入力端子に接続される。その結果、オペアンプＯＰＡの作用によって容量Ｃ１、Ｃ２に蓄えられた電荷が容量Ｃ３に転送されるように動作し、出力電圧Ｖｏｕｔの電圧値がＶｏｕｔ１からＶｏｕｔ２に変化する。電荷保存則により、
−C3・Vout2＝Q1＋Q2＋Q3
が成り立つので、電圧値Ｖｏｕｔ２は、
Vout2＝Vout1＋(C1／C3)V1＋(C2／C3)V2
となる。つまり、一連の動作によって、出力電圧ＶｏｕｔとしてＶｏｕｔ１に（Ｃ１／Ｃ３）Ｖ１と（Ｃ２／Ｃ３）Ｖ２とを加えたものが出力される。その後、信号φ１によりスイッチＳＷ１、ＳＷ３、ＳＷ５がオンし、信号φ２によりスイッチＳＷ２、ＳＷ４、ＳＷ６がオフするようにして、前述の動作を繰り返し行うことによって、入力信号Ｖ１とＶ２を加算し、その加算結果を積分する演算が実現される。
【００１４】
以上の動作をｚ演算子で表記すれば、
Vout(z)＝[(C1／C3)V1(z)＋(C2／C3)V2(z)]／(z−1)
である。図９（Ｂ）に示した演算回路では、入力信号（入力電圧）Ｖ１は（Ｃ１／Ｃ３）倍にスケールされて演算され、入力信号（入力電圧）Ｖ２は（Ｃ２／Ｃ３）倍にスケールされて演算される。回路における信号の飽和を防ぐ目的や、その他信号経路設計の都合等に応じて（Ｃ１／Ｃ３）や（Ｃ２／Ｃ３）の比率は適宜変化される。
【００１５】
図１０は、オペアンプの入力部分の回路構成を示す図である（非特許文献５：Ｆｉｇ．２参照）。図１０において、Ｍ１、Ｍ２、Ｍ３はＮ型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１は、ＭＯＳトランジスタＭ２及びＭ３をバイアスする役割を有する。ＭＯＳトランジスタＭ２、Ｍ３は、ソースを共通としたトランジスタ対を構成する。ＭＯＳトランジスタＭ２のゲートがオペアンプの正側入力ノード（正側入力端子）ＩＭに対応しており、ＭＯＳトランジスタＭ３のゲートがオペアンプの負側入力ノード（負側入力端子）ＩＰに対応している。
【００１６】
図１０に示す差動対が正常に動作するためには、ＭＯＳトランジスタＭ２及びＭ３のゲート−ソース間電圧は、トランジスタの閾値電圧Ｖｔｈに０．２（Ｖ）程度のオーバードライブ電圧Ｖｏｖを加えた電圧が必要である。例えば、トランジスタの閾値電圧が０．６（Ｖ）であるとすれば、ＭＯＳトランジスタＭ２及びＭ３は、そのゲート−ソース間電圧が０．２（Ｖ）＋０．６（Ｖ）＝０．８（Ｖ）以上となるようにバイアスされなければならない。また、ＭＯＳトランジスタＭ１のドレイン−ソース間電圧は、回路が正常に動作するためには、例えば０．２（Ｖ）以上が必要である。
【００１７】
これらの各ＭＯＳトランジスタが正常に動作するために必要な制約により、オペアンプが正常動作するためには、入力端子ＩＭ及びＩＰのそれぞれに対して０．２（Ｖ）＋０．８（Ｖ）＝１．０（Ｖ）以上の電位を印加せねばならない。例えば、電源電圧が３．０（Ｖ）である場合には、入力端子ＩＭ及びＩＰのそれぞれの電位が１．０（Ｖ）から３．０（Ｖ）の範囲になければオペアンプとして期待した動作をしない。このように、実際には入力端子ＩＭ及びＩＰのそれぞれの電位がある程度高い電位でないとオペアンプは動作しない。そのため、ΔΣＡ／Ｄ変換器に含まれるオペアンプでも、オペアンプの入力端子に印加される電圧は必要な範囲に含まれなくてはならない。正常動作に必要なオペアンプの入力端子の電圧範囲は、コモンモード入力電圧範囲と呼ばれている。
【００１８】
前述した図９に示した演算回路はシングルエンド構造であったが、シングルエンド構造に対して大きな信号振幅を使用できることや同相雑音の影響を受けにくいなどの利点から、実際の半導体集積回路において、それら演算回路は差動構造とする場合が多い。以下、ΔΣＡ／Ｄ変換器で用いられる差動構造の演算回路の例を説明する。
【００１９】
図１１は、差動構造のスイッチドキャパシタ積分器の回路構成例を示す図である（特許文献２：図７、特許文献６：Ｆｉｇ．７参照）。図１１において、Ｃ１Ｐ、Ｃ１Ｍはサンプリング容量であり、Ｃ２Ｐ、Ｃ２Ｍは積分容量である。また、ＯＰＡは全差動オペアンプであり、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８はスイッチである。スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６は、信号φ１により導通／非導通（オン／オフ）が制御され、スイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８は、信号φ２により導通／非導通（オン／オフ）が制御される。また、ＶＩＰは正側入力ノード、ＶＩＭは負側入力ノード、ＶＯＰは正側出力ノード、ＶＯＭは負側出力ノードである。なお、以下では、各ノードに対して入力又は出力される信号名や各ノードの電圧値も、適宜ノードに付した符号と同様の表記を用いて示す。ＳＧは、差動入力信号（ＶＩＰ−ＶＩＭ）を出力する信号源である。信号源ＳＧは、差動構造のスイッチドキャパシタ積分器が形成される半導体集積回路（ＩＣ）の外部に設けられる。
【００２０】
図１１に示す演算回路（スイッチドキャパシタ積分器）は、信号源ＳＧから供給される差動入力信号（ＶＩＰ−ＶＩＭ）を積分し、その結果を差動出力信号（ＶＯＰ−ＶＯＭ）により出力する機能を有する。図１１に示す演算回路では、オペアンプＯＰＡは、コモンモード電位ＶＣＭを参照して、出力信号ＶＯＰ及びＶＯＭのコモン電位がＶＣＭとなるように、すなわち（ＶＯＰ＋ＶＯＭ）／２＝ＶＣＭとなるようにコモンモードフィードバックを行う。なお、図１１において、コモンモード電位ＶＣＭは、電源電圧ＶＤＤと接地電圧ＶＳＳ（０（Ｖ））との中間電位であるとする。ＶＩＣＭは、入力信号ＶＩＰ及びＶＩＭの中間電位、すなわち入力信号のコモンモード電位である。また、容量Ｃ１Ｐ及びＣ１Ｍの容量値は同一のＣ１とし、容量Ｃ２Ｐ及びＣ２Ｍの容量値は同一のＣ２とする。
【００２１】
図１１に示す演算回路では、まず、信号φ１によりスイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオンし、信号φ２によりスイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８がオフすると、容量Ｃ１Ｐ、Ｃ１Ｍのボトムプレートにはそれぞれ電圧ＶＩＰ、ＶＩＭが印加される。また、容量Ｃ１Ｐ、Ｃ１Ｍのトッププレートは、コモンモード電位ＶＣＭに接続される。このとき、容量Ｃ１Ｐ、Ｃ１Ｍにそれぞれ蓄えられる電荷Ｑ１Ｐ、Ｑ１Ｍは、
Q1P＝(VCM−VIP)C1
Q1M＝(VCM−VIM)C1
であり、容量Ｃ１Ｐ、Ｃ１Ｍにコモンモード電位ＶＣＭと入力電圧ＶＩＰ、ＶＩＭとの差に応じた電荷がサンプリングされる。また、このときの出力信号ＶＯＰの電圧値がＶＯＰ１であるとし、出力信号ＶＯＭの電圧値がＶＯＭ１であるとすれば、容量Ｃ２Ｐ及びＣ２Ｍに蓄えられている電荷の和は、
(VOP1−VCM)C2＋(VCM−VOM1)C2＝(VOP1−VOM1)C2
である。
【００２２】
次に、信号φ１によりスイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオフし、信号φ２によりスイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８がオンすると、容量Ｃ１Ｐ及びＣ１Ｍのボトムプレートはコモンモード電位ＶＣＭに接続される。また、容量Ｃ１ＰのトッププレートはオペアンプＯＰＡの負側入力端子に接続され、容量Ｃ１ＭのトッププレートはオペアンプＯＰＡの正側入力端子に接続される。その結果、オペアンプＯＰＡの作用によって、出力信号ＶＯＰの電圧値がＶＯＰ２に変化し、出力信号ＶＯＭの電圧値がＶＯＭ２に変化する。このとき、前の状態の電荷が保存されるとすれば、
(VOP2−VOM2)C2＝(VOP1−VOM1)C2＋Q1P−Q1M
であるので、
(VOP2−VOM2)＝(VOP1−VOM1)＋(VIP−VIM)C1／C2
である。すなわち、差動出力電圧（ＶＯＰ２−ＶＯＭ２）は、１つ前の差動出力電圧（ＶＯＰ１−ＶＯＭ１）に差動入力電圧と容量比との積（（ＶＩＰ−ＶＩＭ）Ｃ１／Ｃ２）を加えたものになる。これは１回分の積分演算に相当する。
【００２３】
ここで、半導体集積回路内における差動信号のコモンモード電位ＶＣＭは、半導体集積回路の電源電圧に応じて決まる電位であり、入力信号のコモンモード電位ＶＩＣＭは、半導体集積回路の外部の信号源ＳＧに応じて決まる電位であり、両者は直接関係しない。一般に、差動入力Ａ／Ｄ変換器には差動入力信号（ＶＩＰ及びＶＩＭ）を入力するための２つの入力端子は存在するが、入力信号のコモンモード電位ＶＩＣＭを入力するための入力端子は設けられない。コモンモード電位ＶＣＭと入力信号のコモンモード電位ＶＩＣＭとがどのような関係であっても、回路が差動信号の演算を正常に行うことが望ましい。
【００２４】
しかしながら、図１１に示した演算回路において、コモンモード電位ＶＣＭと入力信号のコモンモード電位ＶＩＣＭとが著しく異なる電位となった場合には、ノードＶＡの電位がオペアンプＯＰＡの適切な入力電圧範囲から逸脱し、積分器が動作しない問題がある。これは、ノードＶＡの電位が、φ１期間にサンプリングされた容量Ｃ１Ｐ、Ｃ１Ｍの電荷と、φ２期間にスイッチで設定される回路による容量分圧によって決まるためである。なお、φ１期間は、信号φ１により制御されるスイッチがオンとなる期間、すなわちスイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオンし、スイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８がオフする期間である。また、φ２期間は、信号φ２により制御されるスイッチがオンとなる期間、すなわちスイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオフし、スイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８がオンする期間である。
【００２５】
図１１に示した演算回路において、φ１期間に容量Ｃ１Ｐ及びＣ１Ｍにサンプリングされる電荷量は、φ２期間もそのまま保存されるので、
(VCM−VIP)C1＋(VCM−VIM)C1＝2(VA−VCM)C1
が成り立つ。ＶＡについて整理すると、
VA＝2VCM−(VIP＋VIM)／2＝2VCM−VICM
となる。つまり、オペアンプＯＰＡの入力ノードＶＡの電位は、２ＶＣＭからＶＩＣＭを減じた電位に収束することになる。例えば、コモンモード電位ＶＣＭが１．５（Ｖ）、入力信号のコモンモード電位ＶＩＣＭが２．５（Ｖ）のときには、オペアンプＯＰＡの入力ノードＶＡの電位は０．５（Ｖ）に収束する。しかし、前述したようにオペアンプＯＰＡのコモンモード入力電圧範囲には制約があり、例えば図１０に示した回路ではオペアンプの入力ノードＩＭ及びＩＰの電位が０．５（Ｖ）であると、差動対が遮断してしまい、所望の動作が行われない。図１１に示した演算回路のオペアンプＯＰＡの内部が図１０に示した構成と同様であったとすれば、正常に動作させるためには、入力信号のコモンモード電位ＶＩＣＭは、０（Ｖ）＜ＶＩＣＭ＜２．０（Ｖ）の電圧範囲でなければならない。
【００２６】
この制約の存在は、差動入力Ａ／Ｄ変換器を用いてシングルエンド信号をＡ／Ｄ変換する場合に、特に問題となる。例えば、差動入力Ａ／Ｄ変換器でシングルエンド信号をＡ／Ｄ変換する場合には、２つの入力端子のうちの片側を所定の電位に固定すれば良い。しかし、図１１に示した演算回路を用いたＡ／Ｄ変換器では、例えば負側入力端子ＶＩＭを１．５（Ｖ）とし、正側入力端子ＶＩＰを信号源に接続するようにした場合には、信号源から２．５（Ｖ）以上の信号が印加されると、入力信号のコモンモード電位ＶＩＣＭが２．０（Ｖ）より大きくなり回路が動作しない。このように、図１１に示した演算回路をΔΣＡ／Ｄ変換器に用いた場合には、ユーザが信号源の設計に大きな制約を課されてしまうという課題がある。
【００２７】
図１１に示した演算回路における前述のような課題を解消する回路構成として、図１２に示す演算回路が提案されている（特許文献７：Ｆｉｇ．４参照）。図１２は、差動構造のスイッチドキャパシタ積分器の他の回路構成例を示す図である。図１２において、図１１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図１２に示す演算回路は、図１１に示した演算回路は有していない容量素子Ｃ３Ｐ、Ｃ３Ｍが加えられている。Ｃ３ＰとＣ３Ｍは寄生容量でもよいので、破線で表記した。また、図１１に示した演算回路では、容量Ｃ１ＰのボトムプレートはスイッチＳＷ３を介してコモンモード電位ＶＣＭに接続でき、容量Ｃ１ＭのボトムプレートはスイッチＳＷ４を介してコモンモード電位ＶＣＭに接続できるように構成されていた。それに対して、図１２に示す演算回路では、容量Ｃ１Ｐ及びＣ１ＭのボトムプレートはスイッチＳＷ３を介して互いに接続可能になっている。
【００２８】
図１２に示す演算回路では、φ１期間に容量素子Ｃ３Ｐ、Ｃ３Ｍのボトムプレートは０（Ｖ）に、容量素子Ｃ３Ｐ、Ｃ３Ｍのトッププレートはコモンモード電位ＶＣＭに接続される。また、容量Ｃ１Ｐ、Ｃ１Ｍのボトムプレートにはそれぞれ電圧ＶＩＰ、ＶＩＭが印加され、容量Ｃ１Ｐ、Ｃ１Ｍのトッププレートがコモンモード電位ＶＣＭに接続される。これにより、容量素子Ｃ３Ｐ、Ｃ３Ｍはそれぞれコモンモード電位ＶＣＭに充電され、容量Ｃ１Ｐ、Ｃ１Ｍにコモンモード電位ＶＣＭと入力電圧ＶＩＰ、ＶＩＭとの差に応じた電荷がサンプリングされる。
【００２９】
次に、φ２期間に遷移しスイッチＳＷ３、ＳＷ７、ＳＷ８がオンすると、オペアンプＯＰＡの入力ノードＶＡは容量Ｃ３Ｐ及びＣ３Ｍに予め充電されていたコモンモード電位ＶＣＭに収束する。実際には、オペアンプＯＰＡの入力ノードＶＡの電位は、オペアンプＯＰＡや容量Ｃ２Ｐ、Ｃ２Ｍの寄生容量等によって、はじめはコモンモード電位ＶＣＭとは異なる電位である可能性があるが、数サイクル繰り返した後にコモンモード電位ＶＣＭに収束する。このように差動構造のスイッチドキャパシタ積分器は、図１２に示すように構成することで、任意のコモンモード電位の差動入力信号を入力できる。
【００３０】
図１２に示した演算回路は単純な積分器であるが、ΔΣ変調器では、図８に示した演算ブロックＵ１のように入力電圧に２値の参照電圧を加えた値を積分する（１ビットＤＡＣ＋加算＋積分）演算回路が必要である。図１３は、差動構造の（１ビットＤＡＣ＋加算＋積分）演算回路の一例を示す図である。図１３において、Ｃ３Ｐ、Ｃ３Ｍはリファレンス容量であり、ＳＷ９、ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４はスイッチである。また、Ｖｒｅｆはリファレンス電圧である。その他の構成要素は、図１２において同一の符号が付された構成要素と同様であるので、重複する説明は省略する。
【００３１】
スイッチＳＷ９、ＳＷ１２は、信号φ１により導通／非導通（オン／オフ）が制御され、スイッチＳＷ１０、ＳＷ１１、ＳＷ１３、ＳＷ１４は、信号φ２及び信号ｙ（又は信号ｙの反転信号ｙｘ）により導通／非導通（オン／オフ）が制御される。スイッチＳＷ１０及びＳＷ１４は、信号φ２が“１”であり、かつ信号ｙが“＋１”であるときに導通（オン）とされ、そうでないときは非導通（オフ）とされる。また、スイッチＳＷ１１及びＳＷ１３は、信号φ２が“１”であり、かつ信号ｙが“−１”であるときに導通（オン）とされ、そうでないときは非導通（オフ）とされる。ここで、信号ｙは、ΔΣ変調器のフィードバック信号に対応し、値は前述のように１ビット（２値）をとる。また、容量Ｃ３Ｐ及びＣ３Ｍの容量値は同一とする。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開平８−１２５５４１号公報
【特許文献２】特開２００２−２６１６１４号公報
【特許文献３】特開２００１−３５８５９１号公報
【特許文献４】米国特許第４８５１８４１号明細書
【特許文献５】米国特許第４９３９５１６号明細書
【特許文献６】米国特許第４９７２４３６号明細書
【特許文献７】米国特許第６７６８４３６号明細書
【特許文献８】特開２００７−３００２２５号公報
【特許文献９】特開２００６−４１９９２号公報
【特許文献１０】特表平１０−５０８１６７号公報
【非特許文献】
【００３３】
【非特許文献１】湯川彰著，「オーバーサンプリングＡ−Ｄ変換技術」，日経ＢＰ社，１９９０
【非特許文献２】Richard Schreier and Gabor C. Temes著，和保孝夫 安田彰 監訳，「ΔΣ型アナログ／デジタル変換器入門」，丸善，２００７
【非特許文献３】B. E. Boser and B. A. Wooley, "The design of sigma-delta modulation analog-to-digital converters," IEEE Journal of Solid-State Circuits, Vol.23, pp.1298-1308, December 1988.
【非特許文献４】B. P. Brandt, D. E. Wingard, and B. A. Wooley, "Second-order sigma-delta modulation for digital-audio signal acquisition," IEEE Journal of Solid-State Circuits, Vol.26, pp.618-627, April 1991.
【非特許文献５】M. W. Hauser, P. J. Hurst, and R. W. Brodersen, "MOS ADC-Filter Combination That Does Not Require Precision Analog Components," IEEE International Solid-State Circuits Conference 1985 Digest of Technical Papers, pp.80-82, 1985.
【発明の概要】
【発明が解決しようとする課題】
【００３４】
発明にいたる参考図である図１３に示す演算回路は、差動入力信号から信号ｙを減じ、その結果を積分して出力する。実際には、リファレンス電圧Ｖｒｅｆとリファレンス容量Ｃ３Ｐ、Ｃ３Ｍとの積で表される電荷が信号ｙに相当する。
【００３５】
図１３に示す演算回路では、φ１期間に、容量Ｃ１Ｐ、Ｃ１Ｍのボトムプレートにそれぞれ電圧ＶＩＰ、ＶＩＭが印加され、容量Ｃ１Ｐ、Ｃ１Ｍのトッププレートがコモンモード電位ＶＣＭに接続され、差動入力信号のサンプリングが行われる。このとき、容量素子Ｃ３Ｐ及びＣ３Ｍは、両電極（ボトムプレート及びトッププレート）がコモンモード電位ＶＣＭに接続されており、電荷がゼロとなる。
【００３６】
次に、φ２期間に遷移すると、スイッチＳＷ３、ＳＷ７、ＳＷ８がオンし、サンプリングにより容量Ｃ１Ｐ及びＣ１Ｍに蓄えられた電荷が、容量Ｃ２Ｐ及びＣ２Ｍに転送される。また、φ２期間において、信号ｙの値が“＋１”の場合には、スイッチＳＷ１０及びＳＷ１４がオンして、容量Ｃ３Ｐのボトムプレートはリファレンス電圧Ｖｒｅｆに接続され、容量Ｃ３Ｍのボトムプレートは０（Ｖ）に接続される。逆に、信号ｙの値が“−１”の場合には、スイッチＳＷ１１及びＳＷ１３がオンして、容量Ｃ３Ｐのボトムプレートは０（Ｖ）に接続され、容量Ｃ３Ｍのボトムプレートはリファレンス電圧Ｖｒｅｆに接続される。その結果、サンプリングされた入力信号からリファレンス分の信号を減じた値、又はサンプリングされた入力信号にリファレンス分の信号を加えた値が、積分される。
【００３７】
図１３に示した演算回路を用いて、ΔΣＡ／Ｄ変換器が有するΔΣ変調器を構成した場合には、設定可能なリファレンス電圧Ｖｒｅｆの範囲が狭いという課題がある。ΔΣＡ／Ｄ変換器において、このリファレンス電圧Ｖｒｅｆは、Ａ／Ｄ変換のフルスケールを規定するものであるため、ユーザが任意に設定できることが望ましい。図１３に示した演算回路では、φ１期間には、容量Ｃ３Ｐ及びＣ３Ｍの電荷はゼロに放出される。次のφ２期間には、容量Ｃ３Ｐ及びＣ３Ｍがリファレンス電圧Ｖｒｅｆと０（Ｖ）との電位差を容量分圧するように各スイッチが制御され、オペアンプＯＰＡの入力ノードＶＡの電位は、容量Ｃ３Ｐ及びＣ３Ｍで分圧された電圧となる。つまり、入力ノードＶＡの電位は、ＶＡ＝Ｖｒｅｆ／２となる。
【００３８】
そのため、入力ノードＶＡの電位（Ｖｒｅｆ／２）がオペアンプＯＰＡのコモンモード入力電圧範囲を下回るような低いリファレンス電圧Ｖｒｅｆを用いると、回路は動作しない。例えば、電源電圧ＶＤＤが３．０（Ｖ）、接地電圧ＶＳＳが０（Ｖ）、コモンモード電位ＶＣＭが１．５（Ｖ）、リファレンス電圧Ｖｒｅｆが１．０（Ｖ）である場合には、入力ノードＶＡの電位は、ＶＡ＝Ｖｒｅｆ／２＝０．５（Ｖ）に収束する。しかし、図１３に示した演算回路のオペアンプＯＰＡの内部が図１０に示した構成と同様であると、差動対が遮断して所望の動作が行われない。回路を正常に動作させるためには、リファレンス電圧Ｖｒｅｆは、Ｖｒｅｆ＞２．０（Ｖ）でなければならない。このような場合には、図１３に示した演算回路に対して、例えばバンドギャップリファレンス回路で発生した１．２（Ｖ）の電圧をリファレンス電圧Ｖｒｅｆとして使用することができない。リファレンス電圧Ｖｒｅｆの設定可能な電圧範囲は、半導体集積回路のユーザが行う設計の自由度を高めるために、可能な限り広いことが望ましい。
【００３９】
本発明の目的は、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定可能なΔΣＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００４０】
Ａ／Ｄ変換器の一態様は、入力される差動アナログ信号をデルタシグマ変調する変調器と、その出力を基にデジタルデータを生成するデシメーションフィルタとを備える。変調器は、入力信号をサンプリングする第１の容量及び第２の容量と、第１の容量の第１の電極に接続され、第１の基準電圧又は第２の基準電圧をサンプリングする第３の容量及び第４の容量と、第２の容量の第１の電極に接続され、第１の基準電圧又は第２の基準電圧をサンプリングする第５の容量及び第６の容量と、各容量にサンプリングされた電荷を加算又は減算して加算又は減算結果を得て、加算又は減算結果を積分し出力する演算器とを有する演算回路を１つ以上含む。
【発明の効果】
【００４１】
演算回路にて入力信号に変調器出力に応じた信号を加算又は減算する場合に、第３の容量及び第４の容量の接続と第５の容量及び第６の容量の接続とを相補的に切り替えることで、基準電圧がどのような電圧であっても演算器の入力ノードに加算される電荷量は同一になる。したがって、演算器の入力ノードの電位は回路のコモンモード電位に収束するので、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができる。
【図面の簡単な説明】
【００４２】
【図１】本実施形態によるΔΣＡ／Ｄ変換器の（１ビットＤＡＣ＋加算＋積分）演算回路の構成例を示す図である。
【図２Ａ】図１に示した演算回路の動作を説明するための図である。
【図２Ｂ】図１に示した演算回路の動作を説明するための図である。
【図２Ｃ】図１に示した演算回路の動作を説明するための図である。
【図３】本実施形態によるΔΣＡ／Ｄ変換器の（１ビットＤＡＣ＋加算＋積分）演算回路の他の構成例を示す図である。
【図４】本実施形態における１ビット２次ΔΣ変調器の構成例を示す図である。
【図５】図４に示したΔΣ変調器の動作の流れを示す図である。
【図６】ΔΣＡ／Ｄ変換器の構成例を示す図である。
【図７】ΔΣ変調器を実現するための信号経路の例を示す図である。
【図８】図７に示したΔΣ変調器の信号経路をｚ演算子を用いて表記した図である。
【図９】シングルエンド構造の（加算＋積分）演算回路の構成例を示す図である。
【図１０】オペアンプの入力部分の回路構成を示す図である。
【図１１】差動構造のスイッチドキャパシタ積分器の構成例を示す図である。
【図１２】差動構造のスイッチドキャパシタ積分器の構成例を示す図である。
【図１３】差動構造の（１ビットＤＡＣ＋加算＋積分）演算回路の参考図である。
【発明を実施するための形態】
【００４３】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態によるΔΣＡ／Ｄ変換器の（１ビットＤＡＣ＋加算＋積分）演算回路の回路構成例を示す図である。なお、本実施形態によるΔΣＡ／Ｄ変換器の構成は、図６に示したΔΣＡ／Ｄ変換器の構成と同様である。すなわち、本実施形態によるΔΣＡ／Ｄ変換器は、入力される差動アナログ信号をΔΣ変調するΔΣ変調器、及びΔΣ変調信号を基にＡ／Ｄ変換結果（デジタルデータ）を生成するデシメーションフィルタを有する。
【００４４】
図１に示す差動構造の（１ビットＤＡＣ＋加算＋積分）演算回路は、入力電圧に２値の参照電圧（リファレンス電圧）を加えた値を積分する演算回路であり、例えばΔΣＡ／Ｄ変換器が有するΔΣ変調器の第一段目の演算回路として用いられる。
【００４５】
図１において、Ｃ１Ｐ及びＣ１Ｍはサンプリング容量であり、Ｃ２Ｐ及びＣ２Ｍは積分容量である。また、Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢは、リファレンス容量である。すなわち、本実施形態における演算回路では、正側ノードに２つのリファレンス容量Ｃ３ＰＡ及びＣ３ＰＢが設けられ、負側ノードに２つのリファレンス容量Ｃ３ＭＡ及びＣ３ＭＢが設けられる。容量Ｃ１Ｐ及びＣ１Ｍの容量値は同一のＣ１とし、容量Ｃ２Ｐ及びＣ２Ｍの容量値は同一のＣ２とし、容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢの容量値は同一のＣ３とする。
【００４６】
ＯＰＡは全差動オペアンプである。また、ＶＩＰは差動アナログ信号の正側入力ノードであり、ＶＩＭは差動アナログ信号の負側入力ノードである。ＶＡはオペアンプＯＰＡの入力ノードであり、ＶＯＰはオペアンプＯＰＡの正側出力ノード、ＶＯＭはオペアンプＯＰＡの負側出力ノードである。なお、ＶＯＰ及びＶＯＭは図１に示す演算回路における差動信号の出力ノードでもある。以下では、これらの各ノードに対して入力又は出力される信号や各ノードの電圧値も、適宜ノードに付した符号と同様の表記を用いて示す。ＶＣＭは演算回路におけるコモンモード電位であり、Ｖｒｅｆはリファレンス電圧（リファレンス信号）である。例えば、コモンモード電位ＶＣＭは、電源電圧ＶＤＤと接地電圧ＶＳＳ（０（Ｖ））との中間電位であるとする。
【００４７】
また、ＳＷ１〜ＳＷ１５は、スイッチである。スイッチＳＷ１、ＳＷ２、ＳＷ４、及びＳＷ５は、信号φ１により導通／非導通（オン／オフ）が制御され、スイッチＳＷ３、ＳＷ６、及びＳＷ７は、信号φ２により導通／非導通（オン／オフ）が制御される。スイッチＳＷ８、ＳＷ１０、ＳＷ１２、及びＳＷ１４は、信号φ１、信号φ２、及び信号ｙ（又は信号ｙの反転信号ｙｘ）により導通／非導通（オン／オフ）が制御される。スイッチＳＷ９、ＳＷ１１、ＳＷ１３、及びＳＷ１５は、信号φ２及び信号ｙ（又は信号ｙの反転信号ｙｘ）により導通／非導通（オン／オフ）が制御される。ここで、信号ｙは、ΔΣ変調器の出力（詳細にはΔΣ変調器が有する量子化器の出力）であり、値としては“＋１”又は“−１”の２値（１ビット）をとる。
【００４８】
スイッチＳＷ１、ＳＷ２、ＳＷ４、及びＳＷ５は、信号φ１が“１”（アクティブ）であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ３、ＳＷ６、ＳＷ７は、信号φ２が“１”（アクティブ）であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００４９】
スイッチＳＷ８及びＳＷ１２は、信号φ１が“１”であるとき、又は信号φ２が“１”かつ信号ｙ＝−１であるときに、導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ９及びＳＷ１３は、信号φ２が“１”かつ信号ｙ＝＋１であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００５０】
スイッチＳＷ１０及びＳＷ１４は、信号φ１が“１”であるとき、又は信号φ２が“１”かつ信号ｙ＝＋１であるときに、導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ１１及びＳＷ１５は、信号φ２が“１”かつ信号ｙ＝−１であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００５１】
容量Ｃ１Ｐは、一方の電極（ボトムプレート）がスイッチＳＷ１を介して正側入力ノードＶＩＰに接続され、他方の電極（トッププレート）がスイッチＳＷ６を介してオペアンプＯＰＡの負側入力ノードＶＡに接続される。容量Ｃ１Ｍは、一方の電極（ボトムプレート）がスイッチＳＷ２を介して負側入力ノードＶＩＭに接続され、他方の電極（トッププレート）がスイッチＳＷ７を介してオペアンプＯＰＡの正側入力ノードＶＡに接続される。また、容量Ｃ１Ｐ及びＣ１Ｍのボトムプレートは、スイッチＳＷ３を介して互いに接続される。また、容量Ｃ１ＰのトッププレートはスイッチＳＷ４を介してコモンモード電位ＶＣＭに接続され、容量Ｃ１ＭのトッププレートはスイッチＳＷ５を介してコモンモード電位ＶＣＭに接続される。
【００５２】
容量Ｃ２Ｐは、一方の電極がオペアンプＯＰＡの正側出力ノードＶＯＰに接続され、他方の電極がオペアンプＯＰＡの負側入力ノードＶＡに接続される。容量Ｃ２Ｍは、一方の電極がオペアンプＯＰＡの負側出力ノードＶＯＭに接続され、他方の電極がオペアンプＯＰＡの正側入力ノードＶＡに接続される。
【００５３】
容量Ｃ３ＰＡの一方の電極（ボトムプレート）は、スイッチＳＷ８を介して接地電圧ＶＳＳ（０（Ｖ））に接続されるとともに、スイッチＳＷ９を介してリファレンス電圧Ｖｒｅｆに接続される。容量Ｃ３ＰＢの一方の電極（ボトムプレート）は、スイッチＳＷ１０を介してリファレンス電圧Ｖｒｅｆに接続されるとともに、スイッチＳＷ１１を介して接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ３ＰＡ及びＣ３ＰＢの他方の電極（トッププレート）は、スイッチＳＷ４を介してコモンモード電位ＶＣＭに接続されるとともに、スイッチＳＷ６を介してオペアンプＯＰＡの負側入力ノードＶＡに接続される。
【００５４】
容量Ｃ３ＭＡの一方の電極（ボトムプレート）は、スイッチＳＷ１２を介してリファレンス電圧Ｖｒｅｆに接続されるとともに、スイッチＳＷ１３を介して接地電圧ＶＳＳ（０（Ｖ））に接続される。容量Ｃ３ＭＢの一方の電極（ボトムプレート）は、スイッチＳＷ１４を介して接地電圧ＶＳＳ（０（Ｖ））に接続されるとともに、スイッチＳＷ１５を介してリファレンス電圧Ｖｒｅｆに接続される。また、容量Ｃ３ＭＡ及びＣ３ＭＢの他方の電極（トッププレート）は、スイッチＳＷ５を介してコモンモード電位ＶＣＭに接続されるとともに、スイッチＳＷ７を介してオペアンプＯＰＡの正側入力ノードＶＡに接続される。
【００５５】
図１に示す回路は、クロック信号等に基づいて、信号φ１が“１”であるφ１期間と信号φ２が“１”であるφ２期間とを交互に繰り返し、入力される差動アナログ信号（ＶＩＰ−ＶＩＭ）から、基準信号を減じた信号又は加えた信号を積分し、その結果を差動信号（ＶＯＰ−ＶＯＭ）により出力する。基準信号を減じるか加えるかは、信号ｙによって決定される。
【００５６】
φ１期間においては、図２Ａに示すように各スイッチＳＷ１〜ＳＷ１５が制御されて信号のサンプリングが行われる。すなわち、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ１０、ＳＷ１２、及びＳＷ１４が導通（オン）とされ、スイッチＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１１、ＳＷ１３、及びＳＷ１５が非導通（オフ）とされる。
【００５７】
これにより、容量Ｃ１Ｐは、ボトムプレートに電圧ＶＩＰが印加され、トッププレートがコモンモード電位ＶＣＭに接続される。容量Ｃ１Ｍは、ボトムプレートに電圧ＶＩＭが印加され、トッププレートがコモンモード電位ＶＣＭに接続される。したがって、容量Ｃ１Ｐ、Ｃ１Ｍにコモンモード電位ＶＣＭと入力電圧ＶＩＰ、ＶＩＭとの差に応じた電荷がサンプリングされる。また、容量Ｃ３ＰＡ及びＣ３ＭＢのボトムプレートは接地電圧ＶＳＳ（０（Ｖ））に接続され、容量Ｃ３ＰＢ及びＣ３ＭＡのボトムプレートはリファレンス電圧Ｖｒｅｆに接続される。容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢのトッププレートはコモンモード電位ＶＣＭに接続される。したがって、容量Ｃ３ＰＡ及びＣ３ＭＢはそれぞれコモンモード電位ＶＣＭに充電され、容量Ｃ３ＰＢ及びＣ３ＭＡのボトムプレートは（コモンモード電位ＶＣＭ−リファレンス電圧Ｖｒｅｆ）に充電される。
【００５８】
φ２期間においては、入力信号に対して基準信号を加える場合、すなわち信号ｙ＝−１の場合には、図２Ｂに示すように各スイッチＳＷ１〜ＳＷ１５が制御されて信号の加算及び積分が行われる。すなわち、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ９、ＳＷ１０、ＳＷ１３、及びＳＷ１４が非導通（オフ）とされ、スイッチＳＷ３、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ１１、ＳＷ１２、及びＳＷ１５が導通（オン）とされる。
【００５９】
これにより、容量Ｃ３ＰＢのボトムプレートが接地電圧ＶＳＳ（０（Ｖ））に接続され、容量Ｃ３ＭＢのボトムプレートがリファレンス電圧Ｖｒｅｆに接続されるよう切り替えられる。容量Ｃ３ＰＡ及びＣ３ＭＡのボトムプレートの接続は切り替わらない。この動作では、容量Ｃ３ＰＢのボトムプレートの電圧がリファレンス電圧Ｖｒｅｆから接地電圧ＶＳＳ（０（Ｖ））に、容量Ｃ３ＭＢのボトムプレートの電圧が接地電圧ＶＳＳ（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化するだけである。そのため、φ２期間における入力ノードＶＡの電位は、コモンモード電位ＶＣＭとなる。詳細には、容量Ｃ３ＰＢ及びＣ３ＭＢは、φ１期間においてサンプリングを行い、φ２期間において容量分圧回路を形成し入力ノードＶＡの電位を決定する。式で表すと、
(VCM−0)C3＋(VCM−Vref)C3＝(VA−Vref)C3＋(VA−0)C3
が成り立つ。よって、
VA＝VCM
となる。つまり、入力ノードＶＡの電位は、リファレンス電圧Ｖｒｅｆや入力される差動アナログ信号のコモンモード電位ＶＩＣＭにかかわらず、回路におけるコモンモード電位ＶＣＭとなる。
【００６０】
また、φ２期間において、入力信号に対して基準信号を減じる場合、すなわち信号ｙ＝＋１の場合には、図２Ｃに示すように各スイッチＳＷ１〜ＳＷ１５が制御されて信号の加算及び積分が行われる。すなわち、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ１１、ＳＷ１２、及びＳＷ１５が非導通（オフ）とされ、スイッチＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０、ＳＷ１３、及びＳＷ１４が導通（オン）とされる。
【００６１】
これにより、容量Ｃ３ＰＡのボトムプレートがリファレンス電圧Ｖｒｅｆに接続され、容量Ｃ３ＭＡのボトムプレートが接地電圧ＶＳＳ（０（Ｖ））に接続されるよう切り替えられる。容量Ｃ３ＰＢ及びＣ３ＭＢのボトムプレートの接続は切り替わらない。この動作では、容量Ｃ３ＰＡのボトムプレートの電圧が接地電圧ＶＳＳ（０（Ｖ））からリファレンス電圧Ｖｒｅｆに、容量Ｃ３ＭＡのボトムプレートの電圧がリファレンス電圧Ｖｒｅｆから接地電圧ＶＳＳ（０（Ｖ））に変化するだけである。そのため、入力信号に対して基準信号を減じる場合にも、φ２期間における入力ノードＶＡの電位は、リファレンス電圧Ｖｒｅｆや入力される差動アナログ信号のコモンモード電位ＶＩＣＭにかかわらず、回路におけるコモンモード電位ＶＣＭとなる。
【００６２】
以上のように、図１に示した演算回路を用いてΔΣＡ／Ｄ変換器を構成した場合には、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができる。
【００６３】
また、１ビットΔΣＡ／Ｄ変換器には、内部ＤＡＣが２値であるために内部ＤＡＣの非線形性が存在せず、Ａ／Ｄ変換の直線性を高くできるという利点があるが、図１に示した演算回路を用いてΔΣＡ／Ｄ変換器を構成してもこの利点は失われることはない。図２Ｂに示した状態ではリファレンス容量はＣ３ＰＢ及びＣ３ＭＢのみが回路動作に寄与し、図２Ｃに示した状態では、リファレンス容量はＣ３ＰＡ及びＣ３ＭＡのみが回路動作に寄与する。すなわち、入力信号に対して基準信号を加える場合に使用される容量と、入力信号に対して基準信号を減じる場合に使用される容量とが常に等しいため、非線形性が生じない。
【００６４】
図３は、本発明の一実施形態によるΔΣＡ／Ｄ変換器の（１ビットＤＡＣ＋加算＋積分）演算回路の他の回路構成例を示す図である。図３には、相関二重サンプリング（ＣＤＳ）を用いたΔΣＡ／Ｄ変換器に対して適用した例を示している。
【００６５】
図３において、Ｃ１Ｐ及びＣ１Ｍはサンプリング容量であり、Ｃ２Ｐ及びＣ２Ｍは積分容量である。また、Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢは、リファレンス容量である。すなわち、本実施形態における演算回路では、正側ノードに２つのリファレンス容量Ｃ３ＰＡ及びＣ３ＰＢが設けられ、負側ノードに２つのリファレンス容量Ｃ３ＭＡ及びＣ３ＭＢが設けられる。容量Ｃ１Ｐ及びＣ１Ｍの容量値は同一のＣ１とし、容量Ｃ２Ｐ及びＣ２Ｍの容量値は同一のＣ２とし、容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢの容量値は同一のＣ３とする。
【００６６】
ＯＰＡは全差動オペアンプである。また、ＶＩＰは差動アナログ信号の正側入力ノードであり、ＶＩＭは差動アナログ信号の負側入力ノードである。ＶＯＰはオペアンプＯＰＡの正側出力ノード、ＶＯＭはオペアンプＯＰＡの負側出力ノードである。なお、ＶＯＰ及びＶＯＭは図３に示す演算回路における差動信号の出力ノードでもある。Ｖｒｅｆはリファレンス電圧（リファレンス信号）である。
【００６７】
また、ＳＷ１〜ＳＷ３、Ｓ４〜Ｓ７、及びＳＷ８〜ＳＷ１５は、スイッチである。スイッチＳＷ１、ＳＷ２、Ｓ６、及びＳ７は、信号φ１が“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ３、Ｓ４、Ｓ５は、信号φ２が“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００６８】
スイッチＳＷ８及びＳＷ１２は、信号φ１が“１”であるとき、又は信号φ２が“１”かつ信号ｙ＝−１であるときに、導通（オン）とされ、そうでないときには非導通（オフ）とされる。なお、信号ｙは、ΔΣ変調器の出力（詳細にはΔΣ変調器が有する量子化器の出力）であり、値としては“＋１”又は“−１”の２値（１ビット）をとる。スイッチＳＷ９及びＳＷ１３は、信号φ２が“１”かつ信号ｙ＝＋１であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００６９】
スイッチＳＷ１０及びＳＷ１４は、信号φ１が“１”であるとき、又は信号φ２が“１”かつ信号ｙ＝＋１であるときに、導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ１１及びＳＷ１５は、信号φ２が“１”かつ信号ｙ＝−１であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００７０】
容量Ｃ１Ｐは、一方の電極（ボトムプレート）がスイッチＳＷ１を介して正側入力ノードＶＩＰに接続され、他方の電極（トッププレート）がオペアンプＯＰＡの負側入力ノードに接続される。容量Ｃ１Ｍは、一方の電極（ボトムプレート）がスイッチＳＷ２を介して負側入力ノードＶＩＭに接続され、他方の電極（トッププレート）がオペアンプＯＰＡの正側入力ノードに接続される。また、容量Ｃ１Ｐ及びＣ１Ｍのボトムプレートは、スイッチＳＷ３を介して互いに接続される。
【００７１】
容量Ｃ２Ｐは、一方の電極がオペアンプＯＰＡの正側出力ノードＶＯＰに接続され、他方の電極がスイッチＳ４を介してオペアンプＯＰＡの負側入力ノードに接続される。容量Ｃ２Ｍは、一方の電極がオペアンプＯＰＡの負側出力ノードＶＯＭに接続され、他方の電極がスイッチＳ５を介してオペアンプＯＰＡの正側入力ノードに接続される。すなわち、オペアンプＯＰＡの負側入力ノードと正側出力ノードＶＯＰとの間に、スイッチＳ４及び容量Ｃ２Ｐが直列に接続され、オペアンプＯＰＡの正側入力ノードと負側出力ノードＶＯＭとの間に、スイッチＳ５及び容量Ｃ２Ｍが直列に接続される。
【００７２】
容量Ｃ３ＰＡの一方の電極（ボトムプレート）は、スイッチＳＷ８を介して接地電圧ＶＳＳ（０（Ｖ））に接続されるとともに、スイッチＳＷ９を介してリファレンス電圧Ｖｒｅｆに接続される。容量Ｃ３ＰＢの一方の電極（ボトムプレート）は、スイッチＳＷ１０を介してリファレンス電圧Ｖｒｅｆに接続されるとともに、スイッチＳＷ１１を介して接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ３ＰＡ及びＣ３ＰＢの他方の電極（トッププレート）は、オペアンプＯＰＡの負側入力ノードに接続される。
【００７３】
容量Ｃ３ＭＡの一方の電極（ボトムプレート）は、スイッチＳＷ１２を介してリファレンス電圧Ｖｒｅｆに接続されるとともに、スイッチＳＷ１３を介して接地電圧ＶＳＳ（０（Ｖ））に接続される。容量Ｃ３ＭＢの一方の電極（ボトムプレート）は、スイッチＳＷ１４を介して接地電圧ＶＳＳ（０（Ｖ））に接続されるとともに、スイッチＳＷ１５を介してリファレンス電圧Ｖｒｅｆに接続される。また、容量Ｃ３ＭＡ及びＣ３ＭＢの他方の電極（トッププレート）は、オペアンプＯＰＡの正側入力ノードに接続される。
【００７４】
オペアンプＯＰＡの正側出力ノードＶＯＰとオペアンプＯＰＡの負側入力ノードとがスイッチＳ６を介して接続され、オペアンプＯＰＡの負側出力ノードＶＯＭとオペアンプＯＰＡの正側入力ノードとがスイッチＳ７を介して接続される。
【００７５】
図３に示した演算回路は、オペアンプで生じるＭＯＳトランジスタの１／ｆ雑音がＡ／Ｄ変換特性を劣化させるという問題を回避するためにＣＤＳの機構を備えている。図３に示した演算回路では、φ１期間において、オペアンプＯＰＡの負側入力ノードと正側出力ノードとがスイッチＳ６を介して接続されるとともに、オペアンプＯＰＡの正側入力ノードと負側出力ノードとがスイッチＳ７を介して接続される。その際、オペアンプＯＰＡの２つの入力ノード間には、オペアンプＯＰＡの入力オフセット電圧及び雑音による電圧（雑音電圧）が生じる。そのため、容量Ｃ１Ｐ及びＣ１Ｍには、信号による電荷とともに、オペアンプＯＰＡの入力オフセット電圧及び雑音電圧による電荷がサンプリングされる。
【００７６】
次に、φ２期間へ遷移すると、容量Ｃ１Ｐ及びＣ１Ｍにサンプリングされた信号による電荷とオペアンプＯＰＡの入力オフセット電圧及び雑音電圧による電荷が容量Ｃ２Ｐ及びＣ２Ｍに転送される。ここで、φ２期間であっても、オペアンプＯＰＡの入力オフセット電圧及び雑音電圧は存在するが、φ１期間においてサンプリングされ容量Ｃ１Ｐ及びＣ１Ｍから転送された電荷によってキャンセルされる。その結果、入力オフセット電圧は除去され、また、少なくともサンプリング周波数より低い周波数の雑音も除去されるので、高精度のＡ／Ｄ変換が可能になる。
【００７７】
図３に示した演算回路を用いてΔΣＡ／Ｄ変換器を構成した場合に、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができることは、図１に示した演算回路と同様である。
【００７８】
図４は、本実施形態における１ビット２次ΔΣ変調器の回路構成例を示す図である。
図４において、Ｃ１Ｐ及びＣ１Ｍは第１積分器のサンプリング容量、Ｃ２Ｐ及びＣ２Ｍは第１積分器の積分容量、Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢは、第１積分器のリファレンス容量である。また、Ｃ４Ｐ及びＣ４Ｍは第２積分器のサンプリング容量、Ｃ６Ｐ及びＣ６Ｍは第２積分器の積分容量、Ｃ５ＰＡ、Ｃ５ＰＢ、Ｃ５ＭＡ、及びＣ５ＭＢは、第２積分器のリファレンス容量である。容量Ｃ１Ｐ及びＣ１Ｍの容量値は同一とし、容量Ｃ２Ｐ及びＣ２Ｍの容量値は同一とし、容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢの容量値は同一とする。また、容量Ｃ４Ｐ及びＣ４Ｍの容量値は同一とし、容量Ｃ５ＰＡ、Ｃ５ＰＢ、Ｃ５ＭＡ、及びＣ５ＭＢの容量値は同一とし、容量Ｃ６Ｐ及びＣ６Ｍの容量値は同一とする。
【００７９】
ＯＰＡ１及びＯＰＡ２は全差動オペアンプであり、ＣＭＰは比較器であり、ＦＦはＤフリップフロップである。また、ＶＩＰは差動アナログ信号の正側入力ノードであり、ＶＩＭは差動アナログ信号の負側入力ノードである。ＶＣＭはコモンモード電位であり、Ｖｒｅｆはリファレンス電圧（リファレンス信号）であり、ＹはΔΣ変調器の出力であり、ＹＸは出力Ｙの反転信号である。
【００８０】
また、ＳＷ１〜ＳＷ１５は、スイッチである。スイッチＳＷ４、ＳＷ５、ＳＷ１４、及びＳＷ１５は、クロック信号ＣＫ１が“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ１、ＳＷ２、ＳＷ１０、及びＳＷ１１は、クロック信号ＣＫ１Ｄが“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ６、ＳＷ７、ＳＷ１２、及びＳＷ１３は、クロック信号ＣＫ２が“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。スイッチＳＷ３、ＳＷ８、及びＳＷ９は、クロック信号ＣＫ２Ｄが“１”であるときに導通（オン）とされ、そうでないときには非導通（オフ）とされる。
【００８１】
ここで、クロック信号ＣＫ１Ｄは、クロック信号ＣＫ１をわずかに遅延させたクロック信号であり、クロック信号ＣＫ２Ｄは、クロック信号ＣＫ２をわずかに遅延させたクロック信号である。また、クロック信号ＣＫ１とクロック信号ＣＫ２は逆極性であり、かつ同時には“１”とならないノンオーバーラップの関係を有する。より詳細には、クロック信号ＣＫ１及びＣＫ１Ｄの少なくとも一方が“１”のときにクロック信号ＣＫ２及びＣＫ２Ｄはともに“０”であり、クロック信号ＣＫ２及びＣＫ２Ｄの少なくとも一方が“１”のときにクロック信号ＣＫ１及びＣＫ１Ｄはともに“０”である。
【００８２】
容量Ｃ１Ｐは、一方の電極（ボトムプレート）がスイッチＳＷ１を介して正側入力ノードＶＩＰに接続され、他方の電極（トッププレート）がオペアンプＯＰＡ１の負側入力ノードに接続される。容量Ｃ１Ｍは、一方の電極（ボトムプレート）がスイッチＳＷ２を介して負側入力ノードＶＩＭに接続され、他方の電極（トッププレート）がオペアンプＯＰＡ１の正側入力ノードに接続される。また、容量Ｃ１Ｐ及びＣ１Ｍのボトムプレートは、スイッチＳＷ３を介して互いに接続される。
【００８３】
容量Ｃ２Ｐは、一方の電極がオペアンプＯＰＡ１の正側出力ノードに接続され、他方の電極がスイッチＳＷ６を介してオペアンプＯＰＡ１の負側入力ノードに接続される。容量Ｃ２Ｍは、一方の電極がオペアンプＯＰＡ１の負側出力ノードに接続され、他方の電極がスイッチＳＷ７を介してオペアンプＯＰＡ１の正側入力ノードに接続される。また、オペアンプＯＰＡ１の正側出力ノードと負側入力ノードはスイッチＳＷ４を介して接続され、オペアンプＯＰＡ１の負側出力ノードと正側入力ノードはスイッチＳＷ５を介して接続される。
【００８４】
容量Ｃ３ＰＡの一方の電極（ボトムプレート）は、クロック信号ＣＫ２Ｄが“１”かつ出力Ｙが“１”のときにリファレンス電圧Ｖｒｅｆに接続され、その他のときは接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ３ＭＡの一方の電極（ボトムプレート）は、クロック信号ＣＫ２Ｄが“１”かつ出力Ｙが“１”のときに接地電圧ＶＳＳ（０（Ｖ））に接続され、その他のときはリファレンス電圧Ｖｒｅｆに接続される。同様に、容量Ｃ３ＰＢの一方の電極（ボトムプレート）は、クロック信号ＣＫ２Ｄが“１”かつ反転信号ＹＸが“１”のときに接地電圧ＶＳＳ（０（Ｖ））に接続され、その他のときはリファレンス電圧Ｖｒｅｆに接続される。また、容量Ｃ３ＭＢの一方の電極（ボトムプレート）は、クロック信号ＣＫ２Ｄが“１”かつ反転信号ＹＸが“１”のときにリファレンス電圧Ｖｒｅｆに接続され、その他のときは接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ３ＰＡ及びＣ３ＰＢの他方の電極（トッププレート）はオペアンプＯＰＡ１の負側入力ノードに接続され、容量Ｃ３ＭＡ及びＣ３ＭＢの他方の電極（トッププレート）はオペアンプＯＰＡ１の正側入力ノードに接続される。
【００８５】
容量Ｃ４Ｐは、一方の電極（ボトムプレート）がスイッチＳＷ８を介してオペアンプＯＰＡ１の正側出力ノードに接続され、他方の電極（トッププレート）がスイッチＳＷ１４を介してオペアンプＯＰＡ２の負側入力ノードに接続される。容量Ｃ４Ｍは、一方の電極（ボトムプレート）がスイッチＳＷ９を介してオペアンプＯＰＡ１の負側出力ノードに接続され、他方の電極（トッププレート）がスイッチＳＷ１５を介してオペアンプＯＰＡ２の正側入力ノードに接続される。また、容量Ｃ４Ｐ及びＣ４Ｍのボトムプレートは、スイッチＳＷ１０、ＳＷ１１を介してコモンモード電位ＶＣＭに接続され、容量Ｃ４Ｐ及びＣ４Ｍのトッププレートは、スイッチＳＷ１２、ＳＷ１３を介してコモンモード電位ＶＣＭに接続される。
【００８６】
容量Ｃ６Ｐは、一方の電極がオペアンプＯＰＡ２の正側出力ノードに接続され、他方の電極がオペアンプＯＰＡ２の負側入力ノードに接続される。容量Ｃ６Ｍは、一方の電極がオペアンプＯＰＡ２の負側出力ノードに接続され、他方の電極がオペアンプＯＰＡ２の正側入力ノードに接続される。
【００８７】
容量Ｃ５ＰＡの一方の電極（ボトムプレート）は、クロック信号ＣＫ１Ｄが“１”かつ出力Ｙが“１”のときにリファレンス電圧Ｖｒｅｆに接続され、その他のときは接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ５ＭＡの一方の電極（ボトムプレート）は、クロック信号ＣＫ１Ｄが“１”かつ出力Ｙが“１”のときに接地電圧ＶＳＳ（０（Ｖ））に接続され、その他のときはリファレンス電圧Ｖｒｅｆに接続される。同様に、容量Ｃ５ＰＢの一方の電極（ボトムプレート）は、クロック信号ＣＫ１Ｄが“１”かつ反転信号ＹＸが“１”のときに接地電圧ＶＳＳ（０（Ｖ））に接続され、その他のときはリファレンス電圧Ｖｒｅｆに接続される。また、容量Ｃ５ＭＢの一方の電極（ボトムプレート）は、クロック信号ＣＫ１Ｄが“１”かつ反転信号ＹＸが“１”のときにリファレンス電圧Ｖｒｅｆに接続され、その他のときは接地電圧ＶＳＳ（０（Ｖ））に接続される。また、容量Ｃ５ＰＡ及びＣ５ＰＢの他方の電極（トッププレート）はスイッチＳＷ１４を介してオペアンプＯＰＡ２の負側入力ノードに接続され、容量Ｃ５ＭＡ及びＣ５ＭＢの他方の電極（トッププレート）はスイッチＳＷ１５を介してオペアンプＯＰＡ２の正側入力ノードに接続される。
【００８８】
比較器ＣＭＰは、負側入力ノードがオペアンプＯＰＡ２の正側出力ノードに接続され、正側入力ノードがオペアンプＯＰＡ２の負側出力ノードに接続される。ＤフリップフロップＦＦは、クロック信号ＣＫ１で動作し、比較器ＣＭＰの出力を取り込んで出力Ｙとして出力する。
【００８９】
図４に示すΔΣ変調器では、第２積分器の雑音はＡ／Ｄ変換特性にはほとんど影響を及ぼさないため、第１積分器にのみＣＤＳ（相関二重サンプリング）の機能を含み、第２積分器はＣＤＳの機能を含まない。図４に示すΔΣ変調器における第１積分器は図３に示した演算回路に相当し、第２積分器は図１に示した演算回路に相当する。
【００９０】
第１積分器は、クロック信号ＣＫ１（ＣＫ１Ｄ）が“１”の期間に信号のサンプリングを行い、クロック信号ＣＫ２（ＣＫ２Ｄ）が“１”の期間に信号の加算及び積分を行う。また、第２積分器は、クロック信号ＣＫ２（ＣＫ２Ｄ）が“１”の期間に信号のサンプリングを行い、クロック信号ＣＫ１（ＣＫ１Ｄ）が“１”の期間に信号の加算及び積分を行う。
【００９１】
第１積分器におけるリファレンス容量Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、及びＣ３ＭＢのボトムプレートの電圧は、出力Ｙとその反転信号ＹＸとクロック信号ＣＫ２Ｄによって制御される。第１積分器で信号のサンプリングを行う期間においてクロック信号ＣＫ２Ｄは“０”であるので、容量Ｃ３ＰＡ及びＣ３ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））とされ、容量Ｃ３ＰＢ及びＣ３ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆとされる。
【００９２】
次に、クロック信号ＣＫ２Ｄが“１”の期間に遷移すると、出力Ｙが“１”の場合には、容量Ｃ３ＰＡのボトムプレートの電圧は接地電圧（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化し、容量Ｃ３ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆから接地電圧（０（Ｖ））に変化する。なお、容量Ｃ３ＰＢのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆのままであり、容量Ｃ３ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））のままである。したがって、オペアンプＯＰＡ１における入力ノードの電位は、前述したようにコモンモード電位ＶＣＭに収束することとなる。
【００９３】
一方、クロック信号ＣＫ２Ｄが“１”の期間に遷移したとき、反転信号ＹＸが“１”の場合には、容量Ｃ３ＰＢのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆから接地電圧（０（Ｖ））に変化し、容量Ｃ３ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化する。なお、容量Ｃ３ＰＡのボトムプレートの電圧は接地電圧（０（Ｖ））のままであり、容量Ｃ３ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆのままである。したがって、オペアンプＯＰＡ１における入力ノードの電位は、前述したようにコモンモード電位ＶＣＭに収束することとなる。
【００９４】
同様に、第２積分器におけるリファレンス容量Ｃ５ＰＡ、Ｃ５ＰＢ、Ｃ５ＭＡ、及びＣ５ＭＢのボトムプレートの電圧は、出力Ｙとその反転信号ＹＸとクロック信号ＣＫ１Ｄによって制御される。第２積分器で信号のサンプリングを行う期間においてクロック信号ＣＫ１Ｄは“０”であるので、容量Ｃ５ＰＡ及びＣ５ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））とされ、容量Ｃ５ＰＢ及びＣ５ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆとされる。
【００９５】
次に、クロック信号ＣＫ１Ｄが“１”の期間に遷移すると、出力Ｙが“１”の場合には、容量Ｃ５ＰＡのボトムプレートの電圧は接地電圧（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化し、容量Ｃ５ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆから接地電圧（０（Ｖ））に変化する。なお、容量Ｃ５ＰＢのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆのままであり、容量Ｃ５ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））のままである。したがって、オペアンプＯＰＡ２における入力ノードの電位は、前述したようにコモンモード電位ＶＣＭに収束することとなる。
【００９６】
一方、クロック信号ＣＫ１Ｄが“１”の期間に遷移したとき、反転信号ＹＸが“１”の場合には、容量Ｃ５ＰＢのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆから接地電圧（０（Ｖ））に変化し、容量Ｃ５ＭＢのボトムプレートの電圧は接地電圧（０（Ｖ））からリファレンス電圧Ｖｒｅｆに変化する。なお、容量Ｃ５ＰＡのボトムプレートの電圧は接地電圧（０（Ｖ））のままであり、容量Ｃ５ＭＡのボトムプレートの電圧はリファレンス電圧Ｖｒｅｆのままである。したがって、オペアンプＯＰＡ２における入力ノードの電位は、前述したようにコモンモード電位ＶＣＭに収束することとなる。
【００９７】
以上のように、図４に示したΔΣ変調器ではオペアンプＯＰＡ１及びＯＰＡ２の入力ノードの電位は、リファレンス電圧Ｖｒｅｆや入力される差動アナログ信号のコモンモード電位ＶＩＣＭにかかわらず、回路におけるコモンモード電位ＶＣＭとなる。図４に示したΔΣ変調器によれば、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができるΔΣＡ／Ｄ変換器を提供することが可能となる。
【００９８】
図５は、図４に示したΔΣ変調器の動作の流れを示す図である。
図５において、ＣＫ１、ＣＫ１Ｄ、ＣＫ２、ＣＫ２Ｄはクロック信号を示し、ＳＩＣＡ及びＳＩＯＡは第１積分器の動作及び出力を示し、ＳＩＣＢ及びＳＩＯＢは第２積分器の動作及び出力を示している。また、ＣＭＰＯは比較器の出力を示し、ＤＦＦはＤフリップフロップの出力を示し、ＦＢＢは第２積分器へのフィードバック信号を示し、ＦＢＡは第１積分器へのフィードバック信号を示している。前述したように図４に示したΔΣ変調器では、クロック信号ＣＫ１（ＣＫ１Ｄ）が“１”の期間に、第１積分器は信号のサンプリングを行っており、第２積分器は信号の加算及び積分を行っている。また、クロック信号ＣＫ２（ＣＫ２Ｄ）が“１”の期間に、第１積分器は信号の加算及び積分を行っており、第２積分器は信号のサンプリングを行っている。
【００９９】
まず、時刻Ｔ１にて、第１積分器が、１回目の信号のサンプリング（Ｓ１）を行う。続く時刻Ｔ２にて、第１積分器が、１回目の信号の加算及び積分（Ｉ１）を行う。また、それと同時に、第２積分器が、１回目の信号（第１積分器の出力）のサンプリング（Ｓ１）を行う。次の時刻Ｔ３にて、第１積分器が、２回目の信号のサンプリング（Ｓ２）を行うとともに、第２の積分器が、１回目の信号の加算及び積分（Ｉ１）を行う。
【０１００】
次の時刻Ｔ４にて、第１積分器が、２回目の信号の加算及び積分（Ｉ２）を行う。また、それと同時に、第２積分器が、２回目の信号のサンプリング（Ｓ２）を行う。このとき、時刻Ｔ４となる直前に、比較器ＣＭＰが第２積分器の出力信号ＳＩＯＢの正負を判定する。また、その際、ＤフリップフロップＦＦはスルー状態となっており、比較器ＣＭＰの出力ＣＭＰＯによってＤフリップフロップＦＦの出力ＤＦＦＯが更新される。更新されたＤフリップフロップＦＦの出力ＤＦＦＯにより、信号のサンプリング（Ｓ２）に移行した第２積分器へフィードバック値ＦＢＢが供給される。このようにして１サイクル後に第２積分器に出力値がフィードバックされる。
【０１０１】
次の時刻Ｔ５にて、第１積分器が、３回目の信号のサンプリング（Ｓ３）を行うとともに、第２積分器が、２回目の信号の加算及び積分（Ｉ２）を行う。第１積分器における信号のサンプリングでは、先に更新されたＤフリップフロップＦＦの出力ＤＦＦＯにより第１積分器へフィードバック値ＦＢＡが供給される。このようにして２サイクル後に第１積分器に出力値がフィードバックされる。以降、時刻Ｔ６、Ｔ７、・・・と動作を順次繰り返し行うことで入力される差動アナログ信号のＡ／Ｄ変換を行う。
【０１０２】
なお、前述した説明では１ビット２次ΔΣ変調器を一例に説明したが、本発明はこれに限定されるものではなく、ビット幅や伝達関数が異なるΔΣ変調器を有するΔΣＡ／Ｄ変換器についても本発明は適用可能である。
【０１０３】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１０４】
Ｃ１Ｐ、Ｃ１Ｍ サンプリング容量
Ｃ２Ｐ、Ｃ２Ｍ 積分容量
Ｃ３ＰＡ、Ｃ３ＰＢ、Ｃ３ＭＡ、Ｃ３ＭＢ リファレンス容量
Ｃ４Ｐ、Ｃ４Ｍ サンプリング容量
Ｃ５ＰＡ、Ｃ５ＰＢ、Ｃ５ＭＡ、Ｃ５ＭＢ リファレンス容量
Ｃ６Ｐ、Ｃ６Ｍ 積分容量
ＯＰＡ 全差動オペアンプ
ＳＷ１〜ＳＷ１５ スイッチ
ＶＣＭ 回路のコモンモード電位
Ｖｒｅｆ リファレンス電圧
ＭＯＤ ΔΣ変調器
ＦＬＴ デシメーションフィルタ
【特許請求の範囲】
【請求項１】
入力される差動アナログ信号をデジタルデータに変換するデルタシグマ型のＡ／Ｄ変換器であって、
前記差動アナログ信号をデルタシグマ変調する変調器と、
前記変調器の出力を基に前記デジタルデータを生成するデシメーションフィルタとを備え、
前記変調器は、
入力信号をサンプリングする第１の容量及び第２の容量と、
それぞれの第１の電極が前記第１の容量の第１の電極に接続され、第１の基準電圧又は前記第１の基準電圧とは異なる第２の基準電圧をサンプリングする第３の容量及び第４の容量と、
それぞれの第１の電極が前記第２の容量の第１の電極に接続され、前記第１の基準電圧又は前記第２の基準電圧をサンプリングする第５の容量及び第６の容量と、
前記第１の容量にサンプリングされた電荷と前記第３の容量及び前記第４の容量にサンプリングされた電荷とを加算又は減算して第１の加算又は減算結果を得るとともに、前記第２の容量にサンプリングされた電荷と前記第５の容量及び前記第６の容量にサンプリングされた電荷とを加算又は減算して第２の加算又は減算結果を得て、前記第１の加算又は減算結果を積分し出力するとともに、前記第２の加算又は減算結果を積分し出力する演算器とを有する演算回路を１つ以上含むことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記第３の容量及び前記第４の容量の内の一方の容量の第２の電極が前記第１の基準電圧に接続され、他方の容量の第２の電極が前記第２の基準電圧に接続されるとともに、前記第５の容量及び前記第６の容量の内の一方の容量の第２の電極が前記第１の基準電圧に接続され、他方の容量の第２の電極が前記第２の基準電圧に接続される第１の状態と、
前記変調器の出力に基づくフィードバック信号に応じて、前記第３の容量及び前記第４の容量の各々の第２の電極が前記第１の基準電圧に接続されるとともに前記第５の容量及び前記第６の容量の各々の第２の電極が前記第２の基準電圧に接続されるか、又は前記第３の容量及び前記第４の容量の各々の第２の電極が前記第２の基準電圧に接続されるとともに前記第５の容量及び前記第６の容量の各々の第２の電極が前記第１の基準電圧に接続される第２の状態とを交互に繰り返すことを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記変調器は複数の前記演算回路を有し、
前後に配置された前記複数の演算回路の一方の前記演算回路が前記第１の状態とされるとき、他方の前記演算回路は前記第２の状態とされることを特徴とする請求項２記載のＡ／Ｄ変換器。
【請求項４】
前記演算回路は、サンプリング状態と演算状態を交互に繰り返し、
前記サンプリング状態では、前記第３の容量及び前記第６の容量の各々の第２の電極は前記第１の基準電圧に接続され、前記第４の容量及び前記第５の容量の各々の第２の電極は前記第２の基準電圧に接続され、
前記演算状態で加算を行う場合には、前記第３の容量及び前記第４の容量の各々の第２の電極は前記第１の基準電圧に接続され、前記第５の容量及び前記第６の容量の各々の第２の電極は前記第２の基準電圧に接続され、
前記演算状態で減算を行う場合には、前記第３の容量及び前記第４の容量の各々の第２の電極は前記第２の基準電圧に接続され、前記第５の容量及び前記第６の容量の各々の第２の電極は前記第１の基準電圧に接続されることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項５】
前記演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に第１のスイッチを介して負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に第２のスイッチを介して正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に接続される第７の容量と、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に接続される第８の容量とを有することを特徴とする請求項１〜４の何れか１項に記載のＡ／Ｄ変換器。
【請求項６】
前記演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第１のスイッチ及び第７の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第２のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第３のスイッチ及び第８の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第４のスイッチとを有することを特徴とする請求項１〜４の何れか１項に記載のＡ／Ｄ変換器。
【請求項７】
前記変調器は複数の前記演算回路を有し、少なくとも１つの演算回路の演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第３のスイッチ及び第９の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第４のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第５のスイッチ及び第１０の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第６のスイッチとを有することを特徴とする請求項５記載のＡ／Ｄ変換器。
【請求項８】
前記変調器は複数の前記演算回路を有し、
一段目の演算回路の演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第１のスイッチ及び第７の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第２のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第３のスイッチ及び第８の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第４のスイッチとを有し、
一段目より後段の演算回路の演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に第５のスイッチを介して負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に第６のスイッチを介して正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に接続される第９の容量と、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に接続される第１０の容量とを有することを特徴とする請求項１〜４の何れか１項に記載のＡ／Ｄ変換器。
【請求項９】
前記第１の基準電圧は接地電圧であり、前記第２の基準電圧は参照電圧であることを特徴とする請求項１〜８の何れか１項に記載のＡ／Ｄ変換器。
【請求項１】
入力される差動アナログ信号をデジタルデータに変換するデルタシグマ型のＡ／Ｄ変換器であって、
前記差動アナログ信号をデルタシグマ変調する変調器と、
前記変調器の出力を基に前記デジタルデータを生成するデシメーションフィルタとを備え、
前記変調器は、
入力信号をサンプリングする第１の容量及び第２の容量と、
それぞれの第１の電極が前記第１の容量の第１の電極に接続され、第１の基準電圧又は前記第１の基準電圧とは異なる第２の基準電圧をサンプリングする第３の容量及び第４の容量と、
それぞれの第１の電極が前記第２の容量の第１の電極に接続され、前記第１の基準電圧又は前記第２の基準電圧をサンプリングする第５の容量及び第６の容量と、
前記第１の容量にサンプリングされた電荷と前記第３の容量及び前記第４の容量にサンプリングされた電荷とを加算又は減算して第１の加算又は減算結果を得るとともに、前記第２の容量にサンプリングされた電荷と前記第５の容量及び前記第６の容量にサンプリングされた電荷とを加算又は減算して第２の加算又は減算結果を得て、前記第１の加算又は減算結果を積分し出力するとともに、前記第２の加算又は減算結果を積分し出力する演算器とを有する演算回路を１つ以上含むことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記第３の容量及び前記第４の容量の内の一方の容量の第２の電極が前記第１の基準電圧に接続され、他方の容量の第２の電極が前記第２の基準電圧に接続されるとともに、前記第５の容量及び前記第６の容量の内の一方の容量の第２の電極が前記第１の基準電圧に接続され、他方の容量の第２の電極が前記第２の基準電圧に接続される第１の状態と、
前記変調器の出力に基づくフィードバック信号に応じて、前記第３の容量及び前記第４の容量の各々の第２の電極が前記第１の基準電圧に接続されるとともに前記第５の容量及び前記第６の容量の各々の第２の電極が前記第２の基準電圧に接続されるか、又は前記第３の容量及び前記第４の容量の各々の第２の電極が前記第２の基準電圧に接続されるとともに前記第５の容量及び前記第６の容量の各々の第２の電極が前記第１の基準電圧に接続される第２の状態とを交互に繰り返すことを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記変調器は複数の前記演算回路を有し、
前後に配置された前記複数の演算回路の一方の前記演算回路が前記第１の状態とされるとき、他方の前記演算回路は前記第２の状態とされることを特徴とする請求項２記載のＡ／Ｄ変換器。
【請求項４】
前記演算回路は、サンプリング状態と演算状態を交互に繰り返し、
前記サンプリング状態では、前記第３の容量及び前記第６の容量の各々の第２の電極は前記第１の基準電圧に接続され、前記第４の容量及び前記第５の容量の各々の第２の電極は前記第２の基準電圧に接続され、
前記演算状態で加算を行う場合には、前記第３の容量及び前記第４の容量の各々の第２の電極は前記第１の基準電圧に接続され、前記第５の容量及び前記第６の容量の各々の第２の電極は前記第２の基準電圧に接続され、
前記演算状態で減算を行う場合には、前記第３の容量及び前記第４の容量の各々の第２の電極は前記第２の基準電圧に接続され、前記第５の容量及び前記第６の容量の各々の第２の電極は前記第１の基準電圧に接続されることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項５】
前記演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に第１のスイッチを介して負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に第２のスイッチを介して正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に接続される第７の容量と、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に接続される第８の容量とを有することを特徴とする請求項１〜４の何れか１項に記載のＡ／Ｄ変換器。
【請求項６】
前記演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第１のスイッチ及び第７の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第２のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第３のスイッチ及び第８の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第４のスイッチとを有することを特徴とする請求項１〜４の何れか１項に記載のＡ／Ｄ変換器。
【請求項７】
前記変調器は複数の前記演算回路を有し、少なくとも１つの演算回路の演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第３のスイッチ及び第９の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第４のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第５のスイッチ及び第１０の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第６のスイッチとを有することを特徴とする請求項５記載のＡ／Ｄ変換器。
【請求項８】
前記変調器は複数の前記演算回路を有し、
一段目の演算回路の演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第１のスイッチ及び第７の容量と、
前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第２のスイッチと、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第３のスイッチ及び第８の容量と、
前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第４のスイッチとを有し、
一段目より後段の演算回路の演算器は、
前記第１の容量、前記第３の容量、及び前記第４の容量の各々の前記第１の電極に第５のスイッチを介して負側入力ノードが接続され、前記第２の容量、前記第５の容量、及び前記第６の容量の各々の前記第１の電極に第６のスイッチを介して正側入力ノードが接続される全差動オペアンプと、
前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に接続される第９の容量と、
前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に接続される第１０の容量とを有することを特徴とする請求項１〜４の何れか１項に記載のＡ／Ｄ変換器。
【請求項９】
前記第１の基準電圧は接地電圧であり、前記第２の基準電圧は参照電圧であることを特徴とする請求項１〜８の何れか１項に記載のＡ／Ｄ変換器。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−５５４５０（Ｐ２０１３−５５４５０Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９１４８１（Ｐ２０１１−１９１４８１）
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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