ＣＤＲ回路
【課題】線形位相比較器を用いながら、チャージポンプやＶＣＯ等のアナログ回路を不要とすることができ、回路面積を抑えたＣＤＲ回路を提供する。
【解決手段】位相比較器９０２は、データエッジ検出回路１１１〜１１４により伝送データのエッジを検出し、データエッジマスク回路１１５〜１１８、サンプリング回路１１９〜１２２、低域通過型フィルタ１２３〜１２６、及びアナログ・デジタル変換回路１２７〜１３０により、伝送データのエッジを検出したときの再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行う。
【解決手段】位相比較器９０２は、データエッジ検出回路１１１〜１１４により伝送データのエッジを検出し、データエッジマスク回路１１５〜１１８、サンプリング回路１１９〜１２２、低域通過型フィルタ１２３〜１２６、及びアナログ・デジタル変換回路１２７〜１３０により、伝送データのエッジを検出したときの再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＤＲ回路に関し、特に、再生クロックの位相調整に利用して有効な技術に関するものである。
【背景技術】
【０００２】
データの転送においては、クロックに同期させたデータを伝送路により送信し、受信側で受信データからクロックを抽出し、受信データを復元する方法が一般的に用いられている。受信データからクロックを抽出する機能を実現する回路はＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路と呼ばれる。ＣＤＲ回路で、伝送データと伝送データから生成したクロックの位相差を判定する回路は、位相比較器と呼ばれ、非線形位相比較器と線形位相比較器に大別される（特許文献１）。非線形位相比較器が用いられる場合には、再生クロックのエッジの前後に伝送データのエッジが存在しているか否かから再生クロックの位相を制御するための信号が生成される。一方、線形位相比較器が用いられる場合には、伝送データと再生クロックの位相差は厳密に算出され、非線形位相比較器を用いた場合と比べ、再生クロックの高い位相調整精度を実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−８４１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、データ転送、特にシリアル伝送の高速化に伴い、ＣＤＲ回路のクロック生成の高性能化が求められている。これに対して、非線形位相比較器を用いたＣＤＲ回路では、エッジの存在と不存在の情報のみから位相差を判定するため、再生クロックの位相調整精度を向上させることが難しい。
【０００５】
そこで、本願発明者等は本願に先立って、図８に示す従来の線形位相比較器８０１について検討を行った。線形位相比較器８０１は、フリップフロップ回路８０２、８０３と、ＡＮＤ回路８０４、８０５、８０６と、制御論理（ＣＬ）回路８０７とを具備し、伝送データ８０８とＣＤＲ回路の再生クロック８０９で高電圧であるＶＤＤレベル（ハイレベル）をラッチすることで、再生クロックの位相制御信号、すなわちアップ信号（ＵＰ）８１０およびダウン信号（ＤＯＷＮ）８１１とを生成する。
【０００６】
線形位相比較器８０１では、伝送データ８０８と再生クロック８０９のうち位相の早い方で先にＶＤＤレベル（ハイレベル）がラッチされる。線形位相比較器８０１は、伝送データ８０８の位相が早い場合には、ラッチした信号を位相進み信号としてのアップ信号８１０として、再生クロックの位相が早い場合には、ラッチした信号を位相遅れ信号としてのダウン信号８１１として出力する。伝送データ８０８と再生クロック８０９がともにハイレベルになった場合、フリップフロップ８０２および８０３にリセットをかけることで、伝送データ８０８と再生クロック８０９の位相差分だけの時間幅の信号が生成できる。また、伝送データ８０８の切り替わりがない場合、適切な位相制御信号が得られないため、制御論理回路８０７にて位相制御信号を制御する。
【０００７】
この線形位相比較器８０１を用いるＣＤＲ回路は、伝送データ８０８と再生クロック８０９の位相差をハイレベルの時間幅に変換するため、後段の回路はチャージポンプや電圧制御発振器（ＶＣＯ）等のアナログ回路の使用が前提となり、回路面積の増大が避けられない。ゆえに、線形位相比較器８０１を使用してＣＤＲ回路を構成した場合、回路面積の面で不利であることを本願発明者等は見出した。
【０００８】
本願発明は、上述の課題を鑑みてなされたものであり、線形位相比較器を用いた、回路面積を抑えたＣＤＲ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、以下の通りである。本発明のＣＤＲ回路では、伝送データのエッジを検出し、伝送データのエッジを検出したときの再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行う。
【発明の効果】
【００１０】
上記手段により、従来の線形位相比較器を用いたＣＤＲ回路と異なり、チャージポンプやＶＣＯ等のアナログ回路を不要とし、線形位相比較器で伝送データに対する再生クロックの位相調整をするＣＤＲ回路の回路面積の低減が図れる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例における位相比較回路のブロック図である。
【図２】本発明の実施例にかかる立ち上がりデータエッジ用データエッジ検出回路の構成を示す回路図である。
【図３】本発明の実施例にかかる立下りデータエッジ用データエッジ検出回路の構成を示す回路図である。
【図４】本発明の実施例にかかる再生クロック立ち上がり区間用データエッジマスク回路の構成を示す回路図である。
【図５】本発明の実施例にかかる再生クロック立下り区間用データエッジマスク回路の構成を示す回路図である。
【図６】本発明の実施例にかかるサンプリング回路の構成を示す回路図である。
【図７】本発明の実施例におけるデータエッジパルス生成過程の例を示した図である。
【図８】本発明にあたり検討を行った線形位相比較器の構成を示す回路図である。
【図９】本発明の実施例にかかるＣＤＲ回路を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例１】
【００１３】
図９に本発明の実施例としてＣＤＲ回路９０１を示す。ＣＤＲ回路９０１は、位相比較器９０２と平均化回路９０３とポインタ回路９０４とインタポレータ回路９０５とＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路９０６とを備える。
【００１４】
位相比較器９０２は、伝送データ９０７、９０８と再生クロック９１０、９１１との間の位相差を検出し、再生クロック９１０、９１１の位相を制御するための位相制御信号であるアップ／ダウン信号９１２を生成する。伝送データ９０７、９０８の位相に対して、再生クロック９１０、９１１の位相が遅れている場合に位相進み信号であるアップ信号を、位相が進んでいる場合に位相遅れ信号であるダウン信号を生成する。
【００１５】
平均化回路９０３は、位相制御信号であるアップ／ダウン信号９１２を平均化し、ポインタ回路９０４を制御するための位相制御信号であるアップ／ダウン信号９１３を生成する。ポインタ回路９０４は入力される位相制御信号であるアップ／ダウン信号９１３により、再生クロックの位相を調整し、調整した位相を保持する。インタポレータ回路９０５は、ＰＬＬ回路９０６からクロック信号としてＩ＿ＣＬＫ９１４およびＱ＿ＣＬＫ９１５が入力され、ポインタ回路９０４により指定された位相の再生クロック９１０、９１１を生成する。
【００１６】
位相比較器９０２の実施例を図１に示す。位相比較器９０２は、伝送データのＰ極（ＤＡＴＡ＿Ｐ）１０１と、伝送データのＮ極（ＤＡＴＡ＿Ｎ）１０２と、ＱクロックのＰ極（Ｑ−ＣＬＫ＿Ｐ）１０３と、ＱクロックのＮ極（Ｑ−ＣＬＫ＿Ｎ）１０４と、ＩクロックのＰ極（Ｉ−ＣＬＫ＿Ｐ）１０５と、ＩクロックのＮ極（Ｉ−ＣＬＫ＿Ｎ）１０６とを入力とし、アップ／ダウン信号１０７を出力とする。
【００１７】
位相比較器９０２は、差動伝送データを単相ＣＭＯＳレベルに変換する差動単相変換回路（ＬＶＣ）１０８〜１１０と、単相ＣＭＯＳレベルの伝送データの立ち上がりエッジを検出しパルス信号を生成するデータエッジ検出回路（ＤＥＤ１）１１１、１１２と、単相ＣＭＯＳレベルの伝送データの立下りエッジを検出しパルス信号を生成するデータエッジ検出回路（ＤＥＤ２）１１３、１１４と、データエッジマスク回路（ＤＥＭ１）１１５、１１６と、データエッジマスク回路（ＤＥＭ２）１１７、１１８と、再生クロックをパルス信号でサンプリングするサンプリング回路（ＳＣ）１１９〜１２２と、サンプリングされた電圧値を平滑化する低域通過型フィルタ（ＬＰＦ）１２３〜１２６と、アナログ電圧値をデジタル値へと変換するアナログ・デジタル変換回路（ＡＤＣ）１２７〜１３０と、再生クロックの位相を制御するための位相制御信号を生成するアップ／ダウン信号生成回路（ＵＤ Ｇｅｎ．）１３１〜１３４と、アップ／ダウン信号生成回路１３１〜１３４の出力を多数決処理により統合するアップ／ダウン信号統合回路（ＩＢ）１３５と、各回路ブロックの特性を制御する制御回路１３６と、制御回路１３６をＬＳＩ外部／内部論理回路のどちらで制御するかを決定するセレクタ回路１３７と、本願発明回路の上位論理回路である内部論理回路１３８と、ＣＤＲ回路９０１の再生クロックの立ち上がり時間および立下り時間調整用の可変容量１３９〜１４２とを備える。
【００１８】
差動単相変換回路１０８には、伝送データ１０１および伝送データ１０２が入力される。差動単相変換回路１０８からの出力は、ＣＭＯＳレベルのデータ信号（ＤＡＴＡ）としてデータエッジ検出回路１１１〜１１４に入力される。差動単相変換回路１０９には、Ｑクロック１０３およびＱクロック１０４が入力される。差動単相変換回路１０９の出力は、ＣＭＯＳレベルのＱクロック（Ｑ−ＣＬＫ）として、それぞれ可変容量１３９〜１４２に接続されて各サンプリング回路１１９〜１２２に入力される。差動単相変換回路１１０には、Ｉクロック１０５およびＩクロック１０６が入力される。差動単相変換回路１１０の出力は、Ｑ−ＣＬＫと９０度位相が異なるＣＭＯＳレベルのＩクロック（Ｉ−ＣＬＫ）として、各データエッジマスク回路１１５〜１１８に入力される。
【００１９】
図１に示すように、データエッジ検出回路１１１〜１１４の出力は、それぞれデータエッジマスク回路１１５〜１１８に入力される。データエッジマスク回路１１５〜１１８の出力は、それぞれサンプリング回路１１９〜１２２に入力される。サンプリング回路１１９〜１２２の出力は、それぞれ低域通過型フィルタ１２３〜１２６に入力される。低域通過型フィルタ１２３〜１２６の出力は、それぞれアナログ・デジタル変換回路１２７〜１３０に入力される。アナログ・デジタル変換回路１２７〜１３０の出力は、それぞれアップ／ダウン信号生成回路１３１〜１３４に入力される。アップ／ダウン信号生成回路１３１〜１３４の出力は、アップ／ダウン信号統合回路１３５に入力される。アップ／ダウン信号統合回路１３５は、アップ／ダウン信号生成回路１３１〜１３４のアップ／ダウン信号出力を多数決処理し、アップ／ダウン信号１０７を結果として出力する。
【００２０】
以下、図７のグラフ７０１を用いて、位相比較器９０２の動作を説明する。グラフ７０２は、差動単相変換回路１１０の出力のＣＭＯＳレベルのＩクロック（Ｉ−ＣＬＫ）の電圧の時間変化を示す。グラフ７０３は、差動単相変換回路１０９の出力のＣＭＯＳレベルのＱクロック（Ｑ−ＣＬＫ）の電圧の時間変化を示す。グラフ７０４は伝送データのＮ極（ＤＡＴＡ＿Ｎ）１０２の電圧の時間変化を示す。グラフ７０５は伝送データのＰ極（ＤＡＴＡ＿Ｐ）１０１の電圧の時間変化を示す。グラフ７０６は、差動単相変換回路１０８からの出力のＣＭＯＳレベルのデータ信号（ＤＡＴＡ）の電圧の時間変化を示す。ＣＤＲ回路９０１は、図示していないラッチ回路で、伝送データであるデータ信号（ＤＡＴＡ）を再生クロックのＩクロック（Ｉ−ＣＬＫ）でラッチして、データを復元する。
【００２１】
グラフ７０７、７０８は、データエッジ検出回路１１１およびデータエッジ検出回路１１２の出力電圧（Ｒ＿Ｎ、Ｒ＿Ｐ）の時間変化を示す。グラフ７０９、７１０は、データエッジ検出回路１１３およびデータエッジ検出回路１１４の出力電圧（Ｆ＿Ｎ、Ｆ＿Ｐ）の時間変化を示す。
【００２２】
グラフ７１１、７１２は、データエッジマスク回路１１５からの出力電圧（Ｏ＿Ｎ１、Ｏ＿Ｐ１）の時間変化を示す。グラフ７１３、７１４は、データエッジマスク回路１１６からの出力電圧（Ｏ＿Ｎ２、Ｏ＿Ｐ２）の時間変化を示す。グラフ７１５、７１６は、データエッジマスク回路１１７からの出力電圧（Ｏ＿Ｎ３、Ｏ＿Ｐ３）の時間変化を示す。グラフ７１７、７１８は、データエッジマスク回路１１８からの出力電圧（Ｏ＿Ｎ４、Ｏ＿Ｐ４）の時間変化を示す。
【００２３】
グラフ７０７、７０８に示すように、データエッジ検出回路１１１およびデータエッジ検出回路１１２は、グラフ７０６で示す差動単相変換回路１０８からの出力のＣＭＯＳレベルのデータ信号の立ち上がりエッジを検出する。グラフ７０９、７１０に示すように、データエッジ検出回路１１３およびデータエッジ検出回路１１４は、グラフ７０６で示す差動単相変換回路１０８からの出力のＣＭＯＳレベルのデータ信号の立ち下がりエッジを検出する。
【００２４】
グラフ７１１、７１２に示すように、データエッジマスク回路１１５は、グラフ７０２に示すＩクロックの電圧が高電圧の場合に、データエッジ検出回路１１１からの出力をマスクする。したがって、グラフ７０３で示される再生クロックであるＱクロックの立ち上がり区間における、データエッジ検出回路１１１からの出力をマスクする。従って、グラフ７１１、７１２に示すように、グラフ７０３に示すＱクロックの立ち下がり区間における、グラフ７０６に示すデータ信号の立ち上がりのデータエッジの検出信号が残る。
【００２５】
グラフ７１３、７１４に示すように、データエッジマスク回路１１６は、グラフ７０２に示すＩクロックの電圧が高電圧の場合に、データエッジ検出回路１１３からの出力をマスクする。したがって、グラフ７０３で示される再生クロックであるＱクロックの立ち上がり区間における、データエッジ検出回路１１３からの出力をマスクする。従って、グラフ７１３、７１４に示すように、グラフ７０３に示すＱクロックの立ち下がり区間における、グラフ７０６に示すデータ信号の立ち下がりのデータエッジの検出信号が残る。
【００２６】
グラフ７１５、７１６に示すように、データエッジマスク回路１１７は、グラフ７０２に示すＩクロックの電圧が低電圧の場合に、データエッジ検出回路１１２からの出力をマスクする。したがって、グラフ７０３で示される再生クロックであるＱクロックの立ち下がり区間における、データエッジ検出回路１１２からの出力をマスクする。従って、グラフ７１５、７１６に示すように、グラフ７０３に示すＱクロックの立ち上がり区間における、グラフ７０６に示すデータ信号の立ち上がりのデータエッジの検出信号が残る。
【００２７】
グラフ７１７、７１８に示すように、データエッジマスク回路１１８は、グラフ７０２に示すＩクロックの電圧が低電圧の場合に、データエッジ検出回路１１４からの出力をマスクする。したがって、グラフ７０３で示される再生クロックであるＱクロックの立ち下がり区間における、データエッジ検出回路１１４からの出力をマスクする。従って、グラフ７１７、７１８に示すように、グラフ７０３に示すＱクロックの立ち上がり区間における、グラフ７０６に示すデータ信号の立ち下がりのデータエッジの検出信号が残る。
【００２８】
サンプリング回路１１９〜１２２は、それぞれグラフ７１１〜７１８の検出信号のタイミングで、グラフ７０３に示す再生クロックであるＱクロックの電圧をサンプリングする。サンプリング回路１１９〜１２２でサンプリングされた電圧は、低域通過型フィルタ１２３〜１２６を経て、アナログ・デジタル変換回路１２７〜１３０で、それぞれ電圧値としてデジタル化される。このデジタル化された電圧値が、位相比較結果となる。電圧値が大きいほど進みまたは遅れが大きいことを意味する。また、伝送データおよび再生クロックの立ち上がりと立下りのいずれのエッジで比較しているのかで、電圧値が位相の進みを示すのか、遅れを示すのかが分かる。伝送データの立ち上がりと立下り、再生クロックの立ち上がりと立下りの４つの組み合わせからの位相比較結果となる電圧値がそれぞれ出力される。例えば、図７のＡおよびＤで示された領域では、信号の電圧の中央値であるＶＤＤ／２よりも小さい電圧として、再生クロックが伝送データに対して遅れていることが出力される。図７のＢおよびＣで示された領域では、信号の電圧の中央値であるＶＤＤ／２よりも大きい電圧として、再生クロックが伝送データに対して遅れていることが出力される。
【００２９】
アナログ・デジタル変換回路１２７〜１３０からの位相比較結果となるデジタル化された電圧値は、アップ／ダウン信号生成回路１３１〜１３４とアップ／ダウン信号統合回路１３５とで、出力１０７に変換されて出力される。
【００３０】
以上のように、ＣＤＲ回路９０１では、その位相比較器９０２において、位相比較の結果がパルス時間幅ではなく、デジタル化された電圧値として得られるので、線形位相比較器で再生クロックの位相調整をおこなうものでありながら、チャージポンプやＶＣＯ等のアナログ回路の使用が不要であり、回路規模を小さくすることができる。すなわち、本発明では、伝送データのエッジを検出し、伝送データのエッジを検出したときの再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行うことで、小さい面積で線形位相比較器を用いたＣＤＲ回路を実現できる。
【００３１】
また、ＣＤＲ回路９０１では、上述のように伝送データの立ち上がりと立下り、再生クロックの立ち上がりと立下りの４通りの組み合わせからの位相比較の結果に基づいて位相調整を行っている。伝送データの品質に応じて、この４つの組み合わせのうち実際の位相比較に使用する組み合わせを選択することで伝送状況に応じた位相比較が行える。
【００３２】
以下に、位相比較器９０２に含まれる各回路の詳細を述べる。
【００３３】
データエッジ検出回路１１１、１１２は、図２に示すように、インバータ回路２０１とパルス生成回路２０２から構成される。パルス生成回路２０２は、図７に示すように、データ信号（ＤＡＴＡ）が低電圧であるローレベルの場合に、出力信号Ｒ＿Ｐにはローレベル、Ｒ＿Ｎにはハイレベルが出力される。データ信号（ＤＡＴＡ）がローレベルからハイレベルに遷移する際、インバータ回路２０１を３段経由しないパスは、直ちにローレベルからハイレベルへ状態遷移し、出力信号Ｒ＿Ｐはハイレベルへ、Ｒ＿Ｎはローレベルへ切り替わる。その後、インバータを３段経由したパスの状態遷移が起こり、短時間のうちに出力信号Ｒ＿Ｐはローレベル、Ｒ＿Ｎはハイレベルへ切り替わる。このインバータを３段経由するパスと経由しないパスの時間差を利用して、伝送データの立ち上がりエッジを検出しパルス信号を生成している。この実施例では、インバータの段数を３段にしているが、段数を変えた回路を複数用意し、制御回路１３６からの制御信号により回路を切り替えて段数を変更することにより、パルス信号幅およびパルス信号の電圧値を変更することが可能である。
【００３４】
データエッジ検出回路１１３、１１４は、図３に示すように、インバータ回路３０１とパルス生成回路３０２から構成される。パルス生成回路３０２は、図７に示すように、データ信号（ＤＡＴA）がハイレベルの時、出力信号Ｆ＿Ｐにはローレベル、Ｆ＿Ｎにはハイレベルが出力される。データ信号（ＤＡＴＡ）がハイレベルからローレベルに遷移する際、インバータ回路３０１を３段経由しないパスは、直ちにハイレベルからローレベルへ状態遷移し、出力信号Ｆ＿Ｐはハイレベル、Ｆ＿Ｎはローレベルへ切り替わる。その後、インバータを３段経由したパスの状態遷移が起こり、短時間のうちに出力信号Ｆ＿Ｐはローレベルへ、Ｆ＿Ｎはハイレベルへ切り替わる。このインバータを３段経由するパスと経由しないパスの時間差を利用して、伝送データの立ち上がりエッジを検出しパルス信号を生成している。この実施例では、インバータの段数を３段にしているが、段数を変えた回路を複数用意し、制御回路１３６からの制御信号により回路を切り替えて段数を変更することにより、パルス信号幅およびパルス信号の電圧値を変更することが可能である。
【００３５】
データエッジマスク回路１１５、１１６は、図４に示すように、インバータ回路４０１とマスク回路４０２から構成される。本実施例では、伝送データであるデータ信号（ＤＡＴＡ）の立ち上がり／立下りと再生クロックであるＱ＿ＣＬＫの立ち上がり／立下りの４通りの組み合わせにおいて、それぞれ伝送データと再生クロックの位相差を独立に求める構成となっている。そのため、図７に示すように、再生クロック（Ｑ＿ＣＬＫ）の立ち上がり区間、すなわちもう一方の再生クロック（Ｉ＿ＣＬＫ）がハイレベルの区間内に存在するデータエッジのパルス信号と、再生クロック（Ｑ＿ＣＬＫ）の立下り区間、すなわちもう一方の再生クロック（Ｉ＿ＣＬＫ）がローレベルの区間内に存在するデータエッジのパルス信号とに分離する必要がある。データエッジマスク回路１１５、１１６は、再生クロック（Ｑ＿ＣＬＫ）の立ち上がり区間、すなわちもう一方の再生クロックであるＩ＿ＣＬＫがハイレベルの区間における伝送データエッジのパルス信号をマスクする。ＣＤＲ回路９０１が生成する再生クロックであるＩ＿ＣＬＫに応じて、前段のデータエッジ検出回路１１１、１１３からの出力信号をローレベルであるグランドレベルまたはハイレベルである電源レベル（ＶＤＤ）へ切り替えることで、データエッジ検出回路からのパルス信号の選択的な通過を実現することができる。
【００３６】
データエッジマスク回路１１７、１１８は、図５に示すように、インバータ回路５０１とマスク回路５０２から構成される。基本的な動作は、データエッジマスク回路１１５、１１６と同様であり、再生クロックであるＱ＿ＣＬＫの立下り区間、すなわちもう一方の再生クロックであるＩ＿ＣＬＫがローレベルの区間における伝送データエッジのパルス信号をマスクする。
【００３７】
サンプリング回路１１９〜１２２は、図６に示すように、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの組み合わせにより構成される。サンプリング回路１１９〜１２２は、伝送データエッジから生成されるパルス信号で、再生クロックであるＱ＿ＣＬＫの電圧値をサンプリングする機能を実現している。例えば、伝送データと再生クロック間の位相が一致している場合は、サンプリング結果として再生クロックの電圧値の中央値であるＶＤＤ／２が得られる。しかし、伝送データと再生クロック間の位相にずれが生じている場合は、位相差および再生クロックの立ち上がり・立下り時間に応じてサンプリングされる電圧値が変わってくる。図７に示すように、再生クロックに対して、データの位相がずれている場合、ＶＤＤ／２から上下にずれた電圧値をサンプリングする（図中Ａ、Ｂ、Ｃ、Ｄ）。同じ位相ずれ場合でも、伝送データの立ち上がり／立下りエッジと再生クロックの立ち上がり／立下りエッジの組み合わせ次第で、位相ずれの進み遅れの方向に対する、サンプリングされる電圧のＶＤＤ／２からの電圧の上下の変動の方向が変わってくる。この位相ずれの進み遅れの方向とＶＤＤ／２からの電圧の上下の方向は、後述するアップ／ダウン信号生成回路１３１〜１３４で対応づけられている。
【００３８】
低域通過型フィルタ１２３〜１２６とアナログ・デジタル変換回路１２７〜１３０は、一般的な構成にて実現されるため、ここでは詳細な説明を省略する。
【００３９】
アップ／ダウン信号生成回路１３１〜１３４は、デジタル化されたサンプリング電圧値が予め設定された閾値を越えているか否かを、組み合わせ論理回路にて判断する構成であり、再生クロックの位相を制御するための位相制御信号、すなわち位相遅れ信号（ダウン信号）と位相進み信号（アップ信号）を生成する。閾値を複数用意することで、位相遅れ信号（ダウン信号）と位相進み信号（アップ信号）の重みを変更することが可能である。また、サンプリング回路１１９〜１２２にて、同じ位相ずれに対してサンプリングされる電圧値のＶＤＤ／２を基準とした上下の方向は、このアップ／ダウン信号生成回路１３１〜１３４の出力を適宜反転させることで対応づけられている。例えば、再生クロックに対して伝送データの位相が進んでいる図７では、位相進み信号（アップ信号）が必要となる。アップ／ダウン信号生成回路１３１〜１３４のすべてでＶＤＤ／２よりも小さい電圧に対して位相進み信号（アップ信号）を割り当てた場合、図７中ＢおよびＣにて位相進み信号（アップ信号）とは逆の位相遅れ信号（ダウン信号）が出てしまう。そこで、ＢおよびＣの場合、すなわち再生クロックの立下りに対して処理を行うアップ／ダウン信号生成回路１３１、１３２では、アップ信号をダウン信号へ、ダウン信号をアップ信号へ反転によってスイッチすることで、適切な位相制御信号が算出されるようにしている。
【００４０】
アップ／ダウン信号統合回路１３５は、多数決回路にて構成され、複数のアップ／ダウン信号生成回路１３１〜１３４が生成する位相制御情報を多数決回路の多数決処理によって統合する。多数決回路に、アップ／ダウン信号生成回路１３１〜１３４と同様に、複数の閾値を設定することで、位相制御信号に対して重みを加えた信号を用意することが可能となる。位相制御信号に複数の重みを持たせることで、後段の再生クロックを制御する回路にて、通常の１相シフトの他に複数相シフトも実現できる。その結果としてＣＤＲ回路の追従帯域を上げることが可能となる。
【００４１】
制御回路１３６は、データエッジ検出回路１１１〜１１４と、低域通過型フィルタ１２３〜１２６と、アナログ・デジタル変換回路１２７〜１３０と、アップ／ダウン信号生成回路１３１〜１３４と、アップ／ダウン信号統合回路１３５と、可変容量１３９〜１４２の設定を独立に制御することで、伝送データと再生クロック間の位相差検出感度を変更することができる。本実施例では、伝送データの立ち上がり／立下りエッジと再生クロックの立ち上がり／立下りエッジの組み合わせにより４つの位相検出パスを用意している。この４つの位相検出パスそれぞれに対して、特性調整や機能の有効／無効を制御回路１３６から独立に制御を行うことで、各エッジの組み合わせ別に位相追従の感度調整が可能となり、デューティ変動やシンボル間干渉等で信号品質が劣化した伝送信号に対して適切な位相追従特性を得ることが可能となる。
【００４２】
制御回路１３６は、ＬＳＩピンおよび本願回路の上位論理回路である内部論理回路１３８から制御できる。ＬＳＩピン／内部論理回路１３８の切り替えは、セレクタ回路１３７にて行われる。
【００４３】
サンプリング回路の入力側に接続されている可変容量１３９〜１４２は、再生クロックの立ち上がり時間／立下り時間を制御するために使用される。本願発明は、伝送データエッジから生成されるパルス信号で、再生クロックの電圧値をサンプリングするため、再生クロックの立ち上がり／立下り時間が位相追従特性に大きく依存する。例えば、再生クロックの立ち上がり時間／立下り時間が小さい場合、再生クロックエッジの電圧の中央値ＶＤＤ／２近傍の線形領域が狭くなるため、短時間での引き込みができる反面、引き込んだ後の位相追従精度が下がる。逆に再生クロックの立ち上がり時間／立下り時間が大きい場合、再生クロックエッジの電圧の中央値ＶＤＤ／２近傍の線形領域が広くなるため、微小な電圧差を感知でき位相追従精度が向上する反面、引き込み速度が遅くなる。この可変容量１３９〜１４２の容量を制御回路１３６から制御することで、位相追従特性の最適化を行うことができる。
【００４４】
本実施例では、伝送データとＣＤＲ回路が生成する再生クロックの位相差が、パルス時間幅ではなくデジタル変換された電圧値として得られるため、位相制御信号を処理する後段回路をデジタル回路で構成できる。そのため、図８の線形位相比較器を使用したＣＤＲ回路と比較して回路面積の低減を図ることができる。
【００４５】
本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。
【符号の説明】
【００４６】
１０８〜１１０…差動単相変換回路、１１１〜１１４…データエッジ検出回路、１１５〜１１８…データエッジマスク回路、１１９〜１２２…サンプリング回路、１２３〜１２６…低域通過型フィルタ、１２７〜１３０…アナログ・デジタル変換回路、１３１〜１３４…アップ／ダウン信号生成回路、１３５…アップ／ダウン信号統合回路、１３６…制御回路、１３７…セレクタ回路、１３８…内部論理回路、１３９〜１４２…可変容量、２０１…インバータ回路、２０２…パルス生成回路、３０１…インバータ回路、３０２…パルス生成回路、４０１…インバータ回路、４０２…マスク回路、５０１…インバータ回路、５０２…マスク回路、８０１…線形位相比較器、８０２〜８０３…フリップフロップ回路、８０４〜８０６…ＡＮＤ回路、８０７…制御論理回路、９０１…ＣＤＲ回路、９０２…位相比較器、９０３…平均化回路、９０４…ポインタ回路、９０５…インタポレータ回路、９０６…ＰＬＬ回路。
【技術分野】
【０００１】
本発明はＣＤＲ回路に関し、特に、再生クロックの位相調整に利用して有効な技術に関するものである。
【背景技術】
【０００２】
データの転送においては、クロックに同期させたデータを伝送路により送信し、受信側で受信データからクロックを抽出し、受信データを復元する方法が一般的に用いられている。受信データからクロックを抽出する機能を実現する回路はＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路と呼ばれる。ＣＤＲ回路で、伝送データと伝送データから生成したクロックの位相差を判定する回路は、位相比較器と呼ばれ、非線形位相比較器と線形位相比較器に大別される（特許文献１）。非線形位相比較器が用いられる場合には、再生クロックのエッジの前後に伝送データのエッジが存在しているか否かから再生クロックの位相を制御するための信号が生成される。一方、線形位相比較器が用いられる場合には、伝送データと再生クロックの位相差は厳密に算出され、非線形位相比較器を用いた場合と比べ、再生クロックの高い位相調整精度を実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−８４１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、データ転送、特にシリアル伝送の高速化に伴い、ＣＤＲ回路のクロック生成の高性能化が求められている。これに対して、非線形位相比較器を用いたＣＤＲ回路では、エッジの存在と不存在の情報のみから位相差を判定するため、再生クロックの位相調整精度を向上させることが難しい。
【０００５】
そこで、本願発明者等は本願に先立って、図８に示す従来の線形位相比較器８０１について検討を行った。線形位相比較器８０１は、フリップフロップ回路８０２、８０３と、ＡＮＤ回路８０４、８０５、８０６と、制御論理（ＣＬ）回路８０７とを具備し、伝送データ８０８とＣＤＲ回路の再生クロック８０９で高電圧であるＶＤＤレベル（ハイレベル）をラッチすることで、再生クロックの位相制御信号、すなわちアップ信号（ＵＰ）８１０およびダウン信号（ＤＯＷＮ）８１１とを生成する。
【０００６】
線形位相比較器８０１では、伝送データ８０８と再生クロック８０９のうち位相の早い方で先にＶＤＤレベル（ハイレベル）がラッチされる。線形位相比較器８０１は、伝送データ８０８の位相が早い場合には、ラッチした信号を位相進み信号としてのアップ信号８１０として、再生クロックの位相が早い場合には、ラッチした信号を位相遅れ信号としてのダウン信号８１１として出力する。伝送データ８０８と再生クロック８０９がともにハイレベルになった場合、フリップフロップ８０２および８０３にリセットをかけることで、伝送データ８０８と再生クロック８０９の位相差分だけの時間幅の信号が生成できる。また、伝送データ８０８の切り替わりがない場合、適切な位相制御信号が得られないため、制御論理回路８０７にて位相制御信号を制御する。
【０００７】
この線形位相比較器８０１を用いるＣＤＲ回路は、伝送データ８０８と再生クロック８０９の位相差をハイレベルの時間幅に変換するため、後段の回路はチャージポンプや電圧制御発振器（ＶＣＯ）等のアナログ回路の使用が前提となり、回路面積の増大が避けられない。ゆえに、線形位相比較器８０１を使用してＣＤＲ回路を構成した場合、回路面積の面で不利であることを本願発明者等は見出した。
【０００８】
本願発明は、上述の課題を鑑みてなされたものであり、線形位相比較器を用いた、回路面積を抑えたＣＤＲ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、以下の通りである。本発明のＣＤＲ回路では、伝送データのエッジを検出し、伝送データのエッジを検出したときの再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行う。
【発明の効果】
【００１０】
上記手段により、従来の線形位相比較器を用いたＣＤＲ回路と異なり、チャージポンプやＶＣＯ等のアナログ回路を不要とし、線形位相比較器で伝送データに対する再生クロックの位相調整をするＣＤＲ回路の回路面積の低減が図れる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例における位相比較回路のブロック図である。
【図２】本発明の実施例にかかる立ち上がりデータエッジ用データエッジ検出回路の構成を示す回路図である。
【図３】本発明の実施例にかかる立下りデータエッジ用データエッジ検出回路の構成を示す回路図である。
【図４】本発明の実施例にかかる再生クロック立ち上がり区間用データエッジマスク回路の構成を示す回路図である。
【図５】本発明の実施例にかかる再生クロック立下り区間用データエッジマスク回路の構成を示す回路図である。
【図６】本発明の実施例にかかるサンプリング回路の構成を示す回路図である。
【図７】本発明の実施例におけるデータエッジパルス生成過程の例を示した図である。
【図８】本発明にあたり検討を行った線形位相比較器の構成を示す回路図である。
【図９】本発明の実施例にかかるＣＤＲ回路を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例１】
【００１３】
図９に本発明の実施例としてＣＤＲ回路９０１を示す。ＣＤＲ回路９０１は、位相比較器９０２と平均化回路９０３とポインタ回路９０４とインタポレータ回路９０５とＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路９０６とを備える。
【００１４】
位相比較器９０２は、伝送データ９０７、９０８と再生クロック９１０、９１１との間の位相差を検出し、再生クロック９１０、９１１の位相を制御するための位相制御信号であるアップ／ダウン信号９１２を生成する。伝送データ９０７、９０８の位相に対して、再生クロック９１０、９１１の位相が遅れている場合に位相進み信号であるアップ信号を、位相が進んでいる場合に位相遅れ信号であるダウン信号を生成する。
【００１５】
平均化回路９０３は、位相制御信号であるアップ／ダウン信号９１２を平均化し、ポインタ回路９０４を制御するための位相制御信号であるアップ／ダウン信号９１３を生成する。ポインタ回路９０４は入力される位相制御信号であるアップ／ダウン信号９１３により、再生クロックの位相を調整し、調整した位相を保持する。インタポレータ回路９０５は、ＰＬＬ回路９０６からクロック信号としてＩ＿ＣＬＫ９１４およびＱ＿ＣＬＫ９１５が入力され、ポインタ回路９０４により指定された位相の再生クロック９１０、９１１を生成する。
【００１６】
位相比較器９０２の実施例を図１に示す。位相比較器９０２は、伝送データのＰ極（ＤＡＴＡ＿Ｐ）１０１と、伝送データのＮ極（ＤＡＴＡ＿Ｎ）１０２と、ＱクロックのＰ極（Ｑ−ＣＬＫ＿Ｐ）１０３と、ＱクロックのＮ極（Ｑ−ＣＬＫ＿Ｎ）１０４と、ＩクロックのＰ極（Ｉ−ＣＬＫ＿Ｐ）１０５と、ＩクロックのＮ極（Ｉ−ＣＬＫ＿Ｎ）１０６とを入力とし、アップ／ダウン信号１０７を出力とする。
【００１７】
位相比較器９０２は、差動伝送データを単相ＣＭＯＳレベルに変換する差動単相変換回路（ＬＶＣ）１０８〜１１０と、単相ＣＭＯＳレベルの伝送データの立ち上がりエッジを検出しパルス信号を生成するデータエッジ検出回路（ＤＥＤ１）１１１、１１２と、単相ＣＭＯＳレベルの伝送データの立下りエッジを検出しパルス信号を生成するデータエッジ検出回路（ＤＥＤ２）１１３、１１４と、データエッジマスク回路（ＤＥＭ１）１１５、１１６と、データエッジマスク回路（ＤＥＭ２）１１７、１１８と、再生クロックをパルス信号でサンプリングするサンプリング回路（ＳＣ）１１９〜１２２と、サンプリングされた電圧値を平滑化する低域通過型フィルタ（ＬＰＦ）１２３〜１２６と、アナログ電圧値をデジタル値へと変換するアナログ・デジタル変換回路（ＡＤＣ）１２７〜１３０と、再生クロックの位相を制御するための位相制御信号を生成するアップ／ダウン信号生成回路（ＵＤ Ｇｅｎ．）１３１〜１３４と、アップ／ダウン信号生成回路１３１〜１３４の出力を多数決処理により統合するアップ／ダウン信号統合回路（ＩＢ）１３５と、各回路ブロックの特性を制御する制御回路１３６と、制御回路１３６をＬＳＩ外部／内部論理回路のどちらで制御するかを決定するセレクタ回路１３７と、本願発明回路の上位論理回路である内部論理回路１３８と、ＣＤＲ回路９０１の再生クロックの立ち上がり時間および立下り時間調整用の可変容量１３９〜１４２とを備える。
【００１８】
差動単相変換回路１０８には、伝送データ１０１および伝送データ１０２が入力される。差動単相変換回路１０８からの出力は、ＣＭＯＳレベルのデータ信号（ＤＡＴＡ）としてデータエッジ検出回路１１１〜１１４に入力される。差動単相変換回路１０９には、Ｑクロック１０３およびＱクロック１０４が入力される。差動単相変換回路１０９の出力は、ＣＭＯＳレベルのＱクロック（Ｑ−ＣＬＫ）として、それぞれ可変容量１３９〜１４２に接続されて各サンプリング回路１１９〜１２２に入力される。差動単相変換回路１１０には、Ｉクロック１０５およびＩクロック１０６が入力される。差動単相変換回路１１０の出力は、Ｑ−ＣＬＫと９０度位相が異なるＣＭＯＳレベルのＩクロック（Ｉ−ＣＬＫ）として、各データエッジマスク回路１１５〜１１８に入力される。
【００１９】
図１に示すように、データエッジ検出回路１１１〜１１４の出力は、それぞれデータエッジマスク回路１１５〜１１８に入力される。データエッジマスク回路１１５〜１１８の出力は、それぞれサンプリング回路１１９〜１２２に入力される。サンプリング回路１１９〜１２２の出力は、それぞれ低域通過型フィルタ１２３〜１２６に入力される。低域通過型フィルタ１２３〜１２６の出力は、それぞれアナログ・デジタル変換回路１２７〜１３０に入力される。アナログ・デジタル変換回路１２７〜１３０の出力は、それぞれアップ／ダウン信号生成回路１３１〜１３４に入力される。アップ／ダウン信号生成回路１３１〜１３４の出力は、アップ／ダウン信号統合回路１３５に入力される。アップ／ダウン信号統合回路１３５は、アップ／ダウン信号生成回路１３１〜１３４のアップ／ダウン信号出力を多数決処理し、アップ／ダウン信号１０７を結果として出力する。
【００２０】
以下、図７のグラフ７０１を用いて、位相比較器９０２の動作を説明する。グラフ７０２は、差動単相変換回路１１０の出力のＣＭＯＳレベルのＩクロック（Ｉ−ＣＬＫ）の電圧の時間変化を示す。グラフ７０３は、差動単相変換回路１０９の出力のＣＭＯＳレベルのＱクロック（Ｑ−ＣＬＫ）の電圧の時間変化を示す。グラフ７０４は伝送データのＮ極（ＤＡＴＡ＿Ｎ）１０２の電圧の時間変化を示す。グラフ７０５は伝送データのＰ極（ＤＡＴＡ＿Ｐ）１０１の電圧の時間変化を示す。グラフ７０６は、差動単相変換回路１０８からの出力のＣＭＯＳレベルのデータ信号（ＤＡＴＡ）の電圧の時間変化を示す。ＣＤＲ回路９０１は、図示していないラッチ回路で、伝送データであるデータ信号（ＤＡＴＡ）を再生クロックのＩクロック（Ｉ−ＣＬＫ）でラッチして、データを復元する。
【００２１】
グラフ７０７、７０８は、データエッジ検出回路１１１およびデータエッジ検出回路１１２の出力電圧（Ｒ＿Ｎ、Ｒ＿Ｐ）の時間変化を示す。グラフ７０９、７１０は、データエッジ検出回路１１３およびデータエッジ検出回路１１４の出力電圧（Ｆ＿Ｎ、Ｆ＿Ｐ）の時間変化を示す。
【００２２】
グラフ７１１、７１２は、データエッジマスク回路１１５からの出力電圧（Ｏ＿Ｎ１、Ｏ＿Ｐ１）の時間変化を示す。グラフ７１３、７１４は、データエッジマスク回路１１６からの出力電圧（Ｏ＿Ｎ２、Ｏ＿Ｐ２）の時間変化を示す。グラフ７１５、７１６は、データエッジマスク回路１１７からの出力電圧（Ｏ＿Ｎ３、Ｏ＿Ｐ３）の時間変化を示す。グラフ７１７、７１８は、データエッジマスク回路１１８からの出力電圧（Ｏ＿Ｎ４、Ｏ＿Ｐ４）の時間変化を示す。
【００２３】
グラフ７０７、７０８に示すように、データエッジ検出回路１１１およびデータエッジ検出回路１１２は、グラフ７０６で示す差動単相変換回路１０８からの出力のＣＭＯＳレベルのデータ信号の立ち上がりエッジを検出する。グラフ７０９、７１０に示すように、データエッジ検出回路１１３およびデータエッジ検出回路１１４は、グラフ７０６で示す差動単相変換回路１０８からの出力のＣＭＯＳレベルのデータ信号の立ち下がりエッジを検出する。
【００２４】
グラフ７１１、７１２に示すように、データエッジマスク回路１１５は、グラフ７０２に示すＩクロックの電圧が高電圧の場合に、データエッジ検出回路１１１からの出力をマスクする。したがって、グラフ７０３で示される再生クロックであるＱクロックの立ち上がり区間における、データエッジ検出回路１１１からの出力をマスクする。従って、グラフ７１１、７１２に示すように、グラフ７０３に示すＱクロックの立ち下がり区間における、グラフ７０６に示すデータ信号の立ち上がりのデータエッジの検出信号が残る。
【００２５】
グラフ７１３、７１４に示すように、データエッジマスク回路１１６は、グラフ７０２に示すＩクロックの電圧が高電圧の場合に、データエッジ検出回路１１３からの出力をマスクする。したがって、グラフ７０３で示される再生クロックであるＱクロックの立ち上がり区間における、データエッジ検出回路１１３からの出力をマスクする。従って、グラフ７１３、７１４に示すように、グラフ７０３に示すＱクロックの立ち下がり区間における、グラフ７０６に示すデータ信号の立ち下がりのデータエッジの検出信号が残る。
【００２６】
グラフ７１５、７１６に示すように、データエッジマスク回路１１７は、グラフ７０２に示すＩクロックの電圧が低電圧の場合に、データエッジ検出回路１１２からの出力をマスクする。したがって、グラフ７０３で示される再生クロックであるＱクロックの立ち下がり区間における、データエッジ検出回路１１２からの出力をマスクする。従って、グラフ７１５、７１６に示すように、グラフ７０３に示すＱクロックの立ち上がり区間における、グラフ７０６に示すデータ信号の立ち上がりのデータエッジの検出信号が残る。
【００２７】
グラフ７１７、７１８に示すように、データエッジマスク回路１１８は、グラフ７０２に示すＩクロックの電圧が低電圧の場合に、データエッジ検出回路１１４からの出力をマスクする。したがって、グラフ７０３で示される再生クロックであるＱクロックの立ち下がり区間における、データエッジ検出回路１１４からの出力をマスクする。従って、グラフ７１７、７１８に示すように、グラフ７０３に示すＱクロックの立ち上がり区間における、グラフ７０６に示すデータ信号の立ち下がりのデータエッジの検出信号が残る。
【００２８】
サンプリング回路１１９〜１２２は、それぞれグラフ７１１〜７１８の検出信号のタイミングで、グラフ７０３に示す再生クロックであるＱクロックの電圧をサンプリングする。サンプリング回路１１９〜１２２でサンプリングされた電圧は、低域通過型フィルタ１２３〜１２６を経て、アナログ・デジタル変換回路１２７〜１３０で、それぞれ電圧値としてデジタル化される。このデジタル化された電圧値が、位相比較結果となる。電圧値が大きいほど進みまたは遅れが大きいことを意味する。また、伝送データおよび再生クロックの立ち上がりと立下りのいずれのエッジで比較しているのかで、電圧値が位相の進みを示すのか、遅れを示すのかが分かる。伝送データの立ち上がりと立下り、再生クロックの立ち上がりと立下りの４つの組み合わせからの位相比較結果となる電圧値がそれぞれ出力される。例えば、図７のＡおよびＤで示された領域では、信号の電圧の中央値であるＶＤＤ／２よりも小さい電圧として、再生クロックが伝送データに対して遅れていることが出力される。図７のＢおよびＣで示された領域では、信号の電圧の中央値であるＶＤＤ／２よりも大きい電圧として、再生クロックが伝送データに対して遅れていることが出力される。
【００２９】
アナログ・デジタル変換回路１２７〜１３０からの位相比較結果となるデジタル化された電圧値は、アップ／ダウン信号生成回路１３１〜１３４とアップ／ダウン信号統合回路１３５とで、出力１０７に変換されて出力される。
【００３０】
以上のように、ＣＤＲ回路９０１では、その位相比較器９０２において、位相比較の結果がパルス時間幅ではなく、デジタル化された電圧値として得られるので、線形位相比較器で再生クロックの位相調整をおこなうものでありながら、チャージポンプやＶＣＯ等のアナログ回路の使用が不要であり、回路規模を小さくすることができる。すなわち、本発明では、伝送データのエッジを検出し、伝送データのエッジを検出したときの再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行うことで、小さい面積で線形位相比較器を用いたＣＤＲ回路を実現できる。
【００３１】
また、ＣＤＲ回路９０１では、上述のように伝送データの立ち上がりと立下り、再生クロックの立ち上がりと立下りの４通りの組み合わせからの位相比較の結果に基づいて位相調整を行っている。伝送データの品質に応じて、この４つの組み合わせのうち実際の位相比較に使用する組み合わせを選択することで伝送状況に応じた位相比較が行える。
【００３２】
以下に、位相比較器９０２に含まれる各回路の詳細を述べる。
【００３３】
データエッジ検出回路１１１、１１２は、図２に示すように、インバータ回路２０１とパルス生成回路２０２から構成される。パルス生成回路２０２は、図７に示すように、データ信号（ＤＡＴＡ）が低電圧であるローレベルの場合に、出力信号Ｒ＿Ｐにはローレベル、Ｒ＿Ｎにはハイレベルが出力される。データ信号（ＤＡＴＡ）がローレベルからハイレベルに遷移する際、インバータ回路２０１を３段経由しないパスは、直ちにローレベルからハイレベルへ状態遷移し、出力信号Ｒ＿Ｐはハイレベルへ、Ｒ＿Ｎはローレベルへ切り替わる。その後、インバータを３段経由したパスの状態遷移が起こり、短時間のうちに出力信号Ｒ＿Ｐはローレベル、Ｒ＿Ｎはハイレベルへ切り替わる。このインバータを３段経由するパスと経由しないパスの時間差を利用して、伝送データの立ち上がりエッジを検出しパルス信号を生成している。この実施例では、インバータの段数を３段にしているが、段数を変えた回路を複数用意し、制御回路１３６からの制御信号により回路を切り替えて段数を変更することにより、パルス信号幅およびパルス信号の電圧値を変更することが可能である。
【００３４】
データエッジ検出回路１１３、１１４は、図３に示すように、インバータ回路３０１とパルス生成回路３０２から構成される。パルス生成回路３０２は、図７に示すように、データ信号（ＤＡＴA）がハイレベルの時、出力信号Ｆ＿Ｐにはローレベル、Ｆ＿Ｎにはハイレベルが出力される。データ信号（ＤＡＴＡ）がハイレベルからローレベルに遷移する際、インバータ回路３０１を３段経由しないパスは、直ちにハイレベルからローレベルへ状態遷移し、出力信号Ｆ＿Ｐはハイレベル、Ｆ＿Ｎはローレベルへ切り替わる。その後、インバータを３段経由したパスの状態遷移が起こり、短時間のうちに出力信号Ｆ＿Ｐはローレベルへ、Ｆ＿Ｎはハイレベルへ切り替わる。このインバータを３段経由するパスと経由しないパスの時間差を利用して、伝送データの立ち上がりエッジを検出しパルス信号を生成している。この実施例では、インバータの段数を３段にしているが、段数を変えた回路を複数用意し、制御回路１３６からの制御信号により回路を切り替えて段数を変更することにより、パルス信号幅およびパルス信号の電圧値を変更することが可能である。
【００３５】
データエッジマスク回路１１５、１１６は、図４に示すように、インバータ回路４０１とマスク回路４０２から構成される。本実施例では、伝送データであるデータ信号（ＤＡＴＡ）の立ち上がり／立下りと再生クロックであるＱ＿ＣＬＫの立ち上がり／立下りの４通りの組み合わせにおいて、それぞれ伝送データと再生クロックの位相差を独立に求める構成となっている。そのため、図７に示すように、再生クロック（Ｑ＿ＣＬＫ）の立ち上がり区間、すなわちもう一方の再生クロック（Ｉ＿ＣＬＫ）がハイレベルの区間内に存在するデータエッジのパルス信号と、再生クロック（Ｑ＿ＣＬＫ）の立下り区間、すなわちもう一方の再生クロック（Ｉ＿ＣＬＫ）がローレベルの区間内に存在するデータエッジのパルス信号とに分離する必要がある。データエッジマスク回路１１５、１１６は、再生クロック（Ｑ＿ＣＬＫ）の立ち上がり区間、すなわちもう一方の再生クロックであるＩ＿ＣＬＫがハイレベルの区間における伝送データエッジのパルス信号をマスクする。ＣＤＲ回路９０１が生成する再生クロックであるＩ＿ＣＬＫに応じて、前段のデータエッジ検出回路１１１、１１３からの出力信号をローレベルであるグランドレベルまたはハイレベルである電源レベル（ＶＤＤ）へ切り替えることで、データエッジ検出回路からのパルス信号の選択的な通過を実現することができる。
【００３６】
データエッジマスク回路１１７、１１８は、図５に示すように、インバータ回路５０１とマスク回路５０２から構成される。基本的な動作は、データエッジマスク回路１１５、１１６と同様であり、再生クロックであるＱ＿ＣＬＫの立下り区間、すなわちもう一方の再生クロックであるＩ＿ＣＬＫがローレベルの区間における伝送データエッジのパルス信号をマスクする。
【００３７】
サンプリング回路１１９〜１２２は、図６に示すように、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの組み合わせにより構成される。サンプリング回路１１９〜１２２は、伝送データエッジから生成されるパルス信号で、再生クロックであるＱ＿ＣＬＫの電圧値をサンプリングする機能を実現している。例えば、伝送データと再生クロック間の位相が一致している場合は、サンプリング結果として再生クロックの電圧値の中央値であるＶＤＤ／２が得られる。しかし、伝送データと再生クロック間の位相にずれが生じている場合は、位相差および再生クロックの立ち上がり・立下り時間に応じてサンプリングされる電圧値が変わってくる。図７に示すように、再生クロックに対して、データの位相がずれている場合、ＶＤＤ／２から上下にずれた電圧値をサンプリングする（図中Ａ、Ｂ、Ｃ、Ｄ）。同じ位相ずれ場合でも、伝送データの立ち上がり／立下りエッジと再生クロックの立ち上がり／立下りエッジの組み合わせ次第で、位相ずれの進み遅れの方向に対する、サンプリングされる電圧のＶＤＤ／２からの電圧の上下の変動の方向が変わってくる。この位相ずれの進み遅れの方向とＶＤＤ／２からの電圧の上下の方向は、後述するアップ／ダウン信号生成回路１３１〜１３４で対応づけられている。
【００３８】
低域通過型フィルタ１２３〜１２６とアナログ・デジタル変換回路１２７〜１３０は、一般的な構成にて実現されるため、ここでは詳細な説明を省略する。
【００３９】
アップ／ダウン信号生成回路１３１〜１３４は、デジタル化されたサンプリング電圧値が予め設定された閾値を越えているか否かを、組み合わせ論理回路にて判断する構成であり、再生クロックの位相を制御するための位相制御信号、すなわち位相遅れ信号（ダウン信号）と位相進み信号（アップ信号）を生成する。閾値を複数用意することで、位相遅れ信号（ダウン信号）と位相進み信号（アップ信号）の重みを変更することが可能である。また、サンプリング回路１１９〜１２２にて、同じ位相ずれに対してサンプリングされる電圧値のＶＤＤ／２を基準とした上下の方向は、このアップ／ダウン信号生成回路１３１〜１３４の出力を適宜反転させることで対応づけられている。例えば、再生クロックに対して伝送データの位相が進んでいる図７では、位相進み信号（アップ信号）が必要となる。アップ／ダウン信号生成回路１３１〜１３４のすべてでＶＤＤ／２よりも小さい電圧に対して位相進み信号（アップ信号）を割り当てた場合、図７中ＢおよびＣにて位相進み信号（アップ信号）とは逆の位相遅れ信号（ダウン信号）が出てしまう。そこで、ＢおよびＣの場合、すなわち再生クロックの立下りに対して処理を行うアップ／ダウン信号生成回路１３１、１３２では、アップ信号をダウン信号へ、ダウン信号をアップ信号へ反転によってスイッチすることで、適切な位相制御信号が算出されるようにしている。
【００４０】
アップ／ダウン信号統合回路１３５は、多数決回路にて構成され、複数のアップ／ダウン信号生成回路１３１〜１３４が生成する位相制御情報を多数決回路の多数決処理によって統合する。多数決回路に、アップ／ダウン信号生成回路１３１〜１３４と同様に、複数の閾値を設定することで、位相制御信号に対して重みを加えた信号を用意することが可能となる。位相制御信号に複数の重みを持たせることで、後段の再生クロックを制御する回路にて、通常の１相シフトの他に複数相シフトも実現できる。その結果としてＣＤＲ回路の追従帯域を上げることが可能となる。
【００４１】
制御回路１３６は、データエッジ検出回路１１１〜１１４と、低域通過型フィルタ１２３〜１２６と、アナログ・デジタル変換回路１２７〜１３０と、アップ／ダウン信号生成回路１３１〜１３４と、アップ／ダウン信号統合回路１３５と、可変容量１３９〜１４２の設定を独立に制御することで、伝送データと再生クロック間の位相差検出感度を変更することができる。本実施例では、伝送データの立ち上がり／立下りエッジと再生クロックの立ち上がり／立下りエッジの組み合わせにより４つの位相検出パスを用意している。この４つの位相検出パスそれぞれに対して、特性調整や機能の有効／無効を制御回路１３６から独立に制御を行うことで、各エッジの組み合わせ別に位相追従の感度調整が可能となり、デューティ変動やシンボル間干渉等で信号品質が劣化した伝送信号に対して適切な位相追従特性を得ることが可能となる。
【００４２】
制御回路１３６は、ＬＳＩピンおよび本願回路の上位論理回路である内部論理回路１３８から制御できる。ＬＳＩピン／内部論理回路１３８の切り替えは、セレクタ回路１３７にて行われる。
【００４３】
サンプリング回路の入力側に接続されている可変容量１３９〜１４２は、再生クロックの立ち上がり時間／立下り時間を制御するために使用される。本願発明は、伝送データエッジから生成されるパルス信号で、再生クロックの電圧値をサンプリングするため、再生クロックの立ち上がり／立下り時間が位相追従特性に大きく依存する。例えば、再生クロックの立ち上がり時間／立下り時間が小さい場合、再生クロックエッジの電圧の中央値ＶＤＤ／２近傍の線形領域が狭くなるため、短時間での引き込みができる反面、引き込んだ後の位相追従精度が下がる。逆に再生クロックの立ち上がり時間／立下り時間が大きい場合、再生クロックエッジの電圧の中央値ＶＤＤ／２近傍の線形領域が広くなるため、微小な電圧差を感知でき位相追従精度が向上する反面、引き込み速度が遅くなる。この可変容量１３９〜１４２の容量を制御回路１３６から制御することで、位相追従特性の最適化を行うことができる。
【００４４】
本実施例では、伝送データとＣＤＲ回路が生成する再生クロックの位相差が、パルス時間幅ではなくデジタル変換された電圧値として得られるため、位相制御信号を処理する後段回路をデジタル回路で構成できる。そのため、図８の線形位相比較器を使用したＣＤＲ回路と比較して回路面積の低減を図ることができる。
【００４５】
本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。
【符号の説明】
【００４６】
１０８〜１１０…差動単相変換回路、１１１〜１１４…データエッジ検出回路、１１５〜１１８…データエッジマスク回路、１１９〜１２２…サンプリング回路、１２３〜１２６…低域通過型フィルタ、１２７〜１３０…アナログ・デジタル変換回路、１３１〜１３４…アップ／ダウン信号生成回路、１３５…アップ／ダウン信号統合回路、１３６…制御回路、１３７…セレクタ回路、１３８…内部論理回路、１３９〜１４２…可変容量、２０１…インバータ回路、２０２…パルス生成回路、３０１…インバータ回路、３０２…パルス生成回路、４０１…インバータ回路、４０２…マスク回路、５０１…インバータ回路、５０２…マスク回路、８０１…線形位相比較器、８０２〜８０３…フリップフロップ回路、８０４〜８０６…ＡＮＤ回路、８０７…制御論理回路、９０１…ＣＤＲ回路、９０２…位相比較器、９０３…平均化回路、９０４…ポインタ回路、９０５…インタポレータ回路、９０６…ＰＬＬ回路。
【特許請求の範囲】
【請求項１】
伝送データのエッジを検出するデータエッジ検出回路と、
前記データエッジ検出回路の検出結果に応じて、再生クロックの電圧を検出するサンプリング回路とを有し、
前記サンプリング回路の前記再生クロックの電圧の検出結果に応じて、前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項２】
請求項１に記載のＣＤＲ回路において、
前記再生クロックの位相を調整する際に、
前記サンプリング回路の検出結果の前記再生クロックの電圧の中央値からのずれに応じて、前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項３】
請求項１に記載のＣＤＲ回路において、
前記調整された位相に基づいて前記再生クロックを生成するインタポレータ回路を有することを特徴とするＣＤＲ回路。
【請求項４】
請求項１に記載のＣＤＲ回路において、
前記サンプリング回路への前記再生クロックの入力には可変容量が設けられていることを特徴とするＣＤＲ回路。
【請求項５】
請求項１に記載のＣＤＲ回路において、
前記サンプリング回路の検出結果をアナログ−デジタル変換するアナログ−デジタル変換回路を有し、
前記再生クロックの位相を調整する際に、
前記アナログ−デジタル変換器の出力に基づいて、前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項６】
伝送データに対して位相調整された再生クロックで伝送データの取り込みを行うＣＤＲ回路であって、
前記伝送データのエッジを検出し、
前記伝送データのエッジを検出したときの前記再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行うＣＤＲ回路。
【請求項７】
伝送データの立ち上がりエッジを検出する第１のデータエッジ検出回路と、
伝送データの立ち下がりエッジを検出する第２のデータエッジ検出回路と、
前記第１のデータエッジ検出回路の検出結果に応じて、再生クロックの電圧を検出する第１のサンプリング回路と、
前記第２のデータエッジ検出回路の検出結果に応じて、前記再生クロックの電圧を検出する第２のサンプリング回路とを有し、
前記第１および第２のサンプリング回路の検出結果に応じて、前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項１】
伝送データのエッジを検出するデータエッジ検出回路と、
前記データエッジ検出回路の検出結果に応じて、再生クロックの電圧を検出するサンプリング回路とを有し、
前記サンプリング回路の前記再生クロックの電圧の検出結果に応じて、前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項２】
請求項１に記載のＣＤＲ回路において、
前記再生クロックの位相を調整する際に、
前記サンプリング回路の検出結果の前記再生クロックの電圧の中央値からのずれに応じて、前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項３】
請求項１に記載のＣＤＲ回路において、
前記調整された位相に基づいて前記再生クロックを生成するインタポレータ回路を有することを特徴とするＣＤＲ回路。
【請求項４】
請求項１に記載のＣＤＲ回路において、
前記サンプリング回路への前記再生クロックの入力には可変容量が設けられていることを特徴とするＣＤＲ回路。
【請求項５】
請求項１に記載のＣＤＲ回路において、
前記サンプリング回路の検出結果をアナログ−デジタル変換するアナログ−デジタル変換回路を有し、
前記再生クロックの位相を調整する際に、
前記アナログ−デジタル変換器の出力に基づいて、前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項６】
伝送データに対して位相調整された再生クロックで伝送データの取り込みを行うＣＤＲ回路であって、
前記伝送データのエッジを検出し、
前記伝送データのエッジを検出したときの前記再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行うＣＤＲ回路。
【請求項７】
伝送データの立ち上がりエッジを検出する第１のデータエッジ検出回路と、
伝送データの立ち下がりエッジを検出する第２のデータエッジ検出回路と、
前記第１のデータエッジ検出回路の検出結果に応じて、再生クロックの電圧を検出する第１のサンプリング回路と、
前記第２のデータエッジ検出回路の検出結果に応じて、前記再生クロックの電圧を検出する第２のサンプリング回路とを有し、
前記第１および第２のサンプリング回路の検出結果に応じて、前記再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２５３５２９（Ｐ２０１２−２５３５２９Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２３９１５（Ｐ２０１１−１２３９１５）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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