ＣＭＩＳトランジスタの製造方法
【課題】本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供する。
【解決手段】ゲート絶縁膜１０３とＮ−ｍｅｔａｌ１０４と多結晶シリコン１０６とが当該順に積層した第一のゲート構造Ｇ１を形成する。ゲート絶縁膜１０３と多結晶シリコン１０６とが当該順に積層した第二のゲート構造Ｇ２を形成する。第一、二のゲート構造Ｇ１，Ｇ２をマスクした状態で、各ゲート構造Ｇ１，Ｇ２の両脇における半導体基板１０１上を、シリサイド化させる。そして、第一、二のゲート構造Ｇ１，Ｇ２を構成する多結晶シリコン１０６を、シリサイド化させる。
【解決手段】ゲート絶縁膜１０３とＮ−ｍｅｔａｌ１０４と多結晶シリコン１０６とが当該順に積層した第一のゲート構造Ｇ１を形成する。ゲート絶縁膜１０３と多結晶シリコン１０６とが当該順に積層した第二のゲート構造Ｇ２を形成する。第一、二のゲート構造Ｇ１，Ｇ２をマスクした状態で、各ゲート構造Ｇ１，Ｇ２の両脇における半導体基板１０１上を、シリサイド化させる。そして、第一、二のゲート構造Ｇ１，Ｇ２を構成する多結晶シリコン１０６を、シリサイド化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板１にＰＭＩＳトランジスタとＮＭＩＳトランジスタとが形成されたＣＭＩＳトランジスタの製造方法に係る発明である。
【背景技術】
【０００２】
ＭＩＳトランジスタのゲート電極に多結晶シリコンを用いる場合には、ゲート空乏化現象により、実効的なゲート絶縁膜厚を増加させる。当該実効的なゲート絶縁膜の増加は、トランジスタの性能向上を妨げる。上記ゲート空乏化を抑えてＭＩＳトランジスタの性能向上を図るには、ゲート電極材料として、多結晶シリコンの代わりに、金属やシリサイド材料を用いる。特に、ゲート多結晶シリコンを全てシリサイド化するフルシリサイド（ＦＵＳＩ：Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅ）ゲート構造が有効である。当該ＦＵＳＩ化ゲート構造は、従来のトランジスタ作製フローとの整合性が良く、上記ゲート空乏化抑制に対しても効果的である。
【０００３】
ＦＵＳＩゲート構造を有するトランジスタにおいて、ゲート絶縁膜として高誘電率（ｈｉｇｈ−ｋ）絶縁膜（たとえばＨｆＳｉＯＮなど）を用いる場合には、シリサイドの組成を変えて閾値電圧Ｖｔｈを制御する手法が提唱されている（たとえば、非特許文献１）。
【０００４】
シリサイド金属材料としてニッケルを用いたとする。この場合、ＮｉＳｉ（ニッケルモノシリサイド）よりもニッケル含有率が高いＮｉ3Ｓｉ（トリニッケルシリサイド）から成るＦＵＳＩゲートの実効仕事関数は、ＮｉＳｉから成るＦＵＳＩゲートの実効仕事関数と比べて約０．３５ｅＶ程度高い。上記非特許文献１では、前記シリサイド組成に応じて実行仕事関数が変化する現象を利用している。具体的に、ＮＭＩＳトランジスタには、ＮｉＳｉをＦＵＳＩゲート材料として用いる。また、ＰＭＩＳトランジスタには、Ｎｉ3Ｓｉ等のＮｉ含有率の高いニッケルシリサイドをＦＵＳＩゲート材料として用いる。これにより、当該非特許文献１では、低閾値電圧Ｖｔｈデバイスを実現することができると提唱している。
【０００５】
上記シリサイド相制御したＦＵＳＩゲート電極を形成する方法としては、たとえば次のような製造方法が挙げられる。つまり、ＰＭＩＳトランジスタ側およびＮＭＩＳトランジスタ側の両ゲート構造において、同じ膜厚である多結晶シリコン膜を形成する。その後、たとえばＰＭＩＳトランジスタ側の多結晶シリコン膜の膜厚を削減（薄膜化）する。そして、ＰＭＩＳトランジスタ側およびＮＭＩＳトランジスタ側の両ゲート構造において、多結晶シリコン膜を各々シリサイド化する。
【０００６】
当該製造方法により、ＮＭＩＳトランジスタ側では、シリサイド金属含有量の少ないフルシリサイド層が形成される。他方、ＰＭＩＳトランジスタ側では、シリサイド金属含有量の多いフルシリサイド層が形成される。当該製造方法を採用した場合には、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とで、組成の異なるＦＵＳＩゲート構造を同時に形成できるという利点がある。
【０００７】
【非特許文献１】Ｋ．Ｔａｋａｈａｓｈｉ ｅｔ ａｌ．，ＩＥＤＭ２００４ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ９１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記例示した製造方法の場合には、以下のような問題点が生じる。
【０００９】
第一の問題としてに、フルシリサイド層の組成のバラツキが挙げられる。
【００１０】
ＮＭＩＳトランジスタ側にシリサイド金属含有量の少ないフルシリサイド層を形成する際、ゲート長の大きさ違いにより、形成されるフルシリサイド層の組成が異なることが懸念される。たとえばゲート長＝１μｍ程度の場合では、多結晶シリコンゲート露出面積が大きい。したがって、この場合では、シリサイド化金属と多結晶シリコンは理想的な状態（シリサイド化金属とシリコンが１対１に反応が進んでいく状態）で反応する。
【００１１】
一方、たとえばゲート長＝４０ｎｍ程度の場合では、多結晶シリコンゲート露出面積が小さい。したがって、この場合では、ゲート中央部に比べてゲートエッジ部におけるシリサイド化金属の拡散量が相対的に多くなる。よって、所望の組成に比べてシリサイド化金属含有量の多いフルシリサイド相が、形成される可能性が高くなる。
【００１２】
このように、ゲート長に依存して、フルシリサイド相が異なったトランジスタが形成される。フルシリサイド層の組成のバラツキは、閾値電圧のバラツキを発生させる要因となる。
【００１３】
第二の問題として、トランジスタのゲート形状の不安定化が挙げられる。
【００１４】
ＰＭＩＳトランジスタおよびＮＭＩＳトランジスタにおいて、フルシリサイドゲートを同じＮｉ体積膜厚、同じシリサイド化熱処理条件で形成する場合を想定する。この場合には、シリサイド金属含有量の多いＰＭＩＳトランジスタ側の多結晶シリコンゲートは、予め薄膜化する必要がある。具体的に、シリサイド化金属堆積前に、ＰＭＩＳトランジスタ側において多結晶シリコンゲート電極のみを、既存のウェットエッチ処理やドライエッチ処理によりエッチバックする手法が必要である。
【００１５】
しかし、上記手法では、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とで、ゲート高さが大きく異なるという不具合が起こる。たとえば、多結晶シリコンの初期膜厚が１００ｎｍの場合、ＰＭＩＳトランジスタ側の多結晶シリコンを３５ｎｍ程度までエッチバックする。これにより、ＰＭＩＳトランジスタ側では、シリサイド化金属含有率の高いフルシリサイドゲートが形成される。しかし、ＮＭＩＳトランジスタ側のゲート構造と比べて、約６０ｎｍ以上の高さバラツキが発生し、トランジスタのゲート形状が不安定なものとなる。
【００１６】
そこで、本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る１の実施の形態においては、ゲート絶縁膜と金属膜と半導体膜とが当該順に積層した第一のゲート構造を形成する。さらに、ゲート絶縁膜と半導体膜とが当該順に積層した第二のゲート構造を形成する。そして、第一のゲート構造および第二のゲート構造をマスクした状態で、各ゲート構造の両脇における半導体基板上を、低抵抗化させる。そして、第一のゲート構造を構成する半導体膜および第二のゲート構造を構成する半導体膜を低抵抗化させる。
【発明の効果】
【００１８】
上記実施の形態によれば、たとえばＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる。
【００１９】
また、活性領域の低抵抗化と半導体膜の低抵抗化とを、別工程で行うことにより、半導体膜の低抵抗化の制御も容易に成る。
【発明を実施するための最良の形態】
【００２０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２１】
＜実施の形態１＞
本実施の形態に係るＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造方法を、工程断面図を用いて説明する。
【００２２】
まず、図１に示すように、第一の領域Ｓ１０と第二の領域Ｓ２０とを有する半導体基板１０１を用意する。半導体基板１０１は、たとえば、シリコンの（１００）面をエピタキシャル成長させることにより形成される。
【００２３】
ここで、第一の領域Ｓ１０の半導体基板１０１の上面内には、第一の導電型の第一のＭＩＳトランジスタが形成される。第二の領域Ｓ２０の半導体基板１０１の上面内には、第二の導電型の第二のＭＩＳトランジスタが形成される。本実施の形態では、第一の導電型は、「Ｎ型」とする。また、第二の導電型は、「Ｐ型」とする。したがって、本実施の形態では、第一のＭＩＳトランジスタはＮＭＩＳトランジスタであり、第二のＭＩＳトランジスタはＰＭＩＳトランジスタである。
【００２４】
また、ＮＭＩＳトランジスタとＰＭＩＳトランジスタとは、分離酸化膜（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１０２により、電気的に分離されている。当該分離酸化膜１０２は、半導体基板１０１に対する部分的エッチング、酸化膜の堆積、および平坦化処理を組み合わせることにより、半導体基板１０１の表面内に形成される。
【００２５】
また、通常の各導電型のイオン注入処理により、半導体基板１０１内には、Ｎ型のウエル領域およびＰ型のウエル領域が形成される（図１では図示せず）。
【００２６】
次に、第一の領域Ｓ１０の半導体基板１０１上に、ゲート絶縁膜１０３と金属膜１０４と半導体膜１０６とが当該順に積層した積層構造である、第一のゲート構造Ｇ１を形成する。また、第二の領域Ｓ２０記半導体基板１０１上に、ゲート絶縁膜１０３と半導体膜１０６とが当該順に積層した積層構造である、第二のゲート構造Ｇ２を形成する。
【００２７】
ここで、第一のゲート構造Ｇ１は、ＮＭＩＳトランジスタの構成要素である。また、第二のゲート構造Ｇ２は、ＰＭＩＳトランジスタの構成要素である。後述において、具体的な第一のゲート構造Ｇ１および第二のゲート構造Ｇ２の製造方法を、図２から図５を用いて説明する。
【００２８】
まず、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、第一の領域Ｓ１０および第二の領域Ｓ２０の半導体基板１０１の上面に、ゲート絶縁膜１０３を形成する（図２）。ゲート絶縁膜１０３として、たとえばハフニウムシリケイト膜（ＨｆＳｉＯまたはＨｆＳｉＯＮ）などを採用できる。
【００２９】
次に、たとえばＣＶＤ法により、図２に示すように、ゲート絶縁膜１０３上に金属膜１０４を形成する。本実施の形態では、金属膜１０４は、Ｎ型の仕事関数を有する金属である。以後、本実施の形態では、金属膜１０４をＮ−ｍｅｔａｌ１０４と称する。
【００３０】
ここで、Ｎ型の仕事関数を有する金属とは、シリコンの伝導帯(Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ：Ｅｃ＝４．０５ｅＶ)端近傍のエネルギーに相当する仕事関数を有する材料のことである。具体的には、Ｎ型の仕事関数を有する金属とは、その仕事関数値が４．０５±０．３ｅＶの範囲ある材料のことを指す。当該Ｎ−ｍｅｔａｌ１０４の材料として、たとえば、Ｔａ系化合物（Ｔａ、ＴａＮ、ＴａＣ、ＴａＳｉＮ等）やＨｆ系化合物（Ｈｆ、ＨｆＮ、ＨｆＣ、ＨｆＳｉＮ等）が挙げられる。なお、当該Ｎ−ｍｅｔａｌ１０４の膜厚は、５〜３０ｎｍ程度の範囲内が好ましく、たとえば１０ｎｍ程度とする。
【００３１】
次に、Ｎ−ｍｅｔａｌ１０４上に、レジスト１０５を形成する。その後、通常のリソグラフィ工程により、レジスト１０５をパターニングする。ここで、図３に示すように、パターニング後のレジスト１０５は、第一の領域Ｓ１０にのみ残存する。換言すれば、第二の領域Ｓ２０のレジスト１０５は除去される。次に、パターニング後のレジスト１０５をマスクとして使用して、Ｎ−ｍｅｔａｌ１０４に対してウェットエッチ等を施す。これにより、図３に示すように、第二の領域Ｓ２０に形成されていたＮ−ｍｅｔａｌ１０４が除去される。
【００３２】
第一の領域Ｓ１０からレジスト１０５を除去した後、ＣＶＤ法等により、Ｎ−ｍｅｔａｌ１０４上およびゲート絶縁膜１０３上に、シリコン膜（半導体膜と把握できる）１０６を成膜する（図４）。シリコン膜１０６は、成膜時には、多結晶状でもアモルファス状でも良い。シリコン膜１０６は、この後に行われる活性化熱処理により、多結晶シリコン膜１０６となる。ここで、シリコン膜１０６の膜厚は、たとえば１００ｎｍ程度とする。
【００３３】
次に、図４に示すように、シリコン膜１０６上に、シリコン酸化膜やシリコン窒化膜等のゲートハードマスク１０７を形成する。後述するように、ソース・ドレイン領域のシリサイド化工程後に、別途、多結晶シリコン膜１０６をフルシリサイド化させる。当該ソース・ドレイン領域のシリサイド化工程において、多結晶シリコン膜１０６がシリサイド化されないように、当該ゲートハードマスク１０７は、多結晶シリコン膜１０６の保護膜として機能する。
【００３４】
なお、図４から分かるように、シリコン膜１０６およびゲートハードマスク１０７は、第一の領域Ｓ１０および第二の領域Ｓ２０の両方に形成されている。
【００３５】
次に、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、シリコン膜１０６およびゲートハードマスク１０７に対して、ドライエッチング、ウェットエッチング等を施す。これにより、図５に示すように、第一の領域Ｓ１０の半導体基板１０１上には、第一のゲート構造Ｇ１が形成され、第二の領域Ｓ２０の半導体基板１０１上には、第二のゲート構造Ｇ２が形成される。
【００３６】
ここで、第一のゲート構造Ｇ１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４およびシリコン膜１０６とが当該順に積層された積層構造である（図５）。他方、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３およびシリコン膜１０６とが当該順に積層された積層構造である（図５）。また、第一のゲート構造Ｇ１上および第二のゲート構造Ｇ２上には、各々ゲートハードマスク１０７が形成されている（図５）。
【００３７】
次に、第二の領域Ｓ２０をマスクし、第一のゲート構造Ｇ１の両脇における半導体基板１０１に対して、Ｎ型の不純物イオンを注入する。当該イオン注入により、第一のゲート構造Ｇ１の両脇における半導体基板１０１には、比較的浅い不純物イオン注入領域１０８が形成される（図６）。
【００３８】
他方、第一の領域Ｓ１０をマスクして、第二のゲート構造Ｇ２の両脇における半導体基板１０１に対して、Ｐ型の不純物イオンを注入する。当該イオン注入により、第二のゲート構造Ｇ２の両脇における半導体基板１０１には、比較的浅い不純物イオン注入領域１０９が形成される（図６）。
【００３９】
次に、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を覆うように、半導体基板１０１上に、シリコン酸化膜１１０およびシリコン窒化膜１１１を当該順に成膜する。その後、シリコン酸化膜１１０およびシリコン窒化膜１１１に対して、異方性エッチング処理を実施する。これにより、図７に示すように、第一のゲート構造Ｇ１の両側面および第二のゲート構造Ｇ２両側面には、積層構造のサイドウォール膜１１０，１１１が形成される。
【００４０】
次に、第二の領域Ｓ２０をマスクし、第一のゲート構造Ｇ１の両脇における半導体基板１０１に対して、Ｎ型の不純物イオンを再び注入する。当該イオン注入により、第一のゲート構造Ｇ１の両脇における半導体基板１０１には、比較的深い不純物イオン注入領域１１２が形成される（図８）。
【００４１】
他方、第一の領域Ｓ１０をマスクして、第二のゲート構造Ｇ２の両脇における半導体基板１０１に対して、Ｐ型の不純物イオンを再び注入する。当該イオン注入により、第二のゲート構造Ｇ２の両脇における半導体基板１０１には、比較的深い不純物イオン注入領域１１３が形成される（図８）。
【００４２】
次に、不純物イオン注入領域１０８，１０９，１１２，１１３を活性化するために、図８に示した構造体に対して、熱処理を施す。これにより、第一のゲート構造Ｇ１の両脇における半導体基板１０１の表面内には、ＮＭＩＳトランジスタを構成するソース・ドレイン領域１０８，１１２が形成される。他方、第二のゲート構造Ｇ２の両脇における半導体基板１０１の表面内には、ＰＭＩＳトランジスタを構成するソース・ドレイン領域１０９，１１３が形成される。なお、活性化のための熱処理により、シリコン膜１０６は多結晶シリコン１０６となる。
【００４３】
次に、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２をマスクした状態で、ソース・ドレイン領域１０８，１０９，１１２，１１３を低抵抗化させる工程を実施する。
【００４４】
具体的に、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を覆うように、半導体基板１０１上に、ニッケル膜を成膜する。そして、シリサイド化（低抵抗化と把握できる）処理を実施する。その後、未反応のニッケル膜を除去する。以上により、図９に示すように、ソース・ドレイン領域１０８，１０９，１１２，１１３の表面内には、ニッケルシリサイド１１４が形成される。つまり、当該ニッケルシリサイド１１４の形成により、第一のゲート構造Ｇ１の両脇における半導体基板１０１の上面および第二のゲート構造Ｇ２の両脇における半導体基板１０１の上面は、低抵抗化される。
【００４５】
ここで、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２の上面には、各々ゲートハードマスク１０７が形成されている。また、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２の両側面には、各々サイドウォール膜１１０，１１１が形成されている。したがって、ゲートハードマスク１０７およびサイドウォール膜１１０，１１１はキャップ層として機能し、多結晶シリコン膜１０６はシリサイド化されない。
【００４６】
次に、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を覆うように、半導体基板１０１上に、層間ライナー膜１１５および層間絶縁膜１１６を当該順に形成する（図１０）。
【００４７】
次に、第一のゲート電極Ｇ１を構成する多結晶シリコン膜１０６の上面、および第二のゲート電極Ｇ２を構成する多結晶シリコン膜１０６の上面を露出させる。その後、前記各多結晶シリコン膜（上述したように、半導体膜と把握できる）１０６を低抵抗化させる処理を実施する。
【００４８】
具体的に、露出している各多結晶シリコン膜１０６の上面に、シリサイド化金属（たとえば、Ｎｉ等）を堆積する。その後、当該シリサイド化金属堆積後の半導体基板１０１に対して、熱処理を施す。これにより、各多結晶シリコン膜１０６をフルシリサイド化（低抵抗化と把握できる）される。つまり、図１１に示すように、第一のゲート構造Ｇ１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４およびフルシリサイド膜１１７の積層構造となり、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３およびフルシリサイド膜１１７の積層構造となる。
【００４９】
なお、上記シリサイド化金属としては、Ｎｉ以外に、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌなどが挙げられ、これらのいずれか一つ以上を含むことが望ましい。
【００５０】
ここで、Ｎ−ｍｅｔａｌ１０４の膜厚が５ｎｍ以上あれば、当該Ｎ−ｍｅｔａｌ１０４は上記所望の仕事関数を示す。Ｎ−ｍｅｔａｌ１０４が当該所望の仕事関数を有すれば、ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。このため、Ｎ−ｍｅｔａｌ１０４の上層の組成は閾値電圧制御には関わらず、フルシリサイド膜１１７の組成を所望の組成に制御する必要が無い。つまり、第一のゲート構造Ｇ１を構成するフルシリサイド膜１１７と第二のゲート構造Ｇ２を構成するフルシリサイド膜１１７とは、共に同じ組成であっても良い。
【００５１】
背景技術で説明した方法では、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側で、組成の異なるシリサイド膜を形成する必要がある。そのため、ＮＭＩＳトランジスタ側の多結晶シリコン膜の膜厚とＰＭＩＳ多結晶シリコン膜の膜厚とを、異ならせる処理が必要であった。
【００５２】
しかし、本実施の形態に係る方法では、上記の通り、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の組成を作り分ける必要が無い。つまり、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の組成が同じであっても良い。このため、背景技術で説明したような、他方のＭＩＳトランジスタを構成する多結晶シリコン膜を、選択的にエッチングする必要も無い。
【００５３】
なお、フルシリサイド膜１１７の形成に際して、ソース・ドレイン領域のニッケルシリサイド１１４は、層間絶縁膜１１６により覆われている。したがって、当該フルシリサイド膜１１７の形成により、当該ニッケルシリサイド１１４が、再シリサイド化されたり、エッチングダメージを受けたりすることを防止できる。よって、所望のデバイス特性を維持できる。
【００５４】
また、上記フルシリサイド膜１１７の形成に際して、シリサイド化金属膜厚、シリサイド化熱処理条件、熱処理を施すタイミング、未反応シリサイド化金属除去のタイミング等を制御する。これにより、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を構成するフルシリサイド膜１１７を、シリサイド金属含有量の多いフルシリサイドとすることできる。シリサイド金属含有量の多いフルシリサイドとは、Ｎｉ3Ｓｉ、Ｎｉ31Ｓｉ12、およびＮｉ2Ｓｉのいずれかの組成を有するフルシリサイド膜である。
【００５５】
たとえば、５０ｎｍの膜厚を有する多結晶シリコン膜１０６に対して、シリサイド金属膜として、Ｎｉ膜を７０ｎｍ以上の膜厚で堆積する。その後、Ｎｉ膜形成後の半導体基板１０１に対して１回目の熱処理を施す。ここで、当該１回目の熱処理は、４００℃以下、３０秒程度の条件で実施される。当該１回目の熱処理により、多結晶シリコン膜１０６とＮｉ膜を反応させる。次に未反応Ｎｉ膜のみを選択ウェットエッチングにより除去する。その後、半導体基板１０１に対して２回目の熱処理を施す。当該２回目の熱処理は、５００℃、３０秒程度の条件で実施される。以上の形成条件により、シリサイド金属含有量の多いＮｉフルシリサイド層（この場合、Ｎｉ31Ｓｉ12層）が形成される。
【００５６】
このように、少なくともＰＭＩＳトランジスタを構成する第二のゲート構造Ｇ２において、フルシリサイド膜１１７をシリサイド金属含有量の多いフルシリサイドとする。これにより、ＰＭＩＳトランジスタ側においても、所望の閾値電圧動作が可能となる。
【００５７】
上記フルシリサイド膜１１７形成後、層間絶縁膜を積み増しし、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【００５８】
ところで、上記非特許文献１では、前記シリサイド組成に応じて実行仕事関数が変化する現象を利用している。具体的に、ＮＭＩＳトランジスタには、ＮｉＳｉをＦＵＳＩゲート材料として用いる。また、ＰＭＩＳトランジスタには、Ｎｉ3Ｓｉ等のＮｉ含有率の高いニッケルシリサイドをＦＵＳＩゲート材料として用いる。これにより、当該非特許文献１では、低閾値電圧Ｖｔｈデバイスを実現することができると提唱している。
【００５９】
上記シリサイド相制御したＦＵＳＩゲート電極を形成する方法としては、たとえば次のような製造方法が挙げられる。
【００６０】
つまり、ＰＭＩＳトランジスタ側およびＮＭＩＳトランジスタ側の両ゲート構造において、同じ膜厚である多結晶シリコン膜１００４，１００５を形成する（図１２）。その後、ＮＭＩＳトランジスタ側の多結晶シリコン膜１００４をレジスト１０１６で覆い、ＰＭＩＳトランジスタ側の多結晶シリコン膜１００５の膜厚を削減（薄膜化）する（図１３）。そして、ＰＭＩＳトランジスタ側およびＮＭＩＳトランジスタ側の両ゲート構造において、多結晶シリコン膜を各々シリサイド化する（図１４）。
【００６１】
当該製造方法により、ＮＭＩＳトランジスタ側では、シリサイド金属含有量の少ないフルシリサイド膜１０１８が形成される。他方、ＰＭＩＳトランジスタ側では、シリサイド金属含有量の多いフルシリサイド膜１０１９が形成される。当該製造方法を採用した場合には、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とで、組成の異なるＦＵＳＩゲート構造を同時に形成される。
【００６２】
本実施の形態に係るＣＭＩＳトランジスタの製造方法では、第一のゲート構造Ｇ１側には、ゲート絶縁膜１０３と多結晶シリコン膜１０６との間に、Ｎ−ｍｅｔａｌ１０４を形成する工程を含んでいる。
【００６３】
したがって、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の組成を作り分ける必要がなくなる。よって、多結晶シリコン膜１０６の低抵抗化（シリサイド化）処理前に、第一のゲート構造Ｇ１側と第二のゲート構造Ｇ２側とで、多結晶シリコン膜１０６の膜厚を異ならせる処理も不要となる。また、Ｎ−ｍｅｔａｌ１０４の存在により、多結晶シリコン膜１０６の低抵抗化（シリサイド化）処理に際して、半導体基板１０１側からの拡散を考慮する必要がなくなる。したがって、フルシリサイド膜１１７の形成制御を容易にコントロールできる。
【００６４】
なお、たとえば、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、同時に組成の異なるフルシリサイド膜を形成するとする。この場合、組成を安定形成できるプロセスウィンドウが狭いために、フルシリサイド組成のバラツキが問題視される。たとえば、ＮＭＩＳトランジスタ側において金属含有率の少ないフルシリサイド膜を形成しようとしても、局所的にＮｉ反応量の多い箇所が現れ、シリサイド金属含有率の多いフルシリサイド相が形成されるという不具合が起こる。また逆に、Ｐ型のトランジスタ側において金属含有率の多いフルシリサイドゲートを形成しようとしても、局所的にＮｉ反応量の少ない箇所が現れ、シリサイド金属含有率の少ないフルシリサイド相が形成されるという不具合が起こる。
【００６５】
上記のように、本実施の形態では、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の組成を作り分ける必要がなくなる。したがって、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の形成に際して、同熱処理条件、同シリコン/シリサイド金属膜厚により、同一組成を作ることが可能となる。このため、プロセス制御ウィンドウは広がり、フルシリサイド膜１１７の組成のバラツキを防止できる。
【００６６】
また、第一のゲート構造Ｇ１側と第二のゲート構造Ｇ２側とで、多結晶シリコン膜１０６の膜厚を異ならせる処理が必要な場合には、既存のサイドウォール１１０，１１１やオフセットスペーサ、および層間絶縁膜等もエッチングされることになる。これにより、Ｎｉ堆積前のゲート形状が悪化する、或いは、ソース・ドレイン領域１０８，１０９，１１２，１１３に形成されているＮｉシリサイド等が露出、変質する恐れ等がある。
【００６７】
本実施の形態では、上記の通り、第一のゲート構造Ｇ１側と第二のゲート構造Ｇ２側とで、多結晶シリコン膜１０６の膜厚を異ならせる処理も不要である。したがって、ＭＩＳトランジスタのゲート形状不安定化を防止することができる。
【００６８】
以上の観点より、本実施の形態に係る製造方法により、良好な特性を有するデュアルメタルゲートデバイス（ＣＭＩＳデバイス）を容易に作成することが可能となる。
【００６９】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、ニッケルシリサイド１１４の形成処理と、フルシリサイド膜１１７の形成処理とを、各々別のシリサイド工程にて実施している。特に、ニッケルシリサイド１１４の形成処理後に、フルシリサイド膜１１７の形成を行っている。
【００７０】
したがって、ソース・ドレイン領域１０８，１０９，１１２，１１３の低抵抗化と、フルシリサイド膜１１７を有するゲート構造Ｇ１，Ｇ２の閾値制御とを、同時に満たすことが可能である。また、ニッケルシリサイド１１４の形成処理の際に、多結晶シリコン膜１０６の一部をシリサイド化する場合よりも、上記別工程を採用する方が、フルシリサイド膜１１７の形成制御も容易に成る。
【００７１】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、金属膜１０４として、Ｎ−ｍｅｔａｌ１０４を一層だけを形成している。したがって、金属膜１０４が複層である場合よりも、本実施の形態に係る方法の方が、より容易に、金属膜１０４のパターニングができる。つまり、本実施の形態に係る方法の方が、より容易に、第一のゲート構造Ｇ１を形成できる。
【００７２】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、各多結晶シリコン膜１０６を、フルシリサイド化させている。したがって、ゲート構造Ｇ１，Ｇ２の全体低抵抗化を図ることができる。
【００７３】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、金属膜１０４は、Ｎ型の仕事関数を有するＮ−ｍｅｔａｌ（Ｔａ化合物またはＨｆ化合物）１０４である。ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【００７４】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、５〜３０ｎｍ程度の膜厚のＮ−ｍｅｔａｌ１０４を形成している。したがって、Ｎ−ｍｅｔａｌ１０４が有する仕事関数を４．０５±０．３ｅＶの範囲とすることができる。これにより、ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【００７５】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、第二のゲート構造Ｇ２を構成する多結晶シリコン膜１０６を、Ｎｉ3Ｓｉ、Ｎｉ31Ｓｉ12、およびＮｉ2Ｓｉのいずれかの組成に、シリサイド化させている。したがって、ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【００７６】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、多結晶シリコン膜１０６を、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌのうち、少なくとも１以上を含む金属を用いて、フルシリサイド化している。したがって、容易に、フルシリサイド膜１１７を形成することができる。
【００７７】
なお、本実施の形態１では、半導体膜１０６として、多結晶シリコン膜１０６を用いた場合について記した。しかし、半導体膜１０６として、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜１０６は、フルジャーマナイトゲート等となる。
【００７８】
このように、半導体膜１０６として、ゲルマニウム膜やシリコンゲルマニウム膜を用いることにより、低抵抗化後のゲート電極の仕事関数制御範囲が、多結晶シリコン膜を採用したときと比べて変化する。したがって、デバイスの仕様に応じて、材料を変えることにより所望の閾値電圧を有するデバイスが実現できる。
【００７９】
＜実施の形態２＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法を、工程断面図を用いて説明する。
【００８０】
まず、図１５に示すように、第一の領域Ｓ３０と第二の領域Ｓ４０とを有する半導体基板２０１を用意する。半導体基板２０１は、たとえば、シリコンの（１００）面をエピタキシャル成長させることにより形成される。
【００８１】
ここで、第一の領域Ｓ３０の半導体基板２０１の上面内には、第一の導電型の第一のＭＩＳトランジスタが形成される。第二の領域Ｓ４０の半導体基板２０１の上面内には、第二の導電型の第二のＭＩＳトランジスタが形成される。本実施の形態では、第一の導電型は、「Ｐ型」とする。また、第二の導電型は、「Ｎ型」とする。したがって、本実施の形態では、第一のＭＩＳトランジスタはＰＭＩＳトランジスタであり、第二のＭＩＳトランジスタはＮＭＩＳトランジスタである。
【００８２】
また、ＮＭＩＳトランジスタとＰＭＩＳトランジスタとは、半導体基板２０２の表面内に形成された分離酸化膜２０２により、電気的に分離されている。当該分離酸化膜２０２の形成方法は、実施の形態１で説明した分離酸化膜１０２の形成方法と同じである。
【００８３】
また、通常の各導電型のイオン注入処理により、半導体基板２０１内には、Ｎ型のウエル領域およびＰ型のウエル領域が形成される（図１５では図示せず）。
【００８４】
次に、第一の領域Ｓ３０の半導体基板２０１上に、ゲート絶縁膜２０３と金属膜２０４と半導体膜２０６とが当該順に積層した積層構造である、第一のゲート構造Ｇ１１を形成する。また、第二の領域Ｓ４０記半導体基板２０１上に、ゲート絶縁膜２０３と半導体膜２０６とが当該順に積層した積層構造である、第二のゲート構造Ｇ１２を形成する。
【００８５】
ここで、第一のゲート構造Ｇ１１は、ＰＭＩＳトランジスタの構成要素である。また、第二のゲート構造Ｇ１２は、ＮＭＩＳトランジスタの構成要素である。後述において、具体的な第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２の製造方法を、図１６から図１９を用いて説明する。
【００８６】
まず、ＣＶＤ法等により、第一の領域Ｓ３０および第二の領域Ｓ４０の半導体基板２０１の上面に、ゲート絶縁膜２０３を形成する（図１６）。ゲート絶縁膜２０３として、たとえばハフニウムシリケイト膜（ＨｆＳｉＯまたはＨｆＳｉＯＮ）などを採用できる。
【００８７】
次に、たとえばＣＶＤ法により、図１６に示すように、ゲート絶縁膜２０３上に金属膜２０４を形成する。本実施の形態では、金属膜２０４は、Ｐ型の仕事関数を有する金属である。以後、本実施の形態では、金属膜２０４をＰ−ｍｅｔａｌ２０４と称する。
【００８８】
ここで、Ｐ型の仕事関数を有する金属とは、シリコンの価電子帯(Ｖａｌｅｎｃｅ Ｂａｎｄ：Ｅｖ＝５．１２ｅＶ)端近傍のエネルギーに相当する仕事関数を有する材料のことである。具体的には、Ｐ型の仕事関数を有する金属とは、その仕事関数値が５．１７±０．３ｅＶの範囲ある材料のことを指す。当該Ｐ−ｍｅｔａｌ２０４の材料として、たとえば、Ｔｉ系化合物（ＴｉＮ、ＴｉＡｌＮ等）、Ｗ系化合物（Ｗ、ＷＮ等）、Ｒｕ系化合物（Ｒｕ、ＲｕＯ2等）およびＰｔ系化合物等が挙げられる。なお、当該Ｐ−ｍｅｔａｌ２０４の膜厚は、５〜３０ｎｍ程度の範囲内が好ましく、たとえば１０ｎｍ程度とする。
【００８９】
次に、Ｐ−ｍｅｔａｌ２０４上に、レジスト２０５を形成する。その後、通常のリソグラフィ工程により、レジスト２０５をパターニングする。ここで、図１７に示すように、パターニング後のレジスト２０５は、第一の領域Ｓ３０にのみ残存する。換言すれば、第二の領域Ｓ４０のレジスト２０５は除去される。次に、パターニング後のレジスト２０５をマスクとして使用して、Ｐ−ｍｅｔａｌ２０４に対してウェットエッチ等を施す。これにより、図１７に示すように、第二の領域Ｓ４０に形成されていたＰ−ｍｅｔａｌ２０４が除去される。
【００９０】
第一の領域Ｓ３０からレジスト２０５を除去した後、ＣＶＤ法等により、Ｐ−ｍｅｔａｌ２０４上およびゲート絶縁膜２０３上に、シリコン膜（半導体膜と把握できる）２０６を成膜する（図１８）。シリコン膜２０６は、成膜時には、多結晶状でもアモルファス状でも良い。シリコン膜２０６は、この後に行われる活性化熱処理により、多結晶シリコン膜２０６となる。ここで、シリコン膜２０６の膜厚は、たとえば１００ｎｍ程度とする。
【００９１】
次に、図１８に示すように、シリコン膜２０６上に、シリコン酸化膜やシリコン窒化膜等のゲートハードマスク２０７を形成する。後述するように、ソース・ドレイン領域のシリサイド化工程後に、別途、多結晶シリコン膜２０６をフルシリサイド化させる。当該ソース・ドレイン領域のシリサイド化工程において、多結晶シリコン膜２０６がシリサイド化されないように、当該ゲートハードマスク２０７は、多結晶シリコン膜２０６の保護膜として機能する。
【００９２】
なお、図１８から分かるように、シリコン膜２０６およびゲートハードマスク２０７は、第一の領域Ｓ３０および第二の領域Ｓ４０の両方に形成されている。
【００９３】
次に、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、シリコン膜２０６およびゲートハードマスク２０７に対して、ドライエッチング、ウェットエッチング等を施す。これにより、図１９に示すように、第一の領域Ｓ３０の半導体基板２０１上には、第一のゲート構造Ｇ１１が形成され、第二の領域Ｓ４０の半導体基板２０１上には、第二のゲート構造Ｇ２が形成される。
【００９４】
ここで、第一のゲート構造Ｇ１１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４およびシリコン膜２０６とが当該順に積層された積層構造である（図１９）。他方、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３およびシリコン膜２０６とが当該順に積層された積層構造である（図１９）。また、第一のゲート構造Ｇ１１上および第二のゲート構造Ｇ１２上には、各々ゲートハードマスク２０７が形成されている（図１９）。
【００９５】
次に、第二の領域Ｓ４０をマスクし、第一のゲート構造Ｇ１１の両脇における半導体基板２０１に対して、Ｐ型の不純物イオンを注入する。当該イオン注入により、第一のゲート構造Ｇ１１の両脇における半導体基板２０１には、比較的浅い不純物イオン注入領域２０８が形成される（図２０）。
【００９６】
他方、第一の領域Ｓ３０をマスクして、第二のゲート構造Ｇ１２の両脇における半導体基板２０１に対して、Ｎ型の不純物イオンを注入する。当該イオン注入により、第二のゲート構造Ｇ１２の両脇における半導体基板２０１には、比較的浅い不純物イオン注入領域２０９が形成される（図２０）。
【００９７】
次に、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を覆うように、半導体基板２０１上に、シリコン酸化膜２１０およびシリコン窒化膜２１１を当該順に成膜する。その後、シリコン酸化膜２１０およびシリコン窒化膜２１１に対して、異方性エッチング処理を実施する。これにより、図２１に示すように、第一のゲート構造Ｇ１１の両側面および第二のゲート構造Ｇ１２両側面には、積層構造のサイドウォール膜２１０，２１１が形成される。
【００９８】
次に、第二の領域Ｓ４０をマスクし、第一のゲート構造Ｇ１１の両脇における半導体基板２０１に対して、Ｐ型の不純物イオンを再び注入する。当該イオン注入により、第一のゲート構造Ｇ１１の両脇における半導体基板２０１には、比較的深い不純物イオン注入領域２１２が形成される（図２２）。
【００９９】
他方、第一の領域Ｓ３０をマスクして、第二のゲート構造Ｇ１２の両脇における半導体基板２０１に対して、Ｎ型の不純物イオンを再び注入する。当該イオン注入により、第二のゲート構造Ｇ１２の両脇における半導体基板２０１には、比較的深い不純物イオン注入領域２１３が形成される（図２２）。
【０１００】
次に、不純物イオン注入領域２０８，２０９，２１２，２１３を活性化するために、図２２に示した構造体に対して、熱処理を施す。これにより、第一のゲート構造Ｇ１１の両脇における半導体基板２０１の表面内には、ＰＭＩＳトランジスタを構成するソース・ドレイン領域２０８，２１２が形成される。他方、第二のゲート構造Ｇ１２の両脇における半導体基板２０１の表面内には、ＮＭＩＳトランジスタを構成するソース・ドレイン領域２０９，２１３が形成される。なお、活性化のための熱処理により、シリコン膜２０６は多結晶シリコン２０６となる。
【０１０１】
次に、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２をマスクした状態で、ソース・ドレイン領域２０８，２０９，２１２，２１３を低抵抗化させる工程を実施する。
【０１０２】
具体的に、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を覆うように、半導体基板２０１上に、ニッケル膜を成膜する。そして、シリサイド化（低抵抗化と把握できる）処理を実施する。その後、未反応のニッケル膜を除去する。以上により、図２３に示すように、ソース・ドレイン領域２０８，２０９，２１２，２１３の表面内には、ニッケルシリサイド２１４が形成される。つまり、当該ニッケルシリサイド２１４の形成により、第一のゲート構造Ｇ１１の両脇における半導体基板２０１の上面および第二のゲート構造Ｇ１２の両脇における半導体基板２０１の上面は、低抵抗化される。
【０１０３】
ここで、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２の上面には、各々ゲートハードマスク２０７が形成されている。また、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２の両側面には、各々サイドウォール膜２１０，２１１が形成されている。したがって、ゲートハードマスク２０７およびサイドウォール膜２１０，２１１はキャップ層として機能し、多結晶シリコン膜２０６はシリサイド化されない。
【０１０４】
次に、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を覆うように、半導体基板２０１上に、層間ライナー膜２１５および層間絶縁膜２１６を当該順に形成する（図２４）。
【０１０５】
次に、第一のゲート電極Ｇ１１を構成する多結晶シリコン膜２０６の上面、および第二のゲート電極Ｇ１２を構成する多結晶シリコン膜２０６の上面を露出させる。その後、前記各多結晶シリコン膜（上述したように、半導体膜と把握できる）２０６を低抵抗化させる処理を実施する。
【０１０６】
具体的に、露出している各多結晶シリコン膜２０６の上面に、シリサイド化金属（たとえば、Ｎｉ等）を堆積する。その後、当該シリサイド化金属堆積後の半導体基板２０１に対して、熱処理を施す。これにより、各多結晶シリコン膜２０６をフルシリサイド化（低抵抗化と把握できる）される。つまり、図２５に示すように、第一のゲート構造Ｇ１１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４およびフルシリサイド膜２１７の積層構造となり、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３およびフルシリサイド膜２１７の積層構造となる。
【０１０７】
なお、上記シリサイド化金属としては、Ｎｉ以外に、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌなどが挙げられ、これらのいずれか一つ以上を含むことが望ましい。
【０１０８】
ここで、Ｐ−ｍｅｔａｌ２０４の膜厚が５ｎｍ以上あれば、当該Ｐ−ｍｅｔａｌ２０４は上記所望の仕事関数を示す。Ｐ−ｍｅｔａｌ２０４が当該所望の仕事関数を有すれば、ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。このため、Ｐ−ｍｅｔａｌ２０４の上層の組成は閾値電圧制御には関わらず、フルシリサイド膜２１７の組成を所望の組成に制御する必要が無い。つまり、第一のゲート構造Ｇ１１を構成するフルシリサイド膜２１７と第二のゲート構造Ｇ１２を構成するフルシリサイド膜２１７とは、共に同じ組成であっても良い。
【０１０９】
背景技術で説明した方法では、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側で、組成の異なるシリサイド膜を形成する必要がある。そのため、ＮＭＩＳトランジスタ側の多結晶シリコン膜の膜厚とＰＭＩＳ多結晶シリコン膜の膜厚とを、異ならせる処理が必要であった。
【０１１０】
しかし、本実施の形態に係る方法では、上記の通り、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の組成を作り分ける必要が無い。つまり、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の組成が同じであっても良い。このため、背景技術で説明したような、他方のＭＩＳトランジスタを構成する多結晶シリコン膜を、選択的にエッチングする必要も無い。
【０１１１】
なお、フルシリサイド膜２１７の形成に際して、ニッケルシリサイド２１４は、層間絶縁膜２１６により覆われている。したがって、当該フルシリサイド膜２１７の形成により、当該ニッケルシリサイド２１４が、再シリサイド化されたり、エッチングダメージを受けたりすることを防止できる。よって、所望のデバイス特性を維持できる。
【０１１２】
また、上記フルシリサイド膜２１７の形成に際して、シリサイド化金属膜厚、シリサイド化熱処理条件、熱処理を施すタイミング、未反応シリサイド化金属除去のタイミング等を制御する。これにより、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を構成するフルシリサイド膜２１７を、シリサイド金属含有量の少ないフルシリサイドとすることできる。シリサイド金属含有量の少ないフルシリサイドとは、ＮｉＳｉまたはＮｉＳｉ2等の組成を有するフルシリサイド膜である。
【０１１３】
たとえば、５０ｎｍの膜厚を有する多結晶シリコン膜２０６に対して、シリサイド金属膜として、Ｎｉ膜を３０ｎｍ以上の膜厚で堆積する。その後、Ｎｉ膜形成後の半導体基板２０１に対して１回目の熱処理を施す。ここで、当該１回目の熱処理は、４００℃以下、３０秒程度の条件で実施される。当該１回目の熱処理により、多結晶シリコン膜２０６とＮｉ膜を反応させる。次に未反応Ｎｉ膜のみを選択ウェットエッチングにより除去する。その後、半導体基板２０１に対して２回目の熱処理を施す。当該２回目の熱処理は、５００℃、３０秒程度の条件で実施される。以上の形成条件により、シリサイド金属含有量の少ないＮｉフルシリサイド層（この場合、ＮｉＳｉ層）が形成される。
【０１１４】
このように、少なくともＮＭＩＳトランジスタを構成する第二のゲート構造Ｇ１２において、フルシリサイド膜２１７をシリサイド金属含有量の少ないフルシリサイドとする。これにより、ＮＭＩＳトランジスタ側においても、所望の閾値電圧動作が可能となる。
【０１１５】
上記フルシリサイド膜２１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１１６】
本実施の形態に係るＣＭＩＳトランジスタの製造方法では、第一のゲート構造Ｇ１１側には、ゲート絶縁膜２０３と多結晶シリコン膜２０６との間に、Ｐ−ｍｅｔａｌ２０４を形成する工程を含んでいる。
【０１１７】
したがって、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の組成を作り分ける必要がなくなる。よって、多結晶シリコン膜２０６の低抵抗化（シリサイド化）処理前に、第一のゲート構造Ｇ１１側と第二のゲート構造Ｇ１２側とで、多結晶シリコン膜２０６の膜厚を異ならせる処理も不要となる。また、Ｐ−ｍｅｔａｌ２０４の存在により、多結晶シリコン膜２０６の低抵抗化（シリサイド化）処理に際して、半導体基板２０１側からの拡散を考慮する必要がなくなる。したがって、フルシリサイド膜２１７の形成制御を容易にコントロールできる。
【０１１８】
上記のように、本実施の形態では、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の組成を作り分ける必要がなくなる。したがって、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の形成に際して、同熱処理条件、同シリコン/シリサイド金属膜厚により、同一組成を作ることが可能となる。このため、プロセス制御ウィンドウは広がり、フルシリサイド膜２１７の組成のバラツキを防止できる。
【０１１９】
本実施の形態では、上記の通り、第一のゲート構造Ｇ１１側と第二のゲート構造Ｇ１２側とで、多結晶シリコン膜２０６の膜厚を異ならせる処理も不要である。したがって、ＭＩＳトランジスタのゲート形状不安定化を防止することができる。
【０１２０】
以上の観点より、本実施の形態に係る製造方法により、良好な特性を有するデュアルメタルゲートデバイス（ＣＭＩＳデバイス）を容易に作成することが可能となる。
【０１２１】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、ニッケルシリサイド２１４の形成処理と、フルシリサイド膜２１７の形成処理とを、各々別のシリサイド工程にて実施している。特に、ニッケルシリサイド２１４の形成処理後に、フルシリサイド膜２１７の形成を行っている。
【０１２２】
したがって、ソース・ドレイン領域２０８，２０９，２１２，２１３の低抵抗化と、フルシリサイド膜２１７を有するゲート構造Ｇ１１，Ｇ１２の閾値制御とを、同時に満たすことが可能である。また、ニッケルシリサイド２１４の形成処理の際に、多結晶シリコン膜２０６の一部をシリサイド化する場合よりも、上記別工程を採用する方が、フルシリサイド膜２１７の形成制御も容易に成る。
【０１２３】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、金属膜２０４として、Ｐ−ｍｅｔａｌ２０４を一層だけを形成している。したがって、金属膜２０４が複層である場合よりも、本実施の形態に係る方法の方が、より容易に、金属膜２０４のパターニングができる。つまり、本実施の形態に係る方法の方が、より容易に、第一のゲート構造Ｇ１１を形成できる。
【０１２４】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、各多結晶シリコン膜２０６を、フルシリサイド化させている。したがって、ゲート構造Ｇ１１，Ｇ１２の全体低抵抗化を図ることができる。
【０１２５】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、金属膜２０４は、Ｐ型の仕事関数を有するＰ−ｍｅｔａｌ（Ｔｉ化合物、Ｗ化合物、Ｒｕ化合物、およびＰｔ化合物）２０４である。ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【０１２６】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、５〜３０ｎｍ程度の膜厚のＰ−ｍｅｔａｌ２０４を形成している。したがって、Ｐ−ｍｅｔａｌ２０４が有する仕事関数を５．１７±０．３ｅＶの範囲とすることができる。これにより、ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【０１２７】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、第二のゲート構造Ｇ１２を構成する多結晶シリコン膜２０６を、ＮｉＳｉまたはＮｉＳｉ2の組成に、シリサイド化させている。したがって、ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【０１２８】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、多結晶シリコン膜２０６を、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌのうち、少なくとも１以上を含む金属を用いて、フルシリサイド化している。したがって、容易に、フルシリサイド膜２１７を形成することができる。
【０１２９】
なお、本実施の形態２では、半導体膜２０６として、多結晶シリコン膜２０６を用いた場合について記した。しかし、半導体膜２０６として、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜２０６は、フルジャーマナイトゲート等となる。
【０１３０】
このように、半導体膜２０６として、ゲルマニウム膜やシリコンゲルマニウム膜を用いることにより、低抵抗化後のゲート電極の仕事関数制御範囲が、多結晶シリコン膜を採用したときと比べて変化する。したがって、デバイスの仕様に応じて、材料を変えることにより所望の閾値電圧を有するデバイスが実現できる。
【０１３１】
＜実施の形態３＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法を、工程断面図を用いて説明する。
【０１３２】
図１から図１０までの工程は、実施の形態１と同様である。したがって、これらの工程の詳細な説明は、ここでは省略する。
【０１３３】
ここで、本実施の形態では、実施の形態１と同様に、第一の領域Ｓ１０の半導体基板１０１の上面内には、第一の導電型の第一のＭＩＳトランジスタが形成される。第二の領域Ｓ２０の半導体基板１０１の上面内には、第二の導電型の第二のＭＩＳトランジスタが形成される。本実施の形態では、第一の導電型は、「Ｎ型」とする。また、第二の導電型は、「Ｐ型」とする。したがって、本実施の形態では、実施の形態１と同様に、第一のＭＩＳトランジスタはＮＭＩＳトランジスタであり、第二のＭＩＳトランジスタはＰＭＩＳトランジスタである。
【０１３４】
次に、図１０の構成において、第一のゲート電極Ｇ１を構成する多結晶シリコン膜１０６の上面、および第二のゲート電極Ｇ２を構成する多結晶シリコン膜１０６の上面を露出させる。次に、第二の領域Ｓ２０をレジストとマスクする。そして、第一のゲート構造Ｇ１を構成する多結晶シリコン膜１０６に対して、たとえば窒素、酸素、燐等の少なくとも１種類以上をイオン注入によりドーピングする。
【０１３５】
当該イオン注入により、図２６に示すように、第一のゲート構造Ｇ１を構成する多結晶シリコン膜１０６ａが形成される。後に実施される多結晶シリコン膜１０６ａのシリサイド化工程において、当該多結晶シリコン膜１０６ａは、シリサイド金属の半導体基板１０１方向への拡散を抑制する機能を有する。具体的に、シリサイド金属のＮ−ｍｅｔａｌ１０４膜への侵入を抑制できる。なお、図２６は、第二の領域Ｓ２０に形成されていたレジストマスク除去後の構成を示している。
【０１３６】
その後、多結晶シリコン膜（上述したように、半導体膜と把握できる）１０６，１０６ａを低抵抗化させる処理を実施する。
【０１３７】
具体的に、露出している各多結晶シリコン膜１０６，１０６ａの上面に、シリサイド化金属（たとえば、Ｎｉ等）を堆積する。その後、当該シリサイド化金属堆積後の半導体基板１０１に対して、熱処理を施す。これにより、各多結晶シリコン膜１０６，１０６ａをシリサイド化（低抵抗化と把握できる）される。
【０１３８】
ここで、多結晶シリコン１０６ａはシリサイド金属の拡散を抑制する。したがって、第一のゲート電極Ｇ１側においては、多結晶シリコン１０６ａはすべてシリサイド化されない。つまり、図２７に示すように、第一のゲート構造Ｇ１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、不純物イオンが注入された多結晶ポリシリコン膜１０６ａおよびシリサイド膜１１７の積層構造となる。なお、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３およびフルシリサイド膜１１７の積層構造となる。
【０１３９】
また、上記シリサイド化金属としては、Ｎｉ以外に、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌなどが挙げられ、これらのいずれか一つ以上を含むことが望ましい。
【０１４０】
多結晶シリコン膜１０６ａが形成される場合においても、Ｎ−ｍｅｔａｌ１０４の膜厚が５ｎｍ以上であれば、ＮＭＩＳトランジスタは所望の仕事関数を示す。したがって、当該Ｎ−ｍｅｔａｌ１０４の上層の電極構造に関わらず、ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能である。このため、Ｎ−ｍｅｔａｌ１０４の上層の組成は閾値電圧制御には関わらず、シリサイド膜１１７の組成を所望の組成に制御する必要が無い。つまり、第一のゲート構造Ｇ１を構成するシリサイド膜１１７と第二のゲート構造Ｇ２を構成するフルシリサイド膜１１７とは、共に同じ組成であっても良い。
【０１４１】
なお、シリサイド膜１１７の形成に際して、ニッケルシリサイド１１４は、層間絶縁膜１１６により覆われている。したがって、当該シリサイド膜１１７の形成により、当該ニッケルシリサイド１１４が、再シリサイド化されたり、エッチングダメージを受けたりすることを防止できる。よって、所望のデバイス特性を維持できる。
【０１４２】
また、上記シリサイド膜１１７の形成に際して、シリサイド化金属膜厚、シリサイド化熱処理条件、熱処理を施すタイミング、未反応シリサイド化金属除去のタイミング等を制御する（形成条件の一例は、実施の形態１で説明した通りである）。これにより、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を構成するシリサイド膜１１７を、シリサイド金属含有量の多いフルシリサイドとすることできる。シリサイド金属含有量の多いシリサイドとは、Ｎｉ3Ｓｉ、Ｎｉ31Ｓｉ12、およびＮｉ2Ｓｉのいずれかの組成を有するシリサイド膜である。
【０１４３】
このように、少なくともＰＭＩＳトランジスタを構成する第二のゲート構造Ｇ２において、フルシリサイド膜１１７をシリサイド金属含有量の多いフルシリサイドとする。これにより、ＰＭＩＳトランジスタ側においても、所望の閾値電圧動作が可能となる。
【０１４４】
上記シリサイド膜１１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１４５】
本実施の形態では上記工程が実施されるので、実施の形態１で説明した効果に加えて、次のような効果も有する。
【０１４６】
具体的に、本実施の形態では、第一のゲート構造Ｇ１を構成する多結晶シリコン１０６のシリサイド化前に、当該多結晶シリコン１０６に対して、燐、砒素、および酸素のうち、少なくとも１つをイオン注入している。
【０１４７】
したがって、当該イオン注入された多結晶シリコン膜１０６ａの形成により、多結晶シリコン膜１０６ａのシリサイド化の際に、シリサイド金属の半導体基板１０１方向への拡散を抑制できる。具体的に、Ｎ−ｍｅｔａｌ１０４へのシリサイド金属の侵入を抑制できる。これにより、ＮＭＩＳトランジスタ側において、仕事関数を変化させる等の影響がなくなり、安定したＣＭＩＳデバイスが実現可能となる。
【０１４８】
なお、当該イオン注入処理を施すことにより、第一のゲート構造Ｇ１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、不純物イオンが注入された多結晶ポリシリコン膜１０６ａおよびシリサイド膜１１７が当該順に積層した、積層構造となる。
【０１４９】
また、半導体膜１０６として、多結晶シリコンの代わりに、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜１０６は、ジャーマナイトゲート等となる。
【０１５０】
＜実施の形態４＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法を、工程断面図を用いて説明する。
【０１５１】
図１５から図２４までの工程は、実施の形態２と同様である。したがって、これらの工程の詳細な説明は、ここでは省略する。
【０１５２】
ここで、本実施の形態では、実施の形態２と同様に、第一の領域Ｓ３０の半導体基板２０１の上面内には、第一の導電型の第一のＭＩＳトランジスタが形成される。第二の領域Ｓ４０の半導体基板２０１の上面内には、第二の導電型の第二のＭＩＳトランジスタが形成される。本実施の形態では、第一の導電型は、「Ｐ型」とする。また、第二の導電型は、「Ｎ型」とする。したがって、本実施の形態では、実施の形態２と同様に、第一のＭＩＳトランジスタはＰＭＩＳトランジスタであり、第二のＭＩＳトランジスタはＮＭＩＳトランジスタである。
【０１５３】
次に、図２４の構成において、第一のゲート電極Ｇ１１を構成する多結晶シリコン膜２０６の上面、および第二のゲート電極Ｇ１２を構成する多結晶シリコン膜２０６の上面を露出させる。次に、第二の領域Ｓ４０をレジストとマスクする。そして、第一のゲート構造Ｇ１１を構成する多結晶シリコン膜２０６に対して、たとえば窒素、酸素、燐等の少なくとも１種類以上をイオン注入によりドーピングする。
【０１５４】
当該イオン注入により、図２８に示すように、第一のゲート構造Ｇ１１を構成する多結晶シリコン膜２０６ａが形成される。後に実施される多結晶シリコン膜２０６ａのシリサイド化工程において、当該多結晶シリコン膜２０６ａは、シリサイド金属の半導体基板２０１方向への拡散を抑制する機能を有する。具体的に、シリサイド金属のＰ−ｍｅｔａｌ２０４膜への侵入を抑制できる。なお、図２８は、第二の領域Ｓ４０に形成されていたレジストマスク除去後の構成を示している。
【０１５５】
その後、多結晶シリコン膜（上述したように、半導体膜と把握できる）２０６，２０６ａを低抵抗化させる処理を実施する。
【０１５６】
具体的に、露出している各多結晶シリコン膜２０６，２０６ａの上面に、シリサイド化金属（たとえば、Ｎｉ等）を堆積する。その後、当該シリサイド化金属堆積後の半導体基板２０１に対して、熱処理を施す。これにより、各多結晶シリコン膜２０６，２０６ａをシリサイド化（低抵抗化と把握できる）される。
【０１５７】
ここで、多結晶シリコン２０６ａはシリサイド金属の拡散を抑制する。したがって、第一のゲート電極Ｇ１１側においては、多結晶シリコン２０６ａはすべてシリサイド化されない。つまり、図２９に示すように、第一のゲート構造Ｇ１１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、不純物イオンが注入された多結晶ポリシリコン膜２０６ａおよびシリサイド膜２１７の積層構造となる。なお、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３およびフルシリサイド膜２１７の積層構造となる。
【０１５８】
また、上記シリサイド化金属としては、Ｎｉ以外に、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌなどが挙げられ、これらのいずれか一つ以上を含むことが望ましい。
【０１５９】
多結晶シリコン膜２０６ａが形成される場合においても、Ｐ−ｍｅｔａｌ２０４の膜厚が５ｎｍ以上であれば、ＰＭＩＳトランジスタは所望の仕事関数を示す。したがって、当該Ｐ−ｍｅｔａｌ２０４の上層の電極構造に関わらず、ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能である。このため、Ｐ−ｍｅｔａｌ２０４の上層の組成は閾値電圧制御には関わらず、シリサイド膜２１７の組成を所望の組成に制御する必要が無い。つまり、第一のゲート構造Ｇ１１を構成するシリサイド膜２１７と第二のゲート構造Ｇ１２を構成するシリサイド膜２１７とは、共に同じ組成であっても良い。
【０１６０】
なお、シリサイド膜２１７の形成に際して、ニッケルシリサイド２１４は、層間絶縁膜２１６により覆われている。したがって、当該シリサイド膜２１７の形成により、当該ニッケルシリサイド２１４が、再シリサイド化されたり、エッチングダメージを受けたりすることを防止できる。よって、所望のデバイス特性を維持できる。
【０１６１】
また、上記シリサイド膜２１７の形成に際して、シリサイド化金属膜厚、シリサイド化熱処理条件、熱処理を施すタイミング、未反応シリサイド化金属除去のタイミング等を制御する。これにより、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を構成するシリサイド膜２１７を、シリサイド金属含有量の少ないフルシリサイドとすることできる。シリサイド金属含有量の少ないシリサイドとは、ＮｉＳｉまたはＮｉＳｉ2等の組成を有するシリサイド膜である。
【０１６２】
このように、少なくともＮＭＩＳトランジスタを構成する第二のゲート構造Ｇ１２において、フルシリサイド膜２１７をシリサイド金属含有量の少ないフルシリサイドとする。これにより、ＮＭＩＳトランジスタ側においても、所望の閾値電圧動作が可能となる。
【０１６３】
上記シリサイド膜２１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１６４】
本実施の形態では上記工程が実施されるので、実施の形態２で説明した効果に加えて、次のような効果も有する。
【０１６５】
具体的に、本実施の形態では、第一のゲート構造Ｇ１１を構成する多結晶シリコン２０６のシリサイド化前に、当該多結晶シリコン２０６に対して、燐、砒素、および酸素のうち、少なくとも１つをイオン注入している。
【０１６６】
したがって、当該イオン注入された多結晶シリコン膜２０６ａの形成により、多結晶シリコン膜２０６ａのシリサイド化の際に、シリサイド金属の半導体基板２０１方向への拡散を抑制できる。具体的に、Ｐ−ｍｅｔａｌ２０４へのシリサイド金属の侵入を抑制できる。これにより、ＰＭＩＳトランジスタ側において、仕事関数を変化させる等の影響がなくなり、安定したＣＭＩＳデバイスが実現可能となる。
【０１６７】
なお、当該イオン注入処理を施すことにより、第一のゲート構造Ｇ１１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、不純物イオンが注入された多結晶ポリシリコン膜２０６ａおよびシリサイド膜２１７が当該順に積層した、積層構造となる。
【０１６８】
また、半導体膜２０６として、多結晶シリコンの代わりに、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜２０６は、ジャーマナイトゲート等となる。
【０１６９】
＜実施の形態５＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法は、実施の形態１に係るＣＭＩＳトランジスタの製造方法の応用形態である。本実施の形態に係る製造方法を、工程断面図を用いて説明する。
【０１７０】
図１に示した半導体基板１０１を用意する。実施の形態１で説明したように、第一の領域Ｓ１０には、ＮＭＩＳトランジスタが形成され、第二の領域Ｓ２０には、ＰＭＩＳトランジスタが形成される。イオン注入処理により、半導体基板１０１内には、Ｎ型のウエル領域およびＰ型のウエル領域が形成される（図１では図示せず）。
【０１７１】
次に、第一の領域Ｓ１０の半導体基板１０１上に、ゲート絶縁膜１０３と金属膜（Ｎ−ｍｅｔａｌ）１０４と上層金属膜４０４と半導体膜（多結晶シリコン膜）１０６とが当該順に積層した積層構造である、第一のゲート構造Ｇ３１を形成する。また、第二の領域Ｓ２０記半導体基板１０１上に、ゲート絶縁膜１０３と半導体膜（多結晶シリコン膜）１０６とが当該順に積層した積層構造である、第二のゲート構造Ｇ２を形成する。
【０１７２】
ここで、第一のゲート構造Ｇ３１は、ＮＭＩＳトランジスタの構成要素である。また、第二のゲート構造Ｇ２は、ＰＭＩＳトランジスタの構成要素である。後述において、具体的な第一のゲート構造Ｇ３１および第二のゲート構造Ｇ２の製造方法を、図３０から図３３を用いて説明する。
【０１７３】
まず、実施の形態１で説明したように、第一の領域Ｓ１０および第二の領域Ｓ２０の半導体基板１０１上に、ハフニウムシリケイト膜から成るゲート絶縁膜１０３を形成する（図３０）。次に、実施の形態１と同様に、ゲート絶縁膜１０３上にＮ−ｍｅｔａｌ１０４を形成する（図３０）。Ｎ−ｍｅｔａｌ１０４の膜厚は、５ｎｍ〜３０ｎｍ程度であり、たとえば１０ｎｍである。
【０１７４】
次に、本実施の形態では、Ｎ−ｍｅｔａｌ１０４上に、上層金属膜４０４を形成する（図３０）。当該上層金属膜４０４は、Ｎ−ｍｅｔａｌ１０４の酸化防止膜として機能する。当該機能を有する上層金属膜４０４として、たとえばＴｉＮ、ＴａＮ、およびＨｆＮのいずれかが適している。
【０１７５】
次に、上層金属膜４０４上に、所定のパターンのレジスト１０５を形成する（図３１）。図３１に示すように、パターニング後のレジスト１０５は、第一の領域Ｓ１０にのみ残存する。次に、パターニング後のレジスト１０５をマスクとして使用して、上層金属膜４０４およびＮ−ｍｅｔａｌ１０４に対してウェットエッチ等を施す。これにより、図３１に示すように、第二の領域Ｓ２０に形成されていた、上層金属膜４０４およびＮ−ｍｅｔａｌ１０４が除去される。
【０１７６】
第一の領域Ｓ１０からレジスト１０５を除去した後、上層金属膜４０４上およびゲート絶縁膜１０３上に、実施の形態１で示したシリコン膜１０６を成膜する（図３２）。次に、図３２に示すように、多結晶シリコン膜１０６上に、実施の形態１で示したゲートハードマスク１０７を形成する。なお、図３２から分かるように、多結晶シリコン膜１０６およびゲートハードマスク１０７は、第一の領域Ｓ１０および第二の領域Ｓ２０の両方に形成されている。
【０１７７】
次に、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、上層金属膜４０４、多結晶シリコン膜１０６およびゲートハードマスク１０７に対して、ドライエッチング、ウェットエッチング等を施す。これにより、図３３に示すように、第一の領域Ｓ１０の半導体基板１０１上には、第一のゲート構造Ｇ３１が形成され、第二の領域Ｓ２０の半導体基板１０１上には、第二のゲート構造Ｇ２が形成される。
【０１７８】
ここで、第一のゲート構造Ｇ３１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、上層金属膜４０４および多結晶シリコン膜１０６とが当該順に積層された積層構造である（図３３）。他方、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３および多結晶シリコン膜１０６とが当該順に積層された積層構造である（図３３）。また、第一のゲート構造Ｇ３１上および第二のゲート構造Ｇ２上には、各々ゲートハードマスク１０７が形成されている（図３３）。
【０１７９】
以後、実施の形態１と同様に、ソース・ドレイン領域１０８，１１２，１０９，１１３の形成、サイドウォール膜１１０，１１１の形成、ニッケルシリサイド１１４形成、層間ライナー膜１１５と層間絶縁膜１１６の形成、および多結晶シリコン膜１０６のフルシリサイド化処理等を実施する。
【０１８０】
これにより、図３４に示す構造が形成される。図３４に示すように、第一のゲート構造Ｇ３１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、上層金属膜４０４およびフルシリサイド膜１１７の積層構造となり、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３およびフルシリサイド膜１１７の積層構造となる。なお、実施の形態１で説明したように、第二のゲート構造Ｇ２を構成するフルシリサイド膜１１７は、シリサイド金属含有量の多いフルシリサイドである。
【０１８１】
上記フルシリサイド膜１１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１８２】
本実施の形態では上記工程が実施されるので、実施の形態１で説明した効果に加えて、次のような効果も有する。
【０１８３】
具体的に、本実施の形態では、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、上層金属膜４０４、および多結晶シリコン膜１０６（後に、フルシリサイド膜１１７となる）とが当該順に積層した積層構造である、第一のゲート構造Ｇ３１を形成する工程を含んでいる。ここで、上層金属膜４０４は、ＴｉＮ、ＴａＮ、およびＨｆＮのいずれかである。
【０１８４】
したがって、Ｎ−ｍｅｔａｌ１０４上に上層金属膜４０４が形成されているので、多結晶シリコン１０６のフルシリサイド化処理の際に、シリサイド金属がＮ−ｍｅｔａｌ１０４中に侵入することを抑制できる。さらに、上層金属膜４０４は、ＴｉＮ、ＴａＮ、およびＨｆＮ等であるので、Ｎ−ｍｅｔａｌ１０４の酸化防止層として機能する。よって、Ｎ−ｍｅｔａｌ１０４がウェハプロセス中に変質することを防止できる。以上により、安定したデバイス特性が実現できる。
【０１８５】
また、半導体膜１０６として、多結晶シリコンの代わりに、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜１０６は、フルジャーマナイトゲート等となる。
【０１８６】
＜実施の形態６＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法は、実施の形態２に係るＣＭＩＳトランジスタの製造方法の応用形態である。本実施の形態に係る製造方法を、工程断面図を用いて説明する。
【０１８７】
図１５に示した半導体基板２０１を用意する。実施の形態２で説明したように、第一の領域Ｓ３０には、ＰＭＩＳトランジスタが形成され、第二の領域Ｓ４０には、ＮＭＩＳトランジスタが形成される。イオン注入処理により、半導体基板２０１内には、Ｎ型のウエル領域およびＰ型のウエル領域が形成される（図１５では図示せず）。
【０１８８】
次に、第一の領域Ｓ３０の半導体基板２０１上に、ゲート絶縁膜２０３と金属膜（Ｐ−ｍｅｔａｌ）２０４と上層金属膜５０４と半導体膜（多結晶シリコン膜）２０６とが当該順に積層した積層構造である、第一のゲート構造Ｇ４１を形成する。また、第二の領域Ｓ４０記半導体基板２０１上に、ゲート絶縁膜２０３と半導体膜（多結晶シリコン膜）２０６とが当該順に積層した積層構造である、第二のゲート構造Ｇ１２を形成する。
【０１８９】
ここで、第一のゲート構造Ｇ４１は、ＰＭＩＳトランジスタの構成要素である。また、第二のゲート構造Ｇ１２は、ＮＭＩＳトランジスタの構成要素である。後述において、具体的な第一のゲート構造Ｇ４１および第二のゲート構造Ｇ１２の製造方法を、図３５から図３８を用いて説明する。
【０１９０】
まず、実施の形態２で説明したように、第一の領域Ｓ３０および第二の領域Ｓ４０の半導体基板２０１上に、ハフニウムシリケイト膜から成るゲート絶縁膜２０３を形成する（図３５）。次に、実施の形態２と同様に、ゲート絶縁膜２０３上にＰ−ｍｅｔａｌ２０４を形成する（図３５）。Ｐ−ｍｅｔａｌ２０４の膜厚は、５ｎｍ〜３０ｎｍ程度であり、たとえば１０ｎｍである。
【０１９１】
次に、本実施の形態では、Ｐ−ｍｅｔａｌ２０４上に、上層金属膜５０４を形成する（図３５）。当該上層金属膜５０４は、Ｐ−ｍｅｔａｌ２０４の酸化防止膜として機能する。当該機能を有する上層金属膜５０４として、たとえばＴｉＮ、ＴａＮ、およびＨｆＮのいずれかが適している。
【０１９２】
次に、上層金属膜５０４上に、所定のパターンのレジスト２０５を形成する（図３６）。図３６に示すように、パターニング後のレジスト２０５は、第一の領域Ｓ３０にのみ残存する。次に、パターニング後のレジスト２０５をマスクとして使用して、上層金属膜５０４およびＰ−ｍｅｔａｌ２０４に対してウェットエッチ等を施す。これにより、図３６に示すように、第二の領域Ｓ４０に形成されていた、上層金属膜５０４およびＰ−ｍｅｔａｌ２０４が除去される。
【０１９３】
第一の領域Ｓ３０からレジスト２０５を除去した後、上層金属膜５０４上およびゲート絶縁膜２０３上に、実施の形態２で示した多結晶シリコン膜２０６を成膜する（図３７）。次に、図３７に示すように、多結晶シリコン膜２０６上に、実施の形態２で示したゲートハードマスク２０７を形成する。なお、図３７から分かるように、多結晶シリコン膜２０６およびゲートハードマスク２０７は、第一の領域Ｓ３０および第二の領域Ｓ４０の両方に形成されている。
【０１９４】
次に、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、上層金属膜５０４、多結晶シリコン膜２０６およびゲートハードマスク２０７に対して、ドライエッチング、ウェットエッチング等を施す。これにより、図３８に示すように、第一の領域Ｓ３０の半導体基板２０１上には、第一のゲート構造Ｇ４１が形成され、第二の領域Ｓ４０の半導体基板２０１上には、第二のゲート構造Ｇ１２が形成される。
【０１９５】
ここで、第一のゲート構造Ｇ４１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、上層金属膜５０４および多結晶シリコン膜２０６とが当該順に積層された積層構造である（図３８）。他方、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３および多結晶シリコン膜２０６とが当該順に積層された積層構造である（図３８）。また、第一のゲート構造Ｇ４１上および第二のゲート構造Ｇ１２上には、各々ゲートハードマスク２０７が形成されている（図３８）。
【０１９６】
以後、実施の形態２と同様に、ソース・ドレイン領域２０８，２１２，２０９，２１３の形成、サイドウォール膜２１０，２１１の形成、ニッケルシリサイド２１４形成、層間ライナー膜２１５と層間絶縁膜２１６の形成、および多結晶シリコン膜２０６のフルシリサイド化処理等を実施する。
【０１９７】
これにより、図３９に示す構造が形成される。図３９に示すように、第一のゲート構造Ｇ４１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、上層金属膜５０４およびフルシリサイド膜２１７の積層構造となり、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３およびフルシリサイド膜２１７の積層構造となる。なお、実施の形態２で説明したように、第二のゲート構造Ｇ１２を構成するフルシリサイド膜２１７は、シリサイド金属含有量の少ないフルシリサイドである。
【０１９８】
上記フルシリサイド膜２１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１９９】
本実施の形態では上記工程が実施されるので、実施の形態２で説明した効果に加えて、次のような効果も有する。
【０２００】
具体的に、本実施の形態では、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、上層金属膜５０４、および多結晶シリコン膜２０６（後に、フルシリサイド膜２１７となる）とが当該順に積層した積層構造である、第一のゲート構造Ｇ４１を形成する工程を含んでいる。ここで、上層金属膜５０４は、ＴｉＮ、ＴａＮ、およびＨｆＮのいずれかである。
【０２０１】
したがって、Ｐ−ｍｅｔａｌ２０４上に上層金属膜５０４が形成されているので、多結晶シリコン２０６のフルシリサイド化処理の際に、シリサイド金属がＰ−ｍｅｔａｌ２０４中に侵入することを抑制できる。さらに、上層金属膜５０４は、ＴｉＮ、ＴａＮ、およびＨｆＮ等であるので、Ｐ−ｍｅｔａｌ２０４の酸化防止層として機能する。よって、Ｐ−ｍｅｔａｌ２０４がウェハプロセス中に変質することを防止できる。以上により、安定したデバイス特性が実現できる。
【０２０２】
また、半導体膜２０６として、多結晶シリコンの代わりに、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜２０６は、フルジャーマナイトゲート等となる。
【０２０３】
上記各実施の形態に記載のＣＭＩＳトランジスタの形成方法は、４５ｎｍノード以降のシリコン半導体集積回路製品の全てが対象となる。特に、トランジスタの電流駆動能力の向上が望まれるものに適する。具体的に、本発明は、高速動作を求められるロジック回路の製造方法に適する。
【図面の簡単な説明】
【０２０４】
【図１】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図４】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図５】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図６】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図７】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図８】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図９】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１０】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１１】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１２】従来技術に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１３】従来技術に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１４】従来技術に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１５】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１６】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１７】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１８】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１９】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２０】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２１】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２２】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２３】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２４】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２５】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２６】実施の形態３に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２７】実施の形態３に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２８】実施の形態４に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２９】実施の形態４に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３０】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３１】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３２】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３３】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３４】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３５】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３６】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３７】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３８】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３９】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【符号の説明】
【０２０５】
１０１，２０１ 半導体基板、１０３，２０３ ゲート絶縁膜、１０４ 金属膜（Ｎ−ｍｅｔａｌ）、１０６，２０６ 多結晶シリコン（半導体膜）、１０６ａ，２０６ａ イオン注入された多結晶シリコン、１１４，２１４ ニッケルシリサイド、１１７，２１７ フルシリサイド膜（シリサイド膜）、２０４ 金属膜（Ｐ−ｍｅｔａｌ）、４０４，５０４ 上層金属膜、Ｇ１，Ｇ１１ 第一のゲート構造、Ｇ２，Ｇ１２ 第二のゲート構造、Ｓ１０，Ｓ３０ 第一の領域、Ｓ２０，Ｓ４０ 第二の領域。
【技術分野】
【０００１】
この発明は、半導体基板１にＰＭＩＳトランジスタとＮＭＩＳトランジスタとが形成されたＣＭＩＳトランジスタの製造方法に係る発明である。
【背景技術】
【０００２】
ＭＩＳトランジスタのゲート電極に多結晶シリコンを用いる場合には、ゲート空乏化現象により、実効的なゲート絶縁膜厚を増加させる。当該実効的なゲート絶縁膜の増加は、トランジスタの性能向上を妨げる。上記ゲート空乏化を抑えてＭＩＳトランジスタの性能向上を図るには、ゲート電極材料として、多結晶シリコンの代わりに、金属やシリサイド材料を用いる。特に、ゲート多結晶シリコンを全てシリサイド化するフルシリサイド（ＦＵＳＩ：Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅ）ゲート構造が有効である。当該ＦＵＳＩ化ゲート構造は、従来のトランジスタ作製フローとの整合性が良く、上記ゲート空乏化抑制に対しても効果的である。
【０００３】
ＦＵＳＩゲート構造を有するトランジスタにおいて、ゲート絶縁膜として高誘電率（ｈｉｇｈ−ｋ）絶縁膜（たとえばＨｆＳｉＯＮなど）を用いる場合には、シリサイドの組成を変えて閾値電圧Ｖｔｈを制御する手法が提唱されている（たとえば、非特許文献１）。
【０００４】
シリサイド金属材料としてニッケルを用いたとする。この場合、ＮｉＳｉ（ニッケルモノシリサイド）よりもニッケル含有率が高いＮｉ3Ｓｉ（トリニッケルシリサイド）から成るＦＵＳＩゲートの実効仕事関数は、ＮｉＳｉから成るＦＵＳＩゲートの実効仕事関数と比べて約０．３５ｅＶ程度高い。上記非特許文献１では、前記シリサイド組成に応じて実行仕事関数が変化する現象を利用している。具体的に、ＮＭＩＳトランジスタには、ＮｉＳｉをＦＵＳＩゲート材料として用いる。また、ＰＭＩＳトランジスタには、Ｎｉ3Ｓｉ等のＮｉ含有率の高いニッケルシリサイドをＦＵＳＩゲート材料として用いる。これにより、当該非特許文献１では、低閾値電圧Ｖｔｈデバイスを実現することができると提唱している。
【０００５】
上記シリサイド相制御したＦＵＳＩゲート電極を形成する方法としては、たとえば次のような製造方法が挙げられる。つまり、ＰＭＩＳトランジスタ側およびＮＭＩＳトランジスタ側の両ゲート構造において、同じ膜厚である多結晶シリコン膜を形成する。その後、たとえばＰＭＩＳトランジスタ側の多結晶シリコン膜の膜厚を削減（薄膜化）する。そして、ＰＭＩＳトランジスタ側およびＮＭＩＳトランジスタ側の両ゲート構造において、多結晶シリコン膜を各々シリサイド化する。
【０００６】
当該製造方法により、ＮＭＩＳトランジスタ側では、シリサイド金属含有量の少ないフルシリサイド層が形成される。他方、ＰＭＩＳトランジスタ側では、シリサイド金属含有量の多いフルシリサイド層が形成される。当該製造方法を採用した場合には、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とで、組成の異なるＦＵＳＩゲート構造を同時に形成できるという利点がある。
【０００７】
【非特許文献１】Ｋ．Ｔａｋａｈａｓｈｉ ｅｔ ａｌ．，ＩＥＤＭ２００４ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ９１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記例示した製造方法の場合には、以下のような問題点が生じる。
【０００９】
第一の問題としてに、フルシリサイド層の組成のバラツキが挙げられる。
【００１０】
ＮＭＩＳトランジスタ側にシリサイド金属含有量の少ないフルシリサイド層を形成する際、ゲート長の大きさ違いにより、形成されるフルシリサイド層の組成が異なることが懸念される。たとえばゲート長＝１μｍ程度の場合では、多結晶シリコンゲート露出面積が大きい。したがって、この場合では、シリサイド化金属と多結晶シリコンは理想的な状態（シリサイド化金属とシリコンが１対１に反応が進んでいく状態）で反応する。
【００１１】
一方、たとえばゲート長＝４０ｎｍ程度の場合では、多結晶シリコンゲート露出面積が小さい。したがって、この場合では、ゲート中央部に比べてゲートエッジ部におけるシリサイド化金属の拡散量が相対的に多くなる。よって、所望の組成に比べてシリサイド化金属含有量の多いフルシリサイド相が、形成される可能性が高くなる。
【００１２】
このように、ゲート長に依存して、フルシリサイド相が異なったトランジスタが形成される。フルシリサイド層の組成のバラツキは、閾値電圧のバラツキを発生させる要因となる。
【００１３】
第二の問題として、トランジスタのゲート形状の不安定化が挙げられる。
【００１４】
ＰＭＩＳトランジスタおよびＮＭＩＳトランジスタにおいて、フルシリサイドゲートを同じＮｉ体積膜厚、同じシリサイド化熱処理条件で形成する場合を想定する。この場合には、シリサイド金属含有量の多いＰＭＩＳトランジスタ側の多結晶シリコンゲートは、予め薄膜化する必要がある。具体的に、シリサイド化金属堆積前に、ＰＭＩＳトランジスタ側において多結晶シリコンゲート電極のみを、既存のウェットエッチ処理やドライエッチ処理によりエッチバックする手法が必要である。
【００１５】
しかし、上記手法では、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とで、ゲート高さが大きく異なるという不具合が起こる。たとえば、多結晶シリコンの初期膜厚が１００ｎｍの場合、ＰＭＩＳトランジスタ側の多結晶シリコンを３５ｎｍ程度までエッチバックする。これにより、ＰＭＩＳトランジスタ側では、シリサイド化金属含有率の高いフルシリサイドゲートが形成される。しかし、ＮＭＩＳトランジスタ側のゲート構造と比べて、約６０ｎｍ以上の高さバラツキが発生し、トランジスタのゲート形状が不安定なものとなる。
【００１６】
そこで、本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る１の実施の形態においては、ゲート絶縁膜と金属膜と半導体膜とが当該順に積層した第一のゲート構造を形成する。さらに、ゲート絶縁膜と半導体膜とが当該順に積層した第二のゲート構造を形成する。そして、第一のゲート構造および第二のゲート構造をマスクした状態で、各ゲート構造の両脇における半導体基板上を、低抵抗化させる。そして、第一のゲート構造を構成する半導体膜および第二のゲート構造を構成する半導体膜を低抵抗化させる。
【発明の効果】
【００１８】
上記実施の形態によれば、たとえばＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる。
【００１９】
また、活性領域の低抵抗化と半導体膜の低抵抗化とを、別工程で行うことにより、半導体膜の低抵抗化の制御も容易に成る。
【発明を実施するための最良の形態】
【００２０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２１】
＜実施の形態１＞
本実施の形態に係るＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造方法を、工程断面図を用いて説明する。
【００２２】
まず、図１に示すように、第一の領域Ｓ１０と第二の領域Ｓ２０とを有する半導体基板１０１を用意する。半導体基板１０１は、たとえば、シリコンの（１００）面をエピタキシャル成長させることにより形成される。
【００２３】
ここで、第一の領域Ｓ１０の半導体基板１０１の上面内には、第一の導電型の第一のＭＩＳトランジスタが形成される。第二の領域Ｓ２０の半導体基板１０１の上面内には、第二の導電型の第二のＭＩＳトランジスタが形成される。本実施の形態では、第一の導電型は、「Ｎ型」とする。また、第二の導電型は、「Ｐ型」とする。したがって、本実施の形態では、第一のＭＩＳトランジスタはＮＭＩＳトランジスタであり、第二のＭＩＳトランジスタはＰＭＩＳトランジスタである。
【００２４】
また、ＮＭＩＳトランジスタとＰＭＩＳトランジスタとは、分離酸化膜（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１０２により、電気的に分離されている。当該分離酸化膜１０２は、半導体基板１０１に対する部分的エッチング、酸化膜の堆積、および平坦化処理を組み合わせることにより、半導体基板１０１の表面内に形成される。
【００２５】
また、通常の各導電型のイオン注入処理により、半導体基板１０１内には、Ｎ型のウエル領域およびＰ型のウエル領域が形成される（図１では図示せず）。
【００２６】
次に、第一の領域Ｓ１０の半導体基板１０１上に、ゲート絶縁膜１０３と金属膜１０４と半導体膜１０６とが当該順に積層した積層構造である、第一のゲート構造Ｇ１を形成する。また、第二の領域Ｓ２０記半導体基板１０１上に、ゲート絶縁膜１０３と半導体膜１０６とが当該順に積層した積層構造である、第二のゲート構造Ｇ２を形成する。
【００２７】
ここで、第一のゲート構造Ｇ１は、ＮＭＩＳトランジスタの構成要素である。また、第二のゲート構造Ｇ２は、ＰＭＩＳトランジスタの構成要素である。後述において、具体的な第一のゲート構造Ｇ１および第二のゲート構造Ｇ２の製造方法を、図２から図５を用いて説明する。
【００２８】
まず、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、第一の領域Ｓ１０および第二の領域Ｓ２０の半導体基板１０１の上面に、ゲート絶縁膜１０３を形成する（図２）。ゲート絶縁膜１０３として、たとえばハフニウムシリケイト膜（ＨｆＳｉＯまたはＨｆＳｉＯＮ）などを採用できる。
【００２９】
次に、たとえばＣＶＤ法により、図２に示すように、ゲート絶縁膜１０３上に金属膜１０４を形成する。本実施の形態では、金属膜１０４は、Ｎ型の仕事関数を有する金属である。以後、本実施の形態では、金属膜１０４をＮ−ｍｅｔａｌ１０４と称する。
【００３０】
ここで、Ｎ型の仕事関数を有する金属とは、シリコンの伝導帯(Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ：Ｅｃ＝４．０５ｅＶ)端近傍のエネルギーに相当する仕事関数を有する材料のことである。具体的には、Ｎ型の仕事関数を有する金属とは、その仕事関数値が４．０５±０．３ｅＶの範囲ある材料のことを指す。当該Ｎ−ｍｅｔａｌ１０４の材料として、たとえば、Ｔａ系化合物（Ｔａ、ＴａＮ、ＴａＣ、ＴａＳｉＮ等）やＨｆ系化合物（Ｈｆ、ＨｆＮ、ＨｆＣ、ＨｆＳｉＮ等）が挙げられる。なお、当該Ｎ−ｍｅｔａｌ１０４の膜厚は、５〜３０ｎｍ程度の範囲内が好ましく、たとえば１０ｎｍ程度とする。
【００３１】
次に、Ｎ−ｍｅｔａｌ１０４上に、レジスト１０５を形成する。その後、通常のリソグラフィ工程により、レジスト１０５をパターニングする。ここで、図３に示すように、パターニング後のレジスト１０５は、第一の領域Ｓ１０にのみ残存する。換言すれば、第二の領域Ｓ２０のレジスト１０５は除去される。次に、パターニング後のレジスト１０５をマスクとして使用して、Ｎ−ｍｅｔａｌ１０４に対してウェットエッチ等を施す。これにより、図３に示すように、第二の領域Ｓ２０に形成されていたＮ−ｍｅｔａｌ１０４が除去される。
【００３２】
第一の領域Ｓ１０からレジスト１０５を除去した後、ＣＶＤ法等により、Ｎ−ｍｅｔａｌ１０４上およびゲート絶縁膜１０３上に、シリコン膜（半導体膜と把握できる）１０６を成膜する（図４）。シリコン膜１０６は、成膜時には、多結晶状でもアモルファス状でも良い。シリコン膜１０６は、この後に行われる活性化熱処理により、多結晶シリコン膜１０６となる。ここで、シリコン膜１０６の膜厚は、たとえば１００ｎｍ程度とする。
【００３３】
次に、図４に示すように、シリコン膜１０６上に、シリコン酸化膜やシリコン窒化膜等のゲートハードマスク１０７を形成する。後述するように、ソース・ドレイン領域のシリサイド化工程後に、別途、多結晶シリコン膜１０６をフルシリサイド化させる。当該ソース・ドレイン領域のシリサイド化工程において、多結晶シリコン膜１０６がシリサイド化されないように、当該ゲートハードマスク１０７は、多結晶シリコン膜１０６の保護膜として機能する。
【００３４】
なお、図４から分かるように、シリコン膜１０６およびゲートハードマスク１０７は、第一の領域Ｓ１０および第二の領域Ｓ２０の両方に形成されている。
【００３５】
次に、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、シリコン膜１０６およびゲートハードマスク１０７に対して、ドライエッチング、ウェットエッチング等を施す。これにより、図５に示すように、第一の領域Ｓ１０の半導体基板１０１上には、第一のゲート構造Ｇ１が形成され、第二の領域Ｓ２０の半導体基板１０１上には、第二のゲート構造Ｇ２が形成される。
【００３６】
ここで、第一のゲート構造Ｇ１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４およびシリコン膜１０６とが当該順に積層された積層構造である（図５）。他方、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３およびシリコン膜１０６とが当該順に積層された積層構造である（図５）。また、第一のゲート構造Ｇ１上および第二のゲート構造Ｇ２上には、各々ゲートハードマスク１０７が形成されている（図５）。
【００３７】
次に、第二の領域Ｓ２０をマスクし、第一のゲート構造Ｇ１の両脇における半導体基板１０１に対して、Ｎ型の不純物イオンを注入する。当該イオン注入により、第一のゲート構造Ｇ１の両脇における半導体基板１０１には、比較的浅い不純物イオン注入領域１０８が形成される（図６）。
【００３８】
他方、第一の領域Ｓ１０をマスクして、第二のゲート構造Ｇ２の両脇における半導体基板１０１に対して、Ｐ型の不純物イオンを注入する。当該イオン注入により、第二のゲート構造Ｇ２の両脇における半導体基板１０１には、比較的浅い不純物イオン注入領域１０９が形成される（図６）。
【００３９】
次に、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を覆うように、半導体基板１０１上に、シリコン酸化膜１１０およびシリコン窒化膜１１１を当該順に成膜する。その後、シリコン酸化膜１１０およびシリコン窒化膜１１１に対して、異方性エッチング処理を実施する。これにより、図７に示すように、第一のゲート構造Ｇ１の両側面および第二のゲート構造Ｇ２両側面には、積層構造のサイドウォール膜１１０，１１１が形成される。
【００４０】
次に、第二の領域Ｓ２０をマスクし、第一のゲート構造Ｇ１の両脇における半導体基板１０１に対して、Ｎ型の不純物イオンを再び注入する。当該イオン注入により、第一のゲート構造Ｇ１の両脇における半導体基板１０１には、比較的深い不純物イオン注入領域１１２が形成される（図８）。
【００４１】
他方、第一の領域Ｓ１０をマスクして、第二のゲート構造Ｇ２の両脇における半導体基板１０１に対して、Ｐ型の不純物イオンを再び注入する。当該イオン注入により、第二のゲート構造Ｇ２の両脇における半導体基板１０１には、比較的深い不純物イオン注入領域１１３が形成される（図８）。
【００４２】
次に、不純物イオン注入領域１０８，１０９，１１２，１１３を活性化するために、図８に示した構造体に対して、熱処理を施す。これにより、第一のゲート構造Ｇ１の両脇における半導体基板１０１の表面内には、ＮＭＩＳトランジスタを構成するソース・ドレイン領域１０８，１１２が形成される。他方、第二のゲート構造Ｇ２の両脇における半導体基板１０１の表面内には、ＰＭＩＳトランジスタを構成するソース・ドレイン領域１０９，１１３が形成される。なお、活性化のための熱処理により、シリコン膜１０６は多結晶シリコン１０６となる。
【００４３】
次に、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２をマスクした状態で、ソース・ドレイン領域１０８，１０９，１１２，１１３を低抵抗化させる工程を実施する。
【００４４】
具体的に、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を覆うように、半導体基板１０１上に、ニッケル膜を成膜する。そして、シリサイド化（低抵抗化と把握できる）処理を実施する。その後、未反応のニッケル膜を除去する。以上により、図９に示すように、ソース・ドレイン領域１０８，１０９，１１２，１１３の表面内には、ニッケルシリサイド１１４が形成される。つまり、当該ニッケルシリサイド１１４の形成により、第一のゲート構造Ｇ１の両脇における半導体基板１０１の上面および第二のゲート構造Ｇ２の両脇における半導体基板１０１の上面は、低抵抗化される。
【００４５】
ここで、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２の上面には、各々ゲートハードマスク１０７が形成されている。また、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２の両側面には、各々サイドウォール膜１１０，１１１が形成されている。したがって、ゲートハードマスク１０７およびサイドウォール膜１１０，１１１はキャップ層として機能し、多結晶シリコン膜１０６はシリサイド化されない。
【００４６】
次に、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を覆うように、半導体基板１０１上に、層間ライナー膜１１５および層間絶縁膜１１６を当該順に形成する（図１０）。
【００４７】
次に、第一のゲート電極Ｇ１を構成する多結晶シリコン膜１０６の上面、および第二のゲート電極Ｇ２を構成する多結晶シリコン膜１０６の上面を露出させる。その後、前記各多結晶シリコン膜（上述したように、半導体膜と把握できる）１０６を低抵抗化させる処理を実施する。
【００４８】
具体的に、露出している各多結晶シリコン膜１０６の上面に、シリサイド化金属（たとえば、Ｎｉ等）を堆積する。その後、当該シリサイド化金属堆積後の半導体基板１０１に対して、熱処理を施す。これにより、各多結晶シリコン膜１０６をフルシリサイド化（低抵抗化と把握できる）される。つまり、図１１に示すように、第一のゲート構造Ｇ１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４およびフルシリサイド膜１１７の積層構造となり、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３およびフルシリサイド膜１１７の積層構造となる。
【００４９】
なお、上記シリサイド化金属としては、Ｎｉ以外に、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌなどが挙げられ、これらのいずれか一つ以上を含むことが望ましい。
【００５０】
ここで、Ｎ−ｍｅｔａｌ１０４の膜厚が５ｎｍ以上あれば、当該Ｎ−ｍｅｔａｌ１０４は上記所望の仕事関数を示す。Ｎ−ｍｅｔａｌ１０４が当該所望の仕事関数を有すれば、ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。このため、Ｎ−ｍｅｔａｌ１０４の上層の組成は閾値電圧制御には関わらず、フルシリサイド膜１１７の組成を所望の組成に制御する必要が無い。つまり、第一のゲート構造Ｇ１を構成するフルシリサイド膜１１７と第二のゲート構造Ｇ２を構成するフルシリサイド膜１１７とは、共に同じ組成であっても良い。
【００５１】
背景技術で説明した方法では、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側で、組成の異なるシリサイド膜を形成する必要がある。そのため、ＮＭＩＳトランジスタ側の多結晶シリコン膜の膜厚とＰＭＩＳ多結晶シリコン膜の膜厚とを、異ならせる処理が必要であった。
【００５２】
しかし、本実施の形態に係る方法では、上記の通り、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の組成を作り分ける必要が無い。つまり、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の組成が同じであっても良い。このため、背景技術で説明したような、他方のＭＩＳトランジスタを構成する多結晶シリコン膜を、選択的にエッチングする必要も無い。
【００５３】
なお、フルシリサイド膜１１７の形成に際して、ソース・ドレイン領域のニッケルシリサイド１１４は、層間絶縁膜１１６により覆われている。したがって、当該フルシリサイド膜１１７の形成により、当該ニッケルシリサイド１１４が、再シリサイド化されたり、エッチングダメージを受けたりすることを防止できる。よって、所望のデバイス特性を維持できる。
【００５４】
また、上記フルシリサイド膜１１７の形成に際して、シリサイド化金属膜厚、シリサイド化熱処理条件、熱処理を施すタイミング、未反応シリサイド化金属除去のタイミング等を制御する。これにより、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を構成するフルシリサイド膜１１７を、シリサイド金属含有量の多いフルシリサイドとすることできる。シリサイド金属含有量の多いフルシリサイドとは、Ｎｉ3Ｓｉ、Ｎｉ31Ｓｉ12、およびＮｉ2Ｓｉのいずれかの組成を有するフルシリサイド膜である。
【００５５】
たとえば、５０ｎｍの膜厚を有する多結晶シリコン膜１０６に対して、シリサイド金属膜として、Ｎｉ膜を７０ｎｍ以上の膜厚で堆積する。その後、Ｎｉ膜形成後の半導体基板１０１に対して１回目の熱処理を施す。ここで、当該１回目の熱処理は、４００℃以下、３０秒程度の条件で実施される。当該１回目の熱処理により、多結晶シリコン膜１０６とＮｉ膜を反応させる。次に未反応Ｎｉ膜のみを選択ウェットエッチングにより除去する。その後、半導体基板１０１に対して２回目の熱処理を施す。当該２回目の熱処理は、５００℃、３０秒程度の条件で実施される。以上の形成条件により、シリサイド金属含有量の多いＮｉフルシリサイド層（この場合、Ｎｉ31Ｓｉ12層）が形成される。
【００５６】
このように、少なくともＰＭＩＳトランジスタを構成する第二のゲート構造Ｇ２において、フルシリサイド膜１１７をシリサイド金属含有量の多いフルシリサイドとする。これにより、ＰＭＩＳトランジスタ側においても、所望の閾値電圧動作が可能となる。
【００５７】
上記フルシリサイド膜１１７形成後、層間絶縁膜を積み増しし、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【００５８】
ところで、上記非特許文献１では、前記シリサイド組成に応じて実行仕事関数が変化する現象を利用している。具体的に、ＮＭＩＳトランジスタには、ＮｉＳｉをＦＵＳＩゲート材料として用いる。また、ＰＭＩＳトランジスタには、Ｎｉ3Ｓｉ等のＮｉ含有率の高いニッケルシリサイドをＦＵＳＩゲート材料として用いる。これにより、当該非特許文献１では、低閾値電圧Ｖｔｈデバイスを実現することができると提唱している。
【００５９】
上記シリサイド相制御したＦＵＳＩゲート電極を形成する方法としては、たとえば次のような製造方法が挙げられる。
【００６０】
つまり、ＰＭＩＳトランジスタ側およびＮＭＩＳトランジスタ側の両ゲート構造において、同じ膜厚である多結晶シリコン膜１００４，１００５を形成する（図１２）。その後、ＮＭＩＳトランジスタ側の多結晶シリコン膜１００４をレジスト１０１６で覆い、ＰＭＩＳトランジスタ側の多結晶シリコン膜１００５の膜厚を削減（薄膜化）する（図１３）。そして、ＰＭＩＳトランジスタ側およびＮＭＩＳトランジスタ側の両ゲート構造において、多結晶シリコン膜を各々シリサイド化する（図１４）。
【００６１】
当該製造方法により、ＮＭＩＳトランジスタ側では、シリサイド金属含有量の少ないフルシリサイド膜１０１８が形成される。他方、ＰＭＩＳトランジスタ側では、シリサイド金属含有量の多いフルシリサイド膜１０１９が形成される。当該製造方法を採用した場合には、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とで、組成の異なるＦＵＳＩゲート構造を同時に形成される。
【００６２】
本実施の形態に係るＣＭＩＳトランジスタの製造方法では、第一のゲート構造Ｇ１側には、ゲート絶縁膜１０３と多結晶シリコン膜１０６との間に、Ｎ−ｍｅｔａｌ１０４を形成する工程を含んでいる。
【００６３】
したがって、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の組成を作り分ける必要がなくなる。よって、多結晶シリコン膜１０６の低抵抗化（シリサイド化）処理前に、第一のゲート構造Ｇ１側と第二のゲート構造Ｇ２側とで、多結晶シリコン膜１０６の膜厚を異ならせる処理も不要となる。また、Ｎ−ｍｅｔａｌ１０４の存在により、多結晶シリコン膜１０６の低抵抗化（シリサイド化）処理に際して、半導体基板１０１側からの拡散を考慮する必要がなくなる。したがって、フルシリサイド膜１１７の形成制御を容易にコントロールできる。
【００６４】
なお、たとえば、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、同時に組成の異なるフルシリサイド膜を形成するとする。この場合、組成を安定形成できるプロセスウィンドウが狭いために、フルシリサイド組成のバラツキが問題視される。たとえば、ＮＭＩＳトランジスタ側において金属含有率の少ないフルシリサイド膜を形成しようとしても、局所的にＮｉ反応量の多い箇所が現れ、シリサイド金属含有率の多いフルシリサイド相が形成されるという不具合が起こる。また逆に、Ｐ型のトランジスタ側において金属含有率の多いフルシリサイドゲートを形成しようとしても、局所的にＮｉ反応量の少ない箇所が現れ、シリサイド金属含有率の少ないフルシリサイド相が形成されるという不具合が起こる。
【００６５】
上記のように、本実施の形態では、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の組成を作り分ける必要がなくなる。したがって、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜１１７の形成に際して、同熱処理条件、同シリコン/シリサイド金属膜厚により、同一組成を作ることが可能となる。このため、プロセス制御ウィンドウは広がり、フルシリサイド膜１１７の組成のバラツキを防止できる。
【００６６】
また、第一のゲート構造Ｇ１側と第二のゲート構造Ｇ２側とで、多結晶シリコン膜１０６の膜厚を異ならせる処理が必要な場合には、既存のサイドウォール１１０，１１１やオフセットスペーサ、および層間絶縁膜等もエッチングされることになる。これにより、Ｎｉ堆積前のゲート形状が悪化する、或いは、ソース・ドレイン領域１０８，１０９，１１２，１１３に形成されているＮｉシリサイド等が露出、変質する恐れ等がある。
【００６７】
本実施の形態では、上記の通り、第一のゲート構造Ｇ１側と第二のゲート構造Ｇ２側とで、多結晶シリコン膜１０６の膜厚を異ならせる処理も不要である。したがって、ＭＩＳトランジスタのゲート形状不安定化を防止することができる。
【００６８】
以上の観点より、本実施の形態に係る製造方法により、良好な特性を有するデュアルメタルゲートデバイス（ＣＭＩＳデバイス）を容易に作成することが可能となる。
【００６９】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、ニッケルシリサイド１１４の形成処理と、フルシリサイド膜１１７の形成処理とを、各々別のシリサイド工程にて実施している。特に、ニッケルシリサイド１１４の形成処理後に、フルシリサイド膜１１７の形成を行っている。
【００７０】
したがって、ソース・ドレイン領域１０８，１０９，１１２，１１３の低抵抗化と、フルシリサイド膜１１７を有するゲート構造Ｇ１，Ｇ２の閾値制御とを、同時に満たすことが可能である。また、ニッケルシリサイド１１４の形成処理の際に、多結晶シリコン膜１０６の一部をシリサイド化する場合よりも、上記別工程を採用する方が、フルシリサイド膜１１７の形成制御も容易に成る。
【００７１】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、金属膜１０４として、Ｎ−ｍｅｔａｌ１０４を一層だけを形成している。したがって、金属膜１０４が複層である場合よりも、本実施の形態に係る方法の方が、より容易に、金属膜１０４のパターニングができる。つまり、本実施の形態に係る方法の方が、より容易に、第一のゲート構造Ｇ１を形成できる。
【００７２】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、各多結晶シリコン膜１０６を、フルシリサイド化させている。したがって、ゲート構造Ｇ１，Ｇ２の全体低抵抗化を図ることができる。
【００７３】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、金属膜１０４は、Ｎ型の仕事関数を有するＮ−ｍｅｔａｌ（Ｔａ化合物またはＨｆ化合物）１０４である。ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【００７４】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、５〜３０ｎｍ程度の膜厚のＮ−ｍｅｔａｌ１０４を形成している。したがって、Ｎ−ｍｅｔａｌ１０４が有する仕事関数を４．０５±０．３ｅＶの範囲とすることができる。これにより、ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【００７５】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、第二のゲート構造Ｇ２を構成する多結晶シリコン膜１０６を、Ｎｉ3Ｓｉ、Ｎｉ31Ｓｉ12、およびＮｉ2Ｓｉのいずれかの組成に、シリサイド化させている。したがって、ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【００７６】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、多結晶シリコン膜１０６を、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌのうち、少なくとも１以上を含む金属を用いて、フルシリサイド化している。したがって、容易に、フルシリサイド膜１１７を形成することができる。
【００７７】
なお、本実施の形態１では、半導体膜１０６として、多結晶シリコン膜１０６を用いた場合について記した。しかし、半導体膜１０６として、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜１０６は、フルジャーマナイトゲート等となる。
【００７８】
このように、半導体膜１０６として、ゲルマニウム膜やシリコンゲルマニウム膜を用いることにより、低抵抗化後のゲート電極の仕事関数制御範囲が、多結晶シリコン膜を採用したときと比べて変化する。したがって、デバイスの仕様に応じて、材料を変えることにより所望の閾値電圧を有するデバイスが実現できる。
【００７９】
＜実施の形態２＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法を、工程断面図を用いて説明する。
【００８０】
まず、図１５に示すように、第一の領域Ｓ３０と第二の領域Ｓ４０とを有する半導体基板２０１を用意する。半導体基板２０１は、たとえば、シリコンの（１００）面をエピタキシャル成長させることにより形成される。
【００８１】
ここで、第一の領域Ｓ３０の半導体基板２０１の上面内には、第一の導電型の第一のＭＩＳトランジスタが形成される。第二の領域Ｓ４０の半導体基板２０１の上面内には、第二の導電型の第二のＭＩＳトランジスタが形成される。本実施の形態では、第一の導電型は、「Ｐ型」とする。また、第二の導電型は、「Ｎ型」とする。したがって、本実施の形態では、第一のＭＩＳトランジスタはＰＭＩＳトランジスタであり、第二のＭＩＳトランジスタはＮＭＩＳトランジスタである。
【００８２】
また、ＮＭＩＳトランジスタとＰＭＩＳトランジスタとは、半導体基板２０２の表面内に形成された分離酸化膜２０２により、電気的に分離されている。当該分離酸化膜２０２の形成方法は、実施の形態１で説明した分離酸化膜１０２の形成方法と同じである。
【００８３】
また、通常の各導電型のイオン注入処理により、半導体基板２０１内には、Ｎ型のウエル領域およびＰ型のウエル領域が形成される（図１５では図示せず）。
【００８４】
次に、第一の領域Ｓ３０の半導体基板２０１上に、ゲート絶縁膜２０３と金属膜２０４と半導体膜２０６とが当該順に積層した積層構造である、第一のゲート構造Ｇ１１を形成する。また、第二の領域Ｓ４０記半導体基板２０１上に、ゲート絶縁膜２０３と半導体膜２０６とが当該順に積層した積層構造である、第二のゲート構造Ｇ１２を形成する。
【００８５】
ここで、第一のゲート構造Ｇ１１は、ＰＭＩＳトランジスタの構成要素である。また、第二のゲート構造Ｇ１２は、ＮＭＩＳトランジスタの構成要素である。後述において、具体的な第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２の製造方法を、図１６から図１９を用いて説明する。
【００８６】
まず、ＣＶＤ法等により、第一の領域Ｓ３０および第二の領域Ｓ４０の半導体基板２０１の上面に、ゲート絶縁膜２０３を形成する（図１６）。ゲート絶縁膜２０３として、たとえばハフニウムシリケイト膜（ＨｆＳｉＯまたはＨｆＳｉＯＮ）などを採用できる。
【００８７】
次に、たとえばＣＶＤ法により、図１６に示すように、ゲート絶縁膜２０３上に金属膜２０４を形成する。本実施の形態では、金属膜２０４は、Ｐ型の仕事関数を有する金属である。以後、本実施の形態では、金属膜２０４をＰ−ｍｅｔａｌ２０４と称する。
【００８８】
ここで、Ｐ型の仕事関数を有する金属とは、シリコンの価電子帯(Ｖａｌｅｎｃｅ Ｂａｎｄ：Ｅｖ＝５．１２ｅＶ)端近傍のエネルギーに相当する仕事関数を有する材料のことである。具体的には、Ｐ型の仕事関数を有する金属とは、その仕事関数値が５．１７±０．３ｅＶの範囲ある材料のことを指す。当該Ｐ−ｍｅｔａｌ２０４の材料として、たとえば、Ｔｉ系化合物（ＴｉＮ、ＴｉＡｌＮ等）、Ｗ系化合物（Ｗ、ＷＮ等）、Ｒｕ系化合物（Ｒｕ、ＲｕＯ2等）およびＰｔ系化合物等が挙げられる。なお、当該Ｐ−ｍｅｔａｌ２０４の膜厚は、５〜３０ｎｍ程度の範囲内が好ましく、たとえば１０ｎｍ程度とする。
【００８９】
次に、Ｐ−ｍｅｔａｌ２０４上に、レジスト２０５を形成する。その後、通常のリソグラフィ工程により、レジスト２０５をパターニングする。ここで、図１７に示すように、パターニング後のレジスト２０５は、第一の領域Ｓ３０にのみ残存する。換言すれば、第二の領域Ｓ４０のレジスト２０５は除去される。次に、パターニング後のレジスト２０５をマスクとして使用して、Ｐ−ｍｅｔａｌ２０４に対してウェットエッチ等を施す。これにより、図１７に示すように、第二の領域Ｓ４０に形成されていたＰ−ｍｅｔａｌ２０４が除去される。
【００９０】
第一の領域Ｓ３０からレジスト２０５を除去した後、ＣＶＤ法等により、Ｐ−ｍｅｔａｌ２０４上およびゲート絶縁膜２０３上に、シリコン膜（半導体膜と把握できる）２０６を成膜する（図１８）。シリコン膜２０６は、成膜時には、多結晶状でもアモルファス状でも良い。シリコン膜２０６は、この後に行われる活性化熱処理により、多結晶シリコン膜２０６となる。ここで、シリコン膜２０６の膜厚は、たとえば１００ｎｍ程度とする。
【００９１】
次に、図１８に示すように、シリコン膜２０６上に、シリコン酸化膜やシリコン窒化膜等のゲートハードマスク２０７を形成する。後述するように、ソース・ドレイン領域のシリサイド化工程後に、別途、多結晶シリコン膜２０６をフルシリサイド化させる。当該ソース・ドレイン領域のシリサイド化工程において、多結晶シリコン膜２０６がシリサイド化されないように、当該ゲートハードマスク２０７は、多結晶シリコン膜２０６の保護膜として機能する。
【００９２】
なお、図１８から分かるように、シリコン膜２０６およびゲートハードマスク２０７は、第一の領域Ｓ３０および第二の領域Ｓ４０の両方に形成されている。
【００９３】
次に、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、シリコン膜２０６およびゲートハードマスク２０７に対して、ドライエッチング、ウェットエッチング等を施す。これにより、図１９に示すように、第一の領域Ｓ３０の半導体基板２０１上には、第一のゲート構造Ｇ１１が形成され、第二の領域Ｓ４０の半導体基板２０１上には、第二のゲート構造Ｇ２が形成される。
【００９４】
ここで、第一のゲート構造Ｇ１１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４およびシリコン膜２０６とが当該順に積層された積層構造である（図１９）。他方、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３およびシリコン膜２０６とが当該順に積層された積層構造である（図１９）。また、第一のゲート構造Ｇ１１上および第二のゲート構造Ｇ１２上には、各々ゲートハードマスク２０７が形成されている（図１９）。
【００９５】
次に、第二の領域Ｓ４０をマスクし、第一のゲート構造Ｇ１１の両脇における半導体基板２０１に対して、Ｐ型の不純物イオンを注入する。当該イオン注入により、第一のゲート構造Ｇ１１の両脇における半導体基板２０１には、比較的浅い不純物イオン注入領域２０８が形成される（図２０）。
【００９６】
他方、第一の領域Ｓ３０をマスクして、第二のゲート構造Ｇ１２の両脇における半導体基板２０１に対して、Ｎ型の不純物イオンを注入する。当該イオン注入により、第二のゲート構造Ｇ１２の両脇における半導体基板２０１には、比較的浅い不純物イオン注入領域２０９が形成される（図２０）。
【００９７】
次に、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を覆うように、半導体基板２０１上に、シリコン酸化膜２１０およびシリコン窒化膜２１１を当該順に成膜する。その後、シリコン酸化膜２１０およびシリコン窒化膜２１１に対して、異方性エッチング処理を実施する。これにより、図２１に示すように、第一のゲート構造Ｇ１１の両側面および第二のゲート構造Ｇ１２両側面には、積層構造のサイドウォール膜２１０，２１１が形成される。
【００９８】
次に、第二の領域Ｓ４０をマスクし、第一のゲート構造Ｇ１１の両脇における半導体基板２０１に対して、Ｐ型の不純物イオンを再び注入する。当該イオン注入により、第一のゲート構造Ｇ１１の両脇における半導体基板２０１には、比較的深い不純物イオン注入領域２１２が形成される（図２２）。
【００９９】
他方、第一の領域Ｓ３０をマスクして、第二のゲート構造Ｇ１２の両脇における半導体基板２０１に対して、Ｎ型の不純物イオンを再び注入する。当該イオン注入により、第二のゲート構造Ｇ１２の両脇における半導体基板２０１には、比較的深い不純物イオン注入領域２１３が形成される（図２２）。
【０１００】
次に、不純物イオン注入領域２０８，２０９，２１２，２１３を活性化するために、図２２に示した構造体に対して、熱処理を施す。これにより、第一のゲート構造Ｇ１１の両脇における半導体基板２０１の表面内には、ＰＭＩＳトランジスタを構成するソース・ドレイン領域２０８，２１２が形成される。他方、第二のゲート構造Ｇ１２の両脇における半導体基板２０１の表面内には、ＮＭＩＳトランジスタを構成するソース・ドレイン領域２０９，２１３が形成される。なお、活性化のための熱処理により、シリコン膜２０６は多結晶シリコン２０６となる。
【０１０１】
次に、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２をマスクした状態で、ソース・ドレイン領域２０８，２０９，２１２，２１３を低抵抗化させる工程を実施する。
【０１０２】
具体的に、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を覆うように、半導体基板２０１上に、ニッケル膜を成膜する。そして、シリサイド化（低抵抗化と把握できる）処理を実施する。その後、未反応のニッケル膜を除去する。以上により、図２３に示すように、ソース・ドレイン領域２０８，２０９，２１２，２１３の表面内には、ニッケルシリサイド２１４が形成される。つまり、当該ニッケルシリサイド２１４の形成により、第一のゲート構造Ｇ１１の両脇における半導体基板２０１の上面および第二のゲート構造Ｇ１２の両脇における半導体基板２０１の上面は、低抵抗化される。
【０１０３】
ここで、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２の上面には、各々ゲートハードマスク２０７が形成されている。また、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２の両側面には、各々サイドウォール膜２１０，２１１が形成されている。したがって、ゲートハードマスク２０７およびサイドウォール膜２１０，２１１はキャップ層として機能し、多結晶シリコン膜２０６はシリサイド化されない。
【０１０４】
次に、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を覆うように、半導体基板２０１上に、層間ライナー膜２１５および層間絶縁膜２１６を当該順に形成する（図２４）。
【０１０５】
次に、第一のゲート電極Ｇ１１を構成する多結晶シリコン膜２０６の上面、および第二のゲート電極Ｇ１２を構成する多結晶シリコン膜２０６の上面を露出させる。その後、前記各多結晶シリコン膜（上述したように、半導体膜と把握できる）２０６を低抵抗化させる処理を実施する。
【０１０６】
具体的に、露出している各多結晶シリコン膜２０６の上面に、シリサイド化金属（たとえば、Ｎｉ等）を堆積する。その後、当該シリサイド化金属堆積後の半導体基板２０１に対して、熱処理を施す。これにより、各多結晶シリコン膜２０６をフルシリサイド化（低抵抗化と把握できる）される。つまり、図２５に示すように、第一のゲート構造Ｇ１１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４およびフルシリサイド膜２１７の積層構造となり、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３およびフルシリサイド膜２１７の積層構造となる。
【０１０７】
なお、上記シリサイド化金属としては、Ｎｉ以外に、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌなどが挙げられ、これらのいずれか一つ以上を含むことが望ましい。
【０１０８】
ここで、Ｐ−ｍｅｔａｌ２０４の膜厚が５ｎｍ以上あれば、当該Ｐ−ｍｅｔａｌ２０４は上記所望の仕事関数を示す。Ｐ−ｍｅｔａｌ２０４が当該所望の仕事関数を有すれば、ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。このため、Ｐ−ｍｅｔａｌ２０４の上層の組成は閾値電圧制御には関わらず、フルシリサイド膜２１７の組成を所望の組成に制御する必要が無い。つまり、第一のゲート構造Ｇ１１を構成するフルシリサイド膜２１７と第二のゲート構造Ｇ１２を構成するフルシリサイド膜２１７とは、共に同じ組成であっても良い。
【０１０９】
背景技術で説明した方法では、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側で、組成の異なるシリサイド膜を形成する必要がある。そのため、ＮＭＩＳトランジスタ側の多結晶シリコン膜の膜厚とＰＭＩＳ多結晶シリコン膜の膜厚とを、異ならせる処理が必要であった。
【０１１０】
しかし、本実施の形態に係る方法では、上記の通り、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の組成を作り分ける必要が無い。つまり、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の組成が同じであっても良い。このため、背景技術で説明したような、他方のＭＩＳトランジスタを構成する多結晶シリコン膜を、選択的にエッチングする必要も無い。
【０１１１】
なお、フルシリサイド膜２１７の形成に際して、ニッケルシリサイド２１４は、層間絶縁膜２１６により覆われている。したがって、当該フルシリサイド膜２１７の形成により、当該ニッケルシリサイド２１４が、再シリサイド化されたり、エッチングダメージを受けたりすることを防止できる。よって、所望のデバイス特性を維持できる。
【０１１２】
また、上記フルシリサイド膜２１７の形成に際して、シリサイド化金属膜厚、シリサイド化熱処理条件、熱処理を施すタイミング、未反応シリサイド化金属除去のタイミング等を制御する。これにより、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を構成するフルシリサイド膜２１７を、シリサイド金属含有量の少ないフルシリサイドとすることできる。シリサイド金属含有量の少ないフルシリサイドとは、ＮｉＳｉまたはＮｉＳｉ2等の組成を有するフルシリサイド膜である。
【０１１３】
たとえば、５０ｎｍの膜厚を有する多結晶シリコン膜２０６に対して、シリサイド金属膜として、Ｎｉ膜を３０ｎｍ以上の膜厚で堆積する。その後、Ｎｉ膜形成後の半導体基板２０１に対して１回目の熱処理を施す。ここで、当該１回目の熱処理は、４００℃以下、３０秒程度の条件で実施される。当該１回目の熱処理により、多結晶シリコン膜２０６とＮｉ膜を反応させる。次に未反応Ｎｉ膜のみを選択ウェットエッチングにより除去する。その後、半導体基板２０１に対して２回目の熱処理を施す。当該２回目の熱処理は、５００℃、３０秒程度の条件で実施される。以上の形成条件により、シリサイド金属含有量の少ないＮｉフルシリサイド層（この場合、ＮｉＳｉ層）が形成される。
【０１１４】
このように、少なくともＮＭＩＳトランジスタを構成する第二のゲート構造Ｇ１２において、フルシリサイド膜２１７をシリサイド金属含有量の少ないフルシリサイドとする。これにより、ＮＭＩＳトランジスタ側においても、所望の閾値電圧動作が可能となる。
【０１１５】
上記フルシリサイド膜２１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１１６】
本実施の形態に係るＣＭＩＳトランジスタの製造方法では、第一のゲート構造Ｇ１１側には、ゲート絶縁膜２０３と多結晶シリコン膜２０６との間に、Ｐ−ｍｅｔａｌ２０４を形成する工程を含んでいる。
【０１１７】
したがって、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の組成を作り分ける必要がなくなる。よって、多結晶シリコン膜２０６の低抵抗化（シリサイド化）処理前に、第一のゲート構造Ｇ１１側と第二のゲート構造Ｇ１２側とで、多結晶シリコン膜２０６の膜厚を異ならせる処理も不要となる。また、Ｐ−ｍｅｔａｌ２０４の存在により、多結晶シリコン膜２０６の低抵抗化（シリサイド化）処理に際して、半導体基板２０１側からの拡散を考慮する必要がなくなる。したがって、フルシリサイド膜２１７の形成制御を容易にコントロールできる。
【０１１８】
上記のように、本実施の形態では、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の組成を作り分ける必要がなくなる。したがって、ＮＭＩＳトランジスタ側とＰＭＩＳトランジスタ側とで、フルシリサイド膜２１７の形成に際して、同熱処理条件、同シリコン/シリサイド金属膜厚により、同一組成を作ることが可能となる。このため、プロセス制御ウィンドウは広がり、フルシリサイド膜２１７の組成のバラツキを防止できる。
【０１１９】
本実施の形態では、上記の通り、第一のゲート構造Ｇ１１側と第二のゲート構造Ｇ１２側とで、多結晶シリコン膜２０６の膜厚を異ならせる処理も不要である。したがって、ＭＩＳトランジスタのゲート形状不安定化を防止することができる。
【０１２０】
以上の観点より、本実施の形態に係る製造方法により、良好な特性を有するデュアルメタルゲートデバイス（ＣＭＩＳデバイス）を容易に作成することが可能となる。
【０１２１】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、ニッケルシリサイド２１４の形成処理と、フルシリサイド膜２１７の形成処理とを、各々別のシリサイド工程にて実施している。特に、ニッケルシリサイド２１４の形成処理後に、フルシリサイド膜２１７の形成を行っている。
【０１２２】
したがって、ソース・ドレイン領域２０８，２０９，２１２，２１３の低抵抗化と、フルシリサイド膜２１７を有するゲート構造Ｇ１１，Ｇ１２の閾値制御とを、同時に満たすことが可能である。また、ニッケルシリサイド２１４の形成処理の際に、多結晶シリコン膜２０６の一部をシリサイド化する場合よりも、上記別工程を採用する方が、フルシリサイド膜２１７の形成制御も容易に成る。
【０１２３】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、金属膜２０４として、Ｐ−ｍｅｔａｌ２０４を一層だけを形成している。したがって、金属膜２０４が複層である場合よりも、本実施の形態に係る方法の方が、より容易に、金属膜２０４のパターニングができる。つまり、本実施の形態に係る方法の方が、より容易に、第一のゲート構造Ｇ１１を形成できる。
【０１２４】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、各多結晶シリコン膜２０６を、フルシリサイド化させている。したがって、ゲート構造Ｇ１１，Ｇ１２の全体低抵抗化を図ることができる。
【０１２５】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、金属膜２０４は、Ｐ型の仕事関数を有するＰ−ｍｅｔａｌ（Ｔｉ化合物、Ｗ化合物、Ｒｕ化合物、およびＰｔ化合物）２０４である。ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【０１２６】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、５〜３０ｎｍ程度の膜厚のＰ−ｍｅｔａｌ２０４を形成している。したがって、Ｐ−ｍｅｔａｌ２０４が有する仕事関数を５．１７±０．３ｅＶの範囲とすることができる。これにより、ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【０１２７】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、第二のゲート構造Ｇ１２を構成する多結晶シリコン膜２０６を、ＮｉＳｉまたはＮｉＳｉ2の組成に、シリサイド化させている。したがって、ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能となる。
【０１２８】
また、本実施の形態に係るＣＭＩＳトランジスタの製造方法では、多結晶シリコン膜２０６を、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌのうち、少なくとも１以上を含む金属を用いて、フルシリサイド化している。したがって、容易に、フルシリサイド膜２１７を形成することができる。
【０１２９】
なお、本実施の形態２では、半導体膜２０６として、多結晶シリコン膜２０６を用いた場合について記した。しかし、半導体膜２０６として、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜２０６は、フルジャーマナイトゲート等となる。
【０１３０】
このように、半導体膜２０６として、ゲルマニウム膜やシリコンゲルマニウム膜を用いることにより、低抵抗化後のゲート電極の仕事関数制御範囲が、多結晶シリコン膜を採用したときと比べて変化する。したがって、デバイスの仕様に応じて、材料を変えることにより所望の閾値電圧を有するデバイスが実現できる。
【０１３１】
＜実施の形態３＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法を、工程断面図を用いて説明する。
【０１３２】
図１から図１０までの工程は、実施の形態１と同様である。したがって、これらの工程の詳細な説明は、ここでは省略する。
【０１３３】
ここで、本実施の形態では、実施の形態１と同様に、第一の領域Ｓ１０の半導体基板１０１の上面内には、第一の導電型の第一のＭＩＳトランジスタが形成される。第二の領域Ｓ２０の半導体基板１０１の上面内には、第二の導電型の第二のＭＩＳトランジスタが形成される。本実施の形態では、第一の導電型は、「Ｎ型」とする。また、第二の導電型は、「Ｐ型」とする。したがって、本実施の形態では、実施の形態１と同様に、第一のＭＩＳトランジスタはＮＭＩＳトランジスタであり、第二のＭＩＳトランジスタはＰＭＩＳトランジスタである。
【０１３４】
次に、図１０の構成において、第一のゲート電極Ｇ１を構成する多結晶シリコン膜１０６の上面、および第二のゲート電極Ｇ２を構成する多結晶シリコン膜１０６の上面を露出させる。次に、第二の領域Ｓ２０をレジストとマスクする。そして、第一のゲート構造Ｇ１を構成する多結晶シリコン膜１０６に対して、たとえば窒素、酸素、燐等の少なくとも１種類以上をイオン注入によりドーピングする。
【０１３５】
当該イオン注入により、図２６に示すように、第一のゲート構造Ｇ１を構成する多結晶シリコン膜１０６ａが形成される。後に実施される多結晶シリコン膜１０６ａのシリサイド化工程において、当該多結晶シリコン膜１０６ａは、シリサイド金属の半導体基板１０１方向への拡散を抑制する機能を有する。具体的に、シリサイド金属のＮ−ｍｅｔａｌ１０４膜への侵入を抑制できる。なお、図２６は、第二の領域Ｓ２０に形成されていたレジストマスク除去後の構成を示している。
【０１３６】
その後、多結晶シリコン膜（上述したように、半導体膜と把握できる）１０６，１０６ａを低抵抗化させる処理を実施する。
【０１３７】
具体的に、露出している各多結晶シリコン膜１０６，１０６ａの上面に、シリサイド化金属（たとえば、Ｎｉ等）を堆積する。その後、当該シリサイド化金属堆積後の半導体基板１０１に対して、熱処理を施す。これにより、各多結晶シリコン膜１０６，１０６ａをシリサイド化（低抵抗化と把握できる）される。
【０１３８】
ここで、多結晶シリコン１０６ａはシリサイド金属の拡散を抑制する。したがって、第一のゲート電極Ｇ１側においては、多結晶シリコン１０６ａはすべてシリサイド化されない。つまり、図２７に示すように、第一のゲート構造Ｇ１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、不純物イオンが注入された多結晶ポリシリコン膜１０６ａおよびシリサイド膜１１７の積層構造となる。なお、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３およびフルシリサイド膜１１７の積層構造となる。
【０１３９】
また、上記シリサイド化金属としては、Ｎｉ以外に、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌなどが挙げられ、これらのいずれか一つ以上を含むことが望ましい。
【０１４０】
多結晶シリコン膜１０６ａが形成される場合においても、Ｎ−ｍｅｔａｌ１０４の膜厚が５ｎｍ以上であれば、ＮＭＩＳトランジスタは所望の仕事関数を示す。したがって、当該Ｎ−ｍｅｔａｌ１０４の上層の電極構造に関わらず、ＮＭＩＳトランジスタは、所望の閾値電圧動作が可能である。このため、Ｎ−ｍｅｔａｌ１０４の上層の組成は閾値電圧制御には関わらず、シリサイド膜１１７の組成を所望の組成に制御する必要が無い。つまり、第一のゲート構造Ｇ１を構成するシリサイド膜１１７と第二のゲート構造Ｇ２を構成するフルシリサイド膜１１７とは、共に同じ組成であっても良い。
【０１４１】
なお、シリサイド膜１１７の形成に際して、ニッケルシリサイド１１４は、層間絶縁膜１１６により覆われている。したがって、当該シリサイド膜１１７の形成により、当該ニッケルシリサイド１１４が、再シリサイド化されたり、エッチングダメージを受けたりすることを防止できる。よって、所望のデバイス特性を維持できる。
【０１４２】
また、上記シリサイド膜１１７の形成に際して、シリサイド化金属膜厚、シリサイド化熱処理条件、熱処理を施すタイミング、未反応シリサイド化金属除去のタイミング等を制御する（形成条件の一例は、実施の形態１で説明した通りである）。これにより、第一のゲート構造Ｇ１および第二のゲート構造Ｇ２を構成するシリサイド膜１１７を、シリサイド金属含有量の多いフルシリサイドとすることできる。シリサイド金属含有量の多いシリサイドとは、Ｎｉ3Ｓｉ、Ｎｉ31Ｓｉ12、およびＮｉ2Ｓｉのいずれかの組成を有するシリサイド膜である。
【０１４３】
このように、少なくともＰＭＩＳトランジスタを構成する第二のゲート構造Ｇ２において、フルシリサイド膜１１７をシリサイド金属含有量の多いフルシリサイドとする。これにより、ＰＭＩＳトランジスタ側においても、所望の閾値電圧動作が可能となる。
【０１４４】
上記シリサイド膜１１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１４５】
本実施の形態では上記工程が実施されるので、実施の形態１で説明した効果に加えて、次のような効果も有する。
【０１４６】
具体的に、本実施の形態では、第一のゲート構造Ｇ１を構成する多結晶シリコン１０６のシリサイド化前に、当該多結晶シリコン１０６に対して、燐、砒素、および酸素のうち、少なくとも１つをイオン注入している。
【０１４７】
したがって、当該イオン注入された多結晶シリコン膜１０６ａの形成により、多結晶シリコン膜１０６ａのシリサイド化の際に、シリサイド金属の半導体基板１０１方向への拡散を抑制できる。具体的に、Ｎ−ｍｅｔａｌ１０４へのシリサイド金属の侵入を抑制できる。これにより、ＮＭＩＳトランジスタ側において、仕事関数を変化させる等の影響がなくなり、安定したＣＭＩＳデバイスが実現可能となる。
【０１４８】
なお、当該イオン注入処理を施すことにより、第一のゲート構造Ｇ１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、不純物イオンが注入された多結晶ポリシリコン膜１０６ａおよびシリサイド膜１１７が当該順に積層した、積層構造となる。
【０１４９】
また、半導体膜１０６として、多結晶シリコンの代わりに、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜１０６は、ジャーマナイトゲート等となる。
【０１５０】
＜実施の形態４＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法を、工程断面図を用いて説明する。
【０１５１】
図１５から図２４までの工程は、実施の形態２と同様である。したがって、これらの工程の詳細な説明は、ここでは省略する。
【０１５２】
ここで、本実施の形態では、実施の形態２と同様に、第一の領域Ｓ３０の半導体基板２０１の上面内には、第一の導電型の第一のＭＩＳトランジスタが形成される。第二の領域Ｓ４０の半導体基板２０１の上面内には、第二の導電型の第二のＭＩＳトランジスタが形成される。本実施の形態では、第一の導電型は、「Ｐ型」とする。また、第二の導電型は、「Ｎ型」とする。したがって、本実施の形態では、実施の形態２と同様に、第一のＭＩＳトランジスタはＰＭＩＳトランジスタであり、第二のＭＩＳトランジスタはＮＭＩＳトランジスタである。
【０１５３】
次に、図２４の構成において、第一のゲート電極Ｇ１１を構成する多結晶シリコン膜２０６の上面、および第二のゲート電極Ｇ１２を構成する多結晶シリコン膜２０６の上面を露出させる。次に、第二の領域Ｓ４０をレジストとマスクする。そして、第一のゲート構造Ｇ１１を構成する多結晶シリコン膜２０６に対して、たとえば窒素、酸素、燐等の少なくとも１種類以上をイオン注入によりドーピングする。
【０１５４】
当該イオン注入により、図２８に示すように、第一のゲート構造Ｇ１１を構成する多結晶シリコン膜２０６ａが形成される。後に実施される多結晶シリコン膜２０６ａのシリサイド化工程において、当該多結晶シリコン膜２０６ａは、シリサイド金属の半導体基板２０１方向への拡散を抑制する機能を有する。具体的に、シリサイド金属のＰ−ｍｅｔａｌ２０４膜への侵入を抑制できる。なお、図２８は、第二の領域Ｓ４０に形成されていたレジストマスク除去後の構成を示している。
【０１５５】
その後、多結晶シリコン膜（上述したように、半導体膜と把握できる）２０６，２０６ａを低抵抗化させる処理を実施する。
【０１５６】
具体的に、露出している各多結晶シリコン膜２０６，２０６ａの上面に、シリサイド化金属（たとえば、Ｎｉ等）を堆積する。その後、当該シリサイド化金属堆積後の半導体基板２０１に対して、熱処理を施す。これにより、各多結晶シリコン膜２０６，２０６ａをシリサイド化（低抵抗化と把握できる）される。
【０１５７】
ここで、多結晶シリコン２０６ａはシリサイド金属の拡散を抑制する。したがって、第一のゲート電極Ｇ１１側においては、多結晶シリコン２０６ａはすべてシリサイド化されない。つまり、図２９に示すように、第一のゲート構造Ｇ１１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、不純物イオンが注入された多結晶ポリシリコン膜２０６ａおよびシリサイド膜２１７の積層構造となる。なお、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３およびフルシリサイド膜２１７の積層構造となる。
【０１５８】
また、上記シリサイド化金属としては、Ｎｉ以外に、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌなどが挙げられ、これらのいずれか一つ以上を含むことが望ましい。
【０１５９】
多結晶シリコン膜２０６ａが形成される場合においても、Ｐ−ｍｅｔａｌ２０４の膜厚が５ｎｍ以上であれば、ＰＭＩＳトランジスタは所望の仕事関数を示す。したがって、当該Ｐ−ｍｅｔａｌ２０４の上層の電極構造に関わらず、ＰＭＩＳトランジスタは、所望の閾値電圧動作が可能である。このため、Ｐ−ｍｅｔａｌ２０４の上層の組成は閾値電圧制御には関わらず、シリサイド膜２１７の組成を所望の組成に制御する必要が無い。つまり、第一のゲート構造Ｇ１１を構成するシリサイド膜２１７と第二のゲート構造Ｇ１２を構成するシリサイド膜２１７とは、共に同じ組成であっても良い。
【０１６０】
なお、シリサイド膜２１７の形成に際して、ニッケルシリサイド２１４は、層間絶縁膜２１６により覆われている。したがって、当該シリサイド膜２１７の形成により、当該ニッケルシリサイド２１４が、再シリサイド化されたり、エッチングダメージを受けたりすることを防止できる。よって、所望のデバイス特性を維持できる。
【０１６１】
また、上記シリサイド膜２１７の形成に際して、シリサイド化金属膜厚、シリサイド化熱処理条件、熱処理を施すタイミング、未反応シリサイド化金属除去のタイミング等を制御する。これにより、第一のゲート構造Ｇ１１および第二のゲート構造Ｇ１２を構成するシリサイド膜２１７を、シリサイド金属含有量の少ないフルシリサイドとすることできる。シリサイド金属含有量の少ないシリサイドとは、ＮｉＳｉまたはＮｉＳｉ2等の組成を有するシリサイド膜である。
【０１６２】
このように、少なくともＮＭＩＳトランジスタを構成する第二のゲート構造Ｇ１２において、フルシリサイド膜２１７をシリサイド金属含有量の少ないフルシリサイドとする。これにより、ＮＭＩＳトランジスタ側においても、所望の閾値電圧動作が可能となる。
【０１６３】
上記シリサイド膜２１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１６４】
本実施の形態では上記工程が実施されるので、実施の形態２で説明した効果に加えて、次のような効果も有する。
【０１６５】
具体的に、本実施の形態では、第一のゲート構造Ｇ１１を構成する多結晶シリコン２０６のシリサイド化前に、当該多結晶シリコン２０６に対して、燐、砒素、および酸素のうち、少なくとも１つをイオン注入している。
【０１６６】
したがって、当該イオン注入された多結晶シリコン膜２０６ａの形成により、多結晶シリコン膜２０６ａのシリサイド化の際に、シリサイド金属の半導体基板２０１方向への拡散を抑制できる。具体的に、Ｐ−ｍｅｔａｌ２０４へのシリサイド金属の侵入を抑制できる。これにより、ＰＭＩＳトランジスタ側において、仕事関数を変化させる等の影響がなくなり、安定したＣＭＩＳデバイスが実現可能となる。
【０１６７】
なお、当該イオン注入処理を施すことにより、第一のゲート構造Ｇ１１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、不純物イオンが注入された多結晶ポリシリコン膜２０６ａおよびシリサイド膜２１７が当該順に積層した、積層構造となる。
【０１６８】
また、半導体膜２０６として、多結晶シリコンの代わりに、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜２０６は、ジャーマナイトゲート等となる。
【０１６９】
＜実施の形態５＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法は、実施の形態１に係るＣＭＩＳトランジスタの製造方法の応用形態である。本実施の形態に係る製造方法を、工程断面図を用いて説明する。
【０１７０】
図１に示した半導体基板１０１を用意する。実施の形態１で説明したように、第一の領域Ｓ１０には、ＮＭＩＳトランジスタが形成され、第二の領域Ｓ２０には、ＰＭＩＳトランジスタが形成される。イオン注入処理により、半導体基板１０１内には、Ｎ型のウエル領域およびＰ型のウエル領域が形成される（図１では図示せず）。
【０１７１】
次に、第一の領域Ｓ１０の半導体基板１０１上に、ゲート絶縁膜１０３と金属膜（Ｎ−ｍｅｔａｌ）１０４と上層金属膜４０４と半導体膜（多結晶シリコン膜）１０６とが当該順に積層した積層構造である、第一のゲート構造Ｇ３１を形成する。また、第二の領域Ｓ２０記半導体基板１０１上に、ゲート絶縁膜１０３と半導体膜（多結晶シリコン膜）１０６とが当該順に積層した積層構造である、第二のゲート構造Ｇ２を形成する。
【０１７２】
ここで、第一のゲート構造Ｇ３１は、ＮＭＩＳトランジスタの構成要素である。また、第二のゲート構造Ｇ２は、ＰＭＩＳトランジスタの構成要素である。後述において、具体的な第一のゲート構造Ｇ３１および第二のゲート構造Ｇ２の製造方法を、図３０から図３３を用いて説明する。
【０１７３】
まず、実施の形態１で説明したように、第一の領域Ｓ１０および第二の領域Ｓ２０の半導体基板１０１上に、ハフニウムシリケイト膜から成るゲート絶縁膜１０３を形成する（図３０）。次に、実施の形態１と同様に、ゲート絶縁膜１０３上にＮ−ｍｅｔａｌ１０４を形成する（図３０）。Ｎ−ｍｅｔａｌ１０４の膜厚は、５ｎｍ〜３０ｎｍ程度であり、たとえば１０ｎｍである。
【０１７４】
次に、本実施の形態では、Ｎ−ｍｅｔａｌ１０４上に、上層金属膜４０４を形成する（図３０）。当該上層金属膜４０４は、Ｎ−ｍｅｔａｌ１０４の酸化防止膜として機能する。当該機能を有する上層金属膜４０４として、たとえばＴｉＮ、ＴａＮ、およびＨｆＮのいずれかが適している。
【０１７５】
次に、上層金属膜４０４上に、所定のパターンのレジスト１０５を形成する（図３１）。図３１に示すように、パターニング後のレジスト１０５は、第一の領域Ｓ１０にのみ残存する。次に、パターニング後のレジスト１０５をマスクとして使用して、上層金属膜４０４およびＮ−ｍｅｔａｌ１０４に対してウェットエッチ等を施す。これにより、図３１に示すように、第二の領域Ｓ２０に形成されていた、上層金属膜４０４およびＮ−ｍｅｔａｌ１０４が除去される。
【０１７６】
第一の領域Ｓ１０からレジスト１０５を除去した後、上層金属膜４０４上およびゲート絶縁膜１０３上に、実施の形態１で示したシリコン膜１０６を成膜する（図３２）。次に、図３２に示すように、多結晶シリコン膜１０６上に、実施の形態１で示したゲートハードマスク１０７を形成する。なお、図３２から分かるように、多結晶シリコン膜１０６およびゲートハードマスク１０７は、第一の領域Ｓ１０および第二の領域Ｓ２０の両方に形成されている。
【０１７７】
次に、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、上層金属膜４０４、多結晶シリコン膜１０６およびゲートハードマスク１０７に対して、ドライエッチング、ウェットエッチング等を施す。これにより、図３３に示すように、第一の領域Ｓ１０の半導体基板１０１上には、第一のゲート構造Ｇ３１が形成され、第二の領域Ｓ２０の半導体基板１０１上には、第二のゲート構造Ｇ２が形成される。
【０１７８】
ここで、第一のゲート構造Ｇ３１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、上層金属膜４０４および多結晶シリコン膜１０６とが当該順に積層された積層構造である（図３３）。他方、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３および多結晶シリコン膜１０６とが当該順に積層された積層構造である（図３３）。また、第一のゲート構造Ｇ３１上および第二のゲート構造Ｇ２上には、各々ゲートハードマスク１０７が形成されている（図３３）。
【０１７９】
以後、実施の形態１と同様に、ソース・ドレイン領域１０８，１１２，１０９，１１３の形成、サイドウォール膜１１０，１１１の形成、ニッケルシリサイド１１４形成、層間ライナー膜１１５と層間絶縁膜１１６の形成、および多結晶シリコン膜１０６のフルシリサイド化処理等を実施する。
【０１８０】
これにより、図３４に示す構造が形成される。図３４に示すように、第一のゲート構造Ｇ３１は、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、上層金属膜４０４およびフルシリサイド膜１１７の積層構造となり、第二のゲート構造Ｇ２は、ゲート絶縁膜１０３およびフルシリサイド膜１１７の積層構造となる。なお、実施の形態１で説明したように、第二のゲート構造Ｇ２を構成するフルシリサイド膜１１７は、シリサイド金属含有量の多いフルシリサイドである。
【０１８１】
上記フルシリサイド膜１１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１８２】
本実施の形態では上記工程が実施されるので、実施の形態１で説明した効果に加えて、次のような効果も有する。
【０１８３】
具体的に、本実施の形態では、ゲート絶縁膜１０３、Ｎ−ｍｅｔａｌ１０４、上層金属膜４０４、および多結晶シリコン膜１０６（後に、フルシリサイド膜１１７となる）とが当該順に積層した積層構造である、第一のゲート構造Ｇ３１を形成する工程を含んでいる。ここで、上層金属膜４０４は、ＴｉＮ、ＴａＮ、およびＨｆＮのいずれかである。
【０１８４】
したがって、Ｎ−ｍｅｔａｌ１０４上に上層金属膜４０４が形成されているので、多結晶シリコン１０６のフルシリサイド化処理の際に、シリサイド金属がＮ−ｍｅｔａｌ１０４中に侵入することを抑制できる。さらに、上層金属膜４０４は、ＴｉＮ、ＴａＮ、およびＨｆＮ等であるので、Ｎ−ｍｅｔａｌ１０４の酸化防止層として機能する。よって、Ｎ−ｍｅｔａｌ１０４がウェハプロセス中に変質することを防止できる。以上により、安定したデバイス特性が実現できる。
【０１８５】
また、半導体膜１０６として、多結晶シリコンの代わりに、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜１０６は、フルジャーマナイトゲート等となる。
【０１８６】
＜実施の形態６＞
本実施の形態に係るＣＭＩＳトランジスタの製造方法は、実施の形態２に係るＣＭＩＳトランジスタの製造方法の応用形態である。本実施の形態に係る製造方法を、工程断面図を用いて説明する。
【０１８７】
図１５に示した半導体基板２０１を用意する。実施の形態２で説明したように、第一の領域Ｓ３０には、ＰＭＩＳトランジスタが形成され、第二の領域Ｓ４０には、ＮＭＩＳトランジスタが形成される。イオン注入処理により、半導体基板２０１内には、Ｎ型のウエル領域およびＰ型のウエル領域が形成される（図１５では図示せず）。
【０１８８】
次に、第一の領域Ｓ３０の半導体基板２０１上に、ゲート絶縁膜２０３と金属膜（Ｐ−ｍｅｔａｌ）２０４と上層金属膜５０４と半導体膜（多結晶シリコン膜）２０６とが当該順に積層した積層構造である、第一のゲート構造Ｇ４１を形成する。また、第二の領域Ｓ４０記半導体基板２０１上に、ゲート絶縁膜２０３と半導体膜（多結晶シリコン膜）２０６とが当該順に積層した積層構造である、第二のゲート構造Ｇ１２を形成する。
【０１８９】
ここで、第一のゲート構造Ｇ４１は、ＰＭＩＳトランジスタの構成要素である。また、第二のゲート構造Ｇ１２は、ＮＭＩＳトランジスタの構成要素である。後述において、具体的な第一のゲート構造Ｇ４１および第二のゲート構造Ｇ１２の製造方法を、図３５から図３８を用いて説明する。
【０１９０】
まず、実施の形態２で説明したように、第一の領域Ｓ３０および第二の領域Ｓ４０の半導体基板２０１上に、ハフニウムシリケイト膜から成るゲート絶縁膜２０３を形成する（図３５）。次に、実施の形態２と同様に、ゲート絶縁膜２０３上にＰ−ｍｅｔａｌ２０４を形成する（図３５）。Ｐ−ｍｅｔａｌ２０４の膜厚は、５ｎｍ〜３０ｎｍ程度であり、たとえば１０ｎｍである。
【０１９１】
次に、本実施の形態では、Ｐ−ｍｅｔａｌ２０４上に、上層金属膜５０４を形成する（図３５）。当該上層金属膜５０４は、Ｐ−ｍｅｔａｌ２０４の酸化防止膜として機能する。当該機能を有する上層金属膜５０４として、たとえばＴｉＮ、ＴａＮ、およびＨｆＮのいずれかが適している。
【０１９２】
次に、上層金属膜５０４上に、所定のパターンのレジスト２０５を形成する（図３６）。図３６に示すように、パターニング後のレジスト２０５は、第一の領域Ｓ３０にのみ残存する。次に、パターニング後のレジスト２０５をマスクとして使用して、上層金属膜５０４およびＰ−ｍｅｔａｌ２０４に対してウェットエッチ等を施す。これにより、図３６に示すように、第二の領域Ｓ４０に形成されていた、上層金属膜５０４およびＰ−ｍｅｔａｌ２０４が除去される。
【０１９３】
第一の領域Ｓ３０からレジスト２０５を除去した後、上層金属膜５０４上およびゲート絶縁膜２０３上に、実施の形態２で示した多結晶シリコン膜２０６を成膜する（図３７）。次に、図３７に示すように、多結晶シリコン膜２０６上に、実施の形態２で示したゲートハードマスク２０７を形成する。なお、図３７から分かるように、多結晶シリコン膜２０６およびゲートハードマスク２０７は、第一の領域Ｓ３０および第二の領域Ｓ４０の両方に形成されている。
【０１９４】
次に、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、上層金属膜５０４、多結晶シリコン膜２０６およびゲートハードマスク２０７に対して、ドライエッチング、ウェットエッチング等を施す。これにより、図３８に示すように、第一の領域Ｓ３０の半導体基板２０１上には、第一のゲート構造Ｇ４１が形成され、第二の領域Ｓ４０の半導体基板２０１上には、第二のゲート構造Ｇ１２が形成される。
【０１９５】
ここで、第一のゲート構造Ｇ４１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、上層金属膜５０４および多結晶シリコン膜２０６とが当該順に積層された積層構造である（図３８）。他方、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３および多結晶シリコン膜２０６とが当該順に積層された積層構造である（図３８）。また、第一のゲート構造Ｇ４１上および第二のゲート構造Ｇ１２上には、各々ゲートハードマスク２０７が形成されている（図３８）。
【０１９６】
以後、実施の形態２と同様に、ソース・ドレイン領域２０８，２１２，２０９，２１３の形成、サイドウォール膜２１０，２１１の形成、ニッケルシリサイド２１４形成、層間ライナー膜２１５と層間絶縁膜２１６の形成、および多結晶シリコン膜２０６のフルシリサイド化処理等を実施する。
【０１９７】
これにより、図３９に示す構造が形成される。図３９に示すように、第一のゲート構造Ｇ４１は、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、上層金属膜５０４およびフルシリサイド膜２１７の積層構造となり、第二のゲート構造Ｇ１２は、ゲート絶縁膜２０３およびフルシリサイド膜２１７の積層構造となる。なお、実施の形態２で説明したように、第二のゲート構造Ｇ１２を構成するフルシリサイド膜２１７は、シリサイド金属含有量の少ないフルシリサイドである。
【０１９８】
上記フルシリサイド膜２１７形成後、層間絶縁膜を積み増しし、ＣＭＰ処理による平坦化、コンタクトプラグ形成等のフローを経て、通常のバックエンドフローを実施する。以上により、ＣＭＩＳトランジスタが完成する。
【０１９９】
本実施の形態では上記工程が実施されるので、実施の形態２で説明した効果に加えて、次のような効果も有する。
【０２００】
具体的に、本実施の形態では、ゲート絶縁膜２０３、Ｐ−ｍｅｔａｌ２０４、上層金属膜５０４、および多結晶シリコン膜２０６（後に、フルシリサイド膜２１７となる）とが当該順に積層した積層構造である、第一のゲート構造Ｇ４１を形成する工程を含んでいる。ここで、上層金属膜５０４は、ＴｉＮ、ＴａＮ、およびＨｆＮのいずれかである。
【０２０１】
したがって、Ｐ−ｍｅｔａｌ２０４上に上層金属膜５０４が形成されているので、多結晶シリコン２０６のフルシリサイド化処理の際に、シリサイド金属がＰ−ｍｅｔａｌ２０４中に侵入することを抑制できる。さらに、上層金属膜５０４は、ＴｉＮ、ＴａＮ、およびＨｆＮ等であるので、Ｐ−ｍｅｔａｌ２０４の酸化防止層として機能する。よって、Ｐ−ｍｅｔａｌ２０４がウェハプロセス中に変質することを防止できる。以上により、安定したデバイス特性が実現できる。
【０２０２】
また、半導体膜２０６として、多結晶シリコンの代わりに、ゲルマニウム膜やシリコンゲルマニウム膜を用いても良い。この場合、低抵抗化処理により、半導体膜２０６は、フルジャーマナイトゲート等となる。
【０２０３】
上記各実施の形態に記載のＣＭＩＳトランジスタの形成方法は、４５ｎｍノード以降のシリコン半導体集積回路製品の全てが対象となる。特に、トランジスタの電流駆動能力の向上が望まれるものに適する。具体的に、本発明は、高速動作を求められるロジック回路の製造方法に適する。
【図面の簡単な説明】
【０２０４】
【図１】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図４】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図５】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図６】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図７】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図８】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図９】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１０】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１１】実施の形態１に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１２】従来技術に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１３】従来技術に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１４】従来技術に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１５】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１６】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１７】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１８】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図１９】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２０】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２１】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２２】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２３】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２４】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２５】実施の形態２に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２６】実施の形態３に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２７】実施の形態３に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２８】実施の形態４に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図２９】実施の形態４に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３０】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３１】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３２】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３３】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３４】実施の形態５に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３５】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３６】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３７】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３８】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【図３９】実施の形態６に係るＣＭＩＳトランジスタの製造方法を説明する工程断面図である。
【符号の説明】
【０２０５】
１０１，２０１ 半導体基板、１０３，２０３ ゲート絶縁膜、１０４ 金属膜（Ｎ−ｍｅｔａｌ）、１０６，２０６ 多結晶シリコン（半導体膜）、１０６ａ，２０６ａ イオン注入された多結晶シリコン、１１４，２１４ ニッケルシリサイド、１１７，２１７ フルシリサイド膜（シリサイド膜）、２０４ 金属膜（Ｐ−ｍｅｔａｌ）、４０４，５０４ 上層金属膜、Ｇ１，Ｇ１１ 第一のゲート構造、Ｇ２，Ｇ１２ 第二のゲート構造、Ｓ１０，Ｓ３０ 第一の領域、Ｓ２０，Ｓ４０ 第二の領域。
【特許請求の範囲】
【請求項１】
（Ａ）第一の導電型の第一のトランジスタが形成される第一の領域と、第二の導電型の第二のトランジスタが形成される第二の領域とを、有する半導体基板を用意する工程と、
（Ｂ）前記第一の領域の前記半導体基板上に、ゲート絶縁膜と金属膜と半導体膜とが当該順に積層した積層構造であり、前記第一のトランジスタを構成する第一のゲート構造を形成する工程と、
（Ｃ）前記第二の領域の前記半導体基板上に、ゲート絶縁膜と半導体膜とが当該順に積層した積層構造であり、前記第二のトランジスタを構成する第二のゲート構造を形成する工程と、
（Ｄ）前記第一のゲート構造および前記第二のゲート構造をマスクした状態で、前記第一のゲート構造の両脇における前記半導体基板上および前記第二のゲート構造の両脇における前記半導体基板上を、低抵抗化させる工程と、
（Ｅ）前記第一のゲート構造を構成する前記半導体膜および前記第二のゲート構造を構成する前記半導体膜を低抵抗化させる工程とを、備えている、
ことを特徴とするＣＭＩＳトランジスタの製造方法。
【請求項２】
前記半導体膜は、
多結晶シリコン膜である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項３】
前記工程（Ｅ）は、
各前記多結晶シリコン膜を、フルシリサイド化させる工程である、
ことを特徴とする請求項２に記載のＣＭＩＳトランジスタの製造方法。
【請求項４】
前記半導体膜は、
ゲルマニウム膜である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項５】
前記半導体膜は、
シリコンゲルマニウム膜である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項６】
前記工程（Ｅ）は、
各前記半導体膜全体を、低抵抗化させる工程である、
ことを特徴とする請求項４または請求項５に記載のＣＭＩＳトランジスタの製造方法。
【請求項７】
前記第一のトランジスタは、
Ｎ型トランジスタであり、
前記金属膜は、
Ｎ型の仕事関数を有する金属である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項８】
前記金属膜は、
Ｔａ化合物またはＨｆ化合物である、
ことを特徴とする請求項７に記載のＣＭＩＳトランジスタの製造方法。
【請求項９】
前記第二のトランジスタは、
Ｐ型トランジスタであり、
前記工程（Ｅ）は、
前記第二のゲート構造を構成する前記半導体膜を、Ｎｉ3Ｓｉ、Ｎｉ31Ｓｉ12、およびＮｉ2Ｓｉのいずれかの組成に、シリサイド化させる工程である、
ことを特徴とする請求項７に記載のＣＭＩＳトランジスタの製造方法。
【請求項１０】
前記第一のトランジスタは、
Ｐ型トランジスタであり、
前記金属膜は、
Ｐ型の仕事関数を有する金属である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項１１】
前記金属膜は、
Ｔｉ化合物、Ｗ化合物、Ｒｕ化合物、およびＰｔ化合物のいずれかである、
ことを特徴とする請求項１０に記載のＣＭＩＳトランジスタの製造方法。
【請求項１２】
前記第二のトランジスタは、
Ｎ型トランジスタであり、
前記工程（Ｅ）は、
前記第一のゲート構造を構成する前記半導体膜を、ＮｉＳｉまたはＮｉＳｉ2の組成に、シリサイド化させる工程である、
ことを特徴とする請求項１０に記載のＣＭＩＳトランジスタの製造方法。
【請求項１３】
前記工程（Ｅ）は、
前記工程（Ｄ）の後に、実施する、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項１４】
前記工程（Ｅ）は、
Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌのうち、少なくとも１以上を含む金属を用いたシリサイド化工程である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項１５】
前記金属膜の膜厚は、
５〜３０ｎｍである、
ことを特徴とする請求項７または請求項１０に記載のＣＭＩＳトランジスタの製造方法。
【請求項１６】
（Ｆ）前記工程（Ｅ）の前に、前記第一のゲート構造を構成する前記多結晶シリコン膜に対して、イオン注入処理を行う工程を、さらに備えている、
ことを特徴とする請求項２に記載のＣＭＩＳトランジスタの製造方法。
【請求項１７】
前記工程（Ｆ）は、
燐、砒素、および酸素のうち、少なくとも１つを注入する工程である、
ことを特徴とする請求項１６に記載のＣＭＩＳトランジスタの製造方法。
【請求項１８】
前記工程（Ｂ）は、
前記ゲート絶縁膜と前記金属膜と上層金属膜と前記半導体膜とが当該順に積層した積層構造である、前記第一のゲート構造を形成する工程である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項１９】
前記上層金属膜は、
ＴｉＮ、ＴａＮ、およびＨｆＮのいずれかである、
ことを特徴とする請求項１８に記載のＣＭＩＳトランジスタの製造方法。
【請求項１】
（Ａ）第一の導電型の第一のトランジスタが形成される第一の領域と、第二の導電型の第二のトランジスタが形成される第二の領域とを、有する半導体基板を用意する工程と、
（Ｂ）前記第一の領域の前記半導体基板上に、ゲート絶縁膜と金属膜と半導体膜とが当該順に積層した積層構造であり、前記第一のトランジスタを構成する第一のゲート構造を形成する工程と、
（Ｃ）前記第二の領域の前記半導体基板上に、ゲート絶縁膜と半導体膜とが当該順に積層した積層構造であり、前記第二のトランジスタを構成する第二のゲート構造を形成する工程と、
（Ｄ）前記第一のゲート構造および前記第二のゲート構造をマスクした状態で、前記第一のゲート構造の両脇における前記半導体基板上および前記第二のゲート構造の両脇における前記半導体基板上を、低抵抗化させる工程と、
（Ｅ）前記第一のゲート構造を構成する前記半導体膜および前記第二のゲート構造を構成する前記半導体膜を低抵抗化させる工程とを、備えている、
ことを特徴とするＣＭＩＳトランジスタの製造方法。
【請求項２】
前記半導体膜は、
多結晶シリコン膜である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項３】
前記工程（Ｅ）は、
各前記多結晶シリコン膜を、フルシリサイド化させる工程である、
ことを特徴とする請求項２に記載のＣＭＩＳトランジスタの製造方法。
【請求項４】
前記半導体膜は、
ゲルマニウム膜である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項５】
前記半導体膜は、
シリコンゲルマニウム膜である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項６】
前記工程（Ｅ）は、
各前記半導体膜全体を、低抵抗化させる工程である、
ことを特徴とする請求項４または請求項５に記載のＣＭＩＳトランジスタの製造方法。
【請求項７】
前記第一のトランジスタは、
Ｎ型トランジスタであり、
前記金属膜は、
Ｎ型の仕事関数を有する金属である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項８】
前記金属膜は、
Ｔａ化合物またはＨｆ化合物である、
ことを特徴とする請求項７に記載のＣＭＩＳトランジスタの製造方法。
【請求項９】
前記第二のトランジスタは、
Ｐ型トランジスタであり、
前記工程（Ｅ）は、
前記第二のゲート構造を構成する前記半導体膜を、Ｎｉ3Ｓｉ、Ｎｉ31Ｓｉ12、およびＮｉ2Ｓｉのいずれかの組成に、シリサイド化させる工程である、
ことを特徴とする請求項７に記載のＣＭＩＳトランジスタの製造方法。
【請求項１０】
前記第一のトランジスタは、
Ｐ型トランジスタであり、
前記金属膜は、
Ｐ型の仕事関数を有する金属である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項１１】
前記金属膜は、
Ｔｉ化合物、Ｗ化合物、Ｒｕ化合物、およびＰｔ化合物のいずれかである、
ことを特徴とする請求項１０に記載のＣＭＩＳトランジスタの製造方法。
【請求項１２】
前記第二のトランジスタは、
Ｎ型トランジスタであり、
前記工程（Ｅ）は、
前記第一のゲート構造を構成する前記半導体膜を、ＮｉＳｉまたはＮｉＳｉ2の組成に、シリサイド化させる工程である、
ことを特徴とする請求項１０に記載のＣＭＩＳトランジスタの製造方法。
【請求項１３】
前記工程（Ｅ）は、
前記工程（Ｄ）の後に、実施する、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項１４】
前記工程（Ｅ）は、
Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ、Ｈｆ、Ｔａ、Ｙｂ、Ｅｒ、およびＡｌのうち、少なくとも１以上を含む金属を用いたシリサイド化工程である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項１５】
前記金属膜の膜厚は、
５〜３０ｎｍである、
ことを特徴とする請求項７または請求項１０に記載のＣＭＩＳトランジスタの製造方法。
【請求項１６】
（Ｆ）前記工程（Ｅ）の前に、前記第一のゲート構造を構成する前記多結晶シリコン膜に対して、イオン注入処理を行う工程を、さらに備えている、
ことを特徴とする請求項２に記載のＣＭＩＳトランジスタの製造方法。
【請求項１７】
前記工程（Ｆ）は、
燐、砒素、および酸素のうち、少なくとも１つを注入する工程である、
ことを特徴とする請求項１６に記載のＣＭＩＳトランジスタの製造方法。
【請求項１８】
前記工程（Ｂ）は、
前記ゲート絶縁膜と前記金属膜と上層金属膜と前記半導体膜とが当該順に積層した積層構造である、前記第一のゲート構造を形成する工程である、
ことを特徴とする請求項１に記載のＣＭＩＳトランジスタの製造方法。
【請求項１９】
前記上層金属膜は、
ＴｉＮ、ＴａＮ、およびＨｆＮのいずれかである、
ことを特徴とする請求項１８に記載のＣＭＩＳトランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２００９−２７７９６１（Ｐ２００９−２７７９６１Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００８−１２９１９６（Ｐ２００８−１２９１９６）
【出願日】平成２０年５月１６日（２００８．５．１６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２０年５月１６日（２００８．５．１６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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