ＣＭＯＳ集積回路及び増幅回路
【課題】ＳＯＩ基板にＬＮＡ回路を形成した場合や、バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能なＣＭＯＳ集積回路を提供する。
【解決手段】ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、前記電界効果トランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に形成し、ボディ電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路が提供される。かかるＣＭＯＳ集積回路を用いることで、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能となる。
【解決手段】ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、前記電界効果トランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に形成し、ボディ電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路が提供される。かかるＣＭＯＳ集積回路を用いることで、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ集積回路及び増幅回路に関する。
【背景技術】
【０００２】
携帯電話や無線データ通信装置のような無線通信システムにおいて、受信側では受信した信号を増幅するための増幅回路が設けられる。そのような増幅回路の一つとして、例えばローノイズアンプ（ＬＮＡ）がある。ＬＮＡは、その回路自身が発生するノイズを出来る限り小さくして信号を増幅する回路であり、無線受信回路のフロントエンドに配置される必須の回路である。
【０００３】
ＬＮＡをＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；相補型金属酸化膜半導体）で実現することは、ＬＮＡの低価格化に対して大きな需要がある。そして、ＬＮＡの本来の役割から、ノイズフィギュア（Ｎｏｉｓｅ Ｆｉｇｕｒｅ：雑音指数）の低減と、妨害波を受け止めることができるような高い線形性が、常に求められる。
【０００４】
また、ＬＮＡをＣＭＯＳで実現する際に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が良く用いられる（例えば特許文献１等参照）。ＳＯＩ基板は、基板の高抵抗化による高いＱ値を持つインダクタやトランジスタに付く寄生容量が小さく、ＬＮＡ回路に適している。そして、ＳＯＩ基板を用いたＣＭＯＳ ＬＮＡの入力トランジスタには、寄生容量が小さいという理由から、ボディ電位を固定しない、いわゆるフローティングボディ型ＭＯＳトランジスタが良く用いられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２０７０３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、フローティングボディ型ＭＯＳトランジスタでは、ＳＯＩ基板特有の現象であるキンク現象により、高い線形性が達成しにくいという問題があった。キンク現象とは、ドレイン電圧に対する電流の非線形現象のことである。従って、ＬＮＡの性能を高めるには、ＳＯＩ基板にＬＮＡ回路を形成した場合において、このような非線形現象を回避させることが求められる。バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合についても、同様にＮＦの劣化の回避と高い線形性の達成させることが要求される。
【０００７】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、ＳＯＩ基板にＬＮＡ回路を形成した場合や、バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能な、新規かつ改良されたＣＭＯＳ集積回路及び増幅回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある観点によれば、ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、前記電界効果トランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に形成し、ボディ電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路が提供される。
【０００９】
かかる構成によれば、電界効果トランジスタは、ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続されており、電界効果トランジスタはＳＯＩ基板上に形成し、ボディ電位と、ソース電位以下の電位との間を、抵抗素子で接続する。その結果、ＳＯＩ基板にＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能なＣＭＯＳ集積回路を構成することができる。
【００１０】
前記抵抗素子の抵抗値は、ボディ端子とゲート端子との間の寄生容量が、ソース端子とゲート端子との間の寄生容量に影響されなくなるものであってもよい。
【００１１】
前記抵抗素子の抵抗値は、以下の数式を満たすＲの１０倍以上っであってもよい。
【数１】
なお、Ｃｇｂはゲート−ボディ間の寄生容量を、ωは前記電界効果トランジスタに入力される信号の角周波数を表す。
【００１２】
前記抵抗素子の抵抗値は、１ｋΩ以上であってもよい。
【００１３】
また、上記課題を解決するために、本発明の別の観点によれば、ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、前記電界効果トランジスタはバルクＣＭＯＳプロセスで形成されるトリプルウエル型の電界効果トランジスタであり、Ｐウエルの電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路が提供される。
【００１４】
かかる構成によれば、電界効果トランジスタは、ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続されており、電界効果トランジスタはバルクＣＭＯＳプロセスで形成されるトリプルウエル型の電界効果トランジスタであり、Ｐウエルの電位と、ソース電位以下の電位との間を、抵抗素子で接続する。その結果、バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能なＣＭＯＳ集積回路を構成することができる。
【００１５】
前記抵抗素子の抵抗値は、Ｐウエル端子とゲート端子との間の寄生容量が、ソース端子とゲート端子との間の寄生容量に影響されなくなるものであってもよい。
【００１６】
前記抵抗素子の抵抗値は、１ｋΩ以上であってもよい。
【００１７】
また、上記課題を解決するために、本発明の別の観点によれば、上記ＣＭＯＳ集積回路を含むことを特徴とする、増幅回路が提供される。
【発明の効果】
【００１８】
以上説明したように本発明によれば、ＳＯＩ基板にＬＮＡ回路を形成した場合や、バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能な、新規かつ改良されたＣＭＯＳ集積回路及び増幅回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態にかかる無線通信装置１０の構成例を示す説明図である。
【図２】本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成例を示す説明図である。
【図３】一般的なボディタイ型ＭＯＳトランジスタの構造を示す説明図である。
【図４】高抵抗素子１１４の抵抗値とＮＦとの関係をグラフで示す説明図である。
【図５】本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の別の構成例を示す説明図である。
【図６】本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の別の構成例を示す説明図である。
【図７】バルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴの構造例を示す説明図である。
【図８】本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の別の構成例を示す説明図である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２１】
＜１．本発明の一実施形態＞
［無線通信装置の構成例］
まず、本発明の一実施形態にかかる無線通信装置の構成例について説明する。図１は、本発明の一実施形態にかかる無線通信装置１０の構成例を示す説明図である。以下、図１を用いて、本発明の一実施形態にかかる無線通信装置１０の構成例について説明する。
【００２２】
図１に示したように、本発明の一実施形態にかかる無線通信装置１０は、アンテナ１１と、伝送線路１２と、インピーダンス整合回路１３と、ＬＮＡ１４と、ミキサ１５と、局部発振器１６と、フィルタ１７と、増幅器１８と、ＡＤ変換器１９と、デジタル復調器２０と、を含んで構成される。
【００２３】
アンテナ１１は、電波を送信及び受信するものである。本実施形態では、無線通信装置１０は、ＧＨｚ帯の高周波信号、特に５ＧＨｚ帯の高周波信号を送受信する。アンテナ１１で受信された高周波信号は、伝送線路１２を通じてインピーダンス整合回路１３に送られる。
【００２４】
インピーダンス整合回路１３は、伝送線路１２への高周波信号の反射が最小となるようなインピーダンスマッチングを行う回路である。アンテナ１１で受信された高周波信号は、伝送線路１２を通じてインピーダンス整合回路１３に送られた後にＬＮＡ１４に送られる。
【００２５】
ＬＮＡ１４は、インピーダンス整合回路１３から送られてくる高周波信号を増幅する。上述したように、ＬＮＡ１４は、回路自身が発生するノイズを出来る限り小さくして信号を増幅する回路である。そして本実施形態では、ＬＮＡ１４はＣＭＯＳで実現される。ＬＮＡ１４で増幅された高周波信号はミキサ１５に送られる。
【００２６】
ミキサ１５は、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とを乗算するものである。ミキサ１５で、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とが乗算されることで、ＧＨｚ帯の高周波信号はＭＨｚ帯の信号に変換される。ミキサ１５は、ＭＨｚ帯の信号をフィルタ１７に出力する。
【００２７】
局部発振器１６は、所定の周波数の高周波信号を出力する。局部発振器１６が出力する高周波信号はミキサ１５に送られる。上述したように、ミキサ１５で、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とが乗算されることで、ＧＨｚ帯の高周波信号はＭＨｚ帯の信号に変換される。
【００２８】
フィルタ１７は、ミキサ１５から出力される信号の内、所定の周波数領域のみを通過させる。フィルタ１７を通過した信号は増幅器１８に送られる。増幅器１８は、フィルタ１７を通過した信号を増幅させる。増幅器１８によって増幅された信号はＡＤ変換器１９に送られる。
【００２９】
ＡＤ変換器１９は、増幅器１８から送られるアナログ信号をデジタル信号に変換する。ＡＤ変換器１９によって変換されたデジタル信号はデジタル復調器２０に送られる。デジタル復調器２０は、ＡＤ変換器１９によって変換されたデジタル信号を復調する。デジタル復調器２０がデジタル信号を復調することで、無線通信装置１０は受信した高周波信号の内容を把握することができる。
【００３０】
以上、図１を用いて、本発明の一実施形態にかかる無線通信装置１０の構成例について説明した。次に、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成例について説明する。
【００３１】
［ＬＮＡの構成例］
図２は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成例を示す説明図である。以下、図２を用いて本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成について説明する。
【００３２】
図２に示したように、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４は、入力端子１０１と、インダクタ１０２と、保護回路１０３と、増幅回路１０４と、出力端子１０５と、を含んで構成される。増幅回路１０４は、ＮチャネルＭＯＳＦＥＴ１１１と、負荷抵抗１１２と、インダクタ１１３と、を含んで構成される。
【００３３】
入力端子１０１は、インピーダンス整合回路１３から送られてくる高周波信号が到達する端子である。入力端子１０１は、増幅回路１０４に含まれるＮチャネルＭＯＳＦＥＴ１１１のゲートに、インダクタ１０２を介して接続される。保護回路１０３は、増幅回路１０４に大信号が入力されるのを防ぐための回路であり、所定の電圧以上の電圧が発生すると、その電圧以上の成分をカットして増幅回路１０４へ出力する。
【００３４】
増幅回路１０４は、入力端子１０１が受けた高周波信号を増幅して、出力端子１０５へ出力する。上述したように、増幅回路１０４は、ＭＯＳＦＥＴ１１１と、負荷抵抗１１２と、インダクタ１１３と、高抵抗素子１１４と、を含んで構成される。図２に示したように、ＭＯＳＦＥＴ１１１は、ドレインが負荷抵抗１１２の一端に、ゲートが入力端子１０１に、ドレインがインダクタ１１３の一端に、それぞれ接続されている。
【００３５】
本実施形態では、ＭＯＳＦＥＴ１１１は、ＳＯＩ基板上に形成される。そして本実施形態では、ＭＯＳＦＥＴ１１１はボディタイ型ＭＯＳトランジスタである。ボディタイ型ＭＯＳトランジスタは、フローティングボディ型ＭＯＳトランジスタと比較して、良好な線形性を有する。本実施形態では、ＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１にボディタイ型ＭＯＳトランジスタを用いて、かつ、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続する。
【００３６】
通常、ＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタにおいては、ゲートがソース／ドレイン領域とボディ領域とを分離させている。これにより、ボティとゲートとの間が必然的に大きくなる。図３は、一般的なボディタイ型ＭＯＳトランジスタの構造を示す説明図である。
【００３７】
図３に示すように、ＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタは、ゲートがソース／ドレイン領域とボディ領域とを分離させていることがわかる。このような条件で、単にボディ電位とソース電位との間を接続してしまうと、ボディとゲートとの間の寄生容量が、ソースとゲートとの間の寄生容量に追加されてしまう。従って、ＬＮＡ１４の遮断周波数Ｆｔも劣化し、ＮＦも悪化してしまう。
【００３８】
そこで本実施形態においては、ＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタであるＭＯＳＦＥＴ１１１において、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続する。高抵抗素子１１４の抵抗値は、例えば１ｋΩ以上とする。
【００３９】
ＭＯＳＦＥＴ１１１のボディ電位とソース電位との間に、高抵抗素子１１４を挿入することで、ボディとゲートとの間の寄生容量が、ソースとゲートとの間の寄生容量に追加されることは無くなる。ＭＯＳＦＥＴ１１１のボディとゲートとの間の寄生容量が、ソースとゲートとの間の寄生容量に追加されなくなるので、ＬＮＡ１４の遮断周波数Ｆｔが劣化することは無く、ＮＦの悪化も回避することが出来る。
【００４０】
このように、ＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１にボディタイ型ＭＯＳトランジスタを用いて、かつ、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続することで、本実施形態にかかるＬＮＡ１４は、ボディタイ型ＭＯＳトランジスタが有する良好な線形性を享受しつつ、ボディとゲートとの間の寄生容量が、ソースとゲートとの間の寄生容量に追加されなくなり、ＮＦの悪化も回避することが出来る。
【００４１】
図４は、ＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１にボディタイ型ＭＯＳトランジスタを用いて、かつ、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続した場合の、高抵抗素子１１４の抵抗値とＮＦとの関係をグラフで示す説明図である。なお、このグラフは５ＧＨｚの電波を無線通信装置１０で受信した場合における、高抵抗素子１１４の抵抗値とＮＦとの関係を示したものである。
【００４２】
図４に示したように、高抵抗素子１１４の抵抗値が１００Ωを超えた辺りから低下し始め、１〜２ｋΩを超えた辺りから、ＬＮＡ１４のＮＦが、高抵抗素子１１４の抵抗値が低い場合と比べて低下していくことが分かる。従って、高抵抗素子１１４として、抵抗値が１〜２ｋΩ以上の高抵抗素子を用いることで、ＬＮＡ１４のＮＦが良好なものとなる。
【００４３】
高抵抗素子１１４の適切な抵抗値の算出方法の一例を説明する。図５は、ゲート・ボディ・ソース間の寄生容量および高抵抗素子１１４の等価回路を示す説明図である。
【００４４】
ゲート−ボディ間の寄生容量をＣｇｂとすると、角周波数ωは以下の数式を満たす。
【００４５】
【数２】
・・・数式１
【００４６】
そして、高抵抗素子１１４の抵抗値は、以下の数式を満たすＲの１０倍程度とすることが望ましい。１０倍とする理由は、ゲート−ボディ間の寄生容量の影響が出にくくするためである。
【００４７】
【数３】
・・・数式２
【００４８】
ここで、数式２に、ｆ＝５ＧＨｚ、Ｃｇｂ＝０．１ｐＦを代入すると、高抵抗素子１１４の抵抗値はおおよそ２ｋΩ程度となり、図４に示したグラフの結果と一致する。
【００４９】
図２では、ＭＯＳＦＥＴ１１１にボディタイ型ＭＯＳトランジスタを用いて、かつ、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続していたが、本発明はかかる例に限定されない。高抵抗素子１１４は、ソース電位よりも低い電位とボディ電位との間に挿入することで、ＮＦの劣化の回避という目的は達成される。
【００５０】
図５は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の別の構成例を示す説明図である。図５に示したＬＮＡ１４の増幅回路１０４は、図２とは異なり、ＭＯＳＦＥＴ１１１のボディ電位と、インダクタ１１４と接地電位との間の電位に、高抵抗素子１１４’が挿入されている。
【００５１】
このように高抵抗素子１１４’を挿入することによっても、図５に示したＬＮＡ１４は、ＮＦの劣化の回避という目的を達成することができる。
【００５２】
図６は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４のさらに別の構成例を示す説明図である。図６に示したＬＮＡ１４の増幅回路１０４は、図２や図５とは異なり、ＭＯＳＦＥＴ１１１のボディ電位と、所定のバイアス電位Ｖ２との間に、高抵抗素子１１４’’が挿入されている。ここで、所定のバイアス電位は、ＭＯＳＦＥＴ１１１のソース電位よりも低い電位を設定する。
【００５３】
このように、ＭＯＳＦＥＴ１１１のソース電位よりも低いバイアス電位と、ＭＯＳＦＥＴ１１１のボディ電位との間に高抵抗素子１１４’’を挿入することによっても、図６に示したＬＮＡ１４は、ＮＦの劣化の回避という目的を達成することができる。
【００５４】
ここまでは、ＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタを、ＬＮＡ１４の入力トランジスタとして用いた場合について説明したが、本発明はかかる例に限定されない。例えば、ＬＮＡ１４の入力トランジスタに、バルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴを使用した場合であっても、同様にＮＦの劣化の回避という目的を達成することができる。
【００５５】
図７は、バルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴの構造例を示す説明図である。図７に示すような、バルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴを、ＬＮＡ１４の入力トランジスタに用いる場合に、Ｐウエルの電位とソース電位との間に高抵抗素子を挿入する。Ｐウエルの電位とソース電位との間に高抵抗素子を挿入することで、ＮＦの劣化の回避という目的を達成することができる。
【００５６】
図８は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４のさらに別の構成例を示す説明図である。図８に示したＬＮＡ１４の増幅回路１０４は、入力トランジスタにバルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴであるＭＯＳＦＥＴ１１１’を用いており、Ｐウエルの電位とソース電位との間に高抵抗素子１１４’’’を挿入している。
【００５７】
このようにＰウエルの電位とソース電位との間に高抵抗素子１１４’’’を挿入することによっても、図８に示したＬＮＡ１４は、ＮＦの劣化の回避という目的を達成することができる。もちろん、入力トランジスタにバルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴを用いた場合であっても、Ｐウエルの電位とソース電位より低い電位との間に高抵抗素子１１４’’’を挿入するようにしてもよい。
【００５８】
＜２．まとめ＞
以上説明したように本発明の一実施形態によれば、無線通信装置１０に含まれるＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１にＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタや、トリプルウエル型のＮＭＯＳＦＥＴを用いる。
【００５９】
そして、ボディタイ型ＭＯＳトランジスタをＭＯＳＦＥＴ１１１に用いた場合には、ボディ電位と、ソース電位またはソース電位よりも低い電位との間を、高抵抗素子で接続することで、ＮＦの劣化を回避させて、高い線形性を有しつつ良好なＮＦ特性を有するＬＮＡを構成することができる。
【００６０】
同様に、トリプルウエル型のＮＭＯＳＦＥＴをＭＯＳＦＥＴ１１１に用いた場合には、Ｐウエルの電位とソース電位との間に高抵抗素子で接続することで、ＮＦの劣化を回避させて、高い線形性を有しつつ良好なＮＦ特性を有するＬＮＡを構成することができる。
【００６１】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【００６２】
１０ 無線通信装置
１１ アンテナ
１２ 伝送線路
１３ インピーダンス整合回路
１４ ＬＮＡ
１５ ミキサ
１６ 局部発振器
１７ フィルタ
１８ 増幅器
１９ ＡＤ変換器
２０ デジタル復調器
１０１ 入力端子
１０２ インダクタ
１０３ 保護回路
１０４ 増幅回路
１０５ 出力端子
１１１ ＭＯＳＦＥＴ
１１２ 負荷抵抗
１１３ インダクタ
１１４ 高抵抗素子
【技術分野】
【０００１】
本発明は、ＣＭＯＳ集積回路及び増幅回路に関する。
【背景技術】
【０００２】
携帯電話や無線データ通信装置のような無線通信システムにおいて、受信側では受信した信号を増幅するための増幅回路が設けられる。そのような増幅回路の一つとして、例えばローノイズアンプ（ＬＮＡ）がある。ＬＮＡは、その回路自身が発生するノイズを出来る限り小さくして信号を増幅する回路であり、無線受信回路のフロントエンドに配置される必須の回路である。
【０００３】
ＬＮＡをＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；相補型金属酸化膜半導体）で実現することは、ＬＮＡの低価格化に対して大きな需要がある。そして、ＬＮＡの本来の役割から、ノイズフィギュア（Ｎｏｉｓｅ Ｆｉｇｕｒｅ：雑音指数）の低減と、妨害波を受け止めることができるような高い線形性が、常に求められる。
【０００４】
また、ＬＮＡをＣＭＯＳで実現する際に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が良く用いられる（例えば特許文献１等参照）。ＳＯＩ基板は、基板の高抵抗化による高いＱ値を持つインダクタやトランジスタに付く寄生容量が小さく、ＬＮＡ回路に適している。そして、ＳＯＩ基板を用いたＣＭＯＳ ＬＮＡの入力トランジスタには、寄生容量が小さいという理由から、ボディ電位を固定しない、いわゆるフローティングボディ型ＭＯＳトランジスタが良く用いられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２０７０３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、フローティングボディ型ＭＯＳトランジスタでは、ＳＯＩ基板特有の現象であるキンク現象により、高い線形性が達成しにくいという問題があった。キンク現象とは、ドレイン電圧に対する電流の非線形現象のことである。従って、ＬＮＡの性能を高めるには、ＳＯＩ基板にＬＮＡ回路を形成した場合において、このような非線形現象を回避させることが求められる。バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合についても、同様にＮＦの劣化の回避と高い線形性の達成させることが要求される。
【０００７】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、ＳＯＩ基板にＬＮＡ回路を形成した場合や、バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能な、新規かつ改良されたＣＭＯＳ集積回路及び増幅回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある観点によれば、ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、前記電界効果トランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に形成し、ボディ電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路が提供される。
【０００９】
かかる構成によれば、電界効果トランジスタは、ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続されており、電界効果トランジスタはＳＯＩ基板上に形成し、ボディ電位と、ソース電位以下の電位との間を、抵抗素子で接続する。その結果、ＳＯＩ基板にＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能なＣＭＯＳ集積回路を構成することができる。
【００１０】
前記抵抗素子の抵抗値は、ボディ端子とゲート端子との間の寄生容量が、ソース端子とゲート端子との間の寄生容量に影響されなくなるものであってもよい。
【００１１】
前記抵抗素子の抵抗値は、以下の数式を満たすＲの１０倍以上っであってもよい。
【数１】
なお、Ｃｇｂはゲート−ボディ間の寄生容量を、ωは前記電界効果トランジスタに入力される信号の角周波数を表す。
【００１２】
前記抵抗素子の抵抗値は、１ｋΩ以上であってもよい。
【００１３】
また、上記課題を解決するために、本発明の別の観点によれば、ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、前記電界効果トランジスタはバルクＣＭＯＳプロセスで形成されるトリプルウエル型の電界効果トランジスタであり、Ｐウエルの電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路が提供される。
【００１４】
かかる構成によれば、電界効果トランジスタは、ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続されており、電界効果トランジスタはバルクＣＭＯＳプロセスで形成されるトリプルウエル型の電界効果トランジスタであり、Ｐウエルの電位と、ソース電位以下の電位との間を、抵抗素子で接続する。その結果、バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能なＣＭＯＳ集積回路を構成することができる。
【００１５】
前記抵抗素子の抵抗値は、Ｐウエル端子とゲート端子との間の寄生容量が、ソース端子とゲート端子との間の寄生容量に影響されなくなるものであってもよい。
【００１６】
前記抵抗素子の抵抗値は、１ｋΩ以上であってもよい。
【００１７】
また、上記課題を解決するために、本発明の別の観点によれば、上記ＣＭＯＳ集積回路を含むことを特徴とする、増幅回路が提供される。
【発明の効果】
【００１８】
以上説明したように本発明によれば、ＳＯＩ基板にＬＮＡ回路を形成した場合や、バルクＣＭＯＳプロセスを用いてＬＮＡ回路を形成した場合に、ＮＦの劣化の回避と高い線形性の達成とを実現することが可能な、新規かつ改良されたＣＭＯＳ集積回路及び増幅回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態にかかる無線通信装置１０の構成例を示す説明図である。
【図２】本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成例を示す説明図である。
【図３】一般的なボディタイ型ＭＯＳトランジスタの構造を示す説明図である。
【図４】高抵抗素子１１４の抵抗値とＮＦとの関係をグラフで示す説明図である。
【図５】本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の別の構成例を示す説明図である。
【図６】本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の別の構成例を示す説明図である。
【図７】バルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴの構造例を示す説明図である。
【図８】本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の別の構成例を示す説明図である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２１】
＜１．本発明の一実施形態＞
［無線通信装置の構成例］
まず、本発明の一実施形態にかかる無線通信装置の構成例について説明する。図１は、本発明の一実施形態にかかる無線通信装置１０の構成例を示す説明図である。以下、図１を用いて、本発明の一実施形態にかかる無線通信装置１０の構成例について説明する。
【００２２】
図１に示したように、本発明の一実施形態にかかる無線通信装置１０は、アンテナ１１と、伝送線路１２と、インピーダンス整合回路１３と、ＬＮＡ１４と、ミキサ１５と、局部発振器１６と、フィルタ１７と、増幅器１８と、ＡＤ変換器１９と、デジタル復調器２０と、を含んで構成される。
【００２３】
アンテナ１１は、電波を送信及び受信するものである。本実施形態では、無線通信装置１０は、ＧＨｚ帯の高周波信号、特に５ＧＨｚ帯の高周波信号を送受信する。アンテナ１１で受信された高周波信号は、伝送線路１２を通じてインピーダンス整合回路１３に送られる。
【００２４】
インピーダンス整合回路１３は、伝送線路１２への高周波信号の反射が最小となるようなインピーダンスマッチングを行う回路である。アンテナ１１で受信された高周波信号は、伝送線路１２を通じてインピーダンス整合回路１３に送られた後にＬＮＡ１４に送られる。
【００２５】
ＬＮＡ１４は、インピーダンス整合回路１３から送られてくる高周波信号を増幅する。上述したように、ＬＮＡ１４は、回路自身が発生するノイズを出来る限り小さくして信号を増幅する回路である。そして本実施形態では、ＬＮＡ１４はＣＭＯＳで実現される。ＬＮＡ１４で増幅された高周波信号はミキサ１５に送られる。
【００２６】
ミキサ１５は、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とを乗算するものである。ミキサ１５で、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とが乗算されることで、ＧＨｚ帯の高周波信号はＭＨｚ帯の信号に変換される。ミキサ１５は、ＭＨｚ帯の信号をフィルタ１７に出力する。
【００２７】
局部発振器１６は、所定の周波数の高周波信号を出力する。局部発振器１６が出力する高周波信号はミキサ１５に送られる。上述したように、ミキサ１５で、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とが乗算されることで、ＧＨｚ帯の高周波信号はＭＨｚ帯の信号に変換される。
【００２８】
フィルタ１７は、ミキサ１５から出力される信号の内、所定の周波数領域のみを通過させる。フィルタ１７を通過した信号は増幅器１８に送られる。増幅器１８は、フィルタ１７を通過した信号を増幅させる。増幅器１８によって増幅された信号はＡＤ変換器１９に送られる。
【００２９】
ＡＤ変換器１９は、増幅器１８から送られるアナログ信号をデジタル信号に変換する。ＡＤ変換器１９によって変換されたデジタル信号はデジタル復調器２０に送られる。デジタル復調器２０は、ＡＤ変換器１９によって変換されたデジタル信号を復調する。デジタル復調器２０がデジタル信号を復調することで、無線通信装置１０は受信した高周波信号の内容を把握することができる。
【００３０】
以上、図１を用いて、本発明の一実施形態にかかる無線通信装置１０の構成例について説明した。次に、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成例について説明する。
【００３１】
［ＬＮＡの構成例］
図２は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成例を示す説明図である。以下、図２を用いて本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成について説明する。
【００３２】
図２に示したように、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４は、入力端子１０１と、インダクタ１０２と、保護回路１０３と、増幅回路１０４と、出力端子１０５と、を含んで構成される。増幅回路１０４は、ＮチャネルＭＯＳＦＥＴ１１１と、負荷抵抗１１２と、インダクタ１１３と、を含んで構成される。
【００３３】
入力端子１０１は、インピーダンス整合回路１３から送られてくる高周波信号が到達する端子である。入力端子１０１は、増幅回路１０４に含まれるＮチャネルＭＯＳＦＥＴ１１１のゲートに、インダクタ１０２を介して接続される。保護回路１０３は、増幅回路１０４に大信号が入力されるのを防ぐための回路であり、所定の電圧以上の電圧が発生すると、その電圧以上の成分をカットして増幅回路１０４へ出力する。
【００３４】
増幅回路１０４は、入力端子１０１が受けた高周波信号を増幅して、出力端子１０５へ出力する。上述したように、増幅回路１０４は、ＭＯＳＦＥＴ１１１と、負荷抵抗１１２と、インダクタ１１３と、高抵抗素子１１４と、を含んで構成される。図２に示したように、ＭＯＳＦＥＴ１１１は、ドレインが負荷抵抗１１２の一端に、ゲートが入力端子１０１に、ドレインがインダクタ１１３の一端に、それぞれ接続されている。
【００３５】
本実施形態では、ＭＯＳＦＥＴ１１１は、ＳＯＩ基板上に形成される。そして本実施形態では、ＭＯＳＦＥＴ１１１はボディタイ型ＭＯＳトランジスタである。ボディタイ型ＭＯＳトランジスタは、フローティングボディ型ＭＯＳトランジスタと比較して、良好な線形性を有する。本実施形態では、ＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１にボディタイ型ＭＯＳトランジスタを用いて、かつ、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続する。
【００３６】
通常、ＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタにおいては、ゲートがソース／ドレイン領域とボディ領域とを分離させている。これにより、ボティとゲートとの間が必然的に大きくなる。図３は、一般的なボディタイ型ＭＯＳトランジスタの構造を示す説明図である。
【００３７】
図３に示すように、ＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタは、ゲートがソース／ドレイン領域とボディ領域とを分離させていることがわかる。このような条件で、単にボディ電位とソース電位との間を接続してしまうと、ボディとゲートとの間の寄生容量が、ソースとゲートとの間の寄生容量に追加されてしまう。従って、ＬＮＡ１４の遮断周波数Ｆｔも劣化し、ＮＦも悪化してしまう。
【００３８】
そこで本実施形態においては、ＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタであるＭＯＳＦＥＴ１１１において、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続する。高抵抗素子１１４の抵抗値は、例えば１ｋΩ以上とする。
【００３９】
ＭＯＳＦＥＴ１１１のボディ電位とソース電位との間に、高抵抗素子１１４を挿入することで、ボディとゲートとの間の寄生容量が、ソースとゲートとの間の寄生容量に追加されることは無くなる。ＭＯＳＦＥＴ１１１のボディとゲートとの間の寄生容量が、ソースとゲートとの間の寄生容量に追加されなくなるので、ＬＮＡ１４の遮断周波数Ｆｔが劣化することは無く、ＮＦの悪化も回避することが出来る。
【００４０】
このように、ＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１にボディタイ型ＭＯＳトランジスタを用いて、かつ、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続することで、本実施形態にかかるＬＮＡ１４は、ボディタイ型ＭＯＳトランジスタが有する良好な線形性を享受しつつ、ボディとゲートとの間の寄生容量が、ソースとゲートとの間の寄生容量に追加されなくなり、ＮＦの悪化も回避することが出来る。
【００４１】
図４は、ＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１にボディタイ型ＭＯＳトランジスタを用いて、かつ、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続した場合の、高抵抗素子１１４の抵抗値とＮＦとの関係をグラフで示す説明図である。なお、このグラフは５ＧＨｚの電波を無線通信装置１０で受信した場合における、高抵抗素子１１４の抵抗値とＮＦとの関係を示したものである。
【００４２】
図４に示したように、高抵抗素子１１４の抵抗値が１００Ωを超えた辺りから低下し始め、１〜２ｋΩを超えた辺りから、ＬＮＡ１４のＮＦが、高抵抗素子１１４の抵抗値が低い場合と比べて低下していくことが分かる。従って、高抵抗素子１１４として、抵抗値が１〜２ｋΩ以上の高抵抗素子を用いることで、ＬＮＡ１４のＮＦが良好なものとなる。
【００４３】
高抵抗素子１１４の適切な抵抗値の算出方法の一例を説明する。図５は、ゲート・ボディ・ソース間の寄生容量および高抵抗素子１１４の等価回路を示す説明図である。
【００４４】
ゲート−ボディ間の寄生容量をＣｇｂとすると、角周波数ωは以下の数式を満たす。
【００４５】
【数２】
・・・数式１
【００４６】
そして、高抵抗素子１１４の抵抗値は、以下の数式を満たすＲの１０倍程度とすることが望ましい。１０倍とする理由は、ゲート−ボディ間の寄生容量の影響が出にくくするためである。
【００４７】
【数３】
・・・数式２
【００４８】
ここで、数式２に、ｆ＝５ＧＨｚ、Ｃｇｂ＝０．１ｐＦを代入すると、高抵抗素子１１４の抵抗値はおおよそ２ｋΩ程度となり、図４に示したグラフの結果と一致する。
【００４９】
図２では、ＭＯＳＦＥＴ１１１にボディタイ型ＭＯＳトランジスタを用いて、かつ、ボディ電位とソース電位との間を、高抵抗素子１１４を介して接続していたが、本発明はかかる例に限定されない。高抵抗素子１１４は、ソース電位よりも低い電位とボディ電位との間に挿入することで、ＮＦの劣化の回避という目的は達成される。
【００５０】
図５は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の別の構成例を示す説明図である。図５に示したＬＮＡ１４の増幅回路１０４は、図２とは異なり、ＭＯＳＦＥＴ１１１のボディ電位と、インダクタ１１４と接地電位との間の電位に、高抵抗素子１１４’が挿入されている。
【００５１】
このように高抵抗素子１１４’を挿入することによっても、図５に示したＬＮＡ１４は、ＮＦの劣化の回避という目的を達成することができる。
【００５２】
図６は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４のさらに別の構成例を示す説明図である。図６に示したＬＮＡ１４の増幅回路１０４は、図２や図５とは異なり、ＭＯＳＦＥＴ１１１のボディ電位と、所定のバイアス電位Ｖ２との間に、高抵抗素子１１４’’が挿入されている。ここで、所定のバイアス電位は、ＭＯＳＦＥＴ１１１のソース電位よりも低い電位を設定する。
【００５３】
このように、ＭＯＳＦＥＴ１１１のソース電位よりも低いバイアス電位と、ＭＯＳＦＥＴ１１１のボディ電位との間に高抵抗素子１１４’’を挿入することによっても、図６に示したＬＮＡ１４は、ＮＦの劣化の回避という目的を達成することができる。
【００５４】
ここまでは、ＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタを、ＬＮＡ１４の入力トランジスタとして用いた場合について説明したが、本発明はかかる例に限定されない。例えば、ＬＮＡ１４の入力トランジスタに、バルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴを使用した場合であっても、同様にＮＦの劣化の回避という目的を達成することができる。
【００５５】
図７は、バルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴの構造例を示す説明図である。図７に示すような、バルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴを、ＬＮＡ１４の入力トランジスタに用いる場合に、Ｐウエルの電位とソース電位との間に高抵抗素子を挿入する。Ｐウエルの電位とソース電位との間に高抵抗素子を挿入することで、ＮＦの劣化の回避という目的を達成することができる。
【００５６】
図８は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４のさらに別の構成例を示す説明図である。図８に示したＬＮＡ１４の増幅回路１０４は、入力トランジスタにバルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴであるＭＯＳＦＥＴ１１１’を用いており、Ｐウエルの電位とソース電位との間に高抵抗素子１１４’’’を挿入している。
【００５７】
このようにＰウエルの電位とソース電位との間に高抵抗素子１１４’’’を挿入することによっても、図８に示したＬＮＡ１４は、ＮＦの劣化の回避という目的を達成することができる。もちろん、入力トランジスタにバルクＣＭＯＳプロセスにおけるトリプルウエル型のＮＭＯＳＦＥＴを用いた場合であっても、Ｐウエルの電位とソース電位より低い電位との間に高抵抗素子１１４’’’を挿入するようにしてもよい。
【００５８】
＜２．まとめ＞
以上説明したように本発明の一実施形態によれば、無線通信装置１０に含まれるＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１にＳＯＩ基板上に形成したボディタイ型ＭＯＳトランジスタや、トリプルウエル型のＮＭＯＳＦＥＴを用いる。
【００５９】
そして、ボディタイ型ＭＯＳトランジスタをＭＯＳＦＥＴ１１１に用いた場合には、ボディ電位と、ソース電位またはソース電位よりも低い電位との間を、高抵抗素子で接続することで、ＮＦの劣化を回避させて、高い線形性を有しつつ良好なＮＦ特性を有するＬＮＡを構成することができる。
【００６０】
同様に、トリプルウエル型のＮＭＯＳＦＥＴをＭＯＳＦＥＴ１１１に用いた場合には、Ｐウエルの電位とソース電位との間に高抵抗素子で接続することで、ＮＦの劣化を回避させて、高い線形性を有しつつ良好なＮＦ特性を有するＬＮＡを構成することができる。
【００６１】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【００６２】
１０ 無線通信装置
１１ アンテナ
１２ 伝送線路
１３ インピーダンス整合回路
１４ ＬＮＡ
１５ ミキサ
１６ 局部発振器
１７ フィルタ
１８ 増幅器
１９ ＡＤ変換器
２０ デジタル復調器
１０１ 入力端子
１０２ インダクタ
１０３ 保護回路
１０４ 増幅回路
１０５ 出力端子
１１１ ＭＯＳＦＥＴ
１１２ 負荷抵抗
１１３ インダクタ
１１４ 高抵抗素子
【特許請求の範囲】
【請求項１】
ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、
前記電界効果トランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に形成し、ボディ電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路。
【請求項２】
前記抵抗素子の抵抗値は、ボディ端子とゲート端子との間の寄生容量が、ソース端子とゲート端子との間の寄生容量に影響されなくなるものであることを特徴とする、請求項１に記載のＣＭＯＳ集積回路。
【請求項３】
前記抵抗素子の抵抗値は、以下の数式を満たすＲの１０倍以上とすることを特徴とする、請求項２に記載のＣＭＯＳ集積回路。
【数１】
（Ｃｇｂ：ゲート−ボディ間の寄生容量、ω：前記電界効果トランジスタに入力される信号の角周波数）
【請求項４】
前記抵抗素子の抵抗値は、１ｋΩ以上であることを特徴とする、請求項１に記載のＣＭＯＳ集積回路。
【請求項５】
ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、
前記電界効果トランジスタはバルクＣＭＯＳプロセスで形成されるトリプルウエル型の電界効果トランジスタであり、Ｐウエルの電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路。
【請求項６】
前記抵抗素子の抵抗値は、Ｐウエル端子とゲート端子との間の寄生容量が、ソース端子とゲート端子との間の寄生容量に追加されなくなるものであることを特徴とする、請求項１に記載のＣＭＯＳ集積回路。
【請求項７】
前記抵抗素子の抵抗値は、１ｋΩ以上であることを特徴とする、請求項３に記載のＣＭＯＳ集積回路。
【請求項８】
請求項１〜７のいずれかに記載のＣＭＯＳ集積回路を含むことを特徴とする、増幅回路。
【請求項１】
ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、
前記電界効果トランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に形成し、ボディ電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路。
【請求項２】
前記抵抗素子の抵抗値は、ボディ端子とゲート端子との間の寄生容量が、ソース端子とゲート端子との間の寄生容量に影響されなくなるものであることを特徴とする、請求項１に記載のＣＭＯＳ集積回路。
【請求項３】
前記抵抗素子の抵抗値は、以下の数式を満たすＲの１０倍以上とすることを特徴とする、請求項２に記載のＣＭＯＳ集積回路。
【数１】
（Ｃｇｂ：ゲート−ボディ間の寄生容量、ω：前記電界効果トランジスタに入力される信号の角周波数）
【請求項４】
前記抵抗素子の抵抗値は、１ｋΩ以上であることを特徴とする、請求項１に記載のＣＭＯＳ集積回路。
【請求項５】
ゲート電極に信号入力端子が、ドレイン電極に電源端子が、ソース電極に接地端子がそれぞれ接続された電界効果トランジスタを備え、
前記電界効果トランジスタはバルクＣＭＯＳプロセスで形成されるトリプルウエル型の電界効果トランジスタであり、Ｐウエルの電位と、ソース電位以下の電位との間を、抵抗素子で接続することを特徴とする、ＣＭＯＳ集積回路。
【請求項６】
前記抵抗素子の抵抗値は、Ｐウエル端子とゲート端子との間の寄生容量が、ソース端子とゲート端子との間の寄生容量に追加されなくなるものであることを特徴とする、請求項１に記載のＣＭＯＳ集積回路。
【請求項７】
前記抵抗素子の抵抗値は、１ｋΩ以上であることを特徴とする、請求項３に記載のＣＭＯＳ集積回路。
【請求項８】
請求項１〜７のいずれかに記載のＣＭＯＳ集積回路を含むことを特徴とする、増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−１１０５８９（Ｐ２０１３−１１０５８９Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５４０８２（Ｐ２０１１−２５４０８２）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
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