説明

DCDCコンバータ、電源回路及び半導体装置

【課題】消費電力を抑えることができるDCDCコンバータを提供する。
【解決手段】DCDCコンバータは、制御回路と、スイッチング素子と、スイッチング素子のデューティ比に見合った高さの出力電圧を生成する定電圧生成部とを有する。制御回路は、入力電圧及び出力電圧をアナログ値からデジタル値に変換するADコンバータと、出力電圧のデジタル値を用いてデューティ比を定める信号処理回路と、デューティ比に従ってスイッチング素子のスイッチングを制御する信号を生成するパルス変調回路と、入力電圧及び出力電圧のデジタル値に従って信号処理回路への電源電圧の供給の有無を選択する電源制御回路とを有する。当該信号処理回路はデューティ比を記憶する記憶装置を有し、当該記憶装置は、記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子の電荷を保持する、酸化物半導体をチャネル形成領域に含むトランジスタとを有する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デジタル制御型のDCDCコンバータと、上記DCDCコンバータを用いた電源回路及び半導体装置に関する。
【背景技術】
【0002】
DCDCコンバータは、入力電圧の値に係わらず、一定の出力電圧を得ることができる定電圧回路であり、整流回路などと共に電源回路に用いられている。特に、スイッチング方式のDCDCコンバータを用いた電源回路は、スイッチング電源またはスイッチングレギュレータと呼ばれている。
【0003】
スイッチング方式のDCDCコンバータは、スイッチング素子により入力電圧からパルス状の波形を有する電圧を形成し、当該電圧をコイルや容量素子などにおいて平滑化或いは保持することで、所望の値の出力電圧を得るものである。そして、上記スイッチング素子がオンである期間の割合、所謂デューティ比は、DCDCコンバータ内の制御回路において制御されている。上記デューティ比の値を制御回路において制御することで、出力電圧の値を制御することができる。
【0004】
なお、DCDCコンバータは、制御回路をアナログ回路で構成するアナログ制御型が主流であった。しかし、近年では、DSP(Digital Signal Processor)などの信号処理回路が制御回路に用いられた、デジタル制御型のDCDCコンバータが実用化されている。デジタル制御型のDCDCコンバータは、スイッチング素子を高速でスイッチングさせることが可能であり、制御回路における信号処理の精度を高め、なおかつ、制御回路の構成を簡素化することができる。
【0005】
下記特許文献1には、デジタル制御方式を用いた電源制御について記載されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−9386号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、電子機器の性能を評価する上で、低消費電力であることは重要なポイントの一つである。とりわけ、携帯電話などの携帯型の電子機器は、消費電力の高さが連続使用時間の短縮化というデメリットに繋がるため、低消費電力化を図ることが強く要求される。そして、DCDCコンバータは、二次電池から出力される電圧を制御する目的で携帯用の電子機器に多用されていることもあり、消費電力の低減が求められている。
【0008】
上記特許文献1では、情報処理装置が省電力モードに移行する際に、DSPのクロックを停止することでDSPを停止し、低消費電力化を図る技術について記載されている。しかし、DSPなどの集積回路では、クロック信号などの駆動信号の供給を停止している状態でも、集積回路へ電源電圧が供給されているため、トランジスタのオフ電流などによって電力が消費されている。よって、DCDCコンバータの更なる低消費電力化を図るためには、DSPへの駆動信号の供給を停止するだけではなく、DSPへの電源電圧の供給も停止する必要がある。
【0009】
しかし、DSPへの電源電圧の供給を停止する場合、DSP内のレジスタに保持されているデューティ比のデータが消失してしまう。そのため、DSPへの電源電圧の供給を再開した際に、DCDCコンバータから出力される電圧が一時的に不安定な状態になりやすい。上記状態になるのを防ぐために、DSPへの電源電圧の供給を停止する前に、フラッシュメモリ等の不揮発性を有する外部記憶装置に、デューティ比のデータを退避させておくことは可能である。しかし、上記外部記憶装置からDSP内のレジスタにデータを戻すのには時間を要するため、上記方法は消費電力の低減を目的とした短時間の電源電圧の供給の停止には適さない。
【0010】
上述したような技術的背景のもと、本発明では、消費電力を抑えることができるDCDCコンバータと、上記DCDCコンバータを用いた電源回路または半導体装置の提供を課題の一つとする。特に、短時間の電源電圧の供給の停止により消費電力を抑えることができるDCDCコンバータと、上記DCDCコンバータを用いた電源回路または半導体装置の提供を課題の一つとする。
【課題を解決するための手段】
【0011】
上記課題を解決するために、本発明の一態様では、制御回路において、デューティ比を決めるDSPなどの信号処理回路内に、下記の構成を有する記憶装置を設ける。上記記憶装置は、記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するトランジスタとを有する。
【0012】
上記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を、チャネル形成領域に含む。上記特性を有する半導体をチャネル形成領域に含むトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が極めて小さい。
【0013】
具体的に、上記記憶素子は、インバータまたはクロックドインバータなどの、入力された信号の論理値を反転させて出力する論理素子を用いて構成することができる。
【0014】
そして、本発明の一態様では、DCDCコンバータに与えられる入力電圧及び出力電圧の大きさに従って、信号処理回路への電源電圧の供給を停止するか否かを選択する電源制御回路を、制御回路内に設ける。具体的に、電源制御回路は、出力電圧が所望の値に保たれており、なおかつ、入力電圧の変動が小さい場合において、信号処理回路への電源電圧の供給を停止する。また、電源制御回路は、入力電圧の変動が大きい場合において、或いは、出力電圧が所望の値に保たれていない場合において、信号処理回路への電源電圧の供給を行う。
【0015】
信号処理回路において定められたデューティ比のデータは、記憶装置が有する記憶素子において保持される。そして、記憶素子に保持されているデューティ比のデータは、信号処理回路への電源電圧の供給が停止する前に、記憶装置が有する容量素子に待避させる。具体的に、データの待避は、容量素子における電荷の保持により行い、上記電荷の保持は、上記オフ電流の低いトランジスタをオフにすることで行う。そして、信号処理回路への電源電圧の供給が再開された後に、待避させておいたデータを、記憶素子に戻す。上記構成により、電源電圧の供給が停止されても記憶装置内のデータの消失を防ぐことができる。よって、外部記憶回路にデータを待避させる必要がないため、信号処理回路、もしくは信号処理回路を含む制御回路において、短い時間でも電源電圧の供給の停止を行うことができる。その結果、DCDCコンバータの消費電力を低減させることができる。また、電源電圧の供給が停止されても、デューティ比のデータは記憶装置内において保持されているため、電源電圧の供給が再開された後も、DCDCコンバータの出力電圧が不安定になるのを防ぐことができる。
【0016】
具体的に、本発明の一態様に係るDCDCコンバータは、スイッチング素子と、スイッチング素子のデューティ比を制御する制御回路と、スイッチング素子により入力電圧の供給が制御され、デューティ比に見合った高さの出力電圧を生成する定電圧生成部とを有する。上記制御回路は、出力電圧をアナログ値からデジタル値に変換するADコンバータと、入力電圧をアナログ値からデジタル値に変換するADコンバータと、上記出力電圧のデジタル値を用いてデューティ比を定める信号処理回路と、上記デューティ比に従って、スイッチング素子のスイッチングを制御する信号を生成するパルス変調回路と、入力電圧のデジタル値と出力電圧のデジタル値に従って、信号処理回路への電源電圧の供給の有無を選択する電源制御回路とを有する。信号処理回路は、上記デューティ比を記憶する記憶装置を有する。そして、上記記憶装置は、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に有するトランジスタを用いた記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するトランジスタとを有し、上記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含む。
【発明の効果】
【0017】
本発明の一態様では、上記構成により、消費電力を抑えることができるDCDCコンバータと、上記DCDCコンバータを用いた電源回路または半導体装置を提供することができる。
【図面の簡単な説明】
【0018】
【図1】DCDCコンバータの構成と、記憶装置の構成を示す図。
【図2】DCDCコンバータの動作を示すフローチャート。
【図3】記憶回路の回路図。
【図4】記憶装置の構成を示す図。
【図5】信号処理回路のブロック図。
【図6】記憶装置の断面図。
【図7】トランジスタの断面図、及び上面図。
【図8】トランジスタの断面図、及び上面図。
【図9】酸化物半導体の構造を説明する図。
【図10】酸化物半導体の構造を説明する図。
【図11】酸化物半導体の構造を説明する図。
【図12】DCDCコンバータの構成の一例を示す図。
【図13】DCDCコンバータの構成の一例を示す図。
【図14】DCDCコンバータを用いた半導体装置の図。
【図15】電子機器の図。
【図16】DCDCコンバータの構成を示す図。
【発明を実施するための形態】
【0019】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0020】
なお、マイクロプロセッサ、画像処理回路などの集積回路や、RFタグ、記憶媒体、太陽電池、発光素子を用いた発光装置、半導体表示装置等、DCDCコンバータまたは電源回路を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子(OLED)に代表される発光素子を備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)など、DCDCコンバータまたは電源回路を有している半導体表示装置が、その範疇に含まれる。
【0021】
(実施の形態1)
本発明の一態様に係るDCDCコンバータの構成を、図1(A)に一例として示す。
【0022】
図1(A)に示すDCDCコンバータ100は、入力端子INに与えられる入力電圧(Vin)を用いて、一定の出力電圧(Vout)を生成し、出力端子OUTから出力する電力変換回路101を有する。また、電力変換回路101は、スイッチング素子102と、定電圧生成部103とを有する。さらに、図1(A)に示すDCDCコンバータ100は、スイッチング素子102がオンである期間の割合、すなわちデューティ比を制御するための制御回路104を、有する。
【0023】
スイッチング素子102は、制御回路104によって定められたデューティ比に従ってスイッチングする。そして、スイッチング素子102がオンのときに定電圧生成部103への入力電圧Vinの供給を行い、オフのときにその供給を停止する。スイッチング素子102がオフすると、定電圧生成部103にはグラウンドなどの基準電圧が与えられる。よって、スイッチング素子102のスイッチングに従って、入力電圧と基準電圧が交互に出現するパルス状の信号が、定電圧生成部103に供給される。
【0024】
定電圧生成部103は、コイル、容量素子、ダイオードのいずれか一つまたは複数を有している。定電圧生成部103は、パルス状の信号が供給されると、上記信号の電圧を平滑化或いは保持することで、一定の出力電圧を生成する。
【0025】
そして、制御回路104によって定められたデューティ比が変化すると、出力電圧の値も変化する。具体的には、入力電圧を有するパルスの出現する期間の割合が大きいほど、出力電圧と基準電圧の差は大きくなる。逆に、入力電圧によるパルスの出現する期間の割合が小さいほど、出力電圧と基準電圧の差は小さくなる。
【0026】
なお、本発明の一態様では、スイッチング素子102のスイッチングは、パルス幅制御(PWM:Pulse Width Modulation control)により行っても良いし、パルス周波数制御(PFM:Pulse Frequency Modulation control)により行っても良い。
【0027】
或いは、本発明の一態様では、パルス幅制御とパルス周波数制御とを組み合わせて、スイッチング素子102のスイッチングによる出力電圧の調整を行っても良い。例えば、出力電圧が小さい場合は、パルス周波数制御を用いた方がスイッチング素子102のスイッチングの周波数を低く抑えることができ、スイッチング素子102のスイッチングによる電力損失を小さく抑えることができる。逆に、出力電圧が大きい場合は、パルス幅制御を用いた方がスイッチング素子102のスイッチングの周波数を低く抑えることができ、スイッチング素子102のスイッチングによる電力損失を小さく抑えることができる。よって、出力電圧の大きさに合わせて、パルス幅制御とパルス周波数制御を切り替えることで、電力変換効率の向上を図ることができる。
【0028】
制御回路104は、ADコンバータ105と、ADコンバータ106と、信号処理回路107と、パルス変調回路108と、電源制御回路109とを有する。また、信号処理回路107は、記憶装置110を有する。
【0029】
ADコンバータ105は、出力電圧Voutをアナログ値からデジタル値に変換する機能を有する。信号処理回路107は、上記出力電圧Voutのデジタル値を用いて、デューティ比を定める機能を有する。定められたデューティ比のデータは、信号処理回路107内の記憶装置110において保持される。パルス変調回路108は、上記デューティ比に従って、スイッチング素子102のスイッチングを制御する制御信号を、生成する機能を有する。ADコンバータ106は、入力電圧Vinをアナログ値からデジタル値に変換する機能を有する。電源制御回路109は、上記入力電圧Vinのデジタル値及び出力電圧Voutのデジタル値に従って、信号処理回路107への電源電圧VDDの供給の有無を選択する機能を有する。
【0030】
次いで、図1(B)に、記憶装置110の構成の一例を、ブロック図で示す。図1(B)に示すように、記憶装置110は、記憶素子111と、当該記憶素子111のデータを記憶する容量素子112と、当該容量素子112における電荷の供給、保持、放出を制御するトランジスタ113とを有する。記憶素子111は、入力された信号の論理値を反転させて出力する論理素子115を複数用いている。記憶素子111と、容量素子112と、トランジスタ113とで、1ビットのデータを記憶することができる単位記憶回路114が構成されており、記憶装置110は、単位記憶回路114を単数または複数有する。
【0031】
なお、論理素子115には、インバータ、クロックドインバータなどを用いることができる。
【0032】
また、単位記憶回路114は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【0033】
信号Dinが有する1ビットのデューティ比のデータが、初段の単位記憶回路114に入力されると、上記データは記憶素子111に入力される。記憶素子111は、基準電圧GNDと、ハイレベルの電源電圧VDDが与えられている限りにおいて、上記データを保持する。そして、上記1ビットのデータが、後段の単位記憶回路114に入力されると、信号Dinが有する次の1ビットのデューティ比のデータが、初段の単位記憶回路114に入力される。上記動作を繰り返すことで、信号Dinが有する全ビットのデータが、複数の単位記憶回路114によって保持される。
【0034】
容量素子112は、単位記憶回路114に入力された信号Dinのデータを必要に応じて記憶できるように、トランジスタ113を介して、記憶素子111に接続されている。具体的に、容量素子112は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、トランジスタ113を介して記憶素子111に接続され、他方の電極は、グラウンドなどの基準電圧が与えられているノードに接続されている。トランジスタ113は、そのゲート電極に与えられる信号Sigによりスイッチングが制御される。
【0035】
なお、図1(A)において示した電源制御回路109は、上述したように、入力電圧Vin及び出力電圧Voutのデジタル値に従って、信号処理回路107への電源電圧VDDの供給の有無を選択する。具体的には、出力電圧Voutが所望の値に保たれており、入力電圧Vinの変動が小さい場合において、電源制御回路109は、信号処理回路107への電源電圧VDDの供給を停止する。また、入力電圧Vinの変動が大きい場合において、或いは、出力電圧Voutが所望の値に保たれていない場合において、電源制御回路109は、信号処理回路107への電源電圧VDDの供給を行う。
【0036】
そして、電源制御回路109によって信号処理回路107への電源電圧VDDの供給が停止される場合、記憶装置110では、電源電圧VDDの供給が停止される前に、記憶素子111に保持されていたデューティ比のデータを、容量素子112に待避させる。具体的に、データの待避は、容量素子112における電荷の保持により行い、上記電荷の保持は、上記オフ電流の低いトランジスタ113をオフにすることで行う。そして、信号処理回路107への電源電圧VDDの供給が再開された後に、待避させておいたデータを、記憶素子111に戻す。上記構成により、記憶装置110に保持されていたデューティ比のデータが、電源電圧VDDの供給が停止されることにより消失するのを防ぐことができる。
【0037】
図1(A)及び図1(B)に示した構成を有するDCDCコンバータ100の、具体的な動作の一例について、図2に示したフローチャートを用いて説明する。
【0038】
まず、信号処理回路107への電源電圧VDDの供給を停止するか否かの判断と、出力電圧Voutの調整が、開始される(A:01 開始)。上記判断の開始は、DCDCコンバータ100の外部から入力された命令に従って行っても良いし、所定のタイミングで自動的に行うようにしておいても良い。なお、信号処理回路107に既に電源電圧VDDが供給されているという前提のもと、信号処理回路107への電源電圧VDDの供給を停止するか否かの判断と、出力電圧Voutの調整とを行うものとする。
【0039】
信号処理回路107は、ADコンバータ105から出力された、出力電圧Voutのデジタル値と、所望の出力電圧Vdのデジタル値とを比較する。そして、出力電圧Voutが所望の出力電圧Vdに保たれているか否かを判断した結果をデータとして含む信号L−Flagが、信号処理回路107から出力される。また、ADコンバータ106は、入力電圧Vinのデジタル値を生成することで、入力電圧Vinが変動しているか否かを判断した結果をデータとして含む信号V−Flagを、出力する。
【0040】
例えば、信号L−Flagのデジタル値が1の場合、出力電圧Voutが所望の出力電圧Vdに保たれているものとする。信号L−Flagのデジタル値が0の場合、出力電圧Voutが所望の出力電圧Vdに保たれていないものとする。また、例えば、信号V−Flagのデジタル値が1の場合、入力電圧Vinが変動しているものとする。信号V−Flagのデジタル値が0の場合、入力電圧Vinが変動していないものとする。
【0041】
電源制御回路109では、信号L−Flagのデジタル値と信号V−Flagのデジタル値に従って、電源電圧VDDを信号処理回路107に供給するか否かを判断する。具体的には、信号L−Flagのデジタル値が1か否かを判断し(A:02 L−Flag=1)、信号V−Flagのデジタル値が1か否かを判断する(A:03 V−Flag=1)。そして、信号L−Flagのデジタル値が1、信号V−Flagのデジタル値が0である場合、信号処理回路107への電源電圧VDDの供給を停止する(A:04 VDDの供給を停止)。また、信号L−Flagのデジタル値が1または0である場合、或いは、信号L−Flagのデジタル値及び信号V−Flagのデジタル値が1である場合、信号処理回路107への電源電圧VDDの供給を行う(A:05 VDDを供給)。
【0042】
なお、信号L−Flagのデジタル値が1、信号V−Flagのデジタル値が1である場合、入力電圧Vinの変動に合わせて、出力電圧Voutを所望の出力電圧Vdに近づける必要がある。また、信号L−Flagのデジタル値が0、信号V−Flagのデジタル値が1または0である場合、入力電圧Vinの変動の有無に関わらず、出力電圧Voutが所望の出力電圧Vdに保たれていない状態であるため、出力電圧Voutを所望の出力電圧Vdに近づける必要がある。信号処理回路107では、ADコンバータ105から出力された、出力電圧Voutのデジタル値と、所望の出力電圧Vdのデジタル値とを比較した結果に従って、デューティ比を定める。
【0043】
具体的に、信号処理回路107において、出力電圧Voutが所望の出力電圧Vdと一致しているか否かを判断する(A:06 Vout=Vd)。一致している場合、出力電圧のデジタル値Soutの補正は行わない(A:07 Sout→Sout)。すなわち、この場合、補正前のデジタル値Soutが、補正後のデジタル値Sout’と等しくなる。
【0044】
一致していない場合、出力電圧Voutが所望の出力電圧Vdよりも大きいか否かを判断する(A:08 Vout>Vd)。出力電圧Voutが所望の出力電圧Vdよりも大きい場合、デューティ比が小さくなるように、出力電圧のデジタル値Soutから補正値Dを差し引くことでデジタル値Soutを補正し、デジタル値Sout’=Sout−Dを生成する(A:09 Sout→Sout−D)。
【0045】
出力電圧Voutが所望の出力電圧Vdよりも小さい場合、デューティ比が大きくなるように、出力電圧のデジタル値Soutに補正値Dを加算することでデジタル値Soutを補正し、デジタル値Sout’=Sout+Dを生成する(A:10 Sout→Sout+D)。
【0046】
次いで、信号処理回路107では、補正後のデジタル値Sout’にデジタルフィルタ処理を施す(A:11 DF処理)、デジタルフィルタ処理後のデジタル値Sout’をデータとして含む信号を、パルス変調回路108に送る。なお、デジタル値Sout’には、所望の出力電圧Vdを得るために必要なデューティ比が、データとして含まれている。パルス変調回路108は、スイッチング素子102が所望のデューティ比に従ってスイッチングするように、信号処理回路107から送られてきた上記信号に従って、スイッチング素子102を制御するための制御信号を、生成する。
【0047】
そして、電力変換回路101では、上記制御信号に従ってスイッチング素子102がスイッチングすることで、出力電圧Voutが所望の出力電圧Vdに近づくように、出力電圧Voutが調整される(A:12 Vout→Vd)。
【0048】
なお、出力電圧Voutが調整された後、信号処理回路107は、ADコンバータ105から出力された、出力電圧Voutのデジタル値と、所望の出力電圧Vdのデジタル値とを再度比較する。そして、出力電圧Voutが所望の出力電圧Vdに保たれているか否かを判断した結果をデータとして含む信号L−Flagが、信号処理回路107から出力される。
【0049】
電源制御回路109では、信号L−Flagのデジタル値に従って、出力電圧Voutが所望の出力電圧Vdに近づいたか否かを判断する。具体的には、信号L−Flagのデジタル値が1か否かを判断する(A:13 L−Flag=1)。そして、信号L−Flagのデジタル値が1である場合、信号処理回路107への電源電圧VDDの供給を停止するか否かの判断と、出力電圧Voutの調整が終了する(A:14 終了)。信号L−Flagのデジタル値が0である場合、信号処理回路107において、ADコンバータ105から出力された、出力電圧Voutのデジタル値と、所望の出力電圧Vdのデジタル値とを比較した結果に従って、デューティ比を再度定める。具体的には、DCDCコンバータ100は、信号処理回路107が、出力電圧Voutが所望の出力電圧Vdと一致しているか否かを判断する(A:06 Vout=Vd)ところから、信号L−Flagのデジタル値が1か否かを判断する(A:13 L−Flag=1)ところまでを、再度繰り返す。なお、上記繰り返しの回数は、設計者が適宜設定することができる。
【0050】
本発明の一態様では、外部記憶回路にデータを待避させる必要がないため、信号処理回路107において、短い時間でも電源電圧VDDの供給の停止を行うことができる。その結果、DCDCコンバータ100の消費電力を低減させることができる。また、電源電圧VDDの供給が停止されても、デューティ比のデータは記憶装置110内において保持されているため、電源電圧の供給が再開された後も、DCDCコンバータ100の出力電圧Voutが不安定になるのを防ぐことができる。
【0051】
したがって、DCDCコンバータ100において、オフ電流に起因する消費電力を大幅に削減することができ、DCDCコンバータ100を用いた電源回路または半導体装置の消費電力を低く抑えることが可能となる。
【0052】
なお、図1及び図2では、出力電圧Voutが所望の値に保たれており、入力電圧Vinの変動が小さい場合において、電源制御回路109が信号処理回路107への電源電圧VDDの供給を停止する場合を例示している。しかし、本発明の一態様では、電源制御回路109が、信号処理回路107への電源電圧VDDの供給のみならず、ADコンバータ105への電源電圧VDDの供給を停止しても良い。上記構成により、DCDCコンバータ100の消費電力をさらに低減させることができる。
【0053】
本発明の一態様では、トランジスタ113が、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を、チャネル形成領域に含む。酸化物半導体をチャネル形成領域に有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が著しく小さい。容量素子112におけるデータの保持期間の長さは、容量素子112に蓄積されている電荷が、トランジスタ113を介してリークする量に依存する。よって、オフ電流の著しく小さいトランジスタ113により、容量素子112に蓄積された電荷を保持することで、容量素子112からの電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。
【0054】
なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレインをソースとゲート電極よりも高い電圧とした状態において、ソースの電圧を基準としたときのゲート電極の電圧が0以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレインをソースとゲート電極よりも低い電圧とした状態において、ソースの電圧を基準としたときのゲート電極の電圧が0以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【0055】
また、図1(B)では、トランジスタ113がシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【0056】
また、図1(B)では、トランジスタ113を一つだけ用いて、容量素子112における電荷の供給、保持、放出を制御する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタ113を用いて、容量素子112における電荷の供給、保持、放出を制御する構成を採用しても良い。トランジスタ113を複数用いる場合、上記複数のトランジスタ113は並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【0057】
なお、本明細書において、トランジスタが直列に接続されている状態とは、第1のトランジスタのソースとドレインのいずれか一方のみが、第2のトランジスタのソースとドレインのいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第1のトランジスタのソースとドレインのいずれか一方が、第2のトランジスタのソースとドレインのいずれか一方に接続され、第1のトランジスタのソースとドレインの他方が第2のトランジスタのソースとドレインの他方に接続されている状態を意味する。
【0058】
また、トランジスタが有するソースとドレインは、トランジスタの極性及びソースとドレインに与えられる電圧の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、ソースとドレインのうち、低い電圧が与えられる方がソースと呼ばれ、高い電圧が与えられる方がドレインと呼ばれる。また、pチャネル型トランジスタでは、ソースとドレインのうち、低い電圧が与えられる方がドレインと呼ばれ、高い電圧が与えられる方がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電圧の関係に従ってソースとドレインの呼び方が入れ替わる。
【0059】
また、本発明の一態様では、記憶素子111を構成するトランジスタが、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に含んでいても良いし、トランジスタ113と同様に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を、チャネル形成領域に含んでいても良い。酸化物半導体よりも結晶性を有するシリコン、またはゲルマニウムなどの半導体の方が、移動度が高い場合、記憶素子111を構成するトランジスタが、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に含んでいることで、記憶装置110、延いてはDCDCコンバータ100の高速動作を確保することができる。
【0060】
なお、図1(A)では、出力電圧Voutのみを用いてスイッチング素子102のデューティ比を制御しているが、本発明の一態様に係るDCDCコンバータでは、出力電圧Voutのみならず、出力電流を用い、スイッチング素子102のデューティ比を制御するようにしても良い。
【0061】
図16に、本発明の一態様に係るDCDCコンバータ100の構成を、一例として示す。図16に示すDCDCコンバータ100は、ADコンバータ150が制御回路104に追加されている点において、図1(A)に示すDCDCコンバータ100と構成が異なる。ADコンバータ150は、CTセンサ(カレントトランスセンサ)などで検出された出力電流を、アナログ値からデジタル値に変換した後、当該デジタル値を信号処理回路107に送る。DCDCコンバータ100では、出力電圧Voutのデジタル値と出力電流のデジタル値に従ってスイッチング素子102のデューティ比を制御する。
【0062】
DCDCコンバータ100の出力電圧Vout及び出力電流を両方とも検出し、これらのデジタル値に従ってデューティ比を制御することで、DCDCコンバータの出力電圧のみならず、出力電力をも所望の値に保てるように、デューティ比を適切な値に設定することができる。
【0063】
(実施の形態2)
本実施の形態では、信号処理回路と、信号処理回路が有する記憶装置の構成について説明する。
【0064】
本発明の一態様では、1ビットのデータを記憶することができる単位記憶回路を、単数または複数、記憶装置に有する。図3に、単位記憶回路114の、回路図の一例を示す。
【0065】
図3に示す単位記憶回路114は、記憶素子111と、容量素子112と、トランジスタ113とを有する。記憶素子111は、入力された信号の論理値を反転させて出力する第1の論理素子115a及び第2の論理素子115bと、トランジスタ116と、トランジスタ117とを有する。
【0066】
単位記憶回路114に入力されたデータを含む信号Dinは、トランジスタ116を介して第1の論理素子115aの入力端子に与えられる。第1の論理素子115aの出力端子は、第2の論理素子115bの入力端子に接続されている。第2の論理素子115bの出力端子は、トランジスタ117を介して、第1の論理素子115aの入力端子に接続されている。第1の論理素子115aの出力端子または第2の論理素子115bの入力端子の電圧が、信号Doutとして後段の単位記憶回路114、或いは他の回路に出力される。
【0067】
なお、図3では、第1の論理素子115a及び第2の論理素子115bとしてインバータを用いる例を示しているが、第1の論理素子115aまたは第2の論理素子115bとして、インバータの他に、クロックドインバータを用いることもできる。
【0068】
容量素子112は、単位記憶回路114に入力された信号Dinのデータを必要に応じて記憶できるように、トランジスタ116及びトランジスタ113を介して、単位記憶回路114の入力端子、すなわち信号Dinの電圧が与えられるノードに接続されている。具体的に、容量素子112が有する一対の電極のうち、一方の電極は、トランジスタ113を介して第1の論理素子115aの入力端子に接続され、他方の電極は、グラウンドなどの基準電圧が与えられているノードに接続されている。
【0069】
また、トランジスタ113は、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が極めて小さい。容量素子112におけるデータの保持期間の長さは、容量素子112に蓄積されている電荷が、トランジスタ113を介してリークする量に依存する。よって、上述したような、オフ電流の著しく小さいトランジスタ113により、容量素子112に蓄積された電荷を保持することで、容量素子112からの電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。
【0070】
なお、図3では、トランジスタ113を構成するトランジスタがシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【0071】
また、図3では、トランジスタ113を一つだけ用いて、容量素子112における電荷の供給、保持、放出を制御する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタ113を用いて、容量素子112における電荷の供給、保持、放出を制御する構成を採用しても良い。トランジスタ113を複数用いる場合、上記複数のトランジスタ113は並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【0072】
また、単位記憶回路114は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【0073】
第1の論理素子115aは、ゲート電極が互いに接続されたpチャネル型トランジスタ118と、nチャネル型トランジスタ119とが、ハイレベルの電源電圧VDDが与えられる第1のノードと、ローレベルの基準電圧GNDが与えられる第2のノードの間において、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ118のソースが、電源電圧VDDの与えられる第1のノードに接続され、nチャネル型トランジスタ119のソースが、基準電圧GNDの与えられる第2のノードに接続される。また、pチャネル型トランジスタ118のドレインと、nチャネル型トランジスタ119のドレインとが接続されており、上記2つのドレインの電圧は、第1の論理素子115aの出力端子の電圧とみなすことができる。また、pチャネル型トランジスタ118のゲート電極、及びnチャネル型トランジスタ119のゲート電極の電圧は、第1の論理素子115aの入力端子の電圧とみなすことができる。
【0074】
第2の論理素子115bは、ゲート電極が互いに接続されたpチャネル型トランジスタ120と、nチャネル型トランジスタ121とが、ハイレベルの電源電圧VDDが与えられる第1のノードと、ローレベルの基準電圧GNDが与えられる第2のノードの間において、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ120のソースが、電源電圧VDDの与えられる第1のノードに接続され、nチャネル型トランジスタ121のソースが、基準電圧GNDの与えられる第2のノードに接続される。また、pチャネル型トランジスタ120のドレインと、nチャネル型トランジスタ121のドレインとが接続されており、上記2つのドレインの電圧は、第2の論理素子115bの出力端子の電圧とみなすことができる。また、pチャネル型トランジスタ120のゲート電極、及びnチャネル型トランジスタ121のゲート電極の電圧は、第2の論理素子115bの入力端子の電圧とみなすことができる。
【0075】
また、トランジスタ116は、そのゲート電極に与えられる信号Sig1によりスイッチングが制御される。また、トランジスタ117は、そのゲート電極に与えられる信号Sig2によりスイッチングが制御される。トランジスタ113に用いられるトランジスタは、そのゲート電極に与えられる制御信号Sig3によりスイッチングが制御される。
【0076】
なお、図3に示す単位記憶回路114において、トランジスタ116の代わりに、複数のトランジスタで構成されるスイッチング素子を用いても良い。トランジスタ116の代わりに、複数のトランジスタで構成されるスイッチング素子を用いる場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、図3に示す単位記憶回路114において、トランジスタ117の代わりに、複数のトランジスタで構成されるスイッチング素子を用いても良い。トランジスタ117の代わりに、複数のトランジスタで構成されるスイッチング素子を用いる場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【0077】
また、第1の論理素子115a、第2の論理素子115bには、高速動作が要求される。よって、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有するトランジスタを、第1の論理素子115aが有するnチャネル型トランジスタ119、またはpチャネル型トランジスタ118として、或いは、第2の論理素子115bが有するnチャネル型トランジスタ121、またはpチャネル型トランジスタ120として用いることが、望ましい。
【0078】
また、トランジスタ116またはトランジスタ117は、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有していても良い。
【0079】
次いで、図3に示す単位記憶回路114の動作の一例について説明する。
【0080】
まず、データの書き込み時において、トランジスタ116はオン、トランジスタ117はオフ、トランジスタ113はオフとする。そして、第1のノードに電源電圧VDDを与え、第2のノードに基準電圧GNDを与えることで、記憶素子111に電源電圧が与えられる。単位記憶回路114に与えられる信号Dinの電圧は、トランジスタ116を介して第1の論理素子115aの入力端子に与えられるので、第1の論理素子115aの出力端子は、信号Dinの位相が反転した電圧になる。そして、トランジスタ117をオンにし、第1の論理素子115aの入力端子と第2の論理素子115bの出力端子とを接続することで、第1の論理素子115a及び第2の論理素子115bにデータが書き込まれる。
【0081】
次いで、入力されたデータの保持を、第1の論理素子115a及び第2の論理素子115bによって行う場合、トランジスタ117をオン、トランジスタ113をオフの状態にしたままで、トランジスタ116をオフにする。トランジスタ116をオフにすることで、入力されたデータは、第1の論理素子115a及び第2の論理素子115bによって保持される。このとき、第1のノードに電源電圧VDDを与え、第2のノードに基準電圧GNDを与えることで、第1のノードと第2のノード間に電源電圧が印加されている状態を維持する。
【0082】
そして、第1の論理素子115aの出力端子の電圧には、第1の論理素子115a及び第2の論理素子115bによって保持されているデータが反映されている。よって、上記電圧を読み取ることで、データを単位記憶回路114から読み出すことができる。
【0083】
なお、データの保持時において電源電圧の供給を停止する場合、電源電圧の供給が停止される前に、データの保持を、容量素子112において行う。容量素子112においてデータの保持を行う場合、まず、トランジスタ116はオフ、トランジスタ117はオン、トランジスタ113はオンとする。そして、トランジスタ113を介して、第1の論理素子115a及び第2の論理素子115bによって保持されているデータの値に見合った量の電荷が容量素子112に蓄積されることで、容量素子112へのデータの書き込みが行われる。容量素子112にデータが記憶された後、トランジスタ113をオフにすることで、容量素子112に記憶されたデータは保持される。トランジスタ113をオフにした後は、第1のノードと第2のノードとに、例えば基準電圧GNDを与えて等電圧とすることで、第1のノードと第2のノード間の電源電圧の印加を停止する。なお、容量素子112にデータが記憶された後は、トランジスタ117をオフにしても良い。
【0084】
このように、入力されたデータの保持を容量素子112において行う場合は、第1のノードと第2のノード間に電源電圧を印加する必要がないので、第1の論理素子115aが有するpチャネル型トランジスタ118及びnチャネル型トランジスタ119、或いは、第2の論理素子115bが有するpチャネル型トランジスタ120及びnチャネル型トランジスタ121を介して、第1のノードと第2のノードの間に流れるオフ電流を限りなく0に近づけることができる。したがって、データの保持時における記憶素子111のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いたDCDCコンバータの、消費電力を低く抑えることが可能となる。
【0085】
また、上述したように、トランジスタ113はオフ電流が著しく小さい。よって、上記トランジスタ113がオフである時、容量素子112に蓄積された電荷はリークしにくいため、データは保持される。
【0086】
また、容量素子112に記憶されているデータを読み出す場合は、トランジスタ116をオフとする。そして、再び、第1のノードに電源電圧VDDを与え、第2のノードに基準電圧GNDを与えることで、第1のノードと第2のノード間に電源電圧を印加する。そして、トランジスタ113をオンにすることで、データが反映された電圧を有する信号Doutを、単位記憶回路114から読み出すことができる。
【0087】
なお、酸化物半導体をチャネル形成領域に有するトランジスタを用いて、第1のノードと第2のノード間の電源電圧の印加を制御する構成としても良い。図4(A)に、上記構成を有する記憶装置を一例として示す。
【0088】
図4(A)に示す記憶装置110は、単位記憶回路114を複数有している。具体的に、各単位記憶回路114には、図3に示した単位記憶回路114を用いることができる。また、スイッチング素子130は、電源制御回路109に含まれており、記憶装置110が有する各単位記憶回路114には、スイッチング素子130を介して、ハイレベルの電源電圧VDDが供給されている。さらに、記憶装置110が有する各単位記憶回路114には、信号Dinの電圧と、ローレベルの基準電圧GNDの電圧が与えられている。
【0089】
図4(A)では、スイッチング素子130として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、当該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。スイッチング素子130に用いるトランジスタは、酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、上述したとおり著しく小さい。
【0090】
なお、図4(A)では、スイッチング素子130がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子130が、トランジスタを複数有していても良い。スイッチング素子130が、トランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【0091】
また、図4(A)では、スイッチング素子130により、記憶装置110が有する各単位記憶回路114への、ハイレベルの電源電圧VDDの供給が制御されているが、スイッチング素子130により、ローレベルの基準電圧GNDの供給が制御されていても良い。図4(B)に、記憶装置110が有する各単位記憶回路114に、スイッチング素子130を介して、ローレベルの基準電圧GNDが供給されている、記憶装置110の一例を示す。スイッチング素子130により、記憶装置110が有する各単位記憶回路114への、ローレベルの基準電圧GNDの供給を制御することができる。
【0092】
次いで、本発明のDCDCコンバータが有する信号処理回路の具体的な一形態について説明する。図5に、半導体装置の構成をブロックで一例として示す。
【0093】
信号処理回路107は、制御装置131と、演算装置に相当するALU(Arithmetic logic unit)132と、データキャッシュ133と、命令キャッシュ134と、プログラムカウンタ135と、命令レジスタ136と、不揮発性記憶装置137と、記憶装置110とを有する。
【0094】
制御装置131は、入力された命令をデコードし、実行する機能を有する。ALU132は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ133は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシュ134は、制御装置131に送られる命令(プログラム)のうち、使用頻度の高い命令を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ135は、次に実行する命令のアドレスを記憶するレジスタである。命令レジスタ136は、次に実行する命令を記憶するレジスタである。不揮発性記憶装置137には、ALU132における演算処理に用いられるデータや、制御装置131において実行される命令が記憶されている。記憶装置110は、ALU132の演算処理の結果得られた、補正後のデジタル値Sout’のデータ、L−Flagのデジタル値のデータなどの他、不揮発性記憶装置137から読み出されたデータ、ALU132の演算処理の途中で得られたデータなどを記憶することができる。
【0095】
次いで、信号処理回路107の動作について説明する。
【0096】
制御装置131は、プログラムカウンタ135に記憶されている、次に実行する命令のアドレスに従い、命令キャッシュ134の対応するアドレスから命令を読み出し、命令レジスタ136に上記命令を記憶させる。命令キャッシュ134の対応するアドレスに、該当する命令が記憶されていない場合は、不揮発性記憶装置137の対応するアドレスにアクセスし、不揮発性記憶装置137から命令を読み出し、命令レジスタ136に記憶させる。この場合、上記命令を命令キャッシュ134にも記憶させておく。
【0097】
制御装置131は、命令レジスタ136に記憶されている命令をデコードし、命令を実行する。具体的には、上記命令に従ってALU132の動作を制御するための各種信号を生成する。
【0098】
実行すべき命令が演算命令の場合は、記憶装置110に記憶されているデータを用いてALU132に演算処理を行わせ、その演算処理の結果を記憶装置110に格納する。
【0099】
実行すべき命令がロード命令の場合は、制御装置131は、まずデータキャッシュ133の対応するアドレスにアクセスし、該当するデータがデータキャッシュ133中にあるか否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ133の対応するアドレスから記憶装置110にコピーする。該当するデータがない場合は、上記データを不揮発性記憶装置137の対応するアドレスからデータキャッシュ133の対応するアドレスにコピーした後、データキャッシュ133の対応するアドレスから記憶装置110に上記データをコピーする。なお、該当するデータがない場合は、低速な不揮発性記憶装置137にアクセスする必要があるため、データキャッシュ133などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しかし、上記データのコピーに加えて、不揮発性記憶装置137における当該データのアドレス及びその近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、不揮発性記憶装置137における当該データのアドレス及びその近傍のアドレスへの2度目以降のアクセスを、高速に行うことができる。
【0100】
実行すべき命令がストア命令の場合は、記憶装置110のデータを、データキャッシュ133の対応するアドレスに記憶させる。このとき、制御装置131は、まずデータキャッシュ133の対応するアドレスにアクセスし、該当するデータがデータキャッシュ133中に格納できるか否かを確認する。格納できる場合は、上記データを記憶装置110からデータキャッシュ133の対応するアドレスにコピーする。格納できない場合は、データキャッシュ133の一部領域に新たに対応するアドレスを割り振り、上記データを記憶装置110からデータキャッシュ133の対応するアドレスにコピーする。なお、データキャッシュ133にデータをコピーしたら直ちに、不揮発性記憶装置137にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャッシュ133にコピーした後、それらのデータをまとめて不揮発性記憶装置137にコピーする構成も可能である。
【0101】
そして、制御装置131は、命令の実行が終了すると、再度プログラムカウンタ135にアクセスし、命令レジスタ136から読み出した命令をデコード、実行するという上記動作を繰り返す。
【0102】
なお、ALU132は、記憶装置110における保持動作の選択を行う。すなわち、記憶装置110において、記憶素子111にデータを保持するか、容量素子112にデータを保持するかを、選択する。具体的には、DCDCコンバータの入力電圧の変動が大きい場合において、或いは、DCDCコンバータの出力電圧が所望の値に保たれていない場合において、記憶素子111によるデータの保持が選択される。また、出力電圧が所望の値に保たれており、なおかつ、入力電圧の変動が小さい場合において、記憶装置110内の記憶素子111への電源電圧の供給が停止される前に、容量素子112におけるデータの保持が選択され、容量素子112へのデータの書き換えが行われる。電源電圧の供給の停止に関しては、図4に示すように、単位記憶回路114群と、電源電圧VDDまたは基準電圧GNDの与えられているノード間に、スイッチング素子を設けることにより行うことができる。
【0103】
本発明の一態様では、オフ電流が著しく小さいトランジスタを、容量素子の電荷を保持するためのスイッチング素子として用いる構成とすることで、容量素子からリークする電荷の量を小さく抑えることができる。よって、本発明の一態様では、記憶装置110への電源電圧の供給を停止しても、データの消失を防ぐことができる。よって、信号処理回路107全体、もしくは信号処理回路107を構成する制御装置131、ALU132などの論理回路において、短い時間でも電源電圧の供給を停止することができる。従って、信号処理回路107の消費電力を小さく抑えることができる。
【0104】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0105】
(実施の形態3)
本実施の形態では、記憶装置の具体的な構成の一例について説明する。なお、本実施の形態では、記憶素子が、結晶性を有するシリコンをチャネル形成領域に有するトランジスタを用いており、容量素子における電荷の供給、保持、放出を制御するトランジスタが、酸化物半導体をチャネル形成領域に有する場合を例示している。
【0106】
図6に、記憶素子が有するpチャネル型トランジスタ118及びnチャネル型トランジスタ119と、容量素子112と、トランジスタ113との構成を、断面図で一例として示す。
【0107】
図6に示す記憶装置は、その表面に絶縁膜201が形成された基板200上に、nチャネル型トランジスタ119と、pチャネル型トランジスタ118とを有する。
【0108】
nチャネル型トランジスタ119は、結晶性を有するシリコンを有する半導体膜203nと、半導体膜203n上のゲート絶縁膜204nと、ゲート絶縁膜204nを間に挟んで半導体膜203nと重なる位置に設けられたゲート電極205nと、半導体膜203nに接続された導電膜206及び導電膜207とを有する。そして、半導体膜203nは、チャネル形成領域として機能する第1の領域208と、ソースまたはドレインとして機能する第2の領域209及び第2の領域210とを有する。第2の領域209及び第2の領域210は、第1の領域208を間に挟んでいる。なお、図6では、半導体膜203nが、第1の領域208と第2の領域209及び第2の領域210との間に、LDD(Light Doped Drain)領域として機能する第3の領域211及び第3の領域212を有している場合を例示している。
【0109】
また、pチャネル型トランジスタ118は、結晶性を有するシリコンを有する半導体膜203pと、半導体膜203p上のゲート絶縁膜204pと、ゲート絶縁膜204pを間に挟んで半導体膜203pと重なる位置に設けられたゲート電極205pと、半導体膜203pに接続された導電膜207及び導電膜213とを有する。そして、半導体膜203pは、チャネル形成領域として機能する第1の領域214と、ソースまたはドレインとして機能する第2の領域215及び第2の領域216とを有する。第2の領域215及び第2の領域216は、第1の領域214を間に挟んでいる。なお、図6では、半導体膜203pが、第1の領域214と第2の領域215及び第2の領域216との間に、LDD領域として機能する第3の領域217及び第3の領域218を有している場合を例示している。
【0110】
なお、図6では、nチャネル型トランジスタ119と、pチャネル型トランジスタ118とが導電膜207を共有している。
【0111】
また、図6では、nチャネル型トランジスタ119と、pチャネル型トランジスタ118とが、薄膜の半導体膜を用いている場合を例示しているが、nチャネル型トランジスタ119と、pチャネル型トランジスタ118とが、バルクの半導体基板にチャネル形成領域を有するトランジスタであっても良い。薄膜の半導体膜としては、例えば、非晶質シリコンをレーザー結晶化させることで得られる多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【0112】
そして、図6に示す記憶装置は、導電膜206、導電膜207、及び導電膜213上に絶縁膜219が設けられている。そして、絶縁膜219上には、第1の酸化絶縁膜240a、第2の酸化絶縁膜240b、及び第3の酸化絶縁膜240cを有する絶縁膜240が設けられている。絶縁膜240上には、トランジスタ113が設けられている。
【0113】
第1の酸化絶縁膜240a及び第3の酸化絶縁膜240cは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第1の酸化絶縁膜240a及び第3の酸化絶縁膜240cとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【0114】
第2の酸化絶縁膜240bは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第2の酸化絶縁膜240bの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム(AlO、xは3/2以上)とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【0115】
なお、「加熱により一部の酸素が脱離する」とは、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子に換算しての酸素の放出量が1.0×1018atoms/cm以上、好ましくは3.0×1020atoms/cm以上であることをいう。
【0116】
以下、TDS分析にて、酸素原子に換算しての酸素の脱離量の測定方法について説明する。
【0117】
TDS分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【0118】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の脱離量(NO2)は、下記の式1で求めることができる。質量数32のものとしてCHOHがあるが、絶縁膜中に存在する可能性は低い。よって、TDS分析で得られる質量数32で検出されるスペクトルの全ては、酸素分子由来であると仮定する。また、酸素原子の同位体である質量数17の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため、存在しないものと仮定する。
【0119】
O2=NH2/SH2×SO2×α (式1)
【0120】
H2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。標準試料の基準値は、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。式1の詳細に関しては、特開平6−275697公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016atoms/cmの水素原子を含むシリコンウェハを用いて測定する。
【0121】
また、TDS分析において、一部の酸素は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量についても見積もることができる。
【0122】
なお、NO2は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の脱離量の2倍となる。
【0123】
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン(SiO(X>2))であってもよい。酸素が過剰な酸化シリコン(SiO(X>2))とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【0124】
また、具体的に、トランジスタ113は、酸化物半導体膜242と、酸化物半導体膜242上のゲート絶縁膜243と、ゲート絶縁膜243を間に挟んで酸化物半導体膜242と重なる位置に設けられたゲート電極244と、酸化物半導体膜242に接続された導電膜245及び導電膜246とを有する。酸化物半導体膜242は、ゲート電極244と重なり、少なくとも一部がチャネル形成領域として機能する第1の領域247と、ソースまたはドレインとして機能し、第1の領域247を挟む第2の領域248及び第2の領域249とを有している。
【0125】
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導体などがある。酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能(例えば電界効果移動度)を向上させるために結晶性の酸化物半導体を得ようとする場合でも、250℃から800℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【0126】
次いで、図7を用いて、図6に示したトランジスタ113の具体的な断面構造について説明する。
【0127】
図7(A)は、絶縁膜240及びトランジスタ113の断面図であり、図7(B)は、絶縁膜240及びトランジスタ113の上面図である。図7(B)の破線A1−A2における断面図が、図7(A)に相当する。また、図7(C)は、図7(B)の破線B1−B2における、絶縁膜240及びトランジスタ113の断面図である。
【0128】
トランジスタ113は、ゲート電極244の側部に、絶縁膜を有するサイドウォール250が設けられており、ゲート電極244の上部に、絶縁膜251が設けられている。そして、導電膜245及び導電膜246は、その一部がサイドウォール250に接している。導電膜245及び導電膜246は必ずしもサイドウォール250に接している必要は無いが、サイドウォール250に接するように導電膜245及び導電膜246を形成することで、導電膜245及び導電膜246の位置が多少ずれて形成されたとしても、導電膜245及び導電膜246と酸化物半導体膜242との接する面積が、変動するのを防ぐことができる。よって、導電膜245及び導電膜246の位置がずれることによる、トランジスタ113のオン電流の変動を防ぐことができる。
【0129】
なお、ゲート電極244の上部に位置する絶縁膜251は必ずしも設ける必要は無いが、絶縁膜251を設けることで、導電膜245及び導電膜246の位置がずれて形成され、ゲート電極244の上部にかかっても、導電膜245及び導電膜246とゲート電極244が導通するのを防ぐことができる。
【0130】
絶縁膜240では、下層に位置する第3の酸化絶縁膜240c上に、第1の酸化絶縁膜240aと、第2の酸化絶縁膜240bとが順に積層するように設けられている。そして、第1の酸化絶縁膜240a及び第2の酸化絶縁膜240bには開口部241が設けられており、上記開口部241には、トランジスタ113が有する酸化物半導体膜242が設けられている。そして、第1の酸化絶縁膜240aは、酸化物半導体膜242の端部に接するように、酸化物半導体膜242の周囲に設けられている。また、第2の酸化絶縁膜240bは、第1の酸化絶縁膜240aを間に挟んで酸化物半導体膜242の周囲に設けられている。第3の酸化絶縁膜240cは、酸化物半導体膜242の下部に設けられている。
【0131】
上記構成により、加熱により第1の酸化絶縁膜240aから放出された酸素が、第2の酸化絶縁膜240bを通過するのを抑制することができるので、上記酸素が第1の領域247における酸化物半導体膜242の端部252に効率よく供給される。また、第3の酸化絶縁膜240cから放出された酸素は、酸化物半導体膜242の下部に供給される。なお、酸化物半導体をチャネル形成領域に有するトランジスタ113は、酸化物半導体膜242を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜242の端部の減圧雰囲気における暴露等により、酸化物半導体膜242の端部において酸素の脱離による酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜242の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ113のオフ電流が高まる。しかし、本発明の一態様では、上記構成により、第1の領域247における酸化物半導体膜242の端部252に酸素欠損が形成されるのを防ぎ、オフ電流を低減させることができる。
【0132】
また、図6に示すように、容量素子112は、絶縁膜240上の導電膜253と、導電膜253上の絶縁膜254と、絶縁膜254を間に挟んで導電膜253と重なる位置に設けられた導電膜255とを有する。絶縁膜254は、トランジスタ113上にも設けられている。また、導電膜253と導電膜245とは電気的に接続されていても良いし、或いは、導電膜253と導電膜245とが一の連続した導電膜で構成されていても良い。
【0133】
なお、図6では、容量素子112をトランジスタ113と共に絶縁膜240の上に設けている場合を例示しているが、容量素子112は、nチャネル型トランジスタ119及びpチャネル型トランジスタ118と共に、絶縁膜240の下に設けられていても良い。
【0134】
また、図6では、絶縁膜240と、nチャネル型トランジスタ119及びpチャネル型トランジスタ118との間に、絶縁膜219を設けている場合を例示しているが、絶縁膜219は必ずしも設ける必要は無い。絶縁膜219を設けない場合、導電膜206、導電膜207、及び導電膜213に接するように、絶縁膜240が設けられる。
【0135】
また、図6において、トランジスタ113は、ゲート電極244を酸化物半導体膜242の片側において少なくとも有していれば良いが、酸化物半導体膜242を間に挟んで存在する一対のゲート電極を有していても良い。
【0136】
次いで、トランジスタ113の構成が図6に示した記憶装置と異なる、本発明の一態様に係る記憶装置の構成について説明する。図8(A)、図8(B)及び図8(C)に、トランジスタ113の構成を一例として示す。図8(A)、図8(B)及び図8(C)では、第1の酸化絶縁膜220a及び第2の酸化絶縁膜220bを有する絶縁膜220上に、トランジスタ113が設けられている。なお、図8(A)は、絶縁膜220及びトランジスタ113の断面図であり、図8(B)は、絶縁膜220及びトランジスタ113の上面図である。図8(B)の破線A1−A2における断面図が、図8(A)に相当する。また、図8(C)は、図8(B)の破線B1−B2における、絶縁膜220及びトランジスタ113の断面図である。
【0137】
第1の酸化絶縁膜220aは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第1の酸化絶縁膜220aとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【0138】
第2の酸化絶縁膜220bは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第2の酸化絶縁膜220bの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム(AlO、xは3/2以上)とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【0139】
トランジスタ113は、絶縁膜220上に位置する酸化物半導体膜222と、酸化物半導体膜222上のゲート絶縁膜223と、ゲート絶縁膜223を間に挟んで酸化物半導体膜222と重なる位置に設けられたゲート電極224と、酸化物半導体膜222に接続された導電膜225及び導電膜226とを有する。酸化物半導体膜222は、ゲート電極224と重なり、少なくとも一部がチャネル形成領域として機能する第1の領域227と、ソースまたはドレインとして機能し、第1の領域227を挟む第2の領域228及び第2の領域229とを有している。
【0140】
そして、トランジスタ113は、ゲート電極224の側部に、絶縁膜を有するサイドウォール230が設けられており、ゲート電極224の上部に、絶縁膜231が設けられている。そして、導電膜225及び導電膜226は、その一部がサイドウォール230に接している。導電膜225及び導電膜226は必ずしもサイドウォール230に接している必要は無いが、サイドウォール230に接するように導電膜225及び導電膜226を形成することで、導電膜225及び導電膜226の位置が多少ずれて形成されたとしても、導電膜225及び導電膜226と酸化物半導体膜222との接する面積が、変動するのを防ぐことができる。よって、導電膜225及び導電膜226の位置がずれることによる、トランジスタ113のオン電流の変動を防ぐことができる。
【0141】
なお、ゲート電極224の上部に位置する絶縁膜231は必ずしも設ける必要は無いが、絶縁膜231を設けることで、導電膜225及び導電膜226の位置がずれて形成され、ゲート電極224の上部にかかっても、導電膜225及び導電膜226とゲート電極224が導通するのを防ぐことができる。
【0142】
そして、絶縁膜220は、第1の酸化絶縁膜220aの周囲に第2の酸化絶縁膜220bが設けられている。そして、酸化物半導体膜222は、第1の領域227において上記第1の酸化絶縁膜220aに接し、第2の領域228及び第2の領域229において第1の酸化絶縁膜220a及び第2の酸化絶縁膜220bに接する。
【0143】
上記構成により、加熱により第1の酸化絶縁膜220aから放出された酸素が、第2の酸化絶縁膜220bを通過するのを抑制することができるので、上記酸素が第1の領域227における酸化物半導体膜222の端部232に効率よく供給される。なお、酸化物半導体をチャネル形成領域に有するトランジスタ113は、酸化物半導体膜222を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜222の端部の減圧雰囲気における暴露等により、酸化物半導体膜222の端部において酸素の脱離による酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜222の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ113のオフ電流が高まる。しかし、本発明の一態様では、上記構成により、第1の領域227における酸化物半導体膜222の端部232に酸素欠損が形成されるのを防ぎ、オフ電流を低減させることができる。
【0144】
また、図8において、トランジスタ113は、ゲート電極224を酸化物半導体膜222の片側において少なくとも有していれば良いが、酸化物半導体膜222を間に挟んで存在する一対のゲート電極を有していても良い。
【0145】
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified OS)は、i型(真性半導体)又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【0146】
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×10μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【0147】
なお、酸化物半導体としては、好ましくはInまたはZnを含有する酸化物を用いるとよく、さらに好ましくは、In及びGaを含有する酸化物、またはIn及びZnを含有する酸化物を用いるとよい。酸化物半導体膜をi型(真性)とするため、後に説明する脱水化または脱水素化は有効である。また、酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム(Ga)を含むことが好ましい。また、スタビライザーとしてスズ(Sn)を含むことが好ましい。また、スタビライザーとしてハフニウム(Hf)を含むことが好ましい。また、スタビライザーとしてアルミニウム(Al)を含むことが好ましい。
【0148】
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
【0149】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
【0150】
なお、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、固体撮像装置、または半導体表示装置に用いる半導体材料としては好適である。
【0151】
或いは、酸化物半導体は、化学式InMO(ZnO)(m>0)で表記される材料を用いてもよい。Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、Ga及びAl、Ga及びFe、Ga及びNi、Ga及びMn、Ga及びCoなどを適用することができる。また、酸化物半導体として、InSnO(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【0152】
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
【0153】
しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【0154】
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成比が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成比の近傍であるとは、a、b、cが、(a―A)+(b―B)+(c―C)≦rを満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。
【0155】
また、酸化物半導体は、アモルファス(非晶質)であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。一部分が結晶性を有する構成の一例として、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回転した)結晶を含む酸化物(CAAC:C Axis Aligned Crystalともいう。)を含む酸化物を用いてもよい。
【0156】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【0157】
また、結晶性を有する酸化物半導体は、アモルファス状態の酸化物半導体に比較してバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
【0158】
なお、Raは、JIS B0601:2001(ISO4287:1997)で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式2にて定義される。
【0159】
【数1】

【0160】
なお、指定面とは、粗さ計測の対象となる面であり、座標((x,y,f(x,y))(x,y,f(x,y))(x,y,f(x,y))(x,y,f(x,y))の4点で表される四角形の領域とし、指定面をxy平面に投影した長方形の面積をS、指定面の平均高さをZとする。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。
【0161】
なお、例えば、酸化物半導体膜は、In(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含むターゲットを用いたスパッタ法により形成することができる。In−Ga−Zn系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn−Ga−Zn系酸化物のターゲットを用いる。前述の原子数比を有するIn−Ga−Zn系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはCAACが形成されやすくなる。また、In、Ga、及びZnを含むターゲットの充填率は90%以上100%以下、好ましくは95%以上100%未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【0162】
なお、酸化物半導体としてIn−Zn系酸化物の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に換算するとIn:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1.5:1〜15:1(モル数比に換算するとIn:ZnO=3:4〜15:2)とする。例えば、In−Zn系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。Znの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【0163】
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を100℃以上600℃以下、好ましくは200℃以上400℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水(HO)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【0164】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素(水酸基を含む)が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減(脱水化または脱水素化)するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、加熱処理を施す。
【0165】
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、250℃以上750℃以下、好ましくは400℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【0166】
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成比を満たすことができる。半導体膜には化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜をi型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【0167】
なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは200℃以上400℃以下、例えば250℃以上350℃以下で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望ましい。
【0168】
また、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回転した)結晶(CAAC:C Axis Aligned Crystallineともいう。)を含む酸化物について、以下、説明する。
【0169】
CAACとは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶をいう。
【0170】
CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【0171】
CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向(例えば、CAACが形成される基板面、CAACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向(例えば、CAACが形成される基板面、CAACの表面などに垂直な方向)を向いていてもよい。
【0172】
CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透光性を有していたり、有していなかったりする。
【0173】
このようなCAACの例として、膜状に形成され、膜表面またはCAACが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子(または窒素原子)の層状配列が認められる結晶を挙げることもできる。
【0174】
CAACに含まれる結晶構造の一例について図9乃至図11を用いて詳細に説明する。なお、特に断りがない限り、図9乃至図11は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図9において丸で囲まれたOは4配位のOを示し、二重丸は3配位のOを示す。
【0175】
図9(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図9(A)の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図9(A)の上半分及び下半分にはそれぞれ3個ずつ4配位のOがある。図9(A)に示す小グループは電荷が0である。
【0176】
図9(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図9(B)の上半分及び下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図9(B)に示す構造をとりうる。図9(B)に示す小グループは電荷が0である。
【0177】
図9(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図9(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図9(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図9(C)に示す小グループは電荷が0である。
【0178】
図9(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図9(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図9(D)に示す小グループは電荷が+1となる。
【0179】
図9(E)に、2個のZnを含む小グループを示す。図9(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図9(E)に示す小グループは電荷が−1となる。
【0180】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ(ユニットセルともいう。)と呼ぶ。
【0181】
ここで、これらの小グループ同士が結合する規則について説明する。図9(A)に示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図9(B)に示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図9(C)に示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)4配位の金属原子(Zn)のいずれかと結合することになる。
【0182】
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。
【0183】
図10(A)に、In−Sn−Zn系酸化物の層構造を構成する中グループのモデル図を示す。図10(B)に、3つの中グループで構成される大グループを示す。なお、図10(C)は、図10(B)の層構造をc軸方向から観察した場合の原子配列を示す。
【0184】
図10(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図10(A)において、Inの上半分及び下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図10(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。
【0185】
図10(A)において、In−Sn−Zn系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。
【0186】
ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図9(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
【0187】
具体的には、図10(B)に示した大グループが繰り返されることで、In−Sn−Zn系酸化物の結晶(InSnZn)を得ることができる。なお、得られるIn−Sn−Zn系酸化物の層構造は、InSnZn(ZnO)(mは0または自然数。)とする組成式で表すことができる。
【0188】
また、このほかにも、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物や、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、In−Ga系酸化物などを用いた場合も同様である。
【0189】
例えば、図11(A)に、In−Ga−Zn系酸化物の層構造を構成する中グループのモデル図を示す。
【0190】
図11(A)において、In−Ga−Zn系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。
【0191】
図11(B)に3つの中グループで構成される大グループを示す。なお、図11(C)は、図11(B)の層構造をc軸方向から観察した場合の原子配列を示している。
【0192】
ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、Zn及びGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。
【0193】
また、In−Ga−Zn系酸化物の層構造を構成する中グループは、図11(A)に示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。
【0194】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
【0195】
(実施の形態4)
本発明の一態様に係るDCDCコンバータは、入力電圧に対して大きい出力電圧が得られる昇圧型であっても良いし、入力電圧に対して小さい出力電圧が得られる降圧型であっても良い。
【0196】
図12(A)に、本発明の一態様に係る、降圧型のDCDCコンバータの構成を示す。図12(A)に示すDCDCコンバータは、定電圧生成部103がダイオード430、コイル431、容量素子432を有する。また、図12(A)に示すDCDCコンバータは、入力電圧の与えられる入力端子IN1と、基準電圧の与えられる入力端子IN2と、出力端子OUT1と、出力端子OUT2とを有している。
【0197】
スイッチング素子102は、入力端子IN1とダイオード430の陰極との間の接続を制御している。具体的に、スイッチング素子102は、そのソースまたはドレインの一方が入力端子IN1に接続されており、そのソースまたはドレインの他方がダイオード430の陰極に接続されている。コイル431が有する一対の端子は、一方がダイオード430の陰極に接続され、他方がDCDCコンバータの出力端子OUT1に接続されている。入力端子IN2は、ダイオード430の陽極と出力端子OUT2に接続されている。そして、容量素子432が有する一対の電極は、一方が出力端子OUT1に接続され、他方が出力端子OUT2に接続されている。
【0198】
図12(A)に示すDCDCコンバータでは、スイッチング素子102がオンになると、入力端子IN1と出力端子OUT1との間に電圧が生じるので、コイル431に電流が流れる。コイル431は、上記電流が流れることで磁化すると共に、自己誘導により電流の流れとは逆向きの起電力が生じる。そのため、出力端子OUT1には、入力端子IN1に与えられる入力電圧を降圧することで得られる電圧が与えられる。すなわち、容量素子432が有する一対の電極間には、入力端子IN2から与えられる基準電圧と、入力電圧を降圧することで得られる電圧との差分に相当する電圧が、与えられる。
【0199】
次いで、スイッチング素子102がオフになると、入力端子IN1と出力端子OUT1の間に形成されていた電流の経路が遮断される。コイル431では、上記電流の変化を妨げる方向、すなわち、スイッチング素子102がオンのときに生じた起電力とは逆の方向の起電力が生じる。そのため、コイル431を流れる電流は、上記起電力によって生じた電圧により、維持される。すなわち、スイッチング素子102がオフのときには、入力端子IN2または出力端子OUT2と、出力端子OUT1の間にコイル431とダイオード430を介した電流の経路が形成される。よって、容量素子432が有する一対の電極間に与えられている電圧は、ある程度保持される。
【0200】
なお、容量素子432に保持されている電圧は、出力端子OUT1から出力される出力電圧に相当する。上記動作において、スイッチング素子102がオンである期間の比率が高いほど、容量素子432に保持される電圧は基準電圧と入力電圧の差分に近くなる。よって、入力電圧により近い大きさの出力電圧が得られるように、降圧することができる。逆に、スイッチング素子102がオフである期間の比率が高いほど、容量素子432に保持される電圧は基準電圧との差分が小さくなる。よって、基準電圧により近い大きさの出力電圧が得られるように、降圧することができる。
【0201】
次いで、図12(B)に、本発明の一態様に係る、昇圧型のDCDCコンバータの構成を示す。
【0202】
図12(B)に示すDCDCコンバータは、定電圧生成部103がダイオード430、コイル431、容量素子432を有する。また、図12(B)に示すDCDCコンバータは、入力電圧の与えられる入力端子IN1と、基準電圧の与えられる入力端子IN2と、出力端子OUT1と、出力端子OUT2とを有している。
【0203】
コイル431が有する一対の端子は、一方が入力端子IN1に接続され、他方がダイオード430の陽極に接続されている。スイッチング素子102は、上記コイル431とダイオード430の間のノードと、入力端子IN2または出力端子OUT2との間の接続を制御している。具体的に、スイッチング素子102は、そのソースまたはドレインの一方がコイル431とダイオード430間のノードに接続されており、そのソースまたはドレインの他方が入力端子IN2及び出力端子OUT2に接続されている。また、ダイオード430の陰極は出力端子OUT1に接続されている。容量素子432が有する一対の電極は、一方が出力端子OUT1に接続され、他方が出力端子OUT2に接続されている。
【0204】
図12(B)に示すDCDCコンバータでは、スイッチング素子102がオンになると、入力端子IN1と入力端子IN2の間に生じる電圧により、コイル431に電流が流れる。コイル431は、上記電流が流れることで磁化する。なお、コイル431は、自己誘導により電流の流れとは逆向きの起電力が生じるため、上記電流は徐々に上昇する。
【0205】
次いで、スイッチング素子102がオフになると、入力端子IN1と入力端子IN2の間に形成されていた電流の経路が遮断される。コイル431では、上記電流の変化を妨げる方向、すなわち、スイッチング素子102がオンのときに生じた起電力とは逆の方向の起電力が生じる。そのため、コイル431が有する一対の端子間には、スイッチング素子102がオンのときにコイル431に流れていた電流に準じた大きさの電圧が生じる。そして、コイル431を流れる電流は、端子間に生じた電圧によって維持される。すなわち、スイッチング素子102がオフのときには、入力端子IN1と出力端子OUT1の間に、コイル431とダイオード430を介した電流の経路が形成される。このとき、出力端子OUT1には、入力端子IN1に与えられている入力電圧に、コイル431の端子間に生じた電圧が加算された電圧が与えられ、この電圧が出力電圧としてDCDCコンバータから出力される。上記出力端子OUT1の電圧と、基準電圧との差分に相当する電圧は、容量素子432の電極間において保持される。
【0206】
上記動作において、スイッチング素子102がオンである期間の比率が高いと、コイル431に流れる電流が高くなる。そのため、スイッチング素子102がオフになったときにコイル431の端子間に生じる電圧が大きくなるので、出力電圧と入力電圧の差が大きくなるように昇圧することができる。逆に、スイッチング素子102がオフである期間の比率が高いほど、コイル431に流れる電流は低くなる。そのため、スイッチング素子102がオフになったときにコイル431の端子間に生じる電圧が小さくなるので、出力電圧と入力電圧の差が小さくなるように昇圧することができる。
【0207】
次いで、図13(A)に、本発明の一態様に係る、フライバック式のDCDCコンバータの構成を示す。図13(A)に示すDCDCコンバータは、定電圧生成部103がダイオード430、容量素子432、トランス433を有する。また、図13(A)に示すDCDCコンバータは、入力電圧の与えられる入力端子IN1と、基準電圧の与えられる入力端子IN2と、出力端子OUT1と、出力端子OUT2とを有している。
【0208】
トランス433は、その中心に共通のコアが設けられた、一次コイルと二次コイルを有している。スイッチング素子102は、入力端子IN2と、トランス433の一次コイルが有する一方の端子との、間の接続を制御している。具体的に、スイッチング素子102は、そのソースまたはドレインの一方が入力端子IN2に接続されており、そのソースまたはドレインの他方が、トランス433の一次コイルが有する一方の端子に接続されている。また、トランス433の一次コイルが有する他方の端子は、入力端子IN1に接続されている。
【0209】
また、トランス433が有する二次コイルは、一対の端子のいずれか一方がダイオード430の陽極に接続されており、他方の端子が出力端子OUT2に接続されている。ダイオード430の陰極は、出力端子OUT1に接続されている。容量素子432が有する一対の電極は、一方が出力端子OUT1に接続されており、他方が出力端子OUT2に接続されている。
【0210】
また、図13(B)に、本発明の一態様に係る、フォワード式のDCDCコンバータの構成を示す。図13(B)に示すDCDCコンバータは、定電圧生成部103がダイオード430、ダイオード434、コイル431、容量素子432、トランス435を有する。また、図13(B)に示すDCDCコンバータは、入力電圧の与えられる入力端子IN1と、基準電圧の与えられる入力端子IN2と、出力端子OUT1と、出力端子OUT2とを有している。
【0211】
トランス435は、図13(A)に示したトランス433と同様に、その中心に共通のコアが設けられた、一次コイルと二次コイルを有している。ただし、トランス433は、一次コイルと二次コイルの巻き始めの位置が逆側に配置されているのに対し、トランス435は、一次コイルと二次コイルの巻き始めの位置が同じ側に配置されている。
【0212】
スイッチング素子102は、入力端子IN2と、トランス435の一次コイルが有する一方の端子との、間の接続を制御している。具体的に、スイッチング素子102は、そのソースまたはドレインの一方が入力端子IN2に接続されており、そのソースまたはドレインの他方が、トランス435の一次コイルが有する一方の端子に接続されている。また、トランス435の一次コイルが有する他方の端子は、入力端子IN1に接続されている。
【0213】
また、トランス435が有する二次コイルは、一対の端子のいずれか一方がダイオード430の陽極に接続されており、他方の端子が出力端子OUT2に接続されている。ダイオード430の陰極は、ダイオード434の陰極及びコイル431の一方の端子に接続されている。ダイオード434の陽極は、出力端子OUT2に接続されている。コイル431の他方の端子は、出力端子OUT1に接続されている。容量素子432が有する一対の電極は、一方が出力端子OUT1に接続されており、他方が出力端子OUT2に接続されている。
【0214】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0215】
(実施の形態5)
本実施の形態では、本発明の一態様に係る半導体装置の構成について説明する。
【0216】
図14(A)に、半導体装置の一つである、発光装置の一形態を示す。図14(A)に示す発光装置は、交流電源301と、スイッチ302と、整流回路303と、DCDCコンバータ100と、発光素子304とを有している。整流回路303及びDCDCコンバータ100が、電源回路を構成している。
【0217】
具体的に、図14(A)に示す発光装置では、交流電源301からの交流電圧が、スイッチ302を介して整流回路303に与えられ、整流される。整流されることで得られた直流電圧は、DCDCコンバータ100に入力され、その大きさが調整されて出力される。DCDCコンバータ100の詳しい構成及び動作については、上記実施の形態を参照することができる。
【0218】
そして、DCDCコンバータ100から出力された電圧が、発光素子304に与えられることで、発光素子304は発光する。発光素子304には、発光ダイオード(LED)、有機発光素子(OLED)など、様々な光源を用いることができる。
【0219】
なお、図14(A)では、電源として交流電源301を用いている発光装置の構成を示しているが、本発明はこの構成に限定されない。電源として交流電源ではなく直流電源を用いていても良い。ただし、直流電源を用いる場合は、整流回路303を設けなくとも良い。
【0220】
また、図14(A)では、電源である交流電源301を有している発光装置の構成を示しているが、本発明の一態様に係る発光装置は、必ずしも電源をその構成要素に含める必要はない。
【0221】
図14(B)に、半導体装置の一つである、太陽電池の一形態を示す。
【0222】
図14(B)に示す太陽電池は、フォトダイオード350と、スイッチ351と、容量素子352と、DCDCコンバータ100と、パルス幅変調回路353と、インバータ354と、バンドパスフィルタ355とを有している。
【0223】
具体的に、図14(B)に示す太陽電池では、フォトダイオード350に光が照射されると電圧が生じる。上記電圧は、容量素子352において平滑化された後、スイッチ351を介して、DCDCコンバータ100に入力される。なお、容量素子352を設けることで、スイッチ351のスイッチングによって生じるパルス状の電流が、フォトダイオード350に流れ込むのを防ぐことができる。
【0224】
そして、DCDCコンバータ100に入力された電圧は、DCDCコンバータ100においてその大きさが調整されてから、出力される。DCDCコンバータ100の詳しい構成及び動作については、上記実施の形態を参照することができる。
【0225】
DCDCコンバータ100の出力端子OUT1及び出力端子OUT2から出力された電圧は直流電圧である。インバータ354は、DCDCコンバータ100から出力された直流電圧を交流電圧に変換し、出力する。図14(B)では、インバータ354が4つのトランジスタ356〜トランジスタ359と、4つのダイオード360〜ダイオード363とで構成されている例を示している。
【0226】
具体的に、トランジスタ356は、そのソース又はドレインの一方がDCDCコンバータ100の出力端子OUT1に接続されており、そのソース又はドレインの他方がトランジスタ357のソース又はドレインの一方に接続されている。トランジスタ357のソース又はドレインの他方は、DCDCコンバータ100の出力端子OUT2に接続されている。トランジスタ358は、そのソース又はドレインの一方がDCDCコンバータ100の出力端子OUT1に接続されており、そのソース又はドレインの他方がトランジスタ359のソース又はドレインの一方に接続されている。トランジスタ359のソース又はドレインの他方は、DCDCコンバータ100の出力端子OUT2に接続されている。ダイオード360〜ダイオード363は、トランジスタ356〜トランジスタ359と、それぞれ並列に接続されている。具体的には、トランジスタ356〜トランジスタ359のソース又はドレインの一方にダイオード360〜ダイオード363の陽極がそれぞれ接続され、トランジスタ356〜トランジスタ359のソース又はドレインの他方にダイオード360〜ダイオード363の陰極がそれぞれ接続されている。
【0227】
また、パルス幅変調回路353には、DCDCコンバータ100から出力された電圧が与えられている。パルス幅変調回路353は、上記電圧が与えられることで動作し、トランジスタ356〜トランジスタ359のスイッチングを制御する信号を生成する。
【0228】
パルス幅変調回路353からの上記信号に従ってトランジスタ356〜トランジスタ359がスイッチングを行うことで、インバータ354が有する、トランジスタ356のソース又はドレインの他方とトランジスタ357のソース又はドレインの一方が接続されているノードと、トランジスタ358のソース又はドレインの他方とトランジスタ359のソース又はドレインの一方が接続されているノードとから、PWM波形を有する交流電圧が出力される。
【0229】
そして、バンドパスフィルタ355を用いて、インバータ354から出力された交流の電圧の高周波成分を除去することで、正弦波を有する交流電圧を得ることができる。
【0230】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例1】
【0231】
本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置を用いることで、低消費電力の電子機器を実現することができる。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【0232】
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図15に示す。
【0233】
図15(A)は携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に、本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い携帯型ゲーム機を提供することができる。なお、図15(A)に示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【0234】
図15(B)は携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い携帯電話を提供することができる。
【0235】
図15(C)は携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い携帯情報端末を提供することができる。
【0236】
図15(D)はノート型パーソナルコンピュータであり、筐体7061、画像表示部7062、キーボード7063、ポインティングデバイス7064等を有する。本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置は、ノート型パーソナルコンピュータの駆動を制御するための集積回路に用いることができる。ノート型パーソナルコンピュータの駆動を制御するための集積回路に本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置を用いることで、消費電力の低いノート型パーソナルコンピュータを提供することができる。
【0237】
図15(E)は卓上型の照明装置であり、筐体7071、光源7072、支持台7073等を有する。本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置は、照明装置の駆動を制御するための集積回路に用いることができる。また、本発明の一態様に係る半導体装置の一つである発光装置は、光源7072とその動作を制御する駆動回路に用いることができる。本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い照明装置を提供することができる。
【0238】
図15(F)は据え付け型の照明装置であり、筐体7081、光源7082等を有する。本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置は、照明装置の駆動を制御するための集積回路に用いることができる。また、本発明の一態様に係る半導体装置の一つである発光装置は、光源7082とその動作を制御する駆動回路に用いることができる。本発明の一態様に係るDCDCコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い照明装置を提供することができる。
【0239】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【0240】
100 DCDCコンバータ
101 電力変換回路
102 スイッチング素子
103 定電圧生成部
104 制御回路
105 ADコンバータ
106 ADコンバータ
107 信号処理回路
108 パルス変調回路
109 電源制御回路
110 記憶装置
111 記憶素子
112 容量素子
113 トランジスタ
114 単位記憶回路
115 論理素子
115a 論理素子
115b 論理素子
116 トランジスタ
117 トランジスタ
118 pチャネル型トランジスタ
119 nチャネル型トランジスタ
120 pチャネル型トランジスタ
121 nチャネル型トランジスタ
130 スイッチング素子
131 制御装置
132 ALU
133 データキャッシュ
134 命令キャッシュ
135 プログラムカウンタ
136 命令レジスタ
137 不揮発性記憶装置
150 ADコンバータ
200 基板
201 絶縁膜
203n 半導体膜
203p 半導体膜
204n ゲート絶縁膜
204p ゲート絶縁膜
205n ゲート電極
205p ゲート電極
206 導電膜
207 導電膜
208 第1の領域
209 第2の領域
210 第2の領域
211 第3の領域
212 第3の領域
213 導電膜
214 第1の領域
215 第2の領域
216 第2の領域
217 第3の領域
218 第3の領域
219 絶縁膜
220 絶縁膜
220a 酸化絶縁膜
220b 酸化絶縁膜
222 酸化物半導体膜
223 ゲート絶縁膜
224 ゲート電極
225 導電膜
226 導電膜
227 第1の領域
228 第2の領域
229 第2の領域
230 サイドウォール
231 絶縁膜
232 端部
240 絶縁膜
240a 酸化絶縁膜
240b 酸化絶縁膜
240c 酸化絶縁膜
241 開口部
242 酸化物半導体膜
243 ゲート絶縁膜
244 ゲート電極
245 導電膜
246 導電膜
247 第1の領域
248 第2の領域
249 第2の領域
250 サイドウォール
251 絶縁膜
252 端部
253 導電膜
254 絶縁膜
255 導電膜
301 交流電源
302 スイッチ
303 整流回路
304 発光素子
350 フォトダイオード
351 スイッチ
352 容量素子
353 パルス幅変調回路
354 インバータ
355 バンドパスフィルタ
356 トランジスタ
357 トランジスタ
358 トランジスタ
359 トランジスタ
360 ダイオード
363 ダイオード
430 ダイオード
431 コイル
432 容量素子
433 トランス
434 ダイオード
435 トランス
7031 筐体
7032 筐体
7033 表示部
7034 表示部
7035 マイクロホン
7036 スピーカー
7037 操作キー
7038 スタイラス
7041 筐体
7042 表示部
7043 音声入力部
7044 音声出力部
7045 操作キー
7046 受光部
7051 筐体
7052 表示部
7053 操作キー
7061 筐体
7062 画像表示部
7063 キーボード
7064 ポインティングデバイス
7071 筐体
7072 光源
7073 支持台
7081 筐体
7082 光源

【特許請求の範囲】
【請求項1】
スイッチング素子と、前記スイッチング素子におけるスイッチングのデューティ比を制御する制御回路と、前記スイッチング素子により入力電圧の供給が制御され、前記デューティ比に見合った高さの出力電圧を生成する定電圧生成部と、を有し、
前記制御回路は、前記入力電圧のアナログ値から前記入力電圧のデジタル値を得る第1ADコンバータと、前記出力電圧のアナログ値から前記出力電圧のデジタル値を得る第2ADコンバータと、前記出力電圧のデジタル値を用いて前記デューティ比を定める信号処理回路と、前記デューティ比に従って、前記スイッチング素子のスイッチングを制御する信号を生成するパルス変調回路と、前記入力電圧のデジタル値及び前記出力電圧のデジタル値に従って、前記信号処理回路への電源電圧の供給の有無を選択する電源制御回路と、を有し、
前記信号処理回路は、前記デューティ比を記憶する記憶装置を有し、
前記記憶装置は、前記電源電圧の供給によりデータが保持される揮発性の記憶素子と、前記記憶素子に保持されているデータに従って電荷を保持する容量素子と、前記容量素子における前記電荷の供給、保持、放出を制御するトランジスタとを有し、
前記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含むDCDCコンバータ。
【請求項2】
スイッチング素子と、前記スイッチング素子におけるスイッチングのデューティ比を制御する制御回路と、前記スイッチング素子により入力電圧の供給が制御され、前記デューティ比に見合った高さの出力電圧を生成する定電圧生成部と、を有し、
前記制御回路は、前記入力電圧のアナログ値から前記入力電圧のデジタル値を得る第1ADコンバータと、前記出力電圧のアナログ値から前記出力電圧のデジタル値を得る第2ADコンバータと、前記出力電圧のデジタル値を用いて前記デューティ比を定める信号処理回路と、前記デューティ比に従って、前記スイッチング素子のスイッチングを制御する信号を生成するパルス変調回路と、前記入力電圧のデジタル値及び前記出力電圧のデジタル値に従って、前記信号処理回路への電源電圧の供給の有無を選択する電源制御回路と、を有し、
前記信号処理回路は、前記デューティ比を記憶する記憶装置を有し、
前記記憶装置は、前記電源電圧の供給によりデータが保持される揮発性の記憶素子と、前記記憶素子に保持されているデータに従って電荷を保持する容量素子と、前記容量素子における前記電荷の供給、保持、放出を制御するトランジスタとを有し、
前記記憶素子は、互いに、他の出力端子が自らの入力端子に接続されることで、前記データの保持を行う一対の論理素子を有し、
前記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含むDCDCコンバータ。
【請求項3】
請求項2において、
前記論理素子は、入力された信号の論理値を反転させて出力するDCDCコンバータ。
【請求項4】
請求項2において、
前記論理素子は、インバータまたはクロックドインバータであるDCDCコンバータ。
【請求項5】
請求項1乃至請求項2のいずれか1項において、前記半導体は酸化物半導体であるDCDCコンバータ。
【請求項6】
請求項1乃至請求項5のいずれか1項に記載の前記DCDCコンバータと、整流回路とを有する電源回路。
【請求項7】
請求項1乃至請求項5のいずれか1項に記載の前記DCDCコンバータを有する半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図10】
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【図11】
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【公開番号】特開2013−13307(P2013−13307A)
【公開日】平成25年1月17日(2013.1.17)
【国際特許分類】
【出願番号】特願2012−121965(P2012−121965)
【出願日】平成24年5月29日(2012.5.29)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】