説明

FETブリッジ回路を利用した整流回路及びその制御方法

【課題】正弦波形を有する交流電源を直流電源に変換する際の整流素子として、順方向の電圧降下が少ないパワーMOS型FETを利用することにより、整流回路による電力損失を低減し、発熱を抑えて冷却装置の大型化を抑制することを目的とする。
【解決手段】4個のFETによりブリッジ回路を構成し、一方の組と他方の組のそれぞれの2個のFETを交互にオン・オフして変換を行う整流回路において、それぞれの組の一方のFETのオン・オフの制御を、入力電圧が出力電圧より低い規定電圧V1を越えたか否かにより行い、それぞれの組の他方のFETのオン・オフの制御を、入力電圧が出力電圧を越えたか否かにより一方のFETのオン・オフより狭い範囲で行う。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、商用等の交流電源から直流電源を得るための整流回路に関するものであり、さらに詳しくは、主にパチンコ機等の遊戯用機器に用いられる整流回路であって、FETブリッジ回路を用いた出力電圧20〜40V、出力電流10A程度の直流電源を得るための整流回路及びその制御方法に関するものである。
【背景技術】
【0002】
従来、交流電源から直流電源を生成するには、ダイオードを用いた整流回路が一般的であり、ブリッジ状に組み合わせた4個のダイオードによる全波整流回路や、1個のダイオードで一方向の電流のみが流れるようにした半波整流回路などがあった。
このダイオードによる整流回路は、回路構成が簡単で安価に作成できる反面、ダイオードの順方向の電圧降下が大きいため、5〜8%程度の損失を生じていた。このダイオードを使用した回路は、単に電力の損失というだけでなく回路の発熱の原因となり、放熱フィンなどの付属する冷却装置が大型化する原因となっていた。
【0003】
前述のダイオードブリッジによる全波整流回路では、例えば10Aの電流が流れた場合には、一般の整流ダイオードの順方向電圧降下が約1.0Vであるから、
10A×1.0V×2(電流が流れるダイオードの個数)=20W
の損失を生じ、またショットキーダイオードでも順方向電圧降下が約0.6Vであり、
10A×0.6V×2=12W
の損失が生じる。
【0004】
前記半波整流回路の場合は、電流が流れるダイオードが1個のため前式の半分の損失で済むが、整流効率は半分であり、10Aもの電流を要する機器には使われない。
【0005】
上述の損失を少なくした整流回路として、パワーMOS型FET(Field Effect Transistor)を用いたものがあった。
例えば、図5に示す回路は、第1、第2、第3、第4の4個のFET41、42、43、44によってブリッジ回路を構成し、抵抗器45〜52を用い入力電圧の分圧によりゲート電圧を発生させて各FET41、42、43、44のゲートに入力してオン・オフを切り替えて電流の方向を制御し、キャパシタ61で平滑して整流を行うものである(特許文献1)。
また、図6に示す整流回路は、ブリッジを構成する4個のダイオードのうち、2個をFET53、54に置き換え、2個のダイオード55、56とFET53、54でブリッジを構成し、これらのFET53、54のゲートに抵抗器57,58、59、60を用い入力電圧の分圧により発生したゲート電圧を入力することによりオン・オフを切り替えて電流の方向を制御し、整流を行うものである(特許文献2)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−20308号公報
【特許文献2】特開2003−92885号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
図5に示す整流回路は、FET41、42、43、44のオン・オフするタイミングが、出力端子に接続される負荷の大きさに関わらず、常に入力電圧によって決まる一定のタイミングとなる。このため、キャパシタ61への充電が定常的であって、負荷電流の変化に伴うキャパシタ61の充電量の変化に従って出力電圧が大きく変化してしまうという問題点があった。
また、前述のように、FET41、42、43、44のオン・オフするタイミングが常に一定なので、交流入力の電圧が正弦波の場合には、出力電圧が入力電圧より高くなっているときにFETがオンしてしまう場合があり、このような場合には、キャパシタ61に貯めたエネルギーが入力ラインに放出されて出力電圧が下がってしまう。従って、電圧が正弦波である商用電源などを入力電源として利用することはできないという問題点があった。
【0008】
図6に示す整流回路は、図5に示す整流回路が必要としていたFET41と44、FET42と43のそれぞれの同期を、一方をダイオードとすることにより不要とすることができるが、ダイオード4個のうち2個をFETに置き換えただけであるので、依然として残り2個のダイオードの損失があり、ダイオードによる損失からの改善を半分にしたに過ぎない。
【0009】
本発明は、上記問題点に鑑みなされたものであり、正弦波形を有する交流電源を直流電源に整流する際の整流(スイッチング)素子に、順方向の抵抗(電圧降下)が少ないパワーMOS型FETを利用して整流回路による電力損失を低減し、発熱を抑えて冷却装置の大型化を抑制するとともに、簡単な制御で出力する直流電圧の変化を少なくすることを目的とするものである。
【課題を解決するための手段】
【0010】
本願の請求項1の発明は、第1FETのソースと第2FETのドレインの結合点に交流電源の一方の入力端子を接続し、第3FETのソースと第4FETのドレインの結合点に前記交流電源の他方の入力端子を接続し、前記第1FETのドレインと第3FETのドレインの結合点に一方の出力端子を接続し、前記第2FETのソースと第4FETのソースの結合点に他方の出力端子を接続したブリッジ回路において、前記第4FETのオン・オフを、一方の入力端子の電圧が一方の出力端子の電圧より低い規定電圧を越えたときにオンするように制御し、前記第1FETのオン・オフを、一方の入力端子の電圧が一方の出力端子の電圧を越えたときにオンするように制御し、前記第2FETのオン・オフを、他方の入力端子の電圧が一方の出力端子の電圧より低い規定電圧を越えたときにオンするように制御し、前記第3FETのオン・オフを、他方の入力端子の電圧が前記一方の出力端子の電圧を越えたときにオンするように制御するようにしたことを特徴とするものである。
【0011】
本願の請求項2の発明は、請求項1記載のFETブリッジ回路を利用した整流回路の制御方法において、第1FETのオン・オフの制御は、一方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第1FET用のコンパレータと、この第1FET用のコンパレータの出力を第1FETのゲートに入力する第1FET用の駆動制御回路とを介してを行い、第3FETのオン・オフの制御は、他方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第3FET用のコンパレータと、この第3FET用のコンパレータの出力を第3FETのゲートに入力する第3FET用の駆動制御回路とを介して行うことを特徴とするものである。
【0012】
本願の請求項3の発明は、請求項2記載のFETブリッジ回路を利用した整流回路の制御方法において、第1FET用、第3FET用のコンパレータの出力信号と第1FET用、第3FET用の駆動制御回路の入力信号との間は、それぞれフォトカプラを介して伝達することを特徴とするものである。
【0013】
本願の請求項4の発明は、第1FETのソースと第2FETのドレインの結合点に交流電源の一方の入力端子を接続し、第3FETのソースと第4FETのドレインの結合点に前記交流電源の他方の入力端子を接続し、第1FETのドレインと第3FETのドレインの結合点に一方の出力端子を接続し、第2FETのソースと第4FETのソースの結合点に他方の出力端子を接続したブリッジ回路において、一方の入力端子の入力電圧が一方の出力端子の電圧より低い予め設定した規定電圧を越えたか否かにより第4FETのオン・オフを制御するために一方の入力端子の電圧を分割してゲート電圧を生成する第4FET用ゲート電圧発生回路と、一方の入力端子の入力電圧が一方の出力端子の電圧を越えたか否かにより第1FETのオン・オフを制御するために一方の入力端子の電圧を分割した電圧と出力端子の電圧を分割した電圧を比較してゲート電圧を生成する第1FET制御用電圧発生回路と、他方の入力端子の入力電圧が一方の出力端子の電圧より低い予め設定した規定電圧を越えたか否かにより第2FETのオン・オフを制御するために一方の入力端子の電圧を分割してゲート電圧を生成する第2FET用ゲート電圧発生回路と、他方の入力端子の入力電圧が一方の出力端子の電圧を越えたか否かにより第3FETのオン・オフを制御するために他方の入力端子の電圧を分割した電圧と出力端子の電圧を分割した電圧を比較してゲート電圧を生成する第3FET制御用電圧発生回路とを設けたことを特徴とするものである。
【0014】
本願の請求項5の発明は、請求項4記載のFETブリッジ回路を利用した整流回路において、第1FET制御用電圧発生回路と第1FETのゲートとの間を、一方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第1FET用のコンパレータと、この第1FET用のコンパレータの出力を第1FETのゲートに入力する第1FET用の駆動制御回路とを介して接続し、第3FET制御用電圧発生回路と第3FETのゲートとの間を、他方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第3FET用のコンパレータと、この第3FET用のコンパレータの出力を第3FETのゲートに入力する第3FET用の駆動制御回路とを介して接続したことを特徴とするものである。
【0015】
本願の請求項6の発明は、請求項5記載のFETブリッジ回路を利用した整流回路において、第1FET用、第3FET用のコンパレータの出力と第1FET用、第3FET用の駆動制御回路の入力のそれぞれの間を、前記コンパレータの出力により発光するフォトダイオードと、前記駆動制御回路に設けられたフォトトランジスタからなるフォトカプラを介して結合したことを特徴とするものである。
【0016】
本願の請求項7の発明は、請求項4、5又は6記載のFETブリッジ回路を利用した整流回路において、入力端子に入力される交流電源を24Vとして、遊戯機の直流電源用として用いたことを特徴とするものである。
【発明の効果】
【0017】
本願の請求項1及び4の発明によれば、4個のFETによってブリッジを構成して整流回路を形成したので、従来のダイオードブリッジによる整流回路に比べて電力損失を1/5〜1/10に抑えることができるという効果を有する。
また、第1、第3FETのオン・オフを入力電圧が出力電圧を越えたか否かにより制御し、第2、第4FETのオン・オフを前記出力電圧より低い規定電圧を越えたか否かにより制御するようにしたので、第4FETがオンしてから第1FETがオンし、第1FETがオフしてから第4FETがオフし、また、第2FETがオンしてから第3FETがオンし、第3FETがオフしてから第2FETがオフする。このため、第1、第3FETのオン・オフのみで出力電圧を制御することができるという効果を有する。
さらに、第1、第3FETのオン・オフの制御を出力電圧と比較して行うようにしたので、負荷電流が少なく出力電圧が上がってしまうような場合には、第1、第3FETをオンする幅を狭くして電力の供給量を減らし、負荷電流が多く出力電圧が下がってしまうような場合には、第1、第3FETがオンする幅を広くして電力の供給量を増やすことにより、簡単な回路であるにも関わらず出力電圧の変化を少なくすることができるという効果を有するものである。
またさらに、第1、第3FETのオン・オフを入力電圧が出力電圧を越えたときにオンするようにしたので、入力端子にどのような入力波形の電圧が入力したとしても、出力端子から入力端子に向かって電流が逆流することがないという効果を有する。
【0018】
本願の請求項2及び5の発明によれば、第1、第4FETの制御を、検出された入力電圧に基づいてコンパレータと駆動制御回路を介して行うようにしたので、極めて正確にオン・オフの制御を行うことができる。
【0019】
本願の請求項3及び6の発明によれば、前記コンパレータの出力により発光するフォトダイオードと、前記駆動制御回路に設けられたフォトトランジスタからなるそれぞれのフォトカプラを介して結合することにより電気的に絶縁したので、第1、第3FETのオン・オフとコンパレータの作動による相互の影響がなく、FETの正確なオン・オフ制御を行うことができるという効果を有する。
【0020】
本願の請求項7の発明によれば、入力端子に入力される交流電源を24Vとして、遊戯機の直流電源としたので、遊戯機の電源を、従来のダイオードブリッジによる整流回路に比べて電力損失を1/5〜1/10に抑えることができる。
【図面の簡単な説明】
【0021】
【図1】本発明によるFETブリッジ回路による整流回路の実施例1を示す電気回路図である。
【図2】本発明によるFETブリッジ回路による整流回路のFETのオン・オフを示すもので、(a)は第1、第4FETがオンしているときのブロック図、(b)は第2、第3FETがオンしているときのブロック図である。
【図3】本発明によるFETブリッジ回路による整流回路の動作を説明するための入出力波形と各FETのオン・オフ状態を示す波形図である。
【図4】コンパレータと駆動制御回路をフォトカプラで結合した実施例2の電気回路図である。
【図5】従来のFET4個のブリッジを用いた整流回路の電気回路図である。
【図6】従来のFET2個とダイオード2個のブリッジを用いた整流回路の電気回路図である。
【発明を実施するための形態】
【0022】
4個のFETによりブリッジ回路を構成し、一方の組と他方の組のそれぞれの2個のFETを交互にオン・オフして変換を行う整流回路において、それぞれの組の一方のFETのオン・オフの制御を、入力電圧が出力電圧より低い規定電圧を越えたか否かにより行い、それぞれの組の他方のFETのオン・オフの制御を、入力電圧が出力電圧を越えたか否かにより一方のFETのオン・オフより狭い範囲で行う。
【実施例1】
【0023】
本発明によるFETブリッジ回路を用いた整流回路について図面に基づいて説明する。
図1は、本発明のFETブリッジ回路による整流回路の基本回路であって、主にパチンコ機等の遊戯機の電源回路に用いられる整流回路図である。第1、第2、第3、第4FET1、2、3、4によりブリッジ回路が構成されている。
第1FET1のソースと第2FET2のドレインの結合点aに交流電源の一方の入力端子eが接続され、第3FET3のソースと第4FET4のドレインの結合点bに前記交流電源の他方の入力端子fが接続されている。
第1FET1のドレインと第3FET3のドレインの結合点cに一方の出力端子gが接続され、第2FET2のソースと第4FET4のソースの結合点dに他方の出力端子hが接続されている。
【0024】
前記一方の入力端子e(結合点a)と前記他方の出力端子h(結合点d)との間には、抵抗器11aと11bからなる第4FET用ゲート電圧発生回路11が設けられ、この抵抗器11aと11bとの結合点jは第4FET4のゲートに接続されている。
抵抗器11aと11bの抵抗値は、一方の入力端子e側の入力電圧Veが、一方の出力端子gの電圧Vgより低い規定電圧V1以上のときに、結合点jの電圧が第4FET4のゲート電圧の閾値を越えるように設定されている。例えば、抵抗器11aが22kΩ、抵抗器11bが10kΩに設定されている。
【0025】
前記第4FET用ゲート電圧発生回路11と並列に、抵抗器19aと19bからなる第1FET制御用電圧発生回路19が設けられ、この抵抗器19aと19bの結合点mは、第1FET用のコンパレータ15の+入力端(非反転入力端子)に接続されている。
出力端子g、h間には、出力電圧を検出する抵抗器21aと21bからなる出力電圧検出回路21が設けられ、この抵抗器21aと21bの結合点kが前記第1FET用のコンパレータ15の−入力端(反転入力端子)に接続されている。
【0026】
第1FET制御用電圧発生回路19の抵抗器19a、抵抗器19b、出力電圧検出回路21の抵抗器21a、抵抗器21bは、一方の入力端子eに入力している交流電圧Veが、出力電圧Vgより高い電圧のときに前記第1FET用のコンパレータ15が出力するように設定されている。
例えば、第1FET制御用電圧発生回路19の抵抗器19aが22kΩ、抵抗器19bが1kΩ、出力電圧検出回路21の抵抗器21aが21.91kΩ、抵抗器21bが1kΩに設定されている。
前記第1FET用のコンパレータ15の出力は、第1FET用の駆動制御回路13を介して第1FET1のゲート接続されている。
【0027】
第2、第3FET2、3についても、第1、第4FET1、4と同様に、前記他方の入力端子f(結合点b)と前記他方の出力端子h(結合点d)との間には、抵抗器9aと9bからなる第2FET用ゲート電圧発生回路9が設けられ、この抵抗器9aと9bとの結合点iは第2FET2のゲートに接続されている。
抵抗器9aと9bの抵抗値は、他方の入力端子f側の入力電圧Vfが、一方の出力端子gの電圧Vgより低い規定電圧V1以上のときに、結合点iの電圧が第2FET2のゲート電圧の閾値を越えるように設定されている。例えば、抵抗器9aが22kΩ、抵抗器9bが10kΩに設定されている。
【0028】
前記第2FET用ゲート電圧発生回路9と並列に、抵抗器17aと17bからなる第3FET制御用電圧発生回路17が設けられ、この抵抗器17aと17bの結合点lは、第3FET用のコンパレータ16の+入力端に接続されている。
出力端子g、h間に設けられた前記出力電圧検出回路21の結合点kが第3FET用のコンパレータ16の−入力端に接続されている。
【0029】
第3FET制御用電圧発生回路17の抵抗器17a、抵抗器17b、出力電圧検出回路21の抵抗器21a、抵抗器21bは、他方の入力端子fに入力している交流電圧Vfが、出力電圧Vgより高い電圧のときに前記第3FET用のコンパレータ16が出力するように設定されている。例えば、第3FET制御用電圧発生回路17の抵抗器17aが22kΩ、抵抗器17bが1kΩに設定されている。
前記第3FET用のコンパレータ16の出力は、第3FETの駆動制御回路14を介して第3FET3のゲート接続されている。
【0030】
前記出力端子g、h間には平滑用のキャパシタ23が設けられている。
以上の回路構成を有するキャパシタ23を除く整流回路はプリント基板に片面実装され、このプリント基板の部品実装面の反対面に放熱フィンを取り付けて電源装置として構成される。
【0031】
次に以上のFET1、2、3、4のオン・オフの動作の概要について、図2(a)(b)に基づいて説明する。
図2(a)において、一方の入力端子eに交流の+の電圧、他方の入力端子fに−(0V)の電圧が入力されたときは、第1、第4FET1、4がオン、第3、第2FET3、2がオフとなり、一方の入力端子eと一方の出力端子gが接続されてこの出力端子gに+の電圧が発生し、他方の入力端子fと他方の出力端子hが接続されて−(0V)の電圧が発生する。
【0032】
図2(b)において、一方の入力端子eに−(0V)の電圧、他方の入力端子fに+の電圧が入力されたときは、第1、第4FET1、4がオフ、第3、第2FET3、2がオンとなり、他方の入力端子fと一方の出力端子gが接続されてこの出力端子gに+の電圧が発生し、一方の入力端子eと他方の出力端子hが接続されて−(0V)の電圧が発生する。
【0033】
次に、図3に基づいて、上述の整流回路の入力端子e及びfに、図3(a)に示す正弦波の交流電源を接続した場合の作用について詳しく説明する。
図3(a)に示すように、一方の入力端子eに+の電圧波形が入力されると、一方の入力端子e→結合点a→第1FET1の寄生ダイオード→結合点c→出力端子g→負荷→出力端子h→第4FET4の寄生ダイオード→結合点b→他方の入力端子fの閉回路が成立する。
すると、第4FET用ゲート電圧発生回路11の結合点jに電圧Vjが発生して、一方の入力端子eに入力された電圧Veがt1時に予め設定した規定電圧V1を超えると、図3(e)に示すように第4FET4がオンとなる。
第1FET制御用電圧発生回路19の結合点mにも電圧が発生して第1FET用のコンパレータ15の+入力端に入力され、図3(a)に示すように、一方の入力端子eに入力された電圧Veがt2時に出力端子gの電圧Vgを超えると第1FET用のコンパレータ15の出力に電圧が発生して第1FET用の駆動制御回路13を介して第1FET1のゲートに入力され、図3(b)に示すように第1FET1がオンとなる。
【0034】
図3(a)に示すように、一方の入力端子eに入力された電圧Veがt3時に出力端子の電圧Vg以下になると第1FET用のコンパレータ15の出力電圧がなくなり、第1FET1のゲート電圧も消滅し、図3(b)に示すように第1FET1がオフとなる。
図3(a)に示すように、一方の入力端子eに入力された電圧Veがt4時に規定電圧V1以下になると、図3(e)に示すように第4FET4がオフとなる。
【0035】
一方の入力端子eに−(0V)の電圧波形、つまり他方の入力端子fに+の電圧波形が入力されたものとすると、
他方の入力端子f→結合点b→第3FET3の寄生ダイオード→結合点c→出力端子g→負荷→出力端子h→第2FET2の寄生ダイオード→結合点a→一方の入力端子eの閉回路が成立する。
すると、第2FET用ゲート電圧発生回路9の結合点iに電圧Viが発生して、他方の入力端子fに入力された電圧Vfがt5時に予め設定した規定電圧V1を超えると、図3(c)に示すように第2FET2がオンとなる。
第3FET制御用電圧発生回路17の結合点lにも電圧が発生して第3FET用のコンパレータ16の+入力端に入力され、図3(a)に示すように、他方の入力端子fに入力された電圧Vfがt6時に出力端子の電圧Vgを超えると第3FET用のコンパレータ16の出力に電圧が発生して第3FET用の駆動制御回路14を介して第3FET3のゲートに入力され、図3(d)に示すように第3FET3がオンとなる。
【0036】
図3(a)に示すように、他方の入力端子fに入力された電圧Vfがt7時に出力端子の電圧Vg以下になると第3FET用のコンパレータ16の出力電圧がなくなり、第3FET3のゲート電圧も消滅し、図3(d)に示すように第3FET3がオフとなる。
図3(a)に示すように、他方の入力端子fに入力された電圧Vfがt8時に規定電圧V1以下になると、図3(c)に示すように第2FET2がオフとなる。
【0037】
これらのFETの動作の結果、FETのブリッジ回路の出力は、図3(b)に示す第1FET1のオン・オフ動作と、図3(d)に示す第3FET3のオン・オフ動作によって規制され、図3(f)に示す電圧波形が出力される。その出力電圧波形が、キャパシタ23により平滑化されて図3(g)に示すような直流電源となって出力される。
【0038】
以上の作用において、出力端子g、hに接続された負荷が大きいときは、キャパシタ23に充電された電力を多く消費するので出力電圧が下がる。第1、第3FET1、3は、この下がった出力電圧と入力電圧とが比較されて制御されるので早くオンして遅くオフする。これにより電力の供給量を増やすように作用する。
逆に出力端子g、hに接続された負荷が小さいときは、キャパシタ23に充電された電力の消費が少ないので出力電圧があがる。この上がった出力電圧と入力電圧とが比較されて制御されるので、第1、第3FET1、3は遅くオンして早くオフする。これにより電力の供給量を減らすように作用する。
【0039】
以上の整流回路において、FETの抵抗値を7mΩ(10A時の電圧降下が0.07V)とすれば、電力損失は、
10A×0.07V×2=1.4W
である。
【実施例2】
【0040】
次に、図4に基づいてより具体的な実施例2について説明する。この実施例2は、FETのブリッジ回路の基本的な構成は実施例1と同じであり、コンパレータ15、16の出力と駆動制御回路13、14の結合をより具体的な回路としたものである。
すなわち、コンパレータ15、16の出力により作動する発光ダイオード24、25と駆動制御回路13、14に設けられた受光素子28、29からなるフォトカプラにより結合し、コンパレータ15、16とFET1、2を電気的に絶縁したものである。
以下、実施例1と同一の構成については説明を省略する。
【0041】
第1FET用の駆動制御回路13は、受光素子28及び第1FET用のコンパレータ15の出力に基づいてこれらを駆動する素子によって構成され、前記発光ダイオード24と受光素子28によりフォトカプラが構成されている。
第3FET用の駆動制御回路14は、受光素子29及び第3FET用のコンパレータ16の出力に基づいてこれらを駆動する素子によって構成され、前記発光ダイオード25と受光素子29によりフォトカプラが構成されている。
ている。
【0042】
30は電源回路で、入力端子e、fに入力された交流電源からコンパレータ15、16及び発光ダイオード24、25の直流電源を生成する。
この電源回路30は、入力端子e、fのそれぞれをダイオード61、62を介して整流しキャパシタ63で平滑化した電圧をツェナーダイオード64で定電圧化したものである。
【0043】
第1FET用の駆動制御回路13は、一方の入力端子eと一方の出力端子gとの間に、抵抗器65、ダイオード66、キャパシタ67の直列回路が設けられ、ダイオード66とキャパシタ67の結合点nと第1FET1のゲートとの間に、抵抗器68と受光素子28の直列回路が設けられている。
この第1FETの駆動制御回路13は、第1、第4FET1、4がオフし、第2、第3FET2、3がオンしているときに、他方の入力端子f→結合点b→第3FET3→結合点c→抵抗器65→ダイオード66→キャパシタ67→結合点a→一方の入力端子eの閉回路を形成してキャパシタ67に充電する。次いで、第3FET3がオフしているときに、発光ダイオード24の出力により受光素子28をオンさせてキャパシタ67の電圧をゲートに入力して第1FET1をオンする。
【0044】
第3FET用の駆動制御回路14は、他方の入力端子fと一方の出力端子gとの間に、抵抗器69、ダイオード70、キャパシタ71の直列回路が設けられ、ダイオード70とキャパシタ71の結合点oと第3FET3のゲートとの間に、抵抗器72と受光素子29の直列回路が設けられている。
この第3FET用の駆動制御回路14は、第3、第2FET3、2がオフし、第1、第4FET1、4がオンしているときに、一方の入力端子e→結合点a→第1FET1→結合点c→抵抗器69→ダイオード70→キャパシタ71→結合点b→他方の入力端子fの閉回路を形成してキャパシタ71に充電する。次いで、第1FET1がオフしているときに、発光ダイオード25の出力により受光素子29をオンさせてキャパシタ71の電圧をゲートに入力して第3FET3をオンする。
この実施例2は、コンパレータ15、16と駆動制御回路13、14をフォトカプラで結合した点以外は、実施例1と特に違いはないので作用の説明は省略する。
【0045】
以上の実施例では、直列に接続した抵抗器により電圧を分割して制御用の電圧を生成してFETのゲートやコンパレータに入力するようにしたが、本発明はこれに限られるものではなく、該当する電圧を直接FETのゲートやコンパレータに入力しても良い。但しこの場合、FETのゲートやコンパレータの入力端の耐電圧がその電圧以上である必要がある。
また、コンパレータには、オペアンプを用いることができる。
【符号の説明】
【0046】
1、2、3、4…第1、第2、第3、第4FET、9…第2FET用ゲート電圧発生回路、11…第4FET用ゲート電圧発生回路、9a、9b、11a、11b…抵抗器、13…第1FET用の駆動制御回路、14…第3FET用の駆動制御回路、15…第1FET用のコンパレータ、16…第3FET用のコンパレータ、17…第3FET制御用電圧発生回路、19…第1FET制御用電圧発生回路、21…出力電圧検出回路、17a、17b、19a、19b、21a、21b…抵抗器、23…キャパシタ、24、25…発光ダイオード、28、29…受光素子、61、62…ダイオード、63…キャパシタ、64…ツェナーダイオード、65…抵抗器、66…ダイオード、67…キャパシタ、68…抵抗器、69…抵抗器、70…ダイオード、71…キャパシタ、72…抵抗器。

【特許請求の範囲】
【請求項1】
第1FETのソースと第2FETのドレインの結合点に交流電源の一方の入力端子を接続し、第3FETのソースと第4FETのドレインの結合点に前記交流電源の他方の入力端子を接続し、前記第1FETのドレインと第3FETのドレインの結合点に一方の出力端子を接続し、前記第2FETのソースと第4FETのソースの結合点に他方の出力端子を接続したブリッジ回路において、
前記第4FETのオン・オフを、一方の入力端子の電圧が一方の出力端子の電圧より低い規定電圧を越えたときにオンするように制御し、
前記第1FETのオン・オフを、一方の入力端子の電圧が一方の出力端子の電圧を越えたときにオンするように制御し、
前記第2FETのオン・オフを、他方の入力端子の電圧が一方の出力端子の電圧より低い規定電圧を越えたときにオンするように制御し、
前記第3FETのオン・オフを、他方の入力端子の電圧が前記一方の出力端子の電圧を越えたときにオンするように制御するようにしたことを特徴とするFETブリッジ回路を利用した整流回路の制御方法。
【請求項2】
第1FETのオン・オフの制御は、一方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第1FET用のコンパレータと、この第1FET用のコンパレータの出力を第1FETのゲートに入力する第1FET用の駆動制御回路とを介してを行い、
第3FETのオン・オフの制御は、他方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第3FET用のコンパレータと、この第3FET用のコンパレータの出力を第3FETのゲートに入力する第3FET用の駆動制御回路とを介して行うことを特徴とする請求項1記載のFETブリッジ回路を利用した整流回路の制御方法。
【請求項3】
第1FET用、第3FET用のコンパレータの出力信号と第1FET用、第3FET用の駆動制御回路の入力信号との間は、それぞれフォトカプラを介して伝達することを特徴とする請求項2記載のFETブリッジ回路を利用した整流回路の制御方法。
【請求項4】
第1FETのソースと第2FETのドレインの結合点に交流電源の一方の入力端子を接続し、第3FETのソースと第4FETのドレインの結合点に前記交流電源の他方の入力端子を接続し、第1FETのドレインと第3FETのドレインの結合点に一方の出力端子を接続し、第2FETのソースと第4FETのソースの結合点に他方の出力端子を接続したブリッジ回路において、
一方の入力端子の入力電圧が一方の出力端子の電圧より低い予め設定した規定電圧を越えたか否かにより第4FETのオン・オフを制御するために一方の入力端子の電圧を分割してゲート電圧を生成する第4FET用ゲート電圧発生回路と、
一方の入力端子の入力電圧が一方の出力端子の電圧を越えたか否かにより第1FETのオン・オフを制御するために一方の入力端子の電圧を分割した電圧と出力端子の電圧を分割した電圧を比較してゲート電圧を生成する第1FET制御用電圧発生回路と、
他方の入力端子の入力電圧が一方の出力端子の電圧より低い予め設定した規定電圧を越えたか否かにより第2FETのオン・オフを制御するために一方の入力端子の電圧を分割してゲート電圧を生成する第2FET用ゲート電圧発生回路と、
他方の入力端子の入力電圧が一方の出力端子の電圧を越えたか否かにより第3FETのオン・オフを制御するために他方の入力端子の電圧を分割した電圧と出力端子の電圧を分割した電圧を比較してゲート電圧を生成する第3FET制御用電圧発生回路とを設けたことを特徴とするFETブリッジ回路を利用した整流回路。
【請求項5】
第1FET制御用電圧発生回路と第1FETのゲートとの間を、一方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第1FET用のコンパレータと、この第1FET用のコンパレータの出力を第1FETのゲートに入力する第1FET用の駆動制御回路とを介して接続し、
第3FET制御用電圧発生回路と第3FETのゲートとの間を、他方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第3FET用のコンパレータと、この第3FET用のコンパレータの出力を第3FETのゲートに入力する第3FET用の駆動制御回路とを介して接続したことを特徴とする請求項4記載のFETブリッジ回路を利用した整流回路。
【請求項6】
第1FET用、第3FET用のコンパレータの出力と第1FET用、第3FET用の駆動制御回路の入力のそれぞれの間を、前記コンパレータの出力により発光するフォトダイオードと、前記駆動制御回路に設けられたフォトトランジスタからなるフォトカプラを介して結合したことを特徴とする請求項5記載のFETブリッジ回路を利用した整流回路。
【請求項7】
入力端子に入力される交流電源を24Vとして、遊戯機の直流電源として用いたことを特徴とする請求項4、5又は6記載のFETブリッジ回路を利用した整流回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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