FPGA内部回路変更方法および画像形成装置
【課題】FPGA内部回路を動的に書き換えた後の制御に待ち時間を発生させないFPGA内部回路変更方法および画像形成装置を提供する。
【解決手段】画像形成装置は、複数のコネクタから受信された信号を検知する検知手段と、検知手段による信号の検知をASICに通知する信号検知通知手段と、信号検知通知手段による信号検知通知を受けたASICにより複数のメモリの何れかから読み出された内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、他の内部回路の書換完了をASICに通知する書換完了通知手段と、書換完了通知手段による書換完了通知と同時に出力切替回路及び出力変更回路を切り替える回路切替手段を備える。
【解決手段】画像形成装置は、複数のコネクタから受信された信号を検知する検知手段と、検知手段による信号の検知をASICに通知する信号検知通知手段と、信号検知通知手段による信号検知通知を受けたASICにより複数のメモリの何れかから読み出された内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、他の内部回路の書換完了をASICに通知する書換完了通知手段と、書換完了通知手段による書換完了通知と同時に出力切替回路及び出力変更回路を切り替える回路切替手段を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、FPGA内部回路を動的に書き換える内部回路変更方法およびFPGA内部回路を備えた画像形成装置に関する。
【背景技術】
【0002】
現在、プリンタやコピー機は多機能に対応する為、ASICの大規模化が進み、CTLボード上の部品点数も増えている。そこで、大規模なASICを置き換える事例として、プログラマブルな集積回路であるFPGAを用いて内部回路を動的に書き換えるパーシャルリコンフィグという技術が既に知られている。
【0003】
特許文献1には、プログラマブルデバイスを備えた論理動作回路であって、時系列的に同時動作しない論理グループが書き込まれた複数の記憶手段と、指示信号にもとづき複数の記憶手段の中から一つの記憶手段を選択する選択手段と、選択された記憶手段内の論理をプログラマブルデバイスに書き込む書込手段とを備えることにより時系列的に同時動作しない機能の論理回路を順番に書き換え、部品点数の増加や基板面積の拡大することなく多機能を実現することができる発明が開示されている。
【0004】
図12に、パーシャルリコンフィグ機能を搭載した従来のCTLボード90の構成図を示す。CTLボード90は、FPGAの内部回路書換情報を格納したROM10(ROM_A)〜13(ROM_D)・制御の中枢を司るASIC140・パーシャルリコンフィグ機能を備えたFPGA150・FAX画像処理ロジック等が実行される内部回路160・入出力信号用コネクタ18〜21・スキャナモータ等のモータ駆動を制御するモータドライバ22・モータドライバの出力信号先を切り替えるスイッチ23・スイッチ23を制御するイネーブル信号50を有し、各々の内部回路に応じて出力先が定められている。具体的には、例えばFAX画像処理ロジックが実行される内部回路Aに応じてFAX画像入出力信号用のコネクタ18(CN_A)が定められている。なお、内部回路B・C・Dにおいては、それぞれスキャナ画像処理ロジック・プロッタ制御ロジック・メンテナンスロジックが実行されるものとする。また、これに対応するコネクタ19・20・21を、それぞれスキャナ画像入力信号用コネクタ(CN_B)・プロッタ出力信号用コネクタ(CN_C)・メンテナンス入出力信号用コネクタ(CN_D)とする。
【0005】
図13に上述の内部回路160(FAX画像処理ロジックが実行される場合)の内部ブロック図を示す。FAXデータ送受信の機能を有するFAX/IF61、送受信データや演算前後のデータを一時格納するメモリ62、データの圧縮・伸長、変調・復調等の機能を有する演算部63、ASIC140とのデータ送受信の機能を有するASIC/IF64を有し、ASICと組み合わせることでFAX送受信が可能な構成となっている。
【0006】
図14に上述の内部回路170(プロッタ制御ロジックが実行される場合)内のブロック図を示す。プリントデータ送受信の機能を有するPROTTER/IF71、送受信データや演算前後のデータを一時格納するメモリ72、データのシリアル/パラレル変換・タイミング変換の機能を有する変換処理部73、ASIC140とのデータ送受信の機能を有するASIC/IF74を有し、ASICと組み合わせることでプリント出力動作が可能な構成となっている。なお、スキャナ画像処理ロジック・メンテナンスロジックを実行する場合の内部回路内のブロック図も図13及び図14に準じて示すことができるが、ここでは省略する。
【0007】
図15は、従来のパーシャルリコンフィグ機能搭載FPGAの制御フロー図を示したものである。FAXデータを受信し、プリント出力する際、FPGA150において、内部回路160がA(FAX画像処理ロジック)の状態でFAXデータが受信され(ステップS1)、受信データが内蔵メモリ62に格納される(ステップS2)。その後、復調する処理機能を備えた演算モジュール63で受信データが処理される(ステップS3)。処理後のデータが内蔵メモリ62に格納され(ステップS4)、メモリ内のデータが順次ASIC140側へ送信された(ステップS5)後、FPGA150において内部回路160が“C(プロッタ制御ロジック)”に書き換えられるまでの待機状態となる。データ受信をしたASIC140は、ROM12(ROM_C)からデータを読み取り、FPGA150へ内部回路書換情報を送信する。また、ASIC140において受信されたデータがプリント出力用のデータに変換された後、FPGA150の内部回路160が“C”状態へ書き換わる待機状態となる。その後FPGA150の内部回路160が書き換わる(ステップS6)。ASIC140において、シリアル通信等によりFPGA150の内部回路160が“C”(内部回路170)に書き換えられたことが検知されると(ステップS7)、ASIC140からスイッチ23を制御するイネーブル信号50が出力される。イネーブル信号50よりモータドライバ22の出力信号が切り替えられると、ASIC140よりFPGA150にプリントデータが出力される。FPGA150にプリントデータが受信され(ステップS8)、受信データがプロッタ側のフォーマットに合うよう変換され(ステップS9)、その変換後データがコネクタ20経由でプロッタへ送信されることで(ステップS10)、プリント出力動作が実現する。
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、特許文献1に係る発明のように、今までのパーシャルリコンフィグを利用したFPGA搭載ボードではFPGA内部回路規模は削減可能であるが、書換時間が見積もれない(すなわち、内部回路160においてFAX画像処理が完了した後にプロッタ制御ロジックを実行するために内部回路160の接続情報の書き換えを行う)ため書き換え後の制御に待ち時間が発生するという問題がある。上記の従来技術においても、書き込み完了をシリアル通信等で検知する点、ASICによりFPGA以外のCTLボード上のデバイス(例えばモータドライバ22)の設定が必要になる点から、FPGA内部回路を動的に書き換えた後の制御に待ち時間が発生するという問題がある。
【0009】
そこで、本発明は、FPGA内部回路を動的に書き換えた後の制御に待ち時間を発生させないFPGA内部回路変更方法および画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記の課題を解決するため、本発明の画像形成装置は、パーシャルリコンフィグ機能を備えたFPGAと、FPGAに内蔵される複数の内部回路と、内部回路の書換情報を格納する複数のメモリと、内部回路への書換タイミング制御その他の制御を司るASICと、入出力信号用の複数のコネクタと、モータ駆動を制御するモータドライバと、モータドライバの出力信号先を切替える出力切替回路と、内部回路に応じて出力先を変更する出力変更回路とを備える画像形成装置であって、複数のコネクタから受信された信号を検知する検知手段と、検知手段による信号の検知をASICに通知する信号検知通知手段と、信号検知通知手段による信号検知通知を受けたASICにより複数のメモリの何れかから読み出された内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、他の内部回路の書換完了をASICに通知する書換完了通知手段と、書換完了通知手段による書換完了通知と同時に出力切替回路及び出力変更回路を切り替える回路切替手段を備えることを特徴とする。
【発明の効果】
【0011】
本発明によれば、FPGA内部回路を動的に書き換えた際の完了信号がCTLボード上に出力され、その信号によりCTLボード上の回路がスイッチングされ、また内部回路の書換処理が書き換え前の内部回路による処理と並行したタイミングで実施されるので、FPGA内部回路を動的に書き換えた後の制御に待ち時間を発生させないようにすることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施形態の画像形成装置の簡易ブロック説明図である。
【図2】本発明の第1実施形態の画像形成装置のCTLボード構成図である。
【図3】本発明の第1実施形態のFPGAの制御フロー図である。
【図4】本発明の第2実施形態の画像形成装置のCTLボード構成図である。
【図5】本発明の第2実施形態のFPGAの制御フロー図である。
【図6】本発明の第3実施形態の画像形成装置のCTLボード構成図である。
【図7】本発明の第4実施形態の画像形成装置のCTLボード構成図である。
【図8】本発明の第4実施形態の画像形成装置のCTLボード構成図における内部回路170の書き換え量を示した図である。
【図9】本発明の第4実施形態のFPGAの制御フロー図である。
【図10】本発明の第5実施形態のFPGAの制御フロー図である。
【図11】本発明の第6実施形態のFPGAの制御フロー図である。
【図12】従来の画像形成装置のCTLボード構成図である。
【図13】FPGA内部回路がFAX画像処理ロジックにて動作する場合のブロック図である。
【図14】FPGA内部回路がプロッタ制御ロジックにて動作する場合のブロック図である。
【図15】従来のFPGAの制御フロー図である。
【発明を実施するための形態】
【0013】
本発明の実施の形態を説明する。本発明は、FPGA内部回路を動的に書き換えた後の制御において、待ち時間を発生させない処理に際し以下の特徴を有する。概括的にいえば、本発明はFPGA内部回路を動的に書き換えた際の完了信号をCTLボード上に出力し、その信号でCTLボード上の回路をスイッチングすることを特徴としたものである。以下、本発明の特徴について図面を用いて詳細に解説する。なお、『FPGA内部回路を動的に書き換える』とは、所定の処理ロジックを実行するために内部回路の接続情報を各処理に応じて書き換える(回路構成を変更する)ことをいう。
【0014】
本発明の実施形態のFPGA内部回路を備えた画像形成装置1(例えば、複合印刷機)の概要を図1の簡易ブロック図を用いて概説する。コントローラ100は、制御の中枢を司るASIC/FPGA101・操作パネル600とのIF制御を行うOPU/IF部110・スキャナ500とのIF制御を行うSCN/IF部111・ENG200とのIF制御を行うENG/IF部112・ネットワークとのIF制御を行うLAN/IF部113・USB部(B−type)とのIF制御を行うUSB(D)114・USB部(A−type)とのIF制御を行うUSB(H)115・FAX300とのIF制御を行うFAX/IF部116を有し、各々のIF制御以外にも、印刷に必要な画像処理等の機能を有する。
【0015】
また、コントローラ100と接続されたENG200はセンサやモータ等のエンジン制御機能を有し、同じくコントローラ100と接続されたFAX300はFAX制御に必要な機能を有する。PSU400はAC−DC変換を行い、画像形成装置に電源を供給する機能を有する。スキャナ500は、コピーに必要な機能を有し、操作パネル600はディスプレイ表示が可能なLCD601・操作ボタン602を有する。印刷された用紙は、排紙トレイ700〜702に排出され、印刷用の用紙は給紙トレイ800から給紙される。
【0016】
[第1実施形態]
本発明の第1実施形態の画像形成装置が備えるCTLボード91の構成について図2を用いて以下説明する。CTLボード91は、FPGAの内部回路書換情報を格納したROM10〜13・制御の中枢を司るASIC(FPGAへの書換タイミング制御含む)141・パーシャルリコンフィグ機能を備えたFPGA151・一の内部回路としての内部回路161(FAX画像処理ロジックを処理A、スキャナ画像処理ロジックを処理Bとし、処理Aと処理Bが同時動作することはないものとする)・他の内部回路としての内部回路171(プロッタ制御ロジックを処理C、メンテナンスロジックを処理Dとし、処理Cと処理Dが同時動作することはないものとする)・FAX画像入出力信号のコネクタ18(CN_A)・スキャナ画像入力信号のコネクタ19(CN_B)・プロッタ出力信号のコネクタ20(CN_C)・メンテナンス入出力信号のコネクタ21(CN_D)・スキャナモータ・プロッタモータ等のモータ駆動を制御するモータドライバ22・モータドライバの出力信号先を切り替える出力切替スイッチ23(出力切替回路)・FPGA内部回路に応じて出力先を変更する出力変更スイッチ24(出力変更回路)・内部回路の処理を切り替える切替スイッチ25を有し、各々の内部回路に応じて出力先を設定することができる。なお、内部回路内で各処理を実行するモジュール等の構成については従来技術と同様の構成をとるため、図13及び図14を用いて説明する(後述する第2実施形態以降の各実施形態においても同様)。
【0017】
FPGA151においては、FAX画像入出力信号のコネクタ18等から受信された信号が検知され(検知手段)、その内容が検出信号DETECT40としてASIC141へ通知される(信号検知通知手段)。検出信号DETECT40のASIC141への通知を受けてASIC141によりROM12からプロッタ制御ロジックを実行するための内部回路書換情報が読み出される。ASIC141から書換情報がFPGA151へ送信され、内部回路161におけるFAX画像処理ロジックが実行中に、内部回路171の接続情報がプロッタ制御ロジックを実行するための書換情報により書き換えられる。また、FPGA151において内部回路171の書き換えが完了した旨が書換完了信号COMP50としてASIC141へ通知される(書換完了通知手段)。この書き換え完了信号COMP50の通知と同時に出力切替スイッチ23及び出力変更スイッチ24がそれぞれ切り替えられることにより(回路切替手段)、プロッタ出力用コネクタ20からプリントデータが出力されプリント出力動作が実行される。
【0018】
本発明の第1実施形態に関し、例えばFAXデータを受信し、その受信したデータをプリント出力する場合におけるFPGA制御手順について、図3を用いて以下説明する。FPGA151において、内部回路161が処理Aの状態でFAXデータが受信され(ステップS101)、その受信データが内蔵メモリ62に格納される(ステップS102)。その後、復調する処理機能を備えた演算モジュール63で受信データが処理される(ステップS103)。処理後のデータが内蔵メモリ62に格納され(ステップS104)、メモリ内のデータが順次ASIC141側へ送信された(ステップS105)後、FPGA151において内部回路171が “処理C”に書き換えられるまで待機状態となる。
【0019】
上記と並行して、FPGA151においてFAX受信が検知されると、FPGA151からASIC141に検出信号DETECT40が出力され、その旨が通知される(ステップS106)。ASIC141によってROM12から読み取られた内部回路書換情報がFPGA151へ送信される。FPGA151において、内部回路161において処理Aが実行中に、内部回路171が“処理C”に書き替えられ(ステップS107)、書き替えが完了すると、その旨を示す完了信号COMP50がFPGA151から出力される(ステップS108)。完了信号COMP50により、CTLボード上の出力切替スイッチ及び出力変更スイッチが切り替えられ、ASIC141へ内部回路の書替完了が通知される。FPGA151において、ASIC141からプリントデータが受信され(ステップS109)、その受信データがプロッタ側のフォーマットに合うよう変換され(ステップS110)、変換後データがコネクタ20経由でプロッタへ送信されることで(ステップS111)プリント出力動作が実現する。
【0020】
上記第1実施形態によれば、検出信号DETECT40により内部回路161において処理Aを実行中に、内部回路171を処理Cへ書き換え可能であり、また完了信号COMP50により、ASIC151へ書換完了が通知され、同時にCTLボード91上の回路切替も可能であることから、FPGA内部回路を動的に書き換えた後の制御に待ち時間が発生しない。
【0021】
[第2実施形態]
本発明の第2実施形態の画像形成装置が備えるCTLボード92の構成について図4を用いて以下説明する。なお、第1実施形態と同様の構成については、その説明を省略する。図4に示すように、本発明の第2実施形態においては、第1実施形態の構成と異なりFPGA内部回路に重複部30を追加した構成をとる。重複部30とは、書き換えられる内部回路内の処理が完了したモジュールがある場合、そのモジュールのことをいう。
【0022】
第2実施形態について具体的な例を用いて右に説明する。第1実施形態で説明した" FAXデータを受信し、その受信したデータをプリント出力する"場合において、書き換えられるモジュールが処理Aを実行する内部回路162であるとして、その内処理が完了したモジュールを演算モジュール63とする。演算モジュール63によるデータ復調処理が完了した段階で、演算モジュール63においてはその後処理が行われないので、演算モジュール63を含めて処理Cを実行する内部回路172に書き換えられる。これがFPGA内部回路に重複部30を設けたことの意義である。
【0023】
本発明の第2実施形態に関し、第1実施形態と同様に、例えばFAXデータを受信し、その受信したデータをプリント出力する場合におけるFPGA制御手順について、図5を用いて以下説明する。なお、第1実施形態と同様の手順については、その説明を省略する。すなわち、第2実施形態においてはステップS206までが第1実施形態と同様の手順をとり、続くステップS207における処理が第1実施形態と異なる。なお、内部回路が書き換えられた(ステップS208)以降の手順についても第1実施形態と同様であるため、その説明を省略する。
【0024】
具体的には、書き換えられる内部回路172において実行される処理Cの処理領域が大きい場合、処理Aが実行されている内部回路162の内、処理が完了したモジュール(重複部30としての演算モジュール63)を含めて書き換えることで、FPGA回路をより有効に利用することが出来る。図5に示すとおり、FPGA152において、内部回路162の演算モジュール処理完了が検知されると、演算モジュール63を含めて、処理Cを実行するための内部回路172に書き換えられる(ステップS203→ステップS207)。
【0025】
以上の制御により、FPGA内部回路を動的に書き換えた後の制御に待ち時間が発生しない上、処理が完了したモジュールを含め書換部を重複して使用することで、より大規模なモジュールの書き換え及び効率のよい書き換えが可能となる。
【0026】
[第3実施形態]
本発明の第3実施形態の画像形成装置が備えるCTLボード93の構成について図6を用いて以下説明する。なお、第1実施形態と同様の構成については、その説明を省略する。図6に示すように、本発明の第3実施形態においては、第1実施形態の構成と異なりFPGA内部回路に共有部31を追加した構成をとる。共有部31とは、書き換えられる内部回路と書き換える内部回路で、共有して使用するモジュールがある場合、そのモジュールのことをいう。
【0027】
第3実施形態について具体的な例を用いて右に説明する。第1実施形態で説明した" FAXデータを受信し、その受信したデータをプリント出力する"場合において、書き換えられるモジュールが処理Aを実行する内部回路163のASIC/IF64であるとして、書き換えるモジュールを処理Cを実行する内部回路173のASIC/IF74とする。この場合、内部回路の書き換え後もASIC/IFは不変なので、ASIC/IFモジュールを書き換える必要がない。これがFPGA内部回路に共有部31を設けたことの意義である。なお、第3実施形態のFPGA制御手順は共有部を除外して書き換える手順を除き第2実施形態と同様であるため、その説明を省略する。
【0028】
以上の制御により、FPGA内部回路を動的に書き換える制御において、共有部の書き換えを行わないことで、書換時間の短縮化および効率のよい書き換えが可能となる。
【0029】
[第4実施形態]
本発明の第4実施形態の画像形成装置が備えるCTLボード94の構成について図7を用いて以下説明する。なお、第1実施形態と同様の構成については、その説明を省略する。図7に示すように、本発明の第4実施形態においては、第1実施形態の構成と異なりFPGA内部回路174を処理Cを実行する回路へ書き換える際、内部回路164における処理Aの処理結果に基づいて内部回路174の書換量を判定し(判定手段)、内部回路174の書換量を変更制御する構成をとる。本制御は、内部回路164における処理Aの演算結果に基づき内部回路174における処理Cの書換量を変化させるというものである。図8は内部回路174における処理Cの書換量の変化を示したイメージ図である。
【0030】
本発明の第4実施形態に関し、第1実施形態と同様に、例えばFAXデータを受信し、その受信したデータをプリント出力する場合におけるFPGA制御手順について、図9を用いて以下説明する。なお、第1実施形態と同様の手順については、その説明を省略する。すなわち、第4実施形態においてはステップS406までが第1実施形態と同様の手順をとり、続くステップS407における処理が第1実施形態と異なる。なお、内部回路が書き換えられた(ステップS408)以降の手順についても第1実施形態と同様であるため、その説明を省略する。
【0031】
具体的には、FPGAにおいて受信データ処理による演算結果に基づき受信データの解像度情報等が判断され、プリント時にどのような解像度モードで出力するかが判定される(ステップS403→ステップS407)。その後、内部回路174において必要量の処理領域が処理Cに書き換えられる(ステップS408)。内部回路174の書換量の変更は、プリント出力の解像度によって対応する回路規模を変化させることにより行う。
【0032】
以上の制御により、内部回路164における処理Aの演算結果に基づき、内部回路174における処理Cへの書換量を変化させることで、不要な書き換えが削減され、書換時間の短縮化を図ることができる。
【0033】
[第5実施形態]
本発明の第5実施形態のFPGA制御手順について図10を用いて以下説明する。第5実施形態においては、第4実施形態と制御手順の一部が異なるため、第4実施形態と同様の手順については、その説明を省略する。なお、第5実施形態のFPGAボードの構成は第4実施形態と同様の構成をとるため、その説明を省略する。
【0034】
すなわち、第4実施形態においては、FPGAにおいて内部回路164における処理Aの演算結果に基づいて内部回路174における処理Cへの書換規模の変更処理を行っていた。一方、第5実施形態においては、FPGA154がASIC144から書換量データを受信し(ステップS501→ステップS506)、そのデータに基づいて内部回路174の書換量を判定し(ステップS507)、内部回路174における処理Cへの書換量を変更する処理を行うものである(ステップS508)。
【0035】
以上の制御により、ASICからの書換量データに基づき、内部回路174における処理Cへの書換量を変化させることで、不要な書き換えが削減され、書換時間の短縮化を図ることができる。
【0036】
[第6実施形態]
本発明の第6実施形態のFPGA制御手順について図11を用いて以下説明する。第6実施形態においては、第5実施形態と制御手順の一部が異なるため、第5実施形態と同様の手順については、その説明を省略する。なお、第6実施形態のFPGAボードの構成は第4実施形態と同様の構成をとるため、その説明を省略する。
【0037】
すなわち、第5実施形態においては、FPGA154においてASIC144からの書換量データに基づいて内部回路174における処理Cへの書換規模の変更処理を行っていた。一方、第6実施形態においては、FPGA154がユーザインターフェースからの情報を受信し、その情報に基づいて必要な書換量を判定し(ステップS607)、内部回路174における処理Cへの書き換えを行うものである(ステップS608)。ユーザインターフェースからの情報とは、例えば印刷処理における『高速印刷モード』や『高精細モード』などの印刷モード設定情報を言う。『高速印刷モード』であれば内部回路の処理領域は少なくて済み、一方『高精細モード』であれば内部回路はより多くの処理領域を必要とする。つまり、内部回路が必要とする処理領域の大小により必要な書換量が判定される。
【0038】
以上の制御により、ユーザインターフェースからの情報に基づき、内部回路174における処理Cへの書換量を判断させることで、不要な書き換えが削減され、書換時間の短縮化を図ることができる。
【0039】
上記各実施形態においては、FAXデータを受信し、その受信したデータをプリント出力する場合におけるFPGA制御手順について述べたが、かかる場合に限られるものではない。例えば、スキャナ画像処理ロジックによるコピー処理による画像データを受信し、その受信したデータをプリント出力する場合、またプリント出力される画像データを受け、メンテナンスロジックにより画像形成装置のメンテナンス処理を行う場合にも適用されることは言うまでもない。
【0040】
なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。
【符号の説明】
【0041】
1 画像形成装置
10〜13 ROM_A〜ROM_D
18〜21 入出力信号用コネクタCN_A〜CN_D
22 モータドライバ
23 出力切替スイッチ
24 出力変更スイッチ
30 重複部
31 共有部
40 検出信号DETECT
50 完了信号COMP
61 FAX/IF
71 PROTTER/IF
62、72 メモリ(SRAM)
63、73 演算モジュール
64、74 ASIC/IF
90〜94 CTLボード
140〜144 ASIC
150〜154 FPGA
160〜164、171〜174 内部回路
【先行技術文献】
【特許文献】
【0042】
【特許文献1】特開2008−42546号公報
【技術分野】
【0001】
本発明は、FPGA内部回路を動的に書き換える内部回路変更方法およびFPGA内部回路を備えた画像形成装置に関する。
【背景技術】
【0002】
現在、プリンタやコピー機は多機能に対応する為、ASICの大規模化が進み、CTLボード上の部品点数も増えている。そこで、大規模なASICを置き換える事例として、プログラマブルな集積回路であるFPGAを用いて内部回路を動的に書き換えるパーシャルリコンフィグという技術が既に知られている。
【0003】
特許文献1には、プログラマブルデバイスを備えた論理動作回路であって、時系列的に同時動作しない論理グループが書き込まれた複数の記憶手段と、指示信号にもとづき複数の記憶手段の中から一つの記憶手段を選択する選択手段と、選択された記憶手段内の論理をプログラマブルデバイスに書き込む書込手段とを備えることにより時系列的に同時動作しない機能の論理回路を順番に書き換え、部品点数の増加や基板面積の拡大することなく多機能を実現することができる発明が開示されている。
【0004】
図12に、パーシャルリコンフィグ機能を搭載した従来のCTLボード90の構成図を示す。CTLボード90は、FPGAの内部回路書換情報を格納したROM10(ROM_A)〜13(ROM_D)・制御の中枢を司るASIC140・パーシャルリコンフィグ機能を備えたFPGA150・FAX画像処理ロジック等が実行される内部回路160・入出力信号用コネクタ18〜21・スキャナモータ等のモータ駆動を制御するモータドライバ22・モータドライバの出力信号先を切り替えるスイッチ23・スイッチ23を制御するイネーブル信号50を有し、各々の内部回路に応じて出力先が定められている。具体的には、例えばFAX画像処理ロジックが実行される内部回路Aに応じてFAX画像入出力信号用のコネクタ18(CN_A)が定められている。なお、内部回路B・C・Dにおいては、それぞれスキャナ画像処理ロジック・プロッタ制御ロジック・メンテナンスロジックが実行されるものとする。また、これに対応するコネクタ19・20・21を、それぞれスキャナ画像入力信号用コネクタ(CN_B)・プロッタ出力信号用コネクタ(CN_C)・メンテナンス入出力信号用コネクタ(CN_D)とする。
【0005】
図13に上述の内部回路160(FAX画像処理ロジックが実行される場合)の内部ブロック図を示す。FAXデータ送受信の機能を有するFAX/IF61、送受信データや演算前後のデータを一時格納するメモリ62、データの圧縮・伸長、変調・復調等の機能を有する演算部63、ASIC140とのデータ送受信の機能を有するASIC/IF64を有し、ASICと組み合わせることでFAX送受信が可能な構成となっている。
【0006】
図14に上述の内部回路170(プロッタ制御ロジックが実行される場合)内のブロック図を示す。プリントデータ送受信の機能を有するPROTTER/IF71、送受信データや演算前後のデータを一時格納するメモリ72、データのシリアル/パラレル変換・タイミング変換の機能を有する変換処理部73、ASIC140とのデータ送受信の機能を有するASIC/IF74を有し、ASICと組み合わせることでプリント出力動作が可能な構成となっている。なお、スキャナ画像処理ロジック・メンテナンスロジックを実行する場合の内部回路内のブロック図も図13及び図14に準じて示すことができるが、ここでは省略する。
【0007】
図15は、従来のパーシャルリコンフィグ機能搭載FPGAの制御フロー図を示したものである。FAXデータを受信し、プリント出力する際、FPGA150において、内部回路160がA(FAX画像処理ロジック)の状態でFAXデータが受信され(ステップS1)、受信データが内蔵メモリ62に格納される(ステップS2)。その後、復調する処理機能を備えた演算モジュール63で受信データが処理される(ステップS3)。処理後のデータが内蔵メモリ62に格納され(ステップS4)、メモリ内のデータが順次ASIC140側へ送信された(ステップS5)後、FPGA150において内部回路160が“C(プロッタ制御ロジック)”に書き換えられるまでの待機状態となる。データ受信をしたASIC140は、ROM12(ROM_C)からデータを読み取り、FPGA150へ内部回路書換情報を送信する。また、ASIC140において受信されたデータがプリント出力用のデータに変換された後、FPGA150の内部回路160が“C”状態へ書き換わる待機状態となる。その後FPGA150の内部回路160が書き換わる(ステップS6)。ASIC140において、シリアル通信等によりFPGA150の内部回路160が“C”(内部回路170)に書き換えられたことが検知されると(ステップS7)、ASIC140からスイッチ23を制御するイネーブル信号50が出力される。イネーブル信号50よりモータドライバ22の出力信号が切り替えられると、ASIC140よりFPGA150にプリントデータが出力される。FPGA150にプリントデータが受信され(ステップS8)、受信データがプロッタ側のフォーマットに合うよう変換され(ステップS9)、その変換後データがコネクタ20経由でプロッタへ送信されることで(ステップS10)、プリント出力動作が実現する。
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、特許文献1に係る発明のように、今までのパーシャルリコンフィグを利用したFPGA搭載ボードではFPGA内部回路規模は削減可能であるが、書換時間が見積もれない(すなわち、内部回路160においてFAX画像処理が完了した後にプロッタ制御ロジックを実行するために内部回路160の接続情報の書き換えを行う)ため書き換え後の制御に待ち時間が発生するという問題がある。上記の従来技術においても、書き込み完了をシリアル通信等で検知する点、ASICによりFPGA以外のCTLボード上のデバイス(例えばモータドライバ22)の設定が必要になる点から、FPGA内部回路を動的に書き換えた後の制御に待ち時間が発生するという問題がある。
【0009】
そこで、本発明は、FPGA内部回路を動的に書き換えた後の制御に待ち時間を発生させないFPGA内部回路変更方法および画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記の課題を解決するため、本発明の画像形成装置は、パーシャルリコンフィグ機能を備えたFPGAと、FPGAに内蔵される複数の内部回路と、内部回路の書換情報を格納する複数のメモリと、内部回路への書換タイミング制御その他の制御を司るASICと、入出力信号用の複数のコネクタと、モータ駆動を制御するモータドライバと、モータドライバの出力信号先を切替える出力切替回路と、内部回路に応じて出力先を変更する出力変更回路とを備える画像形成装置であって、複数のコネクタから受信された信号を検知する検知手段と、検知手段による信号の検知をASICに通知する信号検知通知手段と、信号検知通知手段による信号検知通知を受けたASICにより複数のメモリの何れかから読み出された内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、他の内部回路の書換完了をASICに通知する書換完了通知手段と、書換完了通知手段による書換完了通知と同時に出力切替回路及び出力変更回路を切り替える回路切替手段を備えることを特徴とする。
【発明の効果】
【0011】
本発明によれば、FPGA内部回路を動的に書き換えた際の完了信号がCTLボード上に出力され、その信号によりCTLボード上の回路がスイッチングされ、また内部回路の書換処理が書き換え前の内部回路による処理と並行したタイミングで実施されるので、FPGA内部回路を動的に書き換えた後の制御に待ち時間を発生させないようにすることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施形態の画像形成装置の簡易ブロック説明図である。
【図2】本発明の第1実施形態の画像形成装置のCTLボード構成図である。
【図3】本発明の第1実施形態のFPGAの制御フロー図である。
【図4】本発明の第2実施形態の画像形成装置のCTLボード構成図である。
【図5】本発明の第2実施形態のFPGAの制御フロー図である。
【図6】本発明の第3実施形態の画像形成装置のCTLボード構成図である。
【図7】本発明の第4実施形態の画像形成装置のCTLボード構成図である。
【図8】本発明の第4実施形態の画像形成装置のCTLボード構成図における内部回路170の書き換え量を示した図である。
【図9】本発明の第4実施形態のFPGAの制御フロー図である。
【図10】本発明の第5実施形態のFPGAの制御フロー図である。
【図11】本発明の第6実施形態のFPGAの制御フロー図である。
【図12】従来の画像形成装置のCTLボード構成図である。
【図13】FPGA内部回路がFAX画像処理ロジックにて動作する場合のブロック図である。
【図14】FPGA内部回路がプロッタ制御ロジックにて動作する場合のブロック図である。
【図15】従来のFPGAの制御フロー図である。
【発明を実施するための形態】
【0013】
本発明の実施の形態を説明する。本発明は、FPGA内部回路を動的に書き換えた後の制御において、待ち時間を発生させない処理に際し以下の特徴を有する。概括的にいえば、本発明はFPGA内部回路を動的に書き換えた際の完了信号をCTLボード上に出力し、その信号でCTLボード上の回路をスイッチングすることを特徴としたものである。以下、本発明の特徴について図面を用いて詳細に解説する。なお、『FPGA内部回路を動的に書き換える』とは、所定の処理ロジックを実行するために内部回路の接続情報を各処理に応じて書き換える(回路構成を変更する)ことをいう。
【0014】
本発明の実施形態のFPGA内部回路を備えた画像形成装置1(例えば、複合印刷機)の概要を図1の簡易ブロック図を用いて概説する。コントローラ100は、制御の中枢を司るASIC/FPGA101・操作パネル600とのIF制御を行うOPU/IF部110・スキャナ500とのIF制御を行うSCN/IF部111・ENG200とのIF制御を行うENG/IF部112・ネットワークとのIF制御を行うLAN/IF部113・USB部(B−type)とのIF制御を行うUSB(D)114・USB部(A−type)とのIF制御を行うUSB(H)115・FAX300とのIF制御を行うFAX/IF部116を有し、各々のIF制御以外にも、印刷に必要な画像処理等の機能を有する。
【0015】
また、コントローラ100と接続されたENG200はセンサやモータ等のエンジン制御機能を有し、同じくコントローラ100と接続されたFAX300はFAX制御に必要な機能を有する。PSU400はAC−DC変換を行い、画像形成装置に電源を供給する機能を有する。スキャナ500は、コピーに必要な機能を有し、操作パネル600はディスプレイ表示が可能なLCD601・操作ボタン602を有する。印刷された用紙は、排紙トレイ700〜702に排出され、印刷用の用紙は給紙トレイ800から給紙される。
【0016】
[第1実施形態]
本発明の第1実施形態の画像形成装置が備えるCTLボード91の構成について図2を用いて以下説明する。CTLボード91は、FPGAの内部回路書換情報を格納したROM10〜13・制御の中枢を司るASIC(FPGAへの書換タイミング制御含む)141・パーシャルリコンフィグ機能を備えたFPGA151・一の内部回路としての内部回路161(FAX画像処理ロジックを処理A、スキャナ画像処理ロジックを処理Bとし、処理Aと処理Bが同時動作することはないものとする)・他の内部回路としての内部回路171(プロッタ制御ロジックを処理C、メンテナンスロジックを処理Dとし、処理Cと処理Dが同時動作することはないものとする)・FAX画像入出力信号のコネクタ18(CN_A)・スキャナ画像入力信号のコネクタ19(CN_B)・プロッタ出力信号のコネクタ20(CN_C)・メンテナンス入出力信号のコネクタ21(CN_D)・スキャナモータ・プロッタモータ等のモータ駆動を制御するモータドライバ22・モータドライバの出力信号先を切り替える出力切替スイッチ23(出力切替回路)・FPGA内部回路に応じて出力先を変更する出力変更スイッチ24(出力変更回路)・内部回路の処理を切り替える切替スイッチ25を有し、各々の内部回路に応じて出力先を設定することができる。なお、内部回路内で各処理を実行するモジュール等の構成については従来技術と同様の構成をとるため、図13及び図14を用いて説明する(後述する第2実施形態以降の各実施形態においても同様)。
【0017】
FPGA151においては、FAX画像入出力信号のコネクタ18等から受信された信号が検知され(検知手段)、その内容が検出信号DETECT40としてASIC141へ通知される(信号検知通知手段)。検出信号DETECT40のASIC141への通知を受けてASIC141によりROM12からプロッタ制御ロジックを実行するための内部回路書換情報が読み出される。ASIC141から書換情報がFPGA151へ送信され、内部回路161におけるFAX画像処理ロジックが実行中に、内部回路171の接続情報がプロッタ制御ロジックを実行するための書換情報により書き換えられる。また、FPGA151において内部回路171の書き換えが完了した旨が書換完了信号COMP50としてASIC141へ通知される(書換完了通知手段)。この書き換え完了信号COMP50の通知と同時に出力切替スイッチ23及び出力変更スイッチ24がそれぞれ切り替えられることにより(回路切替手段)、プロッタ出力用コネクタ20からプリントデータが出力されプリント出力動作が実行される。
【0018】
本発明の第1実施形態に関し、例えばFAXデータを受信し、その受信したデータをプリント出力する場合におけるFPGA制御手順について、図3を用いて以下説明する。FPGA151において、内部回路161が処理Aの状態でFAXデータが受信され(ステップS101)、その受信データが内蔵メモリ62に格納される(ステップS102)。その後、復調する処理機能を備えた演算モジュール63で受信データが処理される(ステップS103)。処理後のデータが内蔵メモリ62に格納され(ステップS104)、メモリ内のデータが順次ASIC141側へ送信された(ステップS105)後、FPGA151において内部回路171が “処理C”に書き換えられるまで待機状態となる。
【0019】
上記と並行して、FPGA151においてFAX受信が検知されると、FPGA151からASIC141に検出信号DETECT40が出力され、その旨が通知される(ステップS106)。ASIC141によってROM12から読み取られた内部回路書換情報がFPGA151へ送信される。FPGA151において、内部回路161において処理Aが実行中に、内部回路171が“処理C”に書き替えられ(ステップS107)、書き替えが完了すると、その旨を示す完了信号COMP50がFPGA151から出力される(ステップS108)。完了信号COMP50により、CTLボード上の出力切替スイッチ及び出力変更スイッチが切り替えられ、ASIC141へ内部回路の書替完了が通知される。FPGA151において、ASIC141からプリントデータが受信され(ステップS109)、その受信データがプロッタ側のフォーマットに合うよう変換され(ステップS110)、変換後データがコネクタ20経由でプロッタへ送信されることで(ステップS111)プリント出力動作が実現する。
【0020】
上記第1実施形態によれば、検出信号DETECT40により内部回路161において処理Aを実行中に、内部回路171を処理Cへ書き換え可能であり、また完了信号COMP50により、ASIC151へ書換完了が通知され、同時にCTLボード91上の回路切替も可能であることから、FPGA内部回路を動的に書き換えた後の制御に待ち時間が発生しない。
【0021】
[第2実施形態]
本発明の第2実施形態の画像形成装置が備えるCTLボード92の構成について図4を用いて以下説明する。なお、第1実施形態と同様の構成については、その説明を省略する。図4に示すように、本発明の第2実施形態においては、第1実施形態の構成と異なりFPGA内部回路に重複部30を追加した構成をとる。重複部30とは、書き換えられる内部回路内の処理が完了したモジュールがある場合、そのモジュールのことをいう。
【0022】
第2実施形態について具体的な例を用いて右に説明する。第1実施形態で説明した" FAXデータを受信し、その受信したデータをプリント出力する"場合において、書き換えられるモジュールが処理Aを実行する内部回路162であるとして、その内処理が完了したモジュールを演算モジュール63とする。演算モジュール63によるデータ復調処理が完了した段階で、演算モジュール63においてはその後処理が行われないので、演算モジュール63を含めて処理Cを実行する内部回路172に書き換えられる。これがFPGA内部回路に重複部30を設けたことの意義である。
【0023】
本発明の第2実施形態に関し、第1実施形態と同様に、例えばFAXデータを受信し、その受信したデータをプリント出力する場合におけるFPGA制御手順について、図5を用いて以下説明する。なお、第1実施形態と同様の手順については、その説明を省略する。すなわち、第2実施形態においてはステップS206までが第1実施形態と同様の手順をとり、続くステップS207における処理が第1実施形態と異なる。なお、内部回路が書き換えられた(ステップS208)以降の手順についても第1実施形態と同様であるため、その説明を省略する。
【0024】
具体的には、書き換えられる内部回路172において実行される処理Cの処理領域が大きい場合、処理Aが実行されている内部回路162の内、処理が完了したモジュール(重複部30としての演算モジュール63)を含めて書き換えることで、FPGA回路をより有効に利用することが出来る。図5に示すとおり、FPGA152において、内部回路162の演算モジュール処理完了が検知されると、演算モジュール63を含めて、処理Cを実行するための内部回路172に書き換えられる(ステップS203→ステップS207)。
【0025】
以上の制御により、FPGA内部回路を動的に書き換えた後の制御に待ち時間が発生しない上、処理が完了したモジュールを含め書換部を重複して使用することで、より大規模なモジュールの書き換え及び効率のよい書き換えが可能となる。
【0026】
[第3実施形態]
本発明の第3実施形態の画像形成装置が備えるCTLボード93の構成について図6を用いて以下説明する。なお、第1実施形態と同様の構成については、その説明を省略する。図6に示すように、本発明の第3実施形態においては、第1実施形態の構成と異なりFPGA内部回路に共有部31を追加した構成をとる。共有部31とは、書き換えられる内部回路と書き換える内部回路で、共有して使用するモジュールがある場合、そのモジュールのことをいう。
【0027】
第3実施形態について具体的な例を用いて右に説明する。第1実施形態で説明した" FAXデータを受信し、その受信したデータをプリント出力する"場合において、書き換えられるモジュールが処理Aを実行する内部回路163のASIC/IF64であるとして、書き換えるモジュールを処理Cを実行する内部回路173のASIC/IF74とする。この場合、内部回路の書き換え後もASIC/IFは不変なので、ASIC/IFモジュールを書き換える必要がない。これがFPGA内部回路に共有部31を設けたことの意義である。なお、第3実施形態のFPGA制御手順は共有部を除外して書き換える手順を除き第2実施形態と同様であるため、その説明を省略する。
【0028】
以上の制御により、FPGA内部回路を動的に書き換える制御において、共有部の書き換えを行わないことで、書換時間の短縮化および効率のよい書き換えが可能となる。
【0029】
[第4実施形態]
本発明の第4実施形態の画像形成装置が備えるCTLボード94の構成について図7を用いて以下説明する。なお、第1実施形態と同様の構成については、その説明を省略する。図7に示すように、本発明の第4実施形態においては、第1実施形態の構成と異なりFPGA内部回路174を処理Cを実行する回路へ書き換える際、内部回路164における処理Aの処理結果に基づいて内部回路174の書換量を判定し(判定手段)、内部回路174の書換量を変更制御する構成をとる。本制御は、内部回路164における処理Aの演算結果に基づき内部回路174における処理Cの書換量を変化させるというものである。図8は内部回路174における処理Cの書換量の変化を示したイメージ図である。
【0030】
本発明の第4実施形態に関し、第1実施形態と同様に、例えばFAXデータを受信し、その受信したデータをプリント出力する場合におけるFPGA制御手順について、図9を用いて以下説明する。なお、第1実施形態と同様の手順については、その説明を省略する。すなわち、第4実施形態においてはステップS406までが第1実施形態と同様の手順をとり、続くステップS407における処理が第1実施形態と異なる。なお、内部回路が書き換えられた(ステップS408)以降の手順についても第1実施形態と同様であるため、その説明を省略する。
【0031】
具体的には、FPGAにおいて受信データ処理による演算結果に基づき受信データの解像度情報等が判断され、プリント時にどのような解像度モードで出力するかが判定される(ステップS403→ステップS407)。その後、内部回路174において必要量の処理領域が処理Cに書き換えられる(ステップS408)。内部回路174の書換量の変更は、プリント出力の解像度によって対応する回路規模を変化させることにより行う。
【0032】
以上の制御により、内部回路164における処理Aの演算結果に基づき、内部回路174における処理Cへの書換量を変化させることで、不要な書き換えが削減され、書換時間の短縮化を図ることができる。
【0033】
[第5実施形態]
本発明の第5実施形態のFPGA制御手順について図10を用いて以下説明する。第5実施形態においては、第4実施形態と制御手順の一部が異なるため、第4実施形態と同様の手順については、その説明を省略する。なお、第5実施形態のFPGAボードの構成は第4実施形態と同様の構成をとるため、その説明を省略する。
【0034】
すなわち、第4実施形態においては、FPGAにおいて内部回路164における処理Aの演算結果に基づいて内部回路174における処理Cへの書換規模の変更処理を行っていた。一方、第5実施形態においては、FPGA154がASIC144から書換量データを受信し(ステップS501→ステップS506)、そのデータに基づいて内部回路174の書換量を判定し(ステップS507)、内部回路174における処理Cへの書換量を変更する処理を行うものである(ステップS508)。
【0035】
以上の制御により、ASICからの書換量データに基づき、内部回路174における処理Cへの書換量を変化させることで、不要な書き換えが削減され、書換時間の短縮化を図ることができる。
【0036】
[第6実施形態]
本発明の第6実施形態のFPGA制御手順について図11を用いて以下説明する。第6実施形態においては、第5実施形態と制御手順の一部が異なるため、第5実施形態と同様の手順については、その説明を省略する。なお、第6実施形態のFPGAボードの構成は第4実施形態と同様の構成をとるため、その説明を省略する。
【0037】
すなわち、第5実施形態においては、FPGA154においてASIC144からの書換量データに基づいて内部回路174における処理Cへの書換規模の変更処理を行っていた。一方、第6実施形態においては、FPGA154がユーザインターフェースからの情報を受信し、その情報に基づいて必要な書換量を判定し(ステップS607)、内部回路174における処理Cへの書き換えを行うものである(ステップS608)。ユーザインターフェースからの情報とは、例えば印刷処理における『高速印刷モード』や『高精細モード』などの印刷モード設定情報を言う。『高速印刷モード』であれば内部回路の処理領域は少なくて済み、一方『高精細モード』であれば内部回路はより多くの処理領域を必要とする。つまり、内部回路が必要とする処理領域の大小により必要な書換量が判定される。
【0038】
以上の制御により、ユーザインターフェースからの情報に基づき、内部回路174における処理Cへの書換量を判断させることで、不要な書き換えが削減され、書換時間の短縮化を図ることができる。
【0039】
上記各実施形態においては、FAXデータを受信し、その受信したデータをプリント出力する場合におけるFPGA制御手順について述べたが、かかる場合に限られるものではない。例えば、スキャナ画像処理ロジックによるコピー処理による画像データを受信し、その受信したデータをプリント出力する場合、またプリント出力される画像データを受け、メンテナンスロジックにより画像形成装置のメンテナンス処理を行う場合にも適用されることは言うまでもない。
【0040】
なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。
【符号の説明】
【0041】
1 画像形成装置
10〜13 ROM_A〜ROM_D
18〜21 入出力信号用コネクタCN_A〜CN_D
22 モータドライバ
23 出力切替スイッチ
24 出力変更スイッチ
30 重複部
31 共有部
40 検出信号DETECT
50 完了信号COMP
61 FAX/IF
71 PROTTER/IF
62、72 メモリ(SRAM)
63、73 演算モジュール
64、74 ASIC/IF
90〜94 CTLボード
140〜144 ASIC
150〜154 FPGA
160〜164、171〜174 内部回路
【先行技術文献】
【特許文献】
【0042】
【特許文献1】特開2008−42546号公報
【特許請求の範囲】
【請求項1】
パーシャルリコンフィグ機能を備えたFPGAと、
前記FPGAに内蔵される複数の内部回路と、
前記内部回路の書換情報を格納する複数のメモリと、
前記内部回路への書換タイミング制御その他の制御を司るASICと、
入出力信号用の複数のコネクタと、
モータ駆動を制御するモータドライバと、
前記モータドライバの出力信号先を切替える出力切替回路と、
前記内部回路に応じて出力先を変更する出力変更回路とを備える画像形成装置であって、
前記複数のコネクタから受信された信号を検知する検知手段と、
前記検知手段による信号の検知を前記ASICに通知する信号検知通知手段と、
前記信号検知通知手段による信号検知通知を受けた前記ASICにより前記複数のメモリの何れかから読み出された前記内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、
前記他の内部回路の書換完了を前記ASICに通知する書換完了通知手段と、
前記書換完了通知手段による書換完了通知と同時に前記出力切替回路及び前記出力変更回路を切り替える回路切替手段を備えることを特徴とする画像形成装置。
【請求項2】
前記書換手段は、前記一の内部回路の内処理が完了した部分を含めて前記他の内部回路を書き換える手段を更に備えることを特徴とする請求項1に記載の画像形成装置。
【請求項3】
前記書換手段は、前記一の内部回路と前記他の内部回路との共有部を除外して前記他の内部回路を書き換える手段を更に備えることを特徴とする請求項1に記載の画像形成装置。
【請求項4】
前記一の内部回路の演算結果に基づいて前記他の内部回路の書換量を判定する判定手段を備えることを特徴とする請求項1に記載の画像形成装置。
【請求項5】
前記書換手段は、前記一の内部回路においてFAX画像処理ロジックを実行中に、前記他の内部回路をプロッタ制御ロジックに書き換えることを特徴とする請求項1から4の何れか1項に記載の画像形成装置。
【請求項6】
前記書換手段は、前記一の内部回路においてスキャナ画像処理ロジックを実行中に、前記他の内部回路をプロッタ制御ロジックに書き換えることを特徴とする請求項1から4の何れか1項に記載の画像形成装置。
【請求項7】
前記書換手段は、前記一の内部回路においてプロッタ制御ロジックを実行中に、前記他の内部回路をメンテナンスロジックに書き換えることを特徴とする請求項1から4の何れか1項に記載の画像形成装置。
【請求項8】
パーシャルリコンフィグ機能を備えたFPGAと、
前記FPGAに内蔵される複数の内部回路と、
前記内部回路の書換情報を格納する複数のメモリと、
前記内部回路への書換タイミング制御その他の制御を司るASICと、
入出力信号用の複数のコネクタと、
モータ駆動を制御するモータドライバと、
前記モータドライバの出力信号先を切替える出力切替回路と、
前記内部回路に応じて出力先を変更する出力変更回路とを備えた画像形成装置におけるFPGA内部回路変更方法であって、
前記複数のコネクタから受信された信号を検知する検知工程と、
前記検知工程による信号の検知を前記ASICに通知する信号検知通知工程と、
前記信号検知通知工程による信号検知通知を受けた前記ASICにより前記複数のメモリの何れかから読み出された前記内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換工程と、
前記他の内部回路の書換完了を前記ASICに通知する書換完了通知工程と、
前記書換完了通知工程における書換完了通知と同時に前記出力切替回路及び前記出力変更回路を切り替える回路切替工程を備えることを特徴とするFPGA内部回路変更方法。
【請求項9】
前記書換工程は、前記一の内部回路の内処理が完了した部分を含めて前記他の内部回路を書き換える工程を更に備えることを特徴とする請求項8に記載のFPGA内部回路変更方法。
【請求項10】
前記書換工程は、前記一の内部回路と前記他の内部回路との共有部を除外して前記他の内部回路を書き換える工程を更に備えることを特徴とする請求項8に記載のFPGA内部回路変更方法。
【請求項11】
前記一の内部回路の演算結果に基づいて前記他の内部回路の書換量を判定する判定工程を備えることを特徴とする請求項8に記載のFPGA内部回路変更方法。
【請求項12】
前記判定工程は、前記ASICからの書換情報に基づいて前記他の内部回路の書換量を判定することを特徴とする請求項11に記載のFPGA内部回路変更方法。
【請求項13】
前記判定工程は、ユーザインターフェースからの情報に基づいて前記他の内部回路の書換量を判定することを特徴とする請求項11に記載のFPGA内部回路変更方法。
【請求項14】
前記書換工程は、前記一の内部回路においてFAX画像処理ロジックを実行中に、前記他の内部回路をプロッタ制御ロジックに書き換えることを特徴とする請求項8から13の何れか1項に記載のFPGA内部回路変更方法。
【請求項15】
前記書換工程は、前記一の内部回路においてスキャナ画像処理ロジックを実行中に、前記他の内部回路をプロッタ制御ロジックに書き換えることを特徴とする請求項8から13の何れか1項に記載のFPGA内部回路変更方法。
【請求項16】
前記書換工程は、前記一の内部回路においてプロッタ制御ロジックを実行中に、前記他の内部回路をメンテナンスロジックに書き換えることを特徴とする請求項8から13の何れか1項に記載のFPGA内部回路変更方法。
【請求項1】
パーシャルリコンフィグ機能を備えたFPGAと、
前記FPGAに内蔵される複数の内部回路と、
前記内部回路の書換情報を格納する複数のメモリと、
前記内部回路への書換タイミング制御その他の制御を司るASICと、
入出力信号用の複数のコネクタと、
モータ駆動を制御するモータドライバと、
前記モータドライバの出力信号先を切替える出力切替回路と、
前記内部回路に応じて出力先を変更する出力変更回路とを備える画像形成装置であって、
前記複数のコネクタから受信された信号を検知する検知手段と、
前記検知手段による信号の検知を前記ASICに通知する信号検知通知手段と、
前記信号検知通知手段による信号検知通知を受けた前記ASICにより前記複数のメモリの何れかから読み出された前記内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、
前記他の内部回路の書換完了を前記ASICに通知する書換完了通知手段と、
前記書換完了通知手段による書換完了通知と同時に前記出力切替回路及び前記出力変更回路を切り替える回路切替手段を備えることを特徴とする画像形成装置。
【請求項2】
前記書換手段は、前記一の内部回路の内処理が完了した部分を含めて前記他の内部回路を書き換える手段を更に備えることを特徴とする請求項1に記載の画像形成装置。
【請求項3】
前記書換手段は、前記一の内部回路と前記他の内部回路との共有部を除外して前記他の内部回路を書き換える手段を更に備えることを特徴とする請求項1に記載の画像形成装置。
【請求項4】
前記一の内部回路の演算結果に基づいて前記他の内部回路の書換量を判定する判定手段を備えることを特徴とする請求項1に記載の画像形成装置。
【請求項5】
前記書換手段は、前記一の内部回路においてFAX画像処理ロジックを実行中に、前記他の内部回路をプロッタ制御ロジックに書き換えることを特徴とする請求項1から4の何れか1項に記載の画像形成装置。
【請求項6】
前記書換手段は、前記一の内部回路においてスキャナ画像処理ロジックを実行中に、前記他の内部回路をプロッタ制御ロジックに書き換えることを特徴とする請求項1から4の何れか1項に記載の画像形成装置。
【請求項7】
前記書換手段は、前記一の内部回路においてプロッタ制御ロジックを実行中に、前記他の内部回路をメンテナンスロジックに書き換えることを特徴とする請求項1から4の何れか1項に記載の画像形成装置。
【請求項8】
パーシャルリコンフィグ機能を備えたFPGAと、
前記FPGAに内蔵される複数の内部回路と、
前記内部回路の書換情報を格納する複数のメモリと、
前記内部回路への書換タイミング制御その他の制御を司るASICと、
入出力信号用の複数のコネクタと、
モータ駆動を制御するモータドライバと、
前記モータドライバの出力信号先を切替える出力切替回路と、
前記内部回路に応じて出力先を変更する出力変更回路とを備えた画像形成装置におけるFPGA内部回路変更方法であって、
前記複数のコネクタから受信された信号を検知する検知工程と、
前記検知工程による信号の検知を前記ASICに通知する信号検知通知工程と、
前記信号検知通知工程による信号検知通知を受けた前記ASICにより前記複数のメモリの何れかから読み出された前記内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換工程と、
前記他の内部回路の書換完了を前記ASICに通知する書換完了通知工程と、
前記書換完了通知工程における書換完了通知と同時に前記出力切替回路及び前記出力変更回路を切り替える回路切替工程を備えることを特徴とするFPGA内部回路変更方法。
【請求項9】
前記書換工程は、前記一の内部回路の内処理が完了した部分を含めて前記他の内部回路を書き換える工程を更に備えることを特徴とする請求項8に記載のFPGA内部回路変更方法。
【請求項10】
前記書換工程は、前記一の内部回路と前記他の内部回路との共有部を除外して前記他の内部回路を書き換える工程を更に備えることを特徴とする請求項8に記載のFPGA内部回路変更方法。
【請求項11】
前記一の内部回路の演算結果に基づいて前記他の内部回路の書換量を判定する判定工程を備えることを特徴とする請求項8に記載のFPGA内部回路変更方法。
【請求項12】
前記判定工程は、前記ASICからの書換情報に基づいて前記他の内部回路の書換量を判定することを特徴とする請求項11に記載のFPGA内部回路変更方法。
【請求項13】
前記判定工程は、ユーザインターフェースからの情報に基づいて前記他の内部回路の書換量を判定することを特徴とする請求項11に記載のFPGA内部回路変更方法。
【請求項14】
前記書換工程は、前記一の内部回路においてFAX画像処理ロジックを実行中に、前記他の内部回路をプロッタ制御ロジックに書き換えることを特徴とする請求項8から13の何れか1項に記載のFPGA内部回路変更方法。
【請求項15】
前記書換工程は、前記一の内部回路においてスキャナ画像処理ロジックを実行中に、前記他の内部回路をプロッタ制御ロジックに書き換えることを特徴とする請求項8から13の何れか1項に記載のFPGA内部回路変更方法。
【請求項16】
前記書換工程は、前記一の内部回路においてプロッタ制御ロジックを実行中に、前記他の内部回路をメンテナンスロジックに書き換えることを特徴とする請求項8から13の何れか1項に記載のFPGA内部回路変更方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
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【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2013−98930(P2013−98930A)
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願番号】特願2011−242644(P2011−242644)
【出願日】平成23年11月4日(2011.11.4)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願日】平成23年11月4日(2011.11.4)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
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