ＧａＮ系電界効果トランジスタの製造方法
【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいGaN系電界効果トランジスタの製造方法を提供する。
【解決手段】 GaN系電界効果トランジスタの製造方法は、基板１０１上にＡｌＮ層１０２、バッファ層１０３、チャネル層１０４、ドリフト層１０５および電子供給層１０６をエピタキシャル成長させる工程と、リセス部１０８を形成する工程と、アロイ工程におけるアニール時に電子供給層１０６を保護する保護膜１１３を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、オーミック接触を得るためのアニールを行なうアロイ工程と、保護膜１１３を除去し、ゲート絶縁膜を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、リセス部１０８のゲート絶縁膜上にゲート電極を形成する工程とを備える。
【解決手段】 GaN系電界効果トランジスタの製造方法は、基板１０１上にＡｌＮ層１０２、バッファ層１０３、チャネル層１０４、ドリフト層１０５および電子供給層１０６をエピタキシャル成長させる工程と、リセス部１０８を形成する工程と、アロイ工程におけるアニール時に電子供給層１０６を保護する保護膜１１３を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、オーミック接触を得るためのアニールを行なうアロイ工程と、保護膜１１３を除去し、ゲート絶縁膜を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、リセス部１０８のゲート絶縁膜上にゲート電極を形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物半導体からなるGaN系電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しているため、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
【０００４】
特許文献１には、ＡｌＧａＮ等からなる電子供給層をゲート部分においてエッチオフし、ドリフト層のエッチング表面上に絶縁層を形成してＭＯＳ構造とした電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。この構造では、ゲート・ドレイン間をＡｌＧａＮ／ＧａＮからなるヘテロ接合構造で形成しており、このヘテロ接合界面に形成される二次元電子ガスは電子移動度が高いため、高耐圧を維持するために必要なシートキャリア濃度においてもオン抵抗の増大を防ぐことができる。すなわち、高耐圧かつ低抵抗を実現するのに適した構造である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ ０３／０７１６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＡｌＧａＮ／ＧａＮ ２次元電子ガス構造は、時間変化に伴って電流量が変化する「電流コラプス」と呼ばれる現象の影響を受け、ゲート・ドレイン間に高電圧をかけたあとのオン抵抗の増大、順方向通電時のオン抵抗の増大など、デバイス特性に悪影響がでる。
【０００７】
電流コラプスの原因としては、ＨＦＥＴのＡｌＧａＮ層と保護膜の間の界面準位や、ＨＦＥＴのチャネル層（ドリフト層）内の深いエネルギー準位が影響していると考えられている。製造工程上では、ＨＦＥＴのソース電極およびドレイン電極のオーミック接触用のアロイ工程の熱履歴によって生じるＡｌＧａＮ層表面の損傷、ＡｌＧａＮ層と保護膜の反応生成物の発生が、界面準位を悪化させる原因のひとつである。
【０００８】
本発明は、上記に鑑みてなされたものであって、低抵抗・高耐圧で電流コラプス現象の影響の小さいGaN系電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、請求項１に記載の発明に係る電界効果トランジスタの製造方法は、基板上に、GaN系半導体からなるチャネル層をエピタキシャル成長させる工程と、前記チャネル層上に、前記チャネル層よりもバンドギャップエネルギーが大きいGaN系半導体からなる電子供給層をエピタキシャル成長させる工程と、電子供給層の一部をエッチング除去して前記チャネル層の表面を表出させることによって、前記表面を底面とするリセス部を形成する工程と、前記電子供給層上にソース電極およびドレイン電極を形成する工程と、前記リセス部の内表面上、前記電子供給層上、前記ソース電極および前記ドレイン電極上に第１の絶縁膜を形成する工程と、前記ソース電極および前記ドレイン電極にアニールを行なうアロイ工程と、前記アロイ工程後に、前記第１の絶縁膜を除去し、前記リセス部の内表面上、および前記電子供給層上に第２の絶縁膜を形成する工程と、前記リセス部における前記第２の絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とする。
【００１０】
本発明の製造方法によれば、ノーマリオフ型として動作するとともに、チャネル層の電子供給層との界面に発生した２次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現する電界効果トランジスタを製造することができる。また、ソース電極およびドレイン電極の形成後で絶縁膜（第２の絶縁膜）の形成前に、絶縁膜とは別の保護膜（第１の絶縁膜）をつけた状態でオーミック接触用のアロイ工程を行うので、アロイ工程時、電子供給層の表面への損傷を低減することができる。また、保護膜を除去する際に電子供給層と保護膜の反応生成物も除去され、その後新たに絶縁膜を電子供給層上に形成するので、電子供給層と絶縁膜の界面準位を低減することができる。
【００１１】
請求項２に記載の発明に係る電界効果トランジスタの製造方法は、前記チャネル層と前記電子供給層との間に、p型またはアンドープのGaN系半導体からなるドリフト層を形成する工程を有することを特徴とする。
【００１２】
請求項３に記載の発明に係る電界効果トランジスタの製造方法は、前記電子供給層上に、n-GaNまたはi-GaNからなるキャップ層を形成する工程を含むことを特徴とする。
この構成によれば、電子供給層が表面に出ていないため、電子供給層と絶縁膜の間の界面準位を低減することが可能になり、電流コラプスを低減することができる。
【発明の効果】
【００１３】
本発明によれば、電子供給層と絶縁膜の間の界面準位を低減することができるため、電流コラプスを低減したGaN系電界効果トランジスタを実現できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る製造方法により製造されるＭＯＳＦＥＴの模式的な断面図である。
【図２】図１に示すＭＯＳＦＥＴを製造する一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図３】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図４】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図５】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図６】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図７】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図８】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【発明を実施するための形態】
【００１５】
以下に、図面を参照して本発明に係るGaN系電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１６】
（一実施形態）
図１は、本発明の一実施形態に係る製造方法により製造されるGaN系電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という。）の模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層１０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１０３と、ｐ−ＧａＮからなるチャネル層１０４が形成されている。さらに、チャネル層１０４上には、アンドープＧａＮからなるドリフト層１０５と、ドリフト層１０５よりもバンドギャップエネルギーが大きいＡｌＧａＮからなる電子供給層１０６が順次積層されている。
【００１７】
また、ドリフト層１０５および電子供給層１０６の一部をチャネル層１０４に到る深さまで除去してリセス部１０８が形成されている。さらに、電子供給層１０６上には、リセス部１０８を挟んでソース電極１０９およびドレイン電極１１０が形成されている。ドリフト層１０５および電子供給層１０６の一部が除去されて表出したチャネル層１０４の表面を底面とするリセス部１０８の内表面上、および電子供給層１０６上にわたってＳｉＯ２からなるゲート絶縁膜（第２の絶縁膜）１１１が形成され、さらにゲート絶縁膜１１１上にはゲート電極１１２が形成されている。
なお、図面上ではリセス部１０８内におけるチャネル層１０４の表面はチャネル層１０４の上面近傍に位置しているが、その表面の深さについてはチャネル層１０４内で適宜設定することができる。
【００１８】
このＭＯＳＦＥＴ１００は、ノーマリオフ型として動作するとともに、ドリフト層１０５の電子供給層１０６との界面に発生した２次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現できる。
【００１９】
つぎに、このＭＯＳＦＥＴ１００を製造する本発明の一実施形態に係るGaN系電界効果トランジスタの製造方法について説明する。図２〜図８は、図１に示すＭＯＳＦＥＴ１００を製造する一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いて各半導体層を形成した場合について説明するが、特に限定はされない。
【００２０】
はじめに、図２に示すように、（１１１）面を主表面とするＳｉからなる基板１０１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とＮＨ３とを導入し、成長温度１０５０℃で、基板１０１上に、ＡｌＮ層１０２、バッファ層１０３、ｐ−ＧａＮからなるチャネル層１０４を順次エピタキシャル成長させる。なお、チャネル層１０４に対するｐ型のドーピング源としてビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、Ｍｇの濃度が１×１０１７ｃｍ−３程度になるようにＣｐ２Ｍｇの流量を調整する。つぎに、ＴＭＧａとＮＨ３とを導入し、成長温度１０５０℃で、チャネル層１０４上にアンドープＧａＮからなるドリフト層１０５をエピタキシャル成長させる。つぎに、ＴＭＡｌとＴＭＧａとＮＨ３とを導入し、ドリフト層１０５上にＡｌ組成が２５％のＡｌＧａＮからなる電子供給層１０６をエピタキシャル成長させる。
【００２１】
なお、上記において、バッファ層１０３は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層積層したものとする。また、ＡｌＮ層１０２、チャネル層１０４、ドリフト層１０５、電子供給層１０６の厚さは、それぞれ１００ｎｍ、５００ｎｍ、１００ｎｍ、２０ｎｍとする。
【００２２】
つぎに、図３に示すように、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、電子供給層１０６上に、アモルファスシリコン（ａ−Ｓｉ）からなるマスク層１２０を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、素子分離部１２０ａを形成する。さらに、マスク層１２０をマスクとして、エッチングガスであるＣｌ２ガスを用いてチャネル層１０４、ドリフト層１０５および電子供給層１０６の一部をエッチング除去して素子分離部分１３０を形成する。
【００２３】
つぎに、図４に示すように、マスク層１２０をフォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、開口部１２０ｂを形成する。さらに、マスク層１２０をマスクとして、エッチングガスであるＣｌ２ガスを用いてチャネル層１０４、ドリフト層１０５および電子供給層１０６の一部をエッチング除去してチャネル層１０４の表面を底面とするリセス部１０８を形成する。
【００２４】
なお、マスク層１２０は、表面からエッチングされるので、マスク層１２０の厚さは、チャネル層１０４が露出するまでドリフト層１０５および電子供給層１０６のエッチングを行なった場合に、開口部１２０ｂ以外の位置の電子供給層１０６が露出してしまわないように、十分に厚くする。
【００２５】
つぎに、図５に示すように、マスク層１２０を除去し、リフトオフ法を用いて電子供給層１０６上にソース電極１０９、ドレイン電極１１０を形成する。なお、ソース電極１０９、ドレイン電極１１０は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。
【００２６】
つぎに、図６に示すように、ＳｉＨ４とＮ２Ｏを原料としたＰＣＶＤ法を用いて、後述するアロイ工程におけるアニール時に電子供給層１０６を保護するＳｉＯ２からなる保護膜（第１の絶縁膜）１１３を、リセス部１０８の内表面上、電子供給層１０６上、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する。
つぎに、電子供給層１０６とソース電極１０９およびドレイン電極１１０との間でオーミック接触を得るためのアロイ工程として、６００℃、１０分のアニールを行なう
【００２７】
つぎに、図７に示すように、バッファードフッ酸で保護膜１１３を除去した後、ＳｉＨ４とＮ２Ｏを原料としたＰＣＶＤ法を用いて、ＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１１１を、リセス部１０８の内表面上、電子供給層１０６上、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に成膜する。
【００２８】
つぎに、図８に示すように、リフトオフ法を用いて、リセス部１０８のゲート絶縁膜１１１上にＴｉ／Ａｌ構造のゲート電極１１２を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。ゲート電極１１２のドレイン側端部はゲート絶縁膜１１１を介してチャネル層１０４およびドリフト層１０５に重畳するように形成されており、重畳する部分の長さを適宜設定することによって、ゲート・ドレイン間の電界集中を緩和するフィールドプレート効果を持たせることができ、耐圧を向上することができる。
【００２９】
以上説明した一実施形態に係るGaN系電界効果トランジスタの製造方法によれば、保護膜１１３をつけた状態でオーミック接触用のアロイ工程を行うので、アロイ時に電子供給層１０６の表面に損傷が入らず、保護膜１１３を除去する際にＡｌＧａＮからなる電子供給層１０６と保護膜１１３の反応生成物も除去される。その後新たにＡｌＧａＮからなる電子供給層１０６と保護膜１１３の間の界面準位の少ないゲート絶縁膜１１１を形成するので、電子供給層１０６とゲート絶縁膜１１１の界面準位を低減することができる。従って、電流コラプス現象の影響の小さいＭＯＳＦＥＴ１００を実現することができる。
【００３０】
上述した電流コラプスとしては、通電試験等によってトランジスタのオン抵抗を測定し(R1)、オフ状態にしたあとに再度オン抵抗を測定し(R2)、R1に対するR2の比を、当該トランジスタのコラプス量とした。
【００３１】
なお、上述したＭＯＳＦＥＴ１００の一例では、製造方法として図２〜８に示したプロセスを例にとって説明したが、製造方法としてはこれに限定されるものではなく、アニール時の保護膜を形成してからオーミック接触用のアロイ工程を行い、この保護膜を除去した後にゲート絶縁膜を形成するという工程を崩さなければよい。例えば、素子分離用のエッチングは、ゲート電極形成後に行ってもよいし、リセス部形成と同時に行ってもよい。
【００３２】
また、上述したＭＯＳＦＥＴ１００の製造方法の一例では、ゲート絶縁膜１１１として、ＰＣＶＤ法によって成膜したＳｉＯ２を例にとって説明したが、成膜方法としては、ＰＣＶＤ以外にもＡＰＣＶＤ法、ＥＣＲスパッタ法などの成膜方法を利用することができる。また、ゲート絶縁膜１１１の種類としても、ＳｉＯ２以外にも、界面準位密度が低く絶縁破壊耐圧の高い絶縁膜、例えばＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＴａＯx、またはＳｉＯＮなどを用いることができる。
【００３３】
また、ＭＯＳＦＥＴ１００の製造方法の一例では、絶縁膜１１３として、ＰＣＶＤ法によって成膜したＳｉＮを例にとって説明したが、成膜方法としては、ＰＣＶＤ以外にもＣａｔ−ＣＶＤ法、ＥＣＲスパッタ法などの成膜方法を利用することができる。
【００３４】
また、上記一実施形態においては、ドリフト層１０５と電子供給層１０６の組み合わせとしてＡｌＧａＮ／ＧａＮを例にとって記載したが、これ以外にも、ＡｌＩｎＧａＮ／ＧａＮ、ＧａＮ／ＩｎＧａＮ、ＧａＮ／ＧａＮＡｓ、ＧａＮ／ＧａＩｎＮＡｓＰ、ＧａＮ／ＧａＩｎＮＰ、ＧａＮ／ＧａＮＰ、ＡｌＧａＮＩｎＮＡｓＰ／ＧａＮ、または、ＡｌＧａＮ／ＡｌＩｎＧａＮなどの材料系の組み合わせを適用することが可能である。また、２次元電子ガス層１３０の移動度を向上させるため、ドリフト層１０５と電子供給層１０６間に例えばＡｌＮからなるスペーサ層を導入することもできる。
【００３５】
また、上記一実施形態では、チャネル層１０４と電子供給層１０６との間に、p型またはアンドープのGaN系半導体からなるドリフト層１０５がそれぞれ形成されているが、本発明はこれに限定されない。つまり、上記各実施形態で説明したドリフト層が無く、p型GaN系半導体からなるチャネル層上に、電子供給層１０６が形成されている構成のＭＯＳＦＥＴにも本発明は適用可能である。例えば、図１に示す第１実施形態に係るＭＯＳＦＥＴ１００において、左右のドリフト層１０５が無く、p型GaN系半導体からなるチャネル層１０４上に、電子供給層１０６がそれぞれ形成されている構成のＭＯＳＦＥＴにも本発明は適用可能である。つまり、このＭＯＳＦＥＴでは、ドリフト層１０５がp型GaN系半導体からなる左右のチャネル層１０４となっている。
【００３６】
このＭＯＳＦＥＴでは、チャネル層１０４の表面には、２次元電子ガス層が形成され、チャネル層１０４のゲート電極１１２直下の領域には二次元電子ガス層が形成されていない（途切れている）。ゲート電極１１２に順方向に閾値以上の電圧を印加すると、ゲート電極１１２直下のチャネル層１０４に反転層が形成される。この反転層が、左右の２次元電子ガス層１３０と連結されてドレイン電流が流れるようになっている。このようにして、ノーマリオフ型の電界効果トランジスタの動作が得られる。
【００３７】
また、上記一実施形態では、ＭＯＳＦＥＴの最上部はＡｌＧａＮからなる電子供給層であるが、本発明はこれに限定されない。電子供給層１０６上に、n-GaNまたはi-GaNからなるキャップ層を有するＦＥＴにも、本発明は適用可能である。この構成によれば、ＡｌＧａＮ層が表面に出ていないため、キャップ層と保護膜間の界面準位を低減することが可能になり、電流コラプス現象を低減することができる。
【００３８】
以上説明したように、図１に示すＭＯＳＦＥＴ１００は、耐圧が高く、オン抵抗が低く、電流コラプスによる特性変動の影響を受けにくいＭＯＳＦＥＴとなる。
【符号の説明】
【００３９】
１００ ＭＯＳＦＥＴ
１０１ 基板
１０２ ＡｌＮ層
１０３ バッファ層
１０４ チャネル層
１０５ ドリフト層
１０６ 電子供給層
１０８ リセス部
１０９ ソース電極
１１０ ドレイン電極
１１１ ゲート絶縁膜（第２の絶縁膜）
１１２ ゲート電極
１１３ 保護膜（第１の絶縁膜）
１２０ マスク層
１２０ａ 素子分離部
１２０ｂ 開口部
１３０ 素子分離部分
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物半導体からなるGaN系電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しているため、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
【０００４】
特許文献１には、ＡｌＧａＮ等からなる電子供給層をゲート部分においてエッチオフし、ドリフト層のエッチング表面上に絶縁層を形成してＭＯＳ構造とした電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。この構造では、ゲート・ドレイン間をＡｌＧａＮ／ＧａＮからなるヘテロ接合構造で形成しており、このヘテロ接合界面に形成される二次元電子ガスは電子移動度が高いため、高耐圧を維持するために必要なシートキャリア濃度においてもオン抵抗の増大を防ぐことができる。すなわち、高耐圧かつ低抵抗を実現するのに適した構造である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ ０３／０７１６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＡｌＧａＮ／ＧａＮ ２次元電子ガス構造は、時間変化に伴って電流量が変化する「電流コラプス」と呼ばれる現象の影響を受け、ゲート・ドレイン間に高電圧をかけたあとのオン抵抗の増大、順方向通電時のオン抵抗の増大など、デバイス特性に悪影響がでる。
【０００７】
電流コラプスの原因としては、ＨＦＥＴのＡｌＧａＮ層と保護膜の間の界面準位や、ＨＦＥＴのチャネル層（ドリフト層）内の深いエネルギー準位が影響していると考えられている。製造工程上では、ＨＦＥＴのソース電極およびドレイン電極のオーミック接触用のアロイ工程の熱履歴によって生じるＡｌＧａＮ層表面の損傷、ＡｌＧａＮ層と保護膜の反応生成物の発生が、界面準位を悪化させる原因のひとつである。
【０００８】
本発明は、上記に鑑みてなされたものであって、低抵抗・高耐圧で電流コラプス現象の影響の小さいGaN系電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、請求項１に記載の発明に係る電界効果トランジスタの製造方法は、基板上に、GaN系半導体からなるチャネル層をエピタキシャル成長させる工程と、前記チャネル層上に、前記チャネル層よりもバンドギャップエネルギーが大きいGaN系半導体からなる電子供給層をエピタキシャル成長させる工程と、電子供給層の一部をエッチング除去して前記チャネル層の表面を表出させることによって、前記表面を底面とするリセス部を形成する工程と、前記電子供給層上にソース電極およびドレイン電極を形成する工程と、前記リセス部の内表面上、前記電子供給層上、前記ソース電極および前記ドレイン電極上に第１の絶縁膜を形成する工程と、前記ソース電極および前記ドレイン電極にアニールを行なうアロイ工程と、前記アロイ工程後に、前記第１の絶縁膜を除去し、前記リセス部の内表面上、および前記電子供給層上に第２の絶縁膜を形成する工程と、前記リセス部における前記第２の絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とする。
【００１０】
本発明の製造方法によれば、ノーマリオフ型として動作するとともに、チャネル層の電子供給層との界面に発生した２次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現する電界効果トランジスタを製造することができる。また、ソース電極およびドレイン電極の形成後で絶縁膜（第２の絶縁膜）の形成前に、絶縁膜とは別の保護膜（第１の絶縁膜）をつけた状態でオーミック接触用のアロイ工程を行うので、アロイ工程時、電子供給層の表面への損傷を低減することができる。また、保護膜を除去する際に電子供給層と保護膜の反応生成物も除去され、その後新たに絶縁膜を電子供給層上に形成するので、電子供給層と絶縁膜の界面準位を低減することができる。
【００１１】
請求項２に記載の発明に係る電界効果トランジスタの製造方法は、前記チャネル層と前記電子供給層との間に、p型またはアンドープのGaN系半導体からなるドリフト層を形成する工程を有することを特徴とする。
【００１２】
請求項３に記載の発明に係る電界効果トランジスタの製造方法は、前記電子供給層上に、n-GaNまたはi-GaNからなるキャップ層を形成する工程を含むことを特徴とする。
この構成によれば、電子供給層が表面に出ていないため、電子供給層と絶縁膜の間の界面準位を低減することが可能になり、電流コラプスを低減することができる。
【発明の効果】
【００１３】
本発明によれば、電子供給層と絶縁膜の間の界面準位を低減することができるため、電流コラプスを低減したGaN系電界効果トランジスタを実現できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る製造方法により製造されるＭＯＳＦＥＴの模式的な断面図である。
【図２】図１に示すＭＯＳＦＥＴを製造する一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図３】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図４】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図５】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図６】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図７】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【図８】一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する図である。
【発明を実施するための形態】
【００１５】
以下に、図面を参照して本発明に係るGaN系電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１６】
（一実施形態）
図１は、本発明の一実施形態に係る製造方法により製造されるGaN系電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という。）の模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層１０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１０３と、ｐ−ＧａＮからなるチャネル層１０４が形成されている。さらに、チャネル層１０４上には、アンドープＧａＮからなるドリフト層１０５と、ドリフト層１０５よりもバンドギャップエネルギーが大きいＡｌＧａＮからなる電子供給層１０６が順次積層されている。
【００１７】
また、ドリフト層１０５および電子供給層１０６の一部をチャネル層１０４に到る深さまで除去してリセス部１０８が形成されている。さらに、電子供給層１０６上には、リセス部１０８を挟んでソース電極１０９およびドレイン電極１１０が形成されている。ドリフト層１０５および電子供給層１０６の一部が除去されて表出したチャネル層１０４の表面を底面とするリセス部１０８の内表面上、および電子供給層１０６上にわたってＳｉＯ２からなるゲート絶縁膜（第２の絶縁膜）１１１が形成され、さらにゲート絶縁膜１１１上にはゲート電極１１２が形成されている。
なお、図面上ではリセス部１０８内におけるチャネル層１０４の表面はチャネル層１０４の上面近傍に位置しているが、その表面の深さについてはチャネル層１０４内で適宜設定することができる。
【００１８】
このＭＯＳＦＥＴ１００は、ノーマリオフ型として動作するとともに、ドリフト層１０５の電子供給層１０６との界面に発生した２次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現できる。
【００１９】
つぎに、このＭＯＳＦＥＴ１００を製造する本発明の一実施形態に係るGaN系電界効果トランジスタの製造方法について説明する。図２〜図８は、図１に示すＭＯＳＦＥＴ１００を製造する一実施形態に係るGaN系電界効果トランジスタの製造方法を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いて各半導体層を形成した場合について説明するが、特に限定はされない。
【００２０】
はじめに、図２に示すように、（１１１）面を主表面とするＳｉからなる基板１０１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とＮＨ３とを導入し、成長温度１０５０℃で、基板１０１上に、ＡｌＮ層１０２、バッファ層１０３、ｐ−ＧａＮからなるチャネル層１０４を順次エピタキシャル成長させる。なお、チャネル層１０４に対するｐ型のドーピング源としてビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、Ｍｇの濃度が１×１０１７ｃｍ−３程度になるようにＣｐ２Ｍｇの流量を調整する。つぎに、ＴＭＧａとＮＨ３とを導入し、成長温度１０５０℃で、チャネル層１０４上にアンドープＧａＮからなるドリフト層１０５をエピタキシャル成長させる。つぎに、ＴＭＡｌとＴＭＧａとＮＨ３とを導入し、ドリフト層１０５上にＡｌ組成が２５％のＡｌＧａＮからなる電子供給層１０６をエピタキシャル成長させる。
【００２１】
なお、上記において、バッファ層１０３は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層積層したものとする。また、ＡｌＮ層１０２、チャネル層１０４、ドリフト層１０５、電子供給層１０６の厚さは、それぞれ１００ｎｍ、５００ｎｍ、１００ｎｍ、２０ｎｍとする。
【００２２】
つぎに、図３に示すように、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、電子供給層１０６上に、アモルファスシリコン（ａ−Ｓｉ）からなるマスク層１２０を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、素子分離部１２０ａを形成する。さらに、マスク層１２０をマスクとして、エッチングガスであるＣｌ２ガスを用いてチャネル層１０４、ドリフト層１０５および電子供給層１０６の一部をエッチング除去して素子分離部分１３０を形成する。
【００２３】
つぎに、図４に示すように、マスク層１２０をフォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、開口部１２０ｂを形成する。さらに、マスク層１２０をマスクとして、エッチングガスであるＣｌ２ガスを用いてチャネル層１０４、ドリフト層１０５および電子供給層１０６の一部をエッチング除去してチャネル層１０４の表面を底面とするリセス部１０８を形成する。
【００２４】
なお、マスク層１２０は、表面からエッチングされるので、マスク層１２０の厚さは、チャネル層１０４が露出するまでドリフト層１０５および電子供給層１０６のエッチングを行なった場合に、開口部１２０ｂ以外の位置の電子供給層１０６が露出してしまわないように、十分に厚くする。
【００２５】
つぎに、図５に示すように、マスク層１２０を除去し、リフトオフ法を用いて電子供給層１０６上にソース電極１０９、ドレイン電極１１０を形成する。なお、ソース電極１０９、ドレイン電極１１０は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。
【００２６】
つぎに、図６に示すように、ＳｉＨ４とＮ２Ｏを原料としたＰＣＶＤ法を用いて、後述するアロイ工程におけるアニール時に電子供給層１０６を保護するＳｉＯ２からなる保護膜（第１の絶縁膜）１１３を、リセス部１０８の内表面上、電子供給層１０６上、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する。
つぎに、電子供給層１０６とソース電極１０９およびドレイン電極１１０との間でオーミック接触を得るためのアロイ工程として、６００℃、１０分のアニールを行なう
【００２７】
つぎに、図７に示すように、バッファードフッ酸で保護膜１１３を除去した後、ＳｉＨ４とＮ２Ｏを原料としたＰＣＶＤ法を用いて、ＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１１１を、リセス部１０８の内表面上、電子供給層１０６上、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に成膜する。
【００２８】
つぎに、図８に示すように、リフトオフ法を用いて、リセス部１０８のゲート絶縁膜１１１上にＴｉ／Ａｌ構造のゲート電極１１２を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。ゲート電極１１２のドレイン側端部はゲート絶縁膜１１１を介してチャネル層１０４およびドリフト層１０５に重畳するように形成されており、重畳する部分の長さを適宜設定することによって、ゲート・ドレイン間の電界集中を緩和するフィールドプレート効果を持たせることができ、耐圧を向上することができる。
【００２９】
以上説明した一実施形態に係るGaN系電界効果トランジスタの製造方法によれば、保護膜１１３をつけた状態でオーミック接触用のアロイ工程を行うので、アロイ時に電子供給層１０６の表面に損傷が入らず、保護膜１１３を除去する際にＡｌＧａＮからなる電子供給層１０６と保護膜１１３の反応生成物も除去される。その後新たにＡｌＧａＮからなる電子供給層１０６と保護膜１１３の間の界面準位の少ないゲート絶縁膜１１１を形成するので、電子供給層１０６とゲート絶縁膜１１１の界面準位を低減することができる。従って、電流コラプス現象の影響の小さいＭＯＳＦＥＴ１００を実現することができる。
【００３０】
上述した電流コラプスとしては、通電試験等によってトランジスタのオン抵抗を測定し(R1)、オフ状態にしたあとに再度オン抵抗を測定し(R2)、R1に対するR2の比を、当該トランジスタのコラプス量とした。
【００３１】
なお、上述したＭＯＳＦＥＴ１００の一例では、製造方法として図２〜８に示したプロセスを例にとって説明したが、製造方法としてはこれに限定されるものではなく、アニール時の保護膜を形成してからオーミック接触用のアロイ工程を行い、この保護膜を除去した後にゲート絶縁膜を形成するという工程を崩さなければよい。例えば、素子分離用のエッチングは、ゲート電極形成後に行ってもよいし、リセス部形成と同時に行ってもよい。
【００３２】
また、上述したＭＯＳＦＥＴ１００の製造方法の一例では、ゲート絶縁膜１１１として、ＰＣＶＤ法によって成膜したＳｉＯ２を例にとって説明したが、成膜方法としては、ＰＣＶＤ以外にもＡＰＣＶＤ法、ＥＣＲスパッタ法などの成膜方法を利用することができる。また、ゲート絶縁膜１１１の種類としても、ＳｉＯ２以外にも、界面準位密度が低く絶縁破壊耐圧の高い絶縁膜、例えばＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＴａＯx、またはＳｉＯＮなどを用いることができる。
【００３３】
また、ＭＯＳＦＥＴ１００の製造方法の一例では、絶縁膜１１３として、ＰＣＶＤ法によって成膜したＳｉＮを例にとって説明したが、成膜方法としては、ＰＣＶＤ以外にもＣａｔ−ＣＶＤ法、ＥＣＲスパッタ法などの成膜方法を利用することができる。
【００３４】
また、上記一実施形態においては、ドリフト層１０５と電子供給層１０６の組み合わせとしてＡｌＧａＮ／ＧａＮを例にとって記載したが、これ以外にも、ＡｌＩｎＧａＮ／ＧａＮ、ＧａＮ／ＩｎＧａＮ、ＧａＮ／ＧａＮＡｓ、ＧａＮ／ＧａＩｎＮＡｓＰ、ＧａＮ／ＧａＩｎＮＰ、ＧａＮ／ＧａＮＰ、ＡｌＧａＮＩｎＮＡｓＰ／ＧａＮ、または、ＡｌＧａＮ／ＡｌＩｎＧａＮなどの材料系の組み合わせを適用することが可能である。また、２次元電子ガス層１３０の移動度を向上させるため、ドリフト層１０５と電子供給層１０６間に例えばＡｌＮからなるスペーサ層を導入することもできる。
【００３５】
また、上記一実施形態では、チャネル層１０４と電子供給層１０６との間に、p型またはアンドープのGaN系半導体からなるドリフト層１０５がそれぞれ形成されているが、本発明はこれに限定されない。つまり、上記各実施形態で説明したドリフト層が無く、p型GaN系半導体からなるチャネル層上に、電子供給層１０６が形成されている構成のＭＯＳＦＥＴにも本発明は適用可能である。例えば、図１に示す第１実施形態に係るＭＯＳＦＥＴ１００において、左右のドリフト層１０５が無く、p型GaN系半導体からなるチャネル層１０４上に、電子供給層１０６がそれぞれ形成されている構成のＭＯＳＦＥＴにも本発明は適用可能である。つまり、このＭＯＳＦＥＴでは、ドリフト層１０５がp型GaN系半導体からなる左右のチャネル層１０４となっている。
【００３６】
このＭＯＳＦＥＴでは、チャネル層１０４の表面には、２次元電子ガス層が形成され、チャネル層１０４のゲート電極１１２直下の領域には二次元電子ガス層が形成されていない（途切れている）。ゲート電極１１２に順方向に閾値以上の電圧を印加すると、ゲート電極１１２直下のチャネル層１０４に反転層が形成される。この反転層が、左右の２次元電子ガス層１３０と連結されてドレイン電流が流れるようになっている。このようにして、ノーマリオフ型の電界効果トランジスタの動作が得られる。
【００３７】
また、上記一実施形態では、ＭＯＳＦＥＴの最上部はＡｌＧａＮからなる電子供給層であるが、本発明はこれに限定されない。電子供給層１０６上に、n-GaNまたはi-GaNからなるキャップ層を有するＦＥＴにも、本発明は適用可能である。この構成によれば、ＡｌＧａＮ層が表面に出ていないため、キャップ層と保護膜間の界面準位を低減することが可能になり、電流コラプス現象を低減することができる。
【００３８】
以上説明したように、図１に示すＭＯＳＦＥＴ１００は、耐圧が高く、オン抵抗が低く、電流コラプスによる特性変動の影響を受けにくいＭＯＳＦＥＴとなる。
【符号の説明】
【００３９】
１００ ＭＯＳＦＥＴ
１０１ 基板
１０２ ＡｌＮ層
１０３ バッファ層
１０４ チャネル層
１０５ ドリフト層
１０６ 電子供給層
１０８ リセス部
１０９ ソース電極
１１０ ドレイン電極
１１１ ゲート絶縁膜（第２の絶縁膜）
１１２ ゲート電極
１１３ 保護膜（第１の絶縁膜）
１２０ マスク層
１２０ａ 素子分離部
１２０ｂ 開口部
１３０ 素子分離部分
【特許請求の範囲】
【請求項１】
基板上に、GaN系半導体からなるチャネル層をエピタキシャル成長させる工程と、
前記チャネル層上に、前記チャネル層よりもバンドギャップエネルギーが大きいGaN系半導体からなる電子供給層をエピタキシャル成長させる工程と、
電子供給層の一部をエッチング除去して前記チャネル層の表面を表出させることによって、前記表面を底面とするリセス部を形成する工程と、
前記電子供給層上にソース電極およびドレイン電極を形成する工程と、
前記リセス部の内表面上、前記電子供給層上、前記ソース電極および前記ドレイン電極上に第１の絶縁膜を形成する工程と、
前記ソース電極および前記ドレイン電極にアニールを行なうアロイ工程と、
前記アロイ工程後に、前記第１の絶縁膜を除去し、前記リセス部の内表面上、前記電子供給層上、前記ソース電極および前記ドレイン電極上に第２の絶縁膜を形成する工程と、
前記リセス部における前記第２の絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とするGaN系電界効果トランジスタの製造方法。
【請求項２】
前記チャネル層と前記電子供給層との間に、p型またはアンドープのGaN系半導体からなるドリフト層を形成する工程を有することを特徴とする請求項１に記載のGaN系電界効果トランジスタの製造方法。
【請求項３】
前記電子供給層上に、n-GaNまたはi-GaNからなるキャップ層を形成する工程を有することを特徴とする請求項１または２に記載のGaN系電界効果トランジスタの製造方法。
【請求項１】
基板上に、GaN系半導体からなるチャネル層をエピタキシャル成長させる工程と、
前記チャネル層上に、前記チャネル層よりもバンドギャップエネルギーが大きいGaN系半導体からなる電子供給層をエピタキシャル成長させる工程と、
電子供給層の一部をエッチング除去して前記チャネル層の表面を表出させることによって、前記表面を底面とするリセス部を形成する工程と、
前記電子供給層上にソース電極およびドレイン電極を形成する工程と、
前記リセス部の内表面上、前記電子供給層上、前記ソース電極および前記ドレイン電極上に第１の絶縁膜を形成する工程と、
前記ソース電極および前記ドレイン電極にアニールを行なうアロイ工程と、
前記アロイ工程後に、前記第１の絶縁膜を除去し、前記リセス部の内表面上、前記電子供給層上、前記ソース電極および前記ドレイン電極上に第２の絶縁膜を形成する工程と、
前記リセス部における前記第２の絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とするGaN系電界効果トランジスタの製造方法。
【請求項２】
前記チャネル層と前記電子供給層との間に、p型またはアンドープのGaN系半導体からなるドリフト層を形成する工程を有することを特徴とする請求項１に記載のGaN系電界効果トランジスタの製造方法。
【請求項３】
前記電子供給層上に、n-GaNまたはi-GaNからなるキャップ層を形成する工程を有することを特徴とする請求項１または２に記載のGaN系電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１９２６３３（Ｐ２０１０−１９２６３３Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３４７２５（Ｐ２００９−３４７２５）
【出願日】平成２１年２月１８日（２００９．２．１８）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月１８日（２００９．２．１８）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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