ＧａＮ系ＭＯＳ型電界効果トランジスタ
【課題】ノーマリオフ動作を可能にし、かつしきい値電圧を自由に制御出来るＧａＮ系ＭＯＳＦＥＴを提供する。
【解決手段】ｐ−ＧａＮからなる電子走行層１３とゲート電極１８との間にゲート絶縁膜１５が形成されたＧａＮ系ＭＯＳＦＥＴ１０である。ゲート電極１８は、ＡｌＧａＩｎＰ混晶からなる。ゲート電極１８は、ｐ型ＡｌＧａＩｎＰ混晶からなる第１のゲート層１９と、この上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０と、この上に形成された金属層（ＡｕＧｅ／Ａｕ電極）２１とを有する。ＡｌＧａＩｎＰ混晶の混晶比を変化させることにより、しきい値電圧を制御することが出来る。
【解決手段】ｐ−ＧａＮからなる電子走行層１３とゲート電極１８との間にゲート絶縁膜１５が形成されたＧａＮ系ＭＯＳＦＥＴ１０である。ゲート電極１８は、ＡｌＧａＩｎＰ混晶からなる。ゲート電極１８は、ｐ型ＡｌＧａＩｎＰ混晶からなる第１のゲート層１９と、この上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０と、この上に形成された金属層（ＡｕＧｅ／Ａｕ電極）２１とを有する。ＡｌＧａＩｎＰ混晶の混晶比を変化させることにより、しきい値電圧を制御することが出来る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用の半導体デバイスの材料として非常に好適である。
例えば、ＧａＮ系化合物半導体材料は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、耐熱度が高いため、ＧａＮ系化合物半導体を用いた素子は、高温環境下での動作が可能である。更に、ＧａＮ系化合物半導体を用いた素子は、絶縁破壊耐圧が高く、オン抵抗が低いため、低消費電力・省エネルギーの動作が可能となる。そのため、これらの材料、とくにＧａＮ／ＡｌＧａＮ系化合物半導体を用いた電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）やパワースイッチング用ダイオードの開発が進められている。
【０００３】
このようなＧａＮ系化合物半導体を用いた素子としては、故障時のフェイルセーフのためにノーマリオフ動作が求められている。ＧａＮ系化合物半導体を用いたノーマリオフ型の電子デバイスとして、ＭＯＳ電界効果トランジスタ（ＧａＮ系ＭＯＳＦＥＴ）が検討されている。 従来、ＧａＮ系ＭＯＳＦＥＴにおいては、ゲート電極としてポリシリコン（ｐｏｌｙ−Ｓｉ）が使用される。これは、ＳｉのＭＯＳＦＥＴにおいて、ゲート電極として広くポリシリコンが使用されているためである。
しかし、ｐ-ＧａＮからなるチャネル層を有するＧａＮ系ＭＯＳＦＥＴにおいては、ｐ-ＧａＮの仕事関数が６〜７ｅＶ程度あると考えられており、ポリシリコンの仕事関数の５ｅＶより大きく、ゲート電圧が０Ｖの段階で、反転状態である。そのため、ＧａＮ系ＭＯＳＦＥＴでは、ノーマリオフ化が困難となっている。
【０００４】
ＧａＮ系化合物半導体（ｐ-ＧａＮ）からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳＦＥＴにおいて、しきい値電圧を制御するパラメータとして下記の３つが挙げられる。
（１）ゲート絶縁膜の厚さ
（２）ｐ-ＧａＮからなるチャネル層のアクセプタ濃度
（３）ゲート電極の仕事関数
しかし、パラメータ（１）や（２）は、オン特性とトレードオフ関係になっており、これらのパラメータ（１）や（２）をしきい値制御のために変更するのは得策ではない。すなわち、しきい値を上げるために、ゲート絶縁膜を厚くしたり、チャネル層のアクセプタ濃度を高くしたりすると、オン特性が劣化してしまう。一方、パラメータ（３）は他の特性を変えずにしきい値を変更出来る利点がある。
【０００５】
例えば特許文献１に開示された絶縁ゲート電界効果トランジスタ（ＭＩＳＨＦＥＴ）では、ゲート電極としてＳｉＣを用いている。このＭＩＳＨＦＥＴでは、ＡｌＧａＮバリア層の上にＳｉＮｘゲート絶縁膜、ｐ型多結晶ＳｉＣ層、オーミック電極であるＰｔ／Ａｕゲート電極が順次形成されている。ｐ型多結晶ＳｉＣ層は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１４７９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
仕事関数は一般に物質固有の値であり、その値を自由に制御出来るわけではない。そのため、上記従来技術では、ＡｌＧａＮバリア層の上に形成されたｐ型多結晶ＳｉＣ層の仕事関数が一意に決まるため、しきい値を正に出来ても、その値を自由に制御出来なかった。
そこで、本発明は、このような従来の問題点に着目して為されたもので、その目的は、ノーマリオフ動作を可能にし、かつしきい値電圧を自由に制御出来るＧａＮ系ＭＯＳ型電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００８】
理想的なＧａＮ系ＭＯＳＦＥＴを作製する場合、チャネル部分の物質とゲート電極の物質の仕事関数が同じで有ることが望ましい。しかし、ＧａＮにおいてはｐ型ドーパントの活性化率が悪いことや、成長温度が高いことから、ゲート絶縁膜であるＳｉＯ２上にゲート電極としてｐ−ＧａＮを成長させるのが困難であった。そのため、チャネル層と同程度の仕事関数を持つ他の物質を使用することとなる。本発明者らは鋭意研究の結果、そのような物質として多結晶のＡｌＧａＩｎＰが有効であることを見出した。ｐ型ＡｌＧａＩｎＰ混晶は仕事関数が５．５〜７ｅＶであり、ｐ−ＧａＮと同程度の仕事関数を持つ。例えば、ｐ−ＡｌＰの仕事関数は７ｅＶ程度である。ＡｌＧａＩｎＰにおいてＡｌ、Ｇａ、Ｉｎの混晶比を変化させることにより、フラットバンド電圧を変えることが出来るので、しきい値をオン特性等の他の特性を変化させること無く制御することが出来る。本発明はこのような知見に基づきなされたものである。
【０００９】
上記課題を解決するために、請求項１に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳ型電界効果トランジスタにおいて、前記ゲート電極は、ＡｌＧａＩｎＰからなることを特徴とする。
【００１０】
請求項２に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記ＡｌＧａＩｎＰは、仕事関数が６ｅＶ以上であることを特徴とする。
【００１１】
請求項３に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記ＡｌＧａＩｎＰは多結晶であることを特徴とする。
【００１２】
請求項４に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記ＡｌＧａＩｎＰはｐ型であることを特徴とする。
【００１３】
請求項５に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記チャネル層は、電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きいバンドギャップエネルギーを持つＧａＮ系化合物半導体からなる電子供給層とを有し、前記電子供給層のゲートに相当する部分に前記電子走行層に達する深さで形成されたリセス部と、該リセス部に前記ゲート絶縁膜を介して形成された前記ゲート電極と、前記ゲート電極を挟んで前記電子供給層上に形成されたソース電極とドレイン電極とを備えていることを特徴とする。
【００１４】
請求項６に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記ゲート電極は、前記ゲート絶縁膜上に形成された仕事関数が５．５〜７ｅＶである第一のゲート層と、前記第一のゲート層よりも仕事関数の小さい第二のゲート層とを備えることを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、ゲート電極として、チャネル層の仕事関数と同等或いはそれ以上の仕事関数を有するＡｌＧａＩｎＰを用いているので、ノーマリオフ動作が可能になる。また、ＡｌＧａＩｎＰの混晶比を変化させることにより、フラットバンド電圧を変えることが出来るので、しきい値電圧を、オン特性等の他の特性を変化させること無く制御することが出来る。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係るＧａＮ系ＭＯＳＦＥＴの概略構成を示す断面図である。
【図２】（ａ）〜（ｄ）は第１の実施形態に係るＧａＮ系ＭＯＳＦＥＴの作製方法を説明する図である。
【図３】（ａ）〜（ｅ）は第１の実施形態に係るＧａＮ系ＭＯＳＦＥＴの作製方法を説明する図である。
【図４】本発明の第２の実施形態に係るＧａＮ系ＭＯＳＦＥＴの概略構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下に、本発明に係るＧａＮ系ＭＯＳＦＥＴの実施の形態を図面に基づいて説明する。
図１は、本発明の一実施形態に係るＧａＮ系ＭＯＳＦＥＴ１０の概略構成を示している。
ＧａＮ系ＭＯＳＦＥＴ１０は、ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳ型電界効果トランジスタ（ＧａＮ系ＭＯＳＦＥＴ）の一例として、ＡｌＧａＮ／ＧａＮからなるヘテロ接合構造を有するヘテロ接合電界効果トランジスタ（ＨＦＥＴ: Hetero-junction Field Effect Transistor）に、ＭＯＳ（Metal Oxide Semiconductor）構造を採用したＧａＮ系ＭＯＳＦＥＴである。
【００１８】
ＧａＮ系ＭＯＳＦＥＴ１０は、図１に示すように、シリコン（１１１）基板１１上に、ＡｌＮとＧａＮの積層構造からなるバッファ層１２と、チャネル層としてのｐ−ＧａＮからなる電子走行層１３と、電子走行層１３上に形成され、電子走行層１３よりも大きいバンドギャップエネルギーを持つアンドープＡｌＧａＮからなる電子供給層１４とが順次積層されている。
なお、ＧａＮ系ＭＯＳＦＥＴ１０は、基板１１とバッファ層１２との間に、ＡｌＮ層が形成された構造であってもよい。また、バッファ層１２は、不純物として炭素（Ｃ）がドーピングされた高抵抗なＡｌＮ、ＧａＮの積層構造であることが好ましい。
【００１９】
このＧａＮ系ＭＯＳＦＥＴ１０においては、電子供給層１４の一部（ゲート電極形成領域）が電子走行層１３に到る深さまで除去され、リセス部２５が形成されている。
電子供給層１４上には、リセス部２５を挟んでソース電極１６およびドレイン電極１７が形成されている。電子供給層１４上とリセス部２５の内表面上とには、ＳｉＯ２からなるゲート絶縁膜１５が形成されている。さらに、ゲート絶縁膜１５の、リセス部２５を覆う部分の表面上には、ゲート電極１８が形成されている。
【００２０】
このＧａＮ系ＭＯＳＦＥＴ１０では、電子供給層１４は、ゲート電極１８直下の電子走行層１３、ゲート絶縁膜１５およびゲート電極１８で構成されるＭＯＳ構造のゲート部を挟んで互いに離隔された左右の電子供給層１４ａ、１４ｂを有する。なお、ＧａＮ系ＭＯＳＦＥＴ１０は、電子走行層１３と左右の電子供給層１４ａ、１４ｂとの間に、電子走行層１３より不純物濃度の低いｐ型またはアンドープのＧａＮ系化合物半導体からなる中間層が形成された構成であってもよい。
【００２１】
このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有するＧａＮ系ＭＯＳＦＥＴ１０では、電子走行層１３と左右の電子供給層１４ａ、１４ｂの界面、つまり、左右のＡｌＧａＮ／ＧａＮヘテロ接合界面にピエゾ効果によって、電子走行層１３側に２次元電子ガス層２２がそれぞれ発生している。２次元電子ガス層２２がキャリアとなって電子走行層１３は低抵抗、高移動度となるため、ＧａＮ系ＭＯＳＦＥＴ１０のオン抵抗を小さくし、スイッチング速度を向上させることができる。
【００２２】
更に、このＧａＮ系ＭＯＳＦＥＴ１０では、ノーマリオフ動作を可能にし、かつしきい値電圧を自由に制御出来るようにするために、ゲート電極１８は、仕事関数が電子走行層１３の仕事関数と同等或いはそれ以上であるＡｌＧａＩｎＰを用いて形成されている。
【００２３】
つまり、ゲート電極１８として、電子走行層１３を構成するｐ-ＧａＮの仕事関数と同等或いはそれ以上の仕事関数（５．５〜７ｅＶ）を有し、かつ自由に仕事関数を制御出来る物質としてＡｌＧａＩｎＰを用いる。ＡｌＧａＩｎＰは多結晶体であるのが好ましい。 また、ＡｌＧａＩｎＰはｐ型であるのが好ましい。
【００２４】
図１に示すゲート電極１８は、ゲート絶縁膜１５上のゲート電極形成領域に形成されたＡｌＧａＩｎＰからなるゲート部半導体層と、該ゲート部半導体層上に形成された金属層とを備えている。ゲート部半導体層は、ゲート絶縁膜１５上に形成されたｐ型ＡｌＧａＩｎＰ混晶からなる第１のゲート層１９と、第１のゲート層１９上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０との積層構造になっている。また、第２のゲート層２０上に、ＡｕＧｅ／Ａｕからなる金属層（ＡｕＧｅ／Ａｕ電極）２１が形成されている。
【００２５】
ゲート電極をＡｌＧａＩｎＰで構成することにより、ＧａＮ系ＭＯＳＦＥＴ１０は、ノーマリオフ動作が可能となる。また、ＡｌＧａＩｎＰの混晶比を変化させることにより、フラットバンド電圧を変えることが出来るので、しきい値電圧を、オン特性等の他の特性を変化させること無く制御することが出来る。
【００２６】
ここで、ＡｌＧａＩｎＰの混晶比とは、Ａｌ、Ｇａ、およびＩｎの組成を、その合計が１となるように構成した比であり、Ａｌ、Ｇａの組成比をそれぞれｘ、ｙとした場合、ＡｌｘＧａｙＩｎ１−ｘ−ｙＰ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表される。
【００２７】
また、このＧａＮ系ＭＯＳＦＥＴ１０では、電子走行層１３のゲート電極１８直下の領域には、ＡｌＧａＮ／ＧａＮヘテロ接合構造が存在しないため、２次元電子ガス層が形成されていない。ゲート電極１８にしきい値以上の正電圧を印加すると、ゲート電極１８直下の電子走行層１３に反転層が形成される。この反転層が、ＭＯＳ構造のゲート部の左右に形成された２次元電子ガス層２２と連結されてドレイン電流が流れるようになっている。
【００２８】
つぎに、図１に示すＧａＮ系ＭＯＳＦＥＴ１０の製造方法を、図２および図３に基づいて説明する。
（１）シリコン（１１１）基板１１をＭＯＣＶＤ装置内にセットする。
【００２９】
（２）ＡｌＮ及びＧａＮの原料としてアンモニア（ＮＨ３）、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧａ）を使用し、シリコン基板１１上に、バッファ層１２、電子走行層１３及び電子供給層１４を順次エピタキシャル成長する（図２（ａ）参照）。
この工程（２）では、まず、シリコン基板１１を、１１００℃で１０分間、水素雰囲気でサーマルクリーニングした後、シリコン基板１１の（１１１）面上にＡｌＮ（１００ｎｍ）を成長させた後、ＧａＮ（２００ｎｍ）とＡｌＮ（２０ｎｍ）からなる複合層を８層積層したバッファ層１２を１０５０℃で成長させる。次に、バッファ層１２の上にｐ−ＧａＮ（５００ｎｍ）からなる電子走行層１３を１０５０℃で成長させる。次に、電子走行層１３の上にアンドープＡｌ0.25Ｇａ0.75Ｎ（２０ｎｍ）からなる電子供給層１４を１０５０℃で成長させる。
【００３０】
なお、電子走行層１３に対するｐ型のドーピング源としてビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、Ｍｇの濃度が１×１０１８ｃｍ−３程度になるようにＣｐ２Ｍｇの流量を調整する。このようにして、図２（ａ）に示す積層構造が完成する。
【００３１】
（３）次に、電子供給層１４上に、ＳｉＯ2からなるエッチングマスク２４をプラズマ化学気相成長（ＰＥＣＶＤ）法により厚さ３００ｎｍ成膜する。このとき、原料はＳｉＨ4とＮ2Ｏを用いる（図２（ｂ）参照）。
この後、エッチングマスク２４に、フォトリソグラフィーと反応性イオンエッチング（ＲＩＥ）により、後述するリセス部の形成領域に開口部２４ａを形成する（図２（ｂ）参照）。
【００３２】
（４）次に、塩素系ガスを用いたドライエッチング装置で、エッチングマスク２４を用いて、電子供給層１４の一部（ゲート電極形成領域）を電子走行層１３に到る深さ（４０ｎｍ）までエッチングにより除去してリセス部２５を形成する（図２（ｃ）参照）。
【００３３】
（５）次に、ＲＣＡ洗浄後、電子供給層１４上とリセス部２５の内表面上とに、ＳｉＯ２からなるゲート絶縁膜１５を６０ｎｍ成膜する（図２（ｄ）参照）。
【００３４】
（６）次に、ゲート絶縁膜１５の表面全体にｐ型ＡｌＧａＩｎＰからなる第１の層１９ａ、この第１の層１９ａ上にｐ型ＧａＡｓからなる第２の層２０ａを、ＭＯＣＶＤ法を用いてそれぞれ成長させる（図３（ａ）参照）。
この工程（５）では、原料としてＴＭＡｌ、ＴＭＧａ、トリメチルインジウム（ＴＭＩｎ）、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）を用い、ｐ型ドーピングとして（ＴＥＺ）を用いる。
【００３５】
（７）次に、第２の層２０ａの表面全体に、ＳｉＮｘからなるエッチングマスク２７を成膜する（図３（ｂ）参照）。この成膜は、原料としてＳｉＨ4とＮ2を用いて、ＰＥＣＶＤ法により３００ｎｍ成膜する。その後、エッチングマスク２７に、フォトリソグラフィーと緩衝フッ酸を用いて微細加工を行い、ゲート電極形成領域以外のエッチングマスク２７を除去してマスク２７ａを形成する（図３（ｃ）参照）。
【００３６】
（８）次に、マスク２７ａを用いて、第１の層１９ａ、および第２の層２０ａを、エッチング液（硫酸：過酸化水素：水＝１：１：４）でエッチングして、第１のゲート層１９、および第２のゲート層２０を形成する（図３（ｃ）参照）。この後、マスク２７ａを除去する。
【００３７】
（９）次に、ＳｉＯ２からなるゲート絶縁膜１５の、ソース電極とドレイン電極となる部分を除去し、この後、電子供給層１４上のゲート絶縁膜１５が除去された部分に、フォトリソグラフィー、およびリフトオフ法を用いて、ソース電極１６とドレイン電極１７を形成する（図３（ｄ）参照）。
【００３８】
この後、形成したソース電極１６とドレイン電極１７に、オーミック接触を得るための熱処理（６００℃、１０分）を行った。ソース電極１６とドレイン電極１７は、例えばＴｉ（２５ｎｍ）とＡｌ（２００ｎｍ）を積層したオーミック電極である。
【００３９】
（１０）次に、ｐ型ＧａＡｓからなる第２のゲート層２０上に、ゲート電極１８のパット部分として、フォトリソグラフィー、スパッタや真空蒸着法、およびリフトオフ法を用いて、ＡｕＧｅ／Ａｕからなる金属層（ＡｕＧｅ／Ａｕ電極）２１を形成する（図３（ｅ）参照）。この後、形成した金属層２１に、オーミック接触を取るための熱処理（４００℃、５分）を行った。
以上の工程により、図１に示すＧａＮ系ＭＯＳＦＥＴ１０が形成できる。
【００４０】
以上の構成を有するＧａＮ系ＭＯＳＦＥＴ１０によれば、以下の作用効果を奏する。
ゲート電極１８（ゲート電極１８の第１のゲート層１９）に、ｐ−ＧａＮからなる電子走行層１３の仕事関数（６〜７ｅＶ）と同等或いはそれ以上の仕事関数を有するＡｌＧａＩｎＰを用いているので、ノーマリオフ動作が可能になる。これにより、ゲート電極１８にバイアス（正電圧）が印加されていないときには電流が流れず、ゲート電極に正電圧を印加することによって電流が流れるノーマリオフ型のＧａＮ系ＭＯＳＦＥＴを実現できる。
また、ＡｌＧａＩｎＰの混晶比を変化させることにより、フラットバンド電圧を変えることが出来るので、しきい値電圧をオン特性等の他の特性を変化させること無く制御することが出来る。
【００４１】
また、ゲート電極１８の第１のゲート層１９に、仕事関数が６ｅＶ以上のＡｌＧａＩｎＰを用いているので、ノーマリオフ動作が可能になり、ノーマリオフ型のＧａＮ系ＭＯＳＦＥＴを実現できる。
【００４２】
また、ゲート電極１８の第１のゲート層１９をｐ型のＡｌＧａＩｎＰとすると、その仕事関数は７ｅＶ程度であり、ＧａＮと同程度の仕事関数とすることができる。また、ＡｌＧａＩｎＰにおいてＡｌ、Ｇａ、Ｉｎの混晶比を変化させることにより、フラットバンドを変えることが出来るので、しきい値をオン特性等の他の特性を変化させること無く制御することが出来る。
【００４３】
更に、ゲート電極１８は、ゲート絶縁膜１５上に形成されたｐ型ＡｌＧａＩｎＰからなる第１のゲート層１９と、この上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０との積層構造を有する。また、第２のゲート層２０上に、ＡｕＧｅ／Ａｕからなる金属層（ＡｕＧｅ／Ａｕ電極）２１が形成されている。
【００４４】
このように、ゲート電極１８の第１のゲート層１９におけるＡｌＧａＩｎＰ混晶の混晶比を変化させることにより、その仕事関数を変えることができる。例えば、ｐ型ＩｎＰの仕事関数は、５．７５ｅＶであり、ｐ型ＧａＰの仕事関数は、６．５ｅＶである。すなわち、第１のゲート層１９の組成をｐ型のＩｎＰからＧａＰに変化させることで、その仕事関数を０．７５ｅＶ変えることができる。これにより、フラットバンド電圧を変えることが出来るので、しきい値電圧をオン特性等の他の特性を変化させること無く制御することが出来る。
【００４５】
なお、上記一実施形態ではシリコン（１１１）基板１１を用いているが、本発明はこれに限らず、ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板上など、ＧａＮが結晶成長可能なあらゆる基板を用いたＧａＮ系ＭＯＳＦＥＴについても成り立つことは言うまでも無い。また、上記一実施形態では、ＡｌＧａＮ／ＧａＮからなるヘテロ接合構造を有するＨＦＥＴに、ＭＯＳ構造を採用したＧａＮ系ＭＯＳＦＥＴ１０について説明したが、本発明はこれに限定されない。本発明は、ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳＦＥＴに広く適用可能である。
【００４６】
例えば、本発明は、図４に示すようなｎチャネルのＧａＮ系ＭＯＳＦＥＴ１０Ａにも適用可能である。図４において３１は基板であり、この基板３１上にｐ-ＧａＮからなるエピタキシャル層３３が形成されている。３５はゲート絶縁膜としてのゲート酸化膜、３６はソース電極、３７はドレイン電極、３８はゲート電極である。また、４２、４４はオーミックコンタクト層（ｎ+層）、４３は電界集中の緩和を目的としたリサーフ層である。エピタキシャル層３３の、オーミックコンタクト層４２とリサーフ層４３との間の領域がチャネル領域（チャネル層）になっている。図４に示すようなＧａＮ系ＭＯＳＦＥＴにおいても、ゲート電極３８のゲート酸化膜３５に接する部分をＡｌＧａＩｎＰで構成することにより、ノーマリオフ動作が可能になると共に、しきい値電圧を容易に制御することが出来る。
【符号の説明】
【００４７】
１０：ＧａＮ系ＭＯＳＦＥＴ
１１：シリコン（１１１）基板
１２：バッファ層
１３：電子走行層
１４：電子供給層
１５：ゲート絶縁膜
１６：ソース電極
１７：ドレイン電極
１８：ゲート電極
１９：第１のゲート層
２０：第２のゲート層
２１：金属層（ＡｕＧｅ／Ａｕ電極）
２２：２次元電子ガス層
２５：リセス部
【技術分野】
【０００１】
本発明は、ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用の半導体デバイスの材料として非常に好適である。
例えば、ＧａＮ系化合物半導体材料は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、耐熱度が高いため、ＧａＮ系化合物半導体を用いた素子は、高温環境下での動作が可能である。更に、ＧａＮ系化合物半導体を用いた素子は、絶縁破壊耐圧が高く、オン抵抗が低いため、低消費電力・省エネルギーの動作が可能となる。そのため、これらの材料、とくにＧａＮ／ＡｌＧａＮ系化合物半導体を用いた電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）やパワースイッチング用ダイオードの開発が進められている。
【０００３】
このようなＧａＮ系化合物半導体を用いた素子としては、故障時のフェイルセーフのためにノーマリオフ動作が求められている。ＧａＮ系化合物半導体を用いたノーマリオフ型の電子デバイスとして、ＭＯＳ電界効果トランジスタ（ＧａＮ系ＭＯＳＦＥＴ）が検討されている。 従来、ＧａＮ系ＭＯＳＦＥＴにおいては、ゲート電極としてポリシリコン（ｐｏｌｙ−Ｓｉ）が使用される。これは、ＳｉのＭＯＳＦＥＴにおいて、ゲート電極として広くポリシリコンが使用されているためである。
しかし、ｐ-ＧａＮからなるチャネル層を有するＧａＮ系ＭＯＳＦＥＴにおいては、ｐ-ＧａＮの仕事関数が６〜７ｅＶ程度あると考えられており、ポリシリコンの仕事関数の５ｅＶより大きく、ゲート電圧が０Ｖの段階で、反転状態である。そのため、ＧａＮ系ＭＯＳＦＥＴでは、ノーマリオフ化が困難となっている。
【０００４】
ＧａＮ系化合物半導体（ｐ-ＧａＮ）からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳＦＥＴにおいて、しきい値電圧を制御するパラメータとして下記の３つが挙げられる。
（１）ゲート絶縁膜の厚さ
（２）ｐ-ＧａＮからなるチャネル層のアクセプタ濃度
（３）ゲート電極の仕事関数
しかし、パラメータ（１）や（２）は、オン特性とトレードオフ関係になっており、これらのパラメータ（１）や（２）をしきい値制御のために変更するのは得策ではない。すなわち、しきい値を上げるために、ゲート絶縁膜を厚くしたり、チャネル層のアクセプタ濃度を高くしたりすると、オン特性が劣化してしまう。一方、パラメータ（３）は他の特性を変えずにしきい値を変更出来る利点がある。
【０００５】
例えば特許文献１に開示された絶縁ゲート電界効果トランジスタ（ＭＩＳＨＦＥＴ）では、ゲート電極としてＳｉＣを用いている。このＭＩＳＨＦＥＴでは、ＡｌＧａＮバリア層の上にＳｉＮｘゲート絶縁膜、ｐ型多結晶ＳｉＣ層、オーミック電極であるＰｔ／Ａｕゲート電極が順次形成されている。ｐ型多結晶ＳｉＣ層は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１４７９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
仕事関数は一般に物質固有の値であり、その値を自由に制御出来るわけではない。そのため、上記従来技術では、ＡｌＧａＮバリア層の上に形成されたｐ型多結晶ＳｉＣ層の仕事関数が一意に決まるため、しきい値を正に出来ても、その値を自由に制御出来なかった。
そこで、本発明は、このような従来の問題点に着目して為されたもので、その目的は、ノーマリオフ動作を可能にし、かつしきい値電圧を自由に制御出来るＧａＮ系ＭＯＳ型電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００８】
理想的なＧａＮ系ＭＯＳＦＥＴを作製する場合、チャネル部分の物質とゲート電極の物質の仕事関数が同じで有ることが望ましい。しかし、ＧａＮにおいてはｐ型ドーパントの活性化率が悪いことや、成長温度が高いことから、ゲート絶縁膜であるＳｉＯ２上にゲート電極としてｐ−ＧａＮを成長させるのが困難であった。そのため、チャネル層と同程度の仕事関数を持つ他の物質を使用することとなる。本発明者らは鋭意研究の結果、そのような物質として多結晶のＡｌＧａＩｎＰが有効であることを見出した。ｐ型ＡｌＧａＩｎＰ混晶は仕事関数が５．５〜７ｅＶであり、ｐ−ＧａＮと同程度の仕事関数を持つ。例えば、ｐ−ＡｌＰの仕事関数は７ｅＶ程度である。ＡｌＧａＩｎＰにおいてＡｌ、Ｇａ、Ｉｎの混晶比を変化させることにより、フラットバンド電圧を変えることが出来るので、しきい値をオン特性等の他の特性を変化させること無く制御することが出来る。本発明はこのような知見に基づきなされたものである。
【０００９】
上記課題を解決するために、請求項１に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳ型電界効果トランジスタにおいて、前記ゲート電極は、ＡｌＧａＩｎＰからなることを特徴とする。
【００１０】
請求項２に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記ＡｌＧａＩｎＰは、仕事関数が６ｅＶ以上であることを特徴とする。
【００１１】
請求項３に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記ＡｌＧａＩｎＰは多結晶であることを特徴とする。
【００１２】
請求項４に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記ＡｌＧａＩｎＰはｐ型であることを特徴とする。
【００１３】
請求項５に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記チャネル層は、電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きいバンドギャップエネルギーを持つＧａＮ系化合物半導体からなる電子供給層とを有し、前記電子供給層のゲートに相当する部分に前記電子走行層に達する深さで形成されたリセス部と、該リセス部に前記ゲート絶縁膜を介して形成された前記ゲート電極と、前記ゲート電極を挟んで前記電子供給層上に形成されたソース電極とドレイン電極とを備えていることを特徴とする。
【００１４】
請求項６に記載の発明に係るＧａＮ系ＭＯＳ型電界効果トランジスタは、前記ゲート電極は、前記ゲート絶縁膜上に形成された仕事関数が５．５〜７ｅＶである第一のゲート層と、前記第一のゲート層よりも仕事関数の小さい第二のゲート層とを備えることを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、ゲート電極として、チャネル層の仕事関数と同等或いはそれ以上の仕事関数を有するＡｌＧａＩｎＰを用いているので、ノーマリオフ動作が可能になる。また、ＡｌＧａＩｎＰの混晶比を変化させることにより、フラットバンド電圧を変えることが出来るので、しきい値電圧を、オン特性等の他の特性を変化させること無く制御することが出来る。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係るＧａＮ系ＭＯＳＦＥＴの概略構成を示す断面図である。
【図２】（ａ）〜（ｄ）は第１の実施形態に係るＧａＮ系ＭＯＳＦＥＴの作製方法を説明する図である。
【図３】（ａ）〜（ｅ）は第１の実施形態に係るＧａＮ系ＭＯＳＦＥＴの作製方法を説明する図である。
【図４】本発明の第２の実施形態に係るＧａＮ系ＭＯＳＦＥＴの概略構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下に、本発明に係るＧａＮ系ＭＯＳＦＥＴの実施の形態を図面に基づいて説明する。
図１は、本発明の一実施形態に係るＧａＮ系ＭＯＳＦＥＴ１０の概略構成を示している。
ＧａＮ系ＭＯＳＦＥＴ１０は、ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳ型電界効果トランジスタ（ＧａＮ系ＭＯＳＦＥＴ）の一例として、ＡｌＧａＮ／ＧａＮからなるヘテロ接合構造を有するヘテロ接合電界効果トランジスタ（ＨＦＥＴ: Hetero-junction Field Effect Transistor）に、ＭＯＳ（Metal Oxide Semiconductor）構造を採用したＧａＮ系ＭＯＳＦＥＴである。
【００１８】
ＧａＮ系ＭＯＳＦＥＴ１０は、図１に示すように、シリコン（１１１）基板１１上に、ＡｌＮとＧａＮの積層構造からなるバッファ層１２と、チャネル層としてのｐ−ＧａＮからなる電子走行層１３と、電子走行層１３上に形成され、電子走行層１３よりも大きいバンドギャップエネルギーを持つアンドープＡｌＧａＮからなる電子供給層１４とが順次積層されている。
なお、ＧａＮ系ＭＯＳＦＥＴ１０は、基板１１とバッファ層１２との間に、ＡｌＮ層が形成された構造であってもよい。また、バッファ層１２は、不純物として炭素（Ｃ）がドーピングされた高抵抗なＡｌＮ、ＧａＮの積層構造であることが好ましい。
【００１９】
このＧａＮ系ＭＯＳＦＥＴ１０においては、電子供給層１４の一部（ゲート電極形成領域）が電子走行層１３に到る深さまで除去され、リセス部２５が形成されている。
電子供給層１４上には、リセス部２５を挟んでソース電極１６およびドレイン電極１７が形成されている。電子供給層１４上とリセス部２５の内表面上とには、ＳｉＯ２からなるゲート絶縁膜１５が形成されている。さらに、ゲート絶縁膜１５の、リセス部２５を覆う部分の表面上には、ゲート電極１８が形成されている。
【００２０】
このＧａＮ系ＭＯＳＦＥＴ１０では、電子供給層１４は、ゲート電極１８直下の電子走行層１３、ゲート絶縁膜１５およびゲート電極１８で構成されるＭＯＳ構造のゲート部を挟んで互いに離隔された左右の電子供給層１４ａ、１４ｂを有する。なお、ＧａＮ系ＭＯＳＦＥＴ１０は、電子走行層１３と左右の電子供給層１４ａ、１４ｂとの間に、電子走行層１３より不純物濃度の低いｐ型またはアンドープのＧａＮ系化合物半導体からなる中間層が形成された構成であってもよい。
【００２１】
このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有するＧａＮ系ＭＯＳＦＥＴ１０では、電子走行層１３と左右の電子供給層１４ａ、１４ｂの界面、つまり、左右のＡｌＧａＮ／ＧａＮヘテロ接合界面にピエゾ効果によって、電子走行層１３側に２次元電子ガス層２２がそれぞれ発生している。２次元電子ガス層２２がキャリアとなって電子走行層１３は低抵抗、高移動度となるため、ＧａＮ系ＭＯＳＦＥＴ１０のオン抵抗を小さくし、スイッチング速度を向上させることができる。
【００２２】
更に、このＧａＮ系ＭＯＳＦＥＴ１０では、ノーマリオフ動作を可能にし、かつしきい値電圧を自由に制御出来るようにするために、ゲート電極１８は、仕事関数が電子走行層１３の仕事関数と同等或いはそれ以上であるＡｌＧａＩｎＰを用いて形成されている。
【００２３】
つまり、ゲート電極１８として、電子走行層１３を構成するｐ-ＧａＮの仕事関数と同等或いはそれ以上の仕事関数（５．５〜７ｅＶ）を有し、かつ自由に仕事関数を制御出来る物質としてＡｌＧａＩｎＰを用いる。ＡｌＧａＩｎＰは多結晶体であるのが好ましい。 また、ＡｌＧａＩｎＰはｐ型であるのが好ましい。
【００２４】
図１に示すゲート電極１８は、ゲート絶縁膜１５上のゲート電極形成領域に形成されたＡｌＧａＩｎＰからなるゲート部半導体層と、該ゲート部半導体層上に形成された金属層とを備えている。ゲート部半導体層は、ゲート絶縁膜１５上に形成されたｐ型ＡｌＧａＩｎＰ混晶からなる第１のゲート層１９と、第１のゲート層１９上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０との積層構造になっている。また、第２のゲート層２０上に、ＡｕＧｅ／Ａｕからなる金属層（ＡｕＧｅ／Ａｕ電極）２１が形成されている。
【００２５】
ゲート電極をＡｌＧａＩｎＰで構成することにより、ＧａＮ系ＭＯＳＦＥＴ１０は、ノーマリオフ動作が可能となる。また、ＡｌＧａＩｎＰの混晶比を変化させることにより、フラットバンド電圧を変えることが出来るので、しきい値電圧を、オン特性等の他の特性を変化させること無く制御することが出来る。
【００２６】
ここで、ＡｌＧａＩｎＰの混晶比とは、Ａｌ、Ｇａ、およびＩｎの組成を、その合計が１となるように構成した比であり、Ａｌ、Ｇａの組成比をそれぞれｘ、ｙとした場合、ＡｌｘＧａｙＩｎ１−ｘ−ｙＰ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表される。
【００２７】
また、このＧａＮ系ＭＯＳＦＥＴ１０では、電子走行層１３のゲート電極１８直下の領域には、ＡｌＧａＮ／ＧａＮヘテロ接合構造が存在しないため、２次元電子ガス層が形成されていない。ゲート電極１８にしきい値以上の正電圧を印加すると、ゲート電極１８直下の電子走行層１３に反転層が形成される。この反転層が、ＭＯＳ構造のゲート部の左右に形成された２次元電子ガス層２２と連結されてドレイン電流が流れるようになっている。
【００２８】
つぎに、図１に示すＧａＮ系ＭＯＳＦＥＴ１０の製造方法を、図２および図３に基づいて説明する。
（１）シリコン（１１１）基板１１をＭＯＣＶＤ装置内にセットする。
【００２９】
（２）ＡｌＮ及びＧａＮの原料としてアンモニア（ＮＨ３）、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧａ）を使用し、シリコン基板１１上に、バッファ層１２、電子走行層１３及び電子供給層１４を順次エピタキシャル成長する（図２（ａ）参照）。
この工程（２）では、まず、シリコン基板１１を、１１００℃で１０分間、水素雰囲気でサーマルクリーニングした後、シリコン基板１１の（１１１）面上にＡｌＮ（１００ｎｍ）を成長させた後、ＧａＮ（２００ｎｍ）とＡｌＮ（２０ｎｍ）からなる複合層を８層積層したバッファ層１２を１０５０℃で成長させる。次に、バッファ層１２の上にｐ−ＧａＮ（５００ｎｍ）からなる電子走行層１３を１０５０℃で成長させる。次に、電子走行層１３の上にアンドープＡｌ0.25Ｇａ0.75Ｎ（２０ｎｍ）からなる電子供給層１４を１０５０℃で成長させる。
【００３０】
なお、電子走行層１３に対するｐ型のドーピング源としてビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、Ｍｇの濃度が１×１０１８ｃｍ−３程度になるようにＣｐ２Ｍｇの流量を調整する。このようにして、図２（ａ）に示す積層構造が完成する。
【００３１】
（３）次に、電子供給層１４上に、ＳｉＯ2からなるエッチングマスク２４をプラズマ化学気相成長（ＰＥＣＶＤ）法により厚さ３００ｎｍ成膜する。このとき、原料はＳｉＨ4とＮ2Ｏを用いる（図２（ｂ）参照）。
この後、エッチングマスク２４に、フォトリソグラフィーと反応性イオンエッチング（ＲＩＥ）により、後述するリセス部の形成領域に開口部２４ａを形成する（図２（ｂ）参照）。
【００３２】
（４）次に、塩素系ガスを用いたドライエッチング装置で、エッチングマスク２４を用いて、電子供給層１４の一部（ゲート電極形成領域）を電子走行層１３に到る深さ（４０ｎｍ）までエッチングにより除去してリセス部２５を形成する（図２（ｃ）参照）。
【００３３】
（５）次に、ＲＣＡ洗浄後、電子供給層１４上とリセス部２５の内表面上とに、ＳｉＯ２からなるゲート絶縁膜１５を６０ｎｍ成膜する（図２（ｄ）参照）。
【００３４】
（６）次に、ゲート絶縁膜１５の表面全体にｐ型ＡｌＧａＩｎＰからなる第１の層１９ａ、この第１の層１９ａ上にｐ型ＧａＡｓからなる第２の層２０ａを、ＭＯＣＶＤ法を用いてそれぞれ成長させる（図３（ａ）参照）。
この工程（５）では、原料としてＴＭＡｌ、ＴＭＧａ、トリメチルインジウム（ＴＭＩｎ）、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）を用い、ｐ型ドーピングとして（ＴＥＺ）を用いる。
【００３５】
（７）次に、第２の層２０ａの表面全体に、ＳｉＮｘからなるエッチングマスク２７を成膜する（図３（ｂ）参照）。この成膜は、原料としてＳｉＨ4とＮ2を用いて、ＰＥＣＶＤ法により３００ｎｍ成膜する。その後、エッチングマスク２７に、フォトリソグラフィーと緩衝フッ酸を用いて微細加工を行い、ゲート電極形成領域以外のエッチングマスク２７を除去してマスク２７ａを形成する（図３（ｃ）参照）。
【００３６】
（８）次に、マスク２７ａを用いて、第１の層１９ａ、および第２の層２０ａを、エッチング液（硫酸：過酸化水素：水＝１：１：４）でエッチングして、第１のゲート層１９、および第２のゲート層２０を形成する（図３（ｃ）参照）。この後、マスク２７ａを除去する。
【００３７】
（９）次に、ＳｉＯ２からなるゲート絶縁膜１５の、ソース電極とドレイン電極となる部分を除去し、この後、電子供給層１４上のゲート絶縁膜１５が除去された部分に、フォトリソグラフィー、およびリフトオフ法を用いて、ソース電極１６とドレイン電極１７を形成する（図３（ｄ）参照）。
【００３８】
この後、形成したソース電極１６とドレイン電極１７に、オーミック接触を得るための熱処理（６００℃、１０分）を行った。ソース電極１６とドレイン電極１７は、例えばＴｉ（２５ｎｍ）とＡｌ（２００ｎｍ）を積層したオーミック電極である。
【００３９】
（１０）次に、ｐ型ＧａＡｓからなる第２のゲート層２０上に、ゲート電極１８のパット部分として、フォトリソグラフィー、スパッタや真空蒸着法、およびリフトオフ法を用いて、ＡｕＧｅ／Ａｕからなる金属層（ＡｕＧｅ／Ａｕ電極）２１を形成する（図３（ｅ）参照）。この後、形成した金属層２１に、オーミック接触を取るための熱処理（４００℃、５分）を行った。
以上の工程により、図１に示すＧａＮ系ＭＯＳＦＥＴ１０が形成できる。
【００４０】
以上の構成を有するＧａＮ系ＭＯＳＦＥＴ１０によれば、以下の作用効果を奏する。
ゲート電極１８（ゲート電極１８の第１のゲート層１９）に、ｐ−ＧａＮからなる電子走行層１３の仕事関数（６〜７ｅＶ）と同等或いはそれ以上の仕事関数を有するＡｌＧａＩｎＰを用いているので、ノーマリオフ動作が可能になる。これにより、ゲート電極１８にバイアス（正電圧）が印加されていないときには電流が流れず、ゲート電極に正電圧を印加することによって電流が流れるノーマリオフ型のＧａＮ系ＭＯＳＦＥＴを実現できる。
また、ＡｌＧａＩｎＰの混晶比を変化させることにより、フラットバンド電圧を変えることが出来るので、しきい値電圧をオン特性等の他の特性を変化させること無く制御することが出来る。
【００４１】
また、ゲート電極１８の第１のゲート層１９に、仕事関数が６ｅＶ以上のＡｌＧａＩｎＰを用いているので、ノーマリオフ動作が可能になり、ノーマリオフ型のＧａＮ系ＭＯＳＦＥＴを実現できる。
【００４２】
また、ゲート電極１８の第１のゲート層１９をｐ型のＡｌＧａＩｎＰとすると、その仕事関数は７ｅＶ程度であり、ＧａＮと同程度の仕事関数とすることができる。また、ＡｌＧａＩｎＰにおいてＡｌ、Ｇａ、Ｉｎの混晶比を変化させることにより、フラットバンドを変えることが出来るので、しきい値をオン特性等の他の特性を変化させること無く制御することが出来る。
【００４３】
更に、ゲート電極１８は、ゲート絶縁膜１５上に形成されたｐ型ＡｌＧａＩｎＰからなる第１のゲート層１９と、この上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０との積層構造を有する。また、第２のゲート層２０上に、ＡｕＧｅ／Ａｕからなる金属層（ＡｕＧｅ／Ａｕ電極）２１が形成されている。
【００４４】
このように、ゲート電極１８の第１のゲート層１９におけるＡｌＧａＩｎＰ混晶の混晶比を変化させることにより、その仕事関数を変えることができる。例えば、ｐ型ＩｎＰの仕事関数は、５．７５ｅＶであり、ｐ型ＧａＰの仕事関数は、６．５ｅＶである。すなわち、第１のゲート層１９の組成をｐ型のＩｎＰからＧａＰに変化させることで、その仕事関数を０．７５ｅＶ変えることができる。これにより、フラットバンド電圧を変えることが出来るので、しきい値電圧をオン特性等の他の特性を変化させること無く制御することが出来る。
【００４５】
なお、上記一実施形態ではシリコン（１１１）基板１１を用いているが、本発明はこれに限らず、ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板上など、ＧａＮが結晶成長可能なあらゆる基板を用いたＧａＮ系ＭＯＳＦＥＴについても成り立つことは言うまでも無い。また、上記一実施形態では、ＡｌＧａＮ／ＧａＮからなるヘテロ接合構造を有するＨＦＥＴに、ＭＯＳ構造を採用したＧａＮ系ＭＯＳＦＥＴ１０について説明したが、本発明はこれに限定されない。本発明は、ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳＦＥＴに広く適用可能である。
【００４６】
例えば、本発明は、図４に示すようなｎチャネルのＧａＮ系ＭＯＳＦＥＴ１０Ａにも適用可能である。図４において３１は基板であり、この基板３１上にｐ-ＧａＮからなるエピタキシャル層３３が形成されている。３５はゲート絶縁膜としてのゲート酸化膜、３６はソース電極、３７はドレイン電極、３８はゲート電極である。また、４２、４４はオーミックコンタクト層（ｎ+層）、４３は電界集中の緩和を目的としたリサーフ層である。エピタキシャル層３３の、オーミックコンタクト層４２とリサーフ層４３との間の領域がチャネル領域（チャネル層）になっている。図４に示すようなＧａＮ系ＭＯＳＦＥＴにおいても、ゲート電極３８のゲート酸化膜３５に接する部分をＡｌＧａＩｎＰで構成することにより、ノーマリオフ動作が可能になると共に、しきい値電圧を容易に制御することが出来る。
【符号の説明】
【００４７】
１０：ＧａＮ系ＭＯＳＦＥＴ
１１：シリコン（１１１）基板
１２：バッファ層
１３：電子走行層
１４：電子供給層
１５：ゲート絶縁膜
１６：ソース電極
１７：ドレイン電極
１８：ゲート電極
１９：第１のゲート層
２０：第２のゲート層
２１：金属層（ＡｕＧｅ／Ａｕ電極）
２２：２次元電子ガス層
２５：リセス部
【特許請求の範囲】
【請求項１】
ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳ型電界効果トランジスタにおいて、
前記ゲート電極は、ＡｌＧａＩｎＰからなることを特徴とするＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項２】
前記ＡｌＧａＩｎＰは、仕事関数が６ｅＶ以上であることを特徴とする請求項１に記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項３】
前記ＡｌＧａＩｎＰは多結晶であることを特徴とする請求項１又は２に記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項４】
前記ＡｌＧａＩｎＰはｐ型であることを特徴とする請求項１乃至３のいずれか一つに記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項５】
前記チャネル層は、電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きいバンドギャップエネルギーを持つＧａＮ系化合物半導体からなる電子供給層とを有し、
前記電子供給層のゲートに相当する部分に前記電子走行層に達する深さで形成されたリセス部と、
該リセス部に前記ゲート絶縁膜を介して形成された前記ゲート電極と、
前記ゲート電極を挟んで前記電子供給層上に形成されたソース電極とドレイン電極とを備えていることを特徴とする請求項１乃至４のいずれか一つに記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項６】
前記ゲート電極は、前記ゲート絶縁膜上に形成された仕事関数が５．５〜７ｅＶである第一のゲート層と、前記第一のゲート層よりも仕事関数の小さい第二のゲート層とを備えることを特徴とする請求項１乃至５のいずれか一つに記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項１】
ＧａＮ系化合物半導体からなるチャネル層とゲート電極との間にゲート絶縁膜が形成されたＧａＮ系ＭＯＳ型電界効果トランジスタにおいて、
前記ゲート電極は、ＡｌＧａＩｎＰからなることを特徴とするＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項２】
前記ＡｌＧａＩｎＰは、仕事関数が６ｅＶ以上であることを特徴とする請求項１に記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項３】
前記ＡｌＧａＩｎＰは多結晶であることを特徴とする請求項１又は２に記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項４】
前記ＡｌＧａＩｎＰはｐ型であることを特徴とする請求項１乃至３のいずれか一つに記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項５】
前記チャネル層は、電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きいバンドギャップエネルギーを持つＧａＮ系化合物半導体からなる電子供給層とを有し、
前記電子供給層のゲートに相当する部分に前記電子走行層に達する深さで形成されたリセス部と、
該リセス部に前記ゲート絶縁膜を介して形成された前記ゲート電極と、
前記ゲート電極を挟んで前記電子供給層上に形成されたソース電極とドレイン電極とを備えていることを特徴とする請求項１乃至４のいずれか一つに記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【請求項６】
前記ゲート電極は、前記ゲート絶縁膜上に形成された仕事関数が５．５〜７ｅＶである第一のゲート層と、前記第一のゲート層よりも仕事関数の小さい第二のゲート層とを備えることを特徴とする請求項１乃至５のいずれか一つに記載のＧａＮ系ＭＯＳ型電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１２９６０７（Ｐ２０１１−１２９６０７Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２００９−２８４７８５（Ｐ２００９−２８４７８５）
【出願日】平成２１年１２月１６日（２００９．１２．１６）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２１年１２月１６日（２００９．１２．１６）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
[ Back to top ]