ＩＩＩ−Ｖ族化合物半導体層を含む半導体素子及びその製造方法
【課題】ＩＩＩ−Ｖ族化合物半導体層を含む半導体素子及びその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ族物質を含む半導体素子及びその製造方法に係り、該半導体素子は、溝を含むシリコン基板３０と、溝周囲の基板上に形成されたハードマスク３２と、溝を充填する、ハードマスク上に形成された第１物質層３４と、第１物質層上に形成された上部物質層３６、及び上部物質層上に形成された素子層と、を含み、該第１物質層は、ＩＩＩ−Ｖ族物質層であり、該上部物質層は、第１物質層の一部でもあり、該上部物質層は、第１物質層と同一物質または異なる物質であってもよい。
【解決手段】ＩＩＩ−Ｖ族物質を含む半導体素子及びその製造方法に係り、該半導体素子は、溝を含むシリコン基板３０と、溝周囲の基板上に形成されたハードマスク３２と、溝を充填する、ハードマスク上に形成された第１物質層３４と、第１物質層上に形成された上部物質層３６、及び上部物質層上に形成された素子層と、を含み、該第１物質層は、ＩＩＩ−Ｖ族物質層であり、該上部物質層は、第１物質層の一部でもあり、該上部物質層は、第１物質層と同一物質または異なる物質であってもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、さらに詳細には、ＩＩＩ−Ｖ族化合物半導体層を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高まると同時に、半導体素子を構成する要素のサイズが小さくなり、要素間の間隔も狭くなっている。例えば、シリコン（Ｓｉ）基板トランジスタの場合、ソース、ドレイン及びゲートのサイズが小さくなるだけではなく、ソース、ドレイン及びゲートの間の間隔が狭まっている。ゲートサイズが小さくなると、チャネル長が短くなるが、短いチャネル効果（short channel effect）によって、＋トランジスタの特性が低下する。
【０００３】
このようなゲートサイズ限界を克服するための代案として、チャネル物質をＩＩＩ−Ｖ族物質で代替する研究が進められている。また、シリコン（Ｓｉ）素子とＩＩＩ−Ｖ族物質とを含む光素子を１つのデバイスに集積するための試み、及び高効率のＩＩＩ−Ｖ族物質を含む太陽電池を、シリコン基板の上に製造するための研究も進められている。
【０００４】
しかし、ＩＩＩ−Ｖ族物質とシリコンとの大きい結晶定数差と熱伝導度差とによって、２つの物質の界面で多くの欠陥が生じる。このような欠陥によって、ＩＩＩ−Ｖ族物質がシリコン基板素子に適用されるのに制限が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一実施形態は、成長欠陥を低減させたＩＩＩ−Ｖ族物質を含む半導体素子を提供するものである。
【０００６】
本発明の一実施形態は、このような半導体素子の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態による半導体素子は、溝を含むシリコン基板と、前記溝周囲の前記基板上に形成されたハードマスクと、前記溝を充填する、前記ハードマスク上に形成された第１物質層と、前記第１物質層上に形成された上部物質層及び前記上部物質層上に形成された素子層と、を含み、前記第１物質層は、ＩＩＩ−Ｖ族物質層である。
【０００８】
このような半導体素子で、前記ＩＩＩ−Ｖ族物質層は、ＩＩＩ−Ｖ族化合物半導体層であってもよい。
【０００９】
前記上部物質層は、前記第１物質層の一部であってもよい。
【００１０】
前記上部物質層は、前記第１物質層と同一物質または異なる物質であってもよい。
【００１１】
前記第１物質層と前記上部物質層との間に、バッファ層がさらに具備されてもよい。
【００１２】
前記第１物質層と前記上部物質層との間に具備された第１バリア層と、前記上部物質層上に具備された第２バリア層と、をさらに含んでもよい。
【００１３】
前記素子層は、フィン電界効果トランジスタ（fin ＦＥＴ）、太陽電池、ＬＥＤまたはＬＤを含んでもよい。
【００１４】
前記バッファ層は、前記第１物質層と同一物質または異なる物質であってもよい。
【００１５】
前記第１バリア層及び第２バリア層は、前記上部物質層よりバンドギャップ（band gap）が大きくてもよい。
【００１６】
前記第１バリア層及び第２バリア層は、前記第１物質層と同一物質または異なる物質であってもよい。
【００１７】
前記第１物質層は、前記溝を充填した部分に空きスペースを含んでもよい。
【００１８】
本発明の一実施形態による半導体素子の製造方法は、シリコン基板の上部面上に、前記上部面の一部を露出させるハードマスクを形成し、前記基板の露出した部分に溝を形成し、前記ハードマスク上に、前記溝を充填する第１物質層を成長させ、前記第１物質層上に、上部物質層を成長させ、前記上部物質層上に、素子層を形成する過程を含み、前記第１物質層は、ＩＩＩ−Ｖ族物質層であってもよい。
【００１９】
このような製造方法で、前記ＩＩＩ−Ｖ族物質層は、ＩＩＩ−Ｖ族化合物半導体層であってもよい。
【００２０】
前記上部物質層と前記第１物質層との関係は、上述の通りである。
【００２１】
前記上部物質層は、前記第１物質層の一部として形成し、前記第１物質層と前記上部物質層は、連続して成長させることができる。
【００２２】
前記素子層は、上述の通りである。
【００２３】
前記製造方法は、前記第１物質層の上部面を平坦化する段階と、前記第１物質層の平坦化された上部面上に、バッファ層を成長させる段階と、前記バッファ層上に、前記上部物質層を成長させる段階と、をさらに含んでもよい。
【００２４】
前記バッファ層と前記第１物質層との関係は、上述の通りである。
【００２５】
前記第１物質層と前記上部物質層との間に、前記上部物質層よりバンドギャップが大きい第１バリア層をさらに成長させることができる。このとき、前記上部物質層上に、前記上部物質層よりバンドギャップが大きい第２バリア層をさらに成長させることができる。
【００２６】
前記第１バリア層は、前記第１物質層と同一物質または異なる物質で成長させることができる。そして、前記第２バリア層は、前記第１物質層と同一物質または異なる物質で成長させることができる。
【００２７】
前記第１物質層と前記上部物質層は、二元系、三元系または四元系のＩＩＩ−Ｖ族化合物半導体として成長させることができる。
【発明の効果】
【００２８】
本発明の一実施形態はシリコン基板の限定された領域に所定深さの溝を形成し、前記溝でＩＩＩ−Ｖ族物質の側面成長を始め、前記シリコン基板上にＩＩＩ−Ｖ族物質を成長させる。このような成長方法で、シリコンとＩＩＩ−Ｖ族物質との界面に形成される欠陥の存在する領域は、前記溝内に限定される。これにより、シリコン基板上に形成されたＩＩＩ−Ｖ物質の欠陥密度は、既存のものより遥かに低くなる。前記ＩＩＩ−Ｖ族物質の成長過程で、前記溝内側に成長されるＩＩＩ−Ｖ族物質に、ボイド（void）のような空いた空間が形成されるように成長条件を調節することにより、シリコン基板上に形成されたＩＩＩ−Ｖ物質の欠陥密度は、さらに低くなる。
【００２９】
このように欠陥密度が低くなったＩＩＩ−Ｖ族物質（化合物半導体）が半導体素子に使われることにより、当該半導体素子の特性は、既存のものよりさらに向上する。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図２】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図３Ａ】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図３Ｂ】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図４】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図５】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図６】図５を６−６’方向に切開した断面図である。
【図７】図６の左側側面図である。
【図８】本発明の他の実施形態による半導体素子の断面図である。
【図９】本発明の一実施形態による半導体素子の製造方法で、基板の溝に充填された第１物質層に空きスペースが形成される場合を示した断面図である。
【図１０】本発明の一実施形態による半導体素子の製造方法で、第１物質層とチャネル層（または、アクティブ層）との間に、バッファ層がさらに成長される場合を示した断面図である。
【図１１】本発明の一実施形態による半導体素子の製造方法で、チャネル層（または、アクティブ層）の上部及び下部に、バリア層がさらに成長される場合を示した断面図である。
【発明を実施するための形態】
【００３１】
以下、本発明の一実施形態によるＩＩＩ−Ｖ族物質を含む半導体素子及びその製造方法について、添付された図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張されて図示されている。
【００３２】
まず、図１ないし図５を参照しつつ、本発明の一実施形態による半導体素子の製造方法について説明する。
【００３３】
図１を参照すれば、基板３０上に、ハードマスク３２を形成する。基板３０は、シリコン基板であってもよい。ハードマスク３２は、例えば、シリコン酸化物マスクであってもよい。前記シリコン酸化物は、ＳｉＯ２であってもよい。
【００３４】
図２を参照すれば、ハードマスク３２の一部を除去し、基板３０の上部面の一部を露出させる。次に、図３Ａに図示されているように、基板３０の上部面の露出した部分を選択的にエッチングし、基板３０に所定深さの溝（hole）３０ｈを形成する。前記エッチングは、異方性エッチングであってもよい。
【００３５】
一方、溝３０ｈを形成した後、図３Ｂに図示されているように、溝３０ｈの底を、絶縁層３５で覆った後、後続工程を進めることもできる。このとき、絶縁層３５は、シリコン酸化物層であってもよい。
【００３６】
次に、図４を参照すれば、ハードマスク３２上に、溝３０ｈを充填する第１物質層３４を形成する。第１物質層３４は、エピタキシ（epitaxy）方法で形成する。第１物質層３４は、次のような成長条件で形成されてもよい。
【００３７】
例えば、第１物質層３４は、ＭＯＣＶＤ（metal organic chemical vapor deposition）法を利用して成長させる。このとき、反応器の温度は４００〜５００℃に維持し、１００ｍｂａｒの圧力下で第１物質層３４を成長させるが、例えば、ガリウムソース（ＴＭＧａ）と、ＡｓＨ３またはＴＢＡ（tertiary-butyl-arsine）とを使ってＧａＡｓ層を成長させる。この場合、第１物質層３４は、３０ｎｍ厚に成長させ、成長速度は、０．０５〜０．１μｍ／ｈｒに維持する。この後、成長温度を５５０〜７００℃に上げ、０．３μｍ／ｈｒほどの成長速度で、さらに早く成長させる。
【００３８】
このような成長条件で、第１物質層３４は、垂直方向よりサイド方向に成長が早くなる。従って、第１物質層３４は、溝３０ｈの側面に垂直な方向に成長されて溝３０ｈを充填した後、ハードマスク３２上に拡張される。第１物質層３４の成長と共に生じる欠陥３４Ａは、溝３０ｈの側面に垂直な方向に形成される。このような欠陥３４Ａの密度は、溝３０ｈの底に近いほど高く、溝３０ｈの底から遠くなるほど低くなる。これにより、欠陥３４Ａのほとんどは、溝３０ｈ内に存在し、溝３０ｈ外に形成された第１物質層３４には、欠陥３４Ａがほとんど存在しない。フィン電界効果トランジスタ（fin ＦＥＴ）を形成するために、第１物質層３４は、溝３０ｈ周囲のハードマスク３２の一部領域上にだけ形成される。このように、ハードマスク３２の一部領域上にのみ第１物質層３４を形成するために、ハードマスク３２上に、第１物質層３４を形成した後、第１物質層３４を所定形態にパターニングする。他の半導体素子または光学素子を形成するために、第１物質層３４は、ハードマスク３２の上部面全体を覆うように形成されもする。第１物質層３４は、バッファ層の役目を行うことができる。第１物質層３４は、例えばＩＩＩ−Ｖ族物質層であってもよい。前記ＩＩＩ−Ｖ族物質層は、例えば、化合物半導体層を含んでもよい。前記ＩＩＩ−Ｖ族物質層は、少なくとも１つのＩＩＩ族元素と、少なくとも１つのＶ族元素とを含む化合物であってもよい。前記少なくとも１つのＩＩＩ族元素は、例えば、Ｉｎ、Ｇａ及びＡｌからなる群のうち少なくとも一つであってもよい。前記少なくとも１つのＶ族元素は、例えば、Ａｓ、Ｐ及びＳｂからなる群のうち少なくとも一つである。これにより、第１物質層３４は、ＩＩＩ−Ｖ族の二元系、三元系または四元系の化合物層であってもよい。第１物質層３４が二元系化合物層であるとき、第１物質層３４は、例えば、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＳｂ、ＡｌＰ、ＡｌＡｓまたはＡｌＳｂで形成する。
【００３９】
次に、図５を参照すれば、ハードマスク３２の一部領域上に形成された第１物質層３４上に、上部物質層として、チャネル層３６を形成する。チャネル層３６は、エピタキシ法で形成する。チャネル層３６は、第１物質層３４の上部面及び側面を覆うように形成する。チャネル層３６は、第１物質層３４と同一の物質で形成する。このとき、チャネル層３６は、第１物質層３４の表面層であってもよいし、チャネル層３６を形成する工程は、第１物質層３４を形成する工程に含まれる。すなわち、チャネル層３６が、第１物質層３４と同一の物質であるとき、第１物質層３４の表面層が、チャネル層として使われるが、チャネル層３６を形成するための別途の工程は、必要ではない。
【００４０】
一方、チャネル層３６は、第１物質層３４と異なる物質で形成することもできる。このとき、チャネル層３６は、上述の第１物質層３４を形成する物質のうち、第１物質層３４を形成するのに使われた物質を除外したいずれか１つの物質で形成する。
【００４１】
次には、図５を、６−６’方向に切開した断面を示す図６を参照しつつ説明を続ける。
【００４２】
図６を参照すれば、チャネル層３６上に、ゲート電極４０、ソース電極４２及びドレイン電極４４を互いに離隔させて形成する。ソース電極４２及びドレイン電極４４は、同時に形成する。ゲート電極４０は、ソース電極４２及びドレイン電極４４の形成前後に形成する。ゲート電極４０とチャネル層３６との間にゲート絶縁膜３８をさらに形成する。このようにして、シリコン基板３０上に、ＩＩＩ−Ｖ族物質で形成されたチャネル層３６を有するフィン電界効果トランジスタが形成される。図６の結果物は、本発明の一実施形態による半導体素子になる。
【００４３】
図７は、図６の左側側面を示している。
【００４４】
図７を参照すれば、第１物質層３４の上部面及び側面は、チャネル層３６で覆われており、チャネル層３６は、ソース電極４２で覆われている。ドレイン電極４４及びゲート電極４０も、ソース電極４２と同様に、チャネル層３４の上部面及び側面を覆う形態で具備される。
【００４５】
図８は、本発明の他の実施形態による半導体素子を示している。
【００４６】
図８を参照すれば、第１物質層３４上に、上部物質層として、アクティブ層（active layer）５６が形成されている。アクティブ層５６は、図５のチャネル層３６と同一の方式で形成し、同一の物質で形成する。
【００４７】
アクティブ層５６上に、素子層（device layer）１００が形成されている。素子層１００は、太陽電池、発光ダイオード（ＬＥＤ）またはレーザダイオード（ＬＤ）を含んでもよく、ＬＥＤとＬＤとが集積されたＯＥＩＣｓ（optoelectronic integrated circuits）を含んでもよい。前記太陽電池、ＬＥＤ、ＬＤ、ＯＥＩＣは、その構成が現在周知の一般的なものであってもよく、従って、これらの構成に係わる詳細な説明は省略する。
【００４８】
一方、図９に図示されているように、上述の本発明の実施形態による半導体素子で、第１物質層３４を形成するとき、第１物質層３４の溝３０ｈを充填する部分に、空きスペース６０あるいはボイドが形成されるように第１物質層３４を成長させる。空いた空間６０を含む第１物質層３４の成長条件は、次の通りである。
【００４９】
ＭＯＣＶＤ法を利用する。このとき、ＭＯＣＶＤ反応器の温度は、４００〜５００℃に維持し、１００ｍｂａｒ圧力で、ガリウムソース（ＴＭＧａ）と、ＡｓＨ３またはＴＢＡとを使い、第１物質層３４の一例として、ＧａＡｓ層を６０ｎｍ厚に成長する。このとき、成長速度は、０．０５〜０．２μｍ／ｈｒで維持するが、第１物質層３４の厚さが厚くなるにつれ、成長速度を高める。その後、成長温度を５５０〜７００℃に高め、成長速度は、０．３μｍ／ｈｒで維持する。
【００５０】
空いた空間６０は、第１物質層３４の側面成長の間、基板３０と第１物質層３４との格子定数差または熱膨脹係数差によるストレスを緩和させる役目が可能であり、第１物質層３４の側面成長過程で生じる欠陥３４Ａの成長を止める役目を行うこともできる。
【００５１】
他方で、図１０を参照すれば、上述の本発明の実施形態による半導体素子の製造方法で、第１物質層３４の上部面を平坦化し、第１物質層３４の厚さを薄くした後、平坦化された第１物質層３４上に、第２物質層８０及びチャネル層３６を順次に形成する。第２物質層８０は、第１物質層３４と同一の工程及び同一の物質で形成する。チャネル層３６は、第２物質層８０と同一の工程で形成し、同一の物質または異なる物質で形成する。チャネル層３６が、第２物質層８０と異なる物質で形成される場合、チャネル層３６は、第２物質層８０として使われる物質のうち、第２物質層８０として使われる物質と異なる物質を使って形成する。
【００５２】
また、図１１を参照すれば、上述の本発明の実施形態による半導体素子の製造方法で、チャネル層３６の下部及び上部に、それぞれ第１バリア層９０及び第２バリア層９２が形成されてもよい。第１バリア層９０及び第２バリア層９２は、チャネル層３６よりバンドギャップが大きい物質で形成する。このようにして、キャリアのチャネル層３６への移動の時に、界面での散乱を防止する。第１バリア層９０及び第２バリア層９２は、エピタキシ法で形成するが、第１物質層３４を形成するときと同一の工程で形成する。第１バリア層９０及び第２バリア層９２は、ＩＩＩ−Ｖ族物質、例えば、ＩＩＩ−Ｖ族化合物半導体で形成する。このとき、第１バリア層９０及び第２バリア層９２として使われる物質は、第１物質層３４として使われる物質のうちから選択されたものであってもよい。
【００５３】
前述の説明で多くの事項が具体的に記載しているが、それらは発明の範囲を限定するものとするより、望ましい実施形態の例示として解釈されなければならない。従って、本発明の範囲は、前述の実施形態によって決められるものではなく、特許請求の範囲に記載した技術的思想によって決められなければならない。
【産業上の利用可能性】
【００５４】
本発明は、高品質の基板が要求される半導体素子に適用されるが、例えば、電界効果トランジスタ、太陽電池、ＬＥＤ（light emitting diode）、ＬＤ（laser diode）またはパワー素子などに適用されてもよい。
【符号の説明】
【００５５】
３０ 基板
３０ｈ 溝
３２ ハードマスク
３４，８０ 第１及び第２物質層
３２Ａ 欠陥
３６ チャネル層
３８ ゲート絶縁膜
４０ ゲート電極
４２ ソース電極
４４ ドレイン電極
５６ アクティブ層
６０ 空いた空間（ボイド）
９０，９２ 第１バリア層及び第２バリア層
１００ 素子層面
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、さらに詳細には、ＩＩＩ−Ｖ族化合物半導体層を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高まると同時に、半導体素子を構成する要素のサイズが小さくなり、要素間の間隔も狭くなっている。例えば、シリコン（Ｓｉ）基板トランジスタの場合、ソース、ドレイン及びゲートのサイズが小さくなるだけではなく、ソース、ドレイン及びゲートの間の間隔が狭まっている。ゲートサイズが小さくなると、チャネル長が短くなるが、短いチャネル効果（short channel effect）によって、＋トランジスタの特性が低下する。
【０００３】
このようなゲートサイズ限界を克服するための代案として、チャネル物質をＩＩＩ−Ｖ族物質で代替する研究が進められている。また、シリコン（Ｓｉ）素子とＩＩＩ−Ｖ族物質とを含む光素子を１つのデバイスに集積するための試み、及び高効率のＩＩＩ−Ｖ族物質を含む太陽電池を、シリコン基板の上に製造するための研究も進められている。
【０００４】
しかし、ＩＩＩ−Ｖ族物質とシリコンとの大きい結晶定数差と熱伝導度差とによって、２つの物質の界面で多くの欠陥が生じる。このような欠陥によって、ＩＩＩ−Ｖ族物質がシリコン基板素子に適用されるのに制限が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一実施形態は、成長欠陥を低減させたＩＩＩ−Ｖ族物質を含む半導体素子を提供するものである。
【０００６】
本発明の一実施形態は、このような半導体素子の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態による半導体素子は、溝を含むシリコン基板と、前記溝周囲の前記基板上に形成されたハードマスクと、前記溝を充填する、前記ハードマスク上に形成された第１物質層と、前記第１物質層上に形成された上部物質層及び前記上部物質層上に形成された素子層と、を含み、前記第１物質層は、ＩＩＩ−Ｖ族物質層である。
【０００８】
このような半導体素子で、前記ＩＩＩ−Ｖ族物質層は、ＩＩＩ−Ｖ族化合物半導体層であってもよい。
【０００９】
前記上部物質層は、前記第１物質層の一部であってもよい。
【００１０】
前記上部物質層は、前記第１物質層と同一物質または異なる物質であってもよい。
【００１１】
前記第１物質層と前記上部物質層との間に、バッファ層がさらに具備されてもよい。
【００１２】
前記第１物質層と前記上部物質層との間に具備された第１バリア層と、前記上部物質層上に具備された第２バリア層と、をさらに含んでもよい。
【００１３】
前記素子層は、フィン電界効果トランジスタ（fin ＦＥＴ）、太陽電池、ＬＥＤまたはＬＤを含んでもよい。
【００１４】
前記バッファ層は、前記第１物質層と同一物質または異なる物質であってもよい。
【００１５】
前記第１バリア層及び第２バリア層は、前記上部物質層よりバンドギャップ（band gap）が大きくてもよい。
【００１６】
前記第１バリア層及び第２バリア層は、前記第１物質層と同一物質または異なる物質であってもよい。
【００１７】
前記第１物質層は、前記溝を充填した部分に空きスペースを含んでもよい。
【００１８】
本発明の一実施形態による半導体素子の製造方法は、シリコン基板の上部面上に、前記上部面の一部を露出させるハードマスクを形成し、前記基板の露出した部分に溝を形成し、前記ハードマスク上に、前記溝を充填する第１物質層を成長させ、前記第１物質層上に、上部物質層を成長させ、前記上部物質層上に、素子層を形成する過程を含み、前記第１物質層は、ＩＩＩ−Ｖ族物質層であってもよい。
【００１９】
このような製造方法で、前記ＩＩＩ−Ｖ族物質層は、ＩＩＩ−Ｖ族化合物半導体層であってもよい。
【００２０】
前記上部物質層と前記第１物質層との関係は、上述の通りである。
【００２１】
前記上部物質層は、前記第１物質層の一部として形成し、前記第１物質層と前記上部物質層は、連続して成長させることができる。
【００２２】
前記素子層は、上述の通りである。
【００２３】
前記製造方法は、前記第１物質層の上部面を平坦化する段階と、前記第１物質層の平坦化された上部面上に、バッファ層を成長させる段階と、前記バッファ層上に、前記上部物質層を成長させる段階と、をさらに含んでもよい。
【００２４】
前記バッファ層と前記第１物質層との関係は、上述の通りである。
【００２５】
前記第１物質層と前記上部物質層との間に、前記上部物質層よりバンドギャップが大きい第１バリア層をさらに成長させることができる。このとき、前記上部物質層上に、前記上部物質層よりバンドギャップが大きい第２バリア層をさらに成長させることができる。
【００２６】
前記第１バリア層は、前記第１物質層と同一物質または異なる物質で成長させることができる。そして、前記第２バリア層は、前記第１物質層と同一物質または異なる物質で成長させることができる。
【００２７】
前記第１物質層と前記上部物質層は、二元系、三元系または四元系のＩＩＩ−Ｖ族化合物半導体として成長させることができる。
【発明の効果】
【００２８】
本発明の一実施形態はシリコン基板の限定された領域に所定深さの溝を形成し、前記溝でＩＩＩ−Ｖ族物質の側面成長を始め、前記シリコン基板上にＩＩＩ−Ｖ族物質を成長させる。このような成長方法で、シリコンとＩＩＩ−Ｖ族物質との界面に形成される欠陥の存在する領域は、前記溝内に限定される。これにより、シリコン基板上に形成されたＩＩＩ−Ｖ物質の欠陥密度は、既存のものより遥かに低くなる。前記ＩＩＩ−Ｖ族物質の成長過程で、前記溝内側に成長されるＩＩＩ−Ｖ族物質に、ボイド（void）のような空いた空間が形成されるように成長条件を調節することにより、シリコン基板上に形成されたＩＩＩ−Ｖ物質の欠陥密度は、さらに低くなる。
【００２９】
このように欠陥密度が低くなったＩＩＩ−Ｖ族物質（化合物半導体）が半導体素子に使われることにより、当該半導体素子の特性は、既存のものよりさらに向上する。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図２】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図３Ａ】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図３Ｂ】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図４】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図５】本発明の一実施形態による半導体素子の製造方法を段階別に示した断面図である。
【図６】図５を６−６’方向に切開した断面図である。
【図７】図６の左側側面図である。
【図８】本発明の他の実施形態による半導体素子の断面図である。
【図９】本発明の一実施形態による半導体素子の製造方法で、基板の溝に充填された第１物質層に空きスペースが形成される場合を示した断面図である。
【図１０】本発明の一実施形態による半導体素子の製造方法で、第１物質層とチャネル層（または、アクティブ層）との間に、バッファ層がさらに成長される場合を示した断面図である。
【図１１】本発明の一実施形態による半導体素子の製造方法で、チャネル層（または、アクティブ層）の上部及び下部に、バリア層がさらに成長される場合を示した断面図である。
【発明を実施するための形態】
【００３１】
以下、本発明の一実施形態によるＩＩＩ−Ｖ族物質を含む半導体素子及びその製造方法について、添付された図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張されて図示されている。
【００３２】
まず、図１ないし図５を参照しつつ、本発明の一実施形態による半導体素子の製造方法について説明する。
【００３３】
図１を参照すれば、基板３０上に、ハードマスク３２を形成する。基板３０は、シリコン基板であってもよい。ハードマスク３２は、例えば、シリコン酸化物マスクであってもよい。前記シリコン酸化物は、ＳｉＯ２であってもよい。
【００３４】
図２を参照すれば、ハードマスク３２の一部を除去し、基板３０の上部面の一部を露出させる。次に、図３Ａに図示されているように、基板３０の上部面の露出した部分を選択的にエッチングし、基板３０に所定深さの溝（hole）３０ｈを形成する。前記エッチングは、異方性エッチングであってもよい。
【００３５】
一方、溝３０ｈを形成した後、図３Ｂに図示されているように、溝３０ｈの底を、絶縁層３５で覆った後、後続工程を進めることもできる。このとき、絶縁層３５は、シリコン酸化物層であってもよい。
【００３６】
次に、図４を参照すれば、ハードマスク３２上に、溝３０ｈを充填する第１物質層３４を形成する。第１物質層３４は、エピタキシ（epitaxy）方法で形成する。第１物質層３４は、次のような成長条件で形成されてもよい。
【００３７】
例えば、第１物質層３４は、ＭＯＣＶＤ（metal organic chemical vapor deposition）法を利用して成長させる。このとき、反応器の温度は４００〜５００℃に維持し、１００ｍｂａｒの圧力下で第１物質層３４を成長させるが、例えば、ガリウムソース（ＴＭＧａ）と、ＡｓＨ３またはＴＢＡ（tertiary-butyl-arsine）とを使ってＧａＡｓ層を成長させる。この場合、第１物質層３４は、３０ｎｍ厚に成長させ、成長速度は、０．０５〜０．１μｍ／ｈｒに維持する。この後、成長温度を５５０〜７００℃に上げ、０．３μｍ／ｈｒほどの成長速度で、さらに早く成長させる。
【００３８】
このような成長条件で、第１物質層３４は、垂直方向よりサイド方向に成長が早くなる。従って、第１物質層３４は、溝３０ｈの側面に垂直な方向に成長されて溝３０ｈを充填した後、ハードマスク３２上に拡張される。第１物質層３４の成長と共に生じる欠陥３４Ａは、溝３０ｈの側面に垂直な方向に形成される。このような欠陥３４Ａの密度は、溝３０ｈの底に近いほど高く、溝３０ｈの底から遠くなるほど低くなる。これにより、欠陥３４Ａのほとんどは、溝３０ｈ内に存在し、溝３０ｈ外に形成された第１物質層３４には、欠陥３４Ａがほとんど存在しない。フィン電界効果トランジスタ（fin ＦＥＴ）を形成するために、第１物質層３４は、溝３０ｈ周囲のハードマスク３２の一部領域上にだけ形成される。このように、ハードマスク３２の一部領域上にのみ第１物質層３４を形成するために、ハードマスク３２上に、第１物質層３４を形成した後、第１物質層３４を所定形態にパターニングする。他の半導体素子または光学素子を形成するために、第１物質層３４は、ハードマスク３２の上部面全体を覆うように形成されもする。第１物質層３４は、バッファ層の役目を行うことができる。第１物質層３４は、例えばＩＩＩ−Ｖ族物質層であってもよい。前記ＩＩＩ−Ｖ族物質層は、例えば、化合物半導体層を含んでもよい。前記ＩＩＩ−Ｖ族物質層は、少なくとも１つのＩＩＩ族元素と、少なくとも１つのＶ族元素とを含む化合物であってもよい。前記少なくとも１つのＩＩＩ族元素は、例えば、Ｉｎ、Ｇａ及びＡｌからなる群のうち少なくとも一つであってもよい。前記少なくとも１つのＶ族元素は、例えば、Ａｓ、Ｐ及びＳｂからなる群のうち少なくとも一つである。これにより、第１物質層３４は、ＩＩＩ−Ｖ族の二元系、三元系または四元系の化合物層であってもよい。第１物質層３４が二元系化合物層であるとき、第１物質層３４は、例えば、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＳｂ、ＡｌＰ、ＡｌＡｓまたはＡｌＳｂで形成する。
【００３９】
次に、図５を参照すれば、ハードマスク３２の一部領域上に形成された第１物質層３４上に、上部物質層として、チャネル層３６を形成する。チャネル層３６は、エピタキシ法で形成する。チャネル層３６は、第１物質層３４の上部面及び側面を覆うように形成する。チャネル層３６は、第１物質層３４と同一の物質で形成する。このとき、チャネル層３６は、第１物質層３４の表面層であってもよいし、チャネル層３６を形成する工程は、第１物質層３４を形成する工程に含まれる。すなわち、チャネル層３６が、第１物質層３４と同一の物質であるとき、第１物質層３４の表面層が、チャネル層として使われるが、チャネル層３６を形成するための別途の工程は、必要ではない。
【００４０】
一方、チャネル層３６は、第１物質層３４と異なる物質で形成することもできる。このとき、チャネル層３６は、上述の第１物質層３４を形成する物質のうち、第１物質層３４を形成するのに使われた物質を除外したいずれか１つの物質で形成する。
【００４１】
次には、図５を、６−６’方向に切開した断面を示す図６を参照しつつ説明を続ける。
【００４２】
図６を参照すれば、チャネル層３６上に、ゲート電極４０、ソース電極４２及びドレイン電極４４を互いに離隔させて形成する。ソース電極４２及びドレイン電極４４は、同時に形成する。ゲート電極４０は、ソース電極４２及びドレイン電極４４の形成前後に形成する。ゲート電極４０とチャネル層３６との間にゲート絶縁膜３８をさらに形成する。このようにして、シリコン基板３０上に、ＩＩＩ−Ｖ族物質で形成されたチャネル層３６を有するフィン電界効果トランジスタが形成される。図６の結果物は、本発明の一実施形態による半導体素子になる。
【００４３】
図７は、図６の左側側面を示している。
【００４４】
図７を参照すれば、第１物質層３４の上部面及び側面は、チャネル層３６で覆われており、チャネル層３６は、ソース電極４２で覆われている。ドレイン電極４４及びゲート電極４０も、ソース電極４２と同様に、チャネル層３４の上部面及び側面を覆う形態で具備される。
【００４５】
図８は、本発明の他の実施形態による半導体素子を示している。
【００４６】
図８を参照すれば、第１物質層３４上に、上部物質層として、アクティブ層（active layer）５６が形成されている。アクティブ層５６は、図５のチャネル層３６と同一の方式で形成し、同一の物質で形成する。
【００４７】
アクティブ層５６上に、素子層（device layer）１００が形成されている。素子層１００は、太陽電池、発光ダイオード（ＬＥＤ）またはレーザダイオード（ＬＤ）を含んでもよく、ＬＥＤとＬＤとが集積されたＯＥＩＣｓ（optoelectronic integrated circuits）を含んでもよい。前記太陽電池、ＬＥＤ、ＬＤ、ＯＥＩＣは、その構成が現在周知の一般的なものであってもよく、従って、これらの構成に係わる詳細な説明は省略する。
【００４８】
一方、図９に図示されているように、上述の本発明の実施形態による半導体素子で、第１物質層３４を形成するとき、第１物質層３４の溝３０ｈを充填する部分に、空きスペース６０あるいはボイドが形成されるように第１物質層３４を成長させる。空いた空間６０を含む第１物質層３４の成長条件は、次の通りである。
【００４９】
ＭＯＣＶＤ法を利用する。このとき、ＭＯＣＶＤ反応器の温度は、４００〜５００℃に維持し、１００ｍｂａｒ圧力で、ガリウムソース（ＴＭＧａ）と、ＡｓＨ３またはＴＢＡとを使い、第１物質層３４の一例として、ＧａＡｓ層を６０ｎｍ厚に成長する。このとき、成長速度は、０．０５〜０．２μｍ／ｈｒで維持するが、第１物質層３４の厚さが厚くなるにつれ、成長速度を高める。その後、成長温度を５５０〜７００℃に高め、成長速度は、０．３μｍ／ｈｒで維持する。
【００５０】
空いた空間６０は、第１物質層３４の側面成長の間、基板３０と第１物質層３４との格子定数差または熱膨脹係数差によるストレスを緩和させる役目が可能であり、第１物質層３４の側面成長過程で生じる欠陥３４Ａの成長を止める役目を行うこともできる。
【００５１】
他方で、図１０を参照すれば、上述の本発明の実施形態による半導体素子の製造方法で、第１物質層３４の上部面を平坦化し、第１物質層３４の厚さを薄くした後、平坦化された第１物質層３４上に、第２物質層８０及びチャネル層３６を順次に形成する。第２物質層８０は、第１物質層３４と同一の工程及び同一の物質で形成する。チャネル層３６は、第２物質層８０と同一の工程で形成し、同一の物質または異なる物質で形成する。チャネル層３６が、第２物質層８０と異なる物質で形成される場合、チャネル層３６は、第２物質層８０として使われる物質のうち、第２物質層８０として使われる物質と異なる物質を使って形成する。
【００５２】
また、図１１を参照すれば、上述の本発明の実施形態による半導体素子の製造方法で、チャネル層３６の下部及び上部に、それぞれ第１バリア層９０及び第２バリア層９２が形成されてもよい。第１バリア層９０及び第２バリア層９２は、チャネル層３６よりバンドギャップが大きい物質で形成する。このようにして、キャリアのチャネル層３６への移動の時に、界面での散乱を防止する。第１バリア層９０及び第２バリア層９２は、エピタキシ法で形成するが、第１物質層３４を形成するときと同一の工程で形成する。第１バリア層９０及び第２バリア層９２は、ＩＩＩ−Ｖ族物質、例えば、ＩＩＩ−Ｖ族化合物半導体で形成する。このとき、第１バリア層９０及び第２バリア層９２として使われる物質は、第１物質層３４として使われる物質のうちから選択されたものであってもよい。
【００５３】
前述の説明で多くの事項が具体的に記載しているが、それらは発明の範囲を限定するものとするより、望ましい実施形態の例示として解釈されなければならない。従って、本発明の範囲は、前述の実施形態によって決められるものではなく、特許請求の範囲に記載した技術的思想によって決められなければならない。
【産業上の利用可能性】
【００５４】
本発明は、高品質の基板が要求される半導体素子に適用されるが、例えば、電界効果トランジスタ、太陽電池、ＬＥＤ（light emitting diode）、ＬＤ（laser diode）またはパワー素子などに適用されてもよい。
【符号の説明】
【００５５】
３０ 基板
３０ｈ 溝
３２ ハードマスク
３４，８０ 第１及び第２物質層
３２Ａ 欠陥
３６ チャネル層
３８ ゲート絶縁膜
４０ ゲート電極
４２ ソース電極
４４ ドレイン電極
５６ アクティブ層
６０ 空いた空間（ボイド）
９０，９２ 第１バリア層及び第２バリア層
１００ 素子層面
【特許請求の範囲】
【請求項１】
溝を含むシリコン基板と、
前記溝周囲の前記基板上に形成された成長防止層と、
前記溝を充填する、前記成長防止層上に形成された第１物質層と、
前記第１物質層上に形成された上部物質層と、
前記上部物質層上に形成された素子層と、を含み、
前記第１物質層は、ＩＩＩ−Ｖ族物質層である半導体素子。
【請求項２】
前記ＩＩＩ−Ｖ族物質層は、ＩＩＩ−Ｖ族化合物半導体層であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記上部物質層は、前記第１物質層の一部であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記上部物質層は、前記第１物質層と同一物質または異なる物質であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１物質層と前記上部物質層との間に、バッファ層がさらに具備されたことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１物質層と前記上部物質層との間に具備された第１バリア層と、
前記上部物質層上に具備された第２バリア層と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記素子層は、フィン電界効果トランジスタ、太陽電池、ＬＥＤまたはＬＤを含むことを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記バッファ層は、前記第１物質層と同一物質または異なる物質であることを特徴とする請求項５に記載の半導体素子。
【請求項９】
前記第１バリア層及び第２バリア層は、前記上部物質層よりバンドギャップが大きいことを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記第１バリア層及び第２バリア層は、前記第１物質層と同一物質または異なる物質であることを特徴とする請求項６に記載の半導体素子。
【請求項１１】
前記第１物質層は、前記溝を充填した部分に空きスペースを含むことを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記素子層は、フィン電界効果トランジスタ、太陽電池、ＬＥＤまたはＬＤを含むことを特徴とする請求項５に記載の半導体素子。
【請求項１３】
前記素子層は、フィン電界効果トランジスタ、太陽電池、ＬＥＤまたはＬＤを含むことを特徴とする請求項６に記載の半導体素子。
【請求項１４】
シリコン基板の上部面上に、前記上部面の一部を露出させるハードマスクを形成する段階と、
前記基板の露出した部分に溝を形成する段階と、
前記ハードマスク上に、前記溝を充填する第１物質層を成長させる段階と、
前記第１物質層上に、上部物質層を成長させる段階と、
前記上部物質層上に、素子層を形成する段階と、を含み、
前記第１物質層は、ＩＩＩ−Ｖ族物質層である半導体素子の製造方法。
【請求項１５】
前記ＩＩＩ−Ｖ族物質層は、ＩＩＩ−Ｖ族化合物半導体層であることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記上部物質層は、前記第１物質層と同一の物質または異なる物質で成長させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１７】
前記上部物質層は、前記第１物質層の一部として形成し、前記第１物質層と前記上部物質層は、連続して成長させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１８】
前記素子層は、フィン電界効果トランジスタ（fin ＦＥＴ）、太陽電池、ＬＥＤまたはＬＤを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１９】
前記第１物質層の上部面を平坦化する段階と、
前記第１物質層の平坦化された上部面上に、バッファ層を成長させる段階と、
前記バッファ層上に、前記上部物質層を成長させる段階と、を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２０】
前記バッファ層は、前記第１物質層と同一物質または異なる物質で成長させることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記第１物質層と前記上部物質層との間に、前記上部物質層よりバンドギャップが大きい第１バリア層をさらに成長させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２２】
前記上部物質層上に、前記上部物質層よりバンド値が大きい第２バリア層をさらに成長させることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記第１バリア層は、前記第１物質層と同一物質または異なる物質で成長させることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２４】
前記第２バリア層は、前記第１物質層と同一物質または異なる物質で成長させることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２５】
前記第１物質層と前記上部物質層は、二元系、三元系または四元系のＩＩＩ−Ｖ族化合物半導体として成長させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１】
溝を含むシリコン基板と、
前記溝周囲の前記基板上に形成された成長防止層と、
前記溝を充填する、前記成長防止層上に形成された第１物質層と、
前記第１物質層上に形成された上部物質層と、
前記上部物質層上に形成された素子層と、を含み、
前記第１物質層は、ＩＩＩ−Ｖ族物質層である半導体素子。
【請求項２】
前記ＩＩＩ−Ｖ族物質層は、ＩＩＩ−Ｖ族化合物半導体層であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記上部物質層は、前記第１物質層の一部であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記上部物質層は、前記第１物質層と同一物質または異なる物質であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１物質層と前記上部物質層との間に、バッファ層がさらに具備されたことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１物質層と前記上部物質層との間に具備された第１バリア層と、
前記上部物質層上に具備された第２バリア層と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記素子層は、フィン電界効果トランジスタ、太陽電池、ＬＥＤまたはＬＤを含むことを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記バッファ層は、前記第１物質層と同一物質または異なる物質であることを特徴とする請求項５に記載の半導体素子。
【請求項９】
前記第１バリア層及び第２バリア層は、前記上部物質層よりバンドギャップが大きいことを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記第１バリア層及び第２バリア層は、前記第１物質層と同一物質または異なる物質であることを特徴とする請求項６に記載の半導体素子。
【請求項１１】
前記第１物質層は、前記溝を充填した部分に空きスペースを含むことを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記素子層は、フィン電界効果トランジスタ、太陽電池、ＬＥＤまたはＬＤを含むことを特徴とする請求項５に記載の半導体素子。
【請求項１３】
前記素子層は、フィン電界効果トランジスタ、太陽電池、ＬＥＤまたはＬＤを含むことを特徴とする請求項６に記載の半導体素子。
【請求項１４】
シリコン基板の上部面上に、前記上部面の一部を露出させるハードマスクを形成する段階と、
前記基板の露出した部分に溝を形成する段階と、
前記ハードマスク上に、前記溝を充填する第１物質層を成長させる段階と、
前記第１物質層上に、上部物質層を成長させる段階と、
前記上部物質層上に、素子層を形成する段階と、を含み、
前記第１物質層は、ＩＩＩ−Ｖ族物質層である半導体素子の製造方法。
【請求項１５】
前記ＩＩＩ−Ｖ族物質層は、ＩＩＩ−Ｖ族化合物半導体層であることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記上部物質層は、前記第１物質層と同一の物質または異なる物質で成長させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１７】
前記上部物質層は、前記第１物質層の一部として形成し、前記第１物質層と前記上部物質層は、連続して成長させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１８】
前記素子層は、フィン電界効果トランジスタ（fin ＦＥＴ）、太陽電池、ＬＥＤまたはＬＤを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１９】
前記第１物質層の上部面を平坦化する段階と、
前記第１物質層の平坦化された上部面上に、バッファ層を成長させる段階と、
前記バッファ層上に、前記上部物質層を成長させる段階と、を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２０】
前記バッファ層は、前記第１物質層と同一物質または異なる物質で成長させることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記第１物質層と前記上部物質層との間に、前記上部物質層よりバンドギャップが大きい第１バリア層をさらに成長させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２２】
前記上部物質層上に、前記上部物質層よりバンド値が大きい第２バリア層をさらに成長させることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記第１バリア層は、前記第１物質層と同一物質または異なる物質で成長させることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２４】
前記第２バリア層は、前記第１物質層と同一物質または異なる物質で成長させることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２５】
前記第１物質層と前記上部物質層は、二元系、三元系または四元系のＩＩＩ−Ｖ族化合物半導体として成長させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−９８５５９（Ｐ２０１３−９８５５９Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１２−２３６６１８（Ｐ２０１２−２３６６１８）
【出願日】平成２４年１０月２６日（２０１２．１０．２６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２４年１０月２６日（２０１２．１０．２６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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