ＩＩＩ族窒化物半導体素子、ＩＩＩ族窒化物半導体素子の製造方法、および電子装置
【課題】 アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置を提供する。
【解決手段】
障壁層９０２は、チャネル層９０１上方にヘテロ接合され、
チャネル層９０１の上部の一部およびその上方の障壁層９０２が除去されて凹部が形成され、
チャネル層９０１および障壁層９０２の一部にｎ型導電層領域９０４が形成され、
ｎ型導電層領域９０４は、前記凹部の表面を含み、
ｎ型導電層領域９０４の深さＴｉｍｐが、ｎ型導電層領域９０４表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であり、
オーミック電極９０６および９０７は、前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触していることを特徴とする、III族窒化物半導体素子。
【解決手段】
障壁層９０２は、チャネル層９０１上方にヘテロ接合され、
チャネル層９０１の上部の一部およびその上方の障壁層９０２が除去されて凹部が形成され、
チャネル層９０１および障壁層９０２の一部にｎ型導電層領域９０４が形成され、
ｎ型導電層領域９０４は、前記凹部の表面を含み、
ｎ型導電層領域９０４の深さＴｉｍｐが、ｎ型導電層領域９０４表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であり、
オーミック電極９０６および９０７は、前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触していることを特徴とする、III族窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置に関する。
【背景技術】
【０００２】
昨今、ＧａＮ系ヘテロ接合電界効果トランジスタでは、アクセス抵抗、オン抵抗等の低減のために、オーミック電極下の半導体構造（例えば、ＡｌＧａＮ／ＧａＮ構造）に、Ｓｉ等のドーパントをイオン注入し、選択的にｎ＋型層を形成することが試みられている。
【０００３】
図４の断面図に、この種のＧａＮ系ヘテロ接合電界効果トランジスタ（通称、ＨＥＭＴ：High Electron Mobility Transistor）の構造の一例を概略的に示す。なお、電界効果トランジスタをＦＥＴと略称することがあり、ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）は、電界効果トランジスタの一種である。図示の通り、このＨＥＭＴは、基板（図示せず）上に、バッファ層（図示せず）を介してＧａＮ層９０１が形成されており、ＧａＮ層９０１上面にＡｌＧａＮ層９０２がヘテロ接合されている。ＧａＮ層９０１は、ＡｌＧａＮ層９０２よりも電子親和力が大きく、小さなバンドギャップを有する。ＡｌＧａＮ層９０２上には、ゲート電極９０５、ソース電極９０６およびドレイン電極９０７（オーミック電極）が形成され、ソース電極９０６およびドレイン電極９０７は、ゲート電極９０５を挟むように配置されている。ＧａＮ層９０１の上部およびＡｌＧａＮ層におけるソース電極９０６の下方の部分は、ｎ型不純物注入領域９０４を形成している。同様に、ＧａＮ層９０１の上部およびＡｌＧａＮ層９０２におけるドレイン電極９０７の下方の部分も、ｎ型不純物注入領域９０４を形成している。このＨＥＭＴがオン状態のとき、ＡｌＧａＮ層９０２およびＧａＮ層９０１のヘテロ接合界面およびその近傍に２次元電子ガス層９０３のチャネルが形成され、この２次元電子ガス層９０３に電流が流れる。このようなＧａＮ系ＨＥＭＴに関する先行技術文献としては、例えば、特許文献１（特開２００７−３３５７６８号公報）が挙げられる。
【０００４】
また、オーミック・コンタクト抵抗値の低減目的で、オーミック電極部におけるトレンチ（メサ）形成とｎ＋型不純物拡散を用いることが行われている。図６に、このようなＨＥＭＴの構造の一例を示す。図示の通り、このＨＥＭＴは、基板（図示せず）上に、ＧａＮ層９０１が形成されており、ＧａＮ層９０１上方に、障壁層９０９およびＡｌＧａＮ層９０２が、前記順序で積層されている。障壁層９０９およびＡｌＧａＮ層９０２は、ＧａＮ層９０１にヘテロ接合されている。ＧａＮ層９０１は、ＡｌＧａＮ層９０２よりも電子親和力が大きく、小さなバンドギャップを有する。ソース電極９０６およびドレイン電極９０７は、ゲート電極９０５を挟むように配置されている。このＨＥＭＴにおいては、オーミック電極（ソース電極９０６、ドレイン電極９０７）形成に際し、まず、オーミック電極形成部付近に、ＧａＮ層９０１上部まで達するトレンチ（メサ）１０１を形成する。次に、トレンチ（メサ）１０１上に不純物の拡散ソースを堆積し、さらに、アニールによるｎ型不純物の拡散と活性化を行い、ｎ型不純物注入領域９０４を形成する。前記不純物拡散ソースを除去した後、ｎ型不純物注入領域９０４上にオーミック電極（ソース電極９０６、ドレイン電極９０７）を形成する。このようなＧａＮ系ＨＥＭＴに関する先行技術文献としては、例えば、特許文献２（特開２００７−３２９３５０号）が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３３５７６８
【特許文献２】特開２００７−３２９３５０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
III族窒化物半導体素子において、より高性能を得るためには、アクセス抵抗およびオン抵抗をさらに低減することが求められる。
【０００７】
そこで、本発明は、アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明のIII族窒化物半導体素子は、
チャネル層と、障壁層と、オーミック電極とを含み、
前記チャネル層および前記障壁層は、III族窒化物半導体から形成され、
前記障壁層は、前記チャネル層上方にヘテロ接合され、
前記チャネル層の上部の一部およびその上方の前記障壁層が除去されて凹部が形成され、
前記チャネル層および前記障壁層の一部にｎ型導電層領域が形成され、
前記ｎ型導電層領域は、前記凹部の表面を含み、
前記ｎ型導電層領域の深さが、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であり、
前記オーミック電極は、前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触していることを特徴とする。
【０００９】
本発明のIII族窒化物半導体素子の製造方法は、
III族窒化物半導体によりチャネル層を形成するチャネル層形成工程と、
前記チャネル層上方に、III族窒化物半導体をヘテロ接合させて障壁層を形成する障壁層形成工程と、
前記チャネル層の上部の一部およびその上方の前記障壁層を除去して凹部を形成する凹部形成工程と、
前記凹部の表面を含む領域に、ｎ型不純物イオンを、前記領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上の深さに達するように、電位差により加速してドーピングし、アニール処理により活性化してｎ型導電層領域を形成するｎ型導電層領域形成工程と、
前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触するオーミック電極を形成するオーミック電極形成工程とを含むことを特徴とする。
【００１０】
また、本発明の電子装置は、前記本発明のIII族窒化物半導体素子を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明のIII族窒化物半導体素子の一例を示す断面図である。
【図２】図１のIII族窒化物半導体素子におけるオーミック電極周囲の抵抗成分を模式的に示す断面図である。
【図３】本発明のIII族窒化物半導体素子における凹部（リセス部）の他の形状を例示する断面図である。
【図４】本発明と関連するIII族窒化物半導体素子の一例を示す断面図である。
【図５】本発明と関連するIII族窒化物半導体素子の別の一例を示す断面図である。
【図６】本発明と関連するIII族窒化物半導体素子のさらに別の一例を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明のIII族窒化物半導体素子において、「オン抵抗」は、電圧オン時（電圧印加時）における、正バイアス印加側と負バイアス印加側との間（例えば、ソース電極とドレイン電極との間、またはアノード電極とカソード電極との間）の電気抵抗を言う。「アクセス抵抗」は、オーミック電極と２次元電子ガス（２ＤＥＧ）との間の電気抵抗を言う。「コンタクト抵抗」は、直接接触する２つの部分の間の抵抗を言い、例えば、「オーミック・コンタクト抵抗」は、オーミック電極（ソース電極、ドレイン電極、アノード電極、カソード電極等）が障壁層と直接接触している場合に、前記オーミック電極と前記障壁層との間の電気抵抗を言う。
【００１４】
本発明において、「上に」および「上方に」は、特に断らない限り、他の構成要素を介さずに上面に直接接触した状態でも良いし、間に他の構成要素が存在していても良い。「下に」および「下方に」も同様とする。また、「上面に」は、他の構成要素を介さずに上面に直接接触した状態とする。「下面に」も同様とする。
【００１５】
本発明において、ｎ型不純物（ドナー不純物）濃度等を、体積密度（ｃｍ−３等）で表す場合、特に断らない限りは、原子数についての体積密度を表す。ｎ型不純物イオンの実効ドーズ量等を、面積密度（ｃｍ−２等）で表す場合も同様に、特に断らない限りは、原子数についての面積密度を表す。また、「実効ドーズ量」は、前記スルー膜による吸収等のロスを差し引いた後の、前記電子吸収層上面に到達した実際のドーズ量を言う。
【００１６】
本発明において、イオン化ドナー不純物濃度（イオン化されたｎ型不純物の濃度）は、特に断らない限り、III族窒化物半導体素子のいずれの電極にも電圧を印加しない状態における濃度をいうものとする。
【００１７】
本発明において、「組成」および「組成比」とは、例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」という。また、本発明において、半導体層の組成または組成比を規定する場合、導電性等を発現させる不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。
【００１８】
以下、本発明について、図面を参照しつつさらに具体的に説明する。ただし、本発明は、以下の説明により限定されない。図面において、同様な構成要素には同一符号を付し、重複する部分の説明は適宜省略する場合がある。また、断面図において、各部の寸法比等は、説明の便宜のため、実物とは異なる。
【００１９】
［第１の実施形態］
図１（ａ）の断面図に、本発明のIII族窒化物半導体素子の一例の構造を示す。同図のIII族窒化物半導体素子は、ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）である。図示のとおり、このＨＥＭＴは、チャネル層９０１と、複数の障壁層９０９および９０２と、オーミック電極９０６および９０７とを含む。９０６は、ソース電極であり、９０７は、ドレイン電極である。前記チャネル層９０１、前記障壁層９０９および前記障壁層９０２は、III族窒化物半導体から形成されている。前記チャネル層９０１、前記障壁層９０９および前記障壁層９０２は、基板（図示せず）上に前記順序で積層されている。前記障壁層９０９および９０２は、チャネル層９０１上方にヘテロ接合されている。チャネル層９０１は、例えば、ＧａＮ等により形成されている。障壁層９０９は、例えば、ＡｌＮ等により形成されている。障壁層９０２は、例えば、ＡｌＧａＮ等により形成されている。チャネル層９０１において、障壁層９０２とのヘテロ接合界面近傍には、ヘテロ接合チャネル（２次元電子ガス層）９０３が形成されている。チャネル層９０１の左右の両端部分と、その上方の障壁層９０９および９０２は、除去され、凹部が形成されている。同図においては、前記凹部の表面は、側面および底面を有する。また、同図において、前記凹部の側面は、前記ヘテロ接合界面に対して傾斜角度を有する。なお、これら凹部を形成する、チャネル層９０１の左右の両端部分およびその上方の部分１０１を、以下、「メサ」ということがある。メサ１０１の深さは、ヘテロ接合チャネル９０３より深い以外は特に制限されないが、通常は、４５０Å以上であれば十分である。なお、１Åは、１×１０−１０ｍ（０．１ｎｍ）に等しい。チャネル層９０１、障壁層９０９および障壁層９０２の一部には、ｎ型導電層領域９０４が形成されている。ｎ型導電層領域９０４は、前記凹部の側面および底面を含む。ｎ型導電層領域９０４の深さＴｉｍｐは、ｎ型導電層領域９０４表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上である。前記オーミック電極（ソース電極９０６およびドレイン電極９０７）は、前記凹部の側面および底面を介してｎ型導電層領域９０４にオーミック接触している。また、同図のＨＥＭＴは、さらに、ゲート電極９０５を含む。ゲート電極９０５は、障壁層９０２上（上方）に設けられ、ソース電極９０６とドレイン電極９０７の間に配置されている。なお、本発明において、前記ｎ型導電層領域は、半導体である前記障壁層（例えばＡｌＧａＮ）、および前記チャネル層（例えばＧａＮ）の伝導帯下端エネルギーレベルが、ｎ型不純物によってフェルミレベル以下になって縮退状態となることにより、高い導電性を有する。前記障壁層上面から前記上面と垂直方向に測定した前記ｎ型導電層領域の深さは、前記障壁層上面から前記ヘテロ接合チャネル（２次元電子ガス）までの深さよりも深いことが好ましい。本発明では、前記ｎ型導電層領域の深さは、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で、１５ｎｍ以上必要である。前記ｎ型導電層領域の深さは、好ましくは２０ｎｍ以上、さらに好ましくは４５ｎｍ以上である。前記深さの上限値は特に制限されないが、例えば３００ｎｍ以下である。
【００２０】
また、図１（ｂ）に、本発明のIII族窒化物半導体素子の別の一例の構造を示す。同図のIII族窒化物半導体素子は、ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）である。このＨＥＭＴの構造は、障壁層が、９０２の一層のみであり、チャネル層９０１の上面に障壁層９０２が直接接触していること以外は、図１（ａ）のＨＥＭＴと同様である。図１（ｃ）に、本発明のIII族窒化物半導体素子のさらに別の一例の構造を示す。このIII族窒化物半導体素子の構造は、ゲート電極９０５を有さない以外は、図１（ｂ）と同様である。
【００２１】
前記の通り、本発明のIII族窒化物半導体素子は、前記チャネル層および前記障壁層の一部にｎ型導電層領域が形成されている。前記ｎ型導電層領域は、前記チャネル層の上部の一部およびその上方の前記障壁層が除去された前記凹部の表面（例えば側面および底面）を含む。前記ｎ型導電層領域の深さは、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上である。前記オーミック電極は、前記凹部の表面（例えば側面および底面）を介して前記ｎ型導電層領域にオーミック接触している。これにより、本発明のIII族窒化物半導体素子は、前記オーミック電極と、前記チャネル層中における２次元電子ガス（２ＤＥＧ）との間のアクセス抵抗が低減されており、ひいては、オン抵抗が低減されている。また、本発明のIII族窒化物半導体素子は、これら以外の構成要素を適宜含んでいても良いし、含んでいなくても良い。例えば、本発明のIII族窒化物半導体素子は、図１（ａ）および（ｂ）のように、ゲート電極を含んでいてもよいし、図１（ｃ）のように、ゲート電極を含んでいなくても良い。また、前記ゲート電極は、図１（ａ）および（ｂ）では、障壁層９０２上面に直接接触した形態を図示しているが、これに限定されない。例えば、本発明のIII族窒化物半導体素子は、さらに、ゲート絶縁膜を含み、前記ゲート電極が、前記ゲート絶縁膜を介して、前記障壁層の上方に形成されていても良い。また、例えば、前記障壁層と前記チャネル層の間には、図１（ａ）〜（ｃ）のように、他の構成要素がなくても良いが、他の構成要素が存在しても良い。
【００２２】
また、前記オーミック電極と、前記２ＤＥＧとの間のアクセス抵抗をさらに効果的に低減するために、前記ｎ型導電層領域において、前記へテロ接合界面の幅が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上であることが好ましい。前記へテロ接合界面において、「前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向」の幅とは、例えば、図１（ａ）〜（ｃ）において、符号Ｗで示す幅である。前記ｎ型導電層領域において、前記へテロ接合界面の幅は、好ましくは、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に１００ｎｍ以上である。前記ｎ型導電層領域において、前記へテロ接合界面の幅の上限値は、特に制限されないが、アクセス抵抗低減の観点から、例えば、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に、３μｍ以下である。詳しくは後述する。
【００２３】
本発明のIII族窒化物半導体素子は、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。本発明のIII族窒化物半導体素子の動作温度が室温すなわち５℃以上３５℃以下である場合、前記イオン化された前記ｎ型不純物の濃度が前記条件を満たせば、前記オーミック電極と２次元電子ガス（２ＤＥＧ）との間のアクセス抵抗等を低減しやすいためである。ただし、本発明のIII族窒化物半導体素子の用途によっては、動作温度が室温と大きく異なる場合がある。例えば、自動車のエンジンルームにおいて本発明のIII族窒化物半導体素子を動作させる場合が挙げられる。このような場合、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。本発明のIII族窒化物半導体素子の動作温度は特に制限されず、例えば室温であるが、前記自動車のエンジンルームで動作させる場合は、例えば、５℃以上２５０℃以下である。また、本発明のIII族窒化物半導体素子の動作環境としては、自動車のエンジンルーム以外に、例えば、北極圏や南極圏などの極地等の寒冷地が挙げられる。極地等の寒冷地の環境で動作させる場合の動作温度は、例えば−６０℃〜２０℃、好ましくは−４０℃〜２０℃、より好ましくは−３０℃〜２０℃である。なお、前記ｎ型導電層領域の前記チャネル層部分は、好ましくは、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、より好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、前記イオン化されたｎ型不純物を１×１０１９ｃｍ−３以上の濃度で含むものとする。この場合、イオン化されたｎ型不純物濃度の測定温度条件は、前記の通り、５℃以上３５℃以下、または本発明のIII族窒化物半導体素子の動作温度条件下である。これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記オーミック電極と２次元電子ガス（２ＤＥＧ）との間のアクセス抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記へテロ接合界面における前記イオン化されたｎ型不純物の濃度（体積密度）が１×１０１９ｃｍ−３以上となる。また、前記アクセス抵抗等をさらに低減させる観点から、５℃以上３５℃以下の温度条件下または本発明のＨＥＭＴの動作温度条件下におけるイオン化ドナー不純物濃度（イオン化された前記ｎ型不純物の濃度）は、前記ｎ型導電層領域全体にわたって（前記チャネル層上部から前記障壁層上面にわたって）１×１０１９ｃｍ−３以上であることが特に好ましい。
【００２４】
本発明のIII族窒化物半導体素子は、前記チャネル層の上部の一部およびその上方の前記障壁層が除去された前記凹部が、側面および底面を有し、前記凹部側面が、前記へテロ接合界面に対して４５度±１５度の範囲内の傾斜角度を有することが好ましい。後述するように、前記傾斜角度が大きすぎずかつ小さすぎないことが、前記オーミック電極と前記２ＤＥＧとの間のアクセス抵抗低減のために好ましい。前記傾斜角度は、より好ましくは３５〜５５度、さらに好ましくは４０〜５０度である。なお、図１における前記凹部（リセス部）は、側面および底面を有し、前記側面が、前記へテロ接合界面に対し、９０度未満の傾斜角度を有する。ただし、本発明のIII族窒化物半導体素子において、前記凹部（リセス部）の形状は、特に制限されない。例えば、前記凹部（リセス部）は、図３（ａ）のように、前記側面の傾斜角度が９０度でも良い。また、前記凹部（リセス部）は、図３（ｂ）のように、前記側面の傾斜角度が９０度を超え、前記側面がオーバーハングしている形状でも良い。また、例えば、前記凹部（リセス部）は、図３（ｃ）のように、その表面が曲面を有し、側面および底面が明確に分かれていない形状でも良い。なお、図３（ａ）〜（ｃ）は、前記凹部（リセス部）の形状を示す図面であるため、簡略化のために、ヘテロ接合チャネル、オーミック電極等は図示を省略している。
【００２５】
なお、前記ｎ型導電層領域におけるイオン化された前記ｎ型不純物（イオン化ドナー不純物）濃度の上限値は、特に限定されないが、不純物濃度の固溶限界の観点から、例えば、１０２２ｃｍ−３以下である。すなわち、前記ｎ型導電層領域の結晶品質の劣化防止の観点から、前記ｎ型不純物（イオン化ドナー不純物）濃度が、不純物濃度の固溶限界を超えないことが好ましい。
【００２６】
本発明のIII族窒化物半導体素子は、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面における前記ｎ型不純物の濃度が、１×１０２０ｃｍ−３以上であることが好ましい。これによれば、前記ｎ型導電層領域におけるイオン化された前記ｎ型不純物（イオン化ドナー不純物）濃度が、１×１０１９ｃｍ−３以上という条件を満たしやすい。
【００２７】
なお、前記ｎ型導電層領域において、ｎ型不純物濃度の分布は、特に制限されないが、深さの関数となる。深さの基準は、特に制限されず、例えば、障壁層表面からの深さで表しても良い。また、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面近傍におけるｎ型不純物濃度すなわちｎ型不純物の体積密度は、例えば、前記へテロ接合界面からの深さｚを変数とした場合の体積密度、すなわちｚの関数で表すことができる。この場合、「前記障壁層とのヘテロ接合界面におけるｎ型不純物濃度」は、ｚ＝０におけるｎ型不純物濃度となる。この値は、通常の測定機器により測定できる。イオン化されたｎ型不純物濃度も、通常の測定機器により測定可能である。また、本発明のIII族窒化物半導体素子において、前記ｎ型導電層領域の前記チャネル層部分は、好ましくは、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、より好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含むものとする。これらの深さの範囲においてｎ型不純物が１×１０２０ｃｍ−３以上の濃度であれば、前記オーミック電極と２次元電子ガス（２ＤＥＧ）との間のアクセス抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲においてｎ型不純物が１×１０２０ｃｍ−３以上の濃度であれば、前記へテロ接合界面におけるｎ型不純物濃度（体積密度）が１×１０２０ｃｍ−３以上となる。
【００２８】
さらに、本発明のIII族窒化物半導体素子において、前記アクセス抵抗等をさらに低減させる観点から、前記ｎ型不純物濃度は、前記ｎ型導電層領域全体にわたって（前記チャネル層上部から前記障壁層上面にわたって）１×１０２０ｃｍ−３以上であることが好ましい。なお、前記ｎ型導電層領域における前記ｎ型不純物（ドナー不純物）濃度の上限値は、結晶品質の良好性の観点から、１０２２ｃｍ−３以下であることが好ましい。
【００２９】
なお、本発明のIII族窒化物半導体素子の前記チャネル層の上部および前記障壁層において、前記ｎ型導電層領域以外の部分は、例えば、ノンドープであるが、これに限定されない。前記ｎ型導電層領域以外の部分は、ｎ型不純物を全く含んでいなくても良いし、例えば、若干のｎ型不純物を含んでいてもよい。また、例えば、前記障壁層にｎ型不純物が導入（ドーピング）されており、これにより、前記障壁層と前記チャネル層とのヘテロ接合界面およびその近傍に２次元電子ガス層が形成されていても良い。前記ｎ型導電層領域以外の部分におけるｎ型不純物濃度は、前記障壁層では、特に制限されない。前記チャネル層においても、前記ｎ型不純物濃度は、特に制限されないが、例えば１×１０１７ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、より好ましくは１×１０１５ｃｍ−３以下である。なお、前記チャネル層上部および前記障壁層における前記ｎ型導電層領域以外の部分では、前記ｎ型導電層領域との境界において、ｎ型不純物の濃度は、通常、ステップ状に減少するのではなく、徐々に減少する。より具体的には、例えば、前記ｎ型導電層領域以外の部分は、前記ｎ型導電層領域との境界に遷移領域を有し、前記遷移領域内で、前記ｎ型不純物濃度が徐々に減少する。なお、前記チャネル層の層平面方向における前記遷移領域の幅は、通常、イオン注入における注入イオンの飛程距離にほぼ比例して変化し、例えば、前記飛程距離の半分程度の値となる。
【００３０】
本発明のIII族窒化物半導体素子において、前記オーミック電極の形成材料は、特に制限されず、例えば、一般的なIII族窒化物半導体素子等と同様でも良い。前記オーミック電極は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）、それらの酸化物、およびそれらの窒化物からなる群から選択される少なくとも一つから形成されていることが好ましい。また、前記ｎ型不純物も特に制限されないが、２８Ｓｉおよび２９Ｓｉの少なくとも一方であることが好ましい。
【００３１】
また、本発明のIII族窒化物半導体素子において、前記チャネル層は、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）から形成されていることが好ましい。前記障壁層は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウム（ＡｌＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）から形成されていることが好ましい。前記チャネル層と前記障壁層の組み合わせは特に制限されず、例えば、一般的なＨＥＭＴ等を参考に、前記障壁層のバンドギャップが前記チャネル層よりも大きくなる組み合わせを適宜選択すれば良い。前記障壁層が複数の場合は、前記複数の障壁層が、異なる材料から形成されていても良い。例えば、前記複数の障壁層が、前記チャネル層上方に積層され、前記チャネル層に最も近接した前記障壁層が、他の障壁層よりもＡｌ組成比が高いことが好ましい。前記チャネル層に最も近接した前記障壁層は、ＡｌＮから形成されていることが特に好ましい。または、前述のように、前記障壁層にｎ型不純物をドーピングしても良い。
【００３２】
本発明のIII族窒化物半導体素子の用途は特に制限されないが、例えば、ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）として好ましく用いることができる。このような本発明のＨＥＭＴは、例えば図１（ａ）または（ｂ）のように、前記凹部および前記オーミック電極が、それぞれ複数形成され、前記オーミック電極が、１以上のソース電極と１以上のドレイン電極とを含み、さらに、ゲート電極を含み、前記ゲート電極が、前記障壁層上に形成されていることが好ましい。
【００３３】
本発明のIII族窒化物半導体素子の製造方法は、特に制限されないが、前記本発明の製造方法により製造することが好ましい。また、前記本発明の製造方法により製造されるIII族窒化物半導体素子は特に制限されないが、前記本発明のIII族窒化物半導体素子であることが好ましい。以下、図１（ａ）のＨＥＭＴを例として、本発明のIII族窒化物半導体素子の製造方法について具体的に説明する。
【００３４】
まず、基板（図示せず）上に、III族窒化物半導体によりチャネル層９０１を形成する（チャネル層形成工程）。次に、チャネル層９０１上に、ＡｌＮ等により、障壁層９０９を形成する。さらに、障壁層９０９上面（チャネル層９０１上方）に、III族窒化物半導体をヘテロ接合させてもう一層の障壁層９０２を形成する（障壁層形成工程）。なお、図１（ａ）では、障壁層は、９０９と９０２の二層であるが、本発明のIII族窒化物半導体素子では、前記障壁層は、一層のみでも良いし、三層以上でも良い。前記基板としては、例えば、シリコン基板、サファイア基板、炭化シリコン基板等が使用できる。チャネル層９０１、障壁層９０９および障壁層９０２は、例えば、エピタキシャル成長により形成できる。エピタキシャル成長法としては、例えば、有機金属気相成長（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＭＯＶＰＥ）法、分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；ＭＢＥ）法等が挙げられる。なお、有機金属気相成長法は、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法ということもある。前記チャネル層形成工程において、前記チャネル層を、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）から形成することが好ましい。前記障壁層形成工程において、前記障壁層を、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）から形成することが好ましい。前記チャネル層と前記障壁層の組み合わせは特に制限されず、例えば、一般的なＨＥＭＴ等を参考に、前記障壁層のバンドギャップが前記チャネル層よりも大きくなる組み合わせを適宜選択すれば良い。または、前述のように、前記障壁層にｎ型不純物をドーピングしても良い。また、例えば、前記基板上にバッファ層（図示せず）をエピタキシャル成長させた後に、チャネル層９０１および障壁層９０２を連続的にエピタキシャル成長させてもよい。前記基板とチャネル層９０１との間に介在する前記バッファ層としては、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ等のIII族窒化物系化合物半導体が挙げられる。また、例えば、シリコン基板、サファイア基板、炭化シリコン基板等に代えて、ＧａＮ、ＡｌＮ等のIII族窒化物半導体基板を用い、前記バッファ層を省略してもよい。
【００３５】
次に、チャネル層９０１の上部の一部（図１（ａ）では、チャネル層の上部の左右両端部分）ならびにその上方の障壁層９０９および９０２を除去して凹部を形成する（凹部形成工程）。この凹部形成工程は、例えば、ウェットエッチング、ドライエッチング等により行うことができる。前記ドライエッチングは、例えば、ＳＦ６（六フッ化硫黄）、ＣＦ４（四フッ化メタン）、ＣＨＦ３（三フッ化メタン）、Ｃ２Ｆ６（六フッ化エタン）等のプラズマ状のガスを用いて行うことができる。前記凹部（メサ１０１）の深さは、前述のように、ヘテロ接合チャネル（２次元電子ガス層）９０３より深い以外は特に制限されないが、通常は、４５０Å以上であれば十分である。また、前記凹部形成工程においては、例えば、前記凹部が側面および底面を有するように前記凹部を形成する。この場合において、前記凹部側面が、前記へテロ接合界面に対して、好ましくは４５度±１５度の範囲内、より好ましくは３５〜５５度、さらに好ましくは４０〜５０度の範囲内の傾斜角度を有するように前記凹部を形成する。前記傾斜角度が前記範囲内であると、後述のイオン注入でｎ型導電層を形成した際に、側壁（前記傾斜面）のすぐ奥にも導電層が形成されやすく、かつ、オーミック金属を堆積した場合に、金属が側壁にしっかりとコンタクトされやすい。なお、本発明のIII族窒化物半導体素子のオーミック構造では、例えば、図１（ａ）に示すように、メサの側面（前記傾斜面）を介して通電経路９０８（９０８’）が形成されると考えられる。また、前記傾斜角度を小さくするには、例えば、エッチングマスク材に窒化膜ＳｉＮを用い、エッチングガスにＢＣｌ３のみを用いてドライエッチングすることができる。この場合、ＳｉＮのエッチングは等方的であり、ＧａＮ等のIII族窒化物半導体とエッチング速度が比較的近いために、前記傾斜面を有するエッチング形状を形成しうる。例えば、図１（ａ）〜（ｃ）のように、素子の両端に前記傾斜面を形成すると、エッチング形状は、テーパ付き（先細り形状）となる。
【００３６】
次に、前記凹部の表面（例えば側面および底面）を含む領域に、ｎ型不純物イオンを、前記領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上の深さに達するように、電位差により加速してドーピングし、アニール処理により活性化してｎ型導電層領域を形成する（ｎ型導電層領域形成工程）。前記深さは、前述のように、好ましくは２０ｎｍ以上、さらに好ましくは４５ｎｍ以上である。前記深さの上限値は特に制限されないが、例えば３００ｎｍ以下である。また、前記ｎ型導電層領域において、前記へテロ接合界面の幅が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上となるように前記ｎ型導電層形成工程を行うことが好ましい。前記ｎ型導電層領域において、前記へテロ接合界面の幅は、前述のように、好ましくは、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に１００ｎｍ以上である。前記ｎ型導電層領域において、前記へテロ接合界面の幅の上限値は、特に制限されないが、アクセス抵抗低減の観点から、例えば、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に、３μｍ以下である。前記ｎ型不純物イオンを、前記所定の深さに達するまでドーピングするための加速エネルギーは、特に限定されず、適宜設定すれば良い。前記加速エネルギーは、例えば、２０ｋｅＶ以上、好ましくは２５ｋｅＶ以上、より好ましくは３０ｋｅＶ以上である。前記加速エネルギーの上限値は、特に制限されないが、例えば、２００ｋｅＶ以下である。
【００３７】
前記ｎ型導電層領域形成工程においては、試料表面すなわち前記ｎ型導電層領域が縮退状態（イオン化ドナー不純物濃度Ｎｄｅ１が１×１９ｃｍ−３以上）となるように、比較的ヘビーな（高濃度の）イオン注入条件を選択することが好ましい。これにより、例えば、前記ｎ型導電層領域（ｎ＋層）と、これに隣接する２ＤＥＧとの間の接続抵抗を低減することができる。前記ｎ型導電層形成工程においては、ｎ型不純物イオンを、前記チャネル層上部における前記障壁層とのヘテロ接合界面で１×１０２０ｃｍ−３以上の濃度となるようにドーピングすることが好ましい。より具体的には、例えば、前記ｎ型導電層領域形成工程において、前記ソース電極形成予定領域および前記ドレイン電極形成予定領域の少なくとも一部に、前記ｎ型不純物イオンを５×１０１５ｃｍ−２以上の実効ドーズ量でドーピングすることが好ましい。前記実効ドーズ量が５×１０１５ｃｍ−２以上であると、前記チャネル層の上部および前記障壁層において、ｎ型不純物イオンを１×１０２０ｃｍ−３以上の濃度としやすい。結晶品質を良好にする観点からは、前記のとおり、注入ドナー不純物濃度の上限は１０２２ｃｍ−３であることが望ましい。前記ｎ型導電層領域形成工程において、前記ｎ型不純物は特に制限されないが、２８Ｓｉおよび２９Ｓｉの少なくとも一方を前記ｎ型不純物としてドーピングすることが好ましい。なお、ｎ型導電層領域９０４において、チャネル層９０１の上面すなわちヘテロ接合界面（またはヘテロ接合チャネル９０３）におけるｎ型不純物の最適注入濃度は、例えば、１×２１ｃｍ−３であるが、これには限定されない。前記最適注入濃度またはそれに近い濃度を実現するための好適イオン注入条件は、例えば、加速エネルギー１００ｋｅＶ、ドーズ量１×１０１６ｃｍ−２であるが、これには限定されない。
【００３８】
前記アニール処理は、例えば、窒素雰囲気下で、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などにより行うことができる。前記アニール処理は、高濃度のイオン化ドナー不純物濃度（イオン化されたｎ型不純物濃度）を得るために、１，１００℃以上１，３００度以下の温度で行うことが好ましい。前記アニール処理温度は、より好ましくは１，１００℃以上１，３００℃未満、さらに好ましくは１，１２５℃以上１，２５０℃以下、さらに好ましくは１，１５０℃以上１，２５０℃以下、特に好ましくは１，１５０℃以上１，２２５℃以下である。より具体的には、イオン注入されたｎ型不純物の活性化率を高い値とするために、前記アニール処理温度の下限値は、好ましくは１，１００℃以上、より好ましくは１，１２５℃以上、さらに好ましくは１，１５０℃以上である。また、III族窒化物半導体層表面からの窒素の脱離を抑制し、これにより前記III族窒化物半導体層表面の変質を抑制する観点から、前記アニール処理温度の上限値は、好ましくは１，３００℃以下、より好ましくは１，３００℃未満、さらに好ましくは１，２５０℃以下、特に好ましくは１，２２５℃以下である。前記アニール処理の時間は、特に制限されないが、加熱に用いる熱処理装置の性能等に応じて、例えば３０秒から５分程度とする。
【００３９】
なお、例えば、シリコン（Ｓｉ）基板などの、高温において塑性変形しやすい基板を用いた場合は、前記活性化アニール温度より低い温度、例えば１，０００℃で前記ｎ型不純物の活性化アニールを行っても良い。比較的低温でアニール処理することで、ウエハの反りの低減やエピタキシャル膜中の欠陥生成の低減、ひいてはリーク電流を低減（デバイス動作耐圧を確保）することも可能である。ただし、比較的低温でアニール処理する場合、比較的長時間のアニール処理が必要である。例えば、１，０００℃においてアニール処理する場合、アニール処理時間は２０分以上が好ましい。
【００４０】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことが好ましい。または、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記III族窒化物半導体素子の動作温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことが好ましい。これにより、例えば、図１に示すｎ型導電層領域９０４と、ゲート電極９０５の下方のチャネル領域（２ＤＥＧ層）９０３との接続部において、低い接続抵抗を得ることができる。より好ましくは、前記ｎ型導電層領域の前記チャネル層部分が、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、前記イオン化されたｎ型不純物を１×１０１９ｃｍ−３以上の濃度で含むように前記アニール処理を行うものとする。この場合、イオン化されたｎ型不純物濃度の測定温度条件は、前記の通り、５℃以上３５℃以下、または本発明のIII族窒化物半導体素子の動作温度条件下である。これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記接続部における接続抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記へテロ接合界面における前記イオン化されたｎ型不純物の濃度（体積密度）が１×１０１９ｃｍ−３以上となる。なお、前記アクセス抵抗等をさらに低減させる観点から、５℃以上３５℃以下の温度条件下またはIII族窒化物半導体素子の動作温度条件下におけるイオン化ドナー不純物濃度（イオン化された前記ｎ型不純物の濃度）が、前記ｎ型導電層領域全体にわたって（前記チャネル層上部から前記障壁層上面にわたって）１×１０１９ｃｍ−３以上となるように前記アニール処理を行うことが特に好ましい。
【００４１】
さらに、前記凹部の側面および底面を介して前記ｎ型導電層領域にオーミック接触するオーミック電極（ソース電極９０６およびドレイン電極９０７）を形成する（オーミック電極形成工程）。前記オーミック電極の形成材料は特に制限されないが、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）、それらの酸化物、およびそれらの窒化物からなる群から選択される少なくとも一つから形成することが好ましい。例えば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕ構造またはＴｉ／Ｍｏ／Ａｕ構造など、前記金属の積層体により、オーミック電極を形成しても良い。オーミック・アロイ条件はノンアロイでも比較的良好なオーミック接触特性を得ることができるが、オーミック・アロイを行えば、さらに低抵抗化し、かつ熱安定性に関して信頼性の高いオーミック電極を得ることが出来る。前記オーミック・アロイは、例えば、５５０℃未満の低温条件で行っても良い。
【００４２】
さらに、障壁層９０２上に、金属材料を形成し、さらにアロイ処理を施すことにより、Ｔ字状の断面形状を有するゲート電極９０５を形成する（ゲート電極形成工程）。ゲート電極９０５は、特に制限されないが、例えば、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、ＡｌもしくはＡｕなどの金属材料、または、これらのうちの２種以上の金属層の積層体から形成することができる。このようにして、図１（ａ）に示すＨＥＭＴ（III族窒化物半導体素子）を製造することができる。なお、前記ゲート電極形成工程と、前記ｎ型導電層形成工程および前記オーミック電極形成工程との順序は前後させてもよい。また、例えば、前記ｎ型不純物のドーピングと前記アニール処理との間に前記ゲート電極形成工程を行ってもよい。ゲート電極は、例えば、チャネル層上に、絶縁膜を介して形成しても良い。また、本発明のIII族窒化物半導体素子は、例えば図１（ｃ）のように、ゲート電極がなくても良く、この場合は、前記ゲート電極形成工程を行わなくても良い。さらに、前記のとおり、本発明のIII族窒化物半導体素子は、例えば図１（ｂ）または（ｃ）のように、障壁層が一層のみでも良い。これらは、例えば、前記障壁層形成工程において、前記障壁層を一層のみ形成する以外は図１（ａ）のIII族窒化物半導体素子と同様にして製造できる。
【００４３】
なお、前記本発明の製造方法においては、例えば、ｎ型導電層領域形成工程における前記ｎ型不純物イオンのドーピングが、ｎ型不純物イオンドーピング第１工程と、ｎ型不純物イオンドーピング第２工程とを含む２段階のドーピングであっても良い。前記ｎ型不純物イオンドーピング第２工程におけるドーピング領域は、前記ｎ型不純物イオンドーピング第１工程におけるドーピング領域の末端を含んで前記末端から突出していても良い。前記末端とは、ＨＥＭＴの場合はゲート電極側末端であっても良い。また、前記ｎ型不純物イオンドーピング第１工程における前記ｎ型不純物イオンドーピングの加速エネルギーＥ１と、前記ｎ型不純物イオンドーピング第２工程における前記ｎ型不純物イオンドーピングの加速エネルギーＥ２との関係は、例えば、Ｅ１＞Ｅ２である。加速エネルギーＥ１は、例えば数百ｋｅＶ程度の比較的高いエネルギーとしても良い。なお、第１段階のイオン注入（前記ｎ型不純物イオンドーピング第１工程）と第２段階のイオン注入（前記ｎ型不純物イオンドーピング第２工程）の順序は、デバイス作製（ＨＥＭＴ製造）の事情等に応じて入れ替えても良い。
【００４４】
また、例えば、前記本発明の製造方法は、前記ｎ型導電層領域形成工程後、前記ｎ型導電層領域上面をプラズマ状のガスに曝してドライ表面処理するドライ表面処理工程をさらに含んでいても良い。前記ドライ表面処理工程は、前記オーミック電極形成工程に先立ち行うことが好ましい。また、前記ドライ表面処理工程において、前記ドライ表面処理を行う領域が、前記ｎ型導電層領域上面を全て含み、前記オーミック電極形成工程において、前記ｎ型導電層領域上面を全て覆うように前記オーミック電極を形成することが好ましい。
【００４５】
例えば、前記ｎ型導電層領域形成のためｎ型不純物イオン注入を行う際に、障壁層にダメージが生ずることがある。これに対し、前記ｎ型導電層領域上面にドライ表面処理することで、前記障壁層のダメージが軽減され、良好な結晶構造を得て、さらにコンタクト抵抗を低減することができる。なお、本発明において「ドライ表面処理」は、液体を表面に接触させずに処理することを言い、例えば、ドライエッチング、プラズマ中への暴露等が挙げられる。また、前記プラズマ状のガスは、特に制限されず、例えば、ドライエッチング等で一般的に用いるガスでも良い。前記プラズマ状のガスは、具体的には、例えば、ＳＦ６（六フッ化硫黄）、ＣＦ４（四フッ化メタン）、ＣＨＦ３（三フッ化メタン）、Ｃ２Ｆ６（六フッ化エタン）等が挙げられる。
【００４６】
以下、本発明のIII族窒化物半導体素子において、アクセス抵抗およびオン抵抗が低減可能な原理を、本発明と関連するIII族窒化物半導体素子との対比により説明する。ただし、以下の説明は、推定可能な機構（メカニズム）の一例であって、本発明を何ら限定するものではない。
【００４７】
本発明者らは、独自に研究を重ねた結果、本発明と関連する図４〜６の構造の電界効果トランジスタ（ＦＥＴ）に関し、以下のことを見出した。
【００４８】
Ｇａ面成長でのＡｌＧａＮ／ＧａＮへテロ接合電界効果トランジスタ（ＨＥＭＴ）などのIII族窒化物半導体ＨＥＭＴにおいては、例えば図４のように、リセスを掘らずにプレーナ構造でオーミック電極（９０６および９０７）を形成する。この場合、例えば、オーミック金属（Ｔｉ／Ａｌ／Ｍｏ／Ａｕなど）を半導体下地に蒸着などの手段で堆積した後、８５０℃付近の温度のオーミック・アロイを行う。この方法で、比較的良好な実用的レベルの接触抵抗Ｒｃ値を得ることが出来る。この場合の前記接触抵抗Ｒｃ値は、典型的には０．３〜０．５Ωｍｍなどの範囲である。しかし、ヘテロ接合２ＤＥＧキャリアのモビリティ向上等の目的により、例えば図５に示すように、エピにおいて、障壁層９０２（ＡｌＧａＮ）とチャネル層９０１（ＧａＮ）の間に、さらに、ＡｌＮなどの薄い障壁層９０９を配置する場合がある。また、同様の目的で、前記ＡｌＮなどの障壁層９０９を設ける代わりに、障壁層９０２のＡｌＧａＮのＡｌ組成比を大きくすることがある。前記チャネル層に近接する前記障壁層のＡｌ組成比が大きいほど、前記チャネル層においてヘテロ接合チャネル（２ＤＥＧ層）キャリヤが形成されやすくなる(濃度が増加する)傾向があるためである。これらの場合、前記ＡｌＮなどの障壁層９０９またはＡｌ組成比が大きい障壁層９０２のために、オーミック電極からヘテロ接合チャネル（２ＤＥＧ層）９０３に至るアクセス抵抗が増大し、ひいてはオン抵抗も増大する。前記障壁層のＡｌ組成比が大きいほど、前記障壁層の層平面に垂直な方向の電気抵抗値が大きくなる傾向があるためである。
【００４９】
図６のような構造のＨＥＭＴによれば、前記のようにＡｌＮなどの障壁層９０９が存在する場合においても、良好なオーミック接触抵抗が得られるとされている（特許文献２）。図６のＨＥＭＴの構造によれば、第１に、オーミック電極（ソース電極９０６およびドレイン電極９０７）とのコンタクトは、ｎ＋半導体（ｎ型不純物注入領域９０４）との間で形成されることになり、オーミック・コンタクト抵抗値が低減される効果を期待できる。第２には、さらに、トレンチ（メサ）１０１を、半導体へテロ界面（２ＤＥＧ層９０３上面）より深く掘りこんだ場合には、図６の通電経路９０８（９０８’）に示したように、デバイス・アクセス時の通電経路９０８（９０８’）は、障壁層９０９を介さずに形成できる。これらのメカニズムにより、デバイス（ＨＥＭＴ）のアクセス抵抗の低減が期待できる。
【００５０】
しかし、特許文献２のＨＥＭＴについて、本発明者らが実験により検証した結果、アクセス抵抗の低減は必ずしも十分ではなかった。具体的には、前記アクセス抵抗の実測値は、オーミック接触のコンタクト成分として、少なくとも０．８Ωｍｍ以上、通常は１Ωｍｍ以上あった。この原因は、以下のように推測される。すなわち、図６のＨＥＭＴの製造においては、メサ１０１をエッチングなどでヘテロ接合チャネル（２ＤＥＧ層）９０３より深く形成し、そこにオーミック電極（９０６および９０７）を形成する。この場合、ヘテロ接合チャネル９０３のメサ側面部分は、エッチングによるダメージのため、界面格子の乱れが生じて２ＤＥＧキャリヤが減少し、その部分９１０の抵抗が増大する。図６のデバイス構造を有するＨＥＭＴのアクセス抵抗を低減するには、通電経路９０８（９０８’）として、このメサ形成によるダメージを受けた箇所を迂回する経路が形成されなければならない。ヘテロ接合部９０３においてダメージを受けた部分の距離（幅）は必ずしも明らかではないが、恐らく１０ｎｍ以上におよび、５０ｎｍ程度かそれ以上に達しているものと考えられる。
【００５１】
特許文献２に記載されている製造方法によれば、図６のデバイス構造においてｎ型不純物注入領域（ｎ＋層）９０４を形成する際には、熱拡散法によりｎ型不純物を注入する。しかし、拡散によって形成されるｎ＋層９０４の厚さＴｄｉｆは、特許文献２にも記述されているように、せいぜい１０ｎｍまでである。したがって、エッチングによりダメージを受けた２ＤＥＧ部９１０が、ｎ＋層９０４の厚さＴｄｉｆの範囲全体にわたってしまっており、ｎ＋層９０４内部で、オーミック電極と２ＤＥＧとの低アクセス抵抗が実現できないと考えられる。また、ｎ＋層９０４が１０ｎｍと浅いと、コンタクト抵抗が十分に低減できない。
【００５２】
これに対し、本発明のIII族窒化物半導体素子では、前記のとおり、前記ｎ型導電層領域の深さが、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上である。なお、図１（ａ）〜（ｃ）の断面図に、前記深さを、Ｔｉｍｐで示す。これにより、例えば、図１（ａ）〜（ｃ）の矢印に通電経路９０８および９０８’として示すとおり、ダメージを受けた２ＤＥＧ部９１０を迂回して、半導体試料の奥の正常なヘテロ接合部分とｎ型導電層領域９０４を良好に接続することができる。このように十分な深さのｎ型導電層領域を形成するためには、例えば、前記本発明の製造方法において説明したように、「イオン注入法（加速器を用いたイオン打ち込み）」を用いることが好ましい。前述のように、熱拡散法では、十分な深さのｎ型導電層領域を形成することができない。したがって、前記ｎ型導電層領域の深さが、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であれば、前記ｎ型導電層領域は、「イオン注入法（加速器を用いたイオン打ち込み）」により形成されたと推定できる。
【００５３】
本発明者らの実験結果によれば、以下のことが見出された。すなわち、図１（ａ）のＨＥＭＴ製造において、オーミック電極が形成される領域にヘテロ接合チャネルより深いメサを形成してメサ底面にチャネル層（ＧａＮ）が露出した構造とした（凹部形成工程）。次に、２８Ｓｉ不純物をイオン注入でヘビー・ドーピング（加速エネルギー：１００ｋｅＶ，ドーズ量：１Ｅ１６／ｃｍ２）して活性化アニール（１２００℃×５分）することでｎ＋導電層（ｎ型導電層領域）を形成した（ｎ型導電層領域形成工程）。さらに、金属を堆積してオーミック電極を形成した（オーミック電極形成工程）。この構造でオーミック電極のコンタクト抵抗Ｒｃを評価すると、例えば、ノンアロイにおいてもＲｃ≒０．０３Ωｍｍと極めて低く、適切なアロイを施せば、Ｒｃ＜０．０３Ωｍｍとなることを見出した。ただし、これらの数値は全て例示であり、本発明を何ら限定しない。なお、これらの製造工程およびＨＥＭＴの性能評価については、後述の実施例でさらに具体的に述べる。
【００５４】
以下、図２に基づき、本発明のIII族窒化物半導体素子において、コンタクト抵抗成分をさらに効果的に低減するための好ましい構成について説明する。ただし、抵抗低減の機構（メカニズム）については、前記のように、例示であって、本発明を何ら限定するものではない。まず、図２は、図１（ａ）の断面図において、オーミック電極９０６または９０７と、チャネル層９０１、障壁層９０９、および障壁層９０２とのコンタクト部分の一部を示す拡大断面図である。図２において、図１（ａ）と同一の符号で表している部分は、図１（ａ）と同一である。また、ｎ型導電層領域９０４が形成されたＨＥＭＴ端部（図２において左側、図１においては右側または左側）を、コンタクト部９１１とし、コンタクト部９１１以外の部分を、電極間部９１２とする。図２によれば、まず、メサ段に乗り上げた２ＤＥＧ上方部分のオーミック電極（障壁層９０２および障壁層９０９に接触している部分）から２ＤＥＧ層９０３への通電経路が考えられる。しかしながら、さらに、この通電経路と並列に、２ＤＥＧ下方のメサ側面やメサ底面のオーミック電極（チャネル層９０１に接触している部分）から、ｎ型導電層領域（ｎ＋領域）９０４のうちチャネル層９０１を経由した２ＤＥＧ層への通電経路があると考えられる。後者の通電経路が比較的抵抗が低いので、トータルのコンタクト抵抗成分Ｒｃ（ｔｏｔａｌ）として、下記数式（１）により、コンタクト抵抗が低減すると考えられる。後者の通電経路によれば、オーミック電極からヘテロ接合チャネル（２ＤＥＧ層）までの距離が比較的短距離になる。さらに、この通電経路によれば、前記障壁層を介さずにオーミック電極からヘテロ接合チャネル（２ＤＥＧ層）にアクセスできる。例えば、図４および５のIII族窒化物半導体素子には、このような通電経路がない。
【００５５】
【数１】
【００５６】
さらに、図６を用いて説明したように、メサをエッチングなどでヘテロ接合２ＤＥＧより深く形成し、そこにオーミック電極を形成した場合、ヘテロ接合部のメサ側面部分９１０は、エッチングによるダメージのため２ＤＥＧキャリヤが減少し、その部分の抵抗が増大している。実測によると、その値は、オーミック接触のコンタクト成分として、例えば０．８Ωｍｍ以上、通常１Ωｍｍ以上である。これに対し、本発明のIII族窒化物半導体素子における電極構造では、図１に示すように、イオン注入によって、ダメージを受けた２ＤＥＧ部９１０の周りの比較的広範囲に低抵抗のｎ型導電層領域（ｎ＋層）９０４が形成されている。これにより、通電経路９０８（９０８’）は、ダメージで抵抗が増大した部分を迂回するように形成される。この観点から、本発明のIII族窒化物半導体素子の前記ｎ型導電層領域において、前述のとおり、前記へテロ接合界面の幅（図１のＷ）が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上であることが好ましい。前記ｎ型導電層領域において、前記へテロ接合界面の幅は、好ましくは、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に１００ｎｍ以上である。前記ｎ型導電層領域において、前記へテロ接合界面の幅の上限値は、特に制限されないが、アクセス抵抗低減の観点から、例えば、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に、３μｍ以下である。なお、ヘテロ接合チャネル（２ＤＥＧ層）９０３において、エッチングによりダメージを受けた２ＤＥＧ部９１０の幅は、素子の製造条件等により異なり、一定ではなく、また、必ずしも明確ではない。２ＤＥＧ部（ヘテロ接合界面）９１０の幅は、前記のとおり、１０ｎｍ以上、または５０ｎｍ以上に達する場合があると考えられる。本発明のIII族窒化物半導体素子において、前記ｎ型導電層領域における前記ヘテロ接合界面の幅は、前記ダメージを受けた２ＤＥＧ部（ヘテロ接合界面）の幅よりも大きいことが好ましい。
【００５７】
図１の素子において、オーミック電極９０６または９０７の２ＤＥＧ下方のメサ側面やメサ底面のｎ＋領域（ｎ型導電層領域９０４のうち、チャネル層９０１部分）から２ＤＥＧへの通電経路のコンタクト抵抗成分は、下記（１）〜（３）に分けて考えることができる。
（１）オーミック電極とｎ＋領域（ｎ型導電層領域９０４）のコンタクト抵抗Ｒｃ’
（２）オーミック電極の先端から、ｎ＋−２ＤＥＧ境界部（ｎ型導電層領域９０４と、９０４以外の部分に形成された２ＤＥＧ層９０３との境界）まで（距離ΔＬ）のシート抵抗Ｒｓｈ・ΔＬ
（３）前記ｎ＋−２ＤＥＧ境界部の接続抵抗Ｒｂ
【００５８】
前記抵抗（１）〜（３）のうち、（３）のＲｂを低減するためには、前述のように、ｎ型導電層領域９０４のチャネル層９０１部分において、障壁層９０２とのヘテロ接合界面におけるイオン化されたｎ型不純物の濃度が、１×１０１９ｃｍ−３以上であることが好ましい。（１）のＲｃ’は、ほとんどゼロに近い。Ｒｓｈ・ΔＬは、製造プロセス改良によって電極端のマージン部分ΔＬを短縮することで低減できる。例えば、ΔＬが０．５μｍ以下であることが好ましく、ΔＬが０であることが特に好ましい。すなわち、本発明のIII族窒化物半導体素子において、前記オーミック電極は、前記ｎ型導電層領域上面を全て覆うように形成されていることが、特に好ましい。前述のように、例えば、図４〜６のＨＥＭＴ構造でオーミック・ノンアロイの場合には、コンタクト抵抗は１Ωｍｍを大幅に上回る大きさになり、本発明では、コンタクト抵抗はノン・アロイでも約０．０３Ωｍｍとなるなど、大幅な抵抗値低減を得ることも可能である。ただし、前記のように、これらの数値は例示であって、本発明を限定しない。
【００５９】
ｎ型導電層領域９０４のチャネル層９０１部分において、障壁層９０２とのヘテロ接合界面におけるイオン化されたｎ型不純物の濃度が、１×１０１９ｃｍ−３以上であると、前記接続抵抗Ｒｂが低減しやすい理由は、必ずしも明らかではない。前記理由として、例えば、前記ドナー（ｎ型不純物）原子間の距離が短くなるために、電子分布が縮退し、電界放出トンネリング機構による伝導が支配的になることが考えられる。
【実施例１】
【００６０】
図１（ｂ）に示す構造のＨＥＭＴ（実施例１）および図４に示す構造のＨＥＭＴ（比較例１）を製造した。
【００６１】
まず、３インチＳｉＣ基板上にＭＯＣＶＤでエピ成長し、Ａｌ０．１５Ｇａ０．８５Ｎ（４５ｎｍ）／ＧａＮへテロ接合エピを形成し、前記基板上にＧａＮチャネル層とＡｌＧａＮ障壁層が前記順序で積層されたウェハを作製した（チャネル層形成工程、および障壁層形成工程）。このウエハは、同じものを２枚作製し、第１のウェハを用いて実施例１のIII族窒化物半導体素子を製造し、第２のウェハを用いて比較例１のIII族窒化物半導体素子を製造した。なお、「３インチ」は、前記ＳｉＣ基板の幅を表し、１インチは、約２．５４ｃｍに等しい。
【００６２】
次に、第１のウエハにはレジストで試料をパターニングした後、ドライエッチングすることによって、オーミック電極形成部にメサ１０１を形成した（凹部形成工程）。ドライエッチング装置としては、ＩＣＰドライエッチング装置を用いた。また、エッチングマスク材には窒化膜ＳｉＮを用い、エッチングガスにはＢＣｌ３のみを用いた。この場合、ＳｉＮのエッチングは等方的であり、ＧａＮ系材とエッチング速度が比較的近いために、傾斜面を有するエッチング形状を形成可能である。本実施例では、図１（ｂ）のとおり、メサ１０１を素子両端に形成したため、前記エッチング形状は、テーパ付き（先細り形状）となった。エッチング時間４５０秒で、７００Å（７０ｎｍ）の段差を有するメサ１０１が形成された。メサ１０１の傾斜面におけるテーパ角（傾斜角度）は、チャネル層９０１の上面（ヘテロ接合界面）に対して５７度であった。テーパ側面にはエッチング残渣物もなく、比較的きれいなテーパ側面が得られた。この後、レジスト除去を行った。一方、前記第２のウェハには、メサ形成（凹部形成工程）を行わなかった。なお、これ以降の工程では、前記第１のウェハおよび第２のウェハに対して同様の処理をした。
【００６３】
次に、前記第１のウェハおよび第２のウェハに対し、それぞれの上面（図１（ｂ）または図４において上側）に、イオン注入用スルー膜として窒化珪素膜（ＳｉＮ）をＣＶＤで８０ｎｍ堆積した。このスルーＳｉＮ膜にレジストでパターニングした後、加速エネルギー１００ｋｅＶでドーズ量１×１０１６ｃｍ−３（実効ドーズ量９．２×１０１５ｃｍ−３）で２８Ｓｉのイオン注入を行った。この後、前記レジストを有機溶媒で除去し、前記スルーＳｉＮ膜をフッ酸で除去した。
【００６４】
さらに、ウエハ全面（おもて面、裏面および側面）に活性化アニール保護膜として窒化膜を２００ｎｍ堆積した後、１２００℃で５分の不純物活性化アニールを行った。この後、前記アニール保護膜をフッ酸で除去した。
【００６５】
さらに、前記アニール保護膜除去後の前記ウェハをレジストでパターニングした後、金属（Ｔｉ／Ｍｏ／Ａｕ）をウエハ全面に蒸着し、リフトオフ処理をした。これにより、前記第１のウェハにおいては、図１（ｂ）に示したとおり、メサ１０１の領域上をカバーするように、ソース電極９０６およびドレイン電極９０７を形成した。前記第２のウェハにおいては、図４に示したとおり、上面の両端にソース電極９０６およびドレイン電極９０７を形成した。さらに、それぞれのウェハに対し、５００℃×５分のオーミック・アロイを行った。そして、オーミック電極（ソース電極９０６およびドレイン電極９０７）形成後のウェハをレジストでパターニングし、その後、Ｎｉ／Ａｕを蒸着し、リフトオフすることによって、ゲート電極９０５を形成した。このようにして、実施例１および比較例１のＨＥＭＴを製造した。
【００６６】
ＴＬＭ（Transmission Line Model ： 伝送線路モデル）パターンを用いて、抵抗測定を行った。なお、実施例１のＨＥＭＴでは、図２におけるΔＬ（オーミック電極端からｎ型導電層領域９０４端までのマージン）が０．５μｍであり、比較例１のＨＥＭＴも同様であった。その結果、実施例１のＨＥＭＴは、コンタクト抵抗成分Ｒｃ（ｔｏｔａｌ）は、０．２３Ωｍｍと、実用レベルの低い値を示した。これに対し、比較例１のＨＥＭＴでは、コンタクト抵抗成分Ｒｃ（ｔｏｔａｌ）が０．５０Ωｍｍと大きかった。また、実施例１のＨＥＭＴでは、ＴＬＭ評価による抵抗成分の解析から、図２に示す抵抗成分として、２ＤＥＧ−ｎ＋接続抵抗Ｒｂ＝０．１５Ωｍｍ、ｎ＋層シート抵抗Ｒｓｈ＝１００Ω／□、コンタクト抵抗Ｒｃ＝０．３Ωｍｍ、Ｒｃ’＝０．０３Ωｍｍが得られた。以上の評価結果から、本発明によれば、アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子を提供できることが確認された。
【００６７】
なお、本実施例では、本発明を電界効果トランジスタに適用した場合を示したが、本発明は、オーミック・コンタクトを低抵抗にするために広く用いることが出来る。すなわち、本発明のIII族窒化物半導体素子は、電界効果トランジスタに限定されず、エピ抵抗配線、ダイオード等、どのような半導体素子であっても良い。
【００６８】
以上、本発明の実施形態と好適な実施例について、図面等を用いて説明した。
【００６９】
以上の説明どおり、本発明によれば、アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置を提供することができる。
【００７０】
前記各実施形態および実施例は本発明の例示である。本発明は前記各実施形態および実施例に限定されず、これら以外の様々な構成を採用することもできる。また、例えば、前記各実施形態のＨＥＭＴ構造は、いずれも、単一のヘテロ接合界面を有するシングル・ヘテロ構造であったが、本発明のIII族窒化物半導体素子は、これに限定されない。例えば、本発明のIII族窒化物半導体素子は、２つのヘテロ接合界面を有するダブル・ヘテロ構造を有していても良い。前記ダブル・ヘテロ構造としては、例えば、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ構造が挙げられる。
【００７１】
また、前記各実施形態では、いずれも、ヘテロ接合界面およびその近傍に２次元電子ガス層が形成されるが、２次元電子ガス層の代わりに１次元電子ガス層が形成されるようにヘテロ接合構造を構成してもよい。
【００７２】
前記各実施形態では、高濃度のイオン化ドナー不純物濃度を得るために、特に好適な例として、シリコン（原子量：２８）をｎ型不純物として導入（ドーピング）することを説明した。前記ｎ型不純物（ドナー不純物）はこれに限定されず、例えば、シリコン（原子量：２８）の代わりにシリコン（原子量：２９）を導入してもよい。あるいは、酸素、硫黄、セレン、テルルをｎ型不純物として導入して上記高濃度のイオン化ドナー不純物濃度を得てもよい。
【００７３】
前記各実施形態において、ソース電極およびドレイン電極は、障壁層上面に直接オーミック接触させた形態を示したが、障壁層上に、他の半導体層等を介して配置してもよい。また、ゲート電極も、障壁層上面に直接配置した形態を示したが、例えば、障壁層上に、ゲート絶縁膜等を介して配置してもよい。さらに、前記のとおり、本発明のIII族窒化物半導体素子は、ＨＥＭＴに限定されず、エピ抵抗配線、ダイオード等、どのような半導体素子であっても良い。したがって、本発明のIII族窒化物半導体素子は、ゲート電極を有していなくても良い。
【００７４】
本発明のIII族窒化物半導体素子の用途は特に制限されず、例えば、電力制御用、通信用等の各種用途に広く用いることができる。また、前述の通り、本発明の電子装置は、本発明のヘテロ接合電界効果トランジスタを含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、電力制御装置、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置、演算装置（例えば、本発明のIII族窒化物半導体素子を演算素子として含む）等に広く用いることができる。
【符号の説明】
【００７５】
１０１ メサ部
９０１ チャネル層（ＧａＮなど）、またはＧａＮ層
９０２ 障壁層（ＡｌＧａＮなど）、またはＡｌＧａＮ層
９０３ ヘテロ接合チャネル（２次元電子ガス層）
９０４ ｎ＋導電層
９０５ ゲート電極
９０６ ソース電極
９０７ ドレイン電極
９０８、９０８’ 通電経路
９０９ 障壁層（ＡｌＮなど）
９１０ メサ形成の際に損傷を受けた２ＤＥＧ部分
９１１ コンタクト部
９１２ 電極間部
【技術分野】
【０００１】
本発明は、III族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置に関する。
【背景技術】
【０００２】
昨今、ＧａＮ系ヘテロ接合電界効果トランジスタでは、アクセス抵抗、オン抵抗等の低減のために、オーミック電極下の半導体構造（例えば、ＡｌＧａＮ／ＧａＮ構造）に、Ｓｉ等のドーパントをイオン注入し、選択的にｎ＋型層を形成することが試みられている。
【０００３】
図４の断面図に、この種のＧａＮ系ヘテロ接合電界効果トランジスタ（通称、ＨＥＭＴ：High Electron Mobility Transistor）の構造の一例を概略的に示す。なお、電界効果トランジスタをＦＥＴと略称することがあり、ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）は、電界効果トランジスタの一種である。図示の通り、このＨＥＭＴは、基板（図示せず）上に、バッファ層（図示せず）を介してＧａＮ層９０１が形成されており、ＧａＮ層９０１上面にＡｌＧａＮ層９０２がヘテロ接合されている。ＧａＮ層９０１は、ＡｌＧａＮ層９０２よりも電子親和力が大きく、小さなバンドギャップを有する。ＡｌＧａＮ層９０２上には、ゲート電極９０５、ソース電極９０６およびドレイン電極９０７（オーミック電極）が形成され、ソース電極９０６およびドレイン電極９０７は、ゲート電極９０５を挟むように配置されている。ＧａＮ層９０１の上部およびＡｌＧａＮ層におけるソース電極９０６の下方の部分は、ｎ型不純物注入領域９０４を形成している。同様に、ＧａＮ層９０１の上部およびＡｌＧａＮ層９０２におけるドレイン電極９０７の下方の部分も、ｎ型不純物注入領域９０４を形成している。このＨＥＭＴがオン状態のとき、ＡｌＧａＮ層９０２およびＧａＮ層９０１のヘテロ接合界面およびその近傍に２次元電子ガス層９０３のチャネルが形成され、この２次元電子ガス層９０３に電流が流れる。このようなＧａＮ系ＨＥＭＴに関する先行技術文献としては、例えば、特許文献１（特開２００７−３３５７６８号公報）が挙げられる。
【０００４】
また、オーミック・コンタクト抵抗値の低減目的で、オーミック電極部におけるトレンチ（メサ）形成とｎ＋型不純物拡散を用いることが行われている。図６に、このようなＨＥＭＴの構造の一例を示す。図示の通り、このＨＥＭＴは、基板（図示せず）上に、ＧａＮ層９０１が形成されており、ＧａＮ層９０１上方に、障壁層９０９およびＡｌＧａＮ層９０２が、前記順序で積層されている。障壁層９０９およびＡｌＧａＮ層９０２は、ＧａＮ層９０１にヘテロ接合されている。ＧａＮ層９０１は、ＡｌＧａＮ層９０２よりも電子親和力が大きく、小さなバンドギャップを有する。ソース電極９０６およびドレイン電極９０７は、ゲート電極９０５を挟むように配置されている。このＨＥＭＴにおいては、オーミック電極（ソース電極９０６、ドレイン電極９０７）形成に際し、まず、オーミック電極形成部付近に、ＧａＮ層９０１上部まで達するトレンチ（メサ）１０１を形成する。次に、トレンチ（メサ）１０１上に不純物の拡散ソースを堆積し、さらに、アニールによるｎ型不純物の拡散と活性化を行い、ｎ型不純物注入領域９０４を形成する。前記不純物拡散ソースを除去した後、ｎ型不純物注入領域９０４上にオーミック電極（ソース電極９０６、ドレイン電極９０７）を形成する。このようなＧａＮ系ＨＥＭＴに関する先行技術文献としては、例えば、特許文献２（特開２００７−３２９３５０号）が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３３５７６８
【特許文献２】特開２００７−３２９３５０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
III族窒化物半導体素子において、より高性能を得るためには、アクセス抵抗およびオン抵抗をさらに低減することが求められる。
【０００７】
そこで、本発明は、アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明のIII族窒化物半導体素子は、
チャネル層と、障壁層と、オーミック電極とを含み、
前記チャネル層および前記障壁層は、III族窒化物半導体から形成され、
前記障壁層は、前記チャネル層上方にヘテロ接合され、
前記チャネル層の上部の一部およびその上方の前記障壁層が除去されて凹部が形成され、
前記チャネル層および前記障壁層の一部にｎ型導電層領域が形成され、
前記ｎ型導電層領域は、前記凹部の表面を含み、
前記ｎ型導電層領域の深さが、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であり、
前記オーミック電極は、前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触していることを特徴とする。
【０００９】
本発明のIII族窒化物半導体素子の製造方法は、
III族窒化物半導体によりチャネル層を形成するチャネル層形成工程と、
前記チャネル層上方に、III族窒化物半導体をヘテロ接合させて障壁層を形成する障壁層形成工程と、
前記チャネル層の上部の一部およびその上方の前記障壁層を除去して凹部を形成する凹部形成工程と、
前記凹部の表面を含む領域に、ｎ型不純物イオンを、前記領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上の深さに達するように、電位差により加速してドーピングし、アニール処理により活性化してｎ型導電層領域を形成するｎ型導電層領域形成工程と、
前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触するオーミック電極を形成するオーミック電極形成工程とを含むことを特徴とする。
【００１０】
また、本発明の電子装置は、前記本発明のIII族窒化物半導体素子を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明のIII族窒化物半導体素子の一例を示す断面図である。
【図２】図１のIII族窒化物半導体素子におけるオーミック電極周囲の抵抗成分を模式的に示す断面図である。
【図３】本発明のIII族窒化物半導体素子における凹部（リセス部）の他の形状を例示する断面図である。
【図４】本発明と関連するIII族窒化物半導体素子の一例を示す断面図である。
【図５】本発明と関連するIII族窒化物半導体素子の別の一例を示す断面図である。
【図６】本発明と関連するIII族窒化物半導体素子のさらに別の一例を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明のIII族窒化物半導体素子において、「オン抵抗」は、電圧オン時（電圧印加時）における、正バイアス印加側と負バイアス印加側との間（例えば、ソース電極とドレイン電極との間、またはアノード電極とカソード電極との間）の電気抵抗を言う。「アクセス抵抗」は、オーミック電極と２次元電子ガス（２ＤＥＧ）との間の電気抵抗を言う。「コンタクト抵抗」は、直接接触する２つの部分の間の抵抗を言い、例えば、「オーミック・コンタクト抵抗」は、オーミック電極（ソース電極、ドレイン電極、アノード電極、カソード電極等）が障壁層と直接接触している場合に、前記オーミック電極と前記障壁層との間の電気抵抗を言う。
【００１４】
本発明において、「上に」および「上方に」は、特に断らない限り、他の構成要素を介さずに上面に直接接触した状態でも良いし、間に他の構成要素が存在していても良い。「下に」および「下方に」も同様とする。また、「上面に」は、他の構成要素を介さずに上面に直接接触した状態とする。「下面に」も同様とする。
【００１５】
本発明において、ｎ型不純物（ドナー不純物）濃度等を、体積密度（ｃｍ−３等）で表す場合、特に断らない限りは、原子数についての体積密度を表す。ｎ型不純物イオンの実効ドーズ量等を、面積密度（ｃｍ−２等）で表す場合も同様に、特に断らない限りは、原子数についての面積密度を表す。また、「実効ドーズ量」は、前記スルー膜による吸収等のロスを差し引いた後の、前記電子吸収層上面に到達した実際のドーズ量を言う。
【００１６】
本発明において、イオン化ドナー不純物濃度（イオン化されたｎ型不純物の濃度）は、特に断らない限り、III族窒化物半導体素子のいずれの電極にも電圧を印加しない状態における濃度をいうものとする。
【００１７】
本発明において、「組成」および「組成比」とは、例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」という。また、本発明において、半導体層の組成または組成比を規定する場合、導電性等を発現させる不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。
【００１８】
以下、本発明について、図面を参照しつつさらに具体的に説明する。ただし、本発明は、以下の説明により限定されない。図面において、同様な構成要素には同一符号を付し、重複する部分の説明は適宜省略する場合がある。また、断面図において、各部の寸法比等は、説明の便宜のため、実物とは異なる。
【００１９】
［第１の実施形態］
図１（ａ）の断面図に、本発明のIII族窒化物半導体素子の一例の構造を示す。同図のIII族窒化物半導体素子は、ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）である。図示のとおり、このＨＥＭＴは、チャネル層９０１と、複数の障壁層９０９および９０２と、オーミック電極９０６および９０７とを含む。９０６は、ソース電極であり、９０７は、ドレイン電極である。前記チャネル層９０１、前記障壁層９０９および前記障壁層９０２は、III族窒化物半導体から形成されている。前記チャネル層９０１、前記障壁層９０９および前記障壁層９０２は、基板（図示せず）上に前記順序で積層されている。前記障壁層９０９および９０２は、チャネル層９０１上方にヘテロ接合されている。チャネル層９０１は、例えば、ＧａＮ等により形成されている。障壁層９０９は、例えば、ＡｌＮ等により形成されている。障壁層９０２は、例えば、ＡｌＧａＮ等により形成されている。チャネル層９０１において、障壁層９０２とのヘテロ接合界面近傍には、ヘテロ接合チャネル（２次元電子ガス層）９０３が形成されている。チャネル層９０１の左右の両端部分と、その上方の障壁層９０９および９０２は、除去され、凹部が形成されている。同図においては、前記凹部の表面は、側面および底面を有する。また、同図において、前記凹部の側面は、前記ヘテロ接合界面に対して傾斜角度を有する。なお、これら凹部を形成する、チャネル層９０１の左右の両端部分およびその上方の部分１０１を、以下、「メサ」ということがある。メサ１０１の深さは、ヘテロ接合チャネル９０３より深い以外は特に制限されないが、通常は、４５０Å以上であれば十分である。なお、１Åは、１×１０−１０ｍ（０．１ｎｍ）に等しい。チャネル層９０１、障壁層９０９および障壁層９０２の一部には、ｎ型導電層領域９０４が形成されている。ｎ型導電層領域９０４は、前記凹部の側面および底面を含む。ｎ型導電層領域９０４の深さＴｉｍｐは、ｎ型導電層領域９０４表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上である。前記オーミック電極（ソース電極９０６およびドレイン電極９０７）は、前記凹部の側面および底面を介してｎ型導電層領域９０４にオーミック接触している。また、同図のＨＥＭＴは、さらに、ゲート電極９０５を含む。ゲート電極９０５は、障壁層９０２上（上方）に設けられ、ソース電極９０６とドレイン電極９０７の間に配置されている。なお、本発明において、前記ｎ型導電層領域は、半導体である前記障壁層（例えばＡｌＧａＮ）、および前記チャネル層（例えばＧａＮ）の伝導帯下端エネルギーレベルが、ｎ型不純物によってフェルミレベル以下になって縮退状態となることにより、高い導電性を有する。前記障壁層上面から前記上面と垂直方向に測定した前記ｎ型導電層領域の深さは、前記障壁層上面から前記ヘテロ接合チャネル（２次元電子ガス）までの深さよりも深いことが好ましい。本発明では、前記ｎ型導電層領域の深さは、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で、１５ｎｍ以上必要である。前記ｎ型導電層領域の深さは、好ましくは２０ｎｍ以上、さらに好ましくは４５ｎｍ以上である。前記深さの上限値は特に制限されないが、例えば３００ｎｍ以下である。
【００２０】
また、図１（ｂ）に、本発明のIII族窒化物半導体素子の別の一例の構造を示す。同図のIII族窒化物半導体素子は、ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）である。このＨＥＭＴの構造は、障壁層が、９０２の一層のみであり、チャネル層９０１の上面に障壁層９０２が直接接触していること以外は、図１（ａ）のＨＥＭＴと同様である。図１（ｃ）に、本発明のIII族窒化物半導体素子のさらに別の一例の構造を示す。このIII族窒化物半導体素子の構造は、ゲート電極９０５を有さない以外は、図１（ｂ）と同様である。
【００２１】
前記の通り、本発明のIII族窒化物半導体素子は、前記チャネル層および前記障壁層の一部にｎ型導電層領域が形成されている。前記ｎ型導電層領域は、前記チャネル層の上部の一部およびその上方の前記障壁層が除去された前記凹部の表面（例えば側面および底面）を含む。前記ｎ型導電層領域の深さは、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上である。前記オーミック電極は、前記凹部の表面（例えば側面および底面）を介して前記ｎ型導電層領域にオーミック接触している。これにより、本発明のIII族窒化物半導体素子は、前記オーミック電極と、前記チャネル層中における２次元電子ガス（２ＤＥＧ）との間のアクセス抵抗が低減されており、ひいては、オン抵抗が低減されている。また、本発明のIII族窒化物半導体素子は、これら以外の構成要素を適宜含んでいても良いし、含んでいなくても良い。例えば、本発明のIII族窒化物半導体素子は、図１（ａ）および（ｂ）のように、ゲート電極を含んでいてもよいし、図１（ｃ）のように、ゲート電極を含んでいなくても良い。また、前記ゲート電極は、図１（ａ）および（ｂ）では、障壁層９０２上面に直接接触した形態を図示しているが、これに限定されない。例えば、本発明のIII族窒化物半導体素子は、さらに、ゲート絶縁膜を含み、前記ゲート電極が、前記ゲート絶縁膜を介して、前記障壁層の上方に形成されていても良い。また、例えば、前記障壁層と前記チャネル層の間には、図１（ａ）〜（ｃ）のように、他の構成要素がなくても良いが、他の構成要素が存在しても良い。
【００２２】
また、前記オーミック電極と、前記２ＤＥＧとの間のアクセス抵抗をさらに効果的に低減するために、前記ｎ型導電層領域において、前記へテロ接合界面の幅が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上であることが好ましい。前記へテロ接合界面において、「前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向」の幅とは、例えば、図１（ａ）〜（ｃ）において、符号Ｗで示す幅である。前記ｎ型導電層領域において、前記へテロ接合界面の幅は、好ましくは、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に１００ｎｍ以上である。前記ｎ型導電層領域において、前記へテロ接合界面の幅の上限値は、特に制限されないが、アクセス抵抗低減の観点から、例えば、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に、３μｍ以下である。詳しくは後述する。
【００２３】
本発明のIII族窒化物半導体素子は、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。本発明のIII族窒化物半導体素子の動作温度が室温すなわち５℃以上３５℃以下である場合、前記イオン化された前記ｎ型不純物の濃度が前記条件を満たせば、前記オーミック電極と２次元電子ガス（２ＤＥＧ）との間のアクセス抵抗等を低減しやすいためである。ただし、本発明のIII族窒化物半導体素子の用途によっては、動作温度が室温と大きく異なる場合がある。例えば、自動車のエンジンルームにおいて本発明のIII族窒化物半導体素子を動作させる場合が挙げられる。このような場合、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上であることが好ましい。本発明のIII族窒化物半導体素子の動作温度は特に制限されず、例えば室温であるが、前記自動車のエンジンルームで動作させる場合は、例えば、５℃以上２５０℃以下である。また、本発明のIII族窒化物半導体素子の動作環境としては、自動車のエンジンルーム以外に、例えば、北極圏や南極圏などの極地等の寒冷地が挙げられる。極地等の寒冷地の環境で動作させる場合の動作温度は、例えば−６０℃〜２０℃、好ましくは−４０℃〜２０℃、より好ましくは−３０℃〜２０℃である。なお、前記ｎ型導電層領域の前記チャネル層部分は、好ましくは、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、より好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、前記イオン化されたｎ型不純物を１×１０１９ｃｍ−３以上の濃度で含むものとする。この場合、イオン化されたｎ型不純物濃度の測定温度条件は、前記の通り、５℃以上３５℃以下、または本発明のIII族窒化物半導体素子の動作温度条件下である。これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記オーミック電極と２次元電子ガス（２ＤＥＧ）との間のアクセス抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記へテロ接合界面における前記イオン化されたｎ型不純物の濃度（体積密度）が１×１０１９ｃｍ−３以上となる。また、前記アクセス抵抗等をさらに低減させる観点から、５℃以上３５℃以下の温度条件下または本発明のＨＥＭＴの動作温度条件下におけるイオン化ドナー不純物濃度（イオン化された前記ｎ型不純物の濃度）は、前記ｎ型導電層領域全体にわたって（前記チャネル層上部から前記障壁層上面にわたって）１×１０１９ｃｍ−３以上であることが特に好ましい。
【００２４】
本発明のIII族窒化物半導体素子は、前記チャネル層の上部の一部およびその上方の前記障壁層が除去された前記凹部が、側面および底面を有し、前記凹部側面が、前記へテロ接合界面に対して４５度±１５度の範囲内の傾斜角度を有することが好ましい。後述するように、前記傾斜角度が大きすぎずかつ小さすぎないことが、前記オーミック電極と前記２ＤＥＧとの間のアクセス抵抗低減のために好ましい。前記傾斜角度は、より好ましくは３５〜５５度、さらに好ましくは４０〜５０度である。なお、図１における前記凹部（リセス部）は、側面および底面を有し、前記側面が、前記へテロ接合界面に対し、９０度未満の傾斜角度を有する。ただし、本発明のIII族窒化物半導体素子において、前記凹部（リセス部）の形状は、特に制限されない。例えば、前記凹部（リセス部）は、図３（ａ）のように、前記側面の傾斜角度が９０度でも良い。また、前記凹部（リセス部）は、図３（ｂ）のように、前記側面の傾斜角度が９０度を超え、前記側面がオーバーハングしている形状でも良い。また、例えば、前記凹部（リセス部）は、図３（ｃ）のように、その表面が曲面を有し、側面および底面が明確に分かれていない形状でも良い。なお、図３（ａ）〜（ｃ）は、前記凹部（リセス部）の形状を示す図面であるため、簡略化のために、ヘテロ接合チャネル、オーミック電極等は図示を省略している。
【００２５】
なお、前記ｎ型導電層領域におけるイオン化された前記ｎ型不純物（イオン化ドナー不純物）濃度の上限値は、特に限定されないが、不純物濃度の固溶限界の観点から、例えば、１０２２ｃｍ−３以下である。すなわち、前記ｎ型導電層領域の結晶品質の劣化防止の観点から、前記ｎ型不純物（イオン化ドナー不純物）濃度が、不純物濃度の固溶限界を超えないことが好ましい。
【００２６】
本発明のIII族窒化物半導体素子は、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面における前記ｎ型不純物の濃度が、１×１０２０ｃｍ−３以上であることが好ましい。これによれば、前記ｎ型導電層領域におけるイオン化された前記ｎ型不純物（イオン化ドナー不純物）濃度が、１×１０１９ｃｍ−３以上という条件を満たしやすい。
【００２７】
なお、前記ｎ型導電層領域において、ｎ型不純物濃度の分布は、特に制限されないが、深さの関数となる。深さの基準は、特に制限されず、例えば、障壁層表面からの深さで表しても良い。また、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面近傍におけるｎ型不純物濃度すなわちｎ型不純物の体積密度は、例えば、前記へテロ接合界面からの深さｚを変数とした場合の体積密度、すなわちｚの関数で表すことができる。この場合、「前記障壁層とのヘテロ接合界面におけるｎ型不純物濃度」は、ｚ＝０におけるｎ型不純物濃度となる。この値は、通常の測定機器により測定できる。イオン化されたｎ型不純物濃度も、通常の測定機器により測定可能である。また、本発明のIII族窒化物半導体素子において、前記ｎ型導電層領域の前記チャネル層部分は、好ましくは、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、より好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、ｎ型不純物を１×１０２０ｃｍ−３以上の濃度で含むものとする。これらの深さの範囲においてｎ型不純物が１×１０２０ｃｍ−３以上の濃度であれば、前記オーミック電極と２次元電子ガス（２ＤＥＧ）との間のアクセス抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲においてｎ型不純物が１×１０２０ｃｍ−３以上の濃度であれば、前記へテロ接合界面におけるｎ型不純物濃度（体積密度）が１×１０２０ｃｍ−３以上となる。
【００２８】
さらに、本発明のIII族窒化物半導体素子において、前記アクセス抵抗等をさらに低減させる観点から、前記ｎ型不純物濃度は、前記ｎ型導電層領域全体にわたって（前記チャネル層上部から前記障壁層上面にわたって）１×１０２０ｃｍ−３以上であることが好ましい。なお、前記ｎ型導電層領域における前記ｎ型不純物（ドナー不純物）濃度の上限値は、結晶品質の良好性の観点から、１０２２ｃｍ−３以下であることが好ましい。
【００２９】
なお、本発明のIII族窒化物半導体素子の前記チャネル層の上部および前記障壁層において、前記ｎ型導電層領域以外の部分は、例えば、ノンドープであるが、これに限定されない。前記ｎ型導電層領域以外の部分は、ｎ型不純物を全く含んでいなくても良いし、例えば、若干のｎ型不純物を含んでいてもよい。また、例えば、前記障壁層にｎ型不純物が導入（ドーピング）されており、これにより、前記障壁層と前記チャネル層とのヘテロ接合界面およびその近傍に２次元電子ガス層が形成されていても良い。前記ｎ型導電層領域以外の部分におけるｎ型不純物濃度は、前記障壁層では、特に制限されない。前記チャネル層においても、前記ｎ型不純物濃度は、特に制限されないが、例えば１×１０１７ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、より好ましくは１×１０１５ｃｍ−３以下である。なお、前記チャネル層上部および前記障壁層における前記ｎ型導電層領域以外の部分では、前記ｎ型導電層領域との境界において、ｎ型不純物の濃度は、通常、ステップ状に減少するのではなく、徐々に減少する。より具体的には、例えば、前記ｎ型導電層領域以外の部分は、前記ｎ型導電層領域との境界に遷移領域を有し、前記遷移領域内で、前記ｎ型不純物濃度が徐々に減少する。なお、前記チャネル層の層平面方向における前記遷移領域の幅は、通常、イオン注入における注入イオンの飛程距離にほぼ比例して変化し、例えば、前記飛程距離の半分程度の値となる。
【００３０】
本発明のIII族窒化物半導体素子において、前記オーミック電極の形成材料は、特に制限されず、例えば、一般的なIII族窒化物半導体素子等と同様でも良い。前記オーミック電極は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）、それらの酸化物、およびそれらの窒化物からなる群から選択される少なくとも一つから形成されていることが好ましい。また、前記ｎ型不純物も特に制限されないが、２８Ｓｉおよび２９Ｓｉの少なくとも一方であることが好ましい。
【００３１】
また、本発明のIII族窒化物半導体素子において、前記チャネル層は、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）から形成されていることが好ましい。前記障壁層は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウム（ＡｌＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）から形成されていることが好ましい。前記チャネル層と前記障壁層の組み合わせは特に制限されず、例えば、一般的なＨＥＭＴ等を参考に、前記障壁層のバンドギャップが前記チャネル層よりも大きくなる組み合わせを適宜選択すれば良い。前記障壁層が複数の場合は、前記複数の障壁層が、異なる材料から形成されていても良い。例えば、前記複数の障壁層が、前記チャネル層上方に積層され、前記チャネル層に最も近接した前記障壁層が、他の障壁層よりもＡｌ組成比が高いことが好ましい。前記チャネル層に最も近接した前記障壁層は、ＡｌＮから形成されていることが特に好ましい。または、前述のように、前記障壁層にｎ型不純物をドーピングしても良い。
【００３２】
本発明のIII族窒化物半導体素子の用途は特に制限されないが、例えば、ヘテロ接合電界効果トランジスタ（ＨＥＭＴ）として好ましく用いることができる。このような本発明のＨＥＭＴは、例えば図１（ａ）または（ｂ）のように、前記凹部および前記オーミック電極が、それぞれ複数形成され、前記オーミック電極が、１以上のソース電極と１以上のドレイン電極とを含み、さらに、ゲート電極を含み、前記ゲート電極が、前記障壁層上に形成されていることが好ましい。
【００３３】
本発明のIII族窒化物半導体素子の製造方法は、特に制限されないが、前記本発明の製造方法により製造することが好ましい。また、前記本発明の製造方法により製造されるIII族窒化物半導体素子は特に制限されないが、前記本発明のIII族窒化物半導体素子であることが好ましい。以下、図１（ａ）のＨＥＭＴを例として、本発明のIII族窒化物半導体素子の製造方法について具体的に説明する。
【００３４】
まず、基板（図示せず）上に、III族窒化物半導体によりチャネル層９０１を形成する（チャネル層形成工程）。次に、チャネル層９０１上に、ＡｌＮ等により、障壁層９０９を形成する。さらに、障壁層９０９上面（チャネル層９０１上方）に、III族窒化物半導体をヘテロ接合させてもう一層の障壁層９０２を形成する（障壁層形成工程）。なお、図１（ａ）では、障壁層は、９０９と９０２の二層であるが、本発明のIII族窒化物半導体素子では、前記障壁層は、一層のみでも良いし、三層以上でも良い。前記基板としては、例えば、シリコン基板、サファイア基板、炭化シリコン基板等が使用できる。チャネル層９０１、障壁層９０９および障壁層９０２は、例えば、エピタキシャル成長により形成できる。エピタキシャル成長法としては、例えば、有機金属気相成長（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＭＯＶＰＥ）法、分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；ＭＢＥ）法等が挙げられる。なお、有機金属気相成長法は、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法ということもある。前記チャネル層形成工程において、前記チャネル層を、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）から形成することが好ましい。前記障壁層形成工程において、前記障壁層を、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）から形成することが好ましい。前記チャネル層と前記障壁層の組み合わせは特に制限されず、例えば、一般的なＨＥＭＴ等を参考に、前記障壁層のバンドギャップが前記チャネル層よりも大きくなる組み合わせを適宜選択すれば良い。または、前述のように、前記障壁層にｎ型不純物をドーピングしても良い。また、例えば、前記基板上にバッファ層（図示せず）をエピタキシャル成長させた後に、チャネル層９０１および障壁層９０２を連続的にエピタキシャル成長させてもよい。前記基板とチャネル層９０１との間に介在する前記バッファ層としては、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ等のIII族窒化物系化合物半導体が挙げられる。また、例えば、シリコン基板、サファイア基板、炭化シリコン基板等に代えて、ＧａＮ、ＡｌＮ等のIII族窒化物半導体基板を用い、前記バッファ層を省略してもよい。
【００３５】
次に、チャネル層９０１の上部の一部（図１（ａ）では、チャネル層の上部の左右両端部分）ならびにその上方の障壁層９０９および９０２を除去して凹部を形成する（凹部形成工程）。この凹部形成工程は、例えば、ウェットエッチング、ドライエッチング等により行うことができる。前記ドライエッチングは、例えば、ＳＦ６（六フッ化硫黄）、ＣＦ４（四フッ化メタン）、ＣＨＦ３（三フッ化メタン）、Ｃ２Ｆ６（六フッ化エタン）等のプラズマ状のガスを用いて行うことができる。前記凹部（メサ１０１）の深さは、前述のように、ヘテロ接合チャネル（２次元電子ガス層）９０３より深い以外は特に制限されないが、通常は、４５０Å以上であれば十分である。また、前記凹部形成工程においては、例えば、前記凹部が側面および底面を有するように前記凹部を形成する。この場合において、前記凹部側面が、前記へテロ接合界面に対して、好ましくは４５度±１５度の範囲内、より好ましくは３５〜５５度、さらに好ましくは４０〜５０度の範囲内の傾斜角度を有するように前記凹部を形成する。前記傾斜角度が前記範囲内であると、後述のイオン注入でｎ型導電層を形成した際に、側壁（前記傾斜面）のすぐ奥にも導電層が形成されやすく、かつ、オーミック金属を堆積した場合に、金属が側壁にしっかりとコンタクトされやすい。なお、本発明のIII族窒化物半導体素子のオーミック構造では、例えば、図１（ａ）に示すように、メサの側面（前記傾斜面）を介して通電経路９０８（９０８’）が形成されると考えられる。また、前記傾斜角度を小さくするには、例えば、エッチングマスク材に窒化膜ＳｉＮを用い、エッチングガスにＢＣｌ３のみを用いてドライエッチングすることができる。この場合、ＳｉＮのエッチングは等方的であり、ＧａＮ等のIII族窒化物半導体とエッチング速度が比較的近いために、前記傾斜面を有するエッチング形状を形成しうる。例えば、図１（ａ）〜（ｃ）のように、素子の両端に前記傾斜面を形成すると、エッチング形状は、テーパ付き（先細り形状）となる。
【００３６】
次に、前記凹部の表面（例えば側面および底面）を含む領域に、ｎ型不純物イオンを、前記領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上の深さに達するように、電位差により加速してドーピングし、アニール処理により活性化してｎ型導電層領域を形成する（ｎ型導電層領域形成工程）。前記深さは、前述のように、好ましくは２０ｎｍ以上、さらに好ましくは４５ｎｍ以上である。前記深さの上限値は特に制限されないが、例えば３００ｎｍ以下である。また、前記ｎ型導電層領域において、前記へテロ接合界面の幅が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上となるように前記ｎ型導電層形成工程を行うことが好ましい。前記ｎ型導電層領域において、前記へテロ接合界面の幅は、前述のように、好ましくは、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に１００ｎｍ以上である。前記ｎ型導電層領域において、前記へテロ接合界面の幅の上限値は、特に制限されないが、アクセス抵抗低減の観点から、例えば、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に、３μｍ以下である。前記ｎ型不純物イオンを、前記所定の深さに達するまでドーピングするための加速エネルギーは、特に限定されず、適宜設定すれば良い。前記加速エネルギーは、例えば、２０ｋｅＶ以上、好ましくは２５ｋｅＶ以上、より好ましくは３０ｋｅＶ以上である。前記加速エネルギーの上限値は、特に制限されないが、例えば、２００ｋｅＶ以下である。
【００３７】
前記ｎ型導電層領域形成工程においては、試料表面すなわち前記ｎ型導電層領域が縮退状態（イオン化ドナー不純物濃度Ｎｄｅ１が１×１９ｃｍ−３以上）となるように、比較的ヘビーな（高濃度の）イオン注入条件を選択することが好ましい。これにより、例えば、前記ｎ型導電層領域（ｎ＋層）と、これに隣接する２ＤＥＧとの間の接続抵抗を低減することができる。前記ｎ型導電層形成工程においては、ｎ型不純物イオンを、前記チャネル層上部における前記障壁層とのヘテロ接合界面で１×１０２０ｃｍ−３以上の濃度となるようにドーピングすることが好ましい。より具体的には、例えば、前記ｎ型導電層領域形成工程において、前記ソース電極形成予定領域および前記ドレイン電極形成予定領域の少なくとも一部に、前記ｎ型不純物イオンを５×１０１５ｃｍ−２以上の実効ドーズ量でドーピングすることが好ましい。前記実効ドーズ量が５×１０１５ｃｍ−２以上であると、前記チャネル層の上部および前記障壁層において、ｎ型不純物イオンを１×１０２０ｃｍ−３以上の濃度としやすい。結晶品質を良好にする観点からは、前記のとおり、注入ドナー不純物濃度の上限は１０２２ｃｍ−３であることが望ましい。前記ｎ型導電層領域形成工程において、前記ｎ型不純物は特に制限されないが、２８Ｓｉおよび２９Ｓｉの少なくとも一方を前記ｎ型不純物としてドーピングすることが好ましい。なお、ｎ型導電層領域９０４において、チャネル層９０１の上面すなわちヘテロ接合界面（またはヘテロ接合チャネル９０３）におけるｎ型不純物の最適注入濃度は、例えば、１×２１ｃｍ−３であるが、これには限定されない。前記最適注入濃度またはそれに近い濃度を実現するための好適イオン注入条件は、例えば、加速エネルギー１００ｋｅＶ、ドーズ量１×１０１６ｃｍ−２であるが、これには限定されない。
【００３８】
前記アニール処理は、例えば、窒素雰囲気下で、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などにより行うことができる。前記アニール処理は、高濃度のイオン化ドナー不純物濃度（イオン化されたｎ型不純物濃度）を得るために、１，１００℃以上１，３００度以下の温度で行うことが好ましい。前記アニール処理温度は、より好ましくは１，１００℃以上１，３００℃未満、さらに好ましくは１，１２５℃以上１，２５０℃以下、さらに好ましくは１，１５０℃以上１，２５０℃以下、特に好ましくは１，１５０℃以上１，２２５℃以下である。より具体的には、イオン注入されたｎ型不純物の活性化率を高い値とするために、前記アニール処理温度の下限値は、好ましくは１，１００℃以上、より好ましくは１，１２５℃以上、さらに好ましくは１，１５０℃以上である。また、III族窒化物半導体層表面からの窒素の脱離を抑制し、これにより前記III族窒化物半導体層表面の変質を抑制する観点から、前記アニール処理温度の上限値は、好ましくは１，３００℃以下、より好ましくは１，３００℃未満、さらに好ましくは１，２５０℃以下、特に好ましくは１，２２５℃以下である。前記アニール処理の時間は、特に制限されないが、加熱に用いる熱処理装置の性能等に応じて、例えば３０秒から５分程度とする。
【００３９】
なお、例えば、シリコン（Ｓｉ）基板などの、高温において塑性変形しやすい基板を用いた場合は、前記活性化アニール温度より低い温度、例えば１，０００℃で前記ｎ型不純物の活性化アニールを行っても良い。比較的低温でアニール処理することで、ウエハの反りの低減やエピタキシャル膜中の欠陥生成の低減、ひいてはリーク電流を低減（デバイス動作耐圧を確保）することも可能である。ただし、比較的低温でアニール処理する場合、比較的長時間のアニール処理が必要である。例えば、１，０００℃においてアニール処理する場合、アニール処理時間は２０分以上が好ましい。
【００４０】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことが好ましい。または、前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記III族窒化物半導体素子の動作温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことが好ましい。これにより、例えば、図１に示すｎ型導電層領域９０４と、ゲート電極９０５の下方のチャネル領域（２ＤＥＧ層）９０３との接続部において、低い接続抵抗を得ることができる。より好ましくは、前記ｎ型導電層領域の前記チャネル層部分が、前記へテロ接合界面から深さ１０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ２０ｎｍ以上にわたって、さらに好ましくは、前記へテロ接合界面から深さ３０ｎｍ以上にわたって、前記イオン化されたｎ型不純物を１×１０１９ｃｍ−３以上の濃度で含むように前記アニール処理を行うものとする。この場合、イオン化されたｎ型不純物濃度の測定温度条件は、前記の通り、５℃以上３５℃以下、または本発明のIII族窒化物半導体素子の動作温度条件下である。これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記接続部における接続抵抗等を、さらに効果的に低減できる。また、これらの深さの範囲において前記イオン化されたｎ型不純物が１×１０１９ｃｍ−３以上の濃度であれば、前記へテロ接合界面における前記イオン化されたｎ型不純物の濃度（体積密度）が１×１０１９ｃｍ−３以上となる。なお、前記アクセス抵抗等をさらに低減させる観点から、５℃以上３５℃以下の温度条件下またはIII族窒化物半導体素子の動作温度条件下におけるイオン化ドナー不純物濃度（イオン化された前記ｎ型不純物の濃度）が、前記ｎ型導電層領域全体にわたって（前記チャネル層上部から前記障壁層上面にわたって）１×１０１９ｃｍ−３以上となるように前記アニール処理を行うことが特に好ましい。
【００４１】
さらに、前記凹部の側面および底面を介して前記ｎ型導電層領域にオーミック接触するオーミック電極（ソース電極９０６およびドレイン電極９０７）を形成する（オーミック電極形成工程）。前記オーミック電極の形成材料は特に制限されないが、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）、それらの酸化物、およびそれらの窒化物からなる群から選択される少なくとも一つから形成することが好ましい。例えば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕ構造またはＴｉ／Ｍｏ／Ａｕ構造など、前記金属の積層体により、オーミック電極を形成しても良い。オーミック・アロイ条件はノンアロイでも比較的良好なオーミック接触特性を得ることができるが、オーミック・アロイを行えば、さらに低抵抗化し、かつ熱安定性に関して信頼性の高いオーミック電極を得ることが出来る。前記オーミック・アロイは、例えば、５５０℃未満の低温条件で行っても良い。
【００４２】
さらに、障壁層９０２上に、金属材料を形成し、さらにアロイ処理を施すことにより、Ｔ字状の断面形状を有するゲート電極９０５を形成する（ゲート電極形成工程）。ゲート電極９０５は、特に制限されないが、例えば、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、ＡｌもしくはＡｕなどの金属材料、または、これらのうちの２種以上の金属層の積層体から形成することができる。このようにして、図１（ａ）に示すＨＥＭＴ（III族窒化物半導体素子）を製造することができる。なお、前記ゲート電極形成工程と、前記ｎ型導電層形成工程および前記オーミック電極形成工程との順序は前後させてもよい。また、例えば、前記ｎ型不純物のドーピングと前記アニール処理との間に前記ゲート電極形成工程を行ってもよい。ゲート電極は、例えば、チャネル層上に、絶縁膜を介して形成しても良い。また、本発明のIII族窒化物半導体素子は、例えば図１（ｃ）のように、ゲート電極がなくても良く、この場合は、前記ゲート電極形成工程を行わなくても良い。さらに、前記のとおり、本発明のIII族窒化物半導体素子は、例えば図１（ｂ）または（ｃ）のように、障壁層が一層のみでも良い。これらは、例えば、前記障壁層形成工程において、前記障壁層を一層のみ形成する以外は図１（ａ）のIII族窒化物半導体素子と同様にして製造できる。
【００４３】
なお、前記本発明の製造方法においては、例えば、ｎ型導電層領域形成工程における前記ｎ型不純物イオンのドーピングが、ｎ型不純物イオンドーピング第１工程と、ｎ型不純物イオンドーピング第２工程とを含む２段階のドーピングであっても良い。前記ｎ型不純物イオンドーピング第２工程におけるドーピング領域は、前記ｎ型不純物イオンドーピング第１工程におけるドーピング領域の末端を含んで前記末端から突出していても良い。前記末端とは、ＨＥＭＴの場合はゲート電極側末端であっても良い。また、前記ｎ型不純物イオンドーピング第１工程における前記ｎ型不純物イオンドーピングの加速エネルギーＥ１と、前記ｎ型不純物イオンドーピング第２工程における前記ｎ型不純物イオンドーピングの加速エネルギーＥ２との関係は、例えば、Ｅ１＞Ｅ２である。加速エネルギーＥ１は、例えば数百ｋｅＶ程度の比較的高いエネルギーとしても良い。なお、第１段階のイオン注入（前記ｎ型不純物イオンドーピング第１工程）と第２段階のイオン注入（前記ｎ型不純物イオンドーピング第２工程）の順序は、デバイス作製（ＨＥＭＴ製造）の事情等に応じて入れ替えても良い。
【００４４】
また、例えば、前記本発明の製造方法は、前記ｎ型導電層領域形成工程後、前記ｎ型導電層領域上面をプラズマ状のガスに曝してドライ表面処理するドライ表面処理工程をさらに含んでいても良い。前記ドライ表面処理工程は、前記オーミック電極形成工程に先立ち行うことが好ましい。また、前記ドライ表面処理工程において、前記ドライ表面処理を行う領域が、前記ｎ型導電層領域上面を全て含み、前記オーミック電極形成工程において、前記ｎ型導電層領域上面を全て覆うように前記オーミック電極を形成することが好ましい。
【００４５】
例えば、前記ｎ型導電層領域形成のためｎ型不純物イオン注入を行う際に、障壁層にダメージが生ずることがある。これに対し、前記ｎ型導電層領域上面にドライ表面処理することで、前記障壁層のダメージが軽減され、良好な結晶構造を得て、さらにコンタクト抵抗を低減することができる。なお、本発明において「ドライ表面処理」は、液体を表面に接触させずに処理することを言い、例えば、ドライエッチング、プラズマ中への暴露等が挙げられる。また、前記プラズマ状のガスは、特に制限されず、例えば、ドライエッチング等で一般的に用いるガスでも良い。前記プラズマ状のガスは、具体的には、例えば、ＳＦ６（六フッ化硫黄）、ＣＦ４（四フッ化メタン）、ＣＨＦ３（三フッ化メタン）、Ｃ２Ｆ６（六フッ化エタン）等が挙げられる。
【００４６】
以下、本発明のIII族窒化物半導体素子において、アクセス抵抗およびオン抵抗が低減可能な原理を、本発明と関連するIII族窒化物半導体素子との対比により説明する。ただし、以下の説明は、推定可能な機構（メカニズム）の一例であって、本発明を何ら限定するものではない。
【００４７】
本発明者らは、独自に研究を重ねた結果、本発明と関連する図４〜６の構造の電界効果トランジスタ（ＦＥＴ）に関し、以下のことを見出した。
【００４８】
Ｇａ面成長でのＡｌＧａＮ／ＧａＮへテロ接合電界効果トランジスタ（ＨＥＭＴ）などのIII族窒化物半導体ＨＥＭＴにおいては、例えば図４のように、リセスを掘らずにプレーナ構造でオーミック電極（９０６および９０７）を形成する。この場合、例えば、オーミック金属（Ｔｉ／Ａｌ／Ｍｏ／Ａｕなど）を半導体下地に蒸着などの手段で堆積した後、８５０℃付近の温度のオーミック・アロイを行う。この方法で、比較的良好な実用的レベルの接触抵抗Ｒｃ値を得ることが出来る。この場合の前記接触抵抗Ｒｃ値は、典型的には０．３〜０．５Ωｍｍなどの範囲である。しかし、ヘテロ接合２ＤＥＧキャリアのモビリティ向上等の目的により、例えば図５に示すように、エピにおいて、障壁層９０２（ＡｌＧａＮ）とチャネル層９０１（ＧａＮ）の間に、さらに、ＡｌＮなどの薄い障壁層９０９を配置する場合がある。また、同様の目的で、前記ＡｌＮなどの障壁層９０９を設ける代わりに、障壁層９０２のＡｌＧａＮのＡｌ組成比を大きくすることがある。前記チャネル層に近接する前記障壁層のＡｌ組成比が大きいほど、前記チャネル層においてヘテロ接合チャネル（２ＤＥＧ層）キャリヤが形成されやすくなる(濃度が増加する)傾向があるためである。これらの場合、前記ＡｌＮなどの障壁層９０９またはＡｌ組成比が大きい障壁層９０２のために、オーミック電極からヘテロ接合チャネル（２ＤＥＧ層）９０３に至るアクセス抵抗が増大し、ひいてはオン抵抗も増大する。前記障壁層のＡｌ組成比が大きいほど、前記障壁層の層平面に垂直な方向の電気抵抗値が大きくなる傾向があるためである。
【００４９】
図６のような構造のＨＥＭＴによれば、前記のようにＡｌＮなどの障壁層９０９が存在する場合においても、良好なオーミック接触抵抗が得られるとされている（特許文献２）。図６のＨＥＭＴの構造によれば、第１に、オーミック電極（ソース電極９０６およびドレイン電極９０７）とのコンタクトは、ｎ＋半導体（ｎ型不純物注入領域９０４）との間で形成されることになり、オーミック・コンタクト抵抗値が低減される効果を期待できる。第２には、さらに、トレンチ（メサ）１０１を、半導体へテロ界面（２ＤＥＧ層９０３上面）より深く掘りこんだ場合には、図６の通電経路９０８（９０８’）に示したように、デバイス・アクセス時の通電経路９０８（９０８’）は、障壁層９０９を介さずに形成できる。これらのメカニズムにより、デバイス（ＨＥＭＴ）のアクセス抵抗の低減が期待できる。
【００５０】
しかし、特許文献２のＨＥＭＴについて、本発明者らが実験により検証した結果、アクセス抵抗の低減は必ずしも十分ではなかった。具体的には、前記アクセス抵抗の実測値は、オーミック接触のコンタクト成分として、少なくとも０．８Ωｍｍ以上、通常は１Ωｍｍ以上あった。この原因は、以下のように推測される。すなわち、図６のＨＥＭＴの製造においては、メサ１０１をエッチングなどでヘテロ接合チャネル（２ＤＥＧ層）９０３より深く形成し、そこにオーミック電極（９０６および９０７）を形成する。この場合、ヘテロ接合チャネル９０３のメサ側面部分は、エッチングによるダメージのため、界面格子の乱れが生じて２ＤＥＧキャリヤが減少し、その部分９１０の抵抗が増大する。図６のデバイス構造を有するＨＥＭＴのアクセス抵抗を低減するには、通電経路９０８（９０８’）として、このメサ形成によるダメージを受けた箇所を迂回する経路が形成されなければならない。ヘテロ接合部９０３においてダメージを受けた部分の距離（幅）は必ずしも明らかではないが、恐らく１０ｎｍ以上におよび、５０ｎｍ程度かそれ以上に達しているものと考えられる。
【００５１】
特許文献２に記載されている製造方法によれば、図６のデバイス構造においてｎ型不純物注入領域（ｎ＋層）９０４を形成する際には、熱拡散法によりｎ型不純物を注入する。しかし、拡散によって形成されるｎ＋層９０４の厚さＴｄｉｆは、特許文献２にも記述されているように、せいぜい１０ｎｍまでである。したがって、エッチングによりダメージを受けた２ＤＥＧ部９１０が、ｎ＋層９０４の厚さＴｄｉｆの範囲全体にわたってしまっており、ｎ＋層９０４内部で、オーミック電極と２ＤＥＧとの低アクセス抵抗が実現できないと考えられる。また、ｎ＋層９０４が１０ｎｍと浅いと、コンタクト抵抗が十分に低減できない。
【００５２】
これに対し、本発明のIII族窒化物半導体素子では、前記のとおり、前記ｎ型導電層領域の深さが、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上である。なお、図１（ａ）〜（ｃ）の断面図に、前記深さを、Ｔｉｍｐで示す。これにより、例えば、図１（ａ）〜（ｃ）の矢印に通電経路９０８および９０８’として示すとおり、ダメージを受けた２ＤＥＧ部９１０を迂回して、半導体試料の奥の正常なヘテロ接合部分とｎ型導電層領域９０４を良好に接続することができる。このように十分な深さのｎ型導電層領域を形成するためには、例えば、前記本発明の製造方法において説明したように、「イオン注入法（加速器を用いたイオン打ち込み）」を用いることが好ましい。前述のように、熱拡散法では、十分な深さのｎ型導電層領域を形成することができない。したがって、前記ｎ型導電層領域の深さが、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であれば、前記ｎ型導電層領域は、「イオン注入法（加速器を用いたイオン打ち込み）」により形成されたと推定できる。
【００５３】
本発明者らの実験結果によれば、以下のことが見出された。すなわち、図１（ａ）のＨＥＭＴ製造において、オーミック電極が形成される領域にヘテロ接合チャネルより深いメサを形成してメサ底面にチャネル層（ＧａＮ）が露出した構造とした（凹部形成工程）。次に、２８Ｓｉ不純物をイオン注入でヘビー・ドーピング（加速エネルギー：１００ｋｅＶ，ドーズ量：１Ｅ１６／ｃｍ２）して活性化アニール（１２００℃×５分）することでｎ＋導電層（ｎ型導電層領域）を形成した（ｎ型導電層領域形成工程）。さらに、金属を堆積してオーミック電極を形成した（オーミック電極形成工程）。この構造でオーミック電極のコンタクト抵抗Ｒｃを評価すると、例えば、ノンアロイにおいてもＲｃ≒０．０３Ωｍｍと極めて低く、適切なアロイを施せば、Ｒｃ＜０．０３Ωｍｍとなることを見出した。ただし、これらの数値は全て例示であり、本発明を何ら限定しない。なお、これらの製造工程およびＨＥＭＴの性能評価については、後述の実施例でさらに具体的に述べる。
【００５４】
以下、図２に基づき、本発明のIII族窒化物半導体素子において、コンタクト抵抗成分をさらに効果的に低減するための好ましい構成について説明する。ただし、抵抗低減の機構（メカニズム）については、前記のように、例示であって、本発明を何ら限定するものではない。まず、図２は、図１（ａ）の断面図において、オーミック電極９０６または９０７と、チャネル層９０１、障壁層９０９、および障壁層９０２とのコンタクト部分の一部を示す拡大断面図である。図２において、図１（ａ）と同一の符号で表している部分は、図１（ａ）と同一である。また、ｎ型導電層領域９０４が形成されたＨＥＭＴ端部（図２において左側、図１においては右側または左側）を、コンタクト部９１１とし、コンタクト部９１１以外の部分を、電極間部９１２とする。図２によれば、まず、メサ段に乗り上げた２ＤＥＧ上方部分のオーミック電極（障壁層９０２および障壁層９０９に接触している部分）から２ＤＥＧ層９０３への通電経路が考えられる。しかしながら、さらに、この通電経路と並列に、２ＤＥＧ下方のメサ側面やメサ底面のオーミック電極（チャネル層９０１に接触している部分）から、ｎ型導電層領域（ｎ＋領域）９０４のうちチャネル層９０１を経由した２ＤＥＧ層への通電経路があると考えられる。後者の通電経路が比較的抵抗が低いので、トータルのコンタクト抵抗成分Ｒｃ（ｔｏｔａｌ）として、下記数式（１）により、コンタクト抵抗が低減すると考えられる。後者の通電経路によれば、オーミック電極からヘテロ接合チャネル（２ＤＥＧ層）までの距離が比較的短距離になる。さらに、この通電経路によれば、前記障壁層を介さずにオーミック電極からヘテロ接合チャネル（２ＤＥＧ層）にアクセスできる。例えば、図４および５のIII族窒化物半導体素子には、このような通電経路がない。
【００５５】
【数１】
【００５６】
さらに、図６を用いて説明したように、メサをエッチングなどでヘテロ接合２ＤＥＧより深く形成し、そこにオーミック電極を形成した場合、ヘテロ接合部のメサ側面部分９１０は、エッチングによるダメージのため２ＤＥＧキャリヤが減少し、その部分の抵抗が増大している。実測によると、その値は、オーミック接触のコンタクト成分として、例えば０．８Ωｍｍ以上、通常１Ωｍｍ以上である。これに対し、本発明のIII族窒化物半導体素子における電極構造では、図１に示すように、イオン注入によって、ダメージを受けた２ＤＥＧ部９１０の周りの比較的広範囲に低抵抗のｎ型導電層領域（ｎ＋層）９０４が形成されている。これにより、通電経路９０８（９０８’）は、ダメージで抵抗が増大した部分を迂回するように形成される。この観点から、本発明のIII族窒化物半導体素子の前記ｎ型導電層領域において、前述のとおり、前記へテロ接合界面の幅（図１のＷ）が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上であることが好ましい。前記ｎ型導電層領域において、前記へテロ接合界面の幅は、好ましくは、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に１００ｎｍ以上である。前記ｎ型導電層領域において、前記へテロ接合界面の幅の上限値は、特に制限されないが、アクセス抵抗低減の観点から、例えば、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に、３μｍ以下である。なお、ヘテロ接合チャネル（２ＤＥＧ層）９０３において、エッチングによりダメージを受けた２ＤＥＧ部９１０の幅は、素子の製造条件等により異なり、一定ではなく、また、必ずしも明確ではない。２ＤＥＧ部（ヘテロ接合界面）９１０の幅は、前記のとおり、１０ｎｍ以上、または５０ｎｍ以上に達する場合があると考えられる。本発明のIII族窒化物半導体素子において、前記ｎ型導電層領域における前記ヘテロ接合界面の幅は、前記ダメージを受けた２ＤＥＧ部（ヘテロ接合界面）の幅よりも大きいことが好ましい。
【００５７】
図１の素子において、オーミック電極９０６または９０７の２ＤＥＧ下方のメサ側面やメサ底面のｎ＋領域（ｎ型導電層領域９０４のうち、チャネル層９０１部分）から２ＤＥＧへの通電経路のコンタクト抵抗成分は、下記（１）〜（３）に分けて考えることができる。
（１）オーミック電極とｎ＋領域（ｎ型導電層領域９０４）のコンタクト抵抗Ｒｃ’
（２）オーミック電極の先端から、ｎ＋−２ＤＥＧ境界部（ｎ型導電層領域９０４と、９０４以外の部分に形成された２ＤＥＧ層９０３との境界）まで（距離ΔＬ）のシート抵抗Ｒｓｈ・ΔＬ
（３）前記ｎ＋−２ＤＥＧ境界部の接続抵抗Ｒｂ
【００５８】
前記抵抗（１）〜（３）のうち、（３）のＲｂを低減するためには、前述のように、ｎ型導電層領域９０４のチャネル層９０１部分において、障壁層９０２とのヘテロ接合界面におけるイオン化されたｎ型不純物の濃度が、１×１０１９ｃｍ−３以上であることが好ましい。（１）のＲｃ’は、ほとんどゼロに近い。Ｒｓｈ・ΔＬは、製造プロセス改良によって電極端のマージン部分ΔＬを短縮することで低減できる。例えば、ΔＬが０．５μｍ以下であることが好ましく、ΔＬが０であることが特に好ましい。すなわち、本発明のIII族窒化物半導体素子において、前記オーミック電極は、前記ｎ型導電層領域上面を全て覆うように形成されていることが、特に好ましい。前述のように、例えば、図４〜６のＨＥＭＴ構造でオーミック・ノンアロイの場合には、コンタクト抵抗は１Ωｍｍを大幅に上回る大きさになり、本発明では、コンタクト抵抗はノン・アロイでも約０．０３Ωｍｍとなるなど、大幅な抵抗値低減を得ることも可能である。ただし、前記のように、これらの数値は例示であって、本発明を限定しない。
【００５９】
ｎ型導電層領域９０４のチャネル層９０１部分において、障壁層９０２とのヘテロ接合界面におけるイオン化されたｎ型不純物の濃度が、１×１０１９ｃｍ−３以上であると、前記接続抵抗Ｒｂが低減しやすい理由は、必ずしも明らかではない。前記理由として、例えば、前記ドナー（ｎ型不純物）原子間の距離が短くなるために、電子分布が縮退し、電界放出トンネリング機構による伝導が支配的になることが考えられる。
【実施例１】
【００６０】
図１（ｂ）に示す構造のＨＥＭＴ（実施例１）および図４に示す構造のＨＥＭＴ（比較例１）を製造した。
【００６１】
まず、３インチＳｉＣ基板上にＭＯＣＶＤでエピ成長し、Ａｌ０．１５Ｇａ０．８５Ｎ（４５ｎｍ）／ＧａＮへテロ接合エピを形成し、前記基板上にＧａＮチャネル層とＡｌＧａＮ障壁層が前記順序で積層されたウェハを作製した（チャネル層形成工程、および障壁層形成工程）。このウエハは、同じものを２枚作製し、第１のウェハを用いて実施例１のIII族窒化物半導体素子を製造し、第２のウェハを用いて比較例１のIII族窒化物半導体素子を製造した。なお、「３インチ」は、前記ＳｉＣ基板の幅を表し、１インチは、約２．５４ｃｍに等しい。
【００６２】
次に、第１のウエハにはレジストで試料をパターニングした後、ドライエッチングすることによって、オーミック電極形成部にメサ１０１を形成した（凹部形成工程）。ドライエッチング装置としては、ＩＣＰドライエッチング装置を用いた。また、エッチングマスク材には窒化膜ＳｉＮを用い、エッチングガスにはＢＣｌ３のみを用いた。この場合、ＳｉＮのエッチングは等方的であり、ＧａＮ系材とエッチング速度が比較的近いために、傾斜面を有するエッチング形状を形成可能である。本実施例では、図１（ｂ）のとおり、メサ１０１を素子両端に形成したため、前記エッチング形状は、テーパ付き（先細り形状）となった。エッチング時間４５０秒で、７００Å（７０ｎｍ）の段差を有するメサ１０１が形成された。メサ１０１の傾斜面におけるテーパ角（傾斜角度）は、チャネル層９０１の上面（ヘテロ接合界面）に対して５７度であった。テーパ側面にはエッチング残渣物もなく、比較的きれいなテーパ側面が得られた。この後、レジスト除去を行った。一方、前記第２のウェハには、メサ形成（凹部形成工程）を行わなかった。なお、これ以降の工程では、前記第１のウェハおよび第２のウェハに対して同様の処理をした。
【００６３】
次に、前記第１のウェハおよび第２のウェハに対し、それぞれの上面（図１（ｂ）または図４において上側）に、イオン注入用スルー膜として窒化珪素膜（ＳｉＮ）をＣＶＤで８０ｎｍ堆積した。このスルーＳｉＮ膜にレジストでパターニングした後、加速エネルギー１００ｋｅＶでドーズ量１×１０１６ｃｍ−３（実効ドーズ量９．２×１０１５ｃｍ−３）で２８Ｓｉのイオン注入を行った。この後、前記レジストを有機溶媒で除去し、前記スルーＳｉＮ膜をフッ酸で除去した。
【００６４】
さらに、ウエハ全面（おもて面、裏面および側面）に活性化アニール保護膜として窒化膜を２００ｎｍ堆積した後、１２００℃で５分の不純物活性化アニールを行った。この後、前記アニール保護膜をフッ酸で除去した。
【００６５】
さらに、前記アニール保護膜除去後の前記ウェハをレジストでパターニングした後、金属（Ｔｉ／Ｍｏ／Ａｕ）をウエハ全面に蒸着し、リフトオフ処理をした。これにより、前記第１のウェハにおいては、図１（ｂ）に示したとおり、メサ１０１の領域上をカバーするように、ソース電極９０６およびドレイン電極９０７を形成した。前記第２のウェハにおいては、図４に示したとおり、上面の両端にソース電極９０６およびドレイン電極９０７を形成した。さらに、それぞれのウェハに対し、５００℃×５分のオーミック・アロイを行った。そして、オーミック電極（ソース電極９０６およびドレイン電極９０７）形成後のウェハをレジストでパターニングし、その後、Ｎｉ／Ａｕを蒸着し、リフトオフすることによって、ゲート電極９０５を形成した。このようにして、実施例１および比較例１のＨＥＭＴを製造した。
【００６６】
ＴＬＭ（Transmission Line Model ： 伝送線路モデル）パターンを用いて、抵抗測定を行った。なお、実施例１のＨＥＭＴでは、図２におけるΔＬ（オーミック電極端からｎ型導電層領域９０４端までのマージン）が０．５μｍであり、比較例１のＨＥＭＴも同様であった。その結果、実施例１のＨＥＭＴは、コンタクト抵抗成分Ｒｃ（ｔｏｔａｌ）は、０．２３Ωｍｍと、実用レベルの低い値を示した。これに対し、比較例１のＨＥＭＴでは、コンタクト抵抗成分Ｒｃ（ｔｏｔａｌ）が０．５０Ωｍｍと大きかった。また、実施例１のＨＥＭＴでは、ＴＬＭ評価による抵抗成分の解析から、図２に示す抵抗成分として、２ＤＥＧ−ｎ＋接続抵抗Ｒｂ＝０．１５Ωｍｍ、ｎ＋層シート抵抗Ｒｓｈ＝１００Ω／□、コンタクト抵抗Ｒｃ＝０．３Ωｍｍ、Ｒｃ’＝０．０３Ωｍｍが得られた。以上の評価結果から、本発明によれば、アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子を提供できることが確認された。
【００６７】
なお、本実施例では、本発明を電界効果トランジスタに適用した場合を示したが、本発明は、オーミック・コンタクトを低抵抗にするために広く用いることが出来る。すなわち、本発明のIII族窒化物半導体素子は、電界効果トランジスタに限定されず、エピ抵抗配線、ダイオード等、どのような半導体素子であっても良い。
【００６８】
以上、本発明の実施形態と好適な実施例について、図面等を用いて説明した。
【００６９】
以上の説明どおり、本発明によれば、アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置を提供することができる。
【００７０】
前記各実施形態および実施例は本発明の例示である。本発明は前記各実施形態および実施例に限定されず、これら以外の様々な構成を採用することもできる。また、例えば、前記各実施形態のＨＥＭＴ構造は、いずれも、単一のヘテロ接合界面を有するシングル・ヘテロ構造であったが、本発明のIII族窒化物半導体素子は、これに限定されない。例えば、本発明のIII族窒化物半導体素子は、２つのヘテロ接合界面を有するダブル・ヘテロ構造を有していても良い。前記ダブル・ヘテロ構造としては、例えば、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ構造が挙げられる。
【００７１】
また、前記各実施形態では、いずれも、ヘテロ接合界面およびその近傍に２次元電子ガス層が形成されるが、２次元電子ガス層の代わりに１次元電子ガス層が形成されるようにヘテロ接合構造を構成してもよい。
【００７２】
前記各実施形態では、高濃度のイオン化ドナー不純物濃度を得るために、特に好適な例として、シリコン（原子量：２８）をｎ型不純物として導入（ドーピング）することを説明した。前記ｎ型不純物（ドナー不純物）はこれに限定されず、例えば、シリコン（原子量：２８）の代わりにシリコン（原子量：２９）を導入してもよい。あるいは、酸素、硫黄、セレン、テルルをｎ型不純物として導入して上記高濃度のイオン化ドナー不純物濃度を得てもよい。
【００７３】
前記各実施形態において、ソース電極およびドレイン電極は、障壁層上面に直接オーミック接触させた形態を示したが、障壁層上に、他の半導体層等を介して配置してもよい。また、ゲート電極も、障壁層上面に直接配置した形態を示したが、例えば、障壁層上に、ゲート絶縁膜等を介して配置してもよい。さらに、前記のとおり、本発明のIII族窒化物半導体素子は、ＨＥＭＴに限定されず、エピ抵抗配線、ダイオード等、どのような半導体素子であっても良い。したがって、本発明のIII族窒化物半導体素子は、ゲート電極を有していなくても良い。
【００７４】
本発明のIII族窒化物半導体素子の用途は特に制限されず、例えば、電力制御用、通信用等の各種用途に広く用いることができる。また、前述の通り、本発明の電子装置は、本発明のヘテロ接合電界効果トランジスタを含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、電力制御装置、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置、演算装置（例えば、本発明のIII族窒化物半導体素子を演算素子として含む）等に広く用いることができる。
【符号の説明】
【００７５】
１０１ メサ部
９０１ チャネル層（ＧａＮなど）、またはＧａＮ層
９０２ 障壁層（ＡｌＧａＮなど）、またはＡｌＧａＮ層
９０３ ヘテロ接合チャネル（２次元電子ガス層）
９０４ ｎ＋導電層
９０５ ゲート電極
９０６ ソース電極
９０７ ドレイン電極
９０８、９０８’ 通電経路
９０９ 障壁層（ＡｌＮなど）
９１０ メサ形成の際に損傷を受けた２ＤＥＧ部分
９１１ コンタクト部
９１２ 電極間部
【特許請求の範囲】
【請求項１】
チャネル層と、障壁層と、オーミック電極とを含み、
前記チャネル層および前記障壁層は、III族窒化物半導体から形成され、
前記障壁層は、前記チャネル層上方にヘテロ接合され、
前記チャネル層の上部の一部およびその上方の前記障壁層が除去されて凹部が形成され、
前記チャネル層および前記障壁層の一部にｎ型導電層領域が形成され、
前記ｎ型導電層領域は、前記凹部の表面を含み、
前記ｎ型導電層領域の深さが、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であり、
前記オーミック電極は、前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触していることを特徴とするIII族窒化物半導体素子。
【請求項２】
前記ｎ型導電層領域において、前記へテロ接合界面の幅が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上であることを特徴とする請求項１記載のIII族窒化物半導体素子。
【請求項３】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする請求項１または２記載のIII族窒化物半導体素子。
【請求項４】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記III族窒化物半導体素子の動作温度条件下で１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする請求項１から３のいずれか一項に記載のIII族窒化物半導体素子。
【請求項５】
前記凹部表面が、側面および底面を有し、
前記凹部側面が、前記へテロ接合界面に対して４５度±１５度の範囲内の傾斜角度を有することを特徴とする請求項１から４のいずれか一項に記載のIII族窒化物半導体素子。
【請求項６】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面における前記ｎ型不純物の濃度が、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする請求項１から５のいずれか一項に記載のIII族窒化物半導体素子。
【請求項７】
前記障壁層が、複数であり、
前記複数の障壁層が、前記チャネル層上方に積層され、
前記チャネル層に最も近接した前記障壁層が、他の障壁層よりもＡｌ組成比が高いことを特徴とする請求項１から６のいずれか一項に記載のIII族窒化物半導体素子。
【請求項８】
前記チャネル層に最も近接した前記障壁層が、ＡｌＮから形成されていることを特徴とする請求項７記載のIII族窒化物半導体素子。
【請求項９】
前記オーミック電極が、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）、それらの酸化物、およびそれらの窒化物からなる群から選択される少なくとも一つから形成されていることを特徴とする請求項１から８のいずれか一項に記載のIII族窒化物半導体素子。
【請求項１０】
前記ｎ型不純物が、２８Ｓｉおよび２９Ｓｉの少なくとも一方であることを特徴とする請求項１から９のいずれか一項に記載のIII族窒化物半導体素子。
【請求項１１】
前記チャネル層が、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）から形成され、前記障壁層が、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）から形成されていることを特徴とする請求項１から１０のいずれか一項に記載のIII族窒化物半導体素子。
【請求項１２】
前記凹部および前記オーミック電極が、それぞれ複数形成され、
前記オーミック電極が、１以上のソース電極と１以上のドレイン電極とを含み、
さらに、ゲート電極を含み、
前記ゲート電極が、前記障壁層上方に形成されており、
ヘテロ接合電界効果トランジスタとして用いられることを特徴とする請求項１から１１のいずれか一項に記載のIII族窒化物半導体素子。
【請求項１３】
III族窒化物半導体によりチャネル層を形成するチャネル層形成工程と、
前記チャネル層上方に、III族窒化物半導体をヘテロ接合させて障壁層を形成する障壁層形成工程と、
前記チャネル層の上部の一部およびその上方の前記障壁層を除去して凹部を形成する凹部形成工程と、
前記凹部の表面を含む領域に、ｎ型不純物イオンを、前記領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上の深さに達するように、電位差により加速してドーピングし、アニール処理により活性化してｎ型導電層領域を形成するｎ型導電層領域形成工程と、
前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触するオーミック電極を形成するオーミック電極形成工程とを含むことを特徴とするIII族窒化物半導体素子の製造方法。
【請求項１４】
前記ｎ型導電層領域における前記へテロ接合界面の幅が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上となるよう前記ｎ型導電層領域形成工程を行うことを特徴とする請求項１３記載の製造方法。
【請求項１５】
前記凹部形成工程において、前記凹部が側面および底面を有するように前記凹部を形成し、かつ、前記凹部側面が、前記へテロ接合界面に対して４５度±１５度の範囲内の傾斜角度を有するように前記凹部側面を形成することを特徴とする請求項１３または１４記載の製造方法。
【請求項１６】
前記ｎ型導電層形成工程において、ｎ型不純物イオンを、前記チャネル層上部における前記障壁層とのヘテロ接合界面で１×１０２０ｃｍ−３以上の濃度となるようにドーピングすることを特徴とする請求項１３から１５のいずれか一項に記載の製造方法。
【請求項１７】
前記ｎ型導電層領域形成工程において、前記ソース電極形成予定領域および前記ドレイン電極形成予定領域の少なくとも一部に、前記ｎ型不純物イオンを５×１０１５ｃｍ−２以上の実効ドーズ量でドーピングすることにより、前記ｎ型不純物イオン濃度を、前記チャネル層上部における前記障壁層とのヘテロ接合界面で１×１０２０ｃｍ−３以上とすることを特徴とする請求項１６記載の製造方法。
【請求項１８】
前記ｎ型導電層形成工程において、前記アニール処理を行う領域をあらかじめアニール保護膜で被覆し、前記アニール処理を、１，１００℃以上１，３００℃以下の温度で行うことを特徴とする請求項１３から１７のいずれか一項に記載の製造方法。
【請求項１９】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことを特徴とする請求項１３から１８のいずれか一項に記載の製造方法。
【請求項２０】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記ヘテロ接合電界効果トランジスタの動作温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことを特徴とする請求項１３から１９のいずれか一項に記載の製造方法。
【請求項２１】
前記ｎ型導電層領域形成工程において、２８Ｓｉおよび２９Ｓｉの少なくとも一方を前記ｎ型不純物としてドーピングすることを特徴とする請求項１３から２０のいずれか一項に記載の製造方法。
【請求項２２】
前記オーミック電極形成工程において、前記オーミック電極を、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）、それらの酸化物、およびそれらの窒化物からなる群から選択される少なくとも一つから形成されていることを特徴とする請求項１３から２１のいずれか一項に記載の製造方法。
【請求項２３】
前記チャネル層形成工程において、前記チャネル層を形成する前記III族窒化物半導体が、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）であり、
前記障壁層形成工程において、前記障壁層を形成する前記III族窒化物半導体が、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）であることを特徴とする請求項１３から２２のいずれか一項に記載の製造方法。
【請求項２４】
請求項１３から２３のいずれか一項に記載の製造方法により製造されることを特徴とするIII族窒化物半導体素子。
【請求項２５】
ヘテロ接合電界効果トランジスタとして用いられることを特徴とする請求項２４記載のIII族窒化物半導体素子。
【請求項２６】
請求項１から１０、２４および２５のいずれか一項に記載のIII族窒化物半導体素子を含むことを特徴とする電子装置。
【請求項１】
チャネル層と、障壁層と、オーミック電極とを含み、
前記チャネル層および前記障壁層は、III族窒化物半導体から形成され、
前記障壁層は、前記チャネル層上方にヘテロ接合され、
前記チャネル層の上部の一部およびその上方の前記障壁層が除去されて凹部が形成され、
前記チャネル層および前記障壁層の一部にｎ型導電層領域が形成され、
前記ｎ型導電層領域は、前記凹部の表面を含み、
前記ｎ型導電層領域の深さが、前記ｎ型導電層領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であり、
前記オーミック電極は、前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触していることを特徴とするIII族窒化物半導体素子。
【請求項２】
前記ｎ型導電層領域において、前記へテロ接合界面の幅が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上であることを特徴とする請求項１記載のIII族窒化物半導体素子。
【請求項３】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする請求項１または２記載のIII族窒化物半導体素子。
【請求項４】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記III族窒化物半導体素子の動作温度条件下で１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする請求項１から３のいずれか一項に記載のIII族窒化物半導体素子。
【請求項５】
前記凹部表面が、側面および底面を有し、
前記凹部側面が、前記へテロ接合界面に対して４５度±１５度の範囲内の傾斜角度を有することを特徴とする請求項１から４のいずれか一項に記載のIII族窒化物半導体素子。
【請求項６】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面における前記ｎ型不純物の濃度が、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする請求項１から５のいずれか一項に記載のIII族窒化物半導体素子。
【請求項７】
前記障壁層が、複数であり、
前記複数の障壁層が、前記チャネル層上方に積層され、
前記チャネル層に最も近接した前記障壁層が、他の障壁層よりもＡｌ組成比が高いことを特徴とする請求項１から６のいずれか一項に記載のIII族窒化物半導体素子。
【請求項８】
前記チャネル層に最も近接した前記障壁層が、ＡｌＮから形成されていることを特徴とする請求項７記載のIII族窒化物半導体素子。
【請求項９】
前記オーミック電極が、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）、それらの酸化物、およびそれらの窒化物からなる群から選択される少なくとも一つから形成されていることを特徴とする請求項１から８のいずれか一項に記載のIII族窒化物半導体素子。
【請求項１０】
前記ｎ型不純物が、２８Ｓｉおよび２９Ｓｉの少なくとも一方であることを特徴とする請求項１から９のいずれか一項に記載のIII族窒化物半導体素子。
【請求項１１】
前記チャネル層が、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）から形成され、前記障壁層が、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）から形成されていることを特徴とする請求項１から１０のいずれか一項に記載のIII族窒化物半導体素子。
【請求項１２】
前記凹部および前記オーミック電極が、それぞれ複数形成され、
前記オーミック電極が、１以上のソース電極と１以上のドレイン電極とを含み、
さらに、ゲート電極を含み、
前記ゲート電極が、前記障壁層上方に形成されており、
ヘテロ接合電界効果トランジスタとして用いられることを特徴とする請求項１から１１のいずれか一項に記載のIII族窒化物半導体素子。
【請求項１３】
III族窒化物半導体によりチャネル層を形成するチャネル層形成工程と、
前記チャネル層上方に、III族窒化物半導体をヘテロ接合させて障壁層を形成する障壁層形成工程と、
前記チャネル層の上部の一部およびその上方の前記障壁層を除去して凹部を形成する凹部形成工程と、
前記凹部の表面を含む領域に、ｎ型不純物イオンを、前記領域表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上の深さに達するように、電位差により加速してドーピングし、アニール処理により活性化してｎ型導電層領域を形成するｎ型導電層領域形成工程と、
前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触するオーミック電極を形成するオーミック電極形成工程とを含むことを特徴とするIII族窒化物半導体素子の製造方法。
【請求項１４】
前記ｎ型導電層領域における前記へテロ接合界面の幅が、前記ｎ型導電層領域表面と前記へテロ接合界面とが交わる線と垂直方向に５０ｎｍ以上となるよう前記ｎ型導電層領域形成工程を行うことを特徴とする請求項１３記載の製造方法。
【請求項１５】
前記凹部形成工程において、前記凹部が側面および底面を有するように前記凹部を形成し、かつ、前記凹部側面が、前記へテロ接合界面に対して４５度±１５度の範囲内の傾斜角度を有するように前記凹部側面を形成することを特徴とする請求項１３または１４記載の製造方法。
【請求項１６】
前記ｎ型導電層形成工程において、ｎ型不純物イオンを、前記チャネル層上部における前記障壁層とのヘテロ接合界面で１×１０２０ｃｍ−３以上の濃度となるようにドーピングすることを特徴とする請求項１３から１５のいずれか一項に記載の製造方法。
【請求項１７】
前記ｎ型導電層領域形成工程において、前記ソース電極形成予定領域および前記ドレイン電極形成予定領域の少なくとも一部に、前記ｎ型不純物イオンを５×１０１５ｃｍ−２以上の実効ドーズ量でドーピングすることにより、前記ｎ型不純物イオン濃度を、前記チャネル層上部における前記障壁層とのヘテロ接合界面で１×１０２０ｃｍ−３以上とすることを特徴とする請求項１６記載の製造方法。
【請求項１８】
前記ｎ型導電層形成工程において、前記アニール処理を行う領域をあらかじめアニール保護膜で被覆し、前記アニール処理を、１，１００℃以上１，３００℃以下の温度で行うことを特徴とする請求項１３から１７のいずれか一項に記載の製造方法。
【請求項１９】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、５℃以上３５℃以下の温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことを特徴とする請求項１３から１８のいずれか一項に記載の製造方法。
【請求項２０】
前記ｎ型導電層領域の前記チャネル層部分において、前記障壁層とのヘテロ接合界面におけるイオン化された前記ｎ型不純物の濃度が、前記ヘテロ接合電界効果トランジスタの動作温度条件下で１×１０１９ｃｍ−３以上となるように、前記ｎ型導電層領域形成工程における前記アニール処理を行うことを特徴とする請求項１３から１９のいずれか一項に記載の製造方法。
【請求項２１】
前記ｎ型導電層領域形成工程において、２８Ｓｉおよび２９Ｓｉの少なくとも一方を前記ｎ型不純物としてドーピングすることを特徴とする請求項１３から２０のいずれか一項に記載の製造方法。
【請求項２２】
前記オーミック電極形成工程において、前記オーミック電極を、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）もしくは金（Ａｕ）、それらの酸化物、およびそれらの窒化物からなる群から選択される少なくとも一つから形成されていることを特徴とする請求項１３から２１のいずれか一項に記載の製造方法。
【請求項２３】
前記チャネル層形成工程において、前記チャネル層を形成する前記III族窒化物半導体が、窒化ガリウム（ＧａＮ）、または窒化インジウムガリウム（ＩｎＧａＮ）であり、
前記障壁層形成工程において、前記障壁層を形成する前記III族窒化物半導体が、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、または窒化インジウムアルミニウム（ＩｎＡｌＮ）であることを特徴とする請求項１３から２２のいずれか一項に記載の製造方法。
【請求項２４】
請求項１３から２３のいずれか一項に記載の製造方法により製造されることを特徴とするIII族窒化物半導体素子。
【請求項２５】
ヘテロ接合電界効果トランジスタとして用いられることを特徴とする請求項２４記載のIII族窒化物半導体素子。
【請求項２６】
請求項１から１０、２４および２５のいずれか一項に記載のIII族窒化物半導体素子を含むことを特徴とする電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２１０７５１（Ｐ２０１１−２１０７５１Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７３８９１（Ｐ２０１０−７３８９１）
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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