ＩＳＦＥＴおよびＩＳＦＥＴアレイ
【課題】センサ感度を向上したＩＳＦＥＴおよびこのＩＳＦＥＴセルを適用したＩＳＦＥＴアレイを提供する。
【解決手段】第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備えるＩＳＦＥＴ２およびこのＩＳＦＥＴセルを適用したＩＳＦＥＴアレイ４。
【解決手段】第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備えるＩＳＦＥＴ２およびこのＩＳＦＥＴセルを適用したＩＳＦＥＴアレイ４。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＳＦＥＴおよびＩＳＦＥＴアレイに関し、特に、検出感度を向上したＩＳＦＥＴおよびＩＳＦＥＴアレイに関する。
【背景技術】
【０００２】
従来のイオン感応性電界効果トランジスタ（ＩＳＦＥＴ：Ion Sesitive Field Effect Transistor）からなるイオンセンサとして、バックゲートとソースとの間、およびバックゲートとドレインとの間に発生するバックゲート光電流を取り出すためのゲート電極を備え、このバックゲート光電流を用いて、ＩＳＦＥＴのソースやドレインにおいて発生する光電流を補正する構成が開示されている（例えば、特許文献１参照。）。
【０００３】
また、上記ＩＳＦＥＴを２次元的に複数個配置し、ｐＨの２次元分布を測定するものとして、水素イオン濃度分布測定装置がある（例えば、特許文献２参照。）。
【０００４】
一方、特許文献２に係るＩＳＦＥＴアレイを改良し、ＩＳＦＥＴアレイセル毎にＩＳＦＥＴの切り替えスイッチ用ＭＯＳＦＥＴを備えるＩＳＦＥＴアレイも開示されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６４３５９号公報
【特許文献２】特開平０５−３３７４５号公報
【特許文献３】特許第４１３７２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に係るＩＳＦＥＴでは、バルクに流れる電流で光読み出しを行うため、ノイズ情報が光読み出し電流に含まれる。また、アレイ化を図る場合、バルクに流れる電流で光読み出しを行うため、ｐウェル領域を互いに隣接セル間で分離する必要があり、構造が複雑となり、アレイ化が難しい。
【０００７】
特許文献２に係るＩＳＦＥＴアレイでは、一回測定して、次に測定するまで、安定化するのに時間を要する。
【０００８】
従来の技術では、ＩＳＦＥＴをアレイ化した場合、画素選択されていない時に画素が駆動していないため、測定値が安定しにくい。また、ＩＳＦＥＴセルが選択回路により選択されてからオン状態になって動作が安定化するまでに時間がかかる。
【０００９】
本発明の目的は、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用したＩＳＦＥＴアレイを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記ソース領域と、前記ウェル領域と、前記ドレイン領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、前記ゲート絶縁膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。
【００１１】
本発明の他の態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたイオン感応膜と、前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。
【００１２】
本発明の他の態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ソース領域と前記ドレイン領域間の前記ゲート絶縁膜上に配置されたゲートプラグ電極と、前記ドレイン領域上に配置されたドレインプラグ電極と、前記ソース領域と前記前記ドレインプラグ電極間に接続され、積層電極構造からなる蓄積キャパシタと、前記ゲートプラグ電極上に配置された遮光膜と、前記遮光膜上に配置されたイオン感応膜と、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。
【００１３】
本発明の他の態様によれば、行方向に延伸する複数のワード線と、前記ワード線に直交し、列方向に延伸する複数のビット線と、前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルとを備え、前記ＩＳＦＥＴセルは、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、前記ゲート絶縁膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴアレイが提供される。
【００１４】
本発明の他の態様によれば、行方向に延伸する複数のワード線と、前記ワード線に直交し、列方向に延伸する複数のビット線と、前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルとを備え、前記ＩＳＦＥＴセルは、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたイオン感応膜と、前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴアレイが提供される。
【発明の効果】
【００１５】
本発明によれば、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用したＩＳＦＥＴアレイを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】（ａ）第１の実施の形態に係るＩＳＦＥＴの模式的断面構造図、（ｂ）図１（ａ）のイオン検出部の拡大された模式的断面構造図。
【図２】第１の実施の形態に係るＩＳＦＥＴを適用したイオン検出動作の模式的説明図。
【図３】第１の実施の形態に係るＩＳＦＥＴのイオン検出動作を説明する回路構成図。
【図４】第１の実施の形態に係るＩＳＦＥＴの模式的平面パターン構成図。
【図５】第１の実施の形態に係るＩＳＦＥＴの光検出時のエネルギーポテンシャルダイヤグラム。
【図６】第１の実施の形態に係るＩＳＦＥＴのイオン検出時のエネルギーポテンシャルダイヤグラム。
【図７】第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ上に試料セルが搭載された様子を表す模式的鳥瞰構造図。
【図８】図７に対応するＩＳＦＥＴアレイを用いて検出したｐＨ分布の様子を表す模式的鳥瞰構造図。
【図９】第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。
【図１０】第２の実施の形態に係るＩＳＦＥＴの模式的断面構造図。
【図１１】（ａ）第２の実施の形態に係るＩＳＦＥＴの模式的回路構成図、（ｂ）図１１（ａ）の簡易な回路表示図。
【図１２】（ａ）第２の実施の形態に係るＩＳＦＥＴにおいて、選択回路オン状態における動作説明図、（ｂ）第２の実施の形態に係るＩＳＦＥＴにおいて、選択回路オフ状態における動作説明図。
【図１３】第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。
【図１４】図１３の動作モードの説明図。
【図１５】第３の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。
【図１６】第３の実施の形態に係るＩＳＦＥＴの模式的回路構成図。
【図１７】第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。
【図１８】第４の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。
【図１９】第５の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。
【発明を実施するための形態】
【００１７】
次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１８】
又、以下に示す第１〜第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
[第１の実施の形態]
（ＩＳＦＥＴ）
第１の実施の形態に係るＩＳＦＥＴ２の模式的断面構造は、図１（ａ）に示すように表され、図１（ａ）のイオン検出部の拡大された模式的断面構造は、図１（ｂ）に示すように表される。
【００２０】
また、第１の実施の形態に係るＩＳＦＥＴ２を適用したイオン検出動作時の構成は、図２に示すように表される。さらに、第１の実施の形態に係るＩＳＦＥＴ２のイオン検出動作を説明する回路構成は、図３に示すように表される。ここで、図１（ａ）および図２は、後述する図４のＩ−Ｉ線に沿う模式的断面構造に相当している。
【００２１】
第１の実施の形態に係るＩＳＦＥＴ２は、図１（ａ）に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０とを備える。
【００２２】
ここで、イオン検出部６は、図１（ｂ）に示すように、ソース領域１４とドレイン領域１６間のウェル領域１２と、ウェル領域１２上に配置されたゲート絶縁膜１８からなる。ここで、ゲート絶縁膜１８には、例えば、タンタルオキサイド、アルミナ、若しくはシリコン窒化膜を適用することができる。若しくは、シリコン熱酸化膜上にシリコン窒化膜を積層した構造、シリコン熱酸化膜上にタンタルオキサイドを成膜した構造でも良い。さらに、シリコン熱酸化膜、シリコン窒化膜、タンタルオキサイドの順に積層した構造のゲート絶縁膜（イオン感応膜）はシリコン窒化膜による防水性、タンタルオキサイドの優れた感度、ドリフト特性の面から、尚良い。ゲート絶縁膜１８上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。
【００２３】
第１の実施の形態に係るＩＳＦＥＴ２を適用したイオン検出動作時の構成は、図２に示すように表される。イオン検出部６のゲート絶縁膜１８には、液体試料２６が接触しており、液体試料２６中には、参照電極２４が配置されている。
【００２４】
参照電極２４は、ガラス封止されたキャピラリー電極構造を備え、当該キャピラリー電極には、一定の参照電圧ＶREFが供給される。また、ガラス材料としては、耐酸性、耐熱性、耐水性の良好な、例えば、石英などによって形成可能である。
【００２５】
イオン感応膜を透過した光を下のＳｉ基板内のｐｎ接合で検知するため、感応膜は、目的の波長領域の光を透過する材料であれば良い。可視光の場合はシリコン窒素化膜、タンタルオキサイドなどが挙げられる。
【００２６】
また、第１の実施の形態に係るＩＳＦＥＴ２は、ドレイン領域１６に接続された電源電圧ＶDと、ソース領域１４に接続されたＭＯＳＦＥＴＱLNとを備えていても良い。
【００２７】
第１の実施の形態に係るＩＳＦＥＴ２は、図３に示すように、イオン検出部６のイオン検出トランジスタＱiと、トランスファゲートＴＧによるトランスファゲートトランジスタＱGの直列回路で構成され、トランスファゲートトランジスタＱGのドレイン領域１６に電源電圧ＶDが接続され、イオン検出トランジスタＱiのソース領域１４には、ＭＯＳＦＥＴＱLNが接続される。
【００２８】
図３に示すように、第１の実施の形態に係るＩＳＦＥＴ２において、イオン検出トランジスタＱiのゲート上の参照電極ＲＥＦＧには参照電圧ＶREFが印加されている。イオン検出トランジスタＱiのゲート部がイオン検出部６に相当し、液体界面のポテンシャルによる入力イオン信号を受信する。出力信号は、イオン検出トランジスタＱiに直列接続されたＭＯＳＦＥＴＱLNのドレインから、ソースフォロアの出力電圧Ｖoutとして得る。この結果、ＭＯＳＦＥＴＱLNのドレイン端子より得られるソースフォロアの出力電圧Ｖoutが、入力イオン信号に対して、リニアに応答する。
【００２９】
（イオン検出動作）
第１の実施の形態に係るＩＳＦＥＴ２の模式的平面パターン構成は、図４に示すように表される。また、第１の実施の形態に係るＩＳＦＥＴの光検出時のエネルギーポテンシャルダイヤグラムは、図５に示すように表され、イオン検出時のエネルギーポテンシャルダイヤグラムは、図６に示すように表される。
【００３０】
第１の実施の形態に係るＩＳＦＥＴ２において、トランスファゲート電極２０の電位は、リセット情報・光情報の検出時は、オフ状態のローレベル、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０の電位よってオン、オフ制御することができる。
【００３１】
―リセット情報・光情報の検出―
リセット取得モードにおいては、図５に示すように、トランスファゲート電極２０の電位をローレベルにして、トランスファゲートトランジスタＱGをオフ状態にする。このとき、イオン検出部６からドレイン領域１６へのキャリア（電子）の流れは、トランスファゲート電極（ＴＧ）直下のポテンシャルバリアによって、塞き止められる。この状態では、ソース領域１４近傍の電子は半導体基板１０側に流出し、一方、ソース領域１４近傍の正孔は、ソース領域１４に流入する。
【００３２】
―イオン情報の検出―
次に、ＩＳＦＥＴモードにおいては、図６に示すように、トランスファゲート電極２０の電位をハイレベルにして、トランスファゲートトランジスタＱGをオン状態にする。このとき、トランスファゲート電極（ＴＧ）直下のポテンシャルバリア高さが低下するため、イオン検出部６からドレイン領域１６へのキャリア（電子）流入が引き起こされる。また、この状態では、ソース領域１４近傍の電子は半導体基板１０側に流出する。一方、ソース領域１４近傍の正孔は、ソース領域１４に流入する。
【００３３】
したがって、リセット取得モードにおいて得られたリセット情報・光情報をＩＳＦＥＴモードにおいては、得られたデータから差し引くことによって、正確なイオン情報を検出することができる。
【００３４】
第１の実施の形態に係るＩＳＦＥＴ２においては、バックゲート（ウェル領域１２）とソース領域１４間、バックゲート（ウェル領域１２）とドレイン領域１６間に発生するバックゲート光電流を、トランスファゲート電極２０のオン・オフ動作によって取り出すことができる。
【００３５】
尚、第１の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０およびドレイン領域１６・ソース領域１４上をパッシベーション膜２２で被覆し、イオン検出部６のパッシベーション膜２２を開口した構成とすることがイオン検出感度を向上する上で望ましい。
【００３６】
また、第１の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０に加える電圧を調節することにより、リセット情報、光情報を取得するモードと、ｐＨを取得するモードを切り替えることができるため、正確なイオン情報を検出することができる。
【００３７】
（ＩＳＦＥＴアレイ）
第１の実施の形態に係るＩＳＦＥＴ２によって構成されたＩＳＦＥＴセルＣijを、半導体基板１０上に、アレイ状に配列したＩＳＦＥＴアレイ４上に試料セル１００が搭載された様子を表す模式的鳥瞰構造は、図７に示すように表され、図７に対応するＩＳＦＥＴアレイ４を用いて検出したｐＨ分布２００の様子を表す模式的鳥瞰構造は、図８に示すように表される。図７および図８に示すように、各々のＩＳＦＥＴセルＣijに対応して、各々のｐＨ値ｐＨijが検出される。
【００３８】
第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図９に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。
【００３９】
ここで、ＩＳＦＥＴセルＣmnは、図９に示すように、イオン検出トランジスタＱmnとトランスファゲートトランジスタＱGとの直列回路からなる。
【００４０】
ＩＳＦＥＴセルＣmnは、前述の図２に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。
【００４１】
ここで、各々のＩＳＦＥＴセルＣmnのゲート絶縁膜１８には、例えば、タンタルオキサイド、若しくはシリコン窒化膜を適用することができる。各々のＩＳＦＥＴセルＣmnのゲート絶縁膜１８上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。
【００４２】
また、第１の実施の形態に係るＩＳＦＥＴアレイ４は、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱVNと、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、トランスファゲート電極２０を共通化したトランスファゲートラインに接続されたトランスファゲート電圧ＶTGとを備えていても良い。
【００４３】
イオン感応膜を透過した光を下のSi基板内のPN接合で検知するため、感応膜は、目的の波長領域の光を透過する材料。可視光の場合はシリコン窒素化膜、タンタルオキサイドなどが挙げられる。
【００４４】
また、第１の実施の形態に係るＩＳＦＥＴアレイ４において、ＭＯＳＦＥＴＱVNは、より簡単な構成を実現するためには、抵抗で置換しても良い。
【００４５】
バックゲート（ウェル領域１２）からリセットを読み出す場合は、アレイ化した場合、各ＩＳＦＥＴセルＣijでバックゲート（ウェル領域１２）を互いに分離して、独立させる必要があるが、第１の実施の形態に係るＩＳＦＥＴアレイ４においては、図９に示すように、トランスファゲート電極２０を共通化して、トランスファゲート電位ＶTGを加えることができる。
【００４６】
また、第１の実施の形態に係るＩＳＦＥＴアレイ４においては、ＩＳＦＥＴアレイ４が配置された半導体基板１０上に試料セル１００を配置し、リセット情報・光情報の検出時は、ＩＳＦＥＴセルＣijのトランスファゲート電極２０のトランスファゲート電圧ＶTGをオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０のトランスファゲート電圧ＶTGによってオン、オフ制御することによって、リセット情報・光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することができる。
【００４７】
[第２の実施の形態]
（ＩＳＦＥＴ）
第２の実施の形態に係るＩＳＦＥＴの模式的断面構造は、図１０に示すように表される。また、第２の実施の形態に係るＩＳＦＥＴの模式的回路構成は図１１（ａ）に示すように表され、図１１（ａ）の簡易な回路表示は、図１１（ｂ）に示すように表される。
【００４８】
第２の実施の形態に係るＩＳＦＥＴ２は、図１０〜図１１に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。
【００４９】
また、第２の実施の形態に係るＩＳＦＥＴ２は、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域上に配置されたゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。
【００５０】
また、第２の実施の形態に係るＩＳＦＥＴ２において、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。
【００５１】
ここで、イオン検出部６は、図１０に示すように、ソース領域１４とドレイン領域１６間のウェル領域１２と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９からなる。ここで、ゲート絶縁膜１８は、例えば、シリコン酸化膜、イオン感応膜１９は、例えば、タンタルオキサイド、若しくはシリコン窒化膜などで形成することができる。イオン感応膜１９上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。
【００５２】
図１０において、参照電極２４はガラス封止されたキャピラリー電極構造を備え、当該キャピラリー電極には、一定の参照電圧ＶREFが供給されている。また、ガラス材料としては、耐酸性、耐熱性、耐水性の良好な、例えば、石英などによって形成可能である。
【００５３】
尚、図１０に示される構造は、ＣＭＯＳ形成技術を適用して形成可能である。図１０において、ＬＯＣＯＳ絶縁膜１７の下部には、チャネルストッパ拡散層が形成されるが、図示を省略している。
【００５４】
第２の実施の形態に係るＩＳＦＥＴ２は、図１１に示すように、イオン検出トランジスタＱmnと蓄積キャパシタＣSとの並列回路からなる。
【００５５】
イオン検出トランジスタＱmnのドレインＤとソースＳ間に電源電圧が印加されたオン状態における動作は、図１２（ａ）に示すように表され、イオン検出トランジスタＱmnが導通状態にあり、かつ蓄積キャパシタＣSが電源電圧で充電された状態にある。イオン検出トランジスタＱmnのドレインＤとソースＳ間に電源電圧が印加されていないオフ状態における動作は、図１２（ｂ）に示すように表される。この場合においても、イオン検出トランジスタＱmnは、蓄積キャパシタＣSの蓄積電荷の放電電流によって、導通状態にあり、かつ蓄積キャパシタＣSは、放電状態にある。
【００５６】
第２の実施の形態に係るＩＳＦＥＴ２においては、イオン検出トランジスタＱmnに対して、蓄積キャパシタＣSを並列接続することにより、ドレインＤとソースＳ間に電源電圧が印加されたオン状態では蓄積キャパシタＣSが充電され、ドレインＤとソースＳ間に電源電圧が印加されないオフ状態では蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、安定性が向上する。
【００５７】
（ＩＳＦＥＴアレイ）
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図１３に示すように表される。また、図１３において、ＩＳＦＥＴセルＣmnにおける動作モードの説明は、図１４に示すように表される。図１３および図１４から明らかなように、垂直選択トランジスタＱVmと、水平選択トランジスタＱHnによって選択されるＩＳＦＥＴセルＣmnのイオン検出トランジスタＱmnは、垂直選択トランジスタＱVmと、水平選択トランジスタＱHnの両方が同時にＯＮ状態にあるとき、ＯＮ状態となる。垂直選択トランジスタＱVmと、水平選択トランジスタＱHnの両方が同時にＯＦＦ状態、若しくはいずれか一方がＯＦＦ状態にあるとき、ＯＦＦ状態となる。
【００５８】
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１３に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。
【００５９】
ここで、ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、図１１に示すように、それぞれイオン検出トランジスタＱ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmnと蓄積キャパシタＣSとの並列回路からなる。
【００６０】
ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、前述の図１０に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４と備える。
【００６１】
また、ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、さらに、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域２３上に配置されたゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。
【００６２】
また、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。
【００６３】
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１３に示すように、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた電源ラインに接続された電源電圧ＶDDとを備える。
【００６４】
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNとを備えていても良い。
【００６５】
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４においては、各画素のイオン検出トランジスタＱ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmnに対して、蓄積キャパシタＣSを並列接続し、これにより、画素選択時に蓄積キャパシタＣSが充電され、画素選択されていない時に蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、ＩＳＦＥＴアレイ４のアレイ動作を安定化することができる。すなわち、画素選択されていない時も蓄積キャパシタＣSから電力供給されるため、駆動状態を保持可能であり、安定性が向上する。
【００６６】
[第３の実施の形態]
（ＩＳＦＥＴ）
第３の実施の形態に係るＩＳＦＥＴの模式的断面構造は、図１５に示すように、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０を備える。その他の構成は、図１０に示した第２の実施の形態と同様であるため、重複説明は省略する。
【００６７】
また、第３の実施の形態に係るＩＳＦＥＴの模式的回路構成は、図１６に示すように、イオン検出部６のイオン検出トランジスタＱiと、トランスファゲートＴＧによるトランスファゲートトランジスタＱGの直列回路と、トランスファゲートトランジスタＱGのドレインとイオン検出トランジスタＱiのソース間に接続された蓄積キャパシタＣSとの並列回路で構成され、トランスファゲートトランジスタＱGのドレイン領域１６に電源電圧ＶDが接続され、イオン検出トランジスタＱiのソース領域１４には、ＭＯＳＦＥＴＱLNが接続される。
【００６８】
また、第３の実施の形態に係るＩＳＦＥＴは、第１の実施の形態に係るＩＳＦＥＴと、第２の実施の形態に係るＩＳＦＥＴとの両方の動作モードを兼ね備えている。
【００６９】
すなわち、第３の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０に加える電圧を調節することにより、リセット情報、光情報を取得するモードと、ｐＨを取得するモードを切り替えることができるため、正確なイオン情報を検出することができる。
【００７０】
また、第３の実施の形態に係るＩＳＦＥＴ２においては、イオン検出トランジスタＱmnとトランスファゲートトランジスタＱGの直列構成に対して、蓄積キャパシタＣSを並列接続することにより、ドレインＤとソースＳ間に電源電圧が印加されたオン状態では蓄積キャパシタＣSが充電され、ドレインＤとソースＳ間に電源電圧が印加されないオフ状態では蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、安定性が向上する。
【００７１】
（ＩＳＦＥＴアレイ）
第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図１７に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。
【００７２】
ここで、ＩＳＦＥＴセルＣmnは、図１６に示すように、イオン検出トランジスタＱiとトランスファゲートトランジスタＱGの直列回路と、ドレインとソース間に接続された蓄積キャパシタＣSとの並列回路で構成される。
【００７３】
ここで、ＩＳＦＥＴセルＣmnは、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。
【００７４】
ＩＳＦＥＴセルＣmnは、さらに、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域２３上のゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。
【００７５】
また、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。
【００７６】
第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１７に示すように、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNを備える。
【００７７】
第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた電源ラインに接続された電源電圧ＶDDとを備えていても良い。
【００７８】
第３の実施の形態に係るＩＳＦＥＴアレイ４においては、ＩＳＦＥＴアレイ４が配置された半導体基板１０上に試料セル１００を配置し、リセット情報・光情報の検出時は、ＩＳＦＥＴセルＣijのトランスファゲート電極２０のトランスファゲート電位ＶTGをオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０のトランスファゲート電位ＶTGによってオン、オフ制御することによって、リセット情報・光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することができる。
【００７９】
また、第３の実施の形態に係るＩＳＦＥＴアレイ４においては、各画素のイオン検出トランジスタＱmnとトランスファゲートトランジスタＱGの直列回路に対して、蓄積キャパシタＣSを並列接続し、これにより、画素選択時に蓄積キャパシタＣSが充電され、画素選択されていない時に蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、ＩＳＦＥＴアレイ４のアレイ動作を安定化することができる。すなわち、画素選択されていない時も蓄積キャパシタＣSから電力供給されるため、駆動状態を保持可能であり、安定性が向上する。
【００８０】
[第４の実施の形態]
第４の実施の形態に係るＩＳＦＥＴ２は、図１８に示すように、ソース領域、ドレイン領域、および第２ウェル領域上に配置されたパッシベーション膜２２と、パッシベーション膜２２上に配置された遮光膜５０ａとを備える。さらに、図１８に示すように、遮光膜５０ａ上にパッシベーション膜２２ａを備えていても良い。なお、遮光膜５０ａは、例えば、アルミニウムの薄膜層などで形成可能である。
【００８１】
また、図１８においては、第１ウェル領域１２に形成された第１ウェルコンタクト領域４５と、半導体基板１０に対して形成された基板コンタクト領域４３を備える。その他の構成は、図１０に示す第２の実施の形態と同様であるため、重複説明は省略する。
【００８２】
また、第４の実施の形態に係るＩＳＦＥＴ２も第２の実施の形態と同様に、図１３と同様にＩＳＦＥＴアレイ４を構成可能であるが、重複説明は省略する。
【００８３】
第４の実施の形態によれば、イオン検出部以外の領域に遮光膜を備えるため、イオン検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用し、常時駆動によって安定化可能なＩＳＦＥＴアレイを提供することができる。
【００８４】
[第５の実施の形態]
第５の実施の形態に係るＩＳＦＥＴ２は、図１９に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ソース領域１４とドレイン領域１６間のゲート絶縁膜１８上に配置されたゲートプラグ電極４０と、ドレイン領域１６上に配置されたドレインプラグ電極４４と、ソース領域１４とドレインプラグ電極４４間に接続され、積層電極４６・４８からなる蓄積キャパシタＣSと、ゲートプラグ電極４０上に配置された遮光膜４２と、遮光膜４２上に配置されたイオン感応膜１９と、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。
【００８５】
また、第５の実施の形態に係るＩＳＦＥＴ２は、図１９に示すように、第１ウェル領域１２および半導体基板１０上のゲート絶縁膜１８上に配置されたパッシベーション膜２２と、パッシベーション膜２２上に配置された遮光膜５０ａとを備える。遮光膜４２・５０ａは、例えば、アルミニウムの薄膜層などで形成可能である。その他の構成は、図１８に示す第４の実施の形態と同様であるため、重複説明は省略する。
【００８６】
また、第５の実施の形態に係るＩＳＦＥＴ２も第２の実施の形態と同様に、図１３と同様にＩＳＦＥＴアレイ４を構成可能であるが、重複説明は省略する。
【００８７】
第５の実施の形態に係るＩＳＦＥＴ２においては、遮光膜４２・５０ａを備えるため、イオン情報の検出感度を向上することができる。
【００８８】
また、第５の実施の形態に係るＩＳＦＥＴ２においては、蓄積キャパシタＣSを積層構造により形成できるため、集積度を向上することができる。
【００８９】
また、第５の実施の形態に係るＩＳＦＥＴ２においては、イオン検出部６を素子領域の全面に形成できるため、イオン情報の検出感度を向上することができる。
【００９０】
以上説明したように、本実施の形態によれば、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用し、常時駆動によって安定化可能なＩＳＦＥＴアレイを提供することができる。
【００９１】
（その他の実施の形態）
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００９３】
本発明のＩＳＦＥＴおよびＩＳＦＥＴアレイは、細胞のｐＨセンサ、ｐＨイオンの分布測定、水質調査、水質管理、環境測定、医療計測分野などに適用可能である。
【符号の説明】
【００９４】
２…ＩＳＦＥＴ
４…ＩＳＦＥＴアレイ
６…イオン検出部
１０…半導体基板
１２…ｐウェル層
１３…ｎウェルコンタクト領域
１４…ソース領域
１６…ドレイン領域
１７…ＬＯＣＯＳ絶縁膜
１８…ゲート絶縁膜
１９…イオン感応膜
２０…トランスファゲート電極（ＴＧ）
２１、４６、４８…キャパシタ電極
２２…パッシベーション膜
２３…ｎウェル層
２４…参照電極
２６…液体試料
３０…垂直走査回路
３２…水平走査回路
４０…ゲートプラグ電極
４３…基板コンタクト領域
４４…ドレインプラグ電極
４５…ｐウェルコンタクト領域
４２、５０、５０ａ…遮光膜
１００…試料セル
２００…ｐＨ分布
ＷＬ１，ＷＬ２，…，ＷＬｍ…ワード線（垂直走査線）
ＢＬ１，ＢＬ２，…，ＢＬｎ…ビット線（水平走査線）
ＱV1，ＱV2，…，ＱVm…垂直選択トランジスタ
ＱH1，ＱH2，…，ＱHn…水平選択トランジスタ
ＱLN…ＭＯＳＦＥＴ
Ｑi、Ｑ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmn…イオン検出トランジスタ
ＱG…トランスファゲートトランジスタ
Ｃ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmn…ＩＳＦＥＴセル
ＣS…蓄積キャパシタ
ＶREF…参照電圧
ＶD，ＶDD…電源電圧
Ｖout…出力電圧
ＶLN、ＶTG…ゲート電圧
ＶTG…トランスファゲート電圧
【技術分野】
【０００１】
本発明は、ＩＳＦＥＴおよびＩＳＦＥＴアレイに関し、特に、検出感度を向上したＩＳＦＥＴおよびＩＳＦＥＴアレイに関する。
【背景技術】
【０００２】
従来のイオン感応性電界効果トランジスタ（ＩＳＦＥＴ：Ion Sesitive Field Effect Transistor）からなるイオンセンサとして、バックゲートとソースとの間、およびバックゲートとドレインとの間に発生するバックゲート光電流を取り出すためのゲート電極を備え、このバックゲート光電流を用いて、ＩＳＦＥＴのソースやドレインにおいて発生する光電流を補正する構成が開示されている（例えば、特許文献１参照。）。
【０００３】
また、上記ＩＳＦＥＴを２次元的に複数個配置し、ｐＨの２次元分布を測定するものとして、水素イオン濃度分布測定装置がある（例えば、特許文献２参照。）。
【０００４】
一方、特許文献２に係るＩＳＦＥＴアレイを改良し、ＩＳＦＥＴアレイセル毎にＩＳＦＥＴの切り替えスイッチ用ＭＯＳＦＥＴを備えるＩＳＦＥＴアレイも開示されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６４３５９号公報
【特許文献２】特開平０５−３３７４５号公報
【特許文献３】特許第４１３７２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に係るＩＳＦＥＴでは、バルクに流れる電流で光読み出しを行うため、ノイズ情報が光読み出し電流に含まれる。また、アレイ化を図る場合、バルクに流れる電流で光読み出しを行うため、ｐウェル領域を互いに隣接セル間で分離する必要があり、構造が複雑となり、アレイ化が難しい。
【０００７】
特許文献２に係るＩＳＦＥＴアレイでは、一回測定して、次に測定するまで、安定化するのに時間を要する。
【０００８】
従来の技術では、ＩＳＦＥＴをアレイ化した場合、画素選択されていない時に画素が駆動していないため、測定値が安定しにくい。また、ＩＳＦＥＴセルが選択回路により選択されてからオン状態になって動作が安定化するまでに時間がかかる。
【０００９】
本発明の目的は、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用したＩＳＦＥＴアレイを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記ソース領域と、前記ウェル領域と、前記ドレイン領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、前記ゲート絶縁膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。
【００１１】
本発明の他の態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたイオン感応膜と、前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。
【００１２】
本発明の他の態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ソース領域と前記ドレイン領域間の前記ゲート絶縁膜上に配置されたゲートプラグ電極と、前記ドレイン領域上に配置されたドレインプラグ電極と、前記ソース領域と前記前記ドレインプラグ電極間に接続され、積層電極構造からなる蓄積キャパシタと、前記ゲートプラグ電極上に配置された遮光膜と、前記遮光膜上に配置されたイオン感応膜と、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。
【００１３】
本発明の他の態様によれば、行方向に延伸する複数のワード線と、前記ワード線に直交し、列方向に延伸する複数のビット線と、前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルとを備え、前記ＩＳＦＥＴセルは、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、前記ゲート絶縁膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴアレイが提供される。
【００１４】
本発明の他の態様によれば、行方向に延伸する複数のワード線と、前記ワード線に直交し、列方向に延伸する複数のビット線と、前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルとを備え、前記ＩＳＦＥＴセルは、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたイオン感応膜と、前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴアレイが提供される。
【発明の効果】
【００１５】
本発明によれば、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用したＩＳＦＥＴアレイを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】（ａ）第１の実施の形態に係るＩＳＦＥＴの模式的断面構造図、（ｂ）図１（ａ）のイオン検出部の拡大された模式的断面構造図。
【図２】第１の実施の形態に係るＩＳＦＥＴを適用したイオン検出動作の模式的説明図。
【図３】第１の実施の形態に係るＩＳＦＥＴのイオン検出動作を説明する回路構成図。
【図４】第１の実施の形態に係るＩＳＦＥＴの模式的平面パターン構成図。
【図５】第１の実施の形態に係るＩＳＦＥＴの光検出時のエネルギーポテンシャルダイヤグラム。
【図６】第１の実施の形態に係るＩＳＦＥＴのイオン検出時のエネルギーポテンシャルダイヤグラム。
【図７】第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ上に試料セルが搭載された様子を表す模式的鳥瞰構造図。
【図８】図７に対応するＩＳＦＥＴアレイを用いて検出したｐＨ分布の様子を表す模式的鳥瞰構造図。
【図９】第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。
【図１０】第２の実施の形態に係るＩＳＦＥＴの模式的断面構造図。
【図１１】（ａ）第２の実施の形態に係るＩＳＦＥＴの模式的回路構成図、（ｂ）図１１（ａ）の簡易な回路表示図。
【図１２】（ａ）第２の実施の形態に係るＩＳＦＥＴにおいて、選択回路オン状態における動作説明図、（ｂ）第２の実施の形態に係るＩＳＦＥＴにおいて、選択回路オフ状態における動作説明図。
【図１３】第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。
【図１４】図１３の動作モードの説明図。
【図１５】第３の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。
【図１６】第３の実施の形態に係るＩＳＦＥＴの模式的回路構成図。
【図１７】第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。
【図１８】第４の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。
【図１９】第５の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。
【発明を実施するための形態】
【００１７】
次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１８】
又、以下に示す第１〜第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
[第１の実施の形態]
（ＩＳＦＥＴ）
第１の実施の形態に係るＩＳＦＥＴ２の模式的断面構造は、図１（ａ）に示すように表され、図１（ａ）のイオン検出部の拡大された模式的断面構造は、図１（ｂ）に示すように表される。
【００２０】
また、第１の実施の形態に係るＩＳＦＥＴ２を適用したイオン検出動作時の構成は、図２に示すように表される。さらに、第１の実施の形態に係るＩＳＦＥＴ２のイオン検出動作を説明する回路構成は、図３に示すように表される。ここで、図１（ａ）および図２は、後述する図４のＩ−Ｉ線に沿う模式的断面構造に相当している。
【００２１】
第１の実施の形態に係るＩＳＦＥＴ２は、図１（ａ）に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０とを備える。
【００２２】
ここで、イオン検出部６は、図１（ｂ）に示すように、ソース領域１４とドレイン領域１６間のウェル領域１２と、ウェル領域１２上に配置されたゲート絶縁膜１８からなる。ここで、ゲート絶縁膜１８には、例えば、タンタルオキサイド、アルミナ、若しくはシリコン窒化膜を適用することができる。若しくは、シリコン熱酸化膜上にシリコン窒化膜を積層した構造、シリコン熱酸化膜上にタンタルオキサイドを成膜した構造でも良い。さらに、シリコン熱酸化膜、シリコン窒化膜、タンタルオキサイドの順に積層した構造のゲート絶縁膜（イオン感応膜）はシリコン窒化膜による防水性、タンタルオキサイドの優れた感度、ドリフト特性の面から、尚良い。ゲート絶縁膜１８上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。
【００２３】
第１の実施の形態に係るＩＳＦＥＴ２を適用したイオン検出動作時の構成は、図２に示すように表される。イオン検出部６のゲート絶縁膜１８には、液体試料２６が接触しており、液体試料２６中には、参照電極２４が配置されている。
【００２４】
参照電極２４は、ガラス封止されたキャピラリー電極構造を備え、当該キャピラリー電極には、一定の参照電圧ＶREFが供給される。また、ガラス材料としては、耐酸性、耐熱性、耐水性の良好な、例えば、石英などによって形成可能である。
【００２５】
イオン感応膜を透過した光を下のＳｉ基板内のｐｎ接合で検知するため、感応膜は、目的の波長領域の光を透過する材料であれば良い。可視光の場合はシリコン窒素化膜、タンタルオキサイドなどが挙げられる。
【００２６】
また、第１の実施の形態に係るＩＳＦＥＴ２は、ドレイン領域１６に接続された電源電圧ＶDと、ソース領域１４に接続されたＭＯＳＦＥＴＱLNとを備えていても良い。
【００２７】
第１の実施の形態に係るＩＳＦＥＴ２は、図３に示すように、イオン検出部６のイオン検出トランジスタＱiと、トランスファゲートＴＧによるトランスファゲートトランジスタＱGの直列回路で構成され、トランスファゲートトランジスタＱGのドレイン領域１６に電源電圧ＶDが接続され、イオン検出トランジスタＱiのソース領域１４には、ＭＯＳＦＥＴＱLNが接続される。
【００２８】
図３に示すように、第１の実施の形態に係るＩＳＦＥＴ２において、イオン検出トランジスタＱiのゲート上の参照電極ＲＥＦＧには参照電圧ＶREFが印加されている。イオン検出トランジスタＱiのゲート部がイオン検出部６に相当し、液体界面のポテンシャルによる入力イオン信号を受信する。出力信号は、イオン検出トランジスタＱiに直列接続されたＭＯＳＦＥＴＱLNのドレインから、ソースフォロアの出力電圧Ｖoutとして得る。この結果、ＭＯＳＦＥＴＱLNのドレイン端子より得られるソースフォロアの出力電圧Ｖoutが、入力イオン信号に対して、リニアに応答する。
【００２９】
（イオン検出動作）
第１の実施の形態に係るＩＳＦＥＴ２の模式的平面パターン構成は、図４に示すように表される。また、第１の実施の形態に係るＩＳＦＥＴの光検出時のエネルギーポテンシャルダイヤグラムは、図５に示すように表され、イオン検出時のエネルギーポテンシャルダイヤグラムは、図６に示すように表される。
【００３０】
第１の実施の形態に係るＩＳＦＥＴ２において、トランスファゲート電極２０の電位は、リセット情報・光情報の検出時は、オフ状態のローレベル、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０の電位よってオン、オフ制御することができる。
【００３１】
―リセット情報・光情報の検出―
リセット取得モードにおいては、図５に示すように、トランスファゲート電極２０の電位をローレベルにして、トランスファゲートトランジスタＱGをオフ状態にする。このとき、イオン検出部６からドレイン領域１６へのキャリア（電子）の流れは、トランスファゲート電極（ＴＧ）直下のポテンシャルバリアによって、塞き止められる。この状態では、ソース領域１４近傍の電子は半導体基板１０側に流出し、一方、ソース領域１４近傍の正孔は、ソース領域１４に流入する。
【００３２】
―イオン情報の検出―
次に、ＩＳＦＥＴモードにおいては、図６に示すように、トランスファゲート電極２０の電位をハイレベルにして、トランスファゲートトランジスタＱGをオン状態にする。このとき、トランスファゲート電極（ＴＧ）直下のポテンシャルバリア高さが低下するため、イオン検出部６からドレイン領域１６へのキャリア（電子）流入が引き起こされる。また、この状態では、ソース領域１４近傍の電子は半導体基板１０側に流出する。一方、ソース領域１４近傍の正孔は、ソース領域１４に流入する。
【００３３】
したがって、リセット取得モードにおいて得られたリセット情報・光情報をＩＳＦＥＴモードにおいては、得られたデータから差し引くことによって、正確なイオン情報を検出することができる。
【００３４】
第１の実施の形態に係るＩＳＦＥＴ２においては、バックゲート（ウェル領域１２）とソース領域１４間、バックゲート（ウェル領域１２）とドレイン領域１６間に発生するバックゲート光電流を、トランスファゲート電極２０のオン・オフ動作によって取り出すことができる。
【００３５】
尚、第１の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０およびドレイン領域１６・ソース領域１４上をパッシベーション膜２２で被覆し、イオン検出部６のパッシベーション膜２２を開口した構成とすることがイオン検出感度を向上する上で望ましい。
【００３６】
また、第１の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０に加える電圧を調節することにより、リセット情報、光情報を取得するモードと、ｐＨを取得するモードを切り替えることができるため、正確なイオン情報を検出することができる。
【００３７】
（ＩＳＦＥＴアレイ）
第１の実施の形態に係るＩＳＦＥＴ２によって構成されたＩＳＦＥＴセルＣijを、半導体基板１０上に、アレイ状に配列したＩＳＦＥＴアレイ４上に試料セル１００が搭載された様子を表す模式的鳥瞰構造は、図７に示すように表され、図７に対応するＩＳＦＥＴアレイ４を用いて検出したｐＨ分布２００の様子を表す模式的鳥瞰構造は、図８に示すように表される。図７および図８に示すように、各々のＩＳＦＥＴセルＣijに対応して、各々のｐＨ値ｐＨijが検出される。
【００３８】
第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図９に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。
【００３９】
ここで、ＩＳＦＥＴセルＣmnは、図９に示すように、イオン検出トランジスタＱmnとトランスファゲートトランジスタＱGとの直列回路からなる。
【００４０】
ＩＳＦＥＴセルＣmnは、前述の図２に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。
【００４１】
ここで、各々のＩＳＦＥＴセルＣmnのゲート絶縁膜１８には、例えば、タンタルオキサイド、若しくはシリコン窒化膜を適用することができる。各々のＩＳＦＥＴセルＣmnのゲート絶縁膜１８上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。
【００４２】
また、第１の実施の形態に係るＩＳＦＥＴアレイ４は、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱVNと、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、トランスファゲート電極２０を共通化したトランスファゲートラインに接続されたトランスファゲート電圧ＶTGとを備えていても良い。
【００４３】
イオン感応膜を透過した光を下のSi基板内のPN接合で検知するため、感応膜は、目的の波長領域の光を透過する材料。可視光の場合はシリコン窒素化膜、タンタルオキサイドなどが挙げられる。
【００４４】
また、第１の実施の形態に係るＩＳＦＥＴアレイ４において、ＭＯＳＦＥＴＱVNは、より簡単な構成を実現するためには、抵抗で置換しても良い。
【００４５】
バックゲート（ウェル領域１２）からリセットを読み出す場合は、アレイ化した場合、各ＩＳＦＥＴセルＣijでバックゲート（ウェル領域１２）を互いに分離して、独立させる必要があるが、第１の実施の形態に係るＩＳＦＥＴアレイ４においては、図９に示すように、トランスファゲート電極２０を共通化して、トランスファゲート電位ＶTGを加えることができる。
【００４６】
また、第１の実施の形態に係るＩＳＦＥＴアレイ４においては、ＩＳＦＥＴアレイ４が配置された半導体基板１０上に試料セル１００を配置し、リセット情報・光情報の検出時は、ＩＳＦＥＴセルＣijのトランスファゲート電極２０のトランスファゲート電圧ＶTGをオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０のトランスファゲート電圧ＶTGによってオン、オフ制御することによって、リセット情報・光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することができる。
【００４７】
[第２の実施の形態]
（ＩＳＦＥＴ）
第２の実施の形態に係るＩＳＦＥＴの模式的断面構造は、図１０に示すように表される。また、第２の実施の形態に係るＩＳＦＥＴの模式的回路構成は図１１（ａ）に示すように表され、図１１（ａ）の簡易な回路表示は、図１１（ｂ）に示すように表される。
【００４８】
第２の実施の形態に係るＩＳＦＥＴ２は、図１０〜図１１に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。
【００４９】
また、第２の実施の形態に係るＩＳＦＥＴ２は、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域上に配置されたゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。
【００５０】
また、第２の実施の形態に係るＩＳＦＥＴ２において、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。
【００５１】
ここで、イオン検出部６は、図１０に示すように、ソース領域１４とドレイン領域１６間のウェル領域１２と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９からなる。ここで、ゲート絶縁膜１８は、例えば、シリコン酸化膜、イオン感応膜１９は、例えば、タンタルオキサイド、若しくはシリコン窒化膜などで形成することができる。イオン感応膜１９上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。
【００５２】
図１０において、参照電極２４はガラス封止されたキャピラリー電極構造を備え、当該キャピラリー電極には、一定の参照電圧ＶREFが供給されている。また、ガラス材料としては、耐酸性、耐熱性、耐水性の良好な、例えば、石英などによって形成可能である。
【００５３】
尚、図１０に示される構造は、ＣＭＯＳ形成技術を適用して形成可能である。図１０において、ＬＯＣＯＳ絶縁膜１７の下部には、チャネルストッパ拡散層が形成されるが、図示を省略している。
【００５４】
第２の実施の形態に係るＩＳＦＥＴ２は、図１１に示すように、イオン検出トランジスタＱmnと蓄積キャパシタＣSとの並列回路からなる。
【００５５】
イオン検出トランジスタＱmnのドレインＤとソースＳ間に電源電圧が印加されたオン状態における動作は、図１２（ａ）に示すように表され、イオン検出トランジスタＱmnが導通状態にあり、かつ蓄積キャパシタＣSが電源電圧で充電された状態にある。イオン検出トランジスタＱmnのドレインＤとソースＳ間に電源電圧が印加されていないオフ状態における動作は、図１２（ｂ）に示すように表される。この場合においても、イオン検出トランジスタＱmnは、蓄積キャパシタＣSの蓄積電荷の放電電流によって、導通状態にあり、かつ蓄積キャパシタＣSは、放電状態にある。
【００５６】
第２の実施の形態に係るＩＳＦＥＴ２においては、イオン検出トランジスタＱmnに対して、蓄積キャパシタＣSを並列接続することにより、ドレインＤとソースＳ間に電源電圧が印加されたオン状態では蓄積キャパシタＣSが充電され、ドレインＤとソースＳ間に電源電圧が印加されないオフ状態では蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、安定性が向上する。
【００５７】
（ＩＳＦＥＴアレイ）
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図１３に示すように表される。また、図１３において、ＩＳＦＥＴセルＣmnにおける動作モードの説明は、図１４に示すように表される。図１３および図１４から明らかなように、垂直選択トランジスタＱVmと、水平選択トランジスタＱHnによって選択されるＩＳＦＥＴセルＣmnのイオン検出トランジスタＱmnは、垂直選択トランジスタＱVmと、水平選択トランジスタＱHnの両方が同時にＯＮ状態にあるとき、ＯＮ状態となる。垂直選択トランジスタＱVmと、水平選択トランジスタＱHnの両方が同時にＯＦＦ状態、若しくはいずれか一方がＯＦＦ状態にあるとき、ＯＦＦ状態となる。
【００５８】
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１３に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。
【００５９】
ここで、ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、図１１に示すように、それぞれイオン検出トランジスタＱ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmnと蓄積キャパシタＣSとの並列回路からなる。
【００６０】
ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、前述の図１０に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４と備える。
【００６１】
また、ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、さらに、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域２３上に配置されたゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。
【００６２】
また、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。
【００６３】
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１３に示すように、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた電源ラインに接続された電源電圧ＶDDとを備える。
【００６４】
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNとを備えていても良い。
【００６５】
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４においては、各画素のイオン検出トランジスタＱ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmnに対して、蓄積キャパシタＣSを並列接続し、これにより、画素選択時に蓄積キャパシタＣSが充電され、画素選択されていない時に蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、ＩＳＦＥＴアレイ４のアレイ動作を安定化することができる。すなわち、画素選択されていない時も蓄積キャパシタＣSから電力供給されるため、駆動状態を保持可能であり、安定性が向上する。
【００６６】
[第３の実施の形態]
（ＩＳＦＥＴ）
第３の実施の形態に係るＩＳＦＥＴの模式的断面構造は、図１５に示すように、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０を備える。その他の構成は、図１０に示した第２の実施の形態と同様であるため、重複説明は省略する。
【００６７】
また、第３の実施の形態に係るＩＳＦＥＴの模式的回路構成は、図１６に示すように、イオン検出部６のイオン検出トランジスタＱiと、トランスファゲートＴＧによるトランスファゲートトランジスタＱGの直列回路と、トランスファゲートトランジスタＱGのドレインとイオン検出トランジスタＱiのソース間に接続された蓄積キャパシタＣSとの並列回路で構成され、トランスファゲートトランジスタＱGのドレイン領域１６に電源電圧ＶDが接続され、イオン検出トランジスタＱiのソース領域１４には、ＭＯＳＦＥＴＱLNが接続される。
【００６８】
また、第３の実施の形態に係るＩＳＦＥＴは、第１の実施の形態に係るＩＳＦＥＴと、第２の実施の形態に係るＩＳＦＥＴとの両方の動作モードを兼ね備えている。
【００６９】
すなわち、第３の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０に加える電圧を調節することにより、リセット情報、光情報を取得するモードと、ｐＨを取得するモードを切り替えることができるため、正確なイオン情報を検出することができる。
【００７０】
また、第３の実施の形態に係るＩＳＦＥＴ２においては、イオン検出トランジスタＱmnとトランスファゲートトランジスタＱGの直列構成に対して、蓄積キャパシタＣSを並列接続することにより、ドレインＤとソースＳ間に電源電圧が印加されたオン状態では蓄積キャパシタＣSが充電され、ドレインＤとソースＳ間に電源電圧が印加されないオフ状態では蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、安定性が向上する。
【００７１】
（ＩＳＦＥＴアレイ）
第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図１７に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。
【００７２】
ここで、ＩＳＦＥＴセルＣmnは、図１６に示すように、イオン検出トランジスタＱiとトランスファゲートトランジスタＱGの直列回路と、ドレインとソース間に接続された蓄積キャパシタＣSとの並列回路で構成される。
【００７３】
ここで、ＩＳＦＥＴセルＣmnは、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。
【００７４】
ＩＳＦＥＴセルＣmnは、さらに、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域２３上のゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。
【００７５】
また、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。
【００７６】
第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１７に示すように、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNを備える。
【００７７】
第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた電源ラインに接続された電源電圧ＶDDとを備えていても良い。
【００７８】
第３の実施の形態に係るＩＳＦＥＴアレイ４においては、ＩＳＦＥＴアレイ４が配置された半導体基板１０上に試料セル１００を配置し、リセット情報・光情報の検出時は、ＩＳＦＥＴセルＣijのトランスファゲート電極２０のトランスファゲート電位ＶTGをオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０のトランスファゲート電位ＶTGによってオン、オフ制御することによって、リセット情報・光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することができる。
【００７９】
また、第３の実施の形態に係るＩＳＦＥＴアレイ４においては、各画素のイオン検出トランジスタＱmnとトランスファゲートトランジスタＱGの直列回路に対して、蓄積キャパシタＣSを並列接続し、これにより、画素選択時に蓄積キャパシタＣSが充電され、画素選択されていない時に蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、ＩＳＦＥＴアレイ４のアレイ動作を安定化することができる。すなわち、画素選択されていない時も蓄積キャパシタＣSから電力供給されるため、駆動状態を保持可能であり、安定性が向上する。
【００８０】
[第４の実施の形態]
第４の実施の形態に係るＩＳＦＥＴ２は、図１８に示すように、ソース領域、ドレイン領域、および第２ウェル領域上に配置されたパッシベーション膜２２と、パッシベーション膜２２上に配置された遮光膜５０ａとを備える。さらに、図１８に示すように、遮光膜５０ａ上にパッシベーション膜２２ａを備えていても良い。なお、遮光膜５０ａは、例えば、アルミニウムの薄膜層などで形成可能である。
【００８１】
また、図１８においては、第１ウェル領域１２に形成された第１ウェルコンタクト領域４５と、半導体基板１０に対して形成された基板コンタクト領域４３を備える。その他の構成は、図１０に示す第２の実施の形態と同様であるため、重複説明は省略する。
【００８２】
また、第４の実施の形態に係るＩＳＦＥＴ２も第２の実施の形態と同様に、図１３と同様にＩＳＦＥＴアレイ４を構成可能であるが、重複説明は省略する。
【００８３】
第４の実施の形態によれば、イオン検出部以外の領域に遮光膜を備えるため、イオン検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用し、常時駆動によって安定化可能なＩＳＦＥＴアレイを提供することができる。
【００８４】
[第５の実施の形態]
第５の実施の形態に係るＩＳＦＥＴ２は、図１９に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ソース領域１４とドレイン領域１６間のゲート絶縁膜１８上に配置されたゲートプラグ電極４０と、ドレイン領域１６上に配置されたドレインプラグ電極４４と、ソース領域１４とドレインプラグ電極４４間に接続され、積層電極４６・４８からなる蓄積キャパシタＣSと、ゲートプラグ電極４０上に配置された遮光膜４２と、遮光膜４２上に配置されたイオン感応膜１９と、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。
【００８５】
また、第５の実施の形態に係るＩＳＦＥＴ２は、図１９に示すように、第１ウェル領域１２および半導体基板１０上のゲート絶縁膜１８上に配置されたパッシベーション膜２２と、パッシベーション膜２２上に配置された遮光膜５０ａとを備える。遮光膜４２・５０ａは、例えば、アルミニウムの薄膜層などで形成可能である。その他の構成は、図１８に示す第４の実施の形態と同様であるため、重複説明は省略する。
【００８６】
また、第５の実施の形態に係るＩＳＦＥＴ２も第２の実施の形態と同様に、図１３と同様にＩＳＦＥＴアレイ４を構成可能であるが、重複説明は省略する。
【００８７】
第５の実施の形態に係るＩＳＦＥＴ２においては、遮光膜４２・５０ａを備えるため、イオン情報の検出感度を向上することができる。
【００８８】
また、第５の実施の形態に係るＩＳＦＥＴ２においては、蓄積キャパシタＣSを積層構造により形成できるため、集積度を向上することができる。
【００８９】
また、第５の実施の形態に係るＩＳＦＥＴ２においては、イオン検出部６を素子領域の全面に形成できるため、イオン情報の検出感度を向上することができる。
【００９０】
以上説明したように、本実施の形態によれば、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用し、常時駆動によって安定化可能なＩＳＦＥＴアレイを提供することができる。
【００９１】
（その他の実施の形態）
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００９３】
本発明のＩＳＦＥＴおよびＩＳＦＥＴアレイは、細胞のｐＨセンサ、ｐＨイオンの分布測定、水質調査、水質管理、環境測定、医療計測分野などに適用可能である。
【符号の説明】
【００９４】
２…ＩＳＦＥＴ
４…ＩＳＦＥＴアレイ
６…イオン検出部
１０…半導体基板
１２…ｐウェル層
１３…ｎウェルコンタクト領域
１４…ソース領域
１６…ドレイン領域
１７…ＬＯＣＯＳ絶縁膜
１８…ゲート絶縁膜
１９…イオン感応膜
２０…トランスファゲート電極（ＴＧ）
２１、４６、４８…キャパシタ電極
２２…パッシベーション膜
２３…ｎウェル層
２４…参照電極
２６…液体試料
３０…垂直走査回路
３２…水平走査回路
４０…ゲートプラグ電極
４３…基板コンタクト領域
４４…ドレインプラグ電極
４５…ｐウェルコンタクト領域
４２、５０、５０ａ…遮光膜
１００…試料セル
２００…ｐＨ分布
ＷＬ１，ＷＬ２，…，ＷＬｍ…ワード線（垂直走査線）
ＢＬ１，ＢＬ２，…，ＢＬｎ…ビット線（水平走査線）
ＱV1，ＱV2，…，ＱVm…垂直選択トランジスタ
ＱH1，ＱH2，…，ＱHn…水平選択トランジスタ
ＱLN…ＭＯＳＦＥＴ
Ｑi、Ｑ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmn…イオン検出トランジスタ
ＱG…トランスファゲートトランジスタ
Ｃ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmn…ＩＳＦＥＴセル
ＣS…蓄積キャパシタ
ＶREF…参照電圧
ＶD，ＶDD…電源電圧
Ｖout…出力電圧
ＶLN、ＶTG…ゲート電圧
ＶTG…トランスファゲート電圧
【特許請求の範囲】
【請求項１】
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、
前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記ソース領域と、前記ウェル領域と、前記ドレイン領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、
前記ゲート絶縁膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。
【請求項２】
前記ゲート絶縁膜上にイオン感応膜をさらに備えることを特徴とする請求項１に記載のＩＳＦＥＴ。
【請求項３】
前記トランスファゲート電極の電位は、リセット情報、光情報の検出時は、オフ状態のローレベル、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、前記トランスファゲート電極の電位よってオン、オフ制御することを特徴とする請求項１または２に記載のＩＳＦＥＴ。
【請求項４】
前記ドレイン領域に接続された電源電圧と、
前記ソース領域に接続されたＭＯＳＦＥＴと
を備え、全体が前記液体試料の液体界面のポテンシャルによる入力信号に対するソースフォロア回路となり、前記ＭＯＳＦＥＴのドレイン端子より得られる出力が、前記入力信号に対して、リニアに出力応答することを特徴とする請求項１〜３のいずれか１に記載のＩＳＦＥＴ。
【請求項５】
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたイオン感応膜と、
前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。
【請求項６】
前記半導体基板上に配置され、第１導電型を有する第２ウェル領域と、
前記第２ウェル領域上に配置され、第１導電型を有する第２ウェルコンタクト領域と、
前記第２ウェル領域上の前記ゲート絶縁膜上に配置され、前記第２ウェル領域との間で前記蓄積キャパシタを形成するキャパシタ電極と
を備えることを特徴とする請求項５に記載のＩＳＦＥＴ。
【請求項７】
前記ドレイン領域は、前記キャパシタ電極に接続され、前記ソース領域は、前記ウェルコンタクト領域に接続され、前記ドレイン領域と前記ソース領域間に並列に前記蓄積キャパシタを備えることを特徴とする請求項６に記載のＩＳＦＥＴ。
【請求項８】
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極を備えることを特徴とする請求項６または７に記載のＩＳＦＥＴ。
【請求項９】
前記ソース領域、前記ドレイン領域、および前記第２ウェル領域上に配置されたパッシべーション膜と、前記パッシべーション膜上に配置された遮光膜とを備えることを特徴とする請求項８に記載のＩＳＦＥＴ。
【請求項１０】
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域間の前記ゲート絶縁膜上に配置されたゲートプラグ電極と、
前記ドレイン領域上に配置されたドレインプラグ電極と、
前記ソース領域と前記前記ドレインプラグ電極間に接続され、積層電極からなる蓄積キャパシタと、
前記ゲートプラグ電極上に配置された遮光膜と、
前記遮光膜上に配置されたイオン感応膜と、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。
【請求項１１】
行方向に延伸する複数のワード線と、
前記ワード線に直交し、列方向に延伸する複数のビット線と、
前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、
前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、
前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、
前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、
前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルと
を備え、
前記ＩＳＦＥＴセルは、
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、
前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、
前記ゲート絶縁膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴアレイ。
【請求項１２】
前記複数の垂直選択トランジスタのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴと、
前記複数の水平選択トランジスタのドレインを共通接続して得られた電源ラインに接続された電源電圧と、
前記トランスファゲート電極を共通化したトランスファゲートラインに接続されたトランスファゲート電圧と
を備えることを特徴とする請求項１１に記載のＩＳＦＥＴアレイ。
【請求項１３】
前記ゲート絶縁膜上にイオン感応膜をさらに備えることを特徴とする請求項１１または１２に記載のＩＳＦＥＴアレイ。
【請求項１４】
前記ＩＳＦＥＴアレイが配置された半導体基板上に試料セルを配置し、リセット情報、光情報の検出時は、前記ＩＳＦＥＴセルの前記トランスファゲート電極の電位をオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、前記トランスファゲート電極の電位よってオン、オフ制御することによって、リセット情報、光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することを特徴とする請求項１１〜１３のいずれか１項に記載のＩＳＦＥＴアレイ。
【請求項１５】
行方向に延伸する複数のワード線と、
前記ワード線に直交し、列方向に延伸する複数のビット線と、
前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、
前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、
前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、
前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、
前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルと
を備え、
前記ＩＳＦＥＴセルは、
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたイオン感応膜と、
前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴアレイ。
【請求項１６】
前記ＩＳＦＥＴセルは、さらに
前記半導体基板上に配置され、第１導電型を有する第２ウェル領域と、
前記第２ウェル領域上に配置され、第１導電型を有する第２ウェルコンタクト領域と、
前記第２ウェル領域上の前記ゲート絶縁膜上に配置され、前記第２ウェル領域との間で前記蓄積キャパシタを形成するキャパシタ電極と
を備えることを特徴とする請求項１５に記載のＩＳＦＥＴアレイ。
【請求項１７】
前記ドレイン領域は、前記キャパシタ電極に接続され、前記ソース領域は、前記ウェルコンタクト領域に接続され、前記ドレイン領域と前記ソース領域間に並列に前記蓄積キャパシタを備えることを特徴とする請求項１６に記載のＩＳＦＥＴアレイ。
【請求項１８】
前記ＩＳＦＥＴセルは、さらに
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極を備えることを特徴とする請求項１６または１７に記載のＩＳＦＥＴアレイ。
【請求項１９】
前記複数の水平選択トランジスタのドレインを共通接続して得られた電源ラインに接続された電源電圧と、
前記複数の垂直選択トランジスタのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴを備えることを特徴とする請求項１５〜１８いずれか１項に記載のＩＳＦＥＴアレイ。
【請求項２０】
前記複数の水平選択トランジスタのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴと、
前記複数の垂直選択トランジスタのソースを共通接続して得られた電源ラインに接続された電源電圧とを備えることを特徴とする請求項１５〜１８のいずれか１項に記載のＩＳＦＥＴアレイ。
【請求項１】
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、
前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記ソース領域と、前記ウェル領域と、前記ドレイン領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、
前記ゲート絶縁膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。
【請求項２】
前記ゲート絶縁膜上にイオン感応膜をさらに備えることを特徴とする請求項１に記載のＩＳＦＥＴ。
【請求項３】
前記トランスファゲート電極の電位は、リセット情報、光情報の検出時は、オフ状態のローレベル、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、前記トランスファゲート電極の電位よってオン、オフ制御することを特徴とする請求項１または２に記載のＩＳＦＥＴ。
【請求項４】
前記ドレイン領域に接続された電源電圧と、
前記ソース領域に接続されたＭＯＳＦＥＴと
を備え、全体が前記液体試料の液体界面のポテンシャルによる入力信号に対するソースフォロア回路となり、前記ＭＯＳＦＥＴのドレイン端子より得られる出力が、前記入力信号に対して、リニアに出力応答することを特徴とする請求項１〜３のいずれか１に記載のＩＳＦＥＴ。
【請求項５】
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたイオン感応膜と、
前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。
【請求項６】
前記半導体基板上に配置され、第１導電型を有する第２ウェル領域と、
前記第２ウェル領域上に配置され、第１導電型を有する第２ウェルコンタクト領域と、
前記第２ウェル領域上の前記ゲート絶縁膜上に配置され、前記第２ウェル領域との間で前記蓄積キャパシタを形成するキャパシタ電極と
を備えることを特徴とする請求項５に記載のＩＳＦＥＴ。
【請求項７】
前記ドレイン領域は、前記キャパシタ電極に接続され、前記ソース領域は、前記ウェルコンタクト領域に接続され、前記ドレイン領域と前記ソース領域間に並列に前記蓄積キャパシタを備えることを特徴とする請求項６に記載のＩＳＦＥＴ。
【請求項８】
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極を備えることを特徴とする請求項６または７に記載のＩＳＦＥＴ。
【請求項９】
前記ソース領域、前記ドレイン領域、および前記第２ウェル領域上に配置されたパッシべーション膜と、前記パッシべーション膜上に配置された遮光膜とを備えることを特徴とする請求項８に記載のＩＳＦＥＴ。
【請求項１０】
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域間の前記ゲート絶縁膜上に配置されたゲートプラグ電極と、
前記ドレイン領域上に配置されたドレインプラグ電極と、
前記ソース領域と前記前記ドレインプラグ電極間に接続され、積層電極からなる蓄積キャパシタと、
前記ゲートプラグ電極上に配置された遮光膜と、
前記遮光膜上に配置されたイオン感応膜と、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。
【請求項１１】
行方向に延伸する複数のワード線と、
前記ワード線に直交し、列方向に延伸する複数のビット線と、
前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、
前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、
前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、
前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、
前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルと
を備え、
前記ＩＳＦＥＴセルは、
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、
前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、
前記ゲート絶縁膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴアレイ。
【請求項１２】
前記複数の垂直選択トランジスタのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴと、
前記複数の水平選択トランジスタのドレインを共通接続して得られた電源ラインに接続された電源電圧と、
前記トランスファゲート電極を共通化したトランスファゲートラインに接続されたトランスファゲート電圧と
を備えることを特徴とする請求項１１に記載のＩＳＦＥＴアレイ。
【請求項１３】
前記ゲート絶縁膜上にイオン感応膜をさらに備えることを特徴とする請求項１１または１２に記載のＩＳＦＥＴアレイ。
【請求項１４】
前記ＩＳＦＥＴアレイが配置された半導体基板上に試料セルを配置し、リセット情報、光情報の検出時は、前記ＩＳＦＥＴセルの前記トランスファゲート電極の電位をオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、前記トランスファゲート電極の電位よってオン、オフ制御することによって、リセット情報、光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することを特徴とする請求項１１〜１３のいずれか１項に記載のＩＳＦＥＴアレイ。
【請求項１５】
行方向に延伸する複数のワード線と、
前記ワード線に直交し、列方向に延伸する複数のビット線と、
前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、
前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、
前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、
前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、
前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルと
を備え、
前記ＩＳＦＥＴセルは、
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたイオン感応膜と、
前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴアレイ。
【請求項１６】
前記ＩＳＦＥＴセルは、さらに
前記半導体基板上に配置され、第１導電型を有する第２ウェル領域と、
前記第２ウェル領域上に配置され、第１導電型を有する第２ウェルコンタクト領域と、
前記第２ウェル領域上の前記ゲート絶縁膜上に配置され、前記第２ウェル領域との間で前記蓄積キャパシタを形成するキャパシタ電極と
を備えることを特徴とする請求項１５に記載のＩＳＦＥＴアレイ。
【請求項１７】
前記ドレイン領域は、前記キャパシタ電極に接続され、前記ソース領域は、前記ウェルコンタクト領域に接続され、前記ドレイン領域と前記ソース領域間に並列に前記蓄積キャパシタを備えることを特徴とする請求項１６に記載のＩＳＦＥＴアレイ。
【請求項１８】
前記ＩＳＦＥＴセルは、さらに
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極を備えることを特徴とする請求項１６または１７に記載のＩＳＦＥＴアレイ。
【請求項１９】
前記複数の水平選択トランジスタのドレインを共通接続して得られた電源ラインに接続された電源電圧と、
前記複数の垂直選択トランジスタのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴを備えることを特徴とする請求項１５〜１８いずれか１項に記載のＩＳＦＥＴアレイ。
【請求項２０】
前記複数の水平選択トランジスタのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴと、
前記複数の垂直選択トランジスタのソースを共通接続して得られた電源ラインに接続された電源電圧とを備えることを特徴とする請求項１５〜１８のいずれか１項に記載のＩＳＦＥＴアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２０２８６４（Ｐ２０１２−２０２８６４Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６８４９１（Ｐ２０１１−６８４９１）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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