ＭＯＳトランジスタ
【課題】 再現性の高い工程を用いて低抵抗のゲート電極を有するＧＯＬＤ構造を構成できるようにし、それにより、微細化が可能であるとともに信頼性の高いＭＯＳトランジスタを提供する。
【解決手段】 半導体基板１に形成したソース及びドレイン領域１０ａ，１０ｂと、酸化膜３ｂを介して形成したゲート電極５と、前記ソース及びドレイン領域１０ａ，１０ｂとチャネル形成領域３０の間に前記ソース及びドレイン領域１０ａ，１０ｂを取り囲むソース及びドレイン低濃度領域６ａ’，６ｂ’とを有するＭＯＳトランジスタにおいて、前記酸化膜３ｂを介して前記ソース及びドレイン低濃度領域６ａ’，６ｂ’に接する導電性である２つのサイドスペーサ９ａと、前記ゲート電極５及び前記サイドスペーサ９ａ上に形成された導電性薄膜１５とを有する。
【解決手段】 半導体基板１に形成したソース及びドレイン領域１０ａ，１０ｂと、酸化膜３ｂを介して形成したゲート電極５と、前記ソース及びドレイン領域１０ａ，１０ｂとチャネル形成領域３０の間に前記ソース及びドレイン領域１０ａ，１０ｂを取り囲むソース及びドレイン低濃度領域６ａ’，６ｂ’とを有するＭＯＳトランジスタにおいて、前記酸化膜３ｂを介して前記ソース及びドレイン低濃度領域６ａ’，６ｂ’に接する導電性である２つのサイドスペーサ９ａと、前記ゲート電極５及び前記サイドスペーサ９ａ上に形成された導電性薄膜１５とを有する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジスタに係り、特に、トランジスタ特性のバラツキの少ない、信頼性の高いＭＯＳトランジスタに好適なゲート電極構造に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタのソース・ドレイン構造は、初期においては、単純なシングルドレイン構造であったが、高耐圧性の必要などの理由により、Ｄｏｕｂｌｅ−Ｄｏｐｅｄ−Ｄｒａｉｎ構造（単に、ＤＤＤ構造ともいう）、Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ構造（単に、ＬＤＤ構造ともいう）が採用されるようになってきている。
【０００３】ＤＤＤ構造、ＬＤＤ構造はともに、ソース・ドレイン高濃度領域を取り囲んで、同じ伝導型のソース・ドレイン低濃度領域（単に、ＬＤＤともいう）を設けることにより、ゲート・ドレイン間に高電界領域が生じないようにしたものである。しかしながら、ＬＤＤ構造もトランジスタの高密度化のために、短チャネル化が進むにつれて、ＬＤＤ上のゲート酸化膜にホットキャリアがトラップされる現象が顕著となり、しきい値（Ｖｔｈ）や伝達コンダクタンス（ｇｍ）が経時的に変動を引き起こし、信頼性が低下するという問題が出てきた。
【０００４】そこで、この問題を解決するために、ＬＤＤ構造におけるソース・ドレイン低濃度領域上にまでゲート電極を延長し、ＬＤＤ上のゲート酸化膜中に注入されるホットキャリアによる電位をゲート電極の電位によって中和して、しきい値（Ｖｔｈ）や伝達コンダクタンス（ｇｍ）の変動を抑制することが可能なＧａｔｅ−ＯｖｅｒＬａｐｐｅｄ−Ｄｒａｉｎ構造（以下，単にＧＯＬＤ構造ともいう）が提案された。
【０００５】以下、逆Ｔ字型ＧＯＬＤ構造（単に、ＩＴ−ＧＯＬＤ構造ともいう）のＭＯＳトランジスタを概略製造工程とともに説明する。図４は、従来例のＭＯＳトランジスタを示す断面構成図であリ、図５は、従来例のＭＯＳトランジスタを製造するための概略工程図である。
【０００６】図４において、５０ＢはＩＴ−ＧＯＬＤ構造のＭＯＳトランジスタを示し、半導体基板１上に、トランジスタ素子分離用のフィールド酸化膜２ａが形成されており、この間にコンタクトホール２４ａ，２４ｂを通して、配線電極２５ａ，２５ｂに接続したソース・ドレイン高濃度領域１０ａ，１０ｂが逆Ｔ字型のゲート電極５ａを挟んで配置されており、ソース・ドレイン高濃度領域１０ａ，１０ｂを取り囲んで、ソース・ドレイン低濃度領域６ａ’，６ｂ’が形成されており、ソース・ドレイン領域６ａ’，６ｂ’の一部はゲート酸化膜３ａを介してゲート電極５ａの下に配置されている。所定の配線電極２５ａ，２５ｂの絶縁用に層間絶縁膜２３が形成されている。ゲート電極５ａ下の基板１のソース・ドレイン低濃度領域６ａ’，６ｂ’で挟まれた部分はチャネル形成領域３０となる。
【０００７】図５を参照して、このＭＯＳトランジスタ５０Ｂの概略製造方法を説明する。まず、図５の（ａ）に示すように、半導体基板１上にバッファ酸化膜を形成し、このバッファ酸化膜の所定箇所をシリコン窒化膜にてマスクして、フィールド酸化膜２を形成し、その後バッファ酸化膜とシリコン窒化膜を除去して、所定ゲート酸化膜３を形成した後、ポリシリコンなどからなる導電性薄膜４を形成する。
【０００８】次に、図５の（ｂ）に示すように、導電性薄膜４のゲート電極となる部分以外を適度にエッチングし、ゲート電極５部分を形成する。このとき、導電性薄膜４を全てエッチングしてしまうのではなく、適当な膜厚（例えば１０〜１００ｎｍ）だけ残して薄い導電性薄膜２０を形成する。その後、フィールド酸化膜２とゲート電極５をマスクにして、薄い導電性薄膜２０とゲート酸化膜３を介してイオン注入を行い、ソース・ドレイン低濃度領域６ａ，６ｂを形成する。ゲート電極５の下部のソース・ドレイン低濃度領域６ａ，６ｂに挟まれた基板１の部分はチャネル形成領域３０となる。
【０００９】次に、図５の（ｃ）に示すように、ゲート電極５及び導電性薄膜２０を蔽って、シリコン酸化膜からなる絶縁性薄膜２１を形成する。
【００１０】次に、図５の（ｄ）に示すように、絶縁性薄膜２１を反応性イオンエッチング法（以下、単にＲＩＥともいう）などの異方性エッチング法を用いてエッチングして、ゲート電極５の側面にサイドスペーサ２２を形成する。このエッチング工程で、薄い導電性薄膜２０もエッチングする。このとき、サイドスペーサ２２の下の導電性薄膜２０は導電性薄膜２０’として残るから、同じ材質のゲート電極５と一体になって、逆Ｔ字型をしたゲート電極５ａが形成され、フィールド酸化膜２は、フィールド酸化膜２ａとなる。このようにして形成されたサイドスペーサ２２及びフィールド酸化膜２ａをマスクとして，セルフアライン（自己整合）でイオン注入を行い、ソース・ドレイン低濃度領域６ａ，６ｂ中にソース・ドレイン高濃度領域１０ａ，１０ｂを形成する。ソース・ドレイン低濃度領域６ａ，６ｂは縮小して、ソース・ドレイン低濃度領域６ａ’，６ｂ’となる。
【００１１】次に、図５の（ｅ）に示すように、全面に層間絶縁膜２３を形成し、ソース・ドレイン高濃度領域１０ａ，１０ｂに通じるコンタクトホール２４ａ，２４ｂを設け、全面にアルミを形成し，これを所定形状に加工して、配線電極２５ａ，２５ｂを形成し、ＩＴ−ＧＯＬＤ構造を有するＭＯＳトランジスタ５０Ｂを得る。
【００１２】このＩＴ−ＧＯＬＤ構造の場合、ゲート電極５ａの薄い部分である導電性薄膜２０’がソース・ドレイン低濃度領域（ＬＤＤ）６ａ，６ｂ上に存在するため、ＬＤＤ表面のキャリア密度をゲート電極５ａによって制御でき、ホットキャリアによって生じるトランジスタ特性の変動を抑制し、信頼性を向上することができる。
【００１３】
【発明が解決しようとする課題】ところで、ＩＴ−ＧＯＬＤ構造は、デバイスの信頼性向上に大いに効果があるが、その製造方法が極めて難しく、安定でバラツキの少ないＭＯＳトランジスタを効率良く生産することが困難であるという問題点がある。
【００１４】特に、上述の図５の（ｂ）で示した、導電性薄膜４をエッチングして、ゲート電極５をそのままに残し、他の部分を厚さの薄い例えば５０ｎｍから１００ｎｍの範囲における特定の値を有する導電性薄膜２０に形成する工程の制御が極めて難しく、基本的にエッチング量のモニターが困難であるので、エッチング時間管理でエッチング量を管理するのであるが、エッチング装置使用状況、エッチング条件などのエッチングの再現性に関する管理が大変であり、簡単に導電性薄膜２０の膜厚が変動してしまう。
【００１５】すなわち、過剰にエッチングして、薄い導電性薄膜２０の領域が形成されなかった場合には、通常のＬＤＤ構造となり、ＧＯＬＤ構造の効果が得られない。一方、エッチング量が少なく、導電性薄膜２０の領域の膜厚が厚くなった場合には、ＬＤＤ領域へのイオン注入量が少なくなり、ＬＤＤ領域の直列抵抗が大きくなり、相互コンダクタンスが減少するなどして、ＭＯＳトランジスタ特性の劣化が生じる。さらに、基板（ウエハ）内で導電性薄膜２０領域の膜厚の均一性が悪い場合、ウエハ内のＭＯＳトランジスタ特性のばらつきを引き起こすので、これらの課題の解決が求められていた。
【００１６】そこで本発明は、上記課題を解決して、ＭＯＳトランジスタにおいて、再現性の高い工程を用いて低抵抗のゲート電極を有するＧＯＬＤ構造を構成できるようにし、それにより、微細化が可能であるとともに信頼性の高いＭＯＳトランジスタを提供することを目的とするものである。
【００１７】
【課題を解決するための手段】上記目的を達成するための手段として、第１の発明は、半導体基板と、前記半導体基板中に所定間隔離れて形成したソース及びドレイン高濃度領域と、前記ソース及びドレイン高濃度領域の間の前記半導体基板上に酸化膜を介して形成した導電性のゲート電極と、前記ゲート電極の下部の前記半導体基板部分をチャネル形成領域として、前記ソース及びドレイン高濃度領域と前記チャネル形成領域の間に前記ソース及びドレイン高濃度領域を取り囲んでそれぞれ形成したソース及びドレイン低濃度領域とを有するＭＯＳトランジスタにおいて、前記酸化膜を介して前記ソース及びドレイン低濃度領域に接する導電性である２つのサイドスペーサと、前記ゲート電極及び前記サイドスペーサ上に形成されており、前記ゲート電極と前記サイドスペーサとを電気的に接続する導電性薄膜とを有することを特徴とするＭＯＳトランジスタである。
【００１８】また、第２の発明は、第１の発明において、前記導電性薄膜をチタンジシリサイドから構成したことを特徴とするものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。なお、説明の簡便のため、構成要素について、従来例と同一のものには同一の参照符号を付しその説明を省略する。
【００２０】＜実施例＞図１は本発明のＭＯＳトランジスタの実施例を示す断面構成図であリ、図２は本発明のＭＯＳトランジスタの実施例を製造するための第１の概略工程図であリ、図３は本発明のＭＯＳトランジスタの実施例を製造するための第２の概略工程図である。
【００２１】図１に示すように、本発明の実施例であるＭＯＳトランジスタ５０Ａは、半導体基板１上に、トランジスタ素子分離用のフィールド酸化膜２が形成されており、この間にコンタクトホール１７ａ，１７ｂを通して、配線電極１９ａ，１９ｂに接続したソース・ドレイン高濃度領域１０ａ，１０ｂが左右にサイドスペーサ９ａを有するゲート電極５を挟んで配置されており、ソース・ドレイン高濃度領域１０ａ，１０ｂを取り囲んで、ソース・ドレイン低濃度領域６ａ’，６ｂ’が形成されており、ソース・ドレイン領域６ａ’，６ｂ’の一部はゲート酸化膜３ｂを介してサイドスペーサ９ａの下に配置されている。ここで、サイドスペーサ９ａは導電性を示し、同じく導電性を示すチタンシリサイド膜１５を介してゲート電極５に接続されている。また、所定の配線電極１９ａ，１９ｂの絶縁用に層間絶縁膜１６ａが形成されている。ゲート電極５の下部のソース・ドレイン低濃度領域６ａ，６ｂに挟まれた基板１の部分はチャネル形成領域３０となる。
【００２２】以下、本実施例のＭＯＳトランジスタについて、ＮＭＯＳトランジスタを例に、その製造方法を説明する。まず、図２の（ａ）に示すように、ｐ型シリコン基板１上に、熱酸化により，厚さ１３ｎｍのバッファ酸化膜を形成し、このバッファ酸化膜の上に、厚さ１４０ｎｍの図示しないシリコン窒化膜を熱ＣＶＤ法により形成し、このシリコン窒化膜をフォトリソ加工及びエッチング加工により所定パターン形状にしたものをマスクとして、バッファ酸化膜を選択的に熱酸化して、厚さ４００ｎｍのフィールド酸化膜２を形成する。その後、シリコン窒化膜とバッファ酸化膜を除去する。次に、熱酸化により、精密に厚さを９ｎｍに制御したゲート酸化膜３と、減圧ＣＶＤ法により、厚さ２００ｎｍのリンドープドポリシリコンからなる導電性薄膜４を順次全面に形成する。
【００２３】次に、図２の（ｂ）に示すように、フォトレジストを塗布して、所定パターン形状に露光現像して、図示しないフォトレジストパターンを形成し，これをマスクにして、例えば、塩素系のガスを用いるＲＩＥ法による異方性エッチングにより、ゲート電極５のみを残して、導電性薄膜４を除去する。次に、フィールド酸化膜２及びゲート電極をマスクとして、ゲート酸膜を通して、リンを加速電圧５０ｋｅＶ、ドーズ量２×１０13ｃｍ-2でイオン注入・ドライブインして、深さ２００ｎｍであるソース・ドレイン低濃度領域６ａ，６ｂを形成する。ゲート電極５の下部のソース・ドレイン低濃度領域６ａ，６ｂに挟まれた基板１の部分はチャネル形成領域３０となる。
【００２４】次に、図２の（ｃ）に示すように、熱酸化により厚さ１０ｎｍであるシリコン酸化膜７を形成する。酸化膜７は、ゲート電極５の側面及び上面に形成される。
【００２５】次に、図２の（ｄ）に示すように、減圧ＣＶＤ法により、厚さ２００ｎｍであるリンドープドポリシリコン膜８を全面に形成する。
【００２６】次に、図２の（ｅ）に示すように、例えば塩素系ガスを用いるＲＩＥ法による異方性エッチングを行い、ポリシリコン膜８を除去し、ゲート電極５の側面に酸化膜７を介してサイドスペーサ９を形成する。サイドスペーサ９の下部は、ゲート酸化膜を介して、ソース・ドレイン低濃度領域６ａ，６ｂに接している。
【００２７】次に、図２の（ｆ）に示すように、フィールド酸化膜２、ゲート電極５、ゲート電極５の側面に形成されている酸化膜７及びサイドスペーサ９をマスクとして、ゲート酸化膜３を通して、自己整合的にソース・ドレイン低濃度領域６ａ，６ｂの一部に、ヒ素を加速電圧５０ｋｅＶ、ドーズ量２×１０15ｃｍ-2で、イオン注入・ドライブインして深さ１００ｎｍであるソース・ドレイン高濃度領域１０ａ，１０ｂを形成する。ここで、ソース・ドレイン低濃度領域６ａ，６ｂは、ソース・ドレイン低濃度領域６ａ’，６ｂ’に縮小し、ＬＤＤ構造が得られる。
【００２８】次に、図３の（ｇ）に示すように、全面に、シランと酸素の混合ガスにＰ（リン）とＢ（ボロン）を添加したガスを用いた常圧ＣＶＤ法により、厚さ５００ｎｍのＢｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ（単にＢＰＳＧともいう）膜からなる層間絶縁膜１１を形成し、９００℃３０分間窒素雰囲気でＢＰＳＧ膜のフォローを行い、平坦化する。
【００２９】次に、図３の（ｈ）に示すように、ケミカル・メカニカル・ポリッシング（単に、ＣＭＰともいう）により、例えばエッチング時間の制御により、層間絶縁膜１１をエッチングして、ゲート電極５の上部の酸化膜７及びサイドスペーサ９ａの上部も除去して、ポリシリコンからなる露出面１２を得る。エッチングされて、サイドスペーサ９はサイドスペーサ９ａに、層間絶縁膜１１は層間絶縁膜１１ａに、酸化膜７は酸化膜７ａとなる。
【００３０】次に、図３の（ｉ）に示すように、露出面１２の表面に形成される、図示しない自然酸化膜を希フッ酸溶液を用いて除去した後、連続スパッタリング法により、厚さ５０ｎｍのＴｉ（Ｃｏ，Ｎｉなどでもよい）からなる高融点金属膜１３、及び、Ｔｉの酸化を防止するための厚さ１００ｎｍの窒化チタン（ＴｉＮ）からなる保護膜１４を形成する。
【００３１】次に、図３の（ｊ）に示すように、高速熱処理装置（ラピッド・サーマル・プロセッサであり、単にＲＴＰともいう）を用いて、６００度Ｃ程度、窒素雰囲気中で、熱処理する。このとき、高融点金属膜１３のＴｉはゲート電極５及びサイドスペーサ９ａのポリシリコンと反応し、チタンシリサイド（ＴｉＳｉ）を形成する。この時、ＴｉがＢＰＳＧ膜と接する場合には、Ｔｉは未反応のまま残る。続いて、硫酸洗浄により、保護膜１４及び未反応のＴｉ（すなわち層間絶縁膜１１ａ上の高融点金属膜の部分）を除去した後、ＲＴＰで今度は８００℃程度、アルゴン雰囲気で数十秒間熱処理を行うことによって、低抵抗で安定なチタンジシリサイド（ＴｉＳｉ2）膜１５がゲート電極５からサイドスペーサ９ａにわたって形成される。これにより、ゲート電極５と導電性のサイドスペーサ９がチタンシリサイド膜１５を介して電気的に導通がとれるようになる。
【００３２】次に、図３の（ｋ）に示すように、ＣＶＤ法により厚さ５００ｎｍのシリコン酸化膜からなる層間絶縁膜１６を形成する。層間絶縁膜１１ａと層間絶縁膜１６が合わさって、層間絶縁膜１６ａが形成される。
【００３３】次に、図３の（ｌ）に示すように、ソース・ドレイン高濃度領域１０ａ，１０ｂ上の層間絶縁膜１６ａにフォトリソ加工を施して、コンタクトホール１７ａ，１７ｂを形成後、アルミ膜を形成し、フォトリソ加工により、コンタクトホールを通してソース・ドレイン高濃度領域に接続する所定形状の配線電極１９ａ，１９ｂを形成し、本実施例のＭＯＳトランジスタ５０Ａを得る。
【００３４】このＭＯＳトランジスタ５０Ａにおいては、ゲート電極５と導電性のサイドスペーサ９ａはチタンシリサイド膜１５を介して電気的に接続されており、サイドスペーサ９ａの下面は、ゲート酸化膜３ｂを介して、ソース・ドレイン低濃度領域に接しており、上述のＧＯＬＤ構造を構成している。このように構成したことにより、ソース・ドレイン低濃度領域のイオン注入は、従来のＬＤＤ構造と同じく均一な膜厚のゲート酸化膜を介して注入されるため、従来のＧＯＬＤ構造と比較してウエハ内でのトランジスタ特性のばらつきを小さくすることができる。
【００３５】また、実質的にポリサイドゲート構造となるため、ゲート電極の低抵抗化が実現でき、配線による信号の遅延を防止でき、しかも、トランジスタの微細化に対応できる。また、サイドスペーサの材質としてポリシリコンを用いた場合には、サイドスペーサの選択エッチング時にゲート酸化膜がエッチングストッパとして機能するから、活性領域のシリコン基板が露出することがなく、サイドスペーサエッチング時に、汚染等を受けず、特性バラツキの少ないＭＯＳトランジスタ１０Ａを得ることができる。
【００３６】さらに、上述の各製造工程は、きわめて、一般的で制御性の良好なものであり、したがって、ＭＯＳトランジスタ１０Ａを精度よく製造することができる。以上ＮＭＯＳトランジスタを例に説明したが、ＰＭＯＳトランジスタに適用できることはいうまでもない。
【００３７】
【発明の効果】以上説明したように、本発明のＭＯＳトランジスタは、請求項１及び２によれば、酸化膜を介してソース及びドレイン低濃度領域に接する導電性である２つのサイドスペーサと、ゲート電極及び前記サイドスペーサ上に形成されており、前記ゲート電極と前記サイドスペーサとを電気的に接続する導電性薄膜とを有することにより、再現性の高い工程を用いて低抵抗のゲート電極を有するＧＯＬＤ構造を構成できるようにし、それにより、微細化が可能であるとともに信頼性の高いＭＯＳトランジスタを提供することができるという効果がある。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタの実施例を示す断面構成図である。
【図２】本発明のＭＯＳトランジスタの実施例を製造するための第１の概略工程図である。
【図３】本発明のＭＯＳトランジスタの実施例を製造するための第２の概略工程図である。
【図４】従来例のＭＯＳトランジスタを示す断面構成図である。
【図５】従来例のＭＯＳトランジスタを製造するための概略工程図である。
【符号の説明】
１…半導体（シリコン）基板、２…フィールド酸化膜、３，３ａ，３ｂ…ゲート酸化膜、４…導電性薄膜、５，５ａ…ゲート電極、６ａ，６ａ’，６ｂ，６ｂ’…ソース・ドレイン低濃度領域、７…酸化膜、８…ポリシリコン膜、９，９ａ…サイドスペーサ、１０ａ，１０ｂ…ソース・ドレイン高濃度領域、１１，１１ａ…層間絶縁膜、１２…（ゲート電極部の）ポリシリコン露出面、１３…高融点金属膜、１４…保護膜（ＴｉＮ：窒化チタン）、１５…チタンジシリサイド（ＴｉＳｉ2）膜、１６…層間絶縁膜、１７ａ，１７ｂ…コンタクトホール、１９ａ，１９ｂ…配線電極、２０…（薄い）導電性薄膜、２１…絶縁性薄膜、２２…サイドスペーサ、２３…層間絶縁膜、２４ａ，２４ｂ…コンタクトホール、２５ａ，２５ｂ…配線電極、３０…チャネル形成領域、５０Ａ，５０Ｂ…ＭＯＳトランジスタ。
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジスタに係り、特に、トランジスタ特性のバラツキの少ない、信頼性の高いＭＯＳトランジスタに好適なゲート電極構造に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタのソース・ドレイン構造は、初期においては、単純なシングルドレイン構造であったが、高耐圧性の必要などの理由により、Ｄｏｕｂｌｅ−Ｄｏｐｅｄ−Ｄｒａｉｎ構造（単に、ＤＤＤ構造ともいう）、Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ構造（単に、ＬＤＤ構造ともいう）が採用されるようになってきている。
【０００３】ＤＤＤ構造、ＬＤＤ構造はともに、ソース・ドレイン高濃度領域を取り囲んで、同じ伝導型のソース・ドレイン低濃度領域（単に、ＬＤＤともいう）を設けることにより、ゲート・ドレイン間に高電界領域が生じないようにしたものである。しかしながら、ＬＤＤ構造もトランジスタの高密度化のために、短チャネル化が進むにつれて、ＬＤＤ上のゲート酸化膜にホットキャリアがトラップされる現象が顕著となり、しきい値（Ｖｔｈ）や伝達コンダクタンス（ｇｍ）が経時的に変動を引き起こし、信頼性が低下するという問題が出てきた。
【０００４】そこで、この問題を解決するために、ＬＤＤ構造におけるソース・ドレイン低濃度領域上にまでゲート電極を延長し、ＬＤＤ上のゲート酸化膜中に注入されるホットキャリアによる電位をゲート電極の電位によって中和して、しきい値（Ｖｔｈ）や伝達コンダクタンス（ｇｍ）の変動を抑制することが可能なＧａｔｅ−ＯｖｅｒＬａｐｐｅｄ−Ｄｒａｉｎ構造（以下，単にＧＯＬＤ構造ともいう）が提案された。
【０００５】以下、逆Ｔ字型ＧＯＬＤ構造（単に、ＩＴ−ＧＯＬＤ構造ともいう）のＭＯＳトランジスタを概略製造工程とともに説明する。図４は、従来例のＭＯＳトランジスタを示す断面構成図であリ、図５は、従来例のＭＯＳトランジスタを製造するための概略工程図である。
【０００６】図４において、５０ＢはＩＴ−ＧＯＬＤ構造のＭＯＳトランジスタを示し、半導体基板１上に、トランジスタ素子分離用のフィールド酸化膜２ａが形成されており、この間にコンタクトホール２４ａ，２４ｂを通して、配線電極２５ａ，２５ｂに接続したソース・ドレイン高濃度領域１０ａ，１０ｂが逆Ｔ字型のゲート電極５ａを挟んで配置されており、ソース・ドレイン高濃度領域１０ａ，１０ｂを取り囲んで、ソース・ドレイン低濃度領域６ａ’，６ｂ’が形成されており、ソース・ドレイン領域６ａ’，６ｂ’の一部はゲート酸化膜３ａを介してゲート電極５ａの下に配置されている。所定の配線電極２５ａ，２５ｂの絶縁用に層間絶縁膜２３が形成されている。ゲート電極５ａ下の基板１のソース・ドレイン低濃度領域６ａ’，６ｂ’で挟まれた部分はチャネル形成領域３０となる。
【０００７】図５を参照して、このＭＯＳトランジスタ５０Ｂの概略製造方法を説明する。まず、図５の（ａ）に示すように、半導体基板１上にバッファ酸化膜を形成し、このバッファ酸化膜の所定箇所をシリコン窒化膜にてマスクして、フィールド酸化膜２を形成し、その後バッファ酸化膜とシリコン窒化膜を除去して、所定ゲート酸化膜３を形成した後、ポリシリコンなどからなる導電性薄膜４を形成する。
【０００８】次に、図５の（ｂ）に示すように、導電性薄膜４のゲート電極となる部分以外を適度にエッチングし、ゲート電極５部分を形成する。このとき、導電性薄膜４を全てエッチングしてしまうのではなく、適当な膜厚（例えば１０〜１００ｎｍ）だけ残して薄い導電性薄膜２０を形成する。その後、フィールド酸化膜２とゲート電極５をマスクにして、薄い導電性薄膜２０とゲート酸化膜３を介してイオン注入を行い、ソース・ドレイン低濃度領域６ａ，６ｂを形成する。ゲート電極５の下部のソース・ドレイン低濃度領域６ａ，６ｂに挟まれた基板１の部分はチャネル形成領域３０となる。
【０００９】次に、図５の（ｃ）に示すように、ゲート電極５及び導電性薄膜２０を蔽って、シリコン酸化膜からなる絶縁性薄膜２１を形成する。
【００１０】次に、図５の（ｄ）に示すように、絶縁性薄膜２１を反応性イオンエッチング法（以下、単にＲＩＥともいう）などの異方性エッチング法を用いてエッチングして、ゲート電極５の側面にサイドスペーサ２２を形成する。このエッチング工程で、薄い導電性薄膜２０もエッチングする。このとき、サイドスペーサ２２の下の導電性薄膜２０は導電性薄膜２０’として残るから、同じ材質のゲート電極５と一体になって、逆Ｔ字型をしたゲート電極５ａが形成され、フィールド酸化膜２は、フィールド酸化膜２ａとなる。このようにして形成されたサイドスペーサ２２及びフィールド酸化膜２ａをマスクとして，セルフアライン（自己整合）でイオン注入を行い、ソース・ドレイン低濃度領域６ａ，６ｂ中にソース・ドレイン高濃度領域１０ａ，１０ｂを形成する。ソース・ドレイン低濃度領域６ａ，６ｂは縮小して、ソース・ドレイン低濃度領域６ａ’，６ｂ’となる。
【００１１】次に、図５の（ｅ）に示すように、全面に層間絶縁膜２３を形成し、ソース・ドレイン高濃度領域１０ａ，１０ｂに通じるコンタクトホール２４ａ，２４ｂを設け、全面にアルミを形成し，これを所定形状に加工して、配線電極２５ａ，２５ｂを形成し、ＩＴ−ＧＯＬＤ構造を有するＭＯＳトランジスタ５０Ｂを得る。
【００１２】このＩＴ−ＧＯＬＤ構造の場合、ゲート電極５ａの薄い部分である導電性薄膜２０’がソース・ドレイン低濃度領域（ＬＤＤ）６ａ，６ｂ上に存在するため、ＬＤＤ表面のキャリア密度をゲート電極５ａによって制御でき、ホットキャリアによって生じるトランジスタ特性の変動を抑制し、信頼性を向上することができる。
【００１３】
【発明が解決しようとする課題】ところで、ＩＴ−ＧＯＬＤ構造は、デバイスの信頼性向上に大いに効果があるが、その製造方法が極めて難しく、安定でバラツキの少ないＭＯＳトランジスタを効率良く生産することが困難であるという問題点がある。
【００１４】特に、上述の図５の（ｂ）で示した、導電性薄膜４をエッチングして、ゲート電極５をそのままに残し、他の部分を厚さの薄い例えば５０ｎｍから１００ｎｍの範囲における特定の値を有する導電性薄膜２０に形成する工程の制御が極めて難しく、基本的にエッチング量のモニターが困難であるので、エッチング時間管理でエッチング量を管理するのであるが、エッチング装置使用状況、エッチング条件などのエッチングの再現性に関する管理が大変であり、簡単に導電性薄膜２０の膜厚が変動してしまう。
【００１５】すなわち、過剰にエッチングして、薄い導電性薄膜２０の領域が形成されなかった場合には、通常のＬＤＤ構造となり、ＧＯＬＤ構造の効果が得られない。一方、エッチング量が少なく、導電性薄膜２０の領域の膜厚が厚くなった場合には、ＬＤＤ領域へのイオン注入量が少なくなり、ＬＤＤ領域の直列抵抗が大きくなり、相互コンダクタンスが減少するなどして、ＭＯＳトランジスタ特性の劣化が生じる。さらに、基板（ウエハ）内で導電性薄膜２０領域の膜厚の均一性が悪い場合、ウエハ内のＭＯＳトランジスタ特性のばらつきを引き起こすので、これらの課題の解決が求められていた。
【００１６】そこで本発明は、上記課題を解決して、ＭＯＳトランジスタにおいて、再現性の高い工程を用いて低抵抗のゲート電極を有するＧＯＬＤ構造を構成できるようにし、それにより、微細化が可能であるとともに信頼性の高いＭＯＳトランジスタを提供することを目的とするものである。
【００１７】
【課題を解決するための手段】上記目的を達成するための手段として、第１の発明は、半導体基板と、前記半導体基板中に所定間隔離れて形成したソース及びドレイン高濃度領域と、前記ソース及びドレイン高濃度領域の間の前記半導体基板上に酸化膜を介して形成した導電性のゲート電極と、前記ゲート電極の下部の前記半導体基板部分をチャネル形成領域として、前記ソース及びドレイン高濃度領域と前記チャネル形成領域の間に前記ソース及びドレイン高濃度領域を取り囲んでそれぞれ形成したソース及びドレイン低濃度領域とを有するＭＯＳトランジスタにおいて、前記酸化膜を介して前記ソース及びドレイン低濃度領域に接する導電性である２つのサイドスペーサと、前記ゲート電極及び前記サイドスペーサ上に形成されており、前記ゲート電極と前記サイドスペーサとを電気的に接続する導電性薄膜とを有することを特徴とするＭＯＳトランジスタである。
【００１８】また、第２の発明は、第１の発明において、前記導電性薄膜をチタンジシリサイドから構成したことを特徴とするものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。なお、説明の簡便のため、構成要素について、従来例と同一のものには同一の参照符号を付しその説明を省略する。
【００２０】＜実施例＞図１は本発明のＭＯＳトランジスタの実施例を示す断面構成図であリ、図２は本発明のＭＯＳトランジスタの実施例を製造するための第１の概略工程図であリ、図３は本発明のＭＯＳトランジスタの実施例を製造するための第２の概略工程図である。
【００２１】図１に示すように、本発明の実施例であるＭＯＳトランジスタ５０Ａは、半導体基板１上に、トランジスタ素子分離用のフィールド酸化膜２が形成されており、この間にコンタクトホール１７ａ，１７ｂを通して、配線電極１９ａ，１９ｂに接続したソース・ドレイン高濃度領域１０ａ，１０ｂが左右にサイドスペーサ９ａを有するゲート電極５を挟んで配置されており、ソース・ドレイン高濃度領域１０ａ，１０ｂを取り囲んで、ソース・ドレイン低濃度領域６ａ’，６ｂ’が形成されており、ソース・ドレイン領域６ａ’，６ｂ’の一部はゲート酸化膜３ｂを介してサイドスペーサ９ａの下に配置されている。ここで、サイドスペーサ９ａは導電性を示し、同じく導電性を示すチタンシリサイド膜１５を介してゲート電極５に接続されている。また、所定の配線電極１９ａ，１９ｂの絶縁用に層間絶縁膜１６ａが形成されている。ゲート電極５の下部のソース・ドレイン低濃度領域６ａ，６ｂに挟まれた基板１の部分はチャネル形成領域３０となる。
【００２２】以下、本実施例のＭＯＳトランジスタについて、ＮＭＯＳトランジスタを例に、その製造方法を説明する。まず、図２の（ａ）に示すように、ｐ型シリコン基板１上に、熱酸化により，厚さ１３ｎｍのバッファ酸化膜を形成し、このバッファ酸化膜の上に、厚さ１４０ｎｍの図示しないシリコン窒化膜を熱ＣＶＤ法により形成し、このシリコン窒化膜をフォトリソ加工及びエッチング加工により所定パターン形状にしたものをマスクとして、バッファ酸化膜を選択的に熱酸化して、厚さ４００ｎｍのフィールド酸化膜２を形成する。その後、シリコン窒化膜とバッファ酸化膜を除去する。次に、熱酸化により、精密に厚さを９ｎｍに制御したゲート酸化膜３と、減圧ＣＶＤ法により、厚さ２００ｎｍのリンドープドポリシリコンからなる導電性薄膜４を順次全面に形成する。
【００２３】次に、図２の（ｂ）に示すように、フォトレジストを塗布して、所定パターン形状に露光現像して、図示しないフォトレジストパターンを形成し，これをマスクにして、例えば、塩素系のガスを用いるＲＩＥ法による異方性エッチングにより、ゲート電極５のみを残して、導電性薄膜４を除去する。次に、フィールド酸化膜２及びゲート電極をマスクとして、ゲート酸膜を通して、リンを加速電圧５０ｋｅＶ、ドーズ量２×１０13ｃｍ-2でイオン注入・ドライブインして、深さ２００ｎｍであるソース・ドレイン低濃度領域６ａ，６ｂを形成する。ゲート電極５の下部のソース・ドレイン低濃度領域６ａ，６ｂに挟まれた基板１の部分はチャネル形成領域３０となる。
【００２４】次に、図２の（ｃ）に示すように、熱酸化により厚さ１０ｎｍであるシリコン酸化膜７を形成する。酸化膜７は、ゲート電極５の側面及び上面に形成される。
【００２５】次に、図２の（ｄ）に示すように、減圧ＣＶＤ法により、厚さ２００ｎｍであるリンドープドポリシリコン膜８を全面に形成する。
【００２６】次に、図２の（ｅ）に示すように、例えば塩素系ガスを用いるＲＩＥ法による異方性エッチングを行い、ポリシリコン膜８を除去し、ゲート電極５の側面に酸化膜７を介してサイドスペーサ９を形成する。サイドスペーサ９の下部は、ゲート酸化膜を介して、ソース・ドレイン低濃度領域６ａ，６ｂに接している。
【００２７】次に、図２の（ｆ）に示すように、フィールド酸化膜２、ゲート電極５、ゲート電極５の側面に形成されている酸化膜７及びサイドスペーサ９をマスクとして、ゲート酸化膜３を通して、自己整合的にソース・ドレイン低濃度領域６ａ，６ｂの一部に、ヒ素を加速電圧５０ｋｅＶ、ドーズ量２×１０15ｃｍ-2で、イオン注入・ドライブインして深さ１００ｎｍであるソース・ドレイン高濃度領域１０ａ，１０ｂを形成する。ここで、ソース・ドレイン低濃度領域６ａ，６ｂは、ソース・ドレイン低濃度領域６ａ’，６ｂ’に縮小し、ＬＤＤ構造が得られる。
【００２８】次に、図３の（ｇ）に示すように、全面に、シランと酸素の混合ガスにＰ（リン）とＢ（ボロン）を添加したガスを用いた常圧ＣＶＤ法により、厚さ５００ｎｍのＢｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ（単にＢＰＳＧともいう）膜からなる層間絶縁膜１１を形成し、９００℃３０分間窒素雰囲気でＢＰＳＧ膜のフォローを行い、平坦化する。
【００２９】次に、図３の（ｈ）に示すように、ケミカル・メカニカル・ポリッシング（単に、ＣＭＰともいう）により、例えばエッチング時間の制御により、層間絶縁膜１１をエッチングして、ゲート電極５の上部の酸化膜７及びサイドスペーサ９ａの上部も除去して、ポリシリコンからなる露出面１２を得る。エッチングされて、サイドスペーサ９はサイドスペーサ９ａに、層間絶縁膜１１は層間絶縁膜１１ａに、酸化膜７は酸化膜７ａとなる。
【００３０】次に、図３の（ｉ）に示すように、露出面１２の表面に形成される、図示しない自然酸化膜を希フッ酸溶液を用いて除去した後、連続スパッタリング法により、厚さ５０ｎｍのＴｉ（Ｃｏ，Ｎｉなどでもよい）からなる高融点金属膜１３、及び、Ｔｉの酸化を防止するための厚さ１００ｎｍの窒化チタン（ＴｉＮ）からなる保護膜１４を形成する。
【００３１】次に、図３の（ｊ）に示すように、高速熱処理装置（ラピッド・サーマル・プロセッサであり、単にＲＴＰともいう）を用いて、６００度Ｃ程度、窒素雰囲気中で、熱処理する。このとき、高融点金属膜１３のＴｉはゲート電極５及びサイドスペーサ９ａのポリシリコンと反応し、チタンシリサイド（ＴｉＳｉ）を形成する。この時、ＴｉがＢＰＳＧ膜と接する場合には、Ｔｉは未反応のまま残る。続いて、硫酸洗浄により、保護膜１４及び未反応のＴｉ（すなわち層間絶縁膜１１ａ上の高融点金属膜の部分）を除去した後、ＲＴＰで今度は８００℃程度、アルゴン雰囲気で数十秒間熱処理を行うことによって、低抵抗で安定なチタンジシリサイド（ＴｉＳｉ2）膜１５がゲート電極５からサイドスペーサ９ａにわたって形成される。これにより、ゲート電極５と導電性のサイドスペーサ９がチタンシリサイド膜１５を介して電気的に導通がとれるようになる。
【００３２】次に、図３の（ｋ）に示すように、ＣＶＤ法により厚さ５００ｎｍのシリコン酸化膜からなる層間絶縁膜１６を形成する。層間絶縁膜１１ａと層間絶縁膜１６が合わさって、層間絶縁膜１６ａが形成される。
【００３３】次に、図３の（ｌ）に示すように、ソース・ドレイン高濃度領域１０ａ，１０ｂ上の層間絶縁膜１６ａにフォトリソ加工を施して、コンタクトホール１７ａ，１７ｂを形成後、アルミ膜を形成し、フォトリソ加工により、コンタクトホールを通してソース・ドレイン高濃度領域に接続する所定形状の配線電極１９ａ，１９ｂを形成し、本実施例のＭＯＳトランジスタ５０Ａを得る。
【００３４】このＭＯＳトランジスタ５０Ａにおいては、ゲート電極５と導電性のサイドスペーサ９ａはチタンシリサイド膜１５を介して電気的に接続されており、サイドスペーサ９ａの下面は、ゲート酸化膜３ｂを介して、ソース・ドレイン低濃度領域に接しており、上述のＧＯＬＤ構造を構成している。このように構成したことにより、ソース・ドレイン低濃度領域のイオン注入は、従来のＬＤＤ構造と同じく均一な膜厚のゲート酸化膜を介して注入されるため、従来のＧＯＬＤ構造と比較してウエハ内でのトランジスタ特性のばらつきを小さくすることができる。
【００３５】また、実質的にポリサイドゲート構造となるため、ゲート電極の低抵抗化が実現でき、配線による信号の遅延を防止でき、しかも、トランジスタの微細化に対応できる。また、サイドスペーサの材質としてポリシリコンを用いた場合には、サイドスペーサの選択エッチング時にゲート酸化膜がエッチングストッパとして機能するから、活性領域のシリコン基板が露出することがなく、サイドスペーサエッチング時に、汚染等を受けず、特性バラツキの少ないＭＯＳトランジスタ１０Ａを得ることができる。
【００３６】さらに、上述の各製造工程は、きわめて、一般的で制御性の良好なものであり、したがって、ＭＯＳトランジスタ１０Ａを精度よく製造することができる。以上ＮＭＯＳトランジスタを例に説明したが、ＰＭＯＳトランジスタに適用できることはいうまでもない。
【００３７】
【発明の効果】以上説明したように、本発明のＭＯＳトランジスタは、請求項１及び２によれば、酸化膜を介してソース及びドレイン低濃度領域に接する導電性である２つのサイドスペーサと、ゲート電極及び前記サイドスペーサ上に形成されており、前記ゲート電極と前記サイドスペーサとを電気的に接続する導電性薄膜とを有することにより、再現性の高い工程を用いて低抵抗のゲート電極を有するＧＯＬＤ構造を構成できるようにし、それにより、微細化が可能であるとともに信頼性の高いＭＯＳトランジスタを提供することができるという効果がある。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタの実施例を示す断面構成図である。
【図２】本発明のＭＯＳトランジスタの実施例を製造するための第１の概略工程図である。
【図３】本発明のＭＯＳトランジスタの実施例を製造するための第２の概略工程図である。
【図４】従来例のＭＯＳトランジスタを示す断面構成図である。
【図５】従来例のＭＯＳトランジスタを製造するための概略工程図である。
【符号の説明】
１…半導体（シリコン）基板、２…フィールド酸化膜、３，３ａ，３ｂ…ゲート酸化膜、４…導電性薄膜、５，５ａ…ゲート電極、６ａ，６ａ’，６ｂ，６ｂ’…ソース・ドレイン低濃度領域、７…酸化膜、８…ポリシリコン膜、９，９ａ…サイドスペーサ、１０ａ，１０ｂ…ソース・ドレイン高濃度領域、１１，１１ａ…層間絶縁膜、１２…（ゲート電極部の）ポリシリコン露出面、１３…高融点金属膜、１４…保護膜（ＴｉＮ：窒化チタン）、１５…チタンジシリサイド（ＴｉＳｉ2）膜、１６…層間絶縁膜、１７ａ，１７ｂ…コンタクトホール、１９ａ，１９ｂ…配線電極、２０…（薄い）導電性薄膜、２１…絶縁性薄膜、２２…サイドスペーサ、２３…層間絶縁膜、２４ａ，２４ｂ…コンタクトホール、２５ａ，２５ｂ…配線電極、３０…チャネル形成領域、５０Ａ，５０Ｂ…ＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】半導体基板と、前記半導体基板中に所定間隔離れて形成したソース及びドレイン高濃度領域と、前記ソース及びドレイン高濃度領域の間の前記半導体基板上に酸化膜を介して形成した導電性のゲート電極と、前記ゲート電極の下部の前記半導体基板部分をチャネル形成領域として、前記ソース及びドレイン高濃度領域と前記チャネル形成領域の間に前記ソース及びドレイン高濃度領域を取り囲んでそれぞれ形成したソース及びドレイン低濃度領域とを有するＭＯＳトランジスタにおいて、前記酸化膜を介して前記ソース及びドレイン低濃度領域に接する導電性である２つのサイドスペーサと、前記ゲート電極及び前記サイドスペーサ上に形成されており、前記ゲート電極と前記サイドスペーサとを電気的に接続する導電性薄膜とを有することを特徴とするＭＯＳトランジスタ。
【請求項２】前記導電性薄膜をチタンジシリサイドから構成したことを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項１】半導体基板と、前記半導体基板中に所定間隔離れて形成したソース及びドレイン高濃度領域と、前記ソース及びドレイン高濃度領域の間の前記半導体基板上に酸化膜を介して形成した導電性のゲート電極と、前記ゲート電極の下部の前記半導体基板部分をチャネル形成領域として、前記ソース及びドレイン高濃度領域と前記チャネル形成領域の間に前記ソース及びドレイン高濃度領域を取り囲んでそれぞれ形成したソース及びドレイン低濃度領域とを有するＭＯＳトランジスタにおいて、前記酸化膜を介して前記ソース及びドレイン低濃度領域に接する導電性である２つのサイドスペーサと、前記ゲート電極及び前記サイドスペーサ上に形成されており、前記ゲート電極と前記サイドスペーサとを電気的に接続する導電性薄膜とを有することを特徴とするＭＯＳトランジスタ。
【請求項２】前記導電性薄膜をチタンジシリサイドから構成したことを特徴とする請求項１に記載のＭＯＳトランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００２−２２２９４６（Ｐ２００２−２２２９４６Ａ）
【公開日】平成１４年８月９日（２００２．８．９）
【国際特許分類】
【出願番号】特願２００１−１９６４４（Ｐ２００１−１９６４４）
【出願日】平成１３年１月２９日（２００１．１．２９）
【出願人】（０００００４３２９）日本ビクター株式会社 (3,896)
【Ｆターム（参考）】
【公開日】平成１４年８月９日（２００２．８．９）
【国際特許分類】
【出願日】平成１３年１月２９日（２００１．１．２９）
【出願人】（０００００４３２９）日本ビクター株式会社 (3,896)
【Ｆターム（参考）】
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