Pチャネル型パワーMOSFET
【課題】PチャネルパワーMOSFETにおいて、同手法に従い、トレンチ内にP+ポリシリコンゲート電極とP+フィールドプレート電極を有するトレンチ内ダブルゲート型PチャネルパワーMOSFETを製作して、種々の特性を測定したところ、高温状態で、基板に対してゲートに負のバイアスを印加し続けると、PチャネルパワーMOSFETの閾値電圧の絶対値がストレス印加時間と共に次第に大きくなってゆく現象があることが明らかとなった。
【解決手段】本願の一つの発明は、N型ポリシリコン線状フィールドプレート電極およびN型ポリシリコン線状ゲート電極を各トレンチ部に有するPチャネル型パワーMOSFETである。
【解決手段】本願の一つの発明は、N型ポリシリコン線状フィールドプレート電極およびN型ポリシリコン線状ゲート電極を各トレンチ部に有するPチャネル型パワーMOSFETである。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置(または半導体集積回路装置)におけるMOSFETデバイス技術に適用して有効な技術に関する。
【背景技術】
【0002】
日本特開2006−202931号公報(特許文献1)または、これに対応する米国特許公開2006−157779号公報(特許文献2)には、通常のトレンチゲート(Trench Gate)電極の下方にフィールドプレート(Field Plate)電極を有するNチャネル型MOSFETが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2006−202931号公報
【特許文献2】米国特許公開2006−157779号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
通常、パワーMOSFETの開発は、オン抵抗で優れるNチャネルパワーMOSFET(N−Channel Power MOSFET)を優先して開発し、PチャネルパワーMOSFET(P−Channel Power MOSFET)の設計開発は、対応するNチャネルパワーMOSFETをベースとして、そのデバイスにおいて、PN反転処理を施した構成に基づいて行われる場合が多い。従って、本願の発明者らは、通常のトレンチゲート(Trench Gate)電極の下方にフィールドプレート(Field Plate)電極を有する(トレンチ内ダブルゲート型)PチャネルパワーMOSFETにおいて、同手法に従い、トレンチ内にP+ポリシリコンゲート(Polysilicon Gate)電極(真性ゲート電極)とP+フィールドプレート電極(フィールドプレートゲート電極)を有するPチャネルパワーMOSFETを製作して、種々の特性を測定したところ、ベースとなったNチャネルパワーMOSFETと比較して、種々の問題があることが明らかとなった。すなわち、Nチャネルデバイス(N−Channel Device)では問題になるレベルではなかった、ゲートバイアスストレス試験(Gate Bias Stress Test)において、たとえばNBTI(Negative Bias Temperature Instability)等の信頼性不良が発生する。これは、高温状態で、基板に対してゲートに負のバイアスを印加し続けると、その高温/高バイアスストレスによって界面準位や酸化膜トラップを生成し、PチャネルパワーMOSFETの閾値電圧(Vth)やオン抵抗の絶対値がストレス印加時間と共に次第に大きくなってゆく経時劣化現象である。
【0005】
本願発明は、これらの課題を解決するためになされたものである。
【0006】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【0007】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】
すなわち、本願の一つの発明は、N型ポリシリコン線状フィールドプレート電極およびN型ポリシリコン線状ゲート電極を各トレンチ部に有するPチャネル型パワーMOSFETである。
【発明の効果】
【0010】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0011】
すなわち、N型ポリシリコン線状フィールドプレート電極およびN型ポリシリコン線状ゲート電極を各トレンチ部に有するPチャネル型パワーMOSFETとすることにより、Vthの経時劣化を改善することができる。
【図面の簡単な説明】
【0012】
【図1】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのチップ上面図である。
【図2】図1のセル領域切り出し部R1の拡大上面図である。
【図3】図2のX−X’断面に対応するデバイス断面図(第1の実施の形態)である。
【図4】図1のY’−Y断面に対応するデバイス断面図(第1の実施の形態)である。
【図5】図1のY’’−Y断面に対応するデバイス断面図(第1の実施の形態)である。
【図6】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(トレンチ加工用ハードマスク膜パターニング工程)である。
【図7】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(トレンチ加工工程)である。
【図8】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート周辺絶縁膜成膜工程)である。
【図9】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート電極用ポリシリコン膜成膜工程)である。
【図10】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート加工工程)である。
【図11】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート周辺絶縁膜エッチバック工程)である。
【図12】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート絶縁膜成膜工程)である。
【図13】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート電極用ポリシリコン膜成膜工程)である。
【図14】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート電極パターニング工程)である。
【図15】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(Nチャネル領域形成工程)である。
【図16】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(P+ソース領域形成工程)である。
【図17】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(層間絶縁膜成膜工程)である。
【図18】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(コンタクトホール形成工程)である。
【図19】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(コンタクトホール延長およびN+ボディコンタクト領域形成工程)である。
【図20】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(バリアメタル膜成膜工程)である。
【図21】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(アルミニウム系ソースメタル電極膜成膜工程)である。
【図22】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ポリイミド系ファイナルパッシベーション膜成膜工程)である。
【図23】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲートパッド開口およびソースパッド開口形成工程)である。
【図24】図2のX−X’断面に対応するデバイス断面図(第2の実施の形態)である。
【図25】図1のY’−Y断面に対応するデバイス断面図(第2の実施の形態)である。
【図26】図1のY’’−Y断面に対応するデバイス断面図(第2の実施の形態)である。
【図27】比較例(トレンチゲート電極およびフィールドプレート電極がP型)のデバイスのNBT閾値変動特性のデータプロット図である。
【図28】第1の実施の形態(トレンチゲート電極およびフィールドプレート電極がN型)のデバイスのNBT閾値変動特性のデータプロット図である。
【図29】第2の実施の形態(トレンチゲート電極がP型で、フィールドプレート電極がN型)のデバイスのNBT閾値変動特性のデータプロット図である。
【図30】図1のY’’−Y断面に対応する第1の実施の形態の変形例(ソース接続型構造)のデバイス断面図(第2の実施の形態の変形例)である。
【発明を実施するための形態】
【0013】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【0014】
1.以下を含むPチャネルパワーMOSFET:
(a)第1及び第2の主面を有するシリコン系半導体基板;
(b)前記第1の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたN型ポリシリコン線状ゲート電極。
【0015】
2.前記1項のPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板は、前記第2の主面側にP型シリコン単結晶基板領域を有する。
【0016】
3.前記2項のPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板は、前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。
【0017】
4.前記1から3項のいずれか一つのPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板の前記第2の主面上には、メタルドレイン電極が設けられている。
【0018】
5.前記1から4項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
【0019】
6.前記1から5項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
【0020】
7.前記1から6項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
【0021】
8.前記1から7項のいずれか一つのPチャネルパワーMOSFETにおいて、前記PチャネルパワーMOSFETは、モータドライブ用である。
【0022】
9.前記1から8項のいずれか一つのPチャネルパワーMOSFETにおいて、前記PチャネルパワーMOSFETは、低閾値電圧デバイスである。
【0023】
10.以下を含むPチャネルパワーMOSFET:
(a)第1及び第2の主面を有するシリコン系半導体基板;
(b)前記第1の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたP型ポリシリコン線状ゲート電極。
【0024】
11.前記10項のPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板は、前記第2の主面側にP型シリコン単結晶基板領域を有する。
【0025】
12.前記11項のPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板は、前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。
【0026】
13.前記10から12項のいずれか一つのPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板の前記第2の主面上には、メタルドレイン電極が設けられている。
【0027】
14.前記10から13項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
【0028】
15.前記10から14項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
【0029】
16.前記10から15項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
【0030】
17.前記10から16項のいずれか一つのPチャネルパワーMOSFETにおいて、前記PチャネルパワーMOSFETは、モータドライブ用である。
【0031】
18.前記10から17項のいずれか一つのPチャネルパワーMOSFETにおいて、前記PチャネルパワーMOSFETは、低閾値電圧デバイスである。
【0032】
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【0033】
更に、本願において、「トランジスタ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ(能動素子)単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板)上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。なお、本願においては、「MOSFET」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとする。
【0034】
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG(Fluorosilicate Glass)、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ(Nano-Clustering Silica:NCS)等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜(ポーラス系絶縁膜)、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【0035】
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【0036】
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【0037】
5.「ウエハ」というときは、通常は半導体装置(半導体集積回路装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【0038】
6.本願において、「パワー半導体」というときは、数ワット以上の電力を扱うことができる半導体デバイスを言う。従って、通常のパワーMOSFETは、全てこれに含まれる。
【0039】
パワーMOSFETの内、「トレンチゲートパワーMOSFET」とは、通常、半導体基板のデバイス面(第1の主面)に形成されたトレンチ(比較的長くて細い溝)内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向(縦方向)にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側(第2の主面側)がドレインとなる。なお、ゲート電極の主要部(電極引き出し部以外の部分)の一部は、トレンチ外にはみ出しても良い。
【0040】
トレンチゲートパワーMOSFETの内、「トレンチ内ダブルゲート型パワーMOSFET」は、トレンチ内のゲート電極(真性ゲート電極)の下方に、フィールドプレート電極を有するものを言う。製法上の問題から、トレンチ内に於いてはゲート電極(真性ゲート電極)とフィールドプレート電極(フィールドプレートゲート電極)を分離する場合(ダブルゲート分離型構造)が多いが、ゲート電極とフィールドプレート電極を一体にした構造(ダブルゲート一体型構造)もトレンチ内ダブルゲート型パワーMOSFETに属するものとする。なお、ダブルゲート分離型構造は、更に、フィールドプレートゲート電極の電位を真性ゲート電極と同じにした(トレンチ外で真性ゲート電極に接続)「ゲート接続型」と、フィールドプレートゲート電極の電位をソース電極と同じにした(トレンチ外でソース電極に接続)「ソース接続型」に分類される。
【0041】
ここで「フィールドプレート電極」とは、ゲート電極のドレイン側端部近傍に集中する急峻な電位勾配を分散させる働きを有する電極で、通常、ソース電極またはゲート電極に電気的に接続されている。通常、このフィールドプレート電極とドリフト領域の界面は、ゲート絶縁膜(真性ゲート絶縁膜)よりも厚い絶縁膜で構成されている。
【0042】
本願で扱うPチャネル型パワーMOSFETは、パワーデバイスに対する基本的要請であるフェールセーフの観点から、通常、ノーマリオフデバイスであり、閾値電圧(Vth)は負値(ソース電位を基準とする)である。本願で主に対象とするVthの範囲は、−0.5ボルト程度から−6ボルト程度であるが、本願においては、これらの内、Vthが−0.5ボルト程度から−1.5ボルト程度のものを「低閾値電圧デバイス」と呼ぶ。
【0043】
7.本願において、「線状」というときは、直線状だけでなく、屈曲部を有するものも含むことは言うまでもない。
【0044】
また、トレンチ、電極等について「多数の」というときは、繰り返し構造を構成する程度の数を示すもので、少なくとも10以上の数を示し、本願で主に扱うセル部の繰り返し構造では、通常、100から10000の間の数値を表す。
【0045】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【0046】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【0047】
1.本願の第1の実施の形態のトレンチ内ダブルゲート型(両N+ゲート)PチャネルパワーMOSFETのデバイス構造の説明(主に図1から図5)
通常の設計手法に従って、単に、トレンチ内ダブルゲート型NチャネルパワーMOSFETのトレンチゲート電極およびフィールドプレート電極をP型ポリシリコンで置き換えることにより、トレンチ内ダブルゲート型PチャネルパワーMOSFET構成すると、これらの電極からのボロンの影響で、閾値電圧の経時的変化が生じると考えられる。そのため、この例では、あえて、トレンチゲート電極およびフィールドプレート電極に関しては、このNP置換を行わないこととした。なお、この例では、トレンチゲート電極およびフィールドプレート電極を相互に別体のものとしているが、同一型のポリシリコンであり、材料が同一であるので、一体のものとして構成しても良い。
【0048】
トレンチ内ダブルゲート型PチャネルパワーMOSFETの特性、基本的仕様等はさまざまであるが、本願では、説明の便宜上、主に以下のようなデバイスを中心に説明する。すなわち、たとえば、4.5ボルト駆動、Vthマイナス1.7ボルト程度(範囲としては−0.5ボルト程度から−6ボルト程度)、耐圧30から150ボルト程度、許容電流80から160アンペア程度、最大動作周波数10から150kHz程度、セルピッチ2.5マイクロメートル程度(範囲としては、0.8から4マイクロメートル程度)、ゲート幅(パターニング時の寸法で)は、たとえば0.35マイクロメートル程度(範囲としては、たとえば0.15から0.6マイクロメートル程度)、オン抵抗は、たとえば40mΩ/mm2程度、チップサイズは、たとえば、縦3ミリメートル、横5ミリメートル程度(通常、主に1辺が数ミリメートルの正方形又は長方形の矩形形状)である。
【0049】
以下の例(セクション2の例を含む)では、主にモータドライブ用デバイスを例にとり説明するので、トレンチゲート電極およびフィールドプレート電極が相互に電気的に接続されている。しかし、高速スイッチング用(最大動作周波数150kHzから1MHz程度)等の場合は、ソース電極およびフィールドプレート電極を相互に電気的に接続するようにすれば、ゲート容量を大幅に低減することができる。ただし、その場合は、トレンチゲート電極およびフィールドプレート電極間の絶縁膜を厚めに形成する必要がある。
【0050】
図1は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのチップ上面図である。図2は図1のセル領域切り出し部R1の拡大上面図である。図3は図2のX−X’断面に対応するデバイス断面図(第1の実施の形態)である。図4は図1のY’−Y断面に対応するデバイス断面図(第1の実施の形態)である。図5は図1のY’’−Y断面に対応するデバイス断面図(第1の実施の形態)である。これらに基づいて、本願の第1の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのデバイス構造を説明する。
【0051】
まず、図1に基づいて、トレンチ内ダブルゲート型PチャネルパワーMOSFETのデバイスチップ2の上面1aの概略構造を説明する。図1に示すように、チップ2(たとえば、シリコン系半導体基板)の端部を周回しているリング状の電極は、ポリシリコンガードリング3であり、その内側のリング状の電極は、トレンチゲート電極を外部に引き出すためのゲート配線4である。このゲート配線4は、ゲートメタル電極6に連結しており、ゲートメタル電極6の中央部には、ファイナルパッシベーション膜11(ポリイミド膜)に明けられたゲートパッド開口8である。ゲート配線4の内側には、チップ上面のほとんどを占有するソースメタル電極5があり、その外縁の少し内側には、セル領域9の外縁がある。ソースメタル電極5の中央部には、ファイナルパッシベーション膜11(ポリイミド膜)に開けられたソースパッド開口7がある。セル領域9は、同一周期の繰り返し構造であるので、その一部を切り取った部分、すなわち、セル領域切り出し部R1の拡大上面図を図2に示す。
【0052】
図2に示すように、セル領域9は、縦方向について、連続的な並進対象性(線形構造)を有しており、横方向に関しては、セル領域繰返し周期T1を周期(ゲートピッチ)とする並進対象性(繰り返し構造)を有している。線状のトレンチ22内には、線状のトレンチゲート電極12および線状のフィールドプレート電極20が設けられている。この線状のトレンチゲート電極12の両側には、線状のP+ソース領域14があり、一対の線状のトレンチゲート電極12の間には、N+ボディコンタクト領域15がある。このN+ボディコンタクト領域15の中央部に沿って、線状のコンタクト溝24が設けられている。
【0053】
次に、この図2のX−X’断面図である図3に基づいて、セル領域9の断面構造を説明する。図3に示すように、半導体基板1の裏面1b側には、P+シリコン単結晶基板領域1sがあり、半導体基板1の裏面1b上には、メタルドレイン電極としての裏面メタルドレイン電極13(半導体基板1に近い方から、たとえば、チタン層/ニッケル層/金層)がある。P+シリコン単結晶基板領域1sの基板表面1a側にはP−ドリフト領域16(たとえば、シリコンエピタキシャル領域)があり、その上には、N型チャネル領域17(N−ウエル領域)がある。N−ウエル領域17の基板表面1a側には、P+ソース領域14があり、基板表面1a側から、このP+ソース領域14およびN−ウエル領域17を貫通して、P−ドリフト領域16の内部に至るトレンチ22がある。各トレンチ22内には、N+ポリシリコンフィールドプレート電極20があり、N+ポリシリコンフィールドプレート電極20の上方にはフィールドプレート−ゲート間絶縁膜29を介してN+トレンチゲート電極12nがある。N+ポリシリコンフィールドプレート電極20の下方および側方周囲は、フィールドプレート周辺絶縁膜19で囲まれており、N+トレンチゲート電極12nの両側面にはゲート絶縁膜18がある。N+トレンチゲート電極12nの上側は、層間絶縁膜10でキャップされており、この層間絶縁膜10およびP+ソース領域14を貫通し、N型チャネル領域17の内部のN+ボディコンタクト領域15に至るコンタクト溝24がある。このコンタクト溝24の内面および層間絶縁膜10の上面には、たとえばTiW膜等のバリアメタル膜5bが形成されており、コンタクト溝24の内および層間絶縁膜10の上面には、比較的厚いアルミニウム系ソースメタル膜5aが形成されている。
【0054】
次に、N+トレンチゲート電極12nの外部への引き出し、およびN+ポリシリコンフィールドプレート電極20との接続を説明するために、図1のY’−Y断面(図4)およびY’’−Y断面(図5)を図4および図5に基づいて説明する。図4に示すように、フィールド絶縁膜25上に延在するN+ポリシリコンフィールドプレート電極20のセル外引き出し部上には、フィールドプレート−ゲート間絶縁膜29を介してN+トレンチゲート電極12nのセル外引き出し部が形成されており、トレンチゲート電極−ゲート配線間接続部27を介して、(ソースメタル電極と同一層による)ゲート配線4と接続されている。一方、図5に示すように、N+ポリシリコンフィールドプレート電極20のセル外引き出し部とゲート配線4とは、フィールドプレート−ゲート配線間接続部28を介して相互に接続されている。その結果、N+ポリシリコンフィールドプレート電極20とN+トレンチゲート電極12nとは、ゲート配線4を介して、間接的に電気的に接続されることとなる。
【0055】
なお、図4または図5に示すように、チップ2の端部主面には、(ソース領域と同一のプロセスで作られた)最外周P+領域26があり、その内側に沿って、第2層ポリシリコンガードリング3がある。このポリシリコンガードリング3は、コーナ部アルミニウム系配線30(ゲート配線と同層)を介して最外周P+領域26と電気的に接続されている(なお、最外周P+領域26はドレイン電位と同電位にされている)。チップ2の第1の主面1aの内部領域は、ポリイミド膜等のファイナルパッシベーション膜11で被覆されている。
【0056】
2.本願の第2の実施の形態のトレンチ内ダブルゲート型(P+真性ゲート)PチャネルパワーMOSFETのデバイス構造の説明(主に図1、図2、および図24から図26)
この例では、セクション1における例において、トレンチゲート電極をP型ポリシリコンで置き換えることにより、低閾値電圧デバイス等の設計等を容易にしている。
【0057】
図1および図2に関しては、セクション1と共通であるので、このセクションでは、図24から図26のみについて説明する。
【0058】
図24は図2のX−X’断面に対応するデバイス断面図(第2の実施の形態)である。図25は図1のY’−Y断面に対応するデバイス断面図(第2の実施の形態)である。図26は図1のY’’−Y断面に対応するデバイス断面図(第2の実施の形態)である。これらに基づいて、本願の第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのデバイス構造を説明する。
【0059】
セクション1で説明した図2のX−X’断面図である図24に基づいて、セル領域9の断面構造を説明する。図24に示すように、半導体基板1の裏面1b側には、P+シリコン単結晶基板領域1sがあり、半導体基板1の裏面1b上には、裏面メタルドレイン電極13(半導体基板1に近い方から、たとえば、チタン層/ニッケル層/金層)がある。P+シリコン単結晶基板領域1sの基板表面1a側にはP−ドリフト領域16(たとえば、シリコンエピタキシャル領域)があり、その上には、N型チャネル領域17(N−ウエル領域)がある。N−ウエル領域17の基板表面1a側には、P+ソース領域14があり、基板表面1a側から、このP+ソース領域14およびN−ウエル領域17を貫通して、P−ドリフト領域16の内部に至るトレンチ22がある。各トレンチ22内には、N+ポリシリコンフィールドプレート電極20があり、N+ポリシリコンフィールドプレート電極20の上方にはフィールドプレート−ゲート間絶縁膜29を介してP+トレンチゲート電極12pがある。N+ポリシリコンフィールドプレート電極20の下方および側方周囲は、フィールドプレート周辺絶縁膜19で囲まれており、P+トレンチゲート電極12pの両側面にはゲート絶縁膜18がある。P+トレンチゲート電極12pの上側は、層間絶縁膜10でキャップされており、この層間絶縁膜10およびP+ソース領域14を貫通し、N型チャネル領域17の内部のN+ボディコンタクト領域15に至るコンタクト溝24がある。このコンタクト溝24の内面および層間絶縁膜10の上面には、たとえばTiW膜等のバリアメタル膜5bが形成されており、コンタクト溝24の内および層間絶縁膜10の上面には、比較的厚いアルミニウム系ソースメタル膜5aが形成されている。
【0060】
次に、P+トレンチゲート電極12pの外部への引き出し、およびN+ポリシリコンフィールドプレート電極20との接続を説明するために、図1のY’−Y断面(図25)およびY’’−Y断面(図26)を図25および図26に基づいて説明する。図25に示すように、フィールド絶縁膜26上に延在するN+ポリシリコンフィールドプレート電極20のセル外引き出し部上には、フィールドプレート−ゲート間絶縁膜29を介してP+トレンチゲート電極12pのセル外引き出し部が形成されており、トレンチゲート電極−ゲート配線間接続部27を介して、(ソースメタル電極と同一層による)ゲート配線4と接続されている。一方、図5に示すように、N+ポリシリコンフィールドプレート電極20のセル外引き出し部とゲート配線4とは、フィールドプレート−ゲート配線間接続部28を介して相互に接続されている。その結果、N+ポリシリコンフィールドプレート電極20とP+トレンチゲート電極12pとは、ゲート配線4を介して、間接的に電気的に接続されることとなる。
【0061】
なお、図25または図26に示すように、チップ2の端部主面には、(ソース領域と同一のプロセスで作られた)最外周P+領域26があり、その内側に沿って、第2層ポリシリコンガードリング3がある。このポリシリコンガードリング3は、最外周P+領域26と電気的に接続されている。チップ2の第1の主面1aの内部領域は、ポリイミド膜等のファイナルパッシベーション膜11で被覆されている。
【0062】
3.本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのウエハプロセスの主要部の説明(主に図6から図23)
このプロセスは、ポリシリコンゲート電極に関する一部のプロセスが異なる以外、第1及び第2の実施の形態に関して基本的に共通であるので、以下では、主に第1の実施の形態に関して説明し、異なる部分では、併せて、第2の実施の形態について説明する。
【0063】
図6は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(トレンチ加工用ハードマスク膜パターニング工程)である。図7は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(トレンチ加工工程)である。図8は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート周辺絶縁膜成膜工程)である。図9は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート電極用ポリシリコン膜成膜工程)である。図10は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート加工工程)である。図11は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート周辺絶縁膜エッチバック工程)である。図12は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート絶縁膜成膜工程)である。図13は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート電極用ポリシリコン膜成膜工程)である。図14は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート電極パターニング工程)である。図15は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(Nチャネル領域形成工程)である。図16は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(P+ソース領域形成工程)である。図17は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(層間絶縁膜成膜工程)である。図18は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(コンタクトホール形成工程)である。図19は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(コンタクトホール延長およびN+ボディコンタクト領域形成工程)である。図20は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(バリアメタル膜成膜工程)である。図21は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(アルミニウム系ソースメタル電極膜成膜工程)である。図22は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ポリイミド系ファイナルパッシベーション膜成膜工程)である。図23は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲートパッド開口およびソースパッド開口形成工程)である。これらに基づいて、本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのウエハプロセスの主要部を説明する。
【0064】
ここでは、200ファイのp+型シリコン単結晶ウエハ1s(シリコン系ウエハ)にp−型エピタキシャル層1e(エピタキシャル層の厚さは、たとえば、耐圧40ボルト程度の場合を例にとると、7マイクロメートル程度)を形成したp−型エピタキシャルウエハ1を原材料ウエハとして使用する例を説明するが、ウエハの径は300ファイでも450ファイでも、その他でもよい。また、必要があれば、n型エピタキシャルウエハ以外、シリコン系以外の半導体ウエハ又は基板であってもよい。
【0065】
まず、図6に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえば低圧CVD(Chemical Vapor Deposition)等により、たとえば、450nm程度の厚さの酸化シリコン膜21を成膜する。この酸化シリコン膜21をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜21とする。
【0066】
次に、図7に示すように、トレンチ加工用ハードマスク膜21を用いて、異方性ドライエッチングにより、たとえば深さ3マイクロメートル程度のトレンチ22を形成する。
【0067】
次に、図8に示すように、トレンチ22の内面及びウエハ1のデバイス面1aに、たとえば、熱酸化により、フィールドプレート周辺絶縁膜19となるべき酸化シリコン膜(たとえば厚さ200nm程度)を形成する。
【0068】
次に、図9に示すように、トレンチ22内およびウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、フィールドプレート電極20となるべき、たとえば厚さ600nm程度の高濃度リンドープポリシリコン層(第1層のポリシリコン膜)を形成する。
【0069】
次に、図10に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、高濃度リンドープポリシリコン層20をシリコンの主表面から、たとえば1.4マイクロメートル程度、エッチバックする。
【0070】
次に、図11に示すように、たとえば、弗酸系の酸化シリコンエッチング液等により、ウエットエッチングすることにより、トレンチ22のSi側壁が露出する程度まで、フィールドプレート周辺絶縁膜19を除去する。
【0071】
次に、図12に示すように、たとえば、熱酸化等により、厚さ50nm程度のゲート絶縁膜18(酸化シリコン膜)を形成する。なお、このとき同時に、フィールドプレート−ゲート間絶縁膜29が形成される。
【0072】
次に、図13に示すように、トレンチ22内およびウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、N+トレンチゲート電極12n(トレンチゲートポリシリコン層)となるべき、たとえば厚さ600nm程度の高濃度リンドープポリシリコン層(第2層のポリシリコン膜)を形成する。ここで、第2の実施の形態の場合は、高濃度リンドープポリシリコン層12nの変わりに、高濃度ボロンドープポリシリコン層12pを形成する。
【0073】
次に、図14に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、高濃度リンドープポリシリコン層12nをシリコンの主表面を露出するようにエッチバックする。
【0074】
次に、図15に示すように、たとえば、熱酸化等により、ウエハ1のデバイス面1a側をチャネル注入用酸化シリコン膜23で被覆する。続いて、セル領域9の全面にリンイオンをイオン注入することによって、N型チャネル領域17(N−ウエル領域)を形成する。イオン注入の条件としては、たとえば、イオン種:燐、打ち込みエネルギ:200keVから400keV程度,濃度:1x1012/cm2から5x1013/cm2程度を例示することができる。この後、不要となった熱酸化23を除去する。
【0075】
次に、図16に示すように、セル領域9の全面にP型不純物をイオン注入することによって、P+ソース領域14を形成する。イオン注入の条件としては、たとえば、イオン種:BF2、打ち込みエネルギ:50keV〜100keV程度,濃度:1x1015〜5x1015/cm2程度を例示することができる。
【0076】
次に、図17に示すように、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜10を形成する。層間絶縁膜10としては、たとえば、PSG(Phospho−Silicate Glass)膜(たとえば、厚さ450nm程度)からなる絶縁膜を好適なものとして例示することができる。
【0077】
次に、図18に示すように、通常のリソグラフィによって、ウエハ1のデバイス面1a上に、レジスト膜等の対エッチングマスクパターンを形成し、それをマスクとして、異方性ドライエッチングを実行することによって、コンタクトホール24(コンタクト溝)を開口する。
【0078】
次に、図19に示すように、異方性ドライエッチングにより、コンタクト溝24をP+ソース領域14より深いところまで延長する。続いて、延長したコンタクト溝24の底にN型不純物をイオン注入して、自己整合的にN+ボディコンタクト領域15を形成する。イオン注入の条件としては、たとえば、イオン種:燐、打ち込みエネルギ:80keV程度,濃度:1x1015〜5x1015/cm2程度を例示することができる。
【0079】
次に、図20に示すように、たとえばスパッタリング成膜により、前記コンタクト溝24の内面、およびウエハ1のデバイス面1aのほぼ全面に、たとえば、TiW膜等からなるバリアメタル膜5b(たとえば、厚さ200nm程度)を形成する(TiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない)。
【0080】
次に、図21に示すように、たとえばスパッタリング成膜により、前記コンタクト溝24の内面、およびウエハ1のデバイス面1aのほぼ全面に、たとえば、アルミニウムを主要な成分とする(たとえば、数%シリコン添加、残りはアルミニウム)アルミニウム系ソースメタル膜5a(たとえば、厚さ5マイクロメートル程度)を形成する。続いて、通常のリソグラフィによって、アルミニウム系ソースメタル膜5aおよびバリアメタル膜5bからなるソースメタル電極5をパターニングする。
【0081】
次に、図22に示すように、ファイナルパッシベーション膜11として、たとえば、ポリイミドを主要な成分とする有機膜(たとえば、厚さ2.5マイクロメートル程度)等をウエハ1のデバイス面1aのほぼ全面に塗布する。
【0082】
次に、図23に示すように、通常のリソグラフィによって、図1のソースパッド開口7、ゲートパッド開口8、および、図4、図5、図25、図26等に示すチップ2の周辺部のファイナルパッシベーション膜11を除去する。
【0083】
次に、図3(図24)に示すように、ウエハ1の裏面1bに対して、バックグラインディング処理を施すことによって、たとえば、800マイクロメータ程度のウエハ厚を必要により、たとえば200から30マイクロメータ程度に薄膜化する。その後、裏面電極13をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ1を個々のチップ2に分割する。
【0084】
4.本願の第1及び第2の実施の形態の変形例(ソース接続型デバイス)の説明(主に図30)
このセクションでは、セクション1から3に説明したゲート接続型構造の変形例として第1及び第2の実施の形態に対応するソース接続型デバイスを説明する。
【0085】
図30は、図1のY’’−Y断面に対応する第1の実施の形態の変形例(ソース接続型構造)のデバイス断面図(第2の実施の形態の変形例)である。なお、この部分以外の構造は、先に説明したところと同じであるので、説明は省略する。
【0086】
図30に示すように、フィールドプレート電極20は、トレンチの外部において、ソースメタル電極5(または、それと同層のメタル配線)を介して、ソース電極と接続されている。
【0087】
5.本願の第1及び第2の実施の形態等に関する補足的説明(主に図27から図29)
このセクションでは、主に以上説明した各例に関してのNBT(Negative Bias Temperature)閾値変動特性データ等を説明する。
【0088】
図27は比較例(トレンチゲート電極およびフィールドプレート電極がP型)のデバイスのNBT閾値変動特性のデータプロット図である。図28は第1の実施の形態(トレンチゲート電極およびフィールドプレート電極がN型)のデバイスのNBT閾値変動特性のデータプロット図である。図29は第2の実施の形態(トレンチゲート電極がP型で、フィールドプレート電極がN型)のデバイスのNBT閾値変動特性のデータプロット図である。
【0089】
図27に示すように、比較例(単純置換例)のデバイスでは、試験時間が長くなると急速に閾値電圧が上昇することがわかる。これに対して、図28に示すように、第1の実施の形態のデバイスでは、試験時間に係らず、閾値電圧は一定の傾きで徐々にしか上昇していないことがわかる。一方、第2の実施の形態のデバイスでは、やはり、試験時間に係らず、閾値電圧は一定の傾きで徐々にしか上昇していない点は、第1の実施の形態のデバイスと同じであるが、全体として、変動率が若干高いことがわかる。これは、トレンチゲート電極がP型でボロンを多量に含むことが、影響しているものと考えられる。
【0090】
従って、これらのデータ等より、以下のようなことが言える。すなわち、
(1)ゲートバイアスによるデバイス特性の経時的変動抑制効果という点では、第1の実施の形態のデバイス構造が最も有利である。
(2)ただし、低閾値電圧デバイスの場合は、チャネル領域の濃度を下げる必要があるというデメリットがある。
(3)この点、第2の実施の形態のデバイス構造は、低閾値電圧デバイスに適合しているということができる。もちろん、前記のような、必要な調整をすれば、第1の実施の形態で低閾値電圧デバイスを製作することができることは言うまでもない。
【0091】
6.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0092】
例えば、前記各実施の形態では、各層のポリシリコン部材として、ドープトポリシリコン(Doped Poly−silicon)等を用いた例を具体的に説明したが、本願発明はそれに限定されるものではなく、両方又は一方に、ノンドープポリシリコン(Nondoped Poly−silicon)膜を適用して、成膜後にイオン注入等により、必要な不純物を添加するようにしてもよい。この場合は、ノンドープポリシリコンを利用してESD保護用のポリシリコンダイオードをオプションデバイスとして形成するなど、プロセス自由度を高めることができるが、反面、プロセスコストは高くなる。一方、ドープトポリシリコンを使用すると、プロセス自由度は若干犠牲になるが、比較的簡単に低抵抗のポリシリコン層を形成することができる。
【0093】
例えば、前記各実施の形態では、トレンチ内ダブルゲート構造のパワーMOSFETについて説明したが、本発明は、例えば、トレンチ内ダブルゲート構造のIGBT(Insulated Gate Bipolar Transistor)にも適用することができる。
【符号の説明】
【0094】
1 半導体基板(半導体ウエハ)
1a チップ又はウエハの表面
1b チップ又はウエハの裏面
1e P−シリコンエピタキシャル領域
1s P+シリコン単結晶基板領域
2 半導体チップ
3 ガードリング(第2層ポリシリコンガードリング)
4 (ソースメタル電極と同一層による)ゲート配線
5 ソースメタル電極
5a アルミニウム系ソースメタル膜
5b バリアメタル膜
6 ゲートメタル電極
7 ソースパッド開口
8 ゲートパッド開口
9 セル領域
10 層間絶縁膜
11 ファイナルパッシベーション膜(ポリイミド膜)
12 トレンチゲート電極(トレンチゲート第1層ポリシリコン層)
12n N+トレンチゲート電極(トレンチゲートポリシリコン層)
12p P+トレンチゲート電極(トレンチゲートポリシリコン層)
13 裏面メタルドレイン電極
14 P+ソース領域
15 N+ボディコンタクト領域
16 P−ドリフト領域
17 N型チャネル領域(N−ウエル領域)
18 ゲート絶縁膜
19 フィールドプレート周辺絶縁膜
20 フィールドプレート電極
21 トレンチ加工用ハードマスク膜
22 トレンチ
23 チャネル注入用酸化シリコン膜
24 コンタクトホール(コンタクト溝)
25 フィールド絶縁膜
26 (ソース領域に対応する)最外周P+領域
27 トレンチゲート電極−ゲート配線間接続部
28 フィールドプレート−ゲート配線間接続部
29 (ゲート絶縁膜と同層の)フィールドプレート−ゲート間絶縁膜
30 コーナ部アルミニウム系配線
R1 セル領域切り出し部
T1 セル領域繰返し周期
【技術分野】
【0001】
本発明は、半導体装置(または半導体集積回路装置)におけるMOSFETデバイス技術に適用して有効な技術に関する。
【背景技術】
【0002】
日本特開2006−202931号公報(特許文献1)または、これに対応する米国特許公開2006−157779号公報(特許文献2)には、通常のトレンチゲート(Trench Gate)電極の下方にフィールドプレート(Field Plate)電極を有するNチャネル型MOSFETが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2006−202931号公報
【特許文献2】米国特許公開2006−157779号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
通常、パワーMOSFETの開発は、オン抵抗で優れるNチャネルパワーMOSFET(N−Channel Power MOSFET)を優先して開発し、PチャネルパワーMOSFET(P−Channel Power MOSFET)の設計開発は、対応するNチャネルパワーMOSFETをベースとして、そのデバイスにおいて、PN反転処理を施した構成に基づいて行われる場合が多い。従って、本願の発明者らは、通常のトレンチゲート(Trench Gate)電極の下方にフィールドプレート(Field Plate)電極を有する(トレンチ内ダブルゲート型)PチャネルパワーMOSFETにおいて、同手法に従い、トレンチ内にP+ポリシリコンゲート(Polysilicon Gate)電極(真性ゲート電極)とP+フィールドプレート電極(フィールドプレートゲート電極)を有するPチャネルパワーMOSFETを製作して、種々の特性を測定したところ、ベースとなったNチャネルパワーMOSFETと比較して、種々の問題があることが明らかとなった。すなわち、Nチャネルデバイス(N−Channel Device)では問題になるレベルではなかった、ゲートバイアスストレス試験(Gate Bias Stress Test)において、たとえばNBTI(Negative Bias Temperature Instability)等の信頼性不良が発生する。これは、高温状態で、基板に対してゲートに負のバイアスを印加し続けると、その高温/高バイアスストレスによって界面準位や酸化膜トラップを生成し、PチャネルパワーMOSFETの閾値電圧(Vth)やオン抵抗の絶対値がストレス印加時間と共に次第に大きくなってゆく経時劣化現象である。
【0005】
本願発明は、これらの課題を解決するためになされたものである。
【0006】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【0007】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】
すなわち、本願の一つの発明は、N型ポリシリコン線状フィールドプレート電極およびN型ポリシリコン線状ゲート電極を各トレンチ部に有するPチャネル型パワーMOSFETである。
【発明の効果】
【0010】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0011】
すなわち、N型ポリシリコン線状フィールドプレート電極およびN型ポリシリコン線状ゲート電極を各トレンチ部に有するPチャネル型パワーMOSFETとすることにより、Vthの経時劣化を改善することができる。
【図面の簡単な説明】
【0012】
【図1】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのチップ上面図である。
【図2】図1のセル領域切り出し部R1の拡大上面図である。
【図3】図2のX−X’断面に対応するデバイス断面図(第1の実施の形態)である。
【図4】図1のY’−Y断面に対応するデバイス断面図(第1の実施の形態)である。
【図5】図1のY’’−Y断面に対応するデバイス断面図(第1の実施の形態)である。
【図6】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(トレンチ加工用ハードマスク膜パターニング工程)である。
【図7】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(トレンチ加工工程)である。
【図8】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート周辺絶縁膜成膜工程)である。
【図9】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート電極用ポリシリコン膜成膜工程)である。
【図10】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート加工工程)である。
【図11】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート周辺絶縁膜エッチバック工程)である。
【図12】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート絶縁膜成膜工程)である。
【図13】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート電極用ポリシリコン膜成膜工程)である。
【図14】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート電極パターニング工程)である。
【図15】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(Nチャネル領域形成工程)である。
【図16】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(P+ソース領域形成工程)である。
【図17】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(層間絶縁膜成膜工程)である。
【図18】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(コンタクトホール形成工程)である。
【図19】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(コンタクトホール延長およびN+ボディコンタクト領域形成工程)である。
【図20】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(バリアメタル膜成膜工程)である。
【図21】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(アルミニウム系ソースメタル電極膜成膜工程)である。
【図22】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ポリイミド系ファイナルパッシベーション膜成膜工程)である。
【図23】本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲートパッド開口およびソースパッド開口形成工程)である。
【図24】図2のX−X’断面に対応するデバイス断面図(第2の実施の形態)である。
【図25】図1のY’−Y断面に対応するデバイス断面図(第2の実施の形態)である。
【図26】図1のY’’−Y断面に対応するデバイス断面図(第2の実施の形態)である。
【図27】比較例(トレンチゲート電極およびフィールドプレート電極がP型)のデバイスのNBT閾値変動特性のデータプロット図である。
【図28】第1の実施の形態(トレンチゲート電極およびフィールドプレート電極がN型)のデバイスのNBT閾値変動特性のデータプロット図である。
【図29】第2の実施の形態(トレンチゲート電極がP型で、フィールドプレート電極がN型)のデバイスのNBT閾値変動特性のデータプロット図である。
【図30】図1のY’’−Y断面に対応する第1の実施の形態の変形例(ソース接続型構造)のデバイス断面図(第2の実施の形態の変形例)である。
【発明を実施するための形態】
【0013】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【0014】
1.以下を含むPチャネルパワーMOSFET:
(a)第1及び第2の主面を有するシリコン系半導体基板;
(b)前記第1の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたN型ポリシリコン線状ゲート電極。
【0015】
2.前記1項のPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板は、前記第2の主面側にP型シリコン単結晶基板領域を有する。
【0016】
3.前記2項のPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板は、前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。
【0017】
4.前記1から3項のいずれか一つのPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板の前記第2の主面上には、メタルドレイン電極が設けられている。
【0018】
5.前記1から4項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
【0019】
6.前記1から5項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
【0020】
7.前記1から6項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
【0021】
8.前記1から7項のいずれか一つのPチャネルパワーMOSFETにおいて、前記PチャネルパワーMOSFETは、モータドライブ用である。
【0022】
9.前記1から8項のいずれか一つのPチャネルパワーMOSFETにおいて、前記PチャネルパワーMOSFETは、低閾値電圧デバイスである。
【0023】
10.以下を含むPチャネルパワーMOSFET:
(a)第1及び第2の主面を有するシリコン系半導体基板;
(b)前記第1の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたP型ポリシリコン線状ゲート電極。
【0024】
11.前記10項のPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板は、前記第2の主面側にP型シリコン単結晶基板領域を有する。
【0025】
12.前記11項のPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板は、前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。
【0026】
13.前記10から12項のいずれか一つのPチャネルパワーMOSFETにおいて、前記シリコン系半導体基板の前記第2の主面上には、メタルドレイン電極が設けられている。
【0027】
14.前記10から13項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
【0028】
15.前記10から14項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
【0029】
16.前記10から15項のいずれか一つのPチャネルパワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
【0030】
17.前記10から16項のいずれか一つのPチャネルパワーMOSFETにおいて、前記PチャネルパワーMOSFETは、モータドライブ用である。
【0031】
18.前記10から17項のいずれか一つのPチャネルパワーMOSFETにおいて、前記PチャネルパワーMOSFETは、低閾値電圧デバイスである。
【0032】
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【0033】
更に、本願において、「トランジスタ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ(能動素子)単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板)上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。なお、本願においては、「MOSFET」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとする。
【0034】
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG(Fluorosilicate Glass)、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ(Nano-Clustering Silica:NCS)等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜(ポーラス系絶縁膜)、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【0035】
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【0036】
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【0037】
5.「ウエハ」というときは、通常は半導体装置(半導体集積回路装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【0038】
6.本願において、「パワー半導体」というときは、数ワット以上の電力を扱うことができる半導体デバイスを言う。従って、通常のパワーMOSFETは、全てこれに含まれる。
【0039】
パワーMOSFETの内、「トレンチゲートパワーMOSFET」とは、通常、半導体基板のデバイス面(第1の主面)に形成されたトレンチ(比較的長くて細い溝)内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向(縦方向)にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側(第2の主面側)がドレインとなる。なお、ゲート電極の主要部(電極引き出し部以外の部分)の一部は、トレンチ外にはみ出しても良い。
【0040】
トレンチゲートパワーMOSFETの内、「トレンチ内ダブルゲート型パワーMOSFET」は、トレンチ内のゲート電極(真性ゲート電極)の下方に、フィールドプレート電極を有するものを言う。製法上の問題から、トレンチ内に於いてはゲート電極(真性ゲート電極)とフィールドプレート電極(フィールドプレートゲート電極)を分離する場合(ダブルゲート分離型構造)が多いが、ゲート電極とフィールドプレート電極を一体にした構造(ダブルゲート一体型構造)もトレンチ内ダブルゲート型パワーMOSFETに属するものとする。なお、ダブルゲート分離型構造は、更に、フィールドプレートゲート電極の電位を真性ゲート電極と同じにした(トレンチ外で真性ゲート電極に接続)「ゲート接続型」と、フィールドプレートゲート電極の電位をソース電極と同じにした(トレンチ外でソース電極に接続)「ソース接続型」に分類される。
【0041】
ここで「フィールドプレート電極」とは、ゲート電極のドレイン側端部近傍に集中する急峻な電位勾配を分散させる働きを有する電極で、通常、ソース電極またはゲート電極に電気的に接続されている。通常、このフィールドプレート電極とドリフト領域の界面は、ゲート絶縁膜(真性ゲート絶縁膜)よりも厚い絶縁膜で構成されている。
【0042】
本願で扱うPチャネル型パワーMOSFETは、パワーデバイスに対する基本的要請であるフェールセーフの観点から、通常、ノーマリオフデバイスであり、閾値電圧(Vth)は負値(ソース電位を基準とする)である。本願で主に対象とするVthの範囲は、−0.5ボルト程度から−6ボルト程度であるが、本願においては、これらの内、Vthが−0.5ボルト程度から−1.5ボルト程度のものを「低閾値電圧デバイス」と呼ぶ。
【0043】
7.本願において、「線状」というときは、直線状だけでなく、屈曲部を有するものも含むことは言うまでもない。
【0044】
また、トレンチ、電極等について「多数の」というときは、繰り返し構造を構成する程度の数を示すもので、少なくとも10以上の数を示し、本願で主に扱うセル部の繰り返し構造では、通常、100から10000の間の数値を表す。
【0045】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【0046】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【0047】
1.本願の第1の実施の形態のトレンチ内ダブルゲート型(両N+ゲート)PチャネルパワーMOSFETのデバイス構造の説明(主に図1から図5)
通常の設計手法に従って、単に、トレンチ内ダブルゲート型NチャネルパワーMOSFETのトレンチゲート電極およびフィールドプレート電極をP型ポリシリコンで置き換えることにより、トレンチ内ダブルゲート型PチャネルパワーMOSFET構成すると、これらの電極からのボロンの影響で、閾値電圧の経時的変化が生じると考えられる。そのため、この例では、あえて、トレンチゲート電極およびフィールドプレート電極に関しては、このNP置換を行わないこととした。なお、この例では、トレンチゲート電極およびフィールドプレート電極を相互に別体のものとしているが、同一型のポリシリコンであり、材料が同一であるので、一体のものとして構成しても良い。
【0048】
トレンチ内ダブルゲート型PチャネルパワーMOSFETの特性、基本的仕様等はさまざまであるが、本願では、説明の便宜上、主に以下のようなデバイスを中心に説明する。すなわち、たとえば、4.5ボルト駆動、Vthマイナス1.7ボルト程度(範囲としては−0.5ボルト程度から−6ボルト程度)、耐圧30から150ボルト程度、許容電流80から160アンペア程度、最大動作周波数10から150kHz程度、セルピッチ2.5マイクロメートル程度(範囲としては、0.8から4マイクロメートル程度)、ゲート幅(パターニング時の寸法で)は、たとえば0.35マイクロメートル程度(範囲としては、たとえば0.15から0.6マイクロメートル程度)、オン抵抗は、たとえば40mΩ/mm2程度、チップサイズは、たとえば、縦3ミリメートル、横5ミリメートル程度(通常、主に1辺が数ミリメートルの正方形又は長方形の矩形形状)である。
【0049】
以下の例(セクション2の例を含む)では、主にモータドライブ用デバイスを例にとり説明するので、トレンチゲート電極およびフィールドプレート電極が相互に電気的に接続されている。しかし、高速スイッチング用(最大動作周波数150kHzから1MHz程度)等の場合は、ソース電極およびフィールドプレート電極を相互に電気的に接続するようにすれば、ゲート容量を大幅に低減することができる。ただし、その場合は、トレンチゲート電極およびフィールドプレート電極間の絶縁膜を厚めに形成する必要がある。
【0050】
図1は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのチップ上面図である。図2は図1のセル領域切り出し部R1の拡大上面図である。図3は図2のX−X’断面に対応するデバイス断面図(第1の実施の形態)である。図4は図1のY’−Y断面に対応するデバイス断面図(第1の実施の形態)である。図5は図1のY’’−Y断面に対応するデバイス断面図(第1の実施の形態)である。これらに基づいて、本願の第1の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのデバイス構造を説明する。
【0051】
まず、図1に基づいて、トレンチ内ダブルゲート型PチャネルパワーMOSFETのデバイスチップ2の上面1aの概略構造を説明する。図1に示すように、チップ2(たとえば、シリコン系半導体基板)の端部を周回しているリング状の電極は、ポリシリコンガードリング3であり、その内側のリング状の電極は、トレンチゲート電極を外部に引き出すためのゲート配線4である。このゲート配線4は、ゲートメタル電極6に連結しており、ゲートメタル電極6の中央部には、ファイナルパッシベーション膜11(ポリイミド膜)に明けられたゲートパッド開口8である。ゲート配線4の内側には、チップ上面のほとんどを占有するソースメタル電極5があり、その外縁の少し内側には、セル領域9の外縁がある。ソースメタル電極5の中央部には、ファイナルパッシベーション膜11(ポリイミド膜)に開けられたソースパッド開口7がある。セル領域9は、同一周期の繰り返し構造であるので、その一部を切り取った部分、すなわち、セル領域切り出し部R1の拡大上面図を図2に示す。
【0052】
図2に示すように、セル領域9は、縦方向について、連続的な並進対象性(線形構造)を有しており、横方向に関しては、セル領域繰返し周期T1を周期(ゲートピッチ)とする並進対象性(繰り返し構造)を有している。線状のトレンチ22内には、線状のトレンチゲート電極12および線状のフィールドプレート電極20が設けられている。この線状のトレンチゲート電極12の両側には、線状のP+ソース領域14があり、一対の線状のトレンチゲート電極12の間には、N+ボディコンタクト領域15がある。このN+ボディコンタクト領域15の中央部に沿って、線状のコンタクト溝24が設けられている。
【0053】
次に、この図2のX−X’断面図である図3に基づいて、セル領域9の断面構造を説明する。図3に示すように、半導体基板1の裏面1b側には、P+シリコン単結晶基板領域1sがあり、半導体基板1の裏面1b上には、メタルドレイン電極としての裏面メタルドレイン電極13(半導体基板1に近い方から、たとえば、チタン層/ニッケル層/金層)がある。P+シリコン単結晶基板領域1sの基板表面1a側にはP−ドリフト領域16(たとえば、シリコンエピタキシャル領域)があり、その上には、N型チャネル領域17(N−ウエル領域)がある。N−ウエル領域17の基板表面1a側には、P+ソース領域14があり、基板表面1a側から、このP+ソース領域14およびN−ウエル領域17を貫通して、P−ドリフト領域16の内部に至るトレンチ22がある。各トレンチ22内には、N+ポリシリコンフィールドプレート電極20があり、N+ポリシリコンフィールドプレート電極20の上方にはフィールドプレート−ゲート間絶縁膜29を介してN+トレンチゲート電極12nがある。N+ポリシリコンフィールドプレート電極20の下方および側方周囲は、フィールドプレート周辺絶縁膜19で囲まれており、N+トレンチゲート電極12nの両側面にはゲート絶縁膜18がある。N+トレンチゲート電極12nの上側は、層間絶縁膜10でキャップされており、この層間絶縁膜10およびP+ソース領域14を貫通し、N型チャネル領域17の内部のN+ボディコンタクト領域15に至るコンタクト溝24がある。このコンタクト溝24の内面および層間絶縁膜10の上面には、たとえばTiW膜等のバリアメタル膜5bが形成されており、コンタクト溝24の内および層間絶縁膜10の上面には、比較的厚いアルミニウム系ソースメタル膜5aが形成されている。
【0054】
次に、N+トレンチゲート電極12nの外部への引き出し、およびN+ポリシリコンフィールドプレート電極20との接続を説明するために、図1のY’−Y断面(図4)およびY’’−Y断面(図5)を図4および図5に基づいて説明する。図4に示すように、フィールド絶縁膜25上に延在するN+ポリシリコンフィールドプレート電極20のセル外引き出し部上には、フィールドプレート−ゲート間絶縁膜29を介してN+トレンチゲート電極12nのセル外引き出し部が形成されており、トレンチゲート電極−ゲート配線間接続部27を介して、(ソースメタル電極と同一層による)ゲート配線4と接続されている。一方、図5に示すように、N+ポリシリコンフィールドプレート電極20のセル外引き出し部とゲート配線4とは、フィールドプレート−ゲート配線間接続部28を介して相互に接続されている。その結果、N+ポリシリコンフィールドプレート電極20とN+トレンチゲート電極12nとは、ゲート配線4を介して、間接的に電気的に接続されることとなる。
【0055】
なお、図4または図5に示すように、チップ2の端部主面には、(ソース領域と同一のプロセスで作られた)最外周P+領域26があり、その内側に沿って、第2層ポリシリコンガードリング3がある。このポリシリコンガードリング3は、コーナ部アルミニウム系配線30(ゲート配線と同層)を介して最外周P+領域26と電気的に接続されている(なお、最外周P+領域26はドレイン電位と同電位にされている)。チップ2の第1の主面1aの内部領域は、ポリイミド膜等のファイナルパッシベーション膜11で被覆されている。
【0056】
2.本願の第2の実施の形態のトレンチ内ダブルゲート型(P+真性ゲート)PチャネルパワーMOSFETのデバイス構造の説明(主に図1、図2、および図24から図26)
この例では、セクション1における例において、トレンチゲート電極をP型ポリシリコンで置き換えることにより、低閾値電圧デバイス等の設計等を容易にしている。
【0057】
図1および図2に関しては、セクション1と共通であるので、このセクションでは、図24から図26のみについて説明する。
【0058】
図24は図2のX−X’断面に対応するデバイス断面図(第2の実施の形態)である。図25は図1のY’−Y断面に対応するデバイス断面図(第2の実施の形態)である。図26は図1のY’’−Y断面に対応するデバイス断面図(第2の実施の形態)である。これらに基づいて、本願の第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのデバイス構造を説明する。
【0059】
セクション1で説明した図2のX−X’断面図である図24に基づいて、セル領域9の断面構造を説明する。図24に示すように、半導体基板1の裏面1b側には、P+シリコン単結晶基板領域1sがあり、半導体基板1の裏面1b上には、裏面メタルドレイン電極13(半導体基板1に近い方から、たとえば、チタン層/ニッケル層/金層)がある。P+シリコン単結晶基板領域1sの基板表面1a側にはP−ドリフト領域16(たとえば、シリコンエピタキシャル領域)があり、その上には、N型チャネル領域17(N−ウエル領域)がある。N−ウエル領域17の基板表面1a側には、P+ソース領域14があり、基板表面1a側から、このP+ソース領域14およびN−ウエル領域17を貫通して、P−ドリフト領域16の内部に至るトレンチ22がある。各トレンチ22内には、N+ポリシリコンフィールドプレート電極20があり、N+ポリシリコンフィールドプレート電極20の上方にはフィールドプレート−ゲート間絶縁膜29を介してP+トレンチゲート電極12pがある。N+ポリシリコンフィールドプレート電極20の下方および側方周囲は、フィールドプレート周辺絶縁膜19で囲まれており、P+トレンチゲート電極12pの両側面にはゲート絶縁膜18がある。P+トレンチゲート電極12pの上側は、層間絶縁膜10でキャップされており、この層間絶縁膜10およびP+ソース領域14を貫通し、N型チャネル領域17の内部のN+ボディコンタクト領域15に至るコンタクト溝24がある。このコンタクト溝24の内面および層間絶縁膜10の上面には、たとえばTiW膜等のバリアメタル膜5bが形成されており、コンタクト溝24の内および層間絶縁膜10の上面には、比較的厚いアルミニウム系ソースメタル膜5aが形成されている。
【0060】
次に、P+トレンチゲート電極12pの外部への引き出し、およびN+ポリシリコンフィールドプレート電極20との接続を説明するために、図1のY’−Y断面(図25)およびY’’−Y断面(図26)を図25および図26に基づいて説明する。図25に示すように、フィールド絶縁膜26上に延在するN+ポリシリコンフィールドプレート電極20のセル外引き出し部上には、フィールドプレート−ゲート間絶縁膜29を介してP+トレンチゲート電極12pのセル外引き出し部が形成されており、トレンチゲート電極−ゲート配線間接続部27を介して、(ソースメタル電極と同一層による)ゲート配線4と接続されている。一方、図5に示すように、N+ポリシリコンフィールドプレート電極20のセル外引き出し部とゲート配線4とは、フィールドプレート−ゲート配線間接続部28を介して相互に接続されている。その結果、N+ポリシリコンフィールドプレート電極20とP+トレンチゲート電極12pとは、ゲート配線4を介して、間接的に電気的に接続されることとなる。
【0061】
なお、図25または図26に示すように、チップ2の端部主面には、(ソース領域と同一のプロセスで作られた)最外周P+領域26があり、その内側に沿って、第2層ポリシリコンガードリング3がある。このポリシリコンガードリング3は、最外周P+領域26と電気的に接続されている。チップ2の第1の主面1aの内部領域は、ポリイミド膜等のファイナルパッシベーション膜11で被覆されている。
【0062】
3.本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのウエハプロセスの主要部の説明(主に図6から図23)
このプロセスは、ポリシリコンゲート電極に関する一部のプロセスが異なる以外、第1及び第2の実施の形態に関して基本的に共通であるので、以下では、主に第1の実施の形態に関して説明し、異なる部分では、併せて、第2の実施の形態について説明する。
【0063】
図6は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(トレンチ加工用ハードマスク膜パターニング工程)である。図7は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(トレンチ加工工程)である。図8は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート周辺絶縁膜成膜工程)である。図9は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート電極用ポリシリコン膜成膜工程)である。図10は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート加工工程)である。図11は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(フィールドプレート周辺絶縁膜エッチバック工程)である。図12は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート絶縁膜成膜工程)である。図13は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート電極用ポリシリコン膜成膜工程)である。図14は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲート電極パターニング工程)である。図15は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(Nチャネル領域形成工程)である。図16は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(P+ソース領域形成工程)である。図17は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(層間絶縁膜成膜工程)である。図18は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(コンタクトホール形成工程)である。図19は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(コンタクトホール延長およびN+ボディコンタクト領域形成工程)である。図20は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(バリアメタル膜成膜工程)である。図21は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(アルミニウム系ソースメタル電極膜成膜工程)である。図22は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ポリイミド系ファイナルパッシベーション膜成膜工程)である。図23は本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETの図2のX−X’断面に対応するデバイス断面プロセスフロー図(ゲートパッド開口およびソースパッド開口形成工程)である。これらに基づいて、本願の第1及び第2の実施の形態のトレンチ内ダブルゲート型PチャネルパワーMOSFETのウエハプロセスの主要部を説明する。
【0064】
ここでは、200ファイのp+型シリコン単結晶ウエハ1s(シリコン系ウエハ)にp−型エピタキシャル層1e(エピタキシャル層の厚さは、たとえば、耐圧40ボルト程度の場合を例にとると、7マイクロメートル程度)を形成したp−型エピタキシャルウエハ1を原材料ウエハとして使用する例を説明するが、ウエハの径は300ファイでも450ファイでも、その他でもよい。また、必要があれば、n型エピタキシャルウエハ以外、シリコン系以外の半導体ウエハ又は基板であってもよい。
【0065】
まず、図6に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえば低圧CVD(Chemical Vapor Deposition)等により、たとえば、450nm程度の厚さの酸化シリコン膜21を成膜する。この酸化シリコン膜21をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜21とする。
【0066】
次に、図7に示すように、トレンチ加工用ハードマスク膜21を用いて、異方性ドライエッチングにより、たとえば深さ3マイクロメートル程度のトレンチ22を形成する。
【0067】
次に、図8に示すように、トレンチ22の内面及びウエハ1のデバイス面1aに、たとえば、熱酸化により、フィールドプレート周辺絶縁膜19となるべき酸化シリコン膜(たとえば厚さ200nm程度)を形成する。
【0068】
次に、図9に示すように、トレンチ22内およびウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、フィールドプレート電極20となるべき、たとえば厚さ600nm程度の高濃度リンドープポリシリコン層(第1層のポリシリコン膜)を形成する。
【0069】
次に、図10に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、高濃度リンドープポリシリコン層20をシリコンの主表面から、たとえば1.4マイクロメートル程度、エッチバックする。
【0070】
次に、図11に示すように、たとえば、弗酸系の酸化シリコンエッチング液等により、ウエットエッチングすることにより、トレンチ22のSi側壁が露出する程度まで、フィールドプレート周辺絶縁膜19を除去する。
【0071】
次に、図12に示すように、たとえば、熱酸化等により、厚さ50nm程度のゲート絶縁膜18(酸化シリコン膜)を形成する。なお、このとき同時に、フィールドプレート−ゲート間絶縁膜29が形成される。
【0072】
次に、図13に示すように、トレンチ22内およびウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、N+トレンチゲート電極12n(トレンチゲートポリシリコン層)となるべき、たとえば厚さ600nm程度の高濃度リンドープポリシリコン層(第2層のポリシリコン膜)を形成する。ここで、第2の実施の形態の場合は、高濃度リンドープポリシリコン層12nの変わりに、高濃度ボロンドープポリシリコン層12pを形成する。
【0073】
次に、図14に示すように、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、高濃度リンドープポリシリコン層12nをシリコンの主表面を露出するようにエッチバックする。
【0074】
次に、図15に示すように、たとえば、熱酸化等により、ウエハ1のデバイス面1a側をチャネル注入用酸化シリコン膜23で被覆する。続いて、セル領域9の全面にリンイオンをイオン注入することによって、N型チャネル領域17(N−ウエル領域)を形成する。イオン注入の条件としては、たとえば、イオン種:燐、打ち込みエネルギ:200keVから400keV程度,濃度:1x1012/cm2から5x1013/cm2程度を例示することができる。この後、不要となった熱酸化23を除去する。
【0075】
次に、図16に示すように、セル領域9の全面にP型不純物をイオン注入することによって、P+ソース領域14を形成する。イオン注入の条件としては、たとえば、イオン種:BF2、打ち込みエネルギ:50keV〜100keV程度,濃度:1x1015〜5x1015/cm2程度を例示することができる。
【0076】
次に、図17に示すように、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜10を形成する。層間絶縁膜10としては、たとえば、PSG(Phospho−Silicate Glass)膜(たとえば、厚さ450nm程度)からなる絶縁膜を好適なものとして例示することができる。
【0077】
次に、図18に示すように、通常のリソグラフィによって、ウエハ1のデバイス面1a上に、レジスト膜等の対エッチングマスクパターンを形成し、それをマスクとして、異方性ドライエッチングを実行することによって、コンタクトホール24(コンタクト溝)を開口する。
【0078】
次に、図19に示すように、異方性ドライエッチングにより、コンタクト溝24をP+ソース領域14より深いところまで延長する。続いて、延長したコンタクト溝24の底にN型不純物をイオン注入して、自己整合的にN+ボディコンタクト領域15を形成する。イオン注入の条件としては、たとえば、イオン種:燐、打ち込みエネルギ:80keV程度,濃度:1x1015〜5x1015/cm2程度を例示することができる。
【0079】
次に、図20に示すように、たとえばスパッタリング成膜により、前記コンタクト溝24の内面、およびウエハ1のデバイス面1aのほぼ全面に、たとえば、TiW膜等からなるバリアメタル膜5b(たとえば、厚さ200nm程度)を形成する(TiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない)。
【0080】
次に、図21に示すように、たとえばスパッタリング成膜により、前記コンタクト溝24の内面、およびウエハ1のデバイス面1aのほぼ全面に、たとえば、アルミニウムを主要な成分とする(たとえば、数%シリコン添加、残りはアルミニウム)アルミニウム系ソースメタル膜5a(たとえば、厚さ5マイクロメートル程度)を形成する。続いて、通常のリソグラフィによって、アルミニウム系ソースメタル膜5aおよびバリアメタル膜5bからなるソースメタル電極5をパターニングする。
【0081】
次に、図22に示すように、ファイナルパッシベーション膜11として、たとえば、ポリイミドを主要な成分とする有機膜(たとえば、厚さ2.5マイクロメートル程度)等をウエハ1のデバイス面1aのほぼ全面に塗布する。
【0082】
次に、図23に示すように、通常のリソグラフィによって、図1のソースパッド開口7、ゲートパッド開口8、および、図4、図5、図25、図26等に示すチップ2の周辺部のファイナルパッシベーション膜11を除去する。
【0083】
次に、図3(図24)に示すように、ウエハ1の裏面1bに対して、バックグラインディング処理を施すことによって、たとえば、800マイクロメータ程度のウエハ厚を必要により、たとえば200から30マイクロメータ程度に薄膜化する。その後、裏面電極13をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ1を個々のチップ2に分割する。
【0084】
4.本願の第1及び第2の実施の形態の変形例(ソース接続型デバイス)の説明(主に図30)
このセクションでは、セクション1から3に説明したゲート接続型構造の変形例として第1及び第2の実施の形態に対応するソース接続型デバイスを説明する。
【0085】
図30は、図1のY’’−Y断面に対応する第1の実施の形態の変形例(ソース接続型構造)のデバイス断面図(第2の実施の形態の変形例)である。なお、この部分以外の構造は、先に説明したところと同じであるので、説明は省略する。
【0086】
図30に示すように、フィールドプレート電極20は、トレンチの外部において、ソースメタル電極5(または、それと同層のメタル配線)を介して、ソース電極と接続されている。
【0087】
5.本願の第1及び第2の実施の形態等に関する補足的説明(主に図27から図29)
このセクションでは、主に以上説明した各例に関してのNBT(Negative Bias Temperature)閾値変動特性データ等を説明する。
【0088】
図27は比較例(トレンチゲート電極およびフィールドプレート電極がP型)のデバイスのNBT閾値変動特性のデータプロット図である。図28は第1の実施の形態(トレンチゲート電極およびフィールドプレート電極がN型)のデバイスのNBT閾値変動特性のデータプロット図である。図29は第2の実施の形態(トレンチゲート電極がP型で、フィールドプレート電極がN型)のデバイスのNBT閾値変動特性のデータプロット図である。
【0089】
図27に示すように、比較例(単純置換例)のデバイスでは、試験時間が長くなると急速に閾値電圧が上昇することがわかる。これに対して、図28に示すように、第1の実施の形態のデバイスでは、試験時間に係らず、閾値電圧は一定の傾きで徐々にしか上昇していないことがわかる。一方、第2の実施の形態のデバイスでは、やはり、試験時間に係らず、閾値電圧は一定の傾きで徐々にしか上昇していない点は、第1の実施の形態のデバイスと同じであるが、全体として、変動率が若干高いことがわかる。これは、トレンチゲート電極がP型でボロンを多量に含むことが、影響しているものと考えられる。
【0090】
従って、これらのデータ等より、以下のようなことが言える。すなわち、
(1)ゲートバイアスによるデバイス特性の経時的変動抑制効果という点では、第1の実施の形態のデバイス構造が最も有利である。
(2)ただし、低閾値電圧デバイスの場合は、チャネル領域の濃度を下げる必要があるというデメリットがある。
(3)この点、第2の実施の形態のデバイス構造は、低閾値電圧デバイスに適合しているということができる。もちろん、前記のような、必要な調整をすれば、第1の実施の形態で低閾値電圧デバイスを製作することができることは言うまでもない。
【0091】
6.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0092】
例えば、前記各実施の形態では、各層のポリシリコン部材として、ドープトポリシリコン(Doped Poly−silicon)等を用いた例を具体的に説明したが、本願発明はそれに限定されるものではなく、両方又は一方に、ノンドープポリシリコン(Nondoped Poly−silicon)膜を適用して、成膜後にイオン注入等により、必要な不純物を添加するようにしてもよい。この場合は、ノンドープポリシリコンを利用してESD保護用のポリシリコンダイオードをオプションデバイスとして形成するなど、プロセス自由度を高めることができるが、反面、プロセスコストは高くなる。一方、ドープトポリシリコンを使用すると、プロセス自由度は若干犠牲になるが、比較的簡単に低抵抗のポリシリコン層を形成することができる。
【0093】
例えば、前記各実施の形態では、トレンチ内ダブルゲート構造のパワーMOSFETについて説明したが、本発明は、例えば、トレンチ内ダブルゲート構造のIGBT(Insulated Gate Bipolar Transistor)にも適用することができる。
【符号の説明】
【0094】
1 半導体基板(半導体ウエハ)
1a チップ又はウエハの表面
1b チップ又はウエハの裏面
1e P−シリコンエピタキシャル領域
1s P+シリコン単結晶基板領域
2 半導体チップ
3 ガードリング(第2層ポリシリコンガードリング)
4 (ソースメタル電極と同一層による)ゲート配線
5 ソースメタル電極
5a アルミニウム系ソースメタル膜
5b バリアメタル膜
6 ゲートメタル電極
7 ソースパッド開口
8 ゲートパッド開口
9 セル領域
10 層間絶縁膜
11 ファイナルパッシベーション膜(ポリイミド膜)
12 トレンチゲート電極(トレンチゲート第1層ポリシリコン層)
12n N+トレンチゲート電極(トレンチゲートポリシリコン層)
12p P+トレンチゲート電極(トレンチゲートポリシリコン層)
13 裏面メタルドレイン電極
14 P+ソース領域
15 N+ボディコンタクト領域
16 P−ドリフト領域
17 N型チャネル領域(N−ウエル領域)
18 ゲート絶縁膜
19 フィールドプレート周辺絶縁膜
20 フィールドプレート電極
21 トレンチ加工用ハードマスク膜
22 トレンチ
23 チャネル注入用酸化シリコン膜
24 コンタクトホール(コンタクト溝)
25 フィールド絶縁膜
26 (ソース領域に対応する)最外周P+領域
27 トレンチゲート電極−ゲート配線間接続部
28 フィールドプレート−ゲート配線間接続部
29 (ゲート絶縁膜と同層の)フィールドプレート−ゲート間絶縁膜
30 コーナ部アルミニウム系配線
R1 セル領域切り出し部
T1 セル領域繰返し周期
【特許請求の範囲】
【請求項1】
以下を含むPチャネル型パワーMOSFET:
(a)第1及び第2の主面を有するシリコン系半導体基板;
(b)前記第1の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたN型ポリシリコン線状ゲート電極。
【請求項2】
前記1項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板は、前記第2の主面側にP型シリコン単結晶基板領域を有する。
【請求項3】
前記2項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板は、前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。
【請求項4】
前記3項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板の前記第2の主面上には、メタルドレイン電極が設けられている。
【請求項5】
前記4項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
【請求項6】
前記5項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
【請求項7】
前記6項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
【請求項8】
前記7項のPチャネル型パワーMOSFETにおいて、前記Pチャネル型パワーMOSFETは、モータドライブ用である。
【請求項9】
前記8項のPチャネル型パワーMOSFETにおいて、前記Pチャネル型パワーMOSFETは、低閾値電圧デバイスである。
【請求項10】
以下を含むPチャネル型パワーMOSFET:
(a)第1及び第2の主面を有するシリコン系半導体基板;
(b)前記第1の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたP型ポリシリコン線状ゲート電極。
【請求項11】
前記10項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板は、前記第2の主面側にP型シリコン単結晶基板領域を有する。
【請求項12】
前記11項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板は、前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。
【請求項13】
前記12項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板の前記第2の主面上には、メタルドレイン電極が設けられている。
【請求項14】
前記13項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
【請求項15】
前記14項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
【請求項16】
前記15項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
【請求項17】
前記16項のPチャネル型パワーMOSFETにおいて、前記Pチャネル型パワーMOSFETは、モータドライブ用である。
【請求項18】
前記17項のPチャネル型パワーMOSFETにおいて、前記Pチャネル型パワーMOSFETは、低閾値電圧デバイスである。
【請求項1】
以下を含むPチャネル型パワーMOSFET:
(a)第1及び第2の主面を有するシリコン系半導体基板;
(b)前記第1の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたN型ポリシリコン線状ゲート電極。
【請求項2】
前記1項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板は、前記第2の主面側にP型シリコン単結晶基板領域を有する。
【請求項3】
前記2項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板は、前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。
【請求項4】
前記3項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板の前記第2の主面上には、メタルドレイン電極が設けられている。
【請求項5】
前記4項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
【請求項6】
前記5項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
【請求項7】
前記6項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
【請求項8】
前記7項のPチャネル型パワーMOSFETにおいて、前記Pチャネル型パワーMOSFETは、モータドライブ用である。
【請求項9】
前記8項のPチャネル型パワーMOSFETにおいて、前記Pチャネル型パワーMOSFETは、低閾値電圧デバイスである。
【請求項10】
以下を含むPチャネル型パワーMOSFET:
(a)第1及び第2の主面を有するシリコン系半導体基板;
(b)前記第1の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたP型ポリシリコン線状ゲート電極。
【請求項11】
前記10項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板は、前記第2の主面側にP型シリコン単結晶基板領域を有する。
【請求項12】
前記11項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板は、前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。
【請求項13】
前記12項のPチャネル型パワーMOSFETにおいて、前記シリコン系半導体基板の前記第2の主面上には、メタルドレイン電極が設けられている。
【請求項14】
前記13項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
【請求項15】
前記14項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
【請求項16】
前記15項のPチャネル型パワーMOSFETにおいて、前記N型ポリシリコン線状フィールドプレート電極と前記P型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
【請求項17】
前記16項のPチャネル型パワーMOSFETにおいて、前記Pチャネル型パワーMOSFETは、モータドライブ用である。
【請求項18】
前記17項のPチャネル型パワーMOSFETにおいて、前記Pチャネル型パワーMOSFETは、低閾値電圧デバイスである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公開番号】特開2011−181809(P2011−181809A)
【公開日】平成23年9月15日(2011.9.15)
【国際特許分類】
【出願番号】特願2010−46452(P2010−46452)
【出願日】平成22年3月3日(2010.3.3)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年9月15日(2011.9.15)
【国際特許分類】
【出願日】平成22年3月3日(2010.3.3)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
[ Back to top ]