ＰＬＬシンセサイザ
【課題】温度補償ループフィルタのキャパシタの容量値を小さくする。
【解決手段】ＰＬＬシンセサイザは，位相比較器ＰＤと，ループフィルタＬＦと，電圧制御発振器ＶＣＯとを有する。さらに，温度補償ループとして，周波数制御電圧が制御電圧範囲から外れたときに比較信号３０を出力する比較器ＣＭＰと，比較信号３０を積分してＭビットの第１のデジタル信号３２を生成するデジタルフィルタＤＦと，第１のデジタル信号３２を入力し，前記Ｍビットより少ないＮビットで、前記第１のデジタル信号３２に対応する第２のデジタル信号３４を生成するΣΔ変調器１２、１０と，第２のデジタル信号３４を電流信号３６に変換する温度補償チャージポンプＣＰｔと，前記電流信号３６を温度補償制御電圧に変換する温度補償ループフィルタＴＦとを有し，電圧制御発振器ＶＣＯは温度補償制御電圧ｆｔに基づいて出力クロックＣＫｏｕｔの周波数を制御する。
【解決手段】ＰＬＬシンセサイザは，位相比較器ＰＤと，ループフィルタＬＦと，電圧制御発振器ＶＣＯとを有する。さらに，温度補償ループとして，周波数制御電圧が制御電圧範囲から外れたときに比較信号３０を出力する比較器ＣＭＰと，比較信号３０を積分してＭビットの第１のデジタル信号３２を生成するデジタルフィルタＤＦと，第１のデジタル信号３２を入力し，前記Ｍビットより少ないＮビットで、前記第１のデジタル信号３２に対応する第２のデジタル信号３４を生成するΣΔ変調器１２、１０と，第２のデジタル信号３４を電流信号３６に変換する温度補償チャージポンプＣＰｔと，前記電流信号３６を温度補償制御電圧に変換する温度補償ループフィルタＴＦとを有し，電圧制御発振器ＶＣＯは温度補償制御電圧ｆｔに基づいて出力クロックＣＫｏｕｔの周波数を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，PLLシンセサイザに関する。
【背景技術】
【０００２】
PLLシンセサイザは，基準クロックに位相同期した高周波クロックを生成するクロック生成回路であり，例えば，無線システムやプロセッサなどに内蔵される。
【０００３】
PLLシンセサイザは，出力クロックの位相と基準クロックの位相とを比較する位相比較器と，位相比較器の位相結果に応じた制御電圧を生成するループフィルタと，その制御電圧に基づく周波数の出力クロックを生成する電圧制御発振器とを有する。そして，出力クロックは位相比較器にフィードバックされる。
【０００４】
電圧制御発振器は，ループフィルタが生成する制御電圧に応じてその発振周波数が変化し，さらに，制御周波数バンドに応じて制御電圧による周波数制御範囲が変化する。制御周波数バンドにより周波数制御範囲を変更できるようにして，電圧制御発振器の周波数範囲を広くしている。
【０００５】
さらに，電圧制御発振器は，温度変化によりその周波数が変動する。温度が変化したことにより制御電圧による周波数制御範囲を超えて周波数が変動する場合は，制御周波数バンドを変更する制御が行われる。制御周波数バンドを変更して周波数制御範囲を変更したとき，発振周波数がジャンプしてPLLが一時的にアンロック状態になる可能性がある。したがって，温度変化により制御周波数バンドが変更されることを防止することが必要になる。
【０００６】
このような温度変化による制御周波数バンドの変更を避けるために，PLL回路は，メインのPLLループに加えて，温度補償ループを有する。温度補償ループは，メインのPLLループにより生成される制御電圧を基準電圧と比較し，その差分値に基づいてチャージポンプ回路と温度補償ループフィルタ（LPF）により温度補償電圧を生成する。そして，この温度補償電圧により，電圧制御発振器の発振周波数が微調整される。つまり，温度補償ループを設けることで，温度変化による発振周波数の変動を抑制することができる。
【０００７】
PLL回路については，以下の特許文献１，２，３に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−３２２１９８号公報
【特許文献２】特開２００７−２５９４３１号公報
【特許文献３】特開２００６−５２６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし，温度補償ループはその時定数を大きくして応答速度を遅くし，メインのPLLループによる制御と競合しないようにする必要がある。それと同時に，温度補償ループ内の温度補償ループフィルタは，チャージポンプ回路の出力の高周波成分をカットしてノイズ成分を除去することが求められる。その結果，温度補償ループフィルタ内のキャパシタの容量値を大きくしなければならず，PLL回路と同じ集積回路チップ内に内蔵することは困難であり，温度補償ループフィルタをチップの外に設けなければならない。
【００１０】
さらに，温度補償ループフィルタの容量値を大きくしたため，システムのスリープ状態から起動するときに，そのループフィルタのキャパシタを充電する時間が長くなり，起動時間が長くなる。そのため，スリープ状態でもキャパシタの充電状態を保つために充電電流が消費され，スリープ状態での省電力化の妨げになっている。
【００１１】
そこで，本発明の目的は，温度補償ループ内のループフィルタのキャパシタ容量値を小さくしたPLL回路を提供することにある。
【課題を解決するための手段】
【００１２】
PLLシンセサイザの第１の側面は，出力クロックと基準クロックとの位相を比較する位相比較器と，
前記位相比較器の位相比較結果に応じて周波数制御電圧を生成するPLLループフィルタと，
前記周波数制御電圧に応じて制御された周波数を持つ前記出力クロックを生成する電圧制御発振器と，
前記周波数制御電圧が制御電圧範囲から外れたときにそれぞれ第１，第２のレベルを有する比較信号を出力する比較器と，
第１の制御クロックに同期して前記比較信号を積分してＭビットの第１のデジタル信号を生成するデジタルフィルタと，
前記第１のデジタル信号を入力し，前記第１の制御クロックより高周波の第２の制御クロックに同期して，前記Ｍビットより少ないＮビットの第２のデジタル信号であって前記第１のデジタル信号に対応する第２のデジタル信号を生成するΔΣ変調器と，
前記第２のデジタル信号を電流信号に変換する温度補償チャージポンプと，
前記電流信号により充放電されるキャパシタを有し，前記電流信号を温度補償制御電圧に変換する温度補償ループフィルタとを有し，
前記電圧制御発振器は前記温度補償制御電圧に基づいて前記出力クロックの周波数を制御する。
【発明の効果】
【００１３】
第１の側面によれば，温度補償ループ内のループフィルタのキャパシタ容量値を小さくできる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態に関連するPLLシンセサイザの構成図である。
【図２】第１の実施の形態におけるPLLシンセサイザの構成図である
【図３】電圧制御発振器VCOの概略構成図である。
【図４】電圧制御発振器VCOの周波数の制御について説明する図である。
【図５】本実施の形態における温度補償ループの構成と信号とを示す図である。
【図６】デジタルフィルタDFの回路例を示す図である。
【図７】ΔΣ変調器の回路例を示す図である。
【図８】チャージポンプCPtと温度補償ループフィルタTFの回路例を示す図である。
【図９】チャージポンプCPtと温度補償ループフィルタTFの別の回路例を示す図である。
【図１０】温度補償ループフィルタTFの周波数特性を説明する図である。
【図１１】温度補償ループフィルタについて説明する図である。
【図１２】PLLシンセサイザが復帰するときの動作について説明する図である。
【図１３】第２の実施の形態におけるPLLシンセサイザの温度補償ループの構成図である。
【図１４】第２の実施の形態におけるPLLシンセサイザの温度補償ループのスリープ状態からの復帰動作を示す図である。
【発明を実施するための形態】
【００１５】
図１は，本実施の形態に関連するPLLシンセサイザの構成図である。PLLシンセサイザは，出力クロックCKoutを分周器DIV1で分周したクロックCK2と，基準クロックR-CLKとの位相を比較する位相比較器PDと，位相比較器PDの位相比較結果ｄPHを電流値に変換するチャージポンプ回路CPmと，チャージポンプ回路CPmが生成する電流を積分し高周波成分をカットして周波数制御電圧Vtを生成するループフィルタLFと，周波数制御電圧Vtに応じて制御された周波数を持つ出力クロックCKoutを生成する電圧制御発振器VCOとを有する。
【００１６】
電圧制御発振器VCOには，図示しないシステム側から制御コードCodeが供給され，制御コードCodeに対応して，周波数制御電圧Vtで制御される周波数範囲が選択される。このフィードバックループがPLLのメインループである。
【００１７】
上記のメインループ（図中実線）に加えて，図中破線で示された温度補償ループが設けられる。温度補償ループでは，周波数制御電圧Vtと基準電圧V_refとを比較し，基準電圧に基づく所定の制御電圧範囲から外れたときにそれぞれ第１，第２のレベルを有する比較信号を出力する比較器CMPと，周波数制御電圧Vtと基準電圧V_refとの差分に応じた電流を出力するチャージポンプ回路CPtとを有する。この比較器CMPとチャージポンプ回路CPtとによりOTA(Operational Transconductance Amplifier)が構成される。
【００１８】
そして，温度補償ループフィルタTFがその電流を積分すると共に高周波成分をカットして温度補償制御電圧ftを出力する。温度補償ループフィルタTFは，比較的大きな容量のキャパシタを有し，上記の電流の積分と高周波成分のカットに加えて，メインループより温度補償ループの時定数を大きくしている。
【００１９】
メインループのPLLループフィルタLFと，温度補償ループの温度補償ループフィルタTFは，共に大容量のキャパシタを有するため，PLLシンセサイザ回路が形成されるチップ１０内には設けられないことが多く，チップ外２０に設けられる。
【００２０】
図２は，第１の実施の形態におけるPLLシンセサイザの構成図である。PLLシンセサイザは，図１と同様に，出力クロックCKoutを分周器DIV1で分周したクロックCK2と，基準クロックR-CLKとの位相を比較する位相比較器PDと，位相比較結果ｄPHを電流値に変換するチャージポンプ回路CPmと，その電流を積分し高周波成分をカットして周波数制御電圧Vtを生成するPLLループフィルタLFと，周波数制御電圧Vtに応じて出力クロックCKoutの周波数を制御する電圧制御発振器VCOとを有する。
【００２１】
電圧制御発振器VCOは，システム側から供給される制御コードCodeに対応して，周波数制御電圧Vtで制御される周波数範囲が選択される。そして，その周波数範囲内で周波数制御電圧Vtに応じて出力クロックCKoutの周波数が制御される。このフィードバックループがPLLのメインループである。
【００２２】
第１の実施の形態のPLLシンセサイザも，図中破線で示された温度補償ループを有する。この温度補償ループは，周波数制御電圧Vtが制御電圧範囲から外れたときにそれぞれ第１，第２のレベルを有する比較信号３０を出力する比較器と，第１の制御クロックR_CLKに同期して比較信号３０を積分してＭビットの第１のデジタル信号３２を生成するデジタルフィルタDFと，第１のデジタル信号３２を入力し，第１の制御クロックR_CLKより高周波の第２の制御クロックに同期して，Ｍビットより少ないＮビットの第２のデジタル信号３４であって第１のデジタル信号に対応する第２のデジタル信号３４を生成するΔΣ変調器１２，１０と，第２のデジタル信号３４を電流信号３６に変換する温度補償チャージポンプCPtと，電流信号３６により充放電されるキャパシタを有し，電流信号を温度補償制御電圧ftに変換する温度補償ループフィルタTFとを有する。そして，電圧制御発振器VCOは，温度補償制御電圧ftに基づいて出力クロックCKoutの周波数を制御する。
【００２３】
このPLLシンセサイザでは，温度補償ループフィルタTFのキャパシタ容量を小さくできるので，PLLシンセサイザの回路と同じチップ内に設けられている。ただし，PLLループフィルタLFは，キャパシタ容量が大きいためチップ外に設けられている。
【００２４】
図３は，電圧制御発振器VCOの概略構成図である。電圧制御発振器VCOは，例えばLC発振回路で構成され，LC発振回路内のキャパシタの容量が制御コードCode,制御電圧Vt，温度補償制御電圧ftにより変更される。それにより，発振周波数が制御される。図３の例では，LC発振器内のキャパシタは，周波数制御電圧Vtにより容量値が可変制御される第１のキャパシタC1と，温度補償制御電圧ftにより容量値が可変制御される第２のキャパシタC2と，制御コードCodeによりスイッチを介して接続または非接続される第３のキャパシタ群C3_1〜C3_nとを有する。第３のキャパシタ群の容量値は比較的大きいのに対して，第１，第２のキャパシタC1,C2の容量値はそれよりも比較的小さい。
【００２５】
図４は，電圧制御発振器VCOの周波数の制御について説明する図である。図４（Ａ）は，温度補償ループがない場合の電圧制御発振器VCOの周波数制御を示す。制御コードCode（図中001,010,011）に応じて，周波数f0の制御範囲が切り替えられる。そして，周波数制御電圧Vtに応じて，制御コードCodeで設定された周波数制御範囲内で周波数f0が可変制御される。
【００２６】
図４（Ａ）中に示されるとおり，電圧制御発振器VCOが周波数Ａで発振しているときに，温度の上昇で周波数Ｂに変動して制御コード010の周波数制御範囲外になると，制御コードが010から011に切り替えられ，周波数制御範囲が１段階上にシフトする。その結果，同じ周波数制御電圧Vtでは周波数がCとなり大きく変更したことでロックオフする場合がある。この場合，PLLメインループにより周波数制御電圧Vtが変更され，周波数Dに制御され，再度ロックオンする制御が行われる。
【００２７】
図４（Ｂ）は，温度補償ループによる周波数制御が加わった電圧制御発振器VCOの周波数制御を示す。図４（Ｂ）の左側は，図４（Ａ）と同じであり，制御コードと周波数制御電圧Vtとによる周波数制御を示している。この図において周波数制御電圧Vtは図中Va,Vbの間で制御されることが望ましいとする。そして，図４（Ｂ）の右側は，ある周波数制御範囲内において温度補償制御電圧ftによる周波数制御を示している。周波数Ａで発振しているときに，温度上昇が生じて周波数が上昇しようとした場合，温度補償ループによりその周波数制御電圧Vtの変動を検出し，温度補償制御電圧ftにより発振器VCOのキャパシタC2の容量値を可変制御し，温度上昇により周波数が上昇しないようにする。その結果，周波数制御電圧Vtの制御範囲がVa,Vb間の範囲から外れないようにされる。
【００２８】
このように，図２の温度補償付きPLLシンセサイザでは，電圧制御発振器VCOが，制御コードCodeと周波数制御電圧Vtとに加えて，温度補償制御電圧ftによってもその周波数制御が行われる。一般に，メインのループに比較して，温度補償ループの時定数は大きく設定されている。それにより，メインループの周波数制御と温度補償ループによる周波数制御とが干渉して競合することが回避される。
【００２９】
図５は，本実施の形態における温度補償ループの構成と信号とを示す図である。図５を参照しながら，温度補償ループを構成する各回路について説明する。
【００３０】
比較器は，周波数制御電圧Vtを基準電圧Vref+とVref-と比較する２つの比較器CMP1,CMP2を有する。比較器の出力３０は，図５中（２）に示されるとおり，周波数制御電圧Vtが高い基準電圧Vref+を超えると第１のレベル（例えば＋１）になり，低い基準電圧Vref-を超えると第２のレベル（図中破線，例えば−１）になる。
【００３１】
図６は，デジタルフィルタDFの回路例を示す図である。デジタルフィルタDFは一種の積分器であり，比較器の出力３０を増幅する増幅器４０と，加算器４１と，遅延回路４２と，増幅器４３とを有する。遅延回路４２が増幅された比較器出力３０を例えば基準クロックR_CLKの１周期分だけ遅延させ，加算器４１が新たな比較器出力３０に加算することで，積分値が生成される。このデジタルフィルタDFの出力３２は，例えばMビットのデジタル信号である。
【００３２】
図５中（３）にデジタルフィルタの出力３２の波形の例が示されている。比較器出力３０の＋１に対して，基準クロックR_CLKに同期した積分値がデジタルフィルタDFのMビット出力３２として出力される。このように，デジタルフィルタ３２が比較器出力３０を積分することで，比較器出力３０の変化に対する応答性を遅くすることができ，温度補償ループの時定数を大きくすることができる。すなわち，図１において，温度補償ループ内の温度フィルタTFが有していた応答を遅くする機能が，このデジタルフィルタ３２により実現される。
【００３３】
図７は，ΔΣ変調器の回路例を示す図である。本実施の形態の温度補償ループ内に設けられるΔΣ変調器１０，１２は，デジタルフィルタDFのMビット出力３２を，デジタルフィルタのクロックR_CLKよりも高い周波数ｄCLKでアップサンプリングし，Mビットより少ないビット数のNビットの高周波デジタル信号３４に変換する。高周波デジタル信号３４は擬似ランダムデジタル信号であり，時間軸上で平均するとデジタル信号３２の値と等しくなる。
【００３４】
高周波デジタル信号に変換することで，後段の温度補償ループフィルタのカットオフ周波数を高く設定でき，キャパシタの容量値を小さくできる。また，擬似ランダムデジタル信号に変換することでノイズシェーピングされ，低周波帯域での量子化ノイズを小さくすることができる。
【００３５】
図７にはΔΣ変調器の一例として２次のΔΣ変調器が示されている。この変調器は，Mビットデジタル信号３２をクロックｄCLKでサンプリングする入力レジスタ５０と，加算器５１と，その加算器の加算値X+YをクロックｄCLKでラッチするレジスタ５２とを有し，レジスタ５２のラッチした値は加算器５１にフィードバックされる。この構成により，加算器５１のキャリ信号C（1ビット）が生成される。さらに，変調器は，レジスタ５２がラッチした値を加算する加算器５３と，加算器５３の加算値X+YをクロックｄCLKでラッチするレジスタ５４とを有し，レジスタ５４がラッチした値は加算器５３にフィードバックされる。さらに，加算器５３のキャリ信号Cは，レジスタ５５と減算器５６からなる微分回路５７によりその微分値が求められ，加算器５８が微分値と加算器５１のキャリ信号Cとを加算し，Nビット（２ビット）のデジタル出力３４を出力する。
【００３６】
このデジタル出力３４は，Mビットのデジタル入力３２よりも高周波であり，且つMビットより少ないNビットの擬似ランダムなデジタル信号である。図５の（４）に示されるとおり，ΔΣ変調器は，デジタル入力信号３２をより高い周波数で且つ少ないビットのデジタル信号３４に変換する回路であり，図５の（４）では２ビット（４量子点）のデジタル信号に変換されている。デジタル出力信号３４は，デジタル入力信号３２よりも高い周波数で変化していることが示されている。つまり，高周波で且つ低ビットのデジタル出力信号３４は，低周波で高いビットのデジタル入力信号３２を，高い周波数で変調したものである。
【００３７】
図７には，ΔΣ変調器のアップサンプリング用の高周波クロックｄCLKが，PLLメインループ内の分周器DIV1により生成される例が示されている。VCOの出力クロックCKoutが，分周器DIV1内の２つの分周器４６，４７により分周される。この前段の分周器４６が出力するクロックｄCLKが，ΔΣ変調器のサンプリングクロックｄCLKとして利用される。そして，このクロックdCLKは，デジタルフィルタDFの同期クロックR_CLKよりも高周波である。
【００３８】
図８は，チャージポンプCPtと温度補償ループフィルタTFの回路例を示す図である。図８のチャージポンプCPtは，１ビット入力に対応した回路であり，電流源I1,I2とスイッチSW1,SW2とからなる。入力３４が「１」の場合はスイッチSW1が導通して電流I1が供給され，入力３４が「０」の場合はスイッチSW2が導通して電流I2が引き抜かれる。つまり入力が「１」で正電流が発生し，入力「０」で負電流が発生する。
【００３９】
温度補償ループフィルタTFの最も簡単な構成は，上記の電流を蓄積する単一のキャパシタである。ただし，図８に示したループフィルタTFは，抵抗R10,R11とキャパシタC10,C11,C12からなる。図８中に示されるとおり，入力が「１」の場合，チャージポンプCPtは正電流を発生し出力電圧ftが上昇し，入力が「０」の場合，チャージポンプCPtは負電流を発生し出力電圧ftが下降する。ループフィルタTFは，一種のローパスフィルタであり，チャージポンプが生成する電流の高周波成分をカットする。したがって，キャパシタC10, C11, C12の合計容量値が小さいほど，カットオフ周波数が高くなる。
【００４０】
図９は，チャージポンプCPtと温度補償ループフィルタTFの別の回路例を示す図である。図９のチャージポンプCPtは，２ビット入力に対応した回路である。入力３４が「１」の場合にスイッチSW1が導通し，入力３４が「２」の場合にスイッチSW1,SW3が導通し，入力３４が「０」の場合にはどのスイッチも導通せず，入力３４が「−１」の場合にスイッチSW2が導通する。
【００４１】
それに伴い，チャージポンプCPtは，入力が「２」なら正電流２×I1，入力が「１」なら正電流I1，入力が「０」なら電流は発生せず，入力が「−１」なら負電流I1をそれぞれ出力する。
【００４２】
そして，図９の温度補償ループフィルタTFは，１つのキャパシタで構成されている。もちろん，図８に示した温度補償ループフィルタTFであってもよい。この場合も，キャパシタの容量値が小さいほど，カットオフ周波数が高くなる。
【００４３】
ΔΣ変調器１０，１２を採用したことによりデジタルフィルタDFのデジタル出力３２が高周波のデジタル信号３４に変換されるので，図８，図９に示した温度補償ループフィルタTFのカットオフ周波数を，従来のフィルタよりも高く設定することができる。つまりカットすべきデジタルフィルタDFのデジタル出力３２の高周波成分は，ΔΣ変調器によるアップサンプリングにより，より高周波帯に移されている。その結果，温度補償ループフィルタTFのカットオフ周波数も高くすることができ，温度補償ループフィルタTFの容量値を小さくすることができる。このことは，PLLシンセサイザと同じチップ内にこの温度補償ループフィルタTFを設けることが容易になることを意味する。
【００４４】
図１０は，温度補償ループフィルタTFの周波数特性を説明する図である。実線が従来の温度補償ループフィルタの特性である。それに対して，破線が本実施の形態における温度補償ループフィルタTFの特性である。破線のほうがカットオフ周波数がより高くなっていることが理解できる。
【００４５】
上記のように，第１の実施の形態によれば，比較器の比較信号をデジタルフィルタDFにより積分してMビットのデジタル出力信号３２に変換したことで，温度補償フィルタの応答性を遅くし時定数を大きくすることができる。さらに，デジタルフィルタのMビットのデジタル出力信号３２が，ΔΣ変調器によりアップサンプリングされN（＜M）ビットのデジタル出力信号３４に変換されている。これにより，より高周波のデジタル出力信号３４に変換されたことで，アナログフィルタである温度補償ループフィルタTFのカットオフ周波数を高く設定することが可能になり，その分，温度補償ループフィルタTFのキャパシタの容量値を小さくして，チップ内面積を小さくすることができる。
【００４６】
［第２の実施の形態］
温度補償ループフィルタTFの容量値を小さくしたことで，スリープモード中の充電電流を削減することができるとともに，スリープモードから復帰したときのPLLシンセサイザのロックオンまでの時間を短縮することができる。以下，この点について説明する。
【００４７】
図１１は，温度補償ループフィルタについて説明する図である。図１１（Ａ）には，図１に示した温度補償ループ内のOTAと温度補償ループフィルタTFと，電圧制御発振器VCOが示されている。OTAは，比較器CMPとチャージポンプCPtの組み合わせであり，温度補償ループフィルタTFは図８，図９に示したキャパシタを有する回路である。
【００４８】
図１１（Ｂ）に示すように，PLLシンセサイザが通信装置に内蔵された場合，通信タイムスロット間ではスリープモードに制御される。スリープモードではPLLシンセサイザの動作は停止し出力クロックの生成は停止する。一方で，ループフィルタTFは，キャパシタにある程度の電荷が蓄積されないと通常動作時の周波数制御電圧ftを出力することができない。そこで，プリチャージ回路６０を設けて，スリープモード中もループフィルタTF内のキャパシタに電流を供給することが必要になる。
【００４９】
図１２は，PLLシンセサイザが復帰するときの動作について説明する図である。図１２（Ａ）は，起動時またはスリープモードからの復帰時の動作を示している。起動時または復帰時において，プリチャージ回路６０からループフィルタTF内のキャパシタにプリチャージし（時間t1），その後，PLLシンセサイザのメインループ及び温度補償ループによる周波数制御が行われる（時間t2）。その場合，時間ｔ１＋ｔ２がPLLのロックアップまでの制限時間TLimitを超える場合がある。
【００５０】
そこで，図１２（Ｂ）に示されるように，スリープモード中もプリチャージ回路６０からプリチャージ電流を継続して供給することで，復帰後はPLLシンセサイザの周波数制御によるロックまでの時間ｔ２だけが必要になり，ロックアップまでの制限時間TLimitまでにロック状態にすることが可能になる。ただし，この場合は，スリープモード中もプリチャージ電流を供給する必要があり，スリープモードの省電力化に反することになる。
【００５１】
図１３は，第２の実施の形態におけるPLLシンセサイザの温度補償ループの構成図である。この温度補償ループの構成は，図５の温度補償ループに加えて，スリープ状態に入るときのデジタルフィルタDFのデジタル出力３２を記憶するメモリ６２と，スリープ状態から復帰するときにメモリ６２に記憶されているデジタル出力３２の値に応じて温度補償ループフィルタTF内のキャパシタをプリチャージするプリチャージ回路６０とを有する。
【００５２】
すなわち，スリープ状態に移行する時は，温度補償ループフィルタTF内のキャパシタには，デジタルフィルタDFのMビットのデジタル出力３２の値に応じた電荷が充電されている。そこで，スリープ状態に移行するときはメモリ６２にそのデジタル出力３２を記憶する。メモリ６２は，スリープ状態でも記憶データが消失しない不揮発性メモリである。スリープ状態中はプリチャージ回路６０からプリチャージ電流がループフィルタTFに供給されることはない。
【００５３】
そして，スリープモードから復帰するときに，プリチャージ回路６０は，メモリ６２に記憶されているデジタル出力３２を読み出し，そのデジタル出力値に応じた電圧までループフィルタTF内のキャパシタを充電する。ループフィルタTF内のキャパシタの容量値は小さく構成されているので，このプリチャージに要する時間は短い。
【００５４】
図１４は，第２の実施の形態におけるPLLシンセサイザの温度補償ループのスリープ状態からの復帰動作を示す図である。図１３で説明したとおり，第２の実施の形態では，スリープ状態においては温度補償ループフィルタTFへのプリチャージ電流の供給は行わない。その代わり，スリープ状態から復帰する時に，プリチャージ回路６０は，メモリ６２に記憶しておいたデジタル出力値に応じた電荷量を温度補償ループフィルタTFのキャパシタの供給する。ただし，キャパシタの容量が小さいので，図１４に示すとおり，プリチャージ時間ｔ１は短くできる。
【００５５】
その結果，この短いプリチャージ時間ｔ１とその後のPLLによる周波数制御によるロックオンまでの時間ｔ２の合計は，ロックオンまでの制限時間TLimit未満にすることが可能になる。
【００５６】
以上の通り，第２の実施の形態によれば，スリープ期間中のプリチャージ電流の消費がなくなり，省電力化を図ることができる。
【符号の説明】
【００５７】
PD:位相比較器 CPm：メインループのチャージポンプ
LF:PLLループフィルタ VCO:電圧制御発振器
Vt：周波数制御電圧 DIV1:分周器
CKout：出力クロック CMP：比較器
DF:デジタルフィルタ １０，１２：ΔΣ変調器
CPt：温度補償ループのチャージポンプ
TF:温度補償ループフィルタ ft：温度補償制御電圧
【技術分野】
【０００１】
本発明は，PLLシンセサイザに関する。
【背景技術】
【０００２】
PLLシンセサイザは，基準クロックに位相同期した高周波クロックを生成するクロック生成回路であり，例えば，無線システムやプロセッサなどに内蔵される。
【０００３】
PLLシンセサイザは，出力クロックの位相と基準クロックの位相とを比較する位相比較器と，位相比較器の位相結果に応じた制御電圧を生成するループフィルタと，その制御電圧に基づく周波数の出力クロックを生成する電圧制御発振器とを有する。そして，出力クロックは位相比較器にフィードバックされる。
【０００４】
電圧制御発振器は，ループフィルタが生成する制御電圧に応じてその発振周波数が変化し，さらに，制御周波数バンドに応じて制御電圧による周波数制御範囲が変化する。制御周波数バンドにより周波数制御範囲を変更できるようにして，電圧制御発振器の周波数範囲を広くしている。
【０００５】
さらに，電圧制御発振器は，温度変化によりその周波数が変動する。温度が変化したことにより制御電圧による周波数制御範囲を超えて周波数が変動する場合は，制御周波数バンドを変更する制御が行われる。制御周波数バンドを変更して周波数制御範囲を変更したとき，発振周波数がジャンプしてPLLが一時的にアンロック状態になる可能性がある。したがって，温度変化により制御周波数バンドが変更されることを防止することが必要になる。
【０００６】
このような温度変化による制御周波数バンドの変更を避けるために，PLL回路は，メインのPLLループに加えて，温度補償ループを有する。温度補償ループは，メインのPLLループにより生成される制御電圧を基準電圧と比較し，その差分値に基づいてチャージポンプ回路と温度補償ループフィルタ（LPF）により温度補償電圧を生成する。そして，この温度補償電圧により，電圧制御発振器の発振周波数が微調整される。つまり，温度補償ループを設けることで，温度変化による発振周波数の変動を抑制することができる。
【０００７】
PLL回路については，以下の特許文献１，２，３に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−３２２１９８号公報
【特許文献２】特開２００７−２５９４３１号公報
【特許文献３】特開２００６−５２６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし，温度補償ループはその時定数を大きくして応答速度を遅くし，メインのPLLループによる制御と競合しないようにする必要がある。それと同時に，温度補償ループ内の温度補償ループフィルタは，チャージポンプ回路の出力の高周波成分をカットしてノイズ成分を除去することが求められる。その結果，温度補償ループフィルタ内のキャパシタの容量値を大きくしなければならず，PLL回路と同じ集積回路チップ内に内蔵することは困難であり，温度補償ループフィルタをチップの外に設けなければならない。
【００１０】
さらに，温度補償ループフィルタの容量値を大きくしたため，システムのスリープ状態から起動するときに，そのループフィルタのキャパシタを充電する時間が長くなり，起動時間が長くなる。そのため，スリープ状態でもキャパシタの充電状態を保つために充電電流が消費され，スリープ状態での省電力化の妨げになっている。
【００１１】
そこで，本発明の目的は，温度補償ループ内のループフィルタのキャパシタ容量値を小さくしたPLL回路を提供することにある。
【課題を解決するための手段】
【００１２】
PLLシンセサイザの第１の側面は，出力クロックと基準クロックとの位相を比較する位相比較器と，
前記位相比較器の位相比較結果に応じて周波数制御電圧を生成するPLLループフィルタと，
前記周波数制御電圧に応じて制御された周波数を持つ前記出力クロックを生成する電圧制御発振器と，
前記周波数制御電圧が制御電圧範囲から外れたときにそれぞれ第１，第２のレベルを有する比較信号を出力する比較器と，
第１の制御クロックに同期して前記比較信号を積分してＭビットの第１のデジタル信号を生成するデジタルフィルタと，
前記第１のデジタル信号を入力し，前記第１の制御クロックより高周波の第２の制御クロックに同期して，前記Ｍビットより少ないＮビットの第２のデジタル信号であって前記第１のデジタル信号に対応する第２のデジタル信号を生成するΔΣ変調器と，
前記第２のデジタル信号を電流信号に変換する温度補償チャージポンプと，
前記電流信号により充放電されるキャパシタを有し，前記電流信号を温度補償制御電圧に変換する温度補償ループフィルタとを有し，
前記電圧制御発振器は前記温度補償制御電圧に基づいて前記出力クロックの周波数を制御する。
【発明の効果】
【００１３】
第１の側面によれば，温度補償ループ内のループフィルタのキャパシタ容量値を小さくできる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態に関連するPLLシンセサイザの構成図である。
【図２】第１の実施の形態におけるPLLシンセサイザの構成図である
【図３】電圧制御発振器VCOの概略構成図である。
【図４】電圧制御発振器VCOの周波数の制御について説明する図である。
【図５】本実施の形態における温度補償ループの構成と信号とを示す図である。
【図６】デジタルフィルタDFの回路例を示す図である。
【図７】ΔΣ変調器の回路例を示す図である。
【図８】チャージポンプCPtと温度補償ループフィルタTFの回路例を示す図である。
【図９】チャージポンプCPtと温度補償ループフィルタTFの別の回路例を示す図である。
【図１０】温度補償ループフィルタTFの周波数特性を説明する図である。
【図１１】温度補償ループフィルタについて説明する図である。
【図１２】PLLシンセサイザが復帰するときの動作について説明する図である。
【図１３】第２の実施の形態におけるPLLシンセサイザの温度補償ループの構成図である。
【図１４】第２の実施の形態におけるPLLシンセサイザの温度補償ループのスリープ状態からの復帰動作を示す図である。
【発明を実施するための形態】
【００１５】
図１は，本実施の形態に関連するPLLシンセサイザの構成図である。PLLシンセサイザは，出力クロックCKoutを分周器DIV1で分周したクロックCK2と，基準クロックR-CLKとの位相を比較する位相比較器PDと，位相比較器PDの位相比較結果ｄPHを電流値に変換するチャージポンプ回路CPmと，チャージポンプ回路CPmが生成する電流を積分し高周波成分をカットして周波数制御電圧Vtを生成するループフィルタLFと，周波数制御電圧Vtに応じて制御された周波数を持つ出力クロックCKoutを生成する電圧制御発振器VCOとを有する。
【００１６】
電圧制御発振器VCOには，図示しないシステム側から制御コードCodeが供給され，制御コードCodeに対応して，周波数制御電圧Vtで制御される周波数範囲が選択される。このフィードバックループがPLLのメインループである。
【００１７】
上記のメインループ（図中実線）に加えて，図中破線で示された温度補償ループが設けられる。温度補償ループでは，周波数制御電圧Vtと基準電圧V_refとを比較し，基準電圧に基づく所定の制御電圧範囲から外れたときにそれぞれ第１，第２のレベルを有する比較信号を出力する比較器CMPと，周波数制御電圧Vtと基準電圧V_refとの差分に応じた電流を出力するチャージポンプ回路CPtとを有する。この比較器CMPとチャージポンプ回路CPtとによりOTA(Operational Transconductance Amplifier)が構成される。
【００１８】
そして，温度補償ループフィルタTFがその電流を積分すると共に高周波成分をカットして温度補償制御電圧ftを出力する。温度補償ループフィルタTFは，比較的大きな容量のキャパシタを有し，上記の電流の積分と高周波成分のカットに加えて，メインループより温度補償ループの時定数を大きくしている。
【００１９】
メインループのPLLループフィルタLFと，温度補償ループの温度補償ループフィルタTFは，共に大容量のキャパシタを有するため，PLLシンセサイザ回路が形成されるチップ１０内には設けられないことが多く，チップ外２０に設けられる。
【００２０】
図２は，第１の実施の形態におけるPLLシンセサイザの構成図である。PLLシンセサイザは，図１と同様に，出力クロックCKoutを分周器DIV1で分周したクロックCK2と，基準クロックR-CLKとの位相を比較する位相比較器PDと，位相比較結果ｄPHを電流値に変換するチャージポンプ回路CPmと，その電流を積分し高周波成分をカットして周波数制御電圧Vtを生成するPLLループフィルタLFと，周波数制御電圧Vtに応じて出力クロックCKoutの周波数を制御する電圧制御発振器VCOとを有する。
【００２１】
電圧制御発振器VCOは，システム側から供給される制御コードCodeに対応して，周波数制御電圧Vtで制御される周波数範囲が選択される。そして，その周波数範囲内で周波数制御電圧Vtに応じて出力クロックCKoutの周波数が制御される。このフィードバックループがPLLのメインループである。
【００２２】
第１の実施の形態のPLLシンセサイザも，図中破線で示された温度補償ループを有する。この温度補償ループは，周波数制御電圧Vtが制御電圧範囲から外れたときにそれぞれ第１，第２のレベルを有する比較信号３０を出力する比較器と，第１の制御クロックR_CLKに同期して比較信号３０を積分してＭビットの第１のデジタル信号３２を生成するデジタルフィルタDFと，第１のデジタル信号３２を入力し，第１の制御クロックR_CLKより高周波の第２の制御クロックに同期して，Ｍビットより少ないＮビットの第２のデジタル信号３４であって第１のデジタル信号に対応する第２のデジタル信号３４を生成するΔΣ変調器１２，１０と，第２のデジタル信号３４を電流信号３６に変換する温度補償チャージポンプCPtと，電流信号３６により充放電されるキャパシタを有し，電流信号を温度補償制御電圧ftに変換する温度補償ループフィルタTFとを有する。そして，電圧制御発振器VCOは，温度補償制御電圧ftに基づいて出力クロックCKoutの周波数を制御する。
【００２３】
このPLLシンセサイザでは，温度補償ループフィルタTFのキャパシタ容量を小さくできるので，PLLシンセサイザの回路と同じチップ内に設けられている。ただし，PLLループフィルタLFは，キャパシタ容量が大きいためチップ外に設けられている。
【００２４】
図３は，電圧制御発振器VCOの概略構成図である。電圧制御発振器VCOは，例えばLC発振回路で構成され，LC発振回路内のキャパシタの容量が制御コードCode,制御電圧Vt，温度補償制御電圧ftにより変更される。それにより，発振周波数が制御される。図３の例では，LC発振器内のキャパシタは，周波数制御電圧Vtにより容量値が可変制御される第１のキャパシタC1と，温度補償制御電圧ftにより容量値が可変制御される第２のキャパシタC2と，制御コードCodeによりスイッチを介して接続または非接続される第３のキャパシタ群C3_1〜C3_nとを有する。第３のキャパシタ群の容量値は比較的大きいのに対して，第１，第２のキャパシタC1,C2の容量値はそれよりも比較的小さい。
【００２５】
図４は，電圧制御発振器VCOの周波数の制御について説明する図である。図４（Ａ）は，温度補償ループがない場合の電圧制御発振器VCOの周波数制御を示す。制御コードCode（図中001,010,011）に応じて，周波数f0の制御範囲が切り替えられる。そして，周波数制御電圧Vtに応じて，制御コードCodeで設定された周波数制御範囲内で周波数f0が可変制御される。
【００２６】
図４（Ａ）中に示されるとおり，電圧制御発振器VCOが周波数Ａで発振しているときに，温度の上昇で周波数Ｂに変動して制御コード010の周波数制御範囲外になると，制御コードが010から011に切り替えられ，周波数制御範囲が１段階上にシフトする。その結果，同じ周波数制御電圧Vtでは周波数がCとなり大きく変更したことでロックオフする場合がある。この場合，PLLメインループにより周波数制御電圧Vtが変更され，周波数Dに制御され，再度ロックオンする制御が行われる。
【００２７】
図４（Ｂ）は，温度補償ループによる周波数制御が加わった電圧制御発振器VCOの周波数制御を示す。図４（Ｂ）の左側は，図４（Ａ）と同じであり，制御コードと周波数制御電圧Vtとによる周波数制御を示している。この図において周波数制御電圧Vtは図中Va,Vbの間で制御されることが望ましいとする。そして，図４（Ｂ）の右側は，ある周波数制御範囲内において温度補償制御電圧ftによる周波数制御を示している。周波数Ａで発振しているときに，温度上昇が生じて周波数が上昇しようとした場合，温度補償ループによりその周波数制御電圧Vtの変動を検出し，温度補償制御電圧ftにより発振器VCOのキャパシタC2の容量値を可変制御し，温度上昇により周波数が上昇しないようにする。その結果，周波数制御電圧Vtの制御範囲がVa,Vb間の範囲から外れないようにされる。
【００２８】
このように，図２の温度補償付きPLLシンセサイザでは，電圧制御発振器VCOが，制御コードCodeと周波数制御電圧Vtとに加えて，温度補償制御電圧ftによってもその周波数制御が行われる。一般に，メインのループに比較して，温度補償ループの時定数は大きく設定されている。それにより，メインループの周波数制御と温度補償ループによる周波数制御とが干渉して競合することが回避される。
【００２９】
図５は，本実施の形態における温度補償ループの構成と信号とを示す図である。図５を参照しながら，温度補償ループを構成する各回路について説明する。
【００３０】
比較器は，周波数制御電圧Vtを基準電圧Vref+とVref-と比較する２つの比較器CMP1,CMP2を有する。比較器の出力３０は，図５中（２）に示されるとおり，周波数制御電圧Vtが高い基準電圧Vref+を超えると第１のレベル（例えば＋１）になり，低い基準電圧Vref-を超えると第２のレベル（図中破線，例えば−１）になる。
【００３１】
図６は，デジタルフィルタDFの回路例を示す図である。デジタルフィルタDFは一種の積分器であり，比較器の出力３０を増幅する増幅器４０と，加算器４１と，遅延回路４２と，増幅器４３とを有する。遅延回路４２が増幅された比較器出力３０を例えば基準クロックR_CLKの１周期分だけ遅延させ，加算器４１が新たな比較器出力３０に加算することで，積分値が生成される。このデジタルフィルタDFの出力３２は，例えばMビットのデジタル信号である。
【００３２】
図５中（３）にデジタルフィルタの出力３２の波形の例が示されている。比較器出力３０の＋１に対して，基準クロックR_CLKに同期した積分値がデジタルフィルタDFのMビット出力３２として出力される。このように，デジタルフィルタ３２が比較器出力３０を積分することで，比較器出力３０の変化に対する応答性を遅くすることができ，温度補償ループの時定数を大きくすることができる。すなわち，図１において，温度補償ループ内の温度フィルタTFが有していた応答を遅くする機能が，このデジタルフィルタ３２により実現される。
【００３３】
図７は，ΔΣ変調器の回路例を示す図である。本実施の形態の温度補償ループ内に設けられるΔΣ変調器１０，１２は，デジタルフィルタDFのMビット出力３２を，デジタルフィルタのクロックR_CLKよりも高い周波数ｄCLKでアップサンプリングし，Mビットより少ないビット数のNビットの高周波デジタル信号３４に変換する。高周波デジタル信号３４は擬似ランダムデジタル信号であり，時間軸上で平均するとデジタル信号３２の値と等しくなる。
【００３４】
高周波デジタル信号に変換することで，後段の温度補償ループフィルタのカットオフ周波数を高く設定でき，キャパシタの容量値を小さくできる。また，擬似ランダムデジタル信号に変換することでノイズシェーピングされ，低周波帯域での量子化ノイズを小さくすることができる。
【００３５】
図７にはΔΣ変調器の一例として２次のΔΣ変調器が示されている。この変調器は，Mビットデジタル信号３２をクロックｄCLKでサンプリングする入力レジスタ５０と，加算器５１と，その加算器の加算値X+YをクロックｄCLKでラッチするレジスタ５２とを有し，レジスタ５２のラッチした値は加算器５１にフィードバックされる。この構成により，加算器５１のキャリ信号C（1ビット）が生成される。さらに，変調器は，レジスタ５２がラッチした値を加算する加算器５３と，加算器５３の加算値X+YをクロックｄCLKでラッチするレジスタ５４とを有し，レジスタ５４がラッチした値は加算器５３にフィードバックされる。さらに，加算器５３のキャリ信号Cは，レジスタ５５と減算器５６からなる微分回路５７によりその微分値が求められ，加算器５８が微分値と加算器５１のキャリ信号Cとを加算し，Nビット（２ビット）のデジタル出力３４を出力する。
【００３６】
このデジタル出力３４は，Mビットのデジタル入力３２よりも高周波であり，且つMビットより少ないNビットの擬似ランダムなデジタル信号である。図５の（４）に示されるとおり，ΔΣ変調器は，デジタル入力信号３２をより高い周波数で且つ少ないビットのデジタル信号３４に変換する回路であり，図５の（４）では２ビット（４量子点）のデジタル信号に変換されている。デジタル出力信号３４は，デジタル入力信号３２よりも高い周波数で変化していることが示されている。つまり，高周波で且つ低ビットのデジタル出力信号３４は，低周波で高いビットのデジタル入力信号３２を，高い周波数で変調したものである。
【００３７】
図７には，ΔΣ変調器のアップサンプリング用の高周波クロックｄCLKが，PLLメインループ内の分周器DIV1により生成される例が示されている。VCOの出力クロックCKoutが，分周器DIV1内の２つの分周器４６，４７により分周される。この前段の分周器４６が出力するクロックｄCLKが，ΔΣ変調器のサンプリングクロックｄCLKとして利用される。そして，このクロックdCLKは，デジタルフィルタDFの同期クロックR_CLKよりも高周波である。
【００３８】
図８は，チャージポンプCPtと温度補償ループフィルタTFの回路例を示す図である。図８のチャージポンプCPtは，１ビット入力に対応した回路であり，電流源I1,I2とスイッチSW1,SW2とからなる。入力３４が「１」の場合はスイッチSW1が導通して電流I1が供給され，入力３４が「０」の場合はスイッチSW2が導通して電流I2が引き抜かれる。つまり入力が「１」で正電流が発生し，入力「０」で負電流が発生する。
【００３９】
温度補償ループフィルタTFの最も簡単な構成は，上記の電流を蓄積する単一のキャパシタである。ただし，図８に示したループフィルタTFは，抵抗R10,R11とキャパシタC10,C11,C12からなる。図８中に示されるとおり，入力が「１」の場合，チャージポンプCPtは正電流を発生し出力電圧ftが上昇し，入力が「０」の場合，チャージポンプCPtは負電流を発生し出力電圧ftが下降する。ループフィルタTFは，一種のローパスフィルタであり，チャージポンプが生成する電流の高周波成分をカットする。したがって，キャパシタC10, C11, C12の合計容量値が小さいほど，カットオフ周波数が高くなる。
【００４０】
図９は，チャージポンプCPtと温度補償ループフィルタTFの別の回路例を示す図である。図９のチャージポンプCPtは，２ビット入力に対応した回路である。入力３４が「１」の場合にスイッチSW1が導通し，入力３４が「２」の場合にスイッチSW1,SW3が導通し，入力３４が「０」の場合にはどのスイッチも導通せず，入力３４が「−１」の場合にスイッチSW2が導通する。
【００４１】
それに伴い，チャージポンプCPtは，入力が「２」なら正電流２×I1，入力が「１」なら正電流I1，入力が「０」なら電流は発生せず，入力が「−１」なら負電流I1をそれぞれ出力する。
【００４２】
そして，図９の温度補償ループフィルタTFは，１つのキャパシタで構成されている。もちろん，図８に示した温度補償ループフィルタTFであってもよい。この場合も，キャパシタの容量値が小さいほど，カットオフ周波数が高くなる。
【００４３】
ΔΣ変調器１０，１２を採用したことによりデジタルフィルタDFのデジタル出力３２が高周波のデジタル信号３４に変換されるので，図８，図９に示した温度補償ループフィルタTFのカットオフ周波数を，従来のフィルタよりも高く設定することができる。つまりカットすべきデジタルフィルタDFのデジタル出力３２の高周波成分は，ΔΣ変調器によるアップサンプリングにより，より高周波帯に移されている。その結果，温度補償ループフィルタTFのカットオフ周波数も高くすることができ，温度補償ループフィルタTFの容量値を小さくすることができる。このことは，PLLシンセサイザと同じチップ内にこの温度補償ループフィルタTFを設けることが容易になることを意味する。
【００４４】
図１０は，温度補償ループフィルタTFの周波数特性を説明する図である。実線が従来の温度補償ループフィルタの特性である。それに対して，破線が本実施の形態における温度補償ループフィルタTFの特性である。破線のほうがカットオフ周波数がより高くなっていることが理解できる。
【００４５】
上記のように，第１の実施の形態によれば，比較器の比較信号をデジタルフィルタDFにより積分してMビットのデジタル出力信号３２に変換したことで，温度補償フィルタの応答性を遅くし時定数を大きくすることができる。さらに，デジタルフィルタのMビットのデジタル出力信号３２が，ΔΣ変調器によりアップサンプリングされN（＜M）ビットのデジタル出力信号３４に変換されている。これにより，より高周波のデジタル出力信号３４に変換されたことで，アナログフィルタである温度補償ループフィルタTFのカットオフ周波数を高く設定することが可能になり，その分，温度補償ループフィルタTFのキャパシタの容量値を小さくして，チップ内面積を小さくすることができる。
【００４６】
［第２の実施の形態］
温度補償ループフィルタTFの容量値を小さくしたことで，スリープモード中の充電電流を削減することができるとともに，スリープモードから復帰したときのPLLシンセサイザのロックオンまでの時間を短縮することができる。以下，この点について説明する。
【００４７】
図１１は，温度補償ループフィルタについて説明する図である。図１１（Ａ）には，図１に示した温度補償ループ内のOTAと温度補償ループフィルタTFと，電圧制御発振器VCOが示されている。OTAは，比較器CMPとチャージポンプCPtの組み合わせであり，温度補償ループフィルタTFは図８，図９に示したキャパシタを有する回路である。
【００４８】
図１１（Ｂ）に示すように，PLLシンセサイザが通信装置に内蔵された場合，通信タイムスロット間ではスリープモードに制御される。スリープモードではPLLシンセサイザの動作は停止し出力クロックの生成は停止する。一方で，ループフィルタTFは，キャパシタにある程度の電荷が蓄積されないと通常動作時の周波数制御電圧ftを出力することができない。そこで，プリチャージ回路６０を設けて，スリープモード中もループフィルタTF内のキャパシタに電流を供給することが必要になる。
【００４９】
図１２は，PLLシンセサイザが復帰するときの動作について説明する図である。図１２（Ａ）は，起動時またはスリープモードからの復帰時の動作を示している。起動時または復帰時において，プリチャージ回路６０からループフィルタTF内のキャパシタにプリチャージし（時間t1），その後，PLLシンセサイザのメインループ及び温度補償ループによる周波数制御が行われる（時間t2）。その場合，時間ｔ１＋ｔ２がPLLのロックアップまでの制限時間TLimitを超える場合がある。
【００５０】
そこで，図１２（Ｂ）に示されるように，スリープモード中もプリチャージ回路６０からプリチャージ電流を継続して供給することで，復帰後はPLLシンセサイザの周波数制御によるロックまでの時間ｔ２だけが必要になり，ロックアップまでの制限時間TLimitまでにロック状態にすることが可能になる。ただし，この場合は，スリープモード中もプリチャージ電流を供給する必要があり，スリープモードの省電力化に反することになる。
【００５１】
図１３は，第２の実施の形態におけるPLLシンセサイザの温度補償ループの構成図である。この温度補償ループの構成は，図５の温度補償ループに加えて，スリープ状態に入るときのデジタルフィルタDFのデジタル出力３２を記憶するメモリ６２と，スリープ状態から復帰するときにメモリ６２に記憶されているデジタル出力３２の値に応じて温度補償ループフィルタTF内のキャパシタをプリチャージするプリチャージ回路６０とを有する。
【００５２】
すなわち，スリープ状態に移行する時は，温度補償ループフィルタTF内のキャパシタには，デジタルフィルタDFのMビットのデジタル出力３２の値に応じた電荷が充電されている。そこで，スリープ状態に移行するときはメモリ６２にそのデジタル出力３２を記憶する。メモリ６２は，スリープ状態でも記憶データが消失しない不揮発性メモリである。スリープ状態中はプリチャージ回路６０からプリチャージ電流がループフィルタTFに供給されることはない。
【００５３】
そして，スリープモードから復帰するときに，プリチャージ回路６０は，メモリ６２に記憶されているデジタル出力３２を読み出し，そのデジタル出力値に応じた電圧までループフィルタTF内のキャパシタを充電する。ループフィルタTF内のキャパシタの容量値は小さく構成されているので，このプリチャージに要する時間は短い。
【００５４】
図１４は，第２の実施の形態におけるPLLシンセサイザの温度補償ループのスリープ状態からの復帰動作を示す図である。図１３で説明したとおり，第２の実施の形態では，スリープ状態においては温度補償ループフィルタTFへのプリチャージ電流の供給は行わない。その代わり，スリープ状態から復帰する時に，プリチャージ回路６０は，メモリ６２に記憶しておいたデジタル出力値に応じた電荷量を温度補償ループフィルタTFのキャパシタの供給する。ただし，キャパシタの容量が小さいので，図１４に示すとおり，プリチャージ時間ｔ１は短くできる。
【００５５】
その結果，この短いプリチャージ時間ｔ１とその後のPLLによる周波数制御によるロックオンまでの時間ｔ２の合計は，ロックオンまでの制限時間TLimit未満にすることが可能になる。
【００５６】
以上の通り，第２の実施の形態によれば，スリープ期間中のプリチャージ電流の消費がなくなり，省電力化を図ることができる。
【符号の説明】
【００５７】
PD:位相比較器 CPm：メインループのチャージポンプ
LF:PLLループフィルタ VCO:電圧制御発振器
Vt：周波数制御電圧 DIV1:分周器
CKout：出力クロック CMP：比較器
DF:デジタルフィルタ １０，１２：ΔΣ変調器
CPt：温度補償ループのチャージポンプ
TF:温度補償ループフィルタ ft：温度補償制御電圧
【特許請求の範囲】
【請求項１】
出力クロックと基準クロックとの位相を比較する位相比較器と，
前記位相比較器の位相比較結果に応じて周波数制御電圧を生成するPLLループフィルタと，
前記周波数制御電圧に応じて制御された周波数を持つ前記出力クロックを生成する電圧制御発振器と，
前記周波数制御電圧が制御電圧範囲から外れたときにそれぞれ第１，第２のレベルを有する比較信号を出力する比較器と，
第１の制御クロックに同期して前記比較信号を積分してＭビットの第１のデジタル信号を生成するデジタルフィルタと，
前記第１のデジタル信号を入力し，前記第１の制御クロックより高周波の第２の制御クロックに同期して，前記Ｍビットより少ないＮビットの第２のデジタル信号であって前記第１のデジタル信号に対応する第２のデジタル信号を生成するΔΣ変調器と，
前記第２のデジタル信号を電流信号に変換する温度補償チャージポンプと，
前記電流信号により充放電されるキャパシタを有し，前記電流信号を温度補償制御電圧に変換する温度補償ループフィルタとを有し，
前記電圧制御発振器は前記温度補償制御電圧に基づいて前記出力クロックの周波数を制御するPLLシンセサイザ。
【請求項２】
請求項１において，
前記電圧制御発振器は，前記温度補償制御電圧に基づいて，前記出力クロックの周波数が所定の制御周波数範囲から外れることを抑制するPLLシンセサイザ。
【請求項３】
請求項１または２において，
さらに，スリープモードに移行するときに前記デジタルフィルタが生成する第１のデジタル信号を記憶するメモリと，
前記スリープモードから復帰するときに前記メモリに記憶されている第１のデジタル信号に対応する電荷量を前記温度補償ループフィルタ内のキャパシタに供給するプリチャージ回路とを有し，
前記プリチャージ回路は前記スリープモード中は前記温度補償ループフィルタ内のキャパシタへの電荷供給は行わないPLLシンセサイザ。
【請求項４】
請求項１〜３のいずれかにおいて，
前記PLLループフィルタを除いて同じチップ内に形成されているPLLシンセサイザ。
【請求項１】
出力クロックと基準クロックとの位相を比較する位相比較器と，
前記位相比較器の位相比較結果に応じて周波数制御電圧を生成するPLLループフィルタと，
前記周波数制御電圧に応じて制御された周波数を持つ前記出力クロックを生成する電圧制御発振器と，
前記周波数制御電圧が制御電圧範囲から外れたときにそれぞれ第１，第２のレベルを有する比較信号を出力する比較器と，
第１の制御クロックに同期して前記比較信号を積分してＭビットの第１のデジタル信号を生成するデジタルフィルタと，
前記第１のデジタル信号を入力し，前記第１の制御クロックより高周波の第２の制御クロックに同期して，前記Ｍビットより少ないＮビットの第２のデジタル信号であって前記第１のデジタル信号に対応する第２のデジタル信号を生成するΔΣ変調器と，
前記第２のデジタル信号を電流信号に変換する温度補償チャージポンプと，
前記電流信号により充放電されるキャパシタを有し，前記電流信号を温度補償制御電圧に変換する温度補償ループフィルタとを有し，
前記電圧制御発振器は前記温度補償制御電圧に基づいて前記出力クロックの周波数を制御するPLLシンセサイザ。
【請求項２】
請求項１において，
前記電圧制御発振器は，前記温度補償制御電圧に基づいて，前記出力クロックの周波数が所定の制御周波数範囲から外れることを抑制するPLLシンセサイザ。
【請求項３】
請求項１または２において，
さらに，スリープモードに移行するときに前記デジタルフィルタが生成する第１のデジタル信号を記憶するメモリと，
前記スリープモードから復帰するときに前記メモリに記憶されている第１のデジタル信号に対応する電荷量を前記温度補償ループフィルタ内のキャパシタに供給するプリチャージ回路とを有し，
前記プリチャージ回路は前記スリープモード中は前記温度補償ループフィルタ内のキャパシタへの電荷供給は行わないPLLシンセサイザ。
【請求項４】
請求項１〜３のいずれかにおいて，
前記PLLループフィルタを除いて同じチップ内に形成されているPLLシンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−４４５４５（Ｐ２０１２−４４５４５Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８５３６３（Ｐ２０１０−１８５３６３）
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]