ＰＬＬ回路
【課題】位相比較器の不感帯による位相雑音を低減させるとともに、定常位相誤差とスプリアスレベルをも低減したＰＬＬ回路を提供する。
【解決手段】擬似ランダムパターン生成回路４によって擬似ランダムパターンであるＭ系列信号を生成し、オフセット生成回路３で、上記Ｍ系列信号に応じてチャージポンプ２から出力される電流に正及び負のオフセット電流を加える。ここで、オフセット電流は、電圧制御発振器６出力に不感帯幅より大きい位相変化を起こさせるものとする。その結果、位相比較器１の入力信号は常に不感帯幅を超える位相差を持つようになり、位相比較器の不感帯を避けてロックさせることが可能になる。さらに、十分長い周期のＭ系列を用いることで、定常位相誤差が低減されるとともに、位相オフセットの周期性によって生じるスプリアスが広帯域に拡散され、拡散効果によってスプリアスのレベルが低減される。
【解決手段】擬似ランダムパターン生成回路４によって擬似ランダムパターンであるＭ系列信号を生成し、オフセット生成回路３で、上記Ｍ系列信号に応じてチャージポンプ２から出力される電流に正及び負のオフセット電流を加える。ここで、オフセット電流は、電圧制御発振器６出力に不感帯幅より大きい位相変化を起こさせるものとする。その結果、位相比較器１の入力信号は常に不感帯幅を超える位相差を持つようになり、位相比較器の不感帯を避けてロックさせることが可能になる。さらに、十分長い周期のＭ系列を用いることで、定常位相誤差が低減されるとともに、位相オフセットの周期性によって生じるスプリアスが広帯域に拡散され、拡散効果によってスプリアスのレベルが低減される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特にリファレンス信号に位相同期した逓倍信号を出力するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路はリファレンスクロック信号に位相同期した逓倍クロック信号を得る等のために広く使用されているが、ＰＬＬ回路で生成されるクロック信号の精度を決めるものの１つとして位相雑音の程度が挙げられ、位相雑音のレベルが大きいほどクロック信号の精度は劣化する。
【０００３】
位相雑音を大きくする原因の１つとしては位相比較器の位相比較特性に生じる非線形領域の影響が挙げられる。位相比較器の非線形領域とは、２つの入力信号の間の位相差に対応して適正な位相誤差信号を出力しない領域であり、典型的にはデバイスの伝搬遅延の影響などにより２つの入力信号の位相差ゼロ付近の正負に亘る一定幅の特性領域（以下、「不感帯」という。）である。不感帯では位相差があっても位相誤差信号としてゼロ（０）の出力特性や、位相差に対し線形でない出力特性を示す。また、この不感帯はＰＬＬ回路の動作上はリファレンス信号と逓倍信号である発振出力信号の間で位相差があっても適正な位相誤差信号が出力されず位相同期（負帰還制御）が適正にかからない領域である。
【０００４】
位相比較器の特性に不感帯が存在するとその領域では位相同期がかからないことから位相変動が生じて位相雑音が大きくなりＰＬＬの特性が劣化する。そのため低位相雑音のＰＬＬ回路を構成するためには位相比較器の不感帯の影響を小さくする必要がある。
【０００５】
図７は、位相比較器の不感帯の影響を小さくした従来のＰＬＬ回路のブロック図を示す図である（特許文献１参照）。
このＰＬＬ回路は、位相比較器１、チャージポンプ回路２、ループフィルタ５、電圧制御発振器６、分周回路７及び定常位相誤差生成回路７１を備えており、定常位相誤差生成回路７１は、遅延回路７２、インバータ回路７３、ＡＮＤ論理回路７４、スイッチ７５及び定電流源回路７６から構成される。
【０００６】
位相比較器１の入力には基準クロック信号ＲＥＦと、電圧制御発振器６の発振出力を分周回路７で分周した分周信号ＳＩＧとが入力され、位相比較器１は両入力信号の位相差に対応して、位相が進んでいるか遅れているかに応じてそれぞれＵＰ信号又はＤＯＷＮ信号を生成し、チャージポンプ回路２に出力する。チャージポンプ回路２は前記ＵＰ信号及びＤＯＷＮ信号に基づく位相差電流を生成しループフィルタ５に出力する。ループフィルタ５はさらに定常位相誤差生成回路７１からの定常的なオフセット電流が加えられる。
【０００７】
定常位相誤差生成回路７１は、ループフィルタ５に対するオフセット電流をスイッチ７５を介して定電流源回路７６から加えるように構成され、前記スイッチ７５は、基準クロック信号ＲＥＦを遅延回路７２とインバータ回路７３を介して時間的に遅延させ反転させた信号と、前記基準クロック信号ＲＥＦとをＡＮＤ論理回路７４により論理をとることにより、基準クロック信号ＲＥＦのパルスの前縁部分で発生したパルス信号ＳＷにより開閉（オン／オフ）制御される。
【０００８】
ループフィルタ５は位相差電流とオフセット電流を入力し平滑した制御電圧を出力し、帰還信号として電圧制御発振器６の周波数制御部を制御し、電圧制御発振器６からは逓倍クロック信号ＯＵＴが発振され、さらに逓倍クロック信号ＯＵＴは１／Ｎ分周回路７で１／Ｎ分周され、その分周信号ＳＩＧは位相比較器１の入力の一方としてフィードバックされる。
【０００９】
次に、従来のＰＬＬ回路の動作をタイミングチャートにより説明する。
図８は従来のＰＬＬ回路の動作を示すタイミングチャートである。ＰＬＬ回路がロック（位相同期）した定常状態でのオフセット電流、ＵＰ信号及びＤＯＷＮ信号の出力の様子を示している。
【００１０】
同図において信号（ａ）は前記基準クロック信号ＲＥＦであり、信号（ｄ）は前記分周回路７からの分周信号ＳＩＧ（電圧制御発振器６の発振出力を１／Ｎ分周した信号）である。また、信号（ｂ）はＡＮＤ論理回路７４からのパルス信号ＳＷであり、そのハイレベル（“１”）の間でスイッチ７５をオン状態とし、定電流源回路７６から信号（ｃ）に示すような負のオフセット電流（−Ｉｏｆｆ）をループフィルタ５に加える。
【００１１】
本例では、パルス状の負のオフセット電流（ｃ）により、ループフィルタ５から平滑した信号として負にオフセットされた制御電圧信号が出力され電圧制御発振器６の発信周波数が制御され、分周信号ＳＩＧ（ｄ）が基準クロック信号ＲＥＦ（ａ）より一定位相遅れて位相同期する状態を示しており、位相比較器１からは負帰還信号としてＵＰ信号（ｅ）のパルスのみがチャージポンプ回路２に出力されている。
【００１２】
以上により通常のＰＬＬ回路では位相がロックした定常状態では基準クロック信号ＲＥＦ（ａ）と分周信号ＳＩＧ（ｄ）の位相は揃っており、ＵＰ信号、ＤＯＷＮ信号は共に現れないのであるが、このＰＬＬ回路では定常位相誤差生成回路７１によってオフセット電流がループフィルタ５に流れるように構成されているため、定常状態であっても分周信号ＳＩＧ（ｄ）は基準クロック信号ＲＥＦに対して位相差を持った状態となる。
【００１３】
具体的にはＡＮＤ論理回路７４の出力が“１”の間は、定電流源回路７６によりループフィルタ５からオフセット電流が引き込まれるため、ループフィルタ５の出力電圧は低下する。その結果、分周信号ＳＩＧの位相は常に遅れ状態になり、位相比較器１からはＵＰ信号が常に出力される。
【００１４】
ここで、オフセット電流による位相変化量を不感帯の幅を超えるように設定すると、位相比較器１の入力信号である基準クロック信号ＲＥＦと分周信号ＳＩＧは、常に不感帯幅以上の位相差を持った状態となる。
【００１５】
その結果、分周信号ＳＩＧは基準クロック信号ＲＥＦと位相比較特性の不感帯の範囲外の前記位相差の点にロックさせることができるから不感帯の影響を低減することが可能である。
【００１６】
【特許文献１】特開昭６２−２３６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来のＰＬＬ回路によれば、位相比較特性の不感帯により生じる位相雑音の発生を電圧制御発振器の発振出力に位相オフセットを与えることにより抑制することを可能としているものの、この原理では基準クロック信号ＲＥＦのパルスのエッジから一定幅の周期的なパルス信号を生成し、一定極性のパルス状のオフセット電流としてループフィルタに加えるものであるから、一方向のオフセットの定常的な加算により定常位相誤差が発生するとともに、周期的なオフセット電流の加算によりループフィルタの出力の制御電圧（帰還信号）に周期的な変動を残留させ電圧制御発振器の発振周波数の変動を引き起こすのでスプリアスのレベルを大きくするという問題がある。
【００１８】
従って、従来のＰＬＬ回路では位相雑音を抑制できても、定常位相誤差が発生するのに加えスプリアスレベルが大きくなり、ＰＬＬ回路が生成するクロック信号の精度は充分に向上させることはできない。
【００１９】
以上のように従来のＰＬＬ回路は位相同期特性の劣化の原因に関連する次のような２つの問題点がある。
第１の問題点は、常に一方向のオフセットを与えるため位相比較器の出力には常に一方向の位相誤差信号が現れ、それが電圧制御発振器の出力信号の定常位相誤差として現れる点である。
【００２０】
第２の問題点は、電圧制御発振器の制御電圧がリファレンス信号に同期して周期的に変動するために、周期的な定常位相誤差により電圧制御発振器の出力信号にスプリアスが発生するという点である。
【００２１】
（目的）
本発明は、以上の問題を解決するものであり、位相比較器の不感帯による位相雑音を低減させるとともに、定常位相誤差とスプリアスレベルをも低減したＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００２２】
本発明のＰＬＬ回路は、電圧制御発振器と、入力基準信号と前記電圧制御発振器の分周信号とを位相比較する位相比較器と、前記位相比較器の出力を平滑するループフィルタを介して前記電圧制御発振器を制御するＰＬＬ回路に関し、擬似ランダムパターンの２値の論理レベルにより位相比較器の不感帯の幅を超える正及び負の位相オフセット与えるオフセット信号を生成し位相比較器の出力側に供給するオフセット生成回路を備えることを特徴とする。
【００２３】
また、前記擬似ランダムパターンは、Ｍ系列信号であり、前記Ｍ系列信号は、前記位相比較器に入力するリファレンス信号により駆動されるＭ系列信号発生器により発生され、又は、前記位相比較器に入力する電圧制御発振回路の出力の分周信号により駆動されるＭ系列信号発生器により発生されることを特徴とする。
【００２４】
更に、前記オフセット生成回路は、擬似ランダムパターンにより相補的に開閉動作する２つのスイッチを介してそれぞれ異なる極性のオフセット信号を供給するように構成し、前記オフセット信号は、定電流として供給することを特徴とする。
【００２５】
また、前記位相比較器の出力にチャージポンプ回路を備え、前記位相比較器は、リファレンス信号と電圧制御発振器の出力の分周信号の位相とを比較し、リファレンス信号に対し前記分周信号の位相の進み及び遅れに応じたパルス幅を有する位相の遅れ制御パルス及び進み制御パルスを出力することを特徴とする。
【００２６】
より具体的には本発明のＰＬＬ回路は、基準クロック信号ＲＥＦと分周信号ＳＩＧの位相を比較して、分周信号ＳＩＧの周波数が低い場合にはパルス状のエッジ位相差をアップ制御信号ＵＰとして出力し、また分周信号ＳＩＧの周波数が高い場合にはパルス状のエッジ位相差をダウン制御信号ＤＯＷＮとして出力する位相比較器１と、これらＵＰ信号、ＤＯＷＮ信号に基づき電流を出力するチャージポンプ回路２と、擬似ランダムパターンであるＭ系列信号を生成する擬似ランダムパターン生成回路４と、上記Ｍ系列信号に応じてチャージポンプ回路２の出力電流に正及び負のオフセット電流を加えるオフセット生成回路３と、オフセット生成回路３から出力される上記オフセット電流が加わった位相差電流に応じて、電圧制御発振器の制御電圧を出力するループフィルタ５と、前記制御電圧が入力され、前記制御電圧に応じた逓倍クロック信号を出力する電圧制御発振器６と、前記逓倍クロック信号が入力されこの逓倍クロック信号を分周した前記分周信号ＳＩＧを出力する１／Ｎ分周回路７とを備える。（図１）
【００２７】
（作用）
本発明によれば、オフセット生成回路によりＭ系列信号等の擬似ランダムパターンに応じてチャージポンプ等から出力される電流に正及び負のオフセット電流を加えられる。ここで、オフセット電流は、電圧制御発振器出力に不感帯幅より大きい位相変化を起こさせる。ランダムなオフセット電流をＰＬＬの帰還信号に常に発生させることによって、位相比較器の入力信号は常に不感帯幅を超える位相差を持つようになり位相比較器の不感帯を避けてＰＬＬがロックする。
【発明の効果】
【００２８】
本発明によれば、電圧制御発振器への帰還信号に、擬似ランダムパターンの２値の論理レベルにより位相比較器の不感帯の幅を超える正及び負の位相オフセット与えることにより、ＰＬＬ回路の同期動作を位相比較器の不感帯を避けてロックさせることができるから、位相雑音を抑制できるとともに、正負のランダムな位相オフセットにより定常位相誤差の発生を防止することができる。
【００２９】
また、擬似ランダムパターンとして十分長い周期のＭ系列を用いることで、定常位相誤差の低減に加えて、位相オフセットの周期性によって生じるスプリアスが広帯域に拡散させることができるので、拡散効果によってスプリアスのレベルを低減させることができる。
【発明を実施するための最良の形態】
【００３０】
（構成の説明）
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態によるＰＬＬ回路を示すブロック図である。本実施の形態は位相同期の基準となるリファレンス信号は基準クロック信号とし、電圧制御発振器から逓倍クロック信号を出力する例を示している。１は位相比較器（ＰＤ）、２はチャージポンプ回路（ＣＰ）、３はオフセット生成回路、４は擬似ランダムパターン生成回路、５はループフィルタ（ＬＰＦ）、６は電圧制御発振器（ＶＣＯ）、７は１／Ｎ分周回路（１／Ｎ）である。
【００３１】
位相比較器１には基準クロック信号ＲＥＦと分周回路７の分周信号ＳＩＧが入力され、出力はチャージポンプ回路２に入力される。位相比較器１は基準クロック信号ＲＥＦと分周信号ＳＩＧの位相を比較して、分周信号ＳＩＧの周波数が基準クロック信号ＲＥＦの周波数より低い場合にはパルス状のエッジ位相差（基準クロック信号ＲＥＦと分周信号ＳＩＧのパルスのエッジ間の位相差）をアップ制御信号ＵＰ（ＵＰ信号）として出力し、また分周信号ＳＩＧの周波数が基準クロック信号ＲＥＦの周波数より高い場合にはパルス状のエッジ位相差をダウン制御信号ＤＯＷＮ（ＤＯＷＮ信号）として出力する。つまり、基準クロック信号ＲＥＦに対し前記分周信号ＳＩＧの位相の進み及び遅れに応じたパルス幅を有する位相の遅れ制御パルス及び進み制御パルスを出力する。
【００３２】
チャージポンプ回路２は、これらＵＰ信号、ＤＯＷＮ信号を入力し、ＵＰ信号、ＤＯＷＮ信号に基づき位相差電流をオフセット生成回路３に出力する。具体的にはＵＰ信号のパルス幅に応じた時間だけチャージポンプ回路２内の充放電コンデンサ又はループフィルタ側コンデンサに電荷をチャージし、ＤＯＷＮ信号のパルス幅に応じた時間だけ該コンデンサの電荷をディスチャージするように位相差電流を出力する。
【００３３】
また、擬似ランダムパターン生成回路４は、基準クロック信号ＲＥＦを入力クロックとして、オフセット生成回路３に２値の論理レベルでなる擬似ランダムパターンを出力する。
【００３４】
オフセット生成回路３は、チャージポンプ回路２と擬似ランダムパターン生成回路４の出力を入力し、チャージポンプ回路２の出力である位相差電流に、擬似ランダムパターン生成回路４で生成する擬似ランダムパターンで制御されたオフセット電流を加え、オフセット電流を加えた位相差電流（位相比較電流）をループフィルタ５に出力する。
【００３５】
ループフィルタ５は、ローパスフィルタで構成されオフセット生成回路３からの位相比較電流が入力され、電圧制御発振器６の制御電圧（帰還信号）を出力する。
【００３６】
電圧制御発振器６は、ループフィルタ５の出力電圧によって発振周波数が制御され、逓倍クロック信号ＯＵＴを出力する。
【００３７】
１／Ｎ分周回路７は、逓倍クロック信号ＯＵＴを入力とし、１／Ｎ分周された分周信号ＳＩＧを位相比較器１に出力する。
【００３８】
図２は、オフセット生成回路３の構成を示す図である。同図により前記位相差電流の生成動作の詳細について説明する。
オフセット生成回路３は、接地及び電源ＶＤＤに接続された互いに異なる方向（極性）の電流を出力するの２つの定電流源回路２１、２２と、各定電流源回路２１、２２とチャージポンプ回路２とループフィルタ５の接続線との間にそれぞれ接続された２つのスイッチ２３、２４と、擬似ランダムパターン回路４の出力であるＭ系列信号ＳＷを２つのスイッチ２３、２４の制御信号とし、各定電流源回路２１、２２の何れかを前記接続線へ相補的に接続（オン）、非接続（オフ）させるように設けたインバータ回路２５とから構成される。
【００３９】
スイッチ２３、２４は、制御信号が“１”のときにオン（接続）し、制御信号が“０”のときにオフ（非接続）となる。Ｍ系列信号ＳＷが“０”であれば定電流源回路２２によりオフセット電流をループフィルタ５に流し込み（以下、流し込むオフセット電流を正のオフセット電流＋Ｉｏｆｆ）、Ｍ系列信号ＳＷが“１“であれば定電流源回路２１によりオフセット電流をループフィルタ５から引き込む（以下、引き込むオフセット電流を負のオフセット電流−Ｉｏｆｆ）ように動作する。ここで、定電流源回路２１、２２の電流値はともに同一の電流値Ｉｏｆｆであり、位相比較器１のもつ不感帯幅φを超える位相変化を電圧制御発振器に起こさせる大きさの電流値である。
【００４０】
次に、擬似ランダムパターン生成回路４の構成及び動作の詳細について説明する。
擬似ランダムパターン生成回路４は、主に、シフトレジスタと、該シフトレジスタの出力をその入力に帰還する１ないし複数の排他的論理和回路（ＥＸＯＲ回路）とで構成されるＭ系列発生器が利用可能である。このようなＭ系列発生器の例としては、各種の文献に記載されている（例えば、今井秀樹著「符号理論」、電子情報通信学会、１９９０年、Ｗ．Ｗ．Ｐｅｔｅｒｓｏｎ著「Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅｓ」、Ｔｈｅ Ｍ．Ｉ．Ｔ． Ｐｒｅｓｓ、１９６１年、参照）。
【００４１】
図３は擬似ランダムパターン生成回路の構成例を示す図である。本実施の形態で使用するＭ系列発生器の例を示す図である。次数２５の原始多項式であるｘ２５＋ｘ３＋１を用いたＭ系列発生器を示している。
基準クロック信号ＲＥＦをクロックとして動作する２５段のフリップフロップからなるシフトレジスタ３１とＥＸＯＲ回路３２から構成される。少なくとも１つのフリップフロップの初期値を１とすることで所望のＭ系列を出力する。またこのときのＭ系列信号の周期は２２５−１＝３３，５５４，４３１クロックであり、“０”が１６，７７７，２１５回、“１”が１６，７７７，２１６回現れる。一般的にＭ系列は１周期中で生じる“１”の回数が“０”の回数より１回だけ多く現れる性質を持っている。
【００４２】
（動作の説明）
次に、本実施の形態のＰＬＬ回路の動作をタイミングチャートにより説明する。
図４は、本実施の形態のＰＬＬ回路の動作を示すタイミングチャートである。ＰＬＬ回路がロック（位相同期）した定常状態でのオフセット電流、ＵＰ信号及びＤＯＷＮ信号の変化等を示している。
【００４３】
同図において信号（ａ）は基準クロック信号ＲＥＦであり、信号（ｄ）は１／Ｎ分周回路７からの分周信号ＳＩＧ（電圧制御発振器６の発振出力を１／Ｎ分周した信号）である。また、信号（ｂ）は基準クロック信号ＲＥＦ（ａ）で動作し該信号ＲＥＦ（ａ）に同期したＭ系列信号ＳＷであり、その“１”の論理状態で、図２に示すスイッチ２３をオン状態とし、定電流源回路２１から信号（ｃ）に示すような負のオフセット電流（−Ｉｏｆｆ）をループフィルタ５に加え、“０”の論理状態で、図２に示すスイッチ２４をオン状態とし、定電流源回路２２から信号（ｃ）に示すような正のオフセット電流（＋Ｉｏｆｆ）をループフィルタ５に加える。
【００４４】
図４ではパルス状の擬似ランダムな正及び負のオフセットを生じさせる信号（ｃ）がチャージポンプ回路２の出力に加算されることにより、ループフィルタ５からの平滑した信号として負及び正にオフセットされた制御電圧が出力され、電圧制御発振器６の周波数制御部が制御される。
【００４５】
Ｍ系列信号ＳＷが“０”の場合は、ループフィルタ５にオフセット電流＋Ｉｏｆｆが加えられるため、ループフィルタ５の出力電圧は上がり分周信号ＳＩＧの位相は進み状態になる。Ｍ系列信号ＳＷが“１”の場合は、ループフィルタ５にオフセット電流−Ｉｏｆｆが加えられるため、ループフィルタ５の出力電圧は下がり分周信号ＳＩＧの位相は遅れ状態になる。
【００４６】
ここで、オフセット電流＋／−Ｉｏｆｆによる分周信号ＳＩＧの位相変化を＋／−θとすると、定常状態では位相のバランスをとるために、オフセット電流による位相変動をチャージポンプ２出力の位相差電流で相殺しなければならない。その結果、分周信号ＳＩＧは基準クロック信号ＲＥＦに対して常に−／＋θだけの位相差を持った状態でロックすることになる。
【００４７】
この例では、位相比較器１からは、正のオフセット電流の加算後にＤＯＷＮ信号（ｆ）のパルスが出力され、負のオフセット電流の加算後にＵＰ信号（ｅ）のパルスが出力され、分周信号ＳＩＧ（ｄ）は、基準クロック信号ＲＥＦ（ａ）に対し正負のオフセット電流に応じて一定位相（θ）の進み（＋θ）又は遅れ（−θ）のパルス信号として出力され、ＰＬＬ回路はランダムな±θのオフセット位相で位相同期状態となる。
【００４８】
以上により通常のＰＬＬ回路では位相がロックした定常状態では基準クロック信号ＲＥＦ（ａ）と分周信号ＳＩＧ（ｄ）の位相は揃っており、ＵＰ信号、ＤＯＷＮ信号ともに現れないのであるが、本発明のＰＬＬ回路では、Ｍ系列信号ＳＷによってオフセット電流が常にループフィルタ５に流れるように構成されているため、定常状態であっても分周信号ＳＩＧ（ｄ）は基準クロック信号ＲＥＦに対して位相差を持った状態となり、ＵＰ信号、ＤＯＷＮ信号が現れる。
【００４９】
図５は、本実施の形態の位相比較器の位相比較特性を示す図である。位相比較器１の入力信号の位相差（横軸）と位相比較器１の制御パルスによって生じるチャージポンプ出力電流（ＣＰ電流、縦軸）との関係を示したものである。位相比較器１の位相比較特性としては、位相差０付近において位相比較器１を構成する素子の応答遅延などの理由で非線形特性が現れており、不感帯（不感帯幅φ）が存在する。そのため、図５に示すように、ＣＰ電流も位相差０付近で不感帯により非線形な振る舞いを生じる。
【００５０】
通常、ＰＬＬ回路がロックした定常状態は、特性曲線６１の位相差０付近での動作となるが、本発明のＰＬＬ回路では、常に±θの位相差を持つことになるため、図５に示すように、θ≧φに設定することによりチャージポンプ出力は常に不感帯のない理想的な線形特性をもつ領域で動作を行うことになる。その結果、不感帯の影響による位相雑音を低減することが可能となる。
【００５１】
また、前述したように、Ｍ系列は１周期中で生じる“１”の回数が“０”の回数より１回だけ多いという性質をもつため、１回だけ余分に負のオフセット電流が生じる。この余分なオフセット電流は定常位相誤差となるが、１周期で平均すれば、この定常位相誤差はＭ系列の周期に反比例して小さくなる。そのため、十分長い周期のＭ系列を用いることで定常位相誤差を低減することができる。さらには、十分長い周期のＭ系列を用いることで位相オフセットの周期性によって生じるスプリアスが広帯域に拡散され、拡散効果によってスプリアスレベルが低減される。
【００５２】
（他の実施の形態）
次に、本発明のＰＬＬ回路の第２の実施の形態について説明する。
図６は、本発明の第２の実施の形態によるＰＬＬ回路を示すブロック図である。第２の実施の形態のＰＬＬ回路は、第１の実施の形態と異なり擬似ランダムパターン生成回路４の入力クロックを分周回路７の分周信号ＳＩＧとする構成を採用している。
【００５３】
本実施の形態の場合は、分周信号ＳＩＧは位相オフセット生成回路３により位相変調を受けているが、基本的には、定常状態では基準クロック信号ＲＥＦと同期した信号である。そのため、分周信号ＳＩＧを擬似ランダムパターン生成回路４の入力クロックとしても、基準クロック信号ＲＥＦを入力クロックとした構成と同様の動作を行うことが可能となり、第１の実施の形態と同様の効果が得られる。なお、リファレンス信号の入力側に設けた１／Ｒ分周回路８は、基準信号ＴＣＸＯの周波数に対し電圧制御発振器６からＲ／Ｎ逓倍クロック信号を出力するためのものである。
【００５４】
以上説明した実施の形態では、レファレンス信号等として基準クロック信号等のパルス信号を扱う例を示したが、レファレンス信号（及び／又は分周信号）として交流信号（正弦波信号）を対象とし、位相比較器も少なくとも一方の交流信号を入力する位相比較器を使用することが可能であることは明らかである。
【００５５】
また、位相比較器としては必ずしもＵＰ信号及びＤＯＷＮ信号なる独立した２出力端子を有する回路を使用することは必須とするものではなく、分周信号の遅れ、進みに応じた正負の３値パルス信号、アナログ信号等の位相誤差信号を出力する位相比較器の使用が可能である。従って、チャージポンプ回路自体も位相比較器等に応じて省略することが可能であり、オフセット信号は基本的に位相比較器の出力側に設けることができる。
【産業上の利用可能性】
【００５６】
本発明の利用分野として、ＬＳＩ内部のクロック生成回路、無線通信機器等に使用される周波数シンセサイザなどに適用可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態のＰＬＬ回路を示すブロック図である。
【図２】オフセット生成回路３の構成を示す図である。
【図３】擬似ランダムパターン生成回路４の構成例を示す図である。
【図４】本実施の形態のＰＬＬ回路の動作を示すタイミングチャートである。
【図５】位相比較器１の位相比較特性を示す図である。
【図６】本発明の第２の実施の形態のＰＬＬ回路を示すブロック図である。
【図７】位相比較器の不感帯の影響を小さくした従来のＰＬＬ回路のブロック図を示す図である
【図８】従来のＰＬＬ回路の動作を示すタイミングチャートである。
【符号の説明】
【００５８】
１ 位相比較器
２ チャージポンプ回路（ＣＰ回路）
２１、２２ 定電流源回路
２３、２４ スイッチ
２５ インバータ回路
３ オフセット生成回路
３１ シフトレジスタ
３２ 排他的論理和回路（ＥＸＯＲ回路）
４ 擬似ランダムパターン生成回路
５ ループフィルタ
６ 電圧制御発振器
７ １／Ｎ分周回路
７１ 常位相誤差生成回路
７２ 遅延回路
７３ インバータ回路
７４ ＡＮＤ論理回路
７５ スイッチ
７６ 定電流源回路
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特にリファレンス信号に位相同期した逓倍信号を出力するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路はリファレンスクロック信号に位相同期した逓倍クロック信号を得る等のために広く使用されているが、ＰＬＬ回路で生成されるクロック信号の精度を決めるものの１つとして位相雑音の程度が挙げられ、位相雑音のレベルが大きいほどクロック信号の精度は劣化する。
【０００３】
位相雑音を大きくする原因の１つとしては位相比較器の位相比較特性に生じる非線形領域の影響が挙げられる。位相比較器の非線形領域とは、２つの入力信号の間の位相差に対応して適正な位相誤差信号を出力しない領域であり、典型的にはデバイスの伝搬遅延の影響などにより２つの入力信号の位相差ゼロ付近の正負に亘る一定幅の特性領域（以下、「不感帯」という。）である。不感帯では位相差があっても位相誤差信号としてゼロ（０）の出力特性や、位相差に対し線形でない出力特性を示す。また、この不感帯はＰＬＬ回路の動作上はリファレンス信号と逓倍信号である発振出力信号の間で位相差があっても適正な位相誤差信号が出力されず位相同期（負帰還制御）が適正にかからない領域である。
【０００４】
位相比較器の特性に不感帯が存在するとその領域では位相同期がかからないことから位相変動が生じて位相雑音が大きくなりＰＬＬの特性が劣化する。そのため低位相雑音のＰＬＬ回路を構成するためには位相比較器の不感帯の影響を小さくする必要がある。
【０００５】
図７は、位相比較器の不感帯の影響を小さくした従来のＰＬＬ回路のブロック図を示す図である（特許文献１参照）。
このＰＬＬ回路は、位相比較器１、チャージポンプ回路２、ループフィルタ５、電圧制御発振器６、分周回路７及び定常位相誤差生成回路７１を備えており、定常位相誤差生成回路７１は、遅延回路７２、インバータ回路７３、ＡＮＤ論理回路７４、スイッチ７５及び定電流源回路７６から構成される。
【０００６】
位相比較器１の入力には基準クロック信号ＲＥＦと、電圧制御発振器６の発振出力を分周回路７で分周した分周信号ＳＩＧとが入力され、位相比較器１は両入力信号の位相差に対応して、位相が進んでいるか遅れているかに応じてそれぞれＵＰ信号又はＤＯＷＮ信号を生成し、チャージポンプ回路２に出力する。チャージポンプ回路２は前記ＵＰ信号及びＤＯＷＮ信号に基づく位相差電流を生成しループフィルタ５に出力する。ループフィルタ５はさらに定常位相誤差生成回路７１からの定常的なオフセット電流が加えられる。
【０００７】
定常位相誤差生成回路７１は、ループフィルタ５に対するオフセット電流をスイッチ７５を介して定電流源回路７６から加えるように構成され、前記スイッチ７５は、基準クロック信号ＲＥＦを遅延回路７２とインバータ回路７３を介して時間的に遅延させ反転させた信号と、前記基準クロック信号ＲＥＦとをＡＮＤ論理回路７４により論理をとることにより、基準クロック信号ＲＥＦのパルスの前縁部分で発生したパルス信号ＳＷにより開閉（オン／オフ）制御される。
【０００８】
ループフィルタ５は位相差電流とオフセット電流を入力し平滑した制御電圧を出力し、帰還信号として電圧制御発振器６の周波数制御部を制御し、電圧制御発振器６からは逓倍クロック信号ＯＵＴが発振され、さらに逓倍クロック信号ＯＵＴは１／Ｎ分周回路７で１／Ｎ分周され、その分周信号ＳＩＧは位相比較器１の入力の一方としてフィードバックされる。
【０００９】
次に、従来のＰＬＬ回路の動作をタイミングチャートにより説明する。
図８は従来のＰＬＬ回路の動作を示すタイミングチャートである。ＰＬＬ回路がロック（位相同期）した定常状態でのオフセット電流、ＵＰ信号及びＤＯＷＮ信号の出力の様子を示している。
【００１０】
同図において信号（ａ）は前記基準クロック信号ＲＥＦであり、信号（ｄ）は前記分周回路７からの分周信号ＳＩＧ（電圧制御発振器６の発振出力を１／Ｎ分周した信号）である。また、信号（ｂ）はＡＮＤ論理回路７４からのパルス信号ＳＷであり、そのハイレベル（“１”）の間でスイッチ７５をオン状態とし、定電流源回路７６から信号（ｃ）に示すような負のオフセット電流（−Ｉｏｆｆ）をループフィルタ５に加える。
【００１１】
本例では、パルス状の負のオフセット電流（ｃ）により、ループフィルタ５から平滑した信号として負にオフセットされた制御電圧信号が出力され電圧制御発振器６の発信周波数が制御され、分周信号ＳＩＧ（ｄ）が基準クロック信号ＲＥＦ（ａ）より一定位相遅れて位相同期する状態を示しており、位相比較器１からは負帰還信号としてＵＰ信号（ｅ）のパルスのみがチャージポンプ回路２に出力されている。
【００１２】
以上により通常のＰＬＬ回路では位相がロックした定常状態では基準クロック信号ＲＥＦ（ａ）と分周信号ＳＩＧ（ｄ）の位相は揃っており、ＵＰ信号、ＤＯＷＮ信号は共に現れないのであるが、このＰＬＬ回路では定常位相誤差生成回路７１によってオフセット電流がループフィルタ５に流れるように構成されているため、定常状態であっても分周信号ＳＩＧ（ｄ）は基準クロック信号ＲＥＦに対して位相差を持った状態となる。
【００１３】
具体的にはＡＮＤ論理回路７４の出力が“１”の間は、定電流源回路７６によりループフィルタ５からオフセット電流が引き込まれるため、ループフィルタ５の出力電圧は低下する。その結果、分周信号ＳＩＧの位相は常に遅れ状態になり、位相比較器１からはＵＰ信号が常に出力される。
【００１４】
ここで、オフセット電流による位相変化量を不感帯の幅を超えるように設定すると、位相比較器１の入力信号である基準クロック信号ＲＥＦと分周信号ＳＩＧは、常に不感帯幅以上の位相差を持った状態となる。
【００１５】
その結果、分周信号ＳＩＧは基準クロック信号ＲＥＦと位相比較特性の不感帯の範囲外の前記位相差の点にロックさせることができるから不感帯の影響を低減することが可能である。
【００１６】
【特許文献１】特開昭６２−２３６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来のＰＬＬ回路によれば、位相比較特性の不感帯により生じる位相雑音の発生を電圧制御発振器の発振出力に位相オフセットを与えることにより抑制することを可能としているものの、この原理では基準クロック信号ＲＥＦのパルスのエッジから一定幅の周期的なパルス信号を生成し、一定極性のパルス状のオフセット電流としてループフィルタに加えるものであるから、一方向のオフセットの定常的な加算により定常位相誤差が発生するとともに、周期的なオフセット電流の加算によりループフィルタの出力の制御電圧（帰還信号）に周期的な変動を残留させ電圧制御発振器の発振周波数の変動を引き起こすのでスプリアスのレベルを大きくするという問題がある。
【００１８】
従って、従来のＰＬＬ回路では位相雑音を抑制できても、定常位相誤差が発生するのに加えスプリアスレベルが大きくなり、ＰＬＬ回路が生成するクロック信号の精度は充分に向上させることはできない。
【００１９】
以上のように従来のＰＬＬ回路は位相同期特性の劣化の原因に関連する次のような２つの問題点がある。
第１の問題点は、常に一方向のオフセットを与えるため位相比較器の出力には常に一方向の位相誤差信号が現れ、それが電圧制御発振器の出力信号の定常位相誤差として現れる点である。
【００２０】
第２の問題点は、電圧制御発振器の制御電圧がリファレンス信号に同期して周期的に変動するために、周期的な定常位相誤差により電圧制御発振器の出力信号にスプリアスが発生するという点である。
【００２１】
（目的）
本発明は、以上の問題を解決するものであり、位相比較器の不感帯による位相雑音を低減させるとともに、定常位相誤差とスプリアスレベルをも低減したＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００２２】
本発明のＰＬＬ回路は、電圧制御発振器と、入力基準信号と前記電圧制御発振器の分周信号とを位相比較する位相比較器と、前記位相比較器の出力を平滑するループフィルタを介して前記電圧制御発振器を制御するＰＬＬ回路に関し、擬似ランダムパターンの２値の論理レベルにより位相比較器の不感帯の幅を超える正及び負の位相オフセット与えるオフセット信号を生成し位相比較器の出力側に供給するオフセット生成回路を備えることを特徴とする。
【００２３】
また、前記擬似ランダムパターンは、Ｍ系列信号であり、前記Ｍ系列信号は、前記位相比較器に入力するリファレンス信号により駆動されるＭ系列信号発生器により発生され、又は、前記位相比較器に入力する電圧制御発振回路の出力の分周信号により駆動されるＭ系列信号発生器により発生されることを特徴とする。
【００２４】
更に、前記オフセット生成回路は、擬似ランダムパターンにより相補的に開閉動作する２つのスイッチを介してそれぞれ異なる極性のオフセット信号を供給するように構成し、前記オフセット信号は、定電流として供給することを特徴とする。
【００２５】
また、前記位相比較器の出力にチャージポンプ回路を備え、前記位相比較器は、リファレンス信号と電圧制御発振器の出力の分周信号の位相とを比較し、リファレンス信号に対し前記分周信号の位相の進み及び遅れに応じたパルス幅を有する位相の遅れ制御パルス及び進み制御パルスを出力することを特徴とする。
【００２６】
より具体的には本発明のＰＬＬ回路は、基準クロック信号ＲＥＦと分周信号ＳＩＧの位相を比較して、分周信号ＳＩＧの周波数が低い場合にはパルス状のエッジ位相差をアップ制御信号ＵＰとして出力し、また分周信号ＳＩＧの周波数が高い場合にはパルス状のエッジ位相差をダウン制御信号ＤＯＷＮとして出力する位相比較器１と、これらＵＰ信号、ＤＯＷＮ信号に基づき電流を出力するチャージポンプ回路２と、擬似ランダムパターンであるＭ系列信号を生成する擬似ランダムパターン生成回路４と、上記Ｍ系列信号に応じてチャージポンプ回路２の出力電流に正及び負のオフセット電流を加えるオフセット生成回路３と、オフセット生成回路３から出力される上記オフセット電流が加わった位相差電流に応じて、電圧制御発振器の制御電圧を出力するループフィルタ５と、前記制御電圧が入力され、前記制御電圧に応じた逓倍クロック信号を出力する電圧制御発振器６と、前記逓倍クロック信号が入力されこの逓倍クロック信号を分周した前記分周信号ＳＩＧを出力する１／Ｎ分周回路７とを備える。（図１）
【００２７】
（作用）
本発明によれば、オフセット生成回路によりＭ系列信号等の擬似ランダムパターンに応じてチャージポンプ等から出力される電流に正及び負のオフセット電流を加えられる。ここで、オフセット電流は、電圧制御発振器出力に不感帯幅より大きい位相変化を起こさせる。ランダムなオフセット電流をＰＬＬの帰還信号に常に発生させることによって、位相比較器の入力信号は常に不感帯幅を超える位相差を持つようになり位相比較器の不感帯を避けてＰＬＬがロックする。
【発明の効果】
【００２８】
本発明によれば、電圧制御発振器への帰還信号に、擬似ランダムパターンの２値の論理レベルにより位相比較器の不感帯の幅を超える正及び負の位相オフセット与えることにより、ＰＬＬ回路の同期動作を位相比較器の不感帯を避けてロックさせることができるから、位相雑音を抑制できるとともに、正負のランダムな位相オフセットにより定常位相誤差の発生を防止することができる。
【００２９】
また、擬似ランダムパターンとして十分長い周期のＭ系列を用いることで、定常位相誤差の低減に加えて、位相オフセットの周期性によって生じるスプリアスが広帯域に拡散させることができるので、拡散効果によってスプリアスのレベルを低減させることができる。
【発明を実施するための最良の形態】
【００３０】
（構成の説明）
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態によるＰＬＬ回路を示すブロック図である。本実施の形態は位相同期の基準となるリファレンス信号は基準クロック信号とし、電圧制御発振器から逓倍クロック信号を出力する例を示している。１は位相比較器（ＰＤ）、２はチャージポンプ回路（ＣＰ）、３はオフセット生成回路、４は擬似ランダムパターン生成回路、５はループフィルタ（ＬＰＦ）、６は電圧制御発振器（ＶＣＯ）、７は１／Ｎ分周回路（１／Ｎ）である。
【００３１】
位相比較器１には基準クロック信号ＲＥＦと分周回路７の分周信号ＳＩＧが入力され、出力はチャージポンプ回路２に入力される。位相比較器１は基準クロック信号ＲＥＦと分周信号ＳＩＧの位相を比較して、分周信号ＳＩＧの周波数が基準クロック信号ＲＥＦの周波数より低い場合にはパルス状のエッジ位相差（基準クロック信号ＲＥＦと分周信号ＳＩＧのパルスのエッジ間の位相差）をアップ制御信号ＵＰ（ＵＰ信号）として出力し、また分周信号ＳＩＧの周波数が基準クロック信号ＲＥＦの周波数より高い場合にはパルス状のエッジ位相差をダウン制御信号ＤＯＷＮ（ＤＯＷＮ信号）として出力する。つまり、基準クロック信号ＲＥＦに対し前記分周信号ＳＩＧの位相の進み及び遅れに応じたパルス幅を有する位相の遅れ制御パルス及び進み制御パルスを出力する。
【００３２】
チャージポンプ回路２は、これらＵＰ信号、ＤＯＷＮ信号を入力し、ＵＰ信号、ＤＯＷＮ信号に基づき位相差電流をオフセット生成回路３に出力する。具体的にはＵＰ信号のパルス幅に応じた時間だけチャージポンプ回路２内の充放電コンデンサ又はループフィルタ側コンデンサに電荷をチャージし、ＤＯＷＮ信号のパルス幅に応じた時間だけ該コンデンサの電荷をディスチャージするように位相差電流を出力する。
【００３３】
また、擬似ランダムパターン生成回路４は、基準クロック信号ＲＥＦを入力クロックとして、オフセット生成回路３に２値の論理レベルでなる擬似ランダムパターンを出力する。
【００３４】
オフセット生成回路３は、チャージポンプ回路２と擬似ランダムパターン生成回路４の出力を入力し、チャージポンプ回路２の出力である位相差電流に、擬似ランダムパターン生成回路４で生成する擬似ランダムパターンで制御されたオフセット電流を加え、オフセット電流を加えた位相差電流（位相比較電流）をループフィルタ５に出力する。
【００３５】
ループフィルタ５は、ローパスフィルタで構成されオフセット生成回路３からの位相比較電流が入力され、電圧制御発振器６の制御電圧（帰還信号）を出力する。
【００３６】
電圧制御発振器６は、ループフィルタ５の出力電圧によって発振周波数が制御され、逓倍クロック信号ＯＵＴを出力する。
【００３７】
１／Ｎ分周回路７は、逓倍クロック信号ＯＵＴを入力とし、１／Ｎ分周された分周信号ＳＩＧを位相比較器１に出力する。
【００３８】
図２は、オフセット生成回路３の構成を示す図である。同図により前記位相差電流の生成動作の詳細について説明する。
オフセット生成回路３は、接地及び電源ＶＤＤに接続された互いに異なる方向（極性）の電流を出力するの２つの定電流源回路２１、２２と、各定電流源回路２１、２２とチャージポンプ回路２とループフィルタ５の接続線との間にそれぞれ接続された２つのスイッチ２３、２４と、擬似ランダムパターン回路４の出力であるＭ系列信号ＳＷを２つのスイッチ２３、２４の制御信号とし、各定電流源回路２１、２２の何れかを前記接続線へ相補的に接続（オン）、非接続（オフ）させるように設けたインバータ回路２５とから構成される。
【００３９】
スイッチ２３、２４は、制御信号が“１”のときにオン（接続）し、制御信号が“０”のときにオフ（非接続）となる。Ｍ系列信号ＳＷが“０”であれば定電流源回路２２によりオフセット電流をループフィルタ５に流し込み（以下、流し込むオフセット電流を正のオフセット電流＋Ｉｏｆｆ）、Ｍ系列信号ＳＷが“１“であれば定電流源回路２１によりオフセット電流をループフィルタ５から引き込む（以下、引き込むオフセット電流を負のオフセット電流−Ｉｏｆｆ）ように動作する。ここで、定電流源回路２１、２２の電流値はともに同一の電流値Ｉｏｆｆであり、位相比較器１のもつ不感帯幅φを超える位相変化を電圧制御発振器に起こさせる大きさの電流値である。
【００４０】
次に、擬似ランダムパターン生成回路４の構成及び動作の詳細について説明する。
擬似ランダムパターン生成回路４は、主に、シフトレジスタと、該シフトレジスタの出力をその入力に帰還する１ないし複数の排他的論理和回路（ＥＸＯＲ回路）とで構成されるＭ系列発生器が利用可能である。このようなＭ系列発生器の例としては、各種の文献に記載されている（例えば、今井秀樹著「符号理論」、電子情報通信学会、１９９０年、Ｗ．Ｗ．Ｐｅｔｅｒｓｏｎ著「Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅｓ」、Ｔｈｅ Ｍ．Ｉ．Ｔ． Ｐｒｅｓｓ、１９６１年、参照）。
【００４１】
図３は擬似ランダムパターン生成回路の構成例を示す図である。本実施の形態で使用するＭ系列発生器の例を示す図である。次数２５の原始多項式であるｘ２５＋ｘ３＋１を用いたＭ系列発生器を示している。
基準クロック信号ＲＥＦをクロックとして動作する２５段のフリップフロップからなるシフトレジスタ３１とＥＸＯＲ回路３２から構成される。少なくとも１つのフリップフロップの初期値を１とすることで所望のＭ系列を出力する。またこのときのＭ系列信号の周期は２２５−１＝３３，５５４，４３１クロックであり、“０”が１６，７７７，２１５回、“１”が１６，７７７，２１６回現れる。一般的にＭ系列は１周期中で生じる“１”の回数が“０”の回数より１回だけ多く現れる性質を持っている。
【００４２】
（動作の説明）
次に、本実施の形態のＰＬＬ回路の動作をタイミングチャートにより説明する。
図４は、本実施の形態のＰＬＬ回路の動作を示すタイミングチャートである。ＰＬＬ回路がロック（位相同期）した定常状態でのオフセット電流、ＵＰ信号及びＤＯＷＮ信号の変化等を示している。
【００４３】
同図において信号（ａ）は基準クロック信号ＲＥＦであり、信号（ｄ）は１／Ｎ分周回路７からの分周信号ＳＩＧ（電圧制御発振器６の発振出力を１／Ｎ分周した信号）である。また、信号（ｂ）は基準クロック信号ＲＥＦ（ａ）で動作し該信号ＲＥＦ（ａ）に同期したＭ系列信号ＳＷであり、その“１”の論理状態で、図２に示すスイッチ２３をオン状態とし、定電流源回路２１から信号（ｃ）に示すような負のオフセット電流（−Ｉｏｆｆ）をループフィルタ５に加え、“０”の論理状態で、図２に示すスイッチ２４をオン状態とし、定電流源回路２２から信号（ｃ）に示すような正のオフセット電流（＋Ｉｏｆｆ）をループフィルタ５に加える。
【００４４】
図４ではパルス状の擬似ランダムな正及び負のオフセットを生じさせる信号（ｃ）がチャージポンプ回路２の出力に加算されることにより、ループフィルタ５からの平滑した信号として負及び正にオフセットされた制御電圧が出力され、電圧制御発振器６の周波数制御部が制御される。
【００４５】
Ｍ系列信号ＳＷが“０”の場合は、ループフィルタ５にオフセット電流＋Ｉｏｆｆが加えられるため、ループフィルタ５の出力電圧は上がり分周信号ＳＩＧの位相は進み状態になる。Ｍ系列信号ＳＷが“１”の場合は、ループフィルタ５にオフセット電流−Ｉｏｆｆが加えられるため、ループフィルタ５の出力電圧は下がり分周信号ＳＩＧの位相は遅れ状態になる。
【００４６】
ここで、オフセット電流＋／−Ｉｏｆｆによる分周信号ＳＩＧの位相変化を＋／−θとすると、定常状態では位相のバランスをとるために、オフセット電流による位相変動をチャージポンプ２出力の位相差電流で相殺しなければならない。その結果、分周信号ＳＩＧは基準クロック信号ＲＥＦに対して常に−／＋θだけの位相差を持った状態でロックすることになる。
【００４７】
この例では、位相比較器１からは、正のオフセット電流の加算後にＤＯＷＮ信号（ｆ）のパルスが出力され、負のオフセット電流の加算後にＵＰ信号（ｅ）のパルスが出力され、分周信号ＳＩＧ（ｄ）は、基準クロック信号ＲＥＦ（ａ）に対し正負のオフセット電流に応じて一定位相（θ）の進み（＋θ）又は遅れ（−θ）のパルス信号として出力され、ＰＬＬ回路はランダムな±θのオフセット位相で位相同期状態となる。
【００４８】
以上により通常のＰＬＬ回路では位相がロックした定常状態では基準クロック信号ＲＥＦ（ａ）と分周信号ＳＩＧ（ｄ）の位相は揃っており、ＵＰ信号、ＤＯＷＮ信号ともに現れないのであるが、本発明のＰＬＬ回路では、Ｍ系列信号ＳＷによってオフセット電流が常にループフィルタ５に流れるように構成されているため、定常状態であっても分周信号ＳＩＧ（ｄ）は基準クロック信号ＲＥＦに対して位相差を持った状態となり、ＵＰ信号、ＤＯＷＮ信号が現れる。
【００４９】
図５は、本実施の形態の位相比較器の位相比較特性を示す図である。位相比較器１の入力信号の位相差（横軸）と位相比較器１の制御パルスによって生じるチャージポンプ出力電流（ＣＰ電流、縦軸）との関係を示したものである。位相比較器１の位相比較特性としては、位相差０付近において位相比較器１を構成する素子の応答遅延などの理由で非線形特性が現れており、不感帯（不感帯幅φ）が存在する。そのため、図５に示すように、ＣＰ電流も位相差０付近で不感帯により非線形な振る舞いを生じる。
【００５０】
通常、ＰＬＬ回路がロックした定常状態は、特性曲線６１の位相差０付近での動作となるが、本発明のＰＬＬ回路では、常に±θの位相差を持つことになるため、図５に示すように、θ≧φに設定することによりチャージポンプ出力は常に不感帯のない理想的な線形特性をもつ領域で動作を行うことになる。その結果、不感帯の影響による位相雑音を低減することが可能となる。
【００５１】
また、前述したように、Ｍ系列は１周期中で生じる“１”の回数が“０”の回数より１回だけ多いという性質をもつため、１回だけ余分に負のオフセット電流が生じる。この余分なオフセット電流は定常位相誤差となるが、１周期で平均すれば、この定常位相誤差はＭ系列の周期に反比例して小さくなる。そのため、十分長い周期のＭ系列を用いることで定常位相誤差を低減することができる。さらには、十分長い周期のＭ系列を用いることで位相オフセットの周期性によって生じるスプリアスが広帯域に拡散され、拡散効果によってスプリアスレベルが低減される。
【００５２】
（他の実施の形態）
次に、本発明のＰＬＬ回路の第２の実施の形態について説明する。
図６は、本発明の第２の実施の形態によるＰＬＬ回路を示すブロック図である。第２の実施の形態のＰＬＬ回路は、第１の実施の形態と異なり擬似ランダムパターン生成回路４の入力クロックを分周回路７の分周信号ＳＩＧとする構成を採用している。
【００５３】
本実施の形態の場合は、分周信号ＳＩＧは位相オフセット生成回路３により位相変調を受けているが、基本的には、定常状態では基準クロック信号ＲＥＦと同期した信号である。そのため、分周信号ＳＩＧを擬似ランダムパターン生成回路４の入力クロックとしても、基準クロック信号ＲＥＦを入力クロックとした構成と同様の動作を行うことが可能となり、第１の実施の形態と同様の効果が得られる。なお、リファレンス信号の入力側に設けた１／Ｒ分周回路８は、基準信号ＴＣＸＯの周波数に対し電圧制御発振器６からＲ／Ｎ逓倍クロック信号を出力するためのものである。
【００５４】
以上説明した実施の形態では、レファレンス信号等として基準クロック信号等のパルス信号を扱う例を示したが、レファレンス信号（及び／又は分周信号）として交流信号（正弦波信号）を対象とし、位相比較器も少なくとも一方の交流信号を入力する位相比較器を使用することが可能であることは明らかである。
【００５５】
また、位相比較器としては必ずしもＵＰ信号及びＤＯＷＮ信号なる独立した２出力端子を有する回路を使用することは必須とするものではなく、分周信号の遅れ、進みに応じた正負の３値パルス信号、アナログ信号等の位相誤差信号を出力する位相比較器の使用が可能である。従って、チャージポンプ回路自体も位相比較器等に応じて省略することが可能であり、オフセット信号は基本的に位相比較器の出力側に設けることができる。
【産業上の利用可能性】
【００５６】
本発明の利用分野として、ＬＳＩ内部のクロック生成回路、無線通信機器等に使用される周波数シンセサイザなどに適用可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態のＰＬＬ回路を示すブロック図である。
【図２】オフセット生成回路３の構成を示す図である。
【図３】擬似ランダムパターン生成回路４の構成例を示す図である。
【図４】本実施の形態のＰＬＬ回路の動作を示すタイミングチャートである。
【図５】位相比較器１の位相比較特性を示す図である。
【図６】本発明の第２の実施の形態のＰＬＬ回路を示すブロック図である。
【図７】位相比較器の不感帯の影響を小さくした従来のＰＬＬ回路のブロック図を示す図である
【図８】従来のＰＬＬ回路の動作を示すタイミングチャートである。
【符号の説明】
【００５８】
１ 位相比較器
２ チャージポンプ回路（ＣＰ回路）
２１、２２ 定電流源回路
２３、２４ スイッチ
２５ インバータ回路
３ オフセット生成回路
３１ シフトレジスタ
３２ 排他的論理和回路（ＥＸＯＲ回路）
４ 擬似ランダムパターン生成回路
５ ループフィルタ
６ 電圧制御発振器
７ １／Ｎ分周回路
７１ 常位相誤差生成回路
７２ 遅延回路
７３ インバータ回路
７４ ＡＮＤ論理回路
７５ スイッチ
７６ 定電流源回路
【特許請求の範囲】
【請求項１】
擬似ランダムパターンの２値の論理レベルにより位相比較器の不感帯の幅を超える正及び負の位相オフセット与えるオフセット信号を生成し位相比較器の出力側に供給するオフセット生成回路を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記擬似ランダムパターンは、Ｍ系列信号であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記Ｍ系列信号は、前記位相比較器に入力するリファレンス信号により駆動されるＭ系列信号発生器により発生されることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記Ｍ系列信号は、前記位相比較器に入力する電圧制御発振回路の出力の分周信号により駆動されるＭ系列信号発生器により発生されることを特徴とする請求項２記載のＰＬＬ回路。
【請求項５】
前記オフセット生成回路は、擬似ランダムパターンにより相補的に開閉動作する２つのスイッチを介してそれぞれ異なる極性のオフセット信号を供給するように構成したことを特徴とする請求項１ないし４の何れかの請求項記載のＰＬＬ回路。
【請求項６】
前記オフセット信号は、定電流として供給することを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
前記位相比較器の出力にチャージポンプ回路を備えることを特徴とする請求項１ないし６の何れかの請求項記載のＰＬＬ回路。
【請求項８】
前記位相比較器は、リファレンス信号と電圧制御発振器の出力の分周信号の位相とを比較し、リファレンス信号に対し前記分周信号の位相の進み及び遅れに応じたパルス幅を有する位相の遅れ制御パルス及び進み制御パルスを出力することを特徴とする請求項７記載のＰＬＬ回路。
【請求項１】
擬似ランダムパターンの２値の論理レベルにより位相比較器の不感帯の幅を超える正及び負の位相オフセット与えるオフセット信号を生成し位相比較器の出力側に供給するオフセット生成回路を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記擬似ランダムパターンは、Ｍ系列信号であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記Ｍ系列信号は、前記位相比較器に入力するリファレンス信号により駆動されるＭ系列信号発生器により発生されることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記Ｍ系列信号は、前記位相比較器に入力する電圧制御発振回路の出力の分周信号により駆動されるＭ系列信号発生器により発生されることを特徴とする請求項２記載のＰＬＬ回路。
【請求項５】
前記オフセット生成回路は、擬似ランダムパターンにより相補的に開閉動作する２つのスイッチを介してそれぞれ異なる極性のオフセット信号を供給するように構成したことを特徴とする請求項１ないし４の何れかの請求項記載のＰＬＬ回路。
【請求項６】
前記オフセット信号は、定電流として供給することを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
前記位相比較器の出力にチャージポンプ回路を備えることを特徴とする請求項１ないし６の何れかの請求項記載のＰＬＬ回路。
【請求項８】
前記位相比較器は、リファレンス信号と電圧制御発振器の出力の分周信号の位相とを比較し、リファレンス信号に対し前記分周信号の位相の進み及び遅れに応じたパルス幅を有する位相の遅れ制御パルス及び進み制御パルスを出力することを特徴とする請求項７記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−１２９３９９（Ｐ２００６−１２９３９９Ａ）
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願番号】特願２００４−３１８５２４（Ｐ２００４−３１８５２４）
【出願日】平成１６年１１月１日（２００４．１１．１）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願日】平成１６年１１月１日（２００４．１１．１）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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