ＰＬＬ回路
【課題】 ＰＬＬ回路において製造ばらつきによらず広い周波数帯域且つ大幅なジッタ低減を簡単な構成で実現する。
【解決手段】 位相比較器と、ローパスフィルタと、電圧制御発振器とからなるＰＬＬ回路において、電圧制御発振器は、ローパスフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなる。発振回路を構成するトランジスタのゲート長及びゲート幅を制御して位相雑音やジッタノイズを減少させる。
【解決手段】 位相比較器と、ローパスフィルタと、電圧制御発振器とからなるＰＬＬ回路において、電圧制御発振器は、ローパスフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなる。発振回路を構成するトランジスタのゲート長及びゲート幅を制御して位相雑音やジッタノイズを減少させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特に低ジッタで広範囲な発振可能周波数範囲を必要とする電圧電流変換回路が使用される電圧制御型発振器を備えたＰＬＬ回路に関するものである。
【背景技術】
【０００２】
図１はＰＬＬ回路の基本構成を示すブロック図である。ＰＬＬ回路は、位相比較器１０、ＬＰＦ（ループフィルタ）１２、電圧制御発振器（ＶＣＯ）１４からなる。ＰＬＬブロックの各動作を説明する。基準信号Frと電圧制御発信器の出力信号Fvを位相比較器１０に入力して誤差分を出力する。この後ＬＰＦ１２で位相比較より出力された誤差分の信号の直流分を取り出し制御電圧Fvを出力する。これらの構成ループの繰り返しによって電圧制御発振器１４の出力信号は基準信号に正確に合わせることができる。ＰＬＬ回路は、逓倍用ＰＬＬや周波数シンセサイザに応用できる。
【０００３】
図２は、電圧制御発振器１４の基本構成を示すブロック図である。電圧制御発振器１４は、ＬＰＦ１２より入力される制御電圧に応じて電流を出力する電圧電流変換回路２０と、その電流に応じた発振周波数を出力する電流制御発振器２２により構成される。
【０００４】
図３は電圧電流変換回路２０の従来例を示す。ＬＰＦ１２より入力される制御電圧VCOINをゲートに印加されたNMOSトランジスタM0のソース側は抵抗R0を介してグランドに接地され、そのドレイン側は、PMOSトランジスタM1および抵抗R0と抵抗R1とを並列に介してグランドに接地されている。PMOSトランジスタM1にはNMOSトランジスタM0に流れる電流と抵抗R1に流れる電流の和が流れる。PMOSトランジスタM1のゲートをPMOSトランジスタM2のゲートとドレーンに接続して、PMOSトランジスタM1のゲート電圧をPMOSトランジスタM2に印加する。さらに、トランジスタM2,M3,M4でカレントミラー回路を構成して、トランジスタM2に流れる電流をM3,M4,M5のMOSトランジスタでカレントミラーで折り返して、電流制御型発振回路２２の制御ノードNG,PGを形成する。
【０００５】
図４は電圧電流変換回路２０の他の従来例を示す。反転端子を入力子とする演算増幅回路AMPの出力がPMOSトランジスタM0に与えられており、PMOSトランジスタM0のドレイン側が外付けの抵抗Ｒを介してグランドに接地され、ゲート側は電源に接続されている。この回路は抵抗Ｒの両端に入力端子VCOINに印加される電圧と同じ電圧を印加させて出力端子に電流を発生させるものである。PMOSトランジスタM0に流れる電流ＩoutはＩout＝VCOIN/Ｒとなり、入力電圧に比例した電流を取り出すことができる。PMOSトランジスタM1は、PMOSトランジスタM0と等しいゲート電圧を与えることで、PMOSトランジスタM0に流れる電流と等しい電流を流す。
【０００６】
図５は、電流制御発振器２２における差動インバータの構成例を示す。図５において、M0,M1はPMOS型トランジスタでありM2,M3,M4はNMOS型トランジスタである。トランジスタM0,M1のソースには電源VCCが供給され、トランジスタM0のドレインにはトランジスタM2のドレインが接続され、この接続点から差動出力Vo＋が出力される。トランジスタM1のドレインにはトランジスタM3のドレインが接続され、この接続点から差動出力Vo-が出力される。トランジスタM2のゲートには差動入力Vi+が入力され、トランジスタM3のゲートには差動入力Vi-が入力される。トランジスタM2、M3のソースはトランジスタM4のドレインに接続され、トランジスタM4のゲートにはバイアス電圧Vnが印加され、ソースはグランドに接地される。次に動作について説明する。トランジスタM0、M1は、線形領域で動作するようにバイアス電圧VPが加えられ夫々抵抗Rpとして用い、また、トランジスタM4は、飽和領域で動作するようにバイアス電圧Vnが加えられ、電流源として用いられる。
【０００７】
ＰＬＬ回路は、入力の位相差で動作するため位相雑音又はジッタの影響を受けやすいという問題がある。ＰＬＬ回路設計に際しては、出力周波数の含むジッタ値が重要な電気的特性であり、様々な低ジッタ化が計られている。出力ジッタの原因としては大きく分けて２つ考えられる。１つは外部からＰＬＬ回路への雑音の混入、そしてもう１つはＰＬＬ回路（特にＶＣＯ１４）が発生する雑音である。
【０００８】
図６に理想的な出力スペクトラム（左側）と実際の出力スペクトラム（右側）を示す。ＶＣＯ１４が発生する位相雑音は、発振器を構成する素子そのものから注入され、出力周波数と出力振幅の両方に影響する。このうち影響が大きいのが出力周波数である。位相雑音は通常周波数領域で扱われる。理想的な発振器の出力スペクトルはインパルスで示されるのに対し、現実的な発振器の出力スペクトルは搬送波周波数の両側に広がるスカート特性を持つ。
【０００９】
発振器を構成する素子が持つ雑音のうち、周波数近傍で雑音の影響が大きいのは1/F雑音である。1/F雑音はフリッカ雑音とも呼ばれ、その物理機構は明確化されていない。トランジスタ素子の製造工程において必然的に生じる、酸化膜中における不純物分布の不均一によっておこると概ね考えられている。
【００１０】
式（１）は、HSPICE等の回路シミュレーションにおける標準MOSFETモデルであるBSIN3V3における1/F雑音(flicker noise)のモデルである。
【数１】
ここで、Fは発振周波数である。また、KFはフリッカーノイズ係数であり、AFはフリッカーノイズ指数であり、ｇｍはゲート相互コンダクタンスであり、COXはゲート酸化膜キャパシタンスである。いずれもプロセス固有のパラメータである。また、Leffは有効チャネル長、Weffは有効チャネル幅である。
【００１１】
図７にMOSFET（トランジスタ）の構造を示す。このMOSトランジスタは四端子デバイスでそれらの端子はドレイン、ゲートソース、基盤と呼ばれる。ソース、ドレイン接合はチャネル領域で反転層とつながっている。ソースとドレインの間にあるチャネルの長さはチャネル長（Ｌ）と呼ばれる。チャネル長に垂直な方向となるチャネルの幅は、チャネル幅（Ｗ）と呼ばれる。チャネルの電流を担う電荷のタイプによって、MOSFETはNチャネルかPチャネルのいずれかとなる。Ｎチャンネル型MOSFETでは、P型のSi基板の２ヶ所にn+型の電極を２つ作り、それぞれソース・ドレインとする。また、電極間のSi表面にSiO2の酸化膜を作り、さらにその上に金属を蒸着してゲートとする。チャンネル型の場合は、この説明とはnとp、電子と正孔が逆になるゲート電極に電圧をかけると、絶縁膜の下側で表面電位が変化し、ある程度以上の電圧がかかるとＰ型のSi基板にＮ型の反転層（チャンネル）ができる。すると、このチャンネルを通ってソースからドレインへと電子（Ｐ型の場合は正孔）が流れるようになり、電流が生じる。ゲート電圧を上げれば反転層は厚くなり、ドレイン電流は増える。逆にゲート電圧を下げると反転層は薄くなり、ドレイン電流は減る。以上が、MOSFETの動作原理である。
【００１２】
一方、光ディスク用ＰＬＬ回路等で必要とされる要件として、高周波発振かつ広いロックレンジの実現がある。高周波かつ広帯域を実現するにはＰＬＬ回路のＶＣＯ１４を高速化する必要がある。CMOS差動インバータリング発振回路方式においては、広帯域なＰＬＬ回路を実現するのにもっとも一般的な方法であり、差動インバータ一段あたりのスキュー高速化のために構成トランジスタのゲート長Ｌ及びゲート幅Ｗを最小化する。またリングの差動インバータの段数を減らしリングのスキューを高速化することで、ＶＣＯの高速化を実現する。
【００１３】
低ジッタ且つ広帯域のＰＬＬに関する発明は従来からなされているが、電源や入力周波数等の外部起因する雑音に対する発明が多数を占める。そのうちＰＬＬが生成するクロック信号に伴って発生する雑音による影響を低減する発明としては、次のようなものがある。
【００１４】
特開２００１−２１１０５５号公報に記載された回路では、中心周波数調整回路とこれによって制御される差動回路からなる遅延回路と加算回路をもち、遅延回路の数を調整することで広い周波数帯域を広げ、電源電圧による雑音を低減する。しかし位相雑音の観点から言えば、上記の回路は既存の回路より構成が複雑になることでＶＣＯ自身のジッタに対しては増大する。
また、外部雑音の対策用の回路を考案し、ジッタを低減するための発明には、特開２００２−５７５７４号公報に記載された回路があるが、トリプルウェル構造により基盤を通しての外部雑音を遮断する方法が有効である。
【特許文献１】特開２００１−２１１０５５号公報
【特許文献２】特開２００２−５７５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
位相雑音は、ＰＬＬ回路のＶＣＯの発振器における雑音の最上位の雑音源であり、ジッタ低減の観点からもこれを低減化することは非常に重要である。加えて、位相雑音は発振周波数の中心付近にあるため、フィルタリングでは完全除去することができない。位相雑音とジッタは、前者が周波数領域で扱われ、後者が時間領域で扱われるが、現象としては同一にとらえられる。したがってジッタ低減のためには、ＰＬＬ回路の位相雑音を低く抑えることが重要となる。位相雑音はトランジスタの素子数に依存し、位相雑音を低く抑えるためにはＰＬＬ回路の構成をできるだけ少ないトランジスタ数で構成することが重要である。従来のジッタ低減技術では、ジッタを低減する機能を搭載するために、ＰＬＬ回路の構成の複雑化による位相雑音の増大という問題が生じる。この問題を解消するためにはＰＬＬ回路をシンプルな構成で実現することが重要である。
【００１６】
一方、ＰＬＬ回路のＶＣＯ１４の発振周波数は、電圧電流変換回路２０及び電流制御発振回路２２のプロセスのバラツキ、温度バラツキ、電源のバラツキにより変動する。中でもバラツキによる変動は、ＶＣＯの必要とされる発振周波数が高周波になるほど顕著になる。SLOWスピードのワースト条件（プロセスss、温度max,電源min,抵抗min）では仕様に必要なロックレンジを満たすことが難しくなり、一方HIGHスピードのワースト条件（プロセスff、温度min,電源max,抵抗min）ではオーバーレンジによるＰＬＬの帰還ループのデッドロックが生じる場合がある。加えて、光ディスク書き込みクロック発生用ＰＬＬではＣＡＶ対応のため、広い範囲のロックレンジを満たし低速から高速にかけて一定のＶＣＯゲインを実現することが課題となる。
【００１７】
高周波発振かつ広帯域を実現するにはＰＬＬ回路のＶＣＯを高速化する必要がある。CMOS差動インバータリング発振回路方式においては広帯域なＰＬＬ回路を実現するのにもっとも一般的な方法であり、差動インバータ一段あたりのスキュー高速化のために、構成トランジスタのゲート長Ｌ及びゲート幅Ｗを最小化する。またリングの差動インバータの段数を減らしリングのスキューを高速化することで、ＶＣＯの高速化を実現する。しかし、差動インバータ内の構成トランジスタを小面積化することは、発振周波数出力ノードに対する位相雑音への寄与を増大化する。リングの段数を減らすことは、広帯域化という面からは望ましくなく、一段あたりの遅延時間可変領域を増やす必要があり、安定した広範囲のロックレンジ実現は難しい。
【００１８】
図３に示す従来例の電圧電流変換回路の課題として、使用する抵抗に内蔵ポリ抵抗を使用した場合、抵抗値がプロセス変動と温度変動をうけ±２０％変動し、電圧電流変換特性に影響を及ぼすことがある。内蔵ポリ抵抗使用による抵抗バラツキの解決法としてバラツキの少ない外付抵抗を使用することが考えられるが、部品点数の増加、チップ面積大というデメリットがあるばかりでなく、センシティブなノードを外部に出すことで電圧電流変換回路に外部ノイズの混入のおそれがある。また、図４の電圧電流変換回路のように差動増幅回路の帰還ループで外付け抵抗を使用する回路の場合には、外付抵抗端子の寄生容量により、負帰還回路の帯域が低下し、PLLループ帯域の影響を受ける場合がある。
【００１９】
概して広帯域なＶＣＯ１４を制御する電圧電流変換回路２０は、その精度要求から、構成の複雑化が避けられないのであるが、位相雑音を低減化しＶＣＯ本体が発生する雑音を低減するという目的のためには、構成回路を簡単化し、トランジスタ素子数を抑え、1/F雑音を取り除くことが重要である。
【００２０】
この発明の目的は、以上のような課題を踏まえて、ＰＬＬ回路において製造ばらつきによらず広い周波数帯域且つ大幅なジッタ低減を簡単な構成で実現することである。
【課題を解決するための手段】
【００２１】
本発明に係るＰＬＬ回路は、基準信号と出力信号とを入力し誤差分を出力する位相比較器と、位相比較器より出力された信号の直流分を取り出し制御電圧を出力するループフィルタと、ループフィルタから入力される制御電圧に応じて前記出力信号を出力する電圧制御発振器とからなる。電圧制御発振器は、ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなる。発振回路は、ゲートとドレインに電圧電流変換回路からの電流が入力されソースがグランドに接地される第二の電圧制御トランジスタと、ゲートが第二の電圧トランジスタのゲートに接続されソースがグランドに接地されてカレントミラー回路を構成するトランジスタと、このトランジスタのドレインにドレインとゲートが接続されソースが電源電圧に接続される第一の電圧制御トランジスタを備え、第一及び第二の電圧制御トランジスタは該複数の差動インバータ回路への第一と第二の制御電圧を生成する。各々の差動インバータ回路は、第一の制御電圧がゲートに入力され抵抗素子として動作する第三のトランジスタと、第三のトランジスタに直列に接続されゲートに差動入力が入力される第五のトランジスタとからなり差動出力を出力する一組が２つ並列に配置され、この二組に直列にドレインが接続されゲートに第一の制御電圧が入力され電流源となる第四のトランジスタを備える。第一及び第二の電圧制御トランジスタは、該第一及び第二の電圧制御トランジスタがそれぞれ制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタで構成する。
【００２２】
好ましくは、前記ＰＬＬ回路において、前記差動インバータ回路の第四のトランジスタは、第三のトランジスタのサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタである。
【００２３】
好ましくは、前記ＰＬＬ回路において、前記電圧電流変換回路は、ゲートにループフィルタから入力される制御電圧が入力され、ソースに電流を決定するための可変抵抗回路が接続されるトランジスタを含み、可変抵抗回路は、直列または並列に接続された複数の抵抗からなる。さらに、可変抵抗回路の抵抗値を校正する校正回路を有する。前記校正回路は、たとえば、校正用の電流が前記可変抵抗回路のレプリカを流れるときの降下電圧を、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備える。または、前記校正回路は、たとえば、ループフィルタから入力される制御電圧と、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備える。
【発明の効果】
【００２４】
ＰＬＬ回路において、差動インバータの制御電圧を生成する第一の及び第二の電圧制御トランジスタは該第一及び第二の電圧制御トランジスタが制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長及びゲート幅を等しい倍数だけ大きくしたトランジスタで構成することで、出力発振周波数の位相雑音がきわめて少なく低ジッタのPLLを実現できる。
【００２５】
また、差動インバータは抵抗素子をなす第三トランジスタと差動信号が入力されるトランジスタと電流源を成す第四トランジスタとからなる差動回路により構成され、前記定電流源トランジスタは抵抗トランジスタサイズよりゲート長及びゲート幅を等しい倍数だけ大きくしたトランジスタにより構成することで、出力発振周波数の位相雑音がきわめて少なく低ジッタのPLLを実現できる。
【００２６】
また、電圧電流変換回路は電流を決定する素子として直列または並列に接続された複数の抵抗を用い抵抗プロセスのばらつきを補正する回路を有し、プロセスバラツキによらずＶＣＯリングが広範囲のロックレンジで一定のゲインを保持する調整機能を有することにより、抵抗のばらつきによらない制御電流を得ることができる。かつ、可変抵抗の制御部をＰＬＬ外部デジタル制御回路が持ち、ＰＬＬ回路内部は簡単な構成ができる。これにより、回路内のトランジスタ数が抑えられることで、雑音成分を少なくし、トランジスタの位相雑音ジッタを抑え、かつ、広範囲なロックレンジを満たすことができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を添付の図面を参照して説明する。
【００２８】
本発明の実施の形態のＰＬＬ回路は、図１に示した構成を備える。すなわち、ＰＬＬ回路は、位相比較器１０、ＬＰＦ（ループフィルタ）１２、電圧制御発振器（ＶＣＯ）１４からなる。基準信号FrとＶＣＯの出力信号Fvが位相比較器１０に入力されると誤差分が出力される。次に、ＬＰＦ１２は、位相比較器１０より出力された信号（誤差分）の直流分を取り出し制御電圧を出力する。ＶＣＯ１４は、この制御電圧に応じて出力信号Fvを出力する。このループの繰り返しによってＶＣＯ１４の出力信号は基準信号Frに正確に合わせられる。本発明のＰＬＬ回路では、以下に説明するＶＣＯ１４を用いて、製造ばらつきによらず広い周波数帯域かつ大幅なジッタ低減を簡単な構成で実現する。
【００２９】
図２に示すように、ＶＣＯ１４において、電圧電流変換回路２０は、ＬＰＦ１２より入力される制御電圧に応じて電流を出力し、電流制御発振回路２２は、その電流に応じた発振周波数を出力する。電流制御発振回路２２は、ＬＰＦ１２からの電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路を含む。
【００３０】
図８は、電流制御発振回路２２の１例である。電圧電流変換回路２０より入力される電流IoutがNMOSトランジスタM3のドレインとゲートに入力され、NMOSトランジスタM３のソースはグランドに接地される。NMOSトランジスタM3のゲートとドレインに入力されるノードをＮＧとする。NMOSトランジスタM4はソースをグランドに接地しゲートをNMOSトランジスタM3のゲートに接続して、カレントミラー回路を構成する。さらに、NMOSトランジスタM4のドレインはPMOSトランジスタM5のゲート及びドレインに接続され、このノードをＰＧとする。PMOSトランジスタM5のソースは電源に接続される。これによって入力電流IoutはM3,M4,M5と折り返され、複数の同一形状の差動増幅回路によって構成される３段のリング発振器（破線で囲まれた部分）にバイアスする。差動増幅回路において抵抗素子として動作するPMOSトランジスタM00，M01，M10，M11,…,MN0，MN1のゲートとノードＰＧが接続されることにより、PMOSトランジスタM5は第一のリング発振器の電圧制御トランジスタとなり、定電流素子として動作するNMOSトランジスタM04,M14、…,MN4のゲートとノードＮＧと接続され、よってNMOSトランジスタM5はリング発振器の第二の電圧制御トランジスタとなり、リング発振器の発振周波数を制御する。
【００３１】
Ioutの電流を基に各リングに等しい電流値を伝えるには、従来ならばノードＰＧにて接続された第一の電圧制御トランジスタM5とリング抵抗素子であるPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズＷ及びＬは等しくするものであり、同様にノードＮＧにて接続された第二の電圧制御トランジスタM3とリング定電流素子であるPMOSトランジスタM04,M14,…MN4のトランジスタサイズＷ、Ｌも等しくするものである。
【００３２】
式(１)によりトランジスタのＷまたはＬを大きくすれば1/Fは低減する。すべてのトランジスタを大きくすることはチップ面積の面から現実的ではない。最も効果的な素子は周波数出力の上位に位置するリングの制御トランジスタである。第一の電圧制御トランジスタM5及び第二の電圧制御トランジスタM3はリング構成素子の上流に位置しており、発振周波数出力ノードにおける1/F雑音の影響の大きさからは必ずその影響度が高い。そこで、この素子をゲート幅及びゲート長を２倍以上の等倍にすることで、バイアス部の特性を変更することなく、効果的に位相雑音を低減できる。これにより、出力発振周波数の位相雑音がきわめて少なく低ジッタのＰＬＬ回路を実現できる。トランジスタ面積を大きくすることは、電源ノイズ等の外的ノイズに対する耐性強化も期待できる。リング構成素子のうち抵抗素子として動作するPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1についてはVCO全体の位相雑音を減らすためには有効であるが、抵抗素子が大きくなることで寄生容量が増し、高速発振、広帯域のＶＣＯ設計の観点からは避けるべきである。
【００３３】
たとえば、第一の電圧制御トランジスタM5及び第二の電圧制御トランジスタM3の雑音を小さくし、なおかつIoutの電流を等しく各リングに伝えるために、第一の電圧制御トランジスタM5のサイズ比β5＝W5/L5は、リング構成素子であるNMOSトランジスタM04,M14,…,MN4のトランジスタサイズ比をβN＝WN/LNとすると、W5＝WP*N及びL5＝LP＊N（N:整数）とし、ゲート幅Ｗ、ゲート長Ｌともリング構成素子に比して等しくＮ倍とする。また、第二の電圧制御トランジスタM3のサイズ比β3＝W3/L3は、リング構成素子であるPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズ比をβP＝WP/LPとするとW3＝WP*N及びL3＝LP＊N（N:整数）とし、Ｗ，Ｌともリング構成素子に比して等しくＮ倍とする。すなわち、差動インバータの制御電圧を生成する第一及び第二の電圧制御トランジスタは、その第一及び第二の電圧制御トランジスタが制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長Ｌ及びゲート幅Ｗを共に等しい倍数だけ大きくしたトランジスタで構成する。
【００３４】
また、リング定電流トランジスタM04,M14,…,MN4と抵抗トランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズ関係はWN＝WP*N及びLN＝LP＊N（N:整数）とする。すなわち、差動インバータは抵抗素子をなす第三トランジスタと差動信号が入力されるトランジスタと電流源を成す第四トランジスタとからなる差動回路により構成されていて、定電流源トランジスタM04,M14,…,MN4は抵抗トランジスタM00,M01,M10,M11,…,MN0,MN1のサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタにより構成する。これにより、出力発振周波数の位相雑音がきわめて少なく低ジッタのＰＬＬ回路を実現できる。
【００３５】
図９は、本発明の電圧電流変換回路２０の１例を示す。位相雑音を低減化しＶＣＯ本体が発生する雑音を低減するという目的のためには、電圧電流変換回路２０の構成を簡単化し、トランジスタ素子数を抑え、1/F雑音を取り除く。電流を決定する素子として可変抵抗回路を用い、抵抗プロセスのばらつきを簡単な校正で補正する。この回路では、ＶＣＯ１４の制御電圧VCOINがNMOSトランジスタM0のゲートに入力され、NMOSトランジスタM0のソースには、破線で囲んで示される可変抵抗回路が接続される。この可変抵抗回路では、Ｎ個の固定抵抗R0,R01,R02,…,R0Nの一端がNMOSトランジスタM0のソースに並列に接続され、かつ、それらの固定抵抗R00,R01,R02,…,R0Nの他端はそれぞれスイッチを介してグランドに接地される。夫々のスイッチは信号calsel0, calsel1, calsel2, …, calselNによって制御し、可変抵抗回路の抵抗値を可変とする。また、NMOSトランジスタM0のドレインはPMOSトランジスタM1のドレイン及びゲートに接続され、また、PMOSトランジスタM1のソースは電源に接続される。さらに、NMOSトランジスタM0のドレインはPMOSトランジスタM2,M3,M4,M5，M6のドレインに接続され、PMOSトランジスタM2,M3,M4,M5,M6のソースは電源に接続され、PMOSトランジスタM3,M4,M5,M6のドレインは夫々スイッチを介しM2のドレインと接続される。PMOSトランジスタM3,M4,M5,M6のスイッチを閉じると、出力電流Ioutが増加される。こうして、出力電流Ioutを可変とする。
【００３６】
図９の下側に示すように、これらの抵抗値をキャリブレーション（校正）する回路では、固定抵抗R0、R01、R02,…,R0Nと等しい形状の固定抵抗R10,R11,R12,…,R1N（可変抵抗レプリカ）が信号calsel0,calsel1,calsel2,…,calselNによってそれぞれ制御されるスイッチを介してグランドに接地される。これらの抵抗を外付け抵抗R0とキャリブレートするため、定電流源IbiasをNMOSトランジスタM7のドレインとゲートに接続し、NMOSトランジスタM8のゲートと接続し、NMOSトランジスタM7,M8のソースはグランドに接地する。定電流源IbiasとNMOSトランジスタM7,M8は、カレントミラー構成にする。さらに、NMOSトランジスタM8のドレインとPMOSトランジスタM9のドレインとゲート及びPMOSトランジスタM10,M11のゲートを接続し、カレントミラー構成にする。PMOSトランジスタM9,M10,M11のソースは電源に接続する。PMOSトランジスタM10のドレインは、可変抵抗レプリカの固定抵抗R10,R11,R12,…,R1Nとコンパレータの一方の入力段に接続される。PMOSトランジスタM11のドレインは、R0とコンパレータの他方の入力段に接続され、これにより固定抵抗R10,R11,R12,…,R1NにはIbiasを基準とする電流Icalが流れ、外付け抵抗R0には同じくIbiasを基準とする電流Irefが流れる。デジタル制御回路よりスイッチcalsel0〜calsel1に対応したアドレスをインクリメントすることにより、コンパレータに入力される電圧が変動し、他方の入力段の電位と比較した結果をデジタル制御回路に通知してスイッチcalsel0-calsel1を制御することで、一定の抵抗値を得る。図１０にキャリブレーションの動作フローを示す。初期設定Calsel0よりスタートしCalsel1,calsel2,…calselFの計１６段階のキャリブレーションが行われ、各設定に応じた抵抗値が用意されている。ここで、スイッチごとに、calsel＝ｉ（ｉ＝０〜Ｆ）を設定し、コンパレータの出力が１であると、CAL_CODE＝ｉをデジタル制御回路に出力する。こうして、抵抗値が基準抵抗R0と等しい場合コンパレータに１が出力され、検知したデジタル回路がcal_codeの数値をＰＬＬ回路に返し、火炎抵抗回路の抵抗値を決定する。
【００３７】
このように、電圧電流変換回路２０は、電流を決定する素子として直列または並列に接続された複数の抵抗（可変抵抗回路レプリカ）を用い抵抗プロセスのばらつきを補正する回路を有し、かつ、プロセスのバラツキによらずＶＣＯリングが広範囲のロックレンジで一定のゲインを保持する調整機能を有する。こうして、高速化、広帯域なＶＣＯの実現のために、線形性を保持し、かつ、抵抗とプロセスのばらつきを補正する電圧電流変換回路を簡単な構成で実現できる。これにより抵抗のばらつきによらない制御電流を得ることができる。かつ、可変抵抗の制御部をＰＬＬ外部デジタル制御回路が持ちＰＬＬ回路内部は簡単な構成ができることにより、回路内のトランジスタ数が抑えられる。このため、雑音成分を少なくし、トランジスタの位相雑音ジッタを抑え、且つ、広範囲なロックレンジを満たすことができる。
【００３８】
図１１は、本実施形態と従来のＶＣＯ回路の位相雑音シミュレーション結果を示す。本発明のＶＣＯ回路では、位相雑音がきわめて少ないことがわかる。また、ＶＣＯ回路の位相雑音の実測結果結果では、ＲＭＳジッタは、従来回路では３．０９％であったの対し、本発明のＶＣＯ回路では１．４４％であった。
【００３９】
また、図１２は、本実施形態のＶＣＯ回路における入力電圧VCOINに対する出力周波数FoutのＶＦ特性の実測結果を示す。ここで、SSはSLOWスピードのワースト条件を示し、FFはHIGHスピードのワースト条件を示し、TYPは典型的なスピードの条件を示す。TYPでは広い周波数範囲で線形性が得られている。
【００４０】
図１３は、電圧電流変換回路２０の別の例を示す。図９に示す回路と較べると、抵抗値をキャリブレーション（校正）する回路の構成が異なる。コンパレータCOMPは、その出力電流IcpとコンパレートはVCOIN電圧とCP出力電流と外付け抵抗で行う方式でも実現できる。CP出力電流Icp（Ibias）を流す定電流源は、NMOSトランジスタM7のドレインとゲートおよびNMOSトランジスタM8のゲートに接続し、NMOSトランジスタM7,M8のソースはグランドに接地して、カレントミラー構成とする。さらに、NMOSトランジスタM8のドレインとPMOSトランジスタM9のドレインとゲート及びPMOSトランジスタM11のゲートを接続し、PMOSトランジスタM9、M11のソースは電源に接続して、カレントミラー構成にする。PMOSトランジスタM11のドレインは外付け抵抗R0を介してグランドに接地され、コンパレータ(COMP)の一方の入力段に接続される。コンパレータの他方の入力段にはVCO制御電圧VCOINが入力される。Icp＊R0＝Vrefを設計時におけるTYP条件の所望の周波数を出力する制御電圧とすると、信号calsel0〜calsel1をインクリメントすることにより変動するVCOINを比較し、コンパレータに入力される電圧が変動し他方の入力段の電位と比較した結果をデジタル制御回路に通知し、スイッチcalsel0-calsel1を制御することで、可変抵抗回路の一定の抵抗値を得ることができる。
【００４１】
なお制御電圧VCOINの雑音の対策として、電圧電流変換回路は３．３Ｖ系トランジスタで構成し、高速発振を要する発振回路は１．２Ｖにて構成する。
【図面の簡単な説明】
【００４２】
【図１】従来のPLL回路の基本構成を示すブロック図
【図２】電圧制御発振器の基本構成を示すブロック図
【図３】従来の電圧電流変換回路の１例の回路図
【図４】従来の電圧電流変換回路の他の例の回路図
【図５】差動インバータの１例の回路図
【図６】理想的な出力スペクトラムと実際の出力スペクトラムの図
【図７】ＭＯＳトランジスタの構造を示す図
【図８】電流制御発振回路の実施例の回路図
【図９】電圧電流回路の実施例の回路図
【図１０】キャリブレーション動作のフローチャート
【図１１】図９の回路の位相雑音シミュレーション結果のグラフ
【図１２】図９の回路のVF特性のグラフ
【図１３】電圧電流回路の別の実施例の回路図
【符号の説明】
【００４３】
１０ 位相比較器、 １２ ＬＰＦ、 １４ 電圧制御発振器（ＶＣＯ）、 ２０ 電圧電流変換回路、 ２２ 電流制御発振回路。
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特に低ジッタで広範囲な発振可能周波数範囲を必要とする電圧電流変換回路が使用される電圧制御型発振器を備えたＰＬＬ回路に関するものである。
【背景技術】
【０００２】
図１はＰＬＬ回路の基本構成を示すブロック図である。ＰＬＬ回路は、位相比較器１０、ＬＰＦ（ループフィルタ）１２、電圧制御発振器（ＶＣＯ）１４からなる。ＰＬＬブロックの各動作を説明する。基準信号Frと電圧制御発信器の出力信号Fvを位相比較器１０に入力して誤差分を出力する。この後ＬＰＦ１２で位相比較より出力された誤差分の信号の直流分を取り出し制御電圧Fvを出力する。これらの構成ループの繰り返しによって電圧制御発振器１４の出力信号は基準信号に正確に合わせることができる。ＰＬＬ回路は、逓倍用ＰＬＬや周波数シンセサイザに応用できる。
【０００３】
図２は、電圧制御発振器１４の基本構成を示すブロック図である。電圧制御発振器１４は、ＬＰＦ１２より入力される制御電圧に応じて電流を出力する電圧電流変換回路２０と、その電流に応じた発振周波数を出力する電流制御発振器２２により構成される。
【０００４】
図３は電圧電流変換回路２０の従来例を示す。ＬＰＦ１２より入力される制御電圧VCOINをゲートに印加されたNMOSトランジスタM0のソース側は抵抗R0を介してグランドに接地され、そのドレイン側は、PMOSトランジスタM1および抵抗R0と抵抗R1とを並列に介してグランドに接地されている。PMOSトランジスタM1にはNMOSトランジスタM0に流れる電流と抵抗R1に流れる電流の和が流れる。PMOSトランジスタM1のゲートをPMOSトランジスタM2のゲートとドレーンに接続して、PMOSトランジスタM1のゲート電圧をPMOSトランジスタM2に印加する。さらに、トランジスタM2,M3,M4でカレントミラー回路を構成して、トランジスタM2に流れる電流をM3,M4,M5のMOSトランジスタでカレントミラーで折り返して、電流制御型発振回路２２の制御ノードNG,PGを形成する。
【０００５】
図４は電圧電流変換回路２０の他の従来例を示す。反転端子を入力子とする演算増幅回路AMPの出力がPMOSトランジスタM0に与えられており、PMOSトランジスタM0のドレイン側が外付けの抵抗Ｒを介してグランドに接地され、ゲート側は電源に接続されている。この回路は抵抗Ｒの両端に入力端子VCOINに印加される電圧と同じ電圧を印加させて出力端子に電流を発生させるものである。PMOSトランジスタM0に流れる電流ＩoutはＩout＝VCOIN/Ｒとなり、入力電圧に比例した電流を取り出すことができる。PMOSトランジスタM1は、PMOSトランジスタM0と等しいゲート電圧を与えることで、PMOSトランジスタM0に流れる電流と等しい電流を流す。
【０００６】
図５は、電流制御発振器２２における差動インバータの構成例を示す。図５において、M0,M1はPMOS型トランジスタでありM2,M3,M4はNMOS型トランジスタである。トランジスタM0,M1のソースには電源VCCが供給され、トランジスタM0のドレインにはトランジスタM2のドレインが接続され、この接続点から差動出力Vo＋が出力される。トランジスタM1のドレインにはトランジスタM3のドレインが接続され、この接続点から差動出力Vo-が出力される。トランジスタM2のゲートには差動入力Vi+が入力され、トランジスタM3のゲートには差動入力Vi-が入力される。トランジスタM2、M3のソースはトランジスタM4のドレインに接続され、トランジスタM4のゲートにはバイアス電圧Vnが印加され、ソースはグランドに接地される。次に動作について説明する。トランジスタM0、M1は、線形領域で動作するようにバイアス電圧VPが加えられ夫々抵抗Rpとして用い、また、トランジスタM4は、飽和領域で動作するようにバイアス電圧Vnが加えられ、電流源として用いられる。
【０００７】
ＰＬＬ回路は、入力の位相差で動作するため位相雑音又はジッタの影響を受けやすいという問題がある。ＰＬＬ回路設計に際しては、出力周波数の含むジッタ値が重要な電気的特性であり、様々な低ジッタ化が計られている。出力ジッタの原因としては大きく分けて２つ考えられる。１つは外部からＰＬＬ回路への雑音の混入、そしてもう１つはＰＬＬ回路（特にＶＣＯ１４）が発生する雑音である。
【０００８】
図６に理想的な出力スペクトラム（左側）と実際の出力スペクトラム（右側）を示す。ＶＣＯ１４が発生する位相雑音は、発振器を構成する素子そのものから注入され、出力周波数と出力振幅の両方に影響する。このうち影響が大きいのが出力周波数である。位相雑音は通常周波数領域で扱われる。理想的な発振器の出力スペクトルはインパルスで示されるのに対し、現実的な発振器の出力スペクトルは搬送波周波数の両側に広がるスカート特性を持つ。
【０００９】
発振器を構成する素子が持つ雑音のうち、周波数近傍で雑音の影響が大きいのは1/F雑音である。1/F雑音はフリッカ雑音とも呼ばれ、その物理機構は明確化されていない。トランジスタ素子の製造工程において必然的に生じる、酸化膜中における不純物分布の不均一によっておこると概ね考えられている。
【００１０】
式（１）は、HSPICE等の回路シミュレーションにおける標準MOSFETモデルであるBSIN3V3における1/F雑音(flicker noise)のモデルである。
【数１】
ここで、Fは発振周波数である。また、KFはフリッカーノイズ係数であり、AFはフリッカーノイズ指数であり、ｇｍはゲート相互コンダクタンスであり、COXはゲート酸化膜キャパシタンスである。いずれもプロセス固有のパラメータである。また、Leffは有効チャネル長、Weffは有効チャネル幅である。
【００１１】
図７にMOSFET（トランジスタ）の構造を示す。このMOSトランジスタは四端子デバイスでそれらの端子はドレイン、ゲートソース、基盤と呼ばれる。ソース、ドレイン接合はチャネル領域で反転層とつながっている。ソースとドレインの間にあるチャネルの長さはチャネル長（Ｌ）と呼ばれる。チャネル長に垂直な方向となるチャネルの幅は、チャネル幅（Ｗ）と呼ばれる。チャネルの電流を担う電荷のタイプによって、MOSFETはNチャネルかPチャネルのいずれかとなる。Ｎチャンネル型MOSFETでは、P型のSi基板の２ヶ所にn+型の電極を２つ作り、それぞれソース・ドレインとする。また、電極間のSi表面にSiO2の酸化膜を作り、さらにその上に金属を蒸着してゲートとする。チャンネル型の場合は、この説明とはnとp、電子と正孔が逆になるゲート電極に電圧をかけると、絶縁膜の下側で表面電位が変化し、ある程度以上の電圧がかかるとＰ型のSi基板にＮ型の反転層（チャンネル）ができる。すると、このチャンネルを通ってソースからドレインへと電子（Ｐ型の場合は正孔）が流れるようになり、電流が生じる。ゲート電圧を上げれば反転層は厚くなり、ドレイン電流は増える。逆にゲート電圧を下げると反転層は薄くなり、ドレイン電流は減る。以上が、MOSFETの動作原理である。
【００１２】
一方、光ディスク用ＰＬＬ回路等で必要とされる要件として、高周波発振かつ広いロックレンジの実現がある。高周波かつ広帯域を実現するにはＰＬＬ回路のＶＣＯ１４を高速化する必要がある。CMOS差動インバータリング発振回路方式においては、広帯域なＰＬＬ回路を実現するのにもっとも一般的な方法であり、差動インバータ一段あたりのスキュー高速化のために構成トランジスタのゲート長Ｌ及びゲート幅Ｗを最小化する。またリングの差動インバータの段数を減らしリングのスキューを高速化することで、ＶＣＯの高速化を実現する。
【００１３】
低ジッタ且つ広帯域のＰＬＬに関する発明は従来からなされているが、電源や入力周波数等の外部起因する雑音に対する発明が多数を占める。そのうちＰＬＬが生成するクロック信号に伴って発生する雑音による影響を低減する発明としては、次のようなものがある。
【００１４】
特開２００１−２１１０５５号公報に記載された回路では、中心周波数調整回路とこれによって制御される差動回路からなる遅延回路と加算回路をもち、遅延回路の数を調整することで広い周波数帯域を広げ、電源電圧による雑音を低減する。しかし位相雑音の観点から言えば、上記の回路は既存の回路より構成が複雑になることでＶＣＯ自身のジッタに対しては増大する。
また、外部雑音の対策用の回路を考案し、ジッタを低減するための発明には、特開２００２−５７５７４号公報に記載された回路があるが、トリプルウェル構造により基盤を通しての外部雑音を遮断する方法が有効である。
【特許文献１】特開２００１−２１１０５５号公報
【特許文献２】特開２００２−５７５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
位相雑音は、ＰＬＬ回路のＶＣＯの発振器における雑音の最上位の雑音源であり、ジッタ低減の観点からもこれを低減化することは非常に重要である。加えて、位相雑音は発振周波数の中心付近にあるため、フィルタリングでは完全除去することができない。位相雑音とジッタは、前者が周波数領域で扱われ、後者が時間領域で扱われるが、現象としては同一にとらえられる。したがってジッタ低減のためには、ＰＬＬ回路の位相雑音を低く抑えることが重要となる。位相雑音はトランジスタの素子数に依存し、位相雑音を低く抑えるためにはＰＬＬ回路の構成をできるだけ少ないトランジスタ数で構成することが重要である。従来のジッタ低減技術では、ジッタを低減する機能を搭載するために、ＰＬＬ回路の構成の複雑化による位相雑音の増大という問題が生じる。この問題を解消するためにはＰＬＬ回路をシンプルな構成で実現することが重要である。
【００１６】
一方、ＰＬＬ回路のＶＣＯ１４の発振周波数は、電圧電流変換回路２０及び電流制御発振回路２２のプロセスのバラツキ、温度バラツキ、電源のバラツキにより変動する。中でもバラツキによる変動は、ＶＣＯの必要とされる発振周波数が高周波になるほど顕著になる。SLOWスピードのワースト条件（プロセスss、温度max,電源min,抵抗min）では仕様に必要なロックレンジを満たすことが難しくなり、一方HIGHスピードのワースト条件（プロセスff、温度min,電源max,抵抗min）ではオーバーレンジによるＰＬＬの帰還ループのデッドロックが生じる場合がある。加えて、光ディスク書き込みクロック発生用ＰＬＬではＣＡＶ対応のため、広い範囲のロックレンジを満たし低速から高速にかけて一定のＶＣＯゲインを実現することが課題となる。
【００１７】
高周波発振かつ広帯域を実現するにはＰＬＬ回路のＶＣＯを高速化する必要がある。CMOS差動インバータリング発振回路方式においては広帯域なＰＬＬ回路を実現するのにもっとも一般的な方法であり、差動インバータ一段あたりのスキュー高速化のために、構成トランジスタのゲート長Ｌ及びゲート幅Ｗを最小化する。またリングの差動インバータの段数を減らしリングのスキューを高速化することで、ＶＣＯの高速化を実現する。しかし、差動インバータ内の構成トランジスタを小面積化することは、発振周波数出力ノードに対する位相雑音への寄与を増大化する。リングの段数を減らすことは、広帯域化という面からは望ましくなく、一段あたりの遅延時間可変領域を増やす必要があり、安定した広範囲のロックレンジ実現は難しい。
【００１８】
図３に示す従来例の電圧電流変換回路の課題として、使用する抵抗に内蔵ポリ抵抗を使用した場合、抵抗値がプロセス変動と温度変動をうけ±２０％変動し、電圧電流変換特性に影響を及ぼすことがある。内蔵ポリ抵抗使用による抵抗バラツキの解決法としてバラツキの少ない外付抵抗を使用することが考えられるが、部品点数の増加、チップ面積大というデメリットがあるばかりでなく、センシティブなノードを外部に出すことで電圧電流変換回路に外部ノイズの混入のおそれがある。また、図４の電圧電流変換回路のように差動増幅回路の帰還ループで外付け抵抗を使用する回路の場合には、外付抵抗端子の寄生容量により、負帰還回路の帯域が低下し、PLLループ帯域の影響を受ける場合がある。
【００１９】
概して広帯域なＶＣＯ１４を制御する電圧電流変換回路２０は、その精度要求から、構成の複雑化が避けられないのであるが、位相雑音を低減化しＶＣＯ本体が発生する雑音を低減するという目的のためには、構成回路を簡単化し、トランジスタ素子数を抑え、1/F雑音を取り除くことが重要である。
【００２０】
この発明の目的は、以上のような課題を踏まえて、ＰＬＬ回路において製造ばらつきによらず広い周波数帯域且つ大幅なジッタ低減を簡単な構成で実現することである。
【課題を解決するための手段】
【００２１】
本発明に係るＰＬＬ回路は、基準信号と出力信号とを入力し誤差分を出力する位相比較器と、位相比較器より出力された信号の直流分を取り出し制御電圧を出力するループフィルタと、ループフィルタから入力される制御電圧に応じて前記出力信号を出力する電圧制御発振器とからなる。電圧制御発振器は、ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなる。発振回路は、ゲートとドレインに電圧電流変換回路からの電流が入力されソースがグランドに接地される第二の電圧制御トランジスタと、ゲートが第二の電圧トランジスタのゲートに接続されソースがグランドに接地されてカレントミラー回路を構成するトランジスタと、このトランジスタのドレインにドレインとゲートが接続されソースが電源電圧に接続される第一の電圧制御トランジスタを備え、第一及び第二の電圧制御トランジスタは該複数の差動インバータ回路への第一と第二の制御電圧を生成する。各々の差動インバータ回路は、第一の制御電圧がゲートに入力され抵抗素子として動作する第三のトランジスタと、第三のトランジスタに直列に接続されゲートに差動入力が入力される第五のトランジスタとからなり差動出力を出力する一組が２つ並列に配置され、この二組に直列にドレインが接続されゲートに第一の制御電圧が入力され電流源となる第四のトランジスタを備える。第一及び第二の電圧制御トランジスタは、該第一及び第二の電圧制御トランジスタがそれぞれ制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタで構成する。
【００２２】
好ましくは、前記ＰＬＬ回路において、前記差動インバータ回路の第四のトランジスタは、第三のトランジスタのサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタである。
【００２３】
好ましくは、前記ＰＬＬ回路において、前記電圧電流変換回路は、ゲートにループフィルタから入力される制御電圧が入力され、ソースに電流を決定するための可変抵抗回路が接続されるトランジスタを含み、可変抵抗回路は、直列または並列に接続された複数の抵抗からなる。さらに、可変抵抗回路の抵抗値を校正する校正回路を有する。前記校正回路は、たとえば、校正用の電流が前記可変抵抗回路のレプリカを流れるときの降下電圧を、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備える。または、前記校正回路は、たとえば、ループフィルタから入力される制御電圧と、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備える。
【発明の効果】
【００２４】
ＰＬＬ回路において、差動インバータの制御電圧を生成する第一の及び第二の電圧制御トランジスタは該第一及び第二の電圧制御トランジスタが制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長及びゲート幅を等しい倍数だけ大きくしたトランジスタで構成することで、出力発振周波数の位相雑音がきわめて少なく低ジッタのPLLを実現できる。
【００２５】
また、差動インバータは抵抗素子をなす第三トランジスタと差動信号が入力されるトランジスタと電流源を成す第四トランジスタとからなる差動回路により構成され、前記定電流源トランジスタは抵抗トランジスタサイズよりゲート長及びゲート幅を等しい倍数だけ大きくしたトランジスタにより構成することで、出力発振周波数の位相雑音がきわめて少なく低ジッタのPLLを実現できる。
【００２６】
また、電圧電流変換回路は電流を決定する素子として直列または並列に接続された複数の抵抗を用い抵抗プロセスのばらつきを補正する回路を有し、プロセスバラツキによらずＶＣＯリングが広範囲のロックレンジで一定のゲインを保持する調整機能を有することにより、抵抗のばらつきによらない制御電流を得ることができる。かつ、可変抵抗の制御部をＰＬＬ外部デジタル制御回路が持ち、ＰＬＬ回路内部は簡単な構成ができる。これにより、回路内のトランジスタ数が抑えられることで、雑音成分を少なくし、トランジスタの位相雑音ジッタを抑え、かつ、広範囲なロックレンジを満たすことができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を添付の図面を参照して説明する。
【００２８】
本発明の実施の形態のＰＬＬ回路は、図１に示した構成を備える。すなわち、ＰＬＬ回路は、位相比較器１０、ＬＰＦ（ループフィルタ）１２、電圧制御発振器（ＶＣＯ）１４からなる。基準信号FrとＶＣＯの出力信号Fvが位相比較器１０に入力されると誤差分が出力される。次に、ＬＰＦ１２は、位相比較器１０より出力された信号（誤差分）の直流分を取り出し制御電圧を出力する。ＶＣＯ１４は、この制御電圧に応じて出力信号Fvを出力する。このループの繰り返しによってＶＣＯ１４の出力信号は基準信号Frに正確に合わせられる。本発明のＰＬＬ回路では、以下に説明するＶＣＯ１４を用いて、製造ばらつきによらず広い周波数帯域かつ大幅なジッタ低減を簡単な構成で実現する。
【００２９】
図２に示すように、ＶＣＯ１４において、電圧電流変換回路２０は、ＬＰＦ１２より入力される制御電圧に応じて電流を出力し、電流制御発振回路２２は、その電流に応じた発振周波数を出力する。電流制御発振回路２２は、ＬＰＦ１２からの電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路を含む。
【００３０】
図８は、電流制御発振回路２２の１例である。電圧電流変換回路２０より入力される電流IoutがNMOSトランジスタM3のドレインとゲートに入力され、NMOSトランジスタM３のソースはグランドに接地される。NMOSトランジスタM3のゲートとドレインに入力されるノードをＮＧとする。NMOSトランジスタM4はソースをグランドに接地しゲートをNMOSトランジスタM3のゲートに接続して、カレントミラー回路を構成する。さらに、NMOSトランジスタM4のドレインはPMOSトランジスタM5のゲート及びドレインに接続され、このノードをＰＧとする。PMOSトランジスタM5のソースは電源に接続される。これによって入力電流IoutはM3,M4,M5と折り返され、複数の同一形状の差動増幅回路によって構成される３段のリング発振器（破線で囲まれた部分）にバイアスする。差動増幅回路において抵抗素子として動作するPMOSトランジスタM00，M01，M10，M11,…,MN0，MN1のゲートとノードＰＧが接続されることにより、PMOSトランジスタM5は第一のリング発振器の電圧制御トランジスタとなり、定電流素子として動作するNMOSトランジスタM04,M14、…,MN4のゲートとノードＮＧと接続され、よってNMOSトランジスタM5はリング発振器の第二の電圧制御トランジスタとなり、リング発振器の発振周波数を制御する。
【００３１】
Ioutの電流を基に各リングに等しい電流値を伝えるには、従来ならばノードＰＧにて接続された第一の電圧制御トランジスタM5とリング抵抗素子であるPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズＷ及びＬは等しくするものであり、同様にノードＮＧにて接続された第二の電圧制御トランジスタM3とリング定電流素子であるPMOSトランジスタM04,M14,…MN4のトランジスタサイズＷ、Ｌも等しくするものである。
【００３２】
式(１)によりトランジスタのＷまたはＬを大きくすれば1/Fは低減する。すべてのトランジスタを大きくすることはチップ面積の面から現実的ではない。最も効果的な素子は周波数出力の上位に位置するリングの制御トランジスタである。第一の電圧制御トランジスタM5及び第二の電圧制御トランジスタM3はリング構成素子の上流に位置しており、発振周波数出力ノードにおける1/F雑音の影響の大きさからは必ずその影響度が高い。そこで、この素子をゲート幅及びゲート長を２倍以上の等倍にすることで、バイアス部の特性を変更することなく、効果的に位相雑音を低減できる。これにより、出力発振周波数の位相雑音がきわめて少なく低ジッタのＰＬＬ回路を実現できる。トランジスタ面積を大きくすることは、電源ノイズ等の外的ノイズに対する耐性強化も期待できる。リング構成素子のうち抵抗素子として動作するPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1についてはVCO全体の位相雑音を減らすためには有効であるが、抵抗素子が大きくなることで寄生容量が増し、高速発振、広帯域のＶＣＯ設計の観点からは避けるべきである。
【００３３】
たとえば、第一の電圧制御トランジスタM5及び第二の電圧制御トランジスタM3の雑音を小さくし、なおかつIoutの電流を等しく各リングに伝えるために、第一の電圧制御トランジスタM5のサイズ比β5＝W5/L5は、リング構成素子であるNMOSトランジスタM04,M14,…,MN4のトランジスタサイズ比をβN＝WN/LNとすると、W5＝WP*N及びL5＝LP＊N（N:整数）とし、ゲート幅Ｗ、ゲート長Ｌともリング構成素子に比して等しくＮ倍とする。また、第二の電圧制御トランジスタM3のサイズ比β3＝W3/L3は、リング構成素子であるPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズ比をβP＝WP/LPとするとW3＝WP*N及びL3＝LP＊N（N:整数）とし、Ｗ，Ｌともリング構成素子に比して等しくＮ倍とする。すなわち、差動インバータの制御電圧を生成する第一及び第二の電圧制御トランジスタは、その第一及び第二の電圧制御トランジスタが制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長Ｌ及びゲート幅Ｗを共に等しい倍数だけ大きくしたトランジスタで構成する。
【００３４】
また、リング定電流トランジスタM04,M14,…,MN4と抵抗トランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズ関係はWN＝WP*N及びLN＝LP＊N（N:整数）とする。すなわち、差動インバータは抵抗素子をなす第三トランジスタと差動信号が入力されるトランジスタと電流源を成す第四トランジスタとからなる差動回路により構成されていて、定電流源トランジスタM04,M14,…,MN4は抵抗トランジスタM00,M01,M10,M11,…,MN0,MN1のサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタにより構成する。これにより、出力発振周波数の位相雑音がきわめて少なく低ジッタのＰＬＬ回路を実現できる。
【００３５】
図９は、本発明の電圧電流変換回路２０の１例を示す。位相雑音を低減化しＶＣＯ本体が発生する雑音を低減するという目的のためには、電圧電流変換回路２０の構成を簡単化し、トランジスタ素子数を抑え、1/F雑音を取り除く。電流を決定する素子として可変抵抗回路を用い、抵抗プロセスのばらつきを簡単な校正で補正する。この回路では、ＶＣＯ１４の制御電圧VCOINがNMOSトランジスタM0のゲートに入力され、NMOSトランジスタM0のソースには、破線で囲んで示される可変抵抗回路が接続される。この可変抵抗回路では、Ｎ個の固定抵抗R0,R01,R02,…,R0Nの一端がNMOSトランジスタM0のソースに並列に接続され、かつ、それらの固定抵抗R00,R01,R02,…,R0Nの他端はそれぞれスイッチを介してグランドに接地される。夫々のスイッチは信号calsel0, calsel1, calsel2, …, calselNによって制御し、可変抵抗回路の抵抗値を可変とする。また、NMOSトランジスタM0のドレインはPMOSトランジスタM1のドレイン及びゲートに接続され、また、PMOSトランジスタM1のソースは電源に接続される。さらに、NMOSトランジスタM0のドレインはPMOSトランジスタM2,M3,M4,M5，M6のドレインに接続され、PMOSトランジスタM2,M3,M4,M5,M6のソースは電源に接続され、PMOSトランジスタM3,M4,M5,M6のドレインは夫々スイッチを介しM2のドレインと接続される。PMOSトランジスタM3,M4,M5,M6のスイッチを閉じると、出力電流Ioutが増加される。こうして、出力電流Ioutを可変とする。
【００３６】
図９の下側に示すように、これらの抵抗値をキャリブレーション（校正）する回路では、固定抵抗R0、R01、R02,…,R0Nと等しい形状の固定抵抗R10,R11,R12,…,R1N（可変抵抗レプリカ）が信号calsel0,calsel1,calsel2,…,calselNによってそれぞれ制御されるスイッチを介してグランドに接地される。これらの抵抗を外付け抵抗R0とキャリブレートするため、定電流源IbiasをNMOSトランジスタM7のドレインとゲートに接続し、NMOSトランジスタM8のゲートと接続し、NMOSトランジスタM7,M8のソースはグランドに接地する。定電流源IbiasとNMOSトランジスタM7,M8は、カレントミラー構成にする。さらに、NMOSトランジスタM8のドレインとPMOSトランジスタM9のドレインとゲート及びPMOSトランジスタM10,M11のゲートを接続し、カレントミラー構成にする。PMOSトランジスタM9,M10,M11のソースは電源に接続する。PMOSトランジスタM10のドレインは、可変抵抗レプリカの固定抵抗R10,R11,R12,…,R1Nとコンパレータの一方の入力段に接続される。PMOSトランジスタM11のドレインは、R0とコンパレータの他方の入力段に接続され、これにより固定抵抗R10,R11,R12,…,R1NにはIbiasを基準とする電流Icalが流れ、外付け抵抗R0には同じくIbiasを基準とする電流Irefが流れる。デジタル制御回路よりスイッチcalsel0〜calsel1に対応したアドレスをインクリメントすることにより、コンパレータに入力される電圧が変動し、他方の入力段の電位と比較した結果をデジタル制御回路に通知してスイッチcalsel0-calsel1を制御することで、一定の抵抗値を得る。図１０にキャリブレーションの動作フローを示す。初期設定Calsel0よりスタートしCalsel1,calsel2,…calselFの計１６段階のキャリブレーションが行われ、各設定に応じた抵抗値が用意されている。ここで、スイッチごとに、calsel＝ｉ（ｉ＝０〜Ｆ）を設定し、コンパレータの出力が１であると、CAL_CODE＝ｉをデジタル制御回路に出力する。こうして、抵抗値が基準抵抗R0と等しい場合コンパレータに１が出力され、検知したデジタル回路がcal_codeの数値をＰＬＬ回路に返し、火炎抵抗回路の抵抗値を決定する。
【００３７】
このように、電圧電流変換回路２０は、電流を決定する素子として直列または並列に接続された複数の抵抗（可変抵抗回路レプリカ）を用い抵抗プロセスのばらつきを補正する回路を有し、かつ、プロセスのバラツキによらずＶＣＯリングが広範囲のロックレンジで一定のゲインを保持する調整機能を有する。こうして、高速化、広帯域なＶＣＯの実現のために、線形性を保持し、かつ、抵抗とプロセスのばらつきを補正する電圧電流変換回路を簡単な構成で実現できる。これにより抵抗のばらつきによらない制御電流を得ることができる。かつ、可変抵抗の制御部をＰＬＬ外部デジタル制御回路が持ちＰＬＬ回路内部は簡単な構成ができることにより、回路内のトランジスタ数が抑えられる。このため、雑音成分を少なくし、トランジスタの位相雑音ジッタを抑え、且つ、広範囲なロックレンジを満たすことができる。
【００３８】
図１１は、本実施形態と従来のＶＣＯ回路の位相雑音シミュレーション結果を示す。本発明のＶＣＯ回路では、位相雑音がきわめて少ないことがわかる。また、ＶＣＯ回路の位相雑音の実測結果結果では、ＲＭＳジッタは、従来回路では３．０９％であったの対し、本発明のＶＣＯ回路では１．４４％であった。
【００３９】
また、図１２は、本実施形態のＶＣＯ回路における入力電圧VCOINに対する出力周波数FoutのＶＦ特性の実測結果を示す。ここで、SSはSLOWスピードのワースト条件を示し、FFはHIGHスピードのワースト条件を示し、TYPは典型的なスピードの条件を示す。TYPでは広い周波数範囲で線形性が得られている。
【００４０】
図１３は、電圧電流変換回路２０の別の例を示す。図９に示す回路と較べると、抵抗値をキャリブレーション（校正）する回路の構成が異なる。コンパレータCOMPは、その出力電流IcpとコンパレートはVCOIN電圧とCP出力電流と外付け抵抗で行う方式でも実現できる。CP出力電流Icp（Ibias）を流す定電流源は、NMOSトランジスタM7のドレインとゲートおよびNMOSトランジスタM8のゲートに接続し、NMOSトランジスタM7,M8のソースはグランドに接地して、カレントミラー構成とする。さらに、NMOSトランジスタM8のドレインとPMOSトランジスタM9のドレインとゲート及びPMOSトランジスタM11のゲートを接続し、PMOSトランジスタM9、M11のソースは電源に接続して、カレントミラー構成にする。PMOSトランジスタM11のドレインは外付け抵抗R0を介してグランドに接地され、コンパレータ(COMP)の一方の入力段に接続される。コンパレータの他方の入力段にはVCO制御電圧VCOINが入力される。Icp＊R0＝Vrefを設計時におけるTYP条件の所望の周波数を出力する制御電圧とすると、信号calsel0〜calsel1をインクリメントすることにより変動するVCOINを比較し、コンパレータに入力される電圧が変動し他方の入力段の電位と比較した結果をデジタル制御回路に通知し、スイッチcalsel0-calsel1を制御することで、可変抵抗回路の一定の抵抗値を得ることができる。
【００４１】
なお制御電圧VCOINの雑音の対策として、電圧電流変換回路は３．３Ｖ系トランジスタで構成し、高速発振を要する発振回路は１．２Ｖにて構成する。
【図面の簡単な説明】
【００４２】
【図１】従来のPLL回路の基本構成を示すブロック図
【図２】電圧制御発振器の基本構成を示すブロック図
【図３】従来の電圧電流変換回路の１例の回路図
【図４】従来の電圧電流変換回路の他の例の回路図
【図５】差動インバータの１例の回路図
【図６】理想的な出力スペクトラムと実際の出力スペクトラムの図
【図７】ＭＯＳトランジスタの構造を示す図
【図８】電流制御発振回路の実施例の回路図
【図９】電圧電流回路の実施例の回路図
【図１０】キャリブレーション動作のフローチャート
【図１１】図９の回路の位相雑音シミュレーション結果のグラフ
【図１２】図９の回路のVF特性のグラフ
【図１３】電圧電流回路の別の実施例の回路図
【符号の説明】
【００４３】
１０ 位相比較器、 １２ ＬＰＦ、 １４ 電圧制御発振器（ＶＣＯ）、 ２０ 電圧電流変換回路、 ２２ 電流制御発振回路。
【特許請求の範囲】
【請求項１】
基準信号と出力信号とを入力し誤差分を出力する位相比較器と、位相比較器より出力された信号の直流分を取り出し制御電圧を出力するループフィルタと、ループフィルタから入力される制御電圧に応じて前記出力信号を出力する電圧制御発振器とからなり、
電圧制御発振器は、ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなり、
発振回路は、ゲートとドレインに電圧電流変換回路からの電流が入力されソースが接地される第二の電圧制御トランジスタと、ゲートが第二の電圧トランジスタのゲートに接続されソースが接地されてカレントミラー回路を構成するトランジスタと、このトランジスタのドレインにドレインとゲートが接続されソースが電源電圧に接続される第一の電圧制御トランジスタを備え、第一及び第二の電圧制御トランジスタは該複数の差動インバータ回路への第一と第二の制御電圧を生成し、
各々の差動インバータ回路は、第一の制御電圧がゲートに入力され抵抗素子として動作する第三のトランジスタと、第三のトランジスタに直列に接続されゲートに差動入力が入力される第五のトランジスタとからなり差動出力を出力する一組が２つ並列に配置され、この二組に直列にドレインが接続されゲートに第一の制御電圧が入力され電流源となる第四のトランジスタを備え、
第一及び第二の電圧制御トランジスタは、該第一及び第二の電圧制御トランジスタがそれぞれ制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタで構成したことを特徴とするＰＬＬ回路。
【請求項２】
前記差動インバータ回路の第四のトランジスタは、第三のトランジスタのサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタであることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記電圧電流変換回路は、ゲートにループフィルタから入力される制御電圧が入力され、ソースに電流を決定するための可変抵抗回路が接続されるトランジスタを含み、
可変抵抗回路は、直列または並列に接続された複数の抵抗からなり、
さらに、可変抵抗回路の抵抗値を校正する校正回路を有することを特徴とする請求項１または請求項２記載のＰＬＬ回路。
【請求項４】
前記校正回路は、校正用の電流が前記可変抵抗回路のレプリカを流れるときの降下電圧を、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備えることを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記校正回路は、ループフィルタから入力される制御電圧と、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備えることを特徴とする請求項３記載のＰＬＬ回路。
【請求項１】
基準信号と出力信号とを入力し誤差分を出力する位相比較器と、位相比較器より出力された信号の直流分を取り出し制御電圧を出力するループフィルタと、ループフィルタから入力される制御電圧に応じて前記出力信号を出力する電圧制御発振器とからなり、
電圧制御発振器は、ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなり、
発振回路は、ゲートとドレインに電圧電流変換回路からの電流が入力されソースが接地される第二の電圧制御トランジスタと、ゲートが第二の電圧トランジスタのゲートに接続されソースが接地されてカレントミラー回路を構成するトランジスタと、このトランジスタのドレインにドレインとゲートが接続されソースが電源電圧に接続される第一の電圧制御トランジスタを備え、第一及び第二の電圧制御トランジスタは該複数の差動インバータ回路への第一と第二の制御電圧を生成し、
各々の差動インバータ回路は、第一の制御電圧がゲートに入力され抵抗素子として動作する第三のトランジスタと、第三のトランジスタに直列に接続されゲートに差動入力が入力される第五のトランジスタとからなり差動出力を出力する一組が２つ並列に配置され、この二組に直列にドレインが接続されゲートに第一の制御電圧が入力され電流源となる第四のトランジスタを備え、
第一及び第二の電圧制御トランジスタは、該第一及び第二の電圧制御トランジスタがそれぞれ制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタで構成したことを特徴とするＰＬＬ回路。
【請求項２】
前記差動インバータ回路の第四のトランジスタは、第三のトランジスタのサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタであることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記電圧電流変換回路は、ゲートにループフィルタから入力される制御電圧が入力され、ソースに電流を決定するための可変抵抗回路が接続されるトランジスタを含み、
可変抵抗回路は、直列または並列に接続された複数の抵抗からなり、
さらに、可変抵抗回路の抵抗値を校正する校正回路を有することを特徴とする請求項１または請求項２記載のＰＬＬ回路。
【請求項４】
前記校正回路は、校正用の電流が前記可変抵抗回路のレプリカを流れるときの降下電圧を、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備えることを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記校正回路は、ループフィルタから入力される制御電圧と、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備えることを特徴とする請求項３記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００６−４１８１０（Ｐ２００６−４１８１０Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２１７４０７（Ｐ２００４−２１７４０７）
【出願日】平成１６年７月２６日（２００４．７．２６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２６日（２００４．７．２６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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