ＰＬＬ回路
【課題】感度関数と相補感度関数の両方が低減されたＰＬＬ回路を提供する。
【解決手段】本発明のＰＬＬ回路１０は、一般的なＰＬＬ回路の構成を備えた第１ループ５０と、相補感度関数を低減するための第２ループ５２とを備えて構成されている。第１ループ５０では、周波数が高い基準クロック３４を用いて比較部１４にて位相比較を行うことにより、感度関数を下げている。そして、第２ループ５２からの出力により電流補償部１６にて電流値を補完することにより、相補感度関数を下げている。
【解決手段】本発明のＰＬＬ回路１０は、一般的なＰＬＬ回路の構成を備えた第１ループ５０と、相補感度関数を低減するための第２ループ５２とを備えて構成されている。第１ループ５０では、周波数が高い基準クロック３４を用いて比較部１４にて位相比較を行うことにより、感度関数を下げている。そして、第２ループ５２からの出力により電流補償部１６にて電流値を補完することにより、相補感度関数を下げている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、感度関数と相補感度関数とを低減させたＰＬＬ回路に関する。
【背景技術】
【０００２】
一般的なＰＬＬ回路（フェーズ・ロックド・ループ回路）を、図５を参照して説明する。
【０００３】
この図に示すＰＬＬ回路１００は位相比較回路１０１と、ローパスフィルタ回路１０２と、ＶＣＯ回路（電圧制御型発振回路）１０３と、分周回路１０４とを備えている。そして、外部リファレンスクロック信号に基づいてＶＣＯ回路１０３の発振周波数を制御して、この外部リファレンスクロック信号に同期した所定周波数のクロック信号を生成し、これを外部に出力する。更に、位相比較回路１０１は外部リファレンスクロック信号と、帰還信号とが供給されたとき、これら外部リファレンスクロック信号と、帰還信号との位相差に応じた信号を生成してこれをローパスフィルタ回路１０２に供給する。ローパスフィルタ回路１０２は、位相比較回路１０１から出力される信号を平滑化して周波数制御信号を生成し、これをＶＣＯ回路１０３に供給する。
【０００４】
ＶＣＯ回路１０３は、ローパスフィルタ回路１０２から出力される周波数制御信号に応じた周波数で発振してクロック信号を生成し、これを外部に出力するとともに、分周回路１０４に供給する。分周回路１０４は予め設定されている分周比でＶＣＯ回路１０３から出力されるクロック信号を分周して帰還信号を生成し、これを位相比較回路１０１に供給する。
【０００５】
このように、一般的なＰＬＬ回路では、ＶＣＯ回路１０３から出力されるクロック信号を分周して得られた帰還信号の位相と、外部リファレンスクロック信号の位相とを比較している。そして、両者の位相が一致するようにＶＣＯ回路１０３の発振周波数が制御され、この制御動作によって決定した周波数および位相のクロック信号が外部に出力される。
【０００６】
例えば、従来から使用されているＰＬＬ回路は、下記特許文献１に記載されている。
【特許文献１】特開平０１−２３２８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した構成のＰＬＬ回路では、ＰＬＬ回路に供給される外部リファレンス信号の周波数を高めて更に高安定とすることにより、感度関数を下げることが可能となり、電源変動等の外乱が出力に与える悪影響が小さくされる。
【０００８】
しかしながら、この方法により感度関数を低くすると、感度関数と加算して１となる性質を備えた相補感度関数の値が大きくなり、結果的に入力信号に含まれる雑音が出力に大きく悪影響を与えてしまう問題がある。
【０００９】
本発明は上述した問題点を鑑みて成されたものである。本発明の主な目的は、感度関数と相補感度関数の両方を低減させたＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明のＰＬＬ回路は、外部参照クロックが逓倍された発振クロックを出力するＰＬＬ回路であり、分周比の時間平均値が小数点以下を含む値または整数である第１分周比にて、フィードバックされた前記発振クロックを分周する累算部と、分周された前記発振クロックと基準クロックとを比較して、両者の位相差を示す位相誤差信号を出力する第１位相比較部と、前記累算部からの出力に基づいて、前記位相誤差信号を補正して補正信号を発生させる電流補償部と、前記補正信号を平滑化するループフィルタと、前記ループフィルタの出力に基づいて制御されて前記発振クロックを発振する出力発振部と、フィードバックされた前記発振クロックを、第２分周比により分周する分周部と、分周された前記発振クロックと、前記第１基準クロックよりも周波数が低い外部参照クロックとを比較して両者の位相誤差信号を出力する第２位相比較部と、前記第２位相比較部の出力を基に、前記累算部が備えるべき前記第１分周比を算出するフィルタと、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、高い周波数を備えた基準クロックと発振クロックとを同期させることにより位相誤差信号を生成することで感度関数を小さくしている。更に、周波数が低い外部参照クロックと発振クロックとの差に基づいて、この位相誤差信号を補間することで相補感度関数を小さくしている。
【発明を実施するための最良の形態】
【００１２】
図１を参照して、本実施形態のＰＬＬ回路１０の全体的な構成を説明する。ＰＬＬ回路１０は、比較部１４と、電流補償部１６と、ＬＰＦ１８（ローパスフィルタ）と、出力発振部２０と、累算部２２と、分周部２６と、比較部３０、２８と、フィルタ３２とを主要に備えて構成されている。更に、ＰＬＬ回路１０には、発振器１２から基準クロック３４が入力されると共に、発振器２４から外部参照クロック６０が入力される。
【００１３】
ＰＬＬ回路１０を構成する各部位を以下にて説明する。
【００１４】
出力発振部２０は、電圧制御発振器（ＶＣＯ：ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）であり、ＬＰＦ１８から供給される周波数制御信号４０の電圧により、出力される発振クロック４２の周波数が制御される発振器である。本実施形態では、発振クロック４２の周波数は、発振器２４から入力される外部参照クロック６０が逓倍されたものである。具体的には、発振クロック４２の周波数は、例えば４００ＭＨｚ〜１ＧＨｚ程度である。
【００１５】
累算部２２（アキュムレータ）は、分周を行う所定の設定値である逓倍値５４（ΔＴ）に基づいて、発振クロック４２を分周する機能を備えており、分周された発振クロック６２は比較部１４に入力される。更に、累算部２２は、逓倍値５４に基づいて、補正信号３８を補間するための補正信号４８を電流補償部１６に供給している。
【００１６】
比較部１４は、累算部２２にて分周された発振クロック６２の位相と、発振器１２から入力される基準クロック３４の位相とを比較し、両者の差に基づく位相誤差信号３６を発生する。
【００１７】
電流補償部１６は、後述するように例えばチャージポンプを含んで構成され、比較部１４から供給される位相誤差信号３６に基づいてＬＰＦ１８に供給される補正信号３８を生成している。更に電流補償部１６では、累算部２２から供給された補正信号４８により電流補償部１６から出力される補正信号３８の電流値が調整されている。
【００１８】
ＬＰＦ１８は、補正信号３８を平坦化して周波数制御信号４０を生成する回路である。ＬＰＦ１８としては、２次ローパスフィルタ、３次ローパスフィルタ、ラグリード型フィルタが採用され、所定の周波数帯の信号が除去される。
【００１９】
分周部２６は、設定された分周比により、発振クロック４２を分周する回路である。
【００２０】
比較部２８には、分周部にて分周された発振クロック４３が入力されると共に、発振器２４から発振された外部参照クロック６０が入力される。そして、両者の位相が比較されて、位相差に基づく補正信号４４がフィルタ３２に入力される。
【００２１】
比較部３０は、比較部２８と同様に、分周された発振クロック４３と外部参照クロック６０との位相を比較し、両者の位相差に応じた補正信号４６をフィルタ３２に対して出力する。
【００２２】
ここで、比較部２８はデジタル回路で構成され、比較部３０はアナログ回路で構成される。比較部２８はロックアップするまでの間に於いて用いられ、ロックアップした後は比較部３０が用いられる。ロックアップするまでの間は高速性が重視され、比較的にラフな情報でよいので、デジタル回路から成る比較部２８が用いられる。一方、ロックアップした後は、高精度に位相比較を行う必要があるので、デジタルクロック間の高精度比較を実施するために、アナログ回路からなる比較部３０が用いられる。
【００２３】
フィルタ３２は、比較部３０と比較部２８とから入力された補正信号４４および補正信号４６を元に、逓倍値５４（ΔＴ）を算出する。ここでは、逓倍値５４としては、整数値のみならず、時間平均値が小数点以下の値でも良い。算出された逓倍値５４は、累算部２２に入力される。また、フィルタ３２は、相補感度関数を下げるためのフィルタであり、第１ループ５０の周波数特性には影響を及ぼさないので、入力される外部参照クロック６０に含まれる高周波外乱を抑制することができる。
【００２４】
更に、フィルタ３２は、カットオフ周波数が可変であるアダプティブフィルタとすることができる。すなわち、分周部２６に於ける分周比または外部参照クロック６０が変化して、発振クロック４２がロックアップするまでの期間と、ロックアップした後の期間で、カットオフ周波数を変化させている。
【００２５】
具体的には、ロックアップするまでの間はカットオフ周波数を高くして、発振クロック４２を高速にロックアップさせている。一方、発振クロック４２がロックアップした後は、カットオフ周波数を下げて、外部参照クロック６０に含まれる外乱成分を抑圧する効果を高めている。
【００２６】
発振器１２としては、ＰＬＬ回路１０全体の安定性を向上させるために、高い周波数の基準クロック３４を高安定に発振する発振器が採用される。具体的には、クリスタルオシレータやＳＡＷオシレータ等が発振器１２として採用される。発振器１２から発振される基準クロック３４の周波数は、例えば１０ＭＨｚ〜１００ＭＨｚ程度である。尚、本実施の形態では、外部に位置する発振器２４から発振される外部参照クロック６０の周波数や、フィルタ３２により算出される逓倍値５４が変化しても、発振器１２から発振される基準クロック３４の周波数には影響しない。また、発振器１２が発振する基準クロック３４は、外部に位置する発振器２４が発振する外部参照クロック６０よりも高い周波数である。このことにより、比較部１４にて発振クロック６２の位相と基準クロック３４の位相とを比較する頻度を高くして、電源変動などの外乱が抑制されて、感度関数を下げることができる。
【００２７】
発振器２４は、外部参照クロック６０を発振して、比較部２８および比較部３０に入力する機能を有する。本実施形態のＰＬＬ回路１０は、外部参照クロック６０と分周部２６の分周比に基づく周波数を、発振クロック４２が備えている。
【００２８】
本実施の形態のＰＬＬ回路１０は、２つのループ（第１ループ５０および第２ループ５２）を備えた回路であると見なすことができる。具体的には、第１ループ５０は、累算部２２、比較部１４、電流補償部１６、ＬＰＦ１８および出力発振部２０から成る。そして、第２ループ５２は、分周部２６、比較部２８および比較部３０、フィルタ３２から成る。
【００２９】
第１ループ５０を構成する比較部１４、電流補償部１６、ＬＰＦ１８および出力発振部２０はアナログ回路から構成され、累算部２２はデジタル回路により構成されている。累算部２２は、時間的に分周比を変化させると共に、分周比が小数点以下の値を含むように調整するので、第１ループ５０はフラクショナルＮ方式のＰＬＬ回路として機能する。
【００３０】
第２ループ５２を構成する分周部２６、比較部２８およびフィルタ３２はデジタル回路から構成され、比較部３０はアナログ回路から構成されている。
【００３１】
本実施の形態では、上記した第１ループ５０と第２ループ５２とを組みあわせてＰＬＬ回路１０を構成することにより、ＰＬＬ回路１０全体の感度関数を相補感度関数とを、両者の値を小さくして両立させることができる。
【００３２】
具体的には、上記したように、第１ループ５０では、発振器１２から発振される高周波且つ安定した基準クロック３４を用いて、比較部１４にて位相比較を行っている。このことにより、感度関数を小さくして外乱を抑制することができる。しかしながら、感度関数を小さくしたままであると、感度関数と加算して１となる相補感度関数の値が大きくなってしまい、入力雑音を抑制することが困難になってしまう。即ち、外部参照クロックに含まれる変動成分がジッタとして出力に筒抜けになってしまう。
【００３３】
この様な不具合を回避するために、本実施形態では第２ループ５２を設けている。この第２ループでは、基準クロック３４よりも周波数が低い外部参照クロック６０の位相と、分周された発振クロック４３そのものの位相とを比較することにより、逓倍値５４を算出している。更に、累算部２２では、逓倍値５４に基づいて補正信号４８を算出し、この補正信号４８により電流補償部１６を流れる電流を微調整することにより、補正信号３８の電流を補間している。
【００３４】
ここで、上記したＰＬＬ回路１０に入力される基準クロック３４、外部参照クロック６０および発振クロック４２等の一例を説明する。先ず、発振器２４から入力される外部参照クロック６０の周波数を４４．１ＫＨｚとし、発振器１２から入力される基準クロック３４の周波数を１００ＭＨｚとし、分周部２６の分周比を１／２２６７４とする。この様な場合、出力発振部２０から出力される発振クロック４２の周波数は９９９．９２３４ＭＨｚとなる必要がある。そして、この様な状態となるためには、累算部２２に於ける逓倍値５４が９．９９９２３４と設定される。
【００３５】
次に、分周部２６に於ける分周値および基準クロック３４の周波数はそのままの状態で、外部参照クロック６０の周波数が４４．２ＫＨｚに変化したと仮定する。そうなると、この変化が比較部２８および比較部３０により検出され、フィルタ３２において逓倍値５４の値が大きくされて１０．０２１９０８とされる。更に、この逓倍値５４を参照して累算部２２により発振クロック４２が分周されるので、出力発振部２０から発振される発振クロック４２の周波数は１００２．１９０８ＭＨｚとされる。即ち、本実施の形態では、外部参照クロックの周波数および分周部２６の何れか（または両方）が変化したら、フィードバックされる、分周された発振クロック４３と外部参照クロック６０との差を基に、フィルタ３２により逓倍値５４が計算される。そして、外部参照クロック６０の周波数を分周部２６の分周比で除算した値と、逓倍値５４と基準クロック３４とを乗算した値とが等しくなるように、逓倍値５４が算出される。
【００３６】
図２を参照して、上記した累算部２２の動作を説明する。図２（Ａ）はΔＴ（逓倍値５４）および累積値Ａｃｃが記録されるレジスタを示している。図２（Ｂ）では、基準クロック３４、発振クロック４２、分周された発振クロック４３、比較部１４により検出されるフェーズエラーおよび電流補償部１６により加えられる補償電流を示すタイミングチャートである。またここでは、説明の簡単のために、分周部２６の分周数が３．２５の場合の例を示している。図２（Ｃ）はレジスタに入力される値を示す表である。
【００３７】
従来型の整数型ＰＬＬ回路を考えてみると小数点以下の値である０．２５が加算されて整数になる４倍の周期、即ち、分周数１３でないと同期をとることができない。このため、位相を比較する回数が減り、感度関数を下げることができない欠点があった。
【００３８】
一方、フラクショナルＮ型ＰＬＬにおいては、全ての基準クロック３４のタイミングで、基準クロック３４と、分周された発振クロック４３とを位相比較することが可能となる。しかしながら、単に位相比較を行うと、図２（Ｂ）に示すように、０．２５、０．５０、０．７５、０．００と周期的に位相誤差を発生し続ける欠点がある。結果的に、位相誤差を含む信号をＬＰＦ１８にて平滑化するために、ＬＰＦ１８のカットオフ周波数を上げることが困難になる。
【００３９】
本実施形態では、この周期的な誤差（外乱）を予めアナログ的に除去している。具体的には、ΔＴのレジスタには３．２５を入力しておき、ＡｃｃのレジスタにはΔＴを累積加算していく。ただし、Ａｃｃの整数部Ｎには、そのサイクルに於けるディバイダ値（逓値）が計算されるが、Ａｃｃはこの整数部Ｎが参照された後は、Ａｃｃからその整数値Ｎを引く。このときの計算例を図２（Ｃ）に示す。
【００４０】
図２（Ｃ）を参照して、Ａｃｃの整数部ＮにはフラクショナルＮ方式でダイナミックに制御される分周数が計算され、参照後のＡｃｃには予想される位相誤差が計算される。そして、電流補償部１６では、参照後のＡｃｃの内容に基づいて電流補正を行う。
【００４１】
ここで、Ａｃｃの周波数計算の有効桁全てで電流の補正を行っても良いが、許容されるジッタ性能に応じてビット数を選択することが好適である。例えば、出力発振部２０から出力される発振クロック４２の周波数が１ＧＨｚである場合、発振クロック４２の周期は１ｎｓとなる。本実施形態のＰＬＬ回路で発生する位相誤差は発振クロック４２を動作クロックとしているため、この誤差は最大でも発振クロック４２の周期の１クロック分である。従って、予想されるジッタとしては最悪で±５００ｐｓである。これを実際のＰＬＬの性能と比較した場合、誤差の実用値としては１５ｐｓ程度であればよいとすると、補正値としては１５／５００＝１／３２で良い。
【００４２】
図３を参照して、この補正を行う電流補償部１６を説明する。図３（Ａ）は電流補償部１６の構成を示す回路図であり、図３（Ｂ）は動作を示すタイミングチャートである。
【００４３】
図３（Ａ）を参照して、電流補償部１６は、チャージポンプ５６と、電流補償用の４つのトランジスタ５８Ｃ、５８Ｄ、５８Ｅ、５８Ｆとから構成されている。チャージポンプ５６は、電源と接地電位との間に直列に接続された２つのトランジスタ５８Ａ、５８Ｂから成り、これらのトランジスタの制御電極は比較部１４に接続されている。そして、比較部１４から供給された補正信号によりトランジスタ５８Ａがオン動作する間は、電源からＬＰＦ１８に電流が供給される。ここで、トランジスタ５８Ａがオンすることにより、ＬＰＦ１８に供給される電流値を１とする。
【００４４】
また、電流補償用の４つのトランジスタ５８Ｃ、５８Ｄ、５８Ｅ、５８Ｆは、チャージポンプ５６を構成するトランジスタ５８Ａと並列に接続されており、累算部２２の出力信号が各々の制御電極に印加される。ここで、トランジスタ５８Ａと比較すると、トランジスタ５８Ｃを通過する電流は１／４であり、トランジスタ５８Ｄを通過する電流は１／８であり、トランジスタ５８Ｅを通過する電流は１／１６であり、トランジスタ５８Ｆを通過する電流は１／３２である。またここでは、トランジスタ５８Ａ−５８ＦとしてＭＯＳＦＥＴが示されているが、これらのトランジスタとしてバイポーラトランジスタ等が採用されても良い。
【００４５】
またここで、図３（Ａ）に示す電流補償部１６の構成を変更しても良い。即ち、この図に示す電流補償部１６では、トランジスタ５８Ｃ−５８Ｆを、電源とＬＰＦ１８への出力との間に並列に接続しているが、この接続を変更しても良い。変更される場合は、これらのトランジスタ５８Ｃ−５８Ｆが、接地電位とＬＰＦ１８への出力との間に並列に接続される。この様にすることで、トランジスタ５８Ｃ−５８Ｆが適宜駆動することにより、ＬＰＦ１８に供給される電流が所定の値に減算されて補正される。
【００４６】
更にまた、電源と上記出力との間にトランジスタ５８Ｃ−５８Ｆを設けると共に、それに加えて、上記出力と接地電位との間に同様の構成のトランジスタ５８Ｃ−５８Ｆを設けても良い。この場合は、これらのトランジスタが適宜駆動することにより、ＬＰＦ１８に供給される電流の加算および減算が行われる。
【００４７】
図３（Ｂ）を参照して、フェーズエラーが発生した場合、トランジスタ５８Ｃが、発振クロック４２の２サイクルに渡りオン動作する。即ち、発振クロック４２の１サイクルが１ｎｓの場合は、２ｎｓに渡りトランジスタ５８Ｃがオンする。このことにより、電流値が１／２であるトランジスタが１サイクルに渡りオンしたことと等価となる。ここでは、トランジスタ５８Ｃに加えて、トランジスタ５８Ｄ、５８Ｅおよび５８Ｆも２サイクルに渡りオン動作している。このことにより、合計で、３０／３２の電流が補償電流（補正パルス）としてＬＰＦ１８に供給される。
【００４８】
ここで、一般的には、５ビットの分解能を備えた電流制御回路を構成する場合、電流が流れる経路に対して並列に接続された５つのトランジスタが用いられる。この場合は、主電極を流れる電流値が１／２、１／４、１／８、１／１６および１／３２のトランジスタが用いられる。
【００４９】
本実施の形態では、各トランジスタを流れる電流値を制御すると共に、各トランジスタをオン動作させる時間を制御している。即ち、流れる電流値が１／４のトランジスタ５８Ｃを、発振クロック４２の２サイクルに渡り連続してオンさせることで、電流値が１／２であるトランジスタの役割をトランジスタ５８Ｃが担っている。この様にすることで、電流補償部に必要とされる回路規模を小さくできる。換言すると、本実施の形態では、４つのトランジスタ５８Ｃ−５８Ｆで、５ビットの分解能を実現している。
【００５０】
更にまた、トランジスタ５８Ｃ−５８Ｆは必ずしも同じタイミングにてオン動作する必要はなく、タイミングチャートの右端に示すように、異なるタイミングにて動作しても良い（同図右側）。ここでは、フェーズエラーが発生した際に、トランジスタ５８Ｃとトランジスタ５８Ｅが２サイクルに渡りオン動作し、その後に１サイクルに渡りトランジスタ５８Ｆがオン動作することにより、電流補償を行っている。
【００５１】
図４のタイミングチャートを参照して、電流補償部１６の動作を説明する。ここでは、基準クロック３４が発振クロック４２に対して位相遅れが生じている。本実施の形態では、比較部１４から発生される補正信号（フェーズエラー）に先行して電流補正を行い、更に、この電流補正は補正信号が収束した後も行われている。
【００５２】
具体的には、比較部１４にて検出されたフェーズエラーが０．６５６２５ｎｓの場合を説明すると、電流補償部１６では、フェーズエラーが発生する直前のサイクルから電流補償を行っている。ここでは、トランジスタ５８Ｃおよびトランジスタ５８Ｅを、フェーズエラーが発生する１サイクル前から発生させ、フェーズエラーが含まれるサイクルの終端まで連続して発生させている。ここで、上記したように、トランジスタ５８Ｃの電流量は１／４であり、トランジスタ５８Ｅの電流量は１／１６である。そして、トランジスタ５８Ｃおよびトランジスタ５８Ｅがオフした次のサイクルでは、電流量が１／３２のトランジスタ５８Ｆが１サイクルに渡りオンして補正電流を供給している。
【００５３】
図の最下段に、ＶＣＯに供給される電流値（ＶＣＯ−ｉｎ）の変動を示す。先ず、トランジスタ５８Ｃ、５８Ｅがオンするサイクルでは電流値（ＶＣＯ−ｉｎ）が増加する。そして、次サイクルに於いてフェーズエラーが発生する期間では、トランジスタ５８Ｃ、５８Ｅによる電流値よりも、フェーズエラーのマイナスの補正量の方が大きいので、電流値（ＶＣＯ−ｉｎ）は減少する。また、このサイクルの他の期間では、トランジスタ５８Ｃ、５８Ｅを通過する補正電流により、電流値（ＶＣＯ−ｉｎ）は増加する。そして、トランジスタ５８Ｃ、５８Ｅによる電流補正が終了した次のサイクルでは、電流量が１／３２であるトランジスタ５８Ｆがオンすることにより、更なる電流補正が行われ、結果的に電流値（ＶＣＯ−ｉｎ）は、以前と同様の値となる。
【００５４】
本実施の形態では、上記したように、トランジスタ５８Ｃ−５８Ｆによる電流補正を、フェーズエラーと同期して、あるいは時間的に非常に近くして行っている。従って、フェーズエラーにより誤差が発生している時間を短くして、ジッタの発生を抑制している。また、図４のフェーズエラーを示すチャートを参照すると、フェーズエラーのパルス幅は、ＶＣＯから発振される発振クロック４２の周波数分解能である。従って、フェーズエラーを示す信号の幅は、発振クロックの１サイクルの幅以下であるので、同期が高速に行われる。
【００５５】
更に、上記した電流補償部を、ＣＭＯＳトランジスタを含むカレントミラー回路で構成すると、ＬＳＩの上面に形成されるトランジスタの面積比で、フェーズエラーを示す信号と、補正電流との比を規定することができる。従って、本実施のＰＬＬ回路を具現化するＬＳＩでの調整が不要となる。
【００５６】
尚、本発明は上記した本実施形態に限定されることはなく、例えば次のように変更することが可能である。
【００５７】
図１を参照して、第２ループ５２を動作させずに第１ループ５０のみを動作させることで、ＰＬＬ回路１０を通常のフラクショナルＮＰＬＬ回路として使用することができる。この場合は、基準クロック３４が逓倍された発振クロック４２が出力される。
【００５８】
更に、累算部２２に入力される逓倍値５４の値として整数を設定することにより、ＰＬＬ回路１０を整数ＰＬＬとして用いることができる。
【００５９】
更にまた、電流補償部１６に入力する補正信号として、乱数に基づく信号を採用すると、ＰＬＬ回路１０がスペクトラム拡散ＰＬＬとして機能し、発生する副射ノイズを低減することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明のＰＬＬ回路の構成を示すブロック図である。
【図２】本発明のＰＬＬ回路を示す図であり、（Ａ）はレジスタを示す図であり、（Ｂ）は基準クロック等を示すタイミングチャートであり、（Ｃ）はレジスタに入力される数値を示す表である。
【図３】本発明のＰＬＬ回路を示す図であり、（Ａ）は電流補償部１６の構成を示す図であり、（Ｂ）はタイミングチャートである。
【図４】本発明のＰＬＬ回路に含まれる電流補償部の動作を示すタイミングチャートである。
【図５】背景技術のＰＬＬ回路を説明するためのブロック図である。
【符号の説明】
【００６１】
１０ ＰＬＬ回路
１２ 発振器
１４ 比較部
１６ 電流補償部
１８ ＬＰＦ
２０ 出力発振部
２２ 累算部
２４ 発振器
２６ 分周部
２８ 比較部
３０ 比較部
３２ フィルタ
３４ 基準クロック
３６ 位相誤差信号
３８ 補正信号
４０ 周波数制御信号
４２ 発振クロック
４３ 発振クロック
４４ 補正信号
４６ 補正信号
４８ 補正信号
５０ 第１ループ
５２ 第２ループ
５４ 逓倍値
５６ チャージポンプ
５８Ａ、５８Ｂ、５８Ｃ、５８Ｄ、５８Ｅ、５８Ｆ トランジスタ
６０ 外部参照クロック
６２ 発振クロック
【技術分野】
【０００１】
本発明は、感度関数と相補感度関数とを低減させたＰＬＬ回路に関する。
【背景技術】
【０００２】
一般的なＰＬＬ回路（フェーズ・ロックド・ループ回路）を、図５を参照して説明する。
【０００３】
この図に示すＰＬＬ回路１００は位相比較回路１０１と、ローパスフィルタ回路１０２と、ＶＣＯ回路（電圧制御型発振回路）１０３と、分周回路１０４とを備えている。そして、外部リファレンスクロック信号に基づいてＶＣＯ回路１０３の発振周波数を制御して、この外部リファレンスクロック信号に同期した所定周波数のクロック信号を生成し、これを外部に出力する。更に、位相比較回路１０１は外部リファレンスクロック信号と、帰還信号とが供給されたとき、これら外部リファレンスクロック信号と、帰還信号との位相差に応じた信号を生成してこれをローパスフィルタ回路１０２に供給する。ローパスフィルタ回路１０２は、位相比較回路１０１から出力される信号を平滑化して周波数制御信号を生成し、これをＶＣＯ回路１０３に供給する。
【０００４】
ＶＣＯ回路１０３は、ローパスフィルタ回路１０２から出力される周波数制御信号に応じた周波数で発振してクロック信号を生成し、これを外部に出力するとともに、分周回路１０４に供給する。分周回路１０４は予め設定されている分周比でＶＣＯ回路１０３から出力されるクロック信号を分周して帰還信号を生成し、これを位相比較回路１０１に供給する。
【０００５】
このように、一般的なＰＬＬ回路では、ＶＣＯ回路１０３から出力されるクロック信号を分周して得られた帰還信号の位相と、外部リファレンスクロック信号の位相とを比較している。そして、両者の位相が一致するようにＶＣＯ回路１０３の発振周波数が制御され、この制御動作によって決定した周波数および位相のクロック信号が外部に出力される。
【０００６】
例えば、従来から使用されているＰＬＬ回路は、下記特許文献１に記載されている。
【特許文献１】特開平０１−２３２８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した構成のＰＬＬ回路では、ＰＬＬ回路に供給される外部リファレンス信号の周波数を高めて更に高安定とすることにより、感度関数を下げることが可能となり、電源変動等の外乱が出力に与える悪影響が小さくされる。
【０００８】
しかしながら、この方法により感度関数を低くすると、感度関数と加算して１となる性質を備えた相補感度関数の値が大きくなり、結果的に入力信号に含まれる雑音が出力に大きく悪影響を与えてしまう問題がある。
【０００９】
本発明は上述した問題点を鑑みて成されたものである。本発明の主な目的は、感度関数と相補感度関数の両方を低減させたＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明のＰＬＬ回路は、外部参照クロックが逓倍された発振クロックを出力するＰＬＬ回路であり、分周比の時間平均値が小数点以下を含む値または整数である第１分周比にて、フィードバックされた前記発振クロックを分周する累算部と、分周された前記発振クロックと基準クロックとを比較して、両者の位相差を示す位相誤差信号を出力する第１位相比較部と、前記累算部からの出力に基づいて、前記位相誤差信号を補正して補正信号を発生させる電流補償部と、前記補正信号を平滑化するループフィルタと、前記ループフィルタの出力に基づいて制御されて前記発振クロックを発振する出力発振部と、フィードバックされた前記発振クロックを、第２分周比により分周する分周部と、分周された前記発振クロックと、前記第１基準クロックよりも周波数が低い外部参照クロックとを比較して両者の位相誤差信号を出力する第２位相比較部と、前記第２位相比較部の出力を基に、前記累算部が備えるべき前記第１分周比を算出するフィルタと、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、高い周波数を備えた基準クロックと発振クロックとを同期させることにより位相誤差信号を生成することで感度関数を小さくしている。更に、周波数が低い外部参照クロックと発振クロックとの差に基づいて、この位相誤差信号を補間することで相補感度関数を小さくしている。
【発明を実施するための最良の形態】
【００１２】
図１を参照して、本実施形態のＰＬＬ回路１０の全体的な構成を説明する。ＰＬＬ回路１０は、比較部１４と、電流補償部１６と、ＬＰＦ１８（ローパスフィルタ）と、出力発振部２０と、累算部２２と、分周部２６と、比較部３０、２８と、フィルタ３２とを主要に備えて構成されている。更に、ＰＬＬ回路１０には、発振器１２から基準クロック３４が入力されると共に、発振器２４から外部参照クロック６０が入力される。
【００１３】
ＰＬＬ回路１０を構成する各部位を以下にて説明する。
【００１４】
出力発振部２０は、電圧制御発振器（ＶＣＯ：ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）であり、ＬＰＦ１８から供給される周波数制御信号４０の電圧により、出力される発振クロック４２の周波数が制御される発振器である。本実施形態では、発振クロック４２の周波数は、発振器２４から入力される外部参照クロック６０が逓倍されたものである。具体的には、発振クロック４２の周波数は、例えば４００ＭＨｚ〜１ＧＨｚ程度である。
【００１５】
累算部２２（アキュムレータ）は、分周を行う所定の設定値である逓倍値５４（ΔＴ）に基づいて、発振クロック４２を分周する機能を備えており、分周された発振クロック６２は比較部１４に入力される。更に、累算部２２は、逓倍値５４に基づいて、補正信号３８を補間するための補正信号４８を電流補償部１６に供給している。
【００１６】
比較部１４は、累算部２２にて分周された発振クロック６２の位相と、発振器１２から入力される基準クロック３４の位相とを比較し、両者の差に基づく位相誤差信号３６を発生する。
【００１７】
電流補償部１６は、後述するように例えばチャージポンプを含んで構成され、比較部１４から供給される位相誤差信号３６に基づいてＬＰＦ１８に供給される補正信号３８を生成している。更に電流補償部１６では、累算部２２から供給された補正信号４８により電流補償部１６から出力される補正信号３８の電流値が調整されている。
【００１８】
ＬＰＦ１８は、補正信号３８を平坦化して周波数制御信号４０を生成する回路である。ＬＰＦ１８としては、２次ローパスフィルタ、３次ローパスフィルタ、ラグリード型フィルタが採用され、所定の周波数帯の信号が除去される。
【００１９】
分周部２６は、設定された分周比により、発振クロック４２を分周する回路である。
【００２０】
比較部２８には、分周部にて分周された発振クロック４３が入力されると共に、発振器２４から発振された外部参照クロック６０が入力される。そして、両者の位相が比較されて、位相差に基づく補正信号４４がフィルタ３２に入力される。
【００２１】
比較部３０は、比較部２８と同様に、分周された発振クロック４３と外部参照クロック６０との位相を比較し、両者の位相差に応じた補正信号４６をフィルタ３２に対して出力する。
【００２２】
ここで、比較部２８はデジタル回路で構成され、比較部３０はアナログ回路で構成される。比較部２８はロックアップするまでの間に於いて用いられ、ロックアップした後は比較部３０が用いられる。ロックアップするまでの間は高速性が重視され、比較的にラフな情報でよいので、デジタル回路から成る比較部２８が用いられる。一方、ロックアップした後は、高精度に位相比較を行う必要があるので、デジタルクロック間の高精度比較を実施するために、アナログ回路からなる比較部３０が用いられる。
【００２３】
フィルタ３２は、比較部３０と比較部２８とから入力された補正信号４４および補正信号４６を元に、逓倍値５４（ΔＴ）を算出する。ここでは、逓倍値５４としては、整数値のみならず、時間平均値が小数点以下の値でも良い。算出された逓倍値５４は、累算部２２に入力される。また、フィルタ３２は、相補感度関数を下げるためのフィルタであり、第１ループ５０の周波数特性には影響を及ぼさないので、入力される外部参照クロック６０に含まれる高周波外乱を抑制することができる。
【００２４】
更に、フィルタ３２は、カットオフ周波数が可変であるアダプティブフィルタとすることができる。すなわち、分周部２６に於ける分周比または外部参照クロック６０が変化して、発振クロック４２がロックアップするまでの期間と、ロックアップした後の期間で、カットオフ周波数を変化させている。
【００２５】
具体的には、ロックアップするまでの間はカットオフ周波数を高くして、発振クロック４２を高速にロックアップさせている。一方、発振クロック４２がロックアップした後は、カットオフ周波数を下げて、外部参照クロック６０に含まれる外乱成分を抑圧する効果を高めている。
【００２６】
発振器１２としては、ＰＬＬ回路１０全体の安定性を向上させるために、高い周波数の基準クロック３４を高安定に発振する発振器が採用される。具体的には、クリスタルオシレータやＳＡＷオシレータ等が発振器１２として採用される。発振器１２から発振される基準クロック３４の周波数は、例えば１０ＭＨｚ〜１００ＭＨｚ程度である。尚、本実施の形態では、外部に位置する発振器２４から発振される外部参照クロック６０の周波数や、フィルタ３２により算出される逓倍値５４が変化しても、発振器１２から発振される基準クロック３４の周波数には影響しない。また、発振器１２が発振する基準クロック３４は、外部に位置する発振器２４が発振する外部参照クロック６０よりも高い周波数である。このことにより、比較部１４にて発振クロック６２の位相と基準クロック３４の位相とを比較する頻度を高くして、電源変動などの外乱が抑制されて、感度関数を下げることができる。
【００２７】
発振器２４は、外部参照クロック６０を発振して、比較部２８および比較部３０に入力する機能を有する。本実施形態のＰＬＬ回路１０は、外部参照クロック６０と分周部２６の分周比に基づく周波数を、発振クロック４２が備えている。
【００２８】
本実施の形態のＰＬＬ回路１０は、２つのループ（第１ループ５０および第２ループ５２）を備えた回路であると見なすことができる。具体的には、第１ループ５０は、累算部２２、比較部１４、電流補償部１６、ＬＰＦ１８および出力発振部２０から成る。そして、第２ループ５２は、分周部２６、比較部２８および比較部３０、フィルタ３２から成る。
【００２９】
第１ループ５０を構成する比較部１４、電流補償部１６、ＬＰＦ１８および出力発振部２０はアナログ回路から構成され、累算部２２はデジタル回路により構成されている。累算部２２は、時間的に分周比を変化させると共に、分周比が小数点以下の値を含むように調整するので、第１ループ５０はフラクショナルＮ方式のＰＬＬ回路として機能する。
【００３０】
第２ループ５２を構成する分周部２６、比較部２８およびフィルタ３２はデジタル回路から構成され、比較部３０はアナログ回路から構成されている。
【００３１】
本実施の形態では、上記した第１ループ５０と第２ループ５２とを組みあわせてＰＬＬ回路１０を構成することにより、ＰＬＬ回路１０全体の感度関数を相補感度関数とを、両者の値を小さくして両立させることができる。
【００３２】
具体的には、上記したように、第１ループ５０では、発振器１２から発振される高周波且つ安定した基準クロック３４を用いて、比較部１４にて位相比較を行っている。このことにより、感度関数を小さくして外乱を抑制することができる。しかしながら、感度関数を小さくしたままであると、感度関数と加算して１となる相補感度関数の値が大きくなってしまい、入力雑音を抑制することが困難になってしまう。即ち、外部参照クロックに含まれる変動成分がジッタとして出力に筒抜けになってしまう。
【００３３】
この様な不具合を回避するために、本実施形態では第２ループ５２を設けている。この第２ループでは、基準クロック３４よりも周波数が低い外部参照クロック６０の位相と、分周された発振クロック４３そのものの位相とを比較することにより、逓倍値５４を算出している。更に、累算部２２では、逓倍値５４に基づいて補正信号４８を算出し、この補正信号４８により電流補償部１６を流れる電流を微調整することにより、補正信号３８の電流を補間している。
【００３４】
ここで、上記したＰＬＬ回路１０に入力される基準クロック３４、外部参照クロック６０および発振クロック４２等の一例を説明する。先ず、発振器２４から入力される外部参照クロック６０の周波数を４４．１ＫＨｚとし、発振器１２から入力される基準クロック３４の周波数を１００ＭＨｚとし、分周部２６の分周比を１／２２６７４とする。この様な場合、出力発振部２０から出力される発振クロック４２の周波数は９９９．９２３４ＭＨｚとなる必要がある。そして、この様な状態となるためには、累算部２２に於ける逓倍値５４が９．９９９２３４と設定される。
【００３５】
次に、分周部２６に於ける分周値および基準クロック３４の周波数はそのままの状態で、外部参照クロック６０の周波数が４４．２ＫＨｚに変化したと仮定する。そうなると、この変化が比較部２８および比較部３０により検出され、フィルタ３２において逓倍値５４の値が大きくされて１０．０２１９０８とされる。更に、この逓倍値５４を参照して累算部２２により発振クロック４２が分周されるので、出力発振部２０から発振される発振クロック４２の周波数は１００２．１９０８ＭＨｚとされる。即ち、本実施の形態では、外部参照クロックの周波数および分周部２６の何れか（または両方）が変化したら、フィードバックされる、分周された発振クロック４３と外部参照クロック６０との差を基に、フィルタ３２により逓倍値５４が計算される。そして、外部参照クロック６０の周波数を分周部２６の分周比で除算した値と、逓倍値５４と基準クロック３４とを乗算した値とが等しくなるように、逓倍値５４が算出される。
【００３６】
図２を参照して、上記した累算部２２の動作を説明する。図２（Ａ）はΔＴ（逓倍値５４）および累積値Ａｃｃが記録されるレジスタを示している。図２（Ｂ）では、基準クロック３４、発振クロック４２、分周された発振クロック４３、比較部１４により検出されるフェーズエラーおよび電流補償部１６により加えられる補償電流を示すタイミングチャートである。またここでは、説明の簡単のために、分周部２６の分周数が３．２５の場合の例を示している。図２（Ｃ）はレジスタに入力される値を示す表である。
【００３７】
従来型の整数型ＰＬＬ回路を考えてみると小数点以下の値である０．２５が加算されて整数になる４倍の周期、即ち、分周数１３でないと同期をとることができない。このため、位相を比較する回数が減り、感度関数を下げることができない欠点があった。
【００３８】
一方、フラクショナルＮ型ＰＬＬにおいては、全ての基準クロック３４のタイミングで、基準クロック３４と、分周された発振クロック４３とを位相比較することが可能となる。しかしながら、単に位相比較を行うと、図２（Ｂ）に示すように、０．２５、０．５０、０．７５、０．００と周期的に位相誤差を発生し続ける欠点がある。結果的に、位相誤差を含む信号をＬＰＦ１８にて平滑化するために、ＬＰＦ１８のカットオフ周波数を上げることが困難になる。
【００３９】
本実施形態では、この周期的な誤差（外乱）を予めアナログ的に除去している。具体的には、ΔＴのレジスタには３．２５を入力しておき、ＡｃｃのレジスタにはΔＴを累積加算していく。ただし、Ａｃｃの整数部Ｎには、そのサイクルに於けるディバイダ値（逓値）が計算されるが、Ａｃｃはこの整数部Ｎが参照された後は、Ａｃｃからその整数値Ｎを引く。このときの計算例を図２（Ｃ）に示す。
【００４０】
図２（Ｃ）を参照して、Ａｃｃの整数部ＮにはフラクショナルＮ方式でダイナミックに制御される分周数が計算され、参照後のＡｃｃには予想される位相誤差が計算される。そして、電流補償部１６では、参照後のＡｃｃの内容に基づいて電流補正を行う。
【００４１】
ここで、Ａｃｃの周波数計算の有効桁全てで電流の補正を行っても良いが、許容されるジッタ性能に応じてビット数を選択することが好適である。例えば、出力発振部２０から出力される発振クロック４２の周波数が１ＧＨｚである場合、発振クロック４２の周期は１ｎｓとなる。本実施形態のＰＬＬ回路で発生する位相誤差は発振クロック４２を動作クロックとしているため、この誤差は最大でも発振クロック４２の周期の１クロック分である。従って、予想されるジッタとしては最悪で±５００ｐｓである。これを実際のＰＬＬの性能と比較した場合、誤差の実用値としては１５ｐｓ程度であればよいとすると、補正値としては１５／５００＝１／３２で良い。
【００４２】
図３を参照して、この補正を行う電流補償部１６を説明する。図３（Ａ）は電流補償部１６の構成を示す回路図であり、図３（Ｂ）は動作を示すタイミングチャートである。
【００４３】
図３（Ａ）を参照して、電流補償部１６は、チャージポンプ５６と、電流補償用の４つのトランジスタ５８Ｃ、５８Ｄ、５８Ｅ、５８Ｆとから構成されている。チャージポンプ５６は、電源と接地電位との間に直列に接続された２つのトランジスタ５８Ａ、５８Ｂから成り、これらのトランジスタの制御電極は比較部１４に接続されている。そして、比較部１４から供給された補正信号によりトランジスタ５８Ａがオン動作する間は、電源からＬＰＦ１８に電流が供給される。ここで、トランジスタ５８Ａがオンすることにより、ＬＰＦ１８に供給される電流値を１とする。
【００４４】
また、電流補償用の４つのトランジスタ５８Ｃ、５８Ｄ、５８Ｅ、５８Ｆは、チャージポンプ５６を構成するトランジスタ５８Ａと並列に接続されており、累算部２２の出力信号が各々の制御電極に印加される。ここで、トランジスタ５８Ａと比較すると、トランジスタ５８Ｃを通過する電流は１／４であり、トランジスタ５８Ｄを通過する電流は１／８であり、トランジスタ５８Ｅを通過する電流は１／１６であり、トランジスタ５８Ｆを通過する電流は１／３２である。またここでは、トランジスタ５８Ａ−５８ＦとしてＭＯＳＦＥＴが示されているが、これらのトランジスタとしてバイポーラトランジスタ等が採用されても良い。
【００４５】
またここで、図３（Ａ）に示す電流補償部１６の構成を変更しても良い。即ち、この図に示す電流補償部１６では、トランジスタ５８Ｃ−５８Ｆを、電源とＬＰＦ１８への出力との間に並列に接続しているが、この接続を変更しても良い。変更される場合は、これらのトランジスタ５８Ｃ−５８Ｆが、接地電位とＬＰＦ１８への出力との間に並列に接続される。この様にすることで、トランジスタ５８Ｃ−５８Ｆが適宜駆動することにより、ＬＰＦ１８に供給される電流が所定の値に減算されて補正される。
【００４６】
更にまた、電源と上記出力との間にトランジスタ５８Ｃ−５８Ｆを設けると共に、それに加えて、上記出力と接地電位との間に同様の構成のトランジスタ５８Ｃ−５８Ｆを設けても良い。この場合は、これらのトランジスタが適宜駆動することにより、ＬＰＦ１８に供給される電流の加算および減算が行われる。
【００４７】
図３（Ｂ）を参照して、フェーズエラーが発生した場合、トランジスタ５８Ｃが、発振クロック４２の２サイクルに渡りオン動作する。即ち、発振クロック４２の１サイクルが１ｎｓの場合は、２ｎｓに渡りトランジスタ５８Ｃがオンする。このことにより、電流値が１／２であるトランジスタが１サイクルに渡りオンしたことと等価となる。ここでは、トランジスタ５８Ｃに加えて、トランジスタ５８Ｄ、５８Ｅおよび５８Ｆも２サイクルに渡りオン動作している。このことにより、合計で、３０／３２の電流が補償電流（補正パルス）としてＬＰＦ１８に供給される。
【００４８】
ここで、一般的には、５ビットの分解能を備えた電流制御回路を構成する場合、電流が流れる経路に対して並列に接続された５つのトランジスタが用いられる。この場合は、主電極を流れる電流値が１／２、１／４、１／８、１／１６および１／３２のトランジスタが用いられる。
【００４９】
本実施の形態では、各トランジスタを流れる電流値を制御すると共に、各トランジスタをオン動作させる時間を制御している。即ち、流れる電流値が１／４のトランジスタ５８Ｃを、発振クロック４２の２サイクルに渡り連続してオンさせることで、電流値が１／２であるトランジスタの役割をトランジスタ５８Ｃが担っている。この様にすることで、電流補償部に必要とされる回路規模を小さくできる。換言すると、本実施の形態では、４つのトランジスタ５８Ｃ−５８Ｆで、５ビットの分解能を実現している。
【００５０】
更にまた、トランジスタ５８Ｃ−５８Ｆは必ずしも同じタイミングにてオン動作する必要はなく、タイミングチャートの右端に示すように、異なるタイミングにて動作しても良い（同図右側）。ここでは、フェーズエラーが発生した際に、トランジスタ５８Ｃとトランジスタ５８Ｅが２サイクルに渡りオン動作し、その後に１サイクルに渡りトランジスタ５８Ｆがオン動作することにより、電流補償を行っている。
【００５１】
図４のタイミングチャートを参照して、電流補償部１６の動作を説明する。ここでは、基準クロック３４が発振クロック４２に対して位相遅れが生じている。本実施の形態では、比較部１４から発生される補正信号（フェーズエラー）に先行して電流補正を行い、更に、この電流補正は補正信号が収束した後も行われている。
【００５２】
具体的には、比較部１４にて検出されたフェーズエラーが０．６５６２５ｎｓの場合を説明すると、電流補償部１６では、フェーズエラーが発生する直前のサイクルから電流補償を行っている。ここでは、トランジスタ５８Ｃおよびトランジスタ５８Ｅを、フェーズエラーが発生する１サイクル前から発生させ、フェーズエラーが含まれるサイクルの終端まで連続して発生させている。ここで、上記したように、トランジスタ５８Ｃの電流量は１／４であり、トランジスタ５８Ｅの電流量は１／１６である。そして、トランジスタ５８Ｃおよびトランジスタ５８Ｅがオフした次のサイクルでは、電流量が１／３２のトランジスタ５８Ｆが１サイクルに渡りオンして補正電流を供給している。
【００５３】
図の最下段に、ＶＣＯに供給される電流値（ＶＣＯ−ｉｎ）の変動を示す。先ず、トランジスタ５８Ｃ、５８Ｅがオンするサイクルでは電流値（ＶＣＯ−ｉｎ）が増加する。そして、次サイクルに於いてフェーズエラーが発生する期間では、トランジスタ５８Ｃ、５８Ｅによる電流値よりも、フェーズエラーのマイナスの補正量の方が大きいので、電流値（ＶＣＯ−ｉｎ）は減少する。また、このサイクルの他の期間では、トランジスタ５８Ｃ、５８Ｅを通過する補正電流により、電流値（ＶＣＯ−ｉｎ）は増加する。そして、トランジスタ５８Ｃ、５８Ｅによる電流補正が終了した次のサイクルでは、電流量が１／３２であるトランジスタ５８Ｆがオンすることにより、更なる電流補正が行われ、結果的に電流値（ＶＣＯ−ｉｎ）は、以前と同様の値となる。
【００５４】
本実施の形態では、上記したように、トランジスタ５８Ｃ−５８Ｆによる電流補正を、フェーズエラーと同期して、あるいは時間的に非常に近くして行っている。従って、フェーズエラーにより誤差が発生している時間を短くして、ジッタの発生を抑制している。また、図４のフェーズエラーを示すチャートを参照すると、フェーズエラーのパルス幅は、ＶＣＯから発振される発振クロック４２の周波数分解能である。従って、フェーズエラーを示す信号の幅は、発振クロックの１サイクルの幅以下であるので、同期が高速に行われる。
【００５５】
更に、上記した電流補償部を、ＣＭＯＳトランジスタを含むカレントミラー回路で構成すると、ＬＳＩの上面に形成されるトランジスタの面積比で、フェーズエラーを示す信号と、補正電流との比を規定することができる。従って、本実施のＰＬＬ回路を具現化するＬＳＩでの調整が不要となる。
【００５６】
尚、本発明は上記した本実施形態に限定されることはなく、例えば次のように変更することが可能である。
【００５７】
図１を参照して、第２ループ５２を動作させずに第１ループ５０のみを動作させることで、ＰＬＬ回路１０を通常のフラクショナルＮＰＬＬ回路として使用することができる。この場合は、基準クロック３４が逓倍された発振クロック４２が出力される。
【００５８】
更に、累算部２２に入力される逓倍値５４の値として整数を設定することにより、ＰＬＬ回路１０を整数ＰＬＬとして用いることができる。
【００５９】
更にまた、電流補償部１６に入力する補正信号として、乱数に基づく信号を採用すると、ＰＬＬ回路１０がスペクトラム拡散ＰＬＬとして機能し、発生する副射ノイズを低減することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明のＰＬＬ回路の構成を示すブロック図である。
【図２】本発明のＰＬＬ回路を示す図であり、（Ａ）はレジスタを示す図であり、（Ｂ）は基準クロック等を示すタイミングチャートであり、（Ｃ）はレジスタに入力される数値を示す表である。
【図３】本発明のＰＬＬ回路を示す図であり、（Ａ）は電流補償部１６の構成を示す図であり、（Ｂ）はタイミングチャートである。
【図４】本発明のＰＬＬ回路に含まれる電流補償部の動作を示すタイミングチャートである。
【図５】背景技術のＰＬＬ回路を説明するためのブロック図である。
【符号の説明】
【００６１】
１０ ＰＬＬ回路
１２ 発振器
１４ 比較部
１６ 電流補償部
１８ ＬＰＦ
２０ 出力発振部
２２ 累算部
２４ 発振器
２６ 分周部
２８ 比較部
３０ 比較部
３２ フィルタ
３４ 基準クロック
３６ 位相誤差信号
３８ 補正信号
４０ 周波数制御信号
４２ 発振クロック
４３ 発振クロック
４４ 補正信号
４６ 補正信号
４８ 補正信号
５０ 第１ループ
５２ 第２ループ
５４ 逓倍値
５６ チャージポンプ
５８Ａ、５８Ｂ、５８Ｃ、５８Ｄ、５８Ｅ、５８Ｆ トランジスタ
６０ 外部参照クロック
６２ 発振クロック
【特許請求の範囲】
【請求項１】
外部参照クロックが逓倍された発振クロックを出力するＰＬＬ回路であり、
分周比の時間平均値が小数点以下を含む値または整数である第１分周比にて、フィードバックされた前記発振クロックを分周する累算部と、
分周された前記発振クロックと基準クロックとを比較して、両者の位相差を示す第１位相誤差信号を出力する第１位相比較部と、
前記累算部からの出力に基づいて、前記第１位相誤差信号を補正して補正信号を発生させる電流補償部と、
前記補正信号を平滑化するループフィルタと、
前記ループフィルタの出力に基づいて制御されて前記発振クロックを発振する出力発振部と、
フィードバックされた前記発振クロックを、第２分周比により分周する分周部と、
分周された前記発振クロックと、前記第１基準クロックよりも周波数が低い前記外部参照クロックとを比較して第２位相誤差信号を出力する第２位相比較部と、
前記第２位相誤差信号を基に、前記累算部が備えるべき前記第１分周比を算出するフィルタと、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記フィルタでは、
前記分周部の第２分周比と前記外部参照クロックの周波数とから算出される周波数と、
前記累算部の前記第１分周比と前記基準クロックの周波数とから算出される周波数とが、同一となるように前記第１分周比を算出して前記累算部に出力する、
ことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記電流補償部は、電源に接続されたチャージポンプと、前記チャージポンプを構成するトランジスタに並列に接続された複数のトランジスタとを備え、
前記チャージポンプは、前記第１位相比較部から出力される第１位相誤差信号に基づいて動作し、
周期的に発生する位相誤差信号に応じた電流を、前記トランジスタを経由して前記チャージポンプの出力に加えることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記複数のトランジスタは、
主電極を流れる電流値が制御されると共に、
前記発振クロックの１サイクルよりも長くオン動作を保持することを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記複数のトランジスタは、
前記位相誤差信号が発生する以前の、前記発振クロックのサイクルから、このサイクルの次サイクルに渡って連続的にオン動作を保持することを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
前記第２比較部は、デジタル回路から構成されるデジタル比較部と、アナログ回路から構成されるアナログ比較部とを含み、
発振クロックの周波数がロックアップするまでの間は前記デジタル比較部が用いられ、前記発振クロックがロックアップした後は、前記アナログ比較部が用いられることを特徴とする請求項６記載のＰＬＬ回路。
【請求項１】
外部参照クロックが逓倍された発振クロックを出力するＰＬＬ回路であり、
分周比の時間平均値が小数点以下を含む値または整数である第１分周比にて、フィードバックされた前記発振クロックを分周する累算部と、
分周された前記発振クロックと基準クロックとを比較して、両者の位相差を示す第１位相誤差信号を出力する第１位相比較部と、
前記累算部からの出力に基づいて、前記第１位相誤差信号を補正して補正信号を発生させる電流補償部と、
前記補正信号を平滑化するループフィルタと、
前記ループフィルタの出力に基づいて制御されて前記発振クロックを発振する出力発振部と、
フィードバックされた前記発振クロックを、第２分周比により分周する分周部と、
分周された前記発振クロックと、前記第１基準クロックよりも周波数が低い前記外部参照クロックとを比較して第２位相誤差信号を出力する第２位相比較部と、
前記第２位相誤差信号を基に、前記累算部が備えるべき前記第１分周比を算出するフィルタと、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記フィルタでは、
前記分周部の第２分周比と前記外部参照クロックの周波数とから算出される周波数と、
前記累算部の前記第１分周比と前記基準クロックの周波数とから算出される周波数とが、同一となるように前記第１分周比を算出して前記累算部に出力する、
ことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記電流補償部は、電源に接続されたチャージポンプと、前記チャージポンプを構成するトランジスタに並列に接続された複数のトランジスタとを備え、
前記チャージポンプは、前記第１位相比較部から出力される第１位相誤差信号に基づいて動作し、
周期的に発生する位相誤差信号に応じた電流を、前記トランジスタを経由して前記チャージポンプの出力に加えることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記複数のトランジスタは、
主電極を流れる電流値が制御されると共に、
前記発振クロックの１サイクルよりも長くオン動作を保持することを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記複数のトランジスタは、
前記位相誤差信号が発生する以前の、前記発振クロックのサイクルから、このサイクルの次サイクルに渡って連続的にオン動作を保持することを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
前記第２比較部は、デジタル回路から構成されるデジタル比較部と、アナログ回路から構成されるアナログ比較部とを含み、
発振クロックの周波数がロックアップするまでの間は前記デジタル比較部が用いられ、前記発振クロックがロックアップした後は、前記アナログ比較部が用いられることを特徴とする請求項６記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１５４０５８（Ｐ２０１０−１５４０５８Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００８−３２８０４５（Ｐ２００８−３２８０４５）
【出願日】平成２０年１２月２４日（２００８．１２．２４）
【出願人】（３０１０１６１５９）システムエルエスアイ株式会社 (5)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２０年１２月２４日（２００８．１２．２４）
【出願人】（３０１０１６１５９）システムエルエスアイ株式会社 (5)
【Ｆターム（参考）】
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