ＰＬＬ回路
【課題】温度変動による位相雑音の悪化を低減することが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度補償機能付きのＰＬＬ回路に関する。
【背景技術】
【０００２】
図９は、既存のＰＬＬ回路を示す図である。
図９に示すＰＬＬ回路８０は、電圧制御発振回路８１と、分周器８２と、位相比較器８３と、チャージポンプ８４と、ループフィルタ８５と、ＶＣＯ選択部８６とを備えて構成されている。
【０００３】
分周器８２は、電圧制御発振回路８１から出力される発振信号Outputを１／Ｎに分周して出力する。
位相比較器８３は、入力される発振信号REF-IN（基準信号）と、分周器８２から出力される発振信号との互いの位相を比較し、発振信号REF-INに対して分周器８２から出力される発振信号が遅れているときの位相差に応じたパルス幅のパルス信号UP（第１のパルス信号）を出力するとともに、発振信号REF-INに対して分周器８２から出力される発振信号が進んでいるときの位相差に応じたパルス幅のパルス信号DOWN（第２のパルス信号）を出力する。
【０００４】
チャージポンプ８４は、位相比較器８３から出力されるパルス信号UPのパルス幅に応じた大きさのＣＰ電流ICPp（第１の出力電流）を出力するとともに、位相比較器８３から出力されるパルス信号DOWNのパルス幅に応じた大きさのＣＰ電流ICPn（第２の出力電流）を出力する。
【０００５】
ループフィルタ８５は、チャージポンプ８４から出力されるＣＰ電流ICPpに応じてＶｔ電圧（制御電圧）を上げるとともに、チャージポンプ８４から出力されるＣＰ電流ICPnに応じてＶｔ電圧を下げる。
【０００６】
電圧制御発振回路８１は、互いに異なる発振周波数帯域をもち、隣り合う発振周波数帯域同士が少しずつ重なり合う複数の電圧制御発振器を備え、ＶＣＯ選択部８６から出力される選択信号VCOに基づいて、複数の電圧制御発振器から１つの電圧制御発振器を選択するとともに、その選択した電圧制御発振器においてループフィルタ８５から出力されるＶｔ電圧に応じた周波数の発振信号Outputを出力する。なお、各電圧制御発振器から出力される発振信号Outputの周波数は、それぞれの発振周波数帯域において、Ｖｔ電圧が上がるに従って高くなるものとする。
【０００７】
ＶＣＯ選択部８６は、ループフィルタ８５から出力されるＶｔ電圧が所定範囲に入るように選択信号VCOを出力する。
このように構成されるＰＬＬ回路８０では、電圧制御発振回路８１から出力される発振信号Outputの位相がパルス信号REF-INの位相にロックされるとともに、電圧制御発振回路８１から出力される発振信号Outputの周波数が分周器８２において設定される分周比１／Ｎにより制御される。
【０００８】
また、ＰＬＬ回路８０は、複数の電圧制御発振器を備えているので、広い発振周波数帯域において、発振信号Outputを出力することができる。
図１０（ａ）は、チャージポンプ８４の一例を示す図である。
【０００９】
図１０（ａ）に示すチャージポンプ８４は、ｐチャネルのＭＯＳＦＥＴ８７、８８及び定電流源８９から構成されるカレントミラー回路９０と、ｎチャネルのＭＯＳＦＥＴ９１、９２及び定電流源９３から構成されるカレントミラー回路９４と、カレントミラー回路９０と出力端子CPOとの間に設けられるスイッチ９５と、出力端子CPOとカレントミラー回路９４との間に設けられるスイッチ９６とを備えて構成されている。
【００１０】
パルス信号UPがハイレベルになりスイッチ９５がオンすると、出力端子CPOにカレントミラー回路９０に流れるＣＰ電流ICPpが流れてループフィルタ８５から出力されるＶｔ電圧が上がる。一方、パルス信号DOWNがハイレベルになりスイッチ９６がオンすると、出力端子CPOにカレントミラー回路９４に流れるＣＰ電流ICPnが流れてループフィルタ８５から出力されるＶｔ電圧が下がる。
【００１１】
ところで、ＭＯＳＦＥＴ８７、８８、９１、９２がそれぞれもつ特性により、ＣＰ電流ICPpはＶｔ電圧が上がるに従って小さくなり、ＣＰ電流ICPnはＶｔ電圧が上がるに従って大きくなる。
【００１２】
そして、電流ICPpと電流ICPnとの差が大きくなると、発振信号Outputにおける位相雑音が悪化してしまう。
そのため、ＶＣＯ選択部８６は、電流ICPpと電流ICPnとの差が大きくならないように、選択信号VCOを出力する必要がある。
【００１３】
そこで、通常、図１０（ｂ）に示すように、あるＶｔ電圧においてＣＰ電流ICPpと電流ICPnとが一致するようにチャージポンプ８４を設計し、そのＣＰ電流ICPpと電流ICPnとが一致するＶｔ電圧を中心とするＶＡＳロック範囲内でＶｔ電圧が制御されるようにＶＣＯ選択部８６から選択信号VCOが出力される。
【００１４】
また、このように構成されるＰＬＬ回路８０では、発振信号Outputの位相がパルス信号REF-INの位相にロックされた後に、温度変動があると、電圧制御発振回路８１から出力される発振信号Outputの周波数を一定に保つためにＶｔ電圧が変化する。すなわち、温度が上昇すると、発振信号Outputの周波数が高くなり、分周器８２から出力される発振信号の位相が発振信号REF-INの位相に対して遅れるため、Ｖｔ電圧が大きくなる。一方、温度が下降すると、発振信号Outputの周波数が低くなり、分周器８２から出力される発振信号の位相が発振信号REF-INの位相に対して進むため、Ｖｔ電圧が小さくなる。
【００１５】
しかしながら、温度変動によりＶｔ電圧が大きく変化すると、ＣＰ電流ICPpとＣＰ電流ICPnとの差が大きくなってしまう。すなわち、図１０（ｂ）に示すように、Ｖｔ電圧が上がると、ＣＰ電流ICPnが大きくなるとともにＣＰ電流ICPpが小さくなるため、ＣＰ電流ICPpとＣＰ電流ICPnとの差が大きくなってしまう。また、Ｖｔ電圧が下がると、ＣＰ電流ICPpが大きくなるとともにＣＰ電流ICPnが小さくなるため、ＣＰ電流ICPpとＣＰ電流ICPnとの差が大きくなってしまう。そして、ＣＰ電流ICPpとＣＰ電流ICPnとの差が大きくなってしまうと、上述したように、位相雑音が悪化するという問題がある。
【００１６】
ＣＰ電流ICPpとＣＰ電流ICPnとの差を小さくするための構成としては、例えば、ＣＰ電流ICPpとＣＰ電流ICPnとの差を抽出し、その差がゼロになるようにＣＰ電流ICPpを補正するものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−８７１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明では、温度変動による位相雑音の悪化を抑えることが可能なＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明のＰＬＬ回路は、制御電圧が上がるに従って高くなる周波数の発振信号を出力する電圧制御発振回路と、前記電圧制御発振回路から出力される発振信号を分周して出力する分周器と、基準信号と、前記分周器から出力される発振信号との互いの位相を比較し、前記基準信号の位相に対して前記分周器から出力される発振信号の位相が遅れているときのそれら信号の位相差に応じたパルス幅の第１のパルス信号を出力するとともに、前記基準信号の位相に対して前記分周器から出力される発振信号の位相が進んでいるときのそれら信号の位相差に応じたパルス幅の第２のパルス信号を出力する位相比較器と、前記位相比較器から出力される第１のパルス信号のパルス幅に応じた大きさの第１の出力電流を出力するとともに、前記位相比較器から出力される第２のパルス信号のパルス幅に応じた大きさの第２の出力電流を出力するチャージポンプと、前記第１の出力電流に応じて前記制御電圧を上げるとともに、前記第２の出力電流に応じて前記制御電圧を下げるループフィルタと、温度変動に応じて遅延時間が変化する遅延回路と、前記遅延回路の遅延時間に基づいて、前記第１の出力電流と前記第２の出力電流との差が小さくなるように、前記第１の出力電流又は前記第２の出力電流を補正する出力電流補正手段とを備える。
【００２０】
これにより、温度が変動しても、第１の出力電流と第２の出力電流との差が大きくなることを低減することができるので、温度変動による位相雑音の悪化を抑えることができる。
【００２１】
また、上記ＰＬＬ回路において、前記電圧制御発振回路から出力される発振信号の周波数は、温度が上昇するに従って高くなり、温度が下降するに従って低くなり、前記チャージポンプは、所定の制御電圧において第１の出力電流と第２の出力電流とが一致するように設計され、前記遅延回路は、温度が上昇するに従って遅延時間が長くなり、温度が下降するに従って遅延時間が短くなり、前記出力電流補正手段は、前記遅延回路の遅延時間が長くなると、前記第１の出力電流を増加させ、前記遅延回路の遅延時間が短くなると、前記第２の出力電流を増加させるように構成してもよい。
【００２２】
また、前記出力電流補正手段は、前記遅延回路の遅延時間を記憶する第１の記憶手段と、前記第１の記憶手段に遅延時間が記憶されてから所定時間経過毎に前記遅延回路の遅延時間を記憶する第２の記憶手段とを備え、前記第１の記憶手段に記憶される遅延時間から前記第２の記憶手段に記憶される遅延時間を減算した値がマイナスのとき、前記第１の記憶手段に記憶される遅延時間と前記第２の記憶手段に記憶される遅延時間との差分、前記第１の出力電流を増加させ、前記第１の記憶手段に記憶される遅延時間から前記第２の記憶手段に記憶される遅延時間を減算した値がプラスのとき、前記第１の記憶手段に記憶される遅延時間と前記第２の記憶手段に記憶される遅延時間との差分、前記第２の出力電流を増加させるように構成してもよい。
【００２３】
また、上記ＰＬＬ回路は、前記ループフィルタから出力される制御電圧が所定範囲に入るように選択信号を出力する選択手段を備え、前記電圧制御発振回路は、互いに異なる発振周波数帯域をもつ複数の電圧制御発振器を備え、前記選択手段から出力される選択信号に基づいて複数の電圧制御発振器から１つの電圧制御発振器を選択し、その選択した電圧制御発振器において前記制御電圧に応じた周波数の発振信号を出力するように構成してもよい。
【発明の効果】
【００２４】
本発明によれば、ＰＬＬ回路において、温度変動による位相雑音の悪化を抑えることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態のＰＬＬ回路を示す図である。
【図２】出力電流補正機能付きチャージポンプを示す図である。
【図３】出力電流補正部の各構成の出力タイミングチャートを示す図である。
【図４】遅延回路の一例を示す図である。
【図５】ワンショットパルス発生回路の一例を示す図である。
【図６】減算器の一例を示す図である。
【図７】演算回路の一例を示す図である。
【図８】レジスタに記憶される値の一例及びスイッチをＯＮ、ＯＦＦさせるための信号の一例を示す図である。
【図９】既存のＰＬＬ回路を示す図である。
【図１０】チャージポンプの構成と動作を示す図である。
【発明を実施するための形態】
【００２６】
図１は、本発明の実施形態のＰＬＬ回路を示す図である。なお、図９に示す構成と同じ構成には同じ符号を付している。
図１に示すＰＬＬ回路１００は、電圧制御発振回路８１と、分周器８２と、位相比較器８３と、ループフィルタ８５と、ＶＣＯ選択部８６（選択手段）と、出力電流補正機能付きチャージポンプ１（チャージポンプ）とを備えて構成されている。
【００２７】
図２は、出力電流補正機能付きチャージポンプ１を示す図である。なお、図１０（ａ）に示す構成と同じ構成には同じ符号を付している。
図２に示す出力電流補正機能付きチャージポンプ１は、チャージポンプ部２と、出力電流補正部３とを備えて構成されている。
【００２８】
チャージポンプ部２は、ＭＯＳＦＥＴ８７、８８及び定電流源８９から構成されるカレントミラー回路９０と、ＭＯＳＦＥＴ９１、９２及び定電流源９３から構成されるカレントミラー回路９４と、スイッチ９５、９６と、ｐチャネルの複数のＭＯＳＦＥＴ４（４−０〜４−７）と、ｎチャネルの複数のＭＯＳＦＥＴ５（５−０〜５−７と）、複数のスイッチ６（６−０〜６−７）と、複数のスイッチ７（７−０〜７−７）とを備えて構成されている。なお、スイッチ６−０〜６−８は、それぞれ、ｐチャネルのＭＯＳＦＥＴにより構成され、スイッチ７−０〜７−７は、それぞれ、ｎチャネルのＭＯＳＦＥＴにより構成されているものとする。また、ＭＯＳＦＥＴ４、ＭＯＳＦＥＴ５、スイッチ６、及びスイッチ７のそれぞれの個数は特に限定されない。
【００２９】
各ＭＯＳＦＥＴ４と各スイッチ６はそれぞれ互いに直列接続され、それらはＭＯＳＦＥＴ８８及びスイッチ９５に並列接続されているため、ＯＮになるスイッチ６が増えると、そのスイッチ６に対応するＭＯＳＦＥＴ４に電流が流れ始め出力端子CPOに流れるＣＰ電流ICPpが大きくなる。また、各ＭＯＳＦＥＴ５と各スイッチ７はそれぞれ互いに直列接続され、それらはＭＯＳＦＥＴ９１及びスイッチ９６に並列接続されているため、ＯＮになるスイッチ７が増えると、そのスイッチ７に対応するＭＯＳＦＥＴ５に電流が流れ始め出力端子CPOに流れるＣＰ電流ICPnが大きくなる。
【００３０】
出力電流補正部３は、遅延回路８と、Ｄ型のフリップフロップ９〜３１と、レジスタ３２と（第１の記憶手段）、レジスタ３３（第２の記憶手段）と、Ｍビットカウンタ３４と、減算器３５と、ワンショットパルス発生器３６と、演算回路３７と、ＯＲ回路３８とを備えて構成されている。
【００３１】
なお、フリップフロップ９〜３１、レジスタ３２、３３、Ｍビットカウンタ３４、減算器３５、ワンショットパルス発生器３６、演算回路３７、及びＯＲ回路３８により、特許請求の範囲に記載される出力電流補正手段を構成するものとする。
【００３２】
図３は、出力電流補正部３の各構成の出力タイミングチャートを示す図である。
フリップフロップ９は、外部からＯＲ回路３８を介して入力端子Ｄに入力されるスタート信号STRがローレベルからハイレベルになった後、外部からクロック端子Ｃに入力されるクロック信号CLKがローレベルからハイレベルになると、出力端子Ｑから出力される信号data1がローレベルからハイレベルになる。
【００３３】
遅延回路８は、フリップフロップ９から出力される信号data1を所定時間遅延させて信号data2を出力する。なお、遅延回路８を構成するための素子は特に限定されないが、例えば、図４に示すように、コンデンサ４０と、抵抗４１と、インバータ４２、４３とを備えて遅延回路８を構成してもよい。
【００３４】
フリップフロップ１０〜２３は、互いに直列接続され、それぞれのクロック端子Ｃにクロック信号CLKが入力される。
まず、フリップフロップ９の出力端子Ｑからフリップフロップ１０の入力端子Ｄへ入力される信号data1がローレベルからハイレベルになった後、クロック信号CLKがローレベルからハイレベルになると、フリップフロップ１０の出力端子Ｑから出力される信号がローレベルからハイレベルになる。
【００３５】
次に、フリップフロップ１０の出力端子Ｑからフリップフロップ１１の入力端子Ｄへ入力される信号がローレベルからハイレベルになった後、クロック信号CLKがローレベルからハイレベルになると、フリップフロップ１１の出力端子Ｑから出力される信号がローレベルからハイレベルになる。
【００３６】
同様に、フリップフロップ１２〜２３において、前段のフリップフロップの出力信号がハイレベルになった後、クロック信号CLKがハイレベルになると、後段のフリップフロップから出力される信号がハイレベルになる。
【００３７】
このように、フリップフロップ９〜２３は、スタート信号STRがローレベルからハイレベルになると、クロック信号CLKがローレベルからハイレベルになる度に、順番に出力信号をローレベルからハイレベルにする。
【００３８】
フリップフロップ２４〜３１は、互いに直列接続され、それぞれの入力端子Ｄに遅延回路８から出力される信号data2が入力される。
例えば、信号data2がローレベルからハイレベルになった後に、フリップフロップ１５の出力端子Ｑからフリップフロップ２４のクロック端子Ｃに入力される信号X0がローレベルからハイレベルになると、フリップフロップ２４の出力端子Ｑから出力される信号Q0がローレベル（０）からハイレベル（１）になる。
【００３９】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ１６の出力端子Ｑからフリップフロップ２５のクロック端子Ｃに入力される信号X1がローレベルからハイレベルになると、フリップフロップ２５の出力端子Ｑから出力される信号Q1がローレベルからハイレベルになる。
【００４０】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ１７の出力端子Ｑからフリップフロップ２６のクロック端子Ｃに入力される信号X2がローレベルからハイレベルになると、フリップフロップ２６の出力端子Ｑから出力される信号Q2がローレベルからハイレベルになる。
【００４１】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ１８の出力端子Ｑからフリップフロップ２７のクロック端子Ｃに入力される信号X3がローレベルからハイレベルになると、フリップフロップ２７の出力端子Ｑから出力される信号Q3がローレベルからハイレベルになる。
【００４２】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ１９の出力端子Ｑからフリップフロップ２８のクロック端子Ｃに入力される信号X4がローレベルからハイレベルになると、フリップフロップ２８の出力端子Ｑから出力される信号Q4がローレベルからハイレベルになる。
【００４３】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ２０の出力端子Ｑからフリップフロップ２９のクロック端子Ｃに入力される信号X5がローレベルからハイレベルになると、フリップフロップ２９の出力端子Ｑから出力される信号Q5がローレベルからハイレベルになる。
【００４４】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ２１の出力端子Ｑからフリップフロップ３０のクロック端子Ｃに入力される信号X6がローレベルからハイレベルになると、フリップフロップ３０の出力端子Ｑから出力される信号Q6がローレベルからハイレベルになる。
【００４５】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ２２の出力端子Ｑからフリップフロップ３１のクロック端子Ｃに入力される信号X7がローレベルからハイレベルになると、フリップフロップ３１の出力端子Ｑから出力される信号Q7がローレベルからハイレベルになる。
【００４６】
また、フリップフロップ２３の出力端子Ｑから出力される信号A0がＯＲ回路３８を介してフリップフロップ９の入力端子Ｄに入力されるため、信号A0がローレベルからハイレベルになった後、クロック信号CLKがローレベルからハイレベルになると、再びフリップフロップ９の出力端子Ｑから出力される信号data1がローレベルからハイレベルになる。すなわち、フリップフロップ１５〜２２から信号X0〜X7が繰り返し出力され、フリップフロップ２４〜３１から遅延回路８１の遅延時間を示す信号Q0〜Q7が繰り返し出力される。
【００４７】
ワンショットパルス発生器３６は、フリップフロップ２３の出力端子Ｑから出力される信号A0がローレベルからハイレベルになった後、クロック信号CLKがローレベルからハイレベルになると、１パルスの信号A1を出力する。例えば、ワンショットパルス発生器３６は、図５に示すように、Ｄ型のフリップフロップ６０、６１と、ＮＯＲ回路６２とを備えて構成してもよい。
【００４８】
ワンショットパルス発生器３６から１パルスの信号A1が出力されると、信号Q0〜Q7がD1[0]〜D1[7]としてレジスタ３２に記憶されるとともに、信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に記憶される。
【００４９】
Ｍビットカウンタ３４は、入力されるクロック信号CLKのクロックを所定数（スタート信号STRがローレベルからハイレベルになってから信号Q0〜Q7がD1[0]〜D1[7]としてレジスタ３２に記憶されるまでの時間よりも長い時間に相当するクロック数）カウントする毎に、１パルスの信号Bを出力する。
【００５０】
Ｍビットカウンタ３４から１パルスの信号Bが出力される度に、信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に上書きされる。
このように、遅延回路８、フリップフロップ９〜３１、レジスタ３２、３３、Ｍビットカウンタ３４、ワンショットパルス発生器３６、及びＯＲ回路３８により、スタート信号STRがローレベルからハイレベルになると、初期状態の遅延回路８の遅延時間を示す信号Q0〜Q7がD1[0]〜D1[7]としてレジスタ３２、３３にそれぞれ記憶され、その後、所定時間経過毎に遅延回路８の遅延時間を示す信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に上書きされる。
【００５１】
所定時間経過後に信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に記憶されるとき、初期状態に比べて温度が上昇していると、遅延回路８の遅延時間が長くなるため、D2[0]〜D2[7]における「０」の個数がD1[0]〜D1[7]に比べて多くなる。一方、所定時間経過後に信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に記憶されるとき、初期状態に比べて温度が下降していると、遅延回路８の遅延時間が短くなるため、D2[0]〜D2[7]における「０」の個数がD1[0]〜D1[7]に比べて少なくなる。
【００５２】
演算器３５は、D1[0]〜D1[7]における「０」の個数からD2[0]〜D2[7]における「０」の個数を減算した値（レジスタ３２に記憶される遅延時間からレジスタ３３に記憶される遅延時間を減算した値）がマイナスの場合、すなわち、温度が上昇して遅延時間が長くなった場合、ローレベルの信号Cを出力する。また、減算器３５は、D1[0]〜D1[7]における「０」の個数からD2[0]〜D2[7]における「０」の個数を減算した値（レジスタ３２に記憶される遅延時間からレジスタ３３に記憶される遅延時間を減算した値）がプラスの場合、すなわち、温度が下降して遅延時間が短くなった場合、ハイレベルの信号Cを出力する。
【００５３】
例えば、減算器３５は、図６に示すように、複数の全加算器５０（５０−０〜５０−７）と、複数のインバータ５１（５１−０〜５１−７）とを備えて構成してもよい。各全加算器５０は、それぞれ、ＯＲ回路５２と、半加算器５３、５４とを備えている。半加算器５３、５４は、それぞれ、ＸＯＲ回路５５と、ＡＮＤ回路５６とを備えている。
【００５４】
ここで、D1[0]〜D1[3]がそれぞれ「０」、D1[4]〜D1[7]がそれぞれ「１」、D2[0]〜D2[5]がそれぞれ「０」、D2[6]及びD2[7]がそれぞれ「１」になった場合を考える。この場合、全加算器５０−０〜５０−３のそれぞれの出力がハイレベルになり、全加算器５０−４〜５０−７のそれぞれの出力がローレベルになるため、減算器３５の出力である信号Cはローレベルになる。また、D1[0]〜D1[3]がそれぞれ「０」、D1[4]〜D1[7]がそれぞれ「１」、D2[0]〜D2[2]がそれぞれ「０」、D2[3]〜D2[7]がそれぞれ「１」になった場合は、全加算器５０−０〜５０−３のそれぞれの出力がローレベルになり、全加算器５０−３〜５０−７のそれぞれの出力がハイレベルになるため、減算器３５の出力である信号Cはハイレベルになる。
【００５５】
演算回路３７は、レジスタ３３に記憶されるD2[0]がレジスタ３２に記憶されるD1[0]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−０をＯＮ、ＯＦＦさせるための信号SA[0]をローレベル（０）にしてスイッチ６−０をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−０をＯＮ、ＯＦＦさせるための信号SB[0]をハイレベルにしてスイッチ７−０をＯＮさせる。
【００５６】
また、演算回路３７は、レジスタ３３に記憶されるD2[1]がレジスタ３２に記憶されるD1[1]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−１をＯＮ、ＯＦＦさせるための信号SA[1]をローレベルにしてスイッチ６−１をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−１をＯＮ、ＯＦＦさせるための信号SB[1]をハイレベルにしてスイッチ７−１をＯＮさせる。
【００５７】
また、演算回路３７は、レジスタ３３に記憶されるD2[2]がレジスタ３２に記憶されるD1[2]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−２をＯＮ、ＯＦＦさせるための信号SA[2]をローレベルにしてスイッチ６−２をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−２をＯＮ、ＯＦＦさせるための信号SB[2]をハイレベルにしてスイッチ７−２をＯＮさせる。
【００５８】
また、演算回路３７は、レジスタ３３に記憶されるD2[3]がレジスタ３２に記憶されるD1[3]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−３をＯＮ、ＯＦＦさせるための信号SA[3]をローレベルにしてスイッチ６−３をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−３をＯＮ、ＯＦＦさせるための信号SB[3]をハイレベルにしてスイッチ７−３をＯＮさせる。
【００５９】
また、演算回路３７は、レジスタ３３に記憶されるD2[4]がレジスタ３２に記憶されるD1[4]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−４をＯＮ、ＯＦＦさせるための信号SA[4]をローレベルにしてスイッチ６−４をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−４をＯＮ、ＯＦＦさせるための信号SB[4]をハイレベルにしてスイッチ７−４をＯＮさせる。
【００６０】
また、演算回路３７は、レジスタ３３に記憶されるD2[5]がレジスタ３２に記憶されるD1[5]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−５をＯＮ、ＯＦＦさせるための信号SA[5]をローレベルにしてスイッチ６−５をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−５をＯＮ、ＯＦＦさせるための信号SB[5]をハイレベルにしてスイッチ７−５をＯＮさせる。
【００６１】
また、演算回路３７は、レジスタ３３に記憶されるD2[6]がレジスタ３２に記憶されるD1[6]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−６をＯＮ、ＯＦＦさせるための信号SA[6]をローレベルにしてスイッチ６−６をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−６をＯＮ、ＯＦＦさせるための信号SB[6]をハイレベルにしてスイッチ７−６をＯＮさせる。
【００６２】
また、演算回路３７は、レジスタ３３に記憶されるD2[7]がレジスタ３２に記憶されるD1[7]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−７をＯＮ、ＯＦＦさせるための信号SA[7]をローレベルにしてスイッチ６−７をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−７をＯＮ、ＯＦＦさせるための信号SB[7]をハイレベルにしてスイッチ７−７をＯＮさせる。
【００６３】
なお、初期状態では、レジスタ３２、３３にそれぞれ同じ値が記憶されるため、スイッチ６−０〜６−７及びスイッチ７−０〜７−７はすべてＯＦＦになる。
例えば、演算回路３７は、図７に示すように、複数の比較回路７０（７０−０〜７０−７）を備えて構成してもよい。各比較回路７０は、それぞれ、ＸＯＲ（排他的論理和）回路７１と、ＡＮＤ回路７２と、ＯＲ回路７３と、インバータ７４とを備えている。
【００６４】
ここで、例えば、図８（ａ）に示すように、初期状態に比べて温度が上昇してD1[0]〜D1[3]がそれぞれ「０」、D1[4]〜D1[7]がそれぞれ「１」、D2[0]〜D2[5]がそれぞれ「０」、D2[6]及びD2[7]がそれぞれ「１」になった場合を考える。この場合、比較回路７０−４、７０−５の各ＸＯＲ回路７１の出力がハイレベル（１）になり、信号Cがローレベル（０）になるため、比較回路７０−４、７０−５の各インバータ７４の出力がローレベル（０）になり、比較回路７０−４、７０−５の各ＯＲ回路７３の出力であるSA[4]及びSA[5]がそれぞれローレベル（０）になる。従って、スイッチ６−４、６−５がそれぞれＯＮする。これにより、ＭＯＳＦＥＴ４−４、４−５にそれぞれ電流が流れるため、電流ICPpを増加させることができる。
【００６５】
また、例えば、図８（ｂ）に示すように、初期状態に比べて温度が下降してD1[0]〜D1[3]がそれぞれ「０」、D1[4]〜D1[7]がそれぞれ「１」、D2[0]〜D2[2]がそれぞれ「０」、D2[3]〜D2[7]がそれぞれ「１」になった場合を考える。この場合、比較回路７０−３のＸＯＲ回路７１の出力がハイレベル（１）になり、信号Cがハイレベル（１）になるため、ＡＮＤ回路７２の出力であるSB[3]がハイレベル（１）になる。従って、スイッチ７−３がＯＮする。これにより、ＭＯＳＦＥＴ５−３に電流が流れるため、電流ICPnを増加させることができる。
【００６６】
このように、減算器３５及び演算回路３７により、初期状態に比べて温度が上昇した分（レジスタ３２に記憶される遅延時間とレジスタ３３に記憶される遅延時間との差分）、ＯＮさせるスイッチ６の個数を増やしてＣＰ電流ICPpを増加させ、初期状態に比べて温度が下降した分（レジスタ３２に記憶される遅延時間とレジスタ３３に記憶される遅延時間との差分）、ＯＮさせるスイッチ７の個数を増やしてＣＰ電流ICPnを増加させることができる。
【００６７】
なお、ＯＮさせるスイッチ４、５の個数は、ＣＰ電流ICPpとＣＰ電流ICPnとの差がゼロに近づくように設定されているものとする。
本実施形態のＰＬＬ回路１００によれば、初期状態に比べて温度が上昇すると、その分電流ICPpを増加させることができるとともに、初期状態に比べて温度が下降すると、その分電流ICPnを増加させることができる。これにより、初期状態に比べて温度が上昇して電圧制御発振回路８１から出力される発振信号Outputの周波数が高くなっても、又は、初期状態に比べて温度が下降して発振信号Outputの周波数が低くなっても、電流ICPpと電流ICPnとの差が大きくなることを低減することができるので、温度変動による位相雑音の悪化を抑えることができる。
【００６８】
なお、上記実施形態のＰＬＬ回路１００では、複数の電圧制御発振器により複数の発振周波数帯域を電圧制御発振回路８１にもたせる構成であるが、複数の電圧制御発振器を備えず１つの発振周波数帯域のみを電圧制御発振回路８１にもたせるように構成してもよい。このように構成する場合、ＶＣＯ選択部８６は省略してもよい。
【符号の説明】
【００６９】
１ 出力電流補正機能付きチャージポンプ
２ チャージポンプ部
３ 出力電流補正部
４、５ ＭＯＳＦＥＴ
６、７ スイッチ
８ 遅延回路
９〜３１ フリップフロップ
３２、３３ レジスタ
３４ Ｍビットカウンタ
３５ 減算器
３６ ワンショットパルス発生器
３７ 演算回路
３８ ＯＲ回路
８０ ＰＬＬ回路
８１ 電圧制御発振回路
８２ 分周器
８３ 位相比較器
８４ チャージポンプ
８５ ループフィルタ
８６ ＶＣＯ選択部
８７、８８ ＭＯＳＦＥＴ
８９ 定電流源
９０ カレントミラー回路
９１、９２ ＭＯＳＦＥＴ
９３ 定電流源
９４ カレントミラー回路
９５、９６ スイッチ
１００ ＰＬＬ回路
【技術分野】
【０００１】
本発明は、温度補償機能付きのＰＬＬ回路に関する。
【背景技術】
【０００２】
図９は、既存のＰＬＬ回路を示す図である。
図９に示すＰＬＬ回路８０は、電圧制御発振回路８１と、分周器８２と、位相比較器８３と、チャージポンプ８４と、ループフィルタ８５と、ＶＣＯ選択部８６とを備えて構成されている。
【０００３】
分周器８２は、電圧制御発振回路８１から出力される発振信号Outputを１／Ｎに分周して出力する。
位相比較器８３は、入力される発振信号REF-IN（基準信号）と、分周器８２から出力される発振信号との互いの位相を比較し、発振信号REF-INに対して分周器８２から出力される発振信号が遅れているときの位相差に応じたパルス幅のパルス信号UP（第１のパルス信号）を出力するとともに、発振信号REF-INに対して分周器８２から出力される発振信号が進んでいるときの位相差に応じたパルス幅のパルス信号DOWN（第２のパルス信号）を出力する。
【０００４】
チャージポンプ８４は、位相比較器８３から出力されるパルス信号UPのパルス幅に応じた大きさのＣＰ電流ICPp（第１の出力電流）を出力するとともに、位相比較器８３から出力されるパルス信号DOWNのパルス幅に応じた大きさのＣＰ電流ICPn（第２の出力電流）を出力する。
【０００５】
ループフィルタ８５は、チャージポンプ８４から出力されるＣＰ電流ICPpに応じてＶｔ電圧（制御電圧）を上げるとともに、チャージポンプ８４から出力されるＣＰ電流ICPnに応じてＶｔ電圧を下げる。
【０００６】
電圧制御発振回路８１は、互いに異なる発振周波数帯域をもち、隣り合う発振周波数帯域同士が少しずつ重なり合う複数の電圧制御発振器を備え、ＶＣＯ選択部８６から出力される選択信号VCOに基づいて、複数の電圧制御発振器から１つの電圧制御発振器を選択するとともに、その選択した電圧制御発振器においてループフィルタ８５から出力されるＶｔ電圧に応じた周波数の発振信号Outputを出力する。なお、各電圧制御発振器から出力される発振信号Outputの周波数は、それぞれの発振周波数帯域において、Ｖｔ電圧が上がるに従って高くなるものとする。
【０００７】
ＶＣＯ選択部８６は、ループフィルタ８５から出力されるＶｔ電圧が所定範囲に入るように選択信号VCOを出力する。
このように構成されるＰＬＬ回路８０では、電圧制御発振回路８１から出力される発振信号Outputの位相がパルス信号REF-INの位相にロックされるとともに、電圧制御発振回路８１から出力される発振信号Outputの周波数が分周器８２において設定される分周比１／Ｎにより制御される。
【０００８】
また、ＰＬＬ回路８０は、複数の電圧制御発振器を備えているので、広い発振周波数帯域において、発振信号Outputを出力することができる。
図１０（ａ）は、チャージポンプ８４の一例を示す図である。
【０００９】
図１０（ａ）に示すチャージポンプ８４は、ｐチャネルのＭＯＳＦＥＴ８７、８８及び定電流源８９から構成されるカレントミラー回路９０と、ｎチャネルのＭＯＳＦＥＴ９１、９２及び定電流源９３から構成されるカレントミラー回路９４と、カレントミラー回路９０と出力端子CPOとの間に設けられるスイッチ９５と、出力端子CPOとカレントミラー回路９４との間に設けられるスイッチ９６とを備えて構成されている。
【００１０】
パルス信号UPがハイレベルになりスイッチ９５がオンすると、出力端子CPOにカレントミラー回路９０に流れるＣＰ電流ICPpが流れてループフィルタ８５から出力されるＶｔ電圧が上がる。一方、パルス信号DOWNがハイレベルになりスイッチ９６がオンすると、出力端子CPOにカレントミラー回路９４に流れるＣＰ電流ICPnが流れてループフィルタ８５から出力されるＶｔ電圧が下がる。
【００１１】
ところで、ＭＯＳＦＥＴ８７、８８、９１、９２がそれぞれもつ特性により、ＣＰ電流ICPpはＶｔ電圧が上がるに従って小さくなり、ＣＰ電流ICPnはＶｔ電圧が上がるに従って大きくなる。
【００１２】
そして、電流ICPpと電流ICPnとの差が大きくなると、発振信号Outputにおける位相雑音が悪化してしまう。
そのため、ＶＣＯ選択部８６は、電流ICPpと電流ICPnとの差が大きくならないように、選択信号VCOを出力する必要がある。
【００１３】
そこで、通常、図１０（ｂ）に示すように、あるＶｔ電圧においてＣＰ電流ICPpと電流ICPnとが一致するようにチャージポンプ８４を設計し、そのＣＰ電流ICPpと電流ICPnとが一致するＶｔ電圧を中心とするＶＡＳロック範囲内でＶｔ電圧が制御されるようにＶＣＯ選択部８６から選択信号VCOが出力される。
【００１４】
また、このように構成されるＰＬＬ回路８０では、発振信号Outputの位相がパルス信号REF-INの位相にロックされた後に、温度変動があると、電圧制御発振回路８１から出力される発振信号Outputの周波数を一定に保つためにＶｔ電圧が変化する。すなわち、温度が上昇すると、発振信号Outputの周波数が高くなり、分周器８２から出力される発振信号の位相が発振信号REF-INの位相に対して遅れるため、Ｖｔ電圧が大きくなる。一方、温度が下降すると、発振信号Outputの周波数が低くなり、分周器８２から出力される発振信号の位相が発振信号REF-INの位相に対して進むため、Ｖｔ電圧が小さくなる。
【００１５】
しかしながら、温度変動によりＶｔ電圧が大きく変化すると、ＣＰ電流ICPpとＣＰ電流ICPnとの差が大きくなってしまう。すなわち、図１０（ｂ）に示すように、Ｖｔ電圧が上がると、ＣＰ電流ICPnが大きくなるとともにＣＰ電流ICPpが小さくなるため、ＣＰ電流ICPpとＣＰ電流ICPnとの差が大きくなってしまう。また、Ｖｔ電圧が下がると、ＣＰ電流ICPpが大きくなるとともにＣＰ電流ICPnが小さくなるため、ＣＰ電流ICPpとＣＰ電流ICPnとの差が大きくなってしまう。そして、ＣＰ電流ICPpとＣＰ電流ICPnとの差が大きくなってしまうと、上述したように、位相雑音が悪化するという問題がある。
【００１６】
ＣＰ電流ICPpとＣＰ電流ICPnとの差を小さくするための構成としては、例えば、ＣＰ電流ICPpとＣＰ電流ICPnとの差を抽出し、その差がゼロになるようにＣＰ電流ICPpを補正するものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−８７１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明では、温度変動による位相雑音の悪化を抑えることが可能なＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明のＰＬＬ回路は、制御電圧が上がるに従って高くなる周波数の発振信号を出力する電圧制御発振回路と、前記電圧制御発振回路から出力される発振信号を分周して出力する分周器と、基準信号と、前記分周器から出力される発振信号との互いの位相を比較し、前記基準信号の位相に対して前記分周器から出力される発振信号の位相が遅れているときのそれら信号の位相差に応じたパルス幅の第１のパルス信号を出力するとともに、前記基準信号の位相に対して前記分周器から出力される発振信号の位相が進んでいるときのそれら信号の位相差に応じたパルス幅の第２のパルス信号を出力する位相比較器と、前記位相比較器から出力される第１のパルス信号のパルス幅に応じた大きさの第１の出力電流を出力するとともに、前記位相比較器から出力される第２のパルス信号のパルス幅に応じた大きさの第２の出力電流を出力するチャージポンプと、前記第１の出力電流に応じて前記制御電圧を上げるとともに、前記第２の出力電流に応じて前記制御電圧を下げるループフィルタと、温度変動に応じて遅延時間が変化する遅延回路と、前記遅延回路の遅延時間に基づいて、前記第１の出力電流と前記第２の出力電流との差が小さくなるように、前記第１の出力電流又は前記第２の出力電流を補正する出力電流補正手段とを備える。
【００２０】
これにより、温度が変動しても、第１の出力電流と第２の出力電流との差が大きくなることを低減することができるので、温度変動による位相雑音の悪化を抑えることができる。
【００２１】
また、上記ＰＬＬ回路において、前記電圧制御発振回路から出力される発振信号の周波数は、温度が上昇するに従って高くなり、温度が下降するに従って低くなり、前記チャージポンプは、所定の制御電圧において第１の出力電流と第２の出力電流とが一致するように設計され、前記遅延回路は、温度が上昇するに従って遅延時間が長くなり、温度が下降するに従って遅延時間が短くなり、前記出力電流補正手段は、前記遅延回路の遅延時間が長くなると、前記第１の出力電流を増加させ、前記遅延回路の遅延時間が短くなると、前記第２の出力電流を増加させるように構成してもよい。
【００２２】
また、前記出力電流補正手段は、前記遅延回路の遅延時間を記憶する第１の記憶手段と、前記第１の記憶手段に遅延時間が記憶されてから所定時間経過毎に前記遅延回路の遅延時間を記憶する第２の記憶手段とを備え、前記第１の記憶手段に記憶される遅延時間から前記第２の記憶手段に記憶される遅延時間を減算した値がマイナスのとき、前記第１の記憶手段に記憶される遅延時間と前記第２の記憶手段に記憶される遅延時間との差分、前記第１の出力電流を増加させ、前記第１の記憶手段に記憶される遅延時間から前記第２の記憶手段に記憶される遅延時間を減算した値がプラスのとき、前記第１の記憶手段に記憶される遅延時間と前記第２の記憶手段に記憶される遅延時間との差分、前記第２の出力電流を増加させるように構成してもよい。
【００２３】
また、上記ＰＬＬ回路は、前記ループフィルタから出力される制御電圧が所定範囲に入るように選択信号を出力する選択手段を備え、前記電圧制御発振回路は、互いに異なる発振周波数帯域をもつ複数の電圧制御発振器を備え、前記選択手段から出力される選択信号に基づいて複数の電圧制御発振器から１つの電圧制御発振器を選択し、その選択した電圧制御発振器において前記制御電圧に応じた周波数の発振信号を出力するように構成してもよい。
【発明の効果】
【００２４】
本発明によれば、ＰＬＬ回路において、温度変動による位相雑音の悪化を抑えることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態のＰＬＬ回路を示す図である。
【図２】出力電流補正機能付きチャージポンプを示す図である。
【図３】出力電流補正部の各構成の出力タイミングチャートを示す図である。
【図４】遅延回路の一例を示す図である。
【図５】ワンショットパルス発生回路の一例を示す図である。
【図６】減算器の一例を示す図である。
【図７】演算回路の一例を示す図である。
【図８】レジスタに記憶される値の一例及びスイッチをＯＮ、ＯＦＦさせるための信号の一例を示す図である。
【図９】既存のＰＬＬ回路を示す図である。
【図１０】チャージポンプの構成と動作を示す図である。
【発明を実施するための形態】
【００２６】
図１は、本発明の実施形態のＰＬＬ回路を示す図である。なお、図９に示す構成と同じ構成には同じ符号を付している。
図１に示すＰＬＬ回路１００は、電圧制御発振回路８１と、分周器８２と、位相比較器８３と、ループフィルタ８５と、ＶＣＯ選択部８６（選択手段）と、出力電流補正機能付きチャージポンプ１（チャージポンプ）とを備えて構成されている。
【００２７】
図２は、出力電流補正機能付きチャージポンプ１を示す図である。なお、図１０（ａ）に示す構成と同じ構成には同じ符号を付している。
図２に示す出力電流補正機能付きチャージポンプ１は、チャージポンプ部２と、出力電流補正部３とを備えて構成されている。
【００２８】
チャージポンプ部２は、ＭＯＳＦＥＴ８７、８８及び定電流源８９から構成されるカレントミラー回路９０と、ＭＯＳＦＥＴ９１、９２及び定電流源９３から構成されるカレントミラー回路９４と、スイッチ９５、９６と、ｐチャネルの複数のＭＯＳＦＥＴ４（４−０〜４−７）と、ｎチャネルの複数のＭＯＳＦＥＴ５（５−０〜５−７と）、複数のスイッチ６（６−０〜６−７）と、複数のスイッチ７（７−０〜７−７）とを備えて構成されている。なお、スイッチ６−０〜６−８は、それぞれ、ｐチャネルのＭＯＳＦＥＴにより構成され、スイッチ７−０〜７−７は、それぞれ、ｎチャネルのＭＯＳＦＥＴにより構成されているものとする。また、ＭＯＳＦＥＴ４、ＭＯＳＦＥＴ５、スイッチ６、及びスイッチ７のそれぞれの個数は特に限定されない。
【００２９】
各ＭＯＳＦＥＴ４と各スイッチ６はそれぞれ互いに直列接続され、それらはＭＯＳＦＥＴ８８及びスイッチ９５に並列接続されているため、ＯＮになるスイッチ６が増えると、そのスイッチ６に対応するＭＯＳＦＥＴ４に電流が流れ始め出力端子CPOに流れるＣＰ電流ICPpが大きくなる。また、各ＭＯＳＦＥＴ５と各スイッチ７はそれぞれ互いに直列接続され、それらはＭＯＳＦＥＴ９１及びスイッチ９６に並列接続されているため、ＯＮになるスイッチ７が増えると、そのスイッチ７に対応するＭＯＳＦＥＴ５に電流が流れ始め出力端子CPOに流れるＣＰ電流ICPnが大きくなる。
【００３０】
出力電流補正部３は、遅延回路８と、Ｄ型のフリップフロップ９〜３１と、レジスタ３２と（第１の記憶手段）、レジスタ３３（第２の記憶手段）と、Ｍビットカウンタ３４と、減算器３５と、ワンショットパルス発生器３６と、演算回路３７と、ＯＲ回路３８とを備えて構成されている。
【００３１】
なお、フリップフロップ９〜３１、レジスタ３２、３３、Ｍビットカウンタ３４、減算器３５、ワンショットパルス発生器３６、演算回路３７、及びＯＲ回路３８により、特許請求の範囲に記載される出力電流補正手段を構成するものとする。
【００３２】
図３は、出力電流補正部３の各構成の出力タイミングチャートを示す図である。
フリップフロップ９は、外部からＯＲ回路３８を介して入力端子Ｄに入力されるスタート信号STRがローレベルからハイレベルになった後、外部からクロック端子Ｃに入力されるクロック信号CLKがローレベルからハイレベルになると、出力端子Ｑから出力される信号data1がローレベルからハイレベルになる。
【００３３】
遅延回路８は、フリップフロップ９から出力される信号data1を所定時間遅延させて信号data2を出力する。なお、遅延回路８を構成するための素子は特に限定されないが、例えば、図４に示すように、コンデンサ４０と、抵抗４１と、インバータ４２、４３とを備えて遅延回路８を構成してもよい。
【００３４】
フリップフロップ１０〜２３は、互いに直列接続され、それぞれのクロック端子Ｃにクロック信号CLKが入力される。
まず、フリップフロップ９の出力端子Ｑからフリップフロップ１０の入力端子Ｄへ入力される信号data1がローレベルからハイレベルになった後、クロック信号CLKがローレベルからハイレベルになると、フリップフロップ１０の出力端子Ｑから出力される信号がローレベルからハイレベルになる。
【００３５】
次に、フリップフロップ１０の出力端子Ｑからフリップフロップ１１の入力端子Ｄへ入力される信号がローレベルからハイレベルになった後、クロック信号CLKがローレベルからハイレベルになると、フリップフロップ１１の出力端子Ｑから出力される信号がローレベルからハイレベルになる。
【００３６】
同様に、フリップフロップ１２〜２３において、前段のフリップフロップの出力信号がハイレベルになった後、クロック信号CLKがハイレベルになると、後段のフリップフロップから出力される信号がハイレベルになる。
【００３７】
このように、フリップフロップ９〜２３は、スタート信号STRがローレベルからハイレベルになると、クロック信号CLKがローレベルからハイレベルになる度に、順番に出力信号をローレベルからハイレベルにする。
【００３８】
フリップフロップ２４〜３１は、互いに直列接続され、それぞれの入力端子Ｄに遅延回路８から出力される信号data2が入力される。
例えば、信号data2がローレベルからハイレベルになった後に、フリップフロップ１５の出力端子Ｑからフリップフロップ２４のクロック端子Ｃに入力される信号X0がローレベルからハイレベルになると、フリップフロップ２４の出力端子Ｑから出力される信号Q0がローレベル（０）からハイレベル（１）になる。
【００３９】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ１６の出力端子Ｑからフリップフロップ２５のクロック端子Ｃに入力される信号X1がローレベルからハイレベルになると、フリップフロップ２５の出力端子Ｑから出力される信号Q1がローレベルからハイレベルになる。
【００４０】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ１７の出力端子Ｑからフリップフロップ２６のクロック端子Ｃに入力される信号X2がローレベルからハイレベルになると、フリップフロップ２６の出力端子Ｑから出力される信号Q2がローレベルからハイレベルになる。
【００４１】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ１８の出力端子Ｑからフリップフロップ２７のクロック端子Ｃに入力される信号X3がローレベルからハイレベルになると、フリップフロップ２７の出力端子Ｑから出力される信号Q3がローレベルからハイレベルになる。
【００４２】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ１９の出力端子Ｑからフリップフロップ２８のクロック端子Ｃに入力される信号X4がローレベルからハイレベルになると、フリップフロップ２８の出力端子Ｑから出力される信号Q4がローレベルからハイレベルになる。
【００４３】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ２０の出力端子Ｑからフリップフロップ２９のクロック端子Ｃに入力される信号X5がローレベルからハイレベルになると、フリップフロップ２９の出力端子Ｑから出力される信号Q5がローレベルからハイレベルになる。
【００４４】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ２１の出力端子Ｑからフリップフロップ３０のクロック端子Ｃに入力される信号X6がローレベルからハイレベルになると、フリップフロップ３０の出力端子Ｑから出力される信号Q6がローレベルからハイレベルになる。
【００４５】
また、信号data2がローレベルからハイレベルになった後に、フリップフロップ２２の出力端子Ｑからフリップフロップ３１のクロック端子Ｃに入力される信号X7がローレベルからハイレベルになると、フリップフロップ３１の出力端子Ｑから出力される信号Q7がローレベルからハイレベルになる。
【００４６】
また、フリップフロップ２３の出力端子Ｑから出力される信号A0がＯＲ回路３８を介してフリップフロップ９の入力端子Ｄに入力されるため、信号A0がローレベルからハイレベルになった後、クロック信号CLKがローレベルからハイレベルになると、再びフリップフロップ９の出力端子Ｑから出力される信号data1がローレベルからハイレベルになる。すなわち、フリップフロップ１５〜２２から信号X0〜X7が繰り返し出力され、フリップフロップ２４〜３１から遅延回路８１の遅延時間を示す信号Q0〜Q7が繰り返し出力される。
【００４７】
ワンショットパルス発生器３６は、フリップフロップ２３の出力端子Ｑから出力される信号A0がローレベルからハイレベルになった後、クロック信号CLKがローレベルからハイレベルになると、１パルスの信号A1を出力する。例えば、ワンショットパルス発生器３６は、図５に示すように、Ｄ型のフリップフロップ６０、６１と、ＮＯＲ回路６２とを備えて構成してもよい。
【００４８】
ワンショットパルス発生器３６から１パルスの信号A1が出力されると、信号Q0〜Q7がD1[0]〜D1[7]としてレジスタ３２に記憶されるとともに、信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に記憶される。
【００４９】
Ｍビットカウンタ３４は、入力されるクロック信号CLKのクロックを所定数（スタート信号STRがローレベルからハイレベルになってから信号Q0〜Q7がD1[0]〜D1[7]としてレジスタ３２に記憶されるまでの時間よりも長い時間に相当するクロック数）カウントする毎に、１パルスの信号Bを出力する。
【００５０】
Ｍビットカウンタ３４から１パルスの信号Bが出力される度に、信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に上書きされる。
このように、遅延回路８、フリップフロップ９〜３１、レジスタ３２、３３、Ｍビットカウンタ３４、ワンショットパルス発生器３６、及びＯＲ回路３８により、スタート信号STRがローレベルからハイレベルになると、初期状態の遅延回路８の遅延時間を示す信号Q0〜Q7がD1[0]〜D1[7]としてレジスタ３２、３３にそれぞれ記憶され、その後、所定時間経過毎に遅延回路８の遅延時間を示す信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に上書きされる。
【００５１】
所定時間経過後に信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に記憶されるとき、初期状態に比べて温度が上昇していると、遅延回路８の遅延時間が長くなるため、D2[0]〜D2[7]における「０」の個数がD1[0]〜D1[7]に比べて多くなる。一方、所定時間経過後に信号Q0〜Q7がD2[0]〜D2[7]としてレジスタ３３に記憶されるとき、初期状態に比べて温度が下降していると、遅延回路８の遅延時間が短くなるため、D2[0]〜D2[7]における「０」の個数がD1[0]〜D1[7]に比べて少なくなる。
【００５２】
演算器３５は、D1[0]〜D1[7]における「０」の個数からD2[0]〜D2[7]における「０」の個数を減算した値（レジスタ３２に記憶される遅延時間からレジスタ３３に記憶される遅延時間を減算した値）がマイナスの場合、すなわち、温度が上昇して遅延時間が長くなった場合、ローレベルの信号Cを出力する。また、減算器３５は、D1[0]〜D1[7]における「０」の個数からD2[0]〜D2[7]における「０」の個数を減算した値（レジスタ３２に記憶される遅延時間からレジスタ３３に記憶される遅延時間を減算した値）がプラスの場合、すなわち、温度が下降して遅延時間が短くなった場合、ハイレベルの信号Cを出力する。
【００５３】
例えば、減算器３５は、図６に示すように、複数の全加算器５０（５０−０〜５０−７）と、複数のインバータ５１（５１−０〜５１−７）とを備えて構成してもよい。各全加算器５０は、それぞれ、ＯＲ回路５２と、半加算器５３、５４とを備えている。半加算器５３、５４は、それぞれ、ＸＯＲ回路５５と、ＡＮＤ回路５６とを備えている。
【００５４】
ここで、D1[0]〜D1[3]がそれぞれ「０」、D1[4]〜D1[7]がそれぞれ「１」、D2[0]〜D2[5]がそれぞれ「０」、D2[6]及びD2[7]がそれぞれ「１」になった場合を考える。この場合、全加算器５０−０〜５０−３のそれぞれの出力がハイレベルになり、全加算器５０−４〜５０−７のそれぞれの出力がローレベルになるため、減算器３５の出力である信号Cはローレベルになる。また、D1[0]〜D1[3]がそれぞれ「０」、D1[4]〜D1[7]がそれぞれ「１」、D2[0]〜D2[2]がそれぞれ「０」、D2[3]〜D2[7]がそれぞれ「１」になった場合は、全加算器５０−０〜５０−３のそれぞれの出力がローレベルになり、全加算器５０−３〜５０−７のそれぞれの出力がハイレベルになるため、減算器３５の出力である信号Cはハイレベルになる。
【００５５】
演算回路３７は、レジスタ３３に記憶されるD2[0]がレジスタ３２に記憶されるD1[0]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−０をＯＮ、ＯＦＦさせるための信号SA[0]をローレベル（０）にしてスイッチ６−０をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−０をＯＮ、ＯＦＦさせるための信号SB[0]をハイレベルにしてスイッチ７−０をＯＮさせる。
【００５６】
また、演算回路３７は、レジスタ３３に記憶されるD2[1]がレジスタ３２に記憶されるD1[1]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−１をＯＮ、ＯＦＦさせるための信号SA[1]をローレベルにしてスイッチ６−１をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−１をＯＮ、ＯＦＦさせるための信号SB[1]をハイレベルにしてスイッチ７−１をＯＮさせる。
【００５７】
また、演算回路３７は、レジスタ３３に記憶されるD2[2]がレジスタ３２に記憶されるD1[2]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−２をＯＮ、ＯＦＦさせるための信号SA[2]をローレベルにしてスイッチ６−２をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−２をＯＮ、ＯＦＦさせるための信号SB[2]をハイレベルにしてスイッチ７−２をＯＮさせる。
【００５８】
また、演算回路３７は、レジスタ３３に記憶されるD2[3]がレジスタ３２に記憶されるD1[3]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−３をＯＮ、ＯＦＦさせるための信号SA[3]をローレベルにしてスイッチ６−３をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−３をＯＮ、ＯＦＦさせるための信号SB[3]をハイレベルにしてスイッチ７−３をＯＮさせる。
【００５９】
また、演算回路３７は、レジスタ３３に記憶されるD2[4]がレジスタ３２に記憶されるD1[4]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−４をＯＮ、ＯＦＦさせるための信号SA[4]をローレベルにしてスイッチ６−４をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−４をＯＮ、ＯＦＦさせるための信号SB[4]をハイレベルにしてスイッチ７−４をＯＮさせる。
【００６０】
また、演算回路３７は、レジスタ３３に記憶されるD2[5]がレジスタ３２に記憶されるD1[5]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−５をＯＮ、ＯＦＦさせるための信号SA[5]をローレベルにしてスイッチ６−５をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−５をＯＮ、ＯＦＦさせるための信号SB[5]をハイレベルにしてスイッチ７−５をＯＮさせる。
【００６１】
また、演算回路３７は、レジスタ３３に記憶されるD2[6]がレジスタ３２に記憶されるD1[6]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−６をＯＮ、ＯＦＦさせるための信号SA[6]をローレベルにしてスイッチ６−６をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−６をＯＮ、ＯＦＦさせるための信号SB[6]をハイレベルにしてスイッチ７−６をＯＮさせる。
【００６２】
また、演算回路３７は、レジスタ３３に記憶されるD2[7]がレジスタ３２に記憶されるD1[7]と異なる場合に、減算器３５から出力される信号Cがローレベルのとき、スイッチ６−７をＯＮ、ＯＦＦさせるための信号SA[7]をローレベルにしてスイッチ６−７をＯＮさせ、減算器３５から出力される信号Cがハイレベルのとき、スイッチ７−７をＯＮ、ＯＦＦさせるための信号SB[7]をハイレベルにしてスイッチ７−７をＯＮさせる。
【００６３】
なお、初期状態では、レジスタ３２、３３にそれぞれ同じ値が記憶されるため、スイッチ６−０〜６−７及びスイッチ７−０〜７−７はすべてＯＦＦになる。
例えば、演算回路３７は、図７に示すように、複数の比較回路７０（７０−０〜７０−７）を備えて構成してもよい。各比較回路７０は、それぞれ、ＸＯＲ（排他的論理和）回路７１と、ＡＮＤ回路７２と、ＯＲ回路７３と、インバータ７４とを備えている。
【００６４】
ここで、例えば、図８（ａ）に示すように、初期状態に比べて温度が上昇してD1[0]〜D1[3]がそれぞれ「０」、D1[4]〜D1[7]がそれぞれ「１」、D2[0]〜D2[5]がそれぞれ「０」、D2[6]及びD2[7]がそれぞれ「１」になった場合を考える。この場合、比較回路７０−４、７０−５の各ＸＯＲ回路７１の出力がハイレベル（１）になり、信号Cがローレベル（０）になるため、比較回路７０−４、７０−５の各インバータ７４の出力がローレベル（０）になり、比較回路７０−４、７０−５の各ＯＲ回路７３の出力であるSA[4]及びSA[5]がそれぞれローレベル（０）になる。従って、スイッチ６−４、６−５がそれぞれＯＮする。これにより、ＭＯＳＦＥＴ４−４、４−５にそれぞれ電流が流れるため、電流ICPpを増加させることができる。
【００６５】
また、例えば、図８（ｂ）に示すように、初期状態に比べて温度が下降してD1[0]〜D1[3]がそれぞれ「０」、D1[4]〜D1[7]がそれぞれ「１」、D2[0]〜D2[2]がそれぞれ「０」、D2[3]〜D2[7]がそれぞれ「１」になった場合を考える。この場合、比較回路７０−３のＸＯＲ回路７１の出力がハイレベル（１）になり、信号Cがハイレベル（１）になるため、ＡＮＤ回路７２の出力であるSB[3]がハイレベル（１）になる。従って、スイッチ７−３がＯＮする。これにより、ＭＯＳＦＥＴ５−３に電流が流れるため、電流ICPnを増加させることができる。
【００６６】
このように、減算器３５及び演算回路３７により、初期状態に比べて温度が上昇した分（レジスタ３２に記憶される遅延時間とレジスタ３３に記憶される遅延時間との差分）、ＯＮさせるスイッチ６の個数を増やしてＣＰ電流ICPpを増加させ、初期状態に比べて温度が下降した分（レジスタ３２に記憶される遅延時間とレジスタ３３に記憶される遅延時間との差分）、ＯＮさせるスイッチ７の個数を増やしてＣＰ電流ICPnを増加させることができる。
【００６７】
なお、ＯＮさせるスイッチ４、５の個数は、ＣＰ電流ICPpとＣＰ電流ICPnとの差がゼロに近づくように設定されているものとする。
本実施形態のＰＬＬ回路１００によれば、初期状態に比べて温度が上昇すると、その分電流ICPpを増加させることができるとともに、初期状態に比べて温度が下降すると、その分電流ICPnを増加させることができる。これにより、初期状態に比べて温度が上昇して電圧制御発振回路８１から出力される発振信号Outputの周波数が高くなっても、又は、初期状態に比べて温度が下降して発振信号Outputの周波数が低くなっても、電流ICPpと電流ICPnとの差が大きくなることを低減することができるので、温度変動による位相雑音の悪化を抑えることができる。
【００６８】
なお、上記実施形態のＰＬＬ回路１００では、複数の電圧制御発振器により複数の発振周波数帯域を電圧制御発振回路８１にもたせる構成であるが、複数の電圧制御発振器を備えず１つの発振周波数帯域のみを電圧制御発振回路８１にもたせるように構成してもよい。このように構成する場合、ＶＣＯ選択部８６は省略してもよい。
【符号の説明】
【００６９】
１ 出力電流補正機能付きチャージポンプ
２ チャージポンプ部
３ 出力電流補正部
４、５ ＭＯＳＦＥＴ
６、７ スイッチ
８ 遅延回路
９〜３１ フリップフロップ
３２、３３ レジスタ
３４ Ｍビットカウンタ
３５ 減算器
３６ ワンショットパルス発生器
３７ 演算回路
３８ ＯＲ回路
８０ ＰＬＬ回路
８１ 電圧制御発振回路
８２ 分周器
８３ 位相比較器
８４ チャージポンプ
８５ ループフィルタ
８６ ＶＣＯ選択部
８７、８８ ＭＯＳＦＥＴ
８９ 定電流源
９０ カレントミラー回路
９１、９２ ＭＯＳＦＥＴ
９３ 定電流源
９４ カレントミラー回路
９５、９６ スイッチ
１００ ＰＬＬ回路
【特許請求の範囲】
【請求項１】
制御電圧が上がるに従って高くなる周波数の発振信号を出力する電圧制御発振回路と、
前記電圧制御発振回路から出力される発振信号を分周して出力する分周器と、
基準信号と、前記分周器から出力される発振信号との互いの位相を比較し、前記基準信号の位相に対して前記分周器から出力される発振信号の位相が遅れているときのそれら信号の位相差に応じたパルス幅の第１のパルス信号を出力するとともに、前記基準信号の位相に対して前記分周器から出力される発振信号の位相が進んでいるときのそれら信号の位相差に応じたパルス幅の第２のパルス信号を出力する位相比較器と、
前記位相比較器から出力される第１のパルス信号のパルス幅に応じた大きさの第１の出力電流を出力するとともに、前記位相比較器から出力される第２のパルス信号のパルス幅に応じた大きさの第２の出力電流を出力するチャージポンプと、
前記第１の出力電流に応じて前記制御電圧を上げるとともに、前記第２の出力電流に応じて前記制御電圧を下げるループフィルタと、
温度変動に応じて遅延時間が変化する遅延回路と、
前記遅延回路の遅延時間に基づいて、前記第１の出力電流と前記第２の出力電流との差が小さくなるように、前記第１の出力電流又は前記第２の出力電流を補正する出力電流補正手段と、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路であって、
前記電圧制御発振回路から出力される発振信号の周波数は、温度が上昇するに従って高くなり、温度が下降するに従って低くなり、
前記チャージポンプは、所定の制御電圧において第１の出力電流と第２の出力電流とが一致するように設計され、
前記遅延回路は、温度が上昇するに従って遅延時間が長くなり、温度が下降するに従って遅延時間が短くなり、
前記出力電流補正手段は、前記遅延回路の遅延時間が長くなると、前記第１の出力電流を増加させ、前記遅延回路の遅延時間が短くなると、前記第２の出力電流を増加させる
ことを特徴とするＰＬＬ回路。
【請求項３】
請求項１又は請求項２に記載のＰＬＬ回路であって、
前記出力電流補正手段は、
前記遅延回路の遅延時間を記憶する第１の記憶手段と、
前記第１の記憶手段に遅延時間が記憶されてから所定時間経過毎に前記遅延回路の遅延時間を記憶する第２の記憶手段と、
を備え、
前記第１の記憶手段に記憶される遅延時間から前記第２の記憶手段に記憶される遅延時間を減算した値がマイナスのとき、前記第１の記憶手段に記憶される遅延時間と前記第２の記憶手段に記憶される遅延時間との差分、前記第１の出力電流を増加させ、前記第１の記憶手段に記憶される遅延時間から前記第２の記憶手段に記憶される遅延時間を減算した値がプラスのとき、前記第１の記憶手段に記憶される遅延時間と前記第２の記憶手段に記憶される遅延時間との差分、前記第２の出力電流を増加させる
ことを特徴とするＰＬＬ回路。
【請求項４】
請求項１〜３の何れか１項に記載のＰＬＬ回路であって、
前記ループフィルタから出力される制御電圧が所定範囲に入るように選択信号を出力する選択手段を備え、
前記電圧制御発振回路は、互いに異なる発振周波数帯域をもつ複数の電圧制御発振器を備え、前記選択手段から出力される選択信号に基づいて複数の電圧制御発振器から１つの電圧制御発振器を選択し、その選択した電圧制御発振器において前記制御電圧に応じた周波数の発振信号を出力する
ことを特徴とするＰＬＬ回路。
【請求項１】
制御電圧が上がるに従って高くなる周波数の発振信号を出力する電圧制御発振回路と、
前記電圧制御発振回路から出力される発振信号を分周して出力する分周器と、
基準信号と、前記分周器から出力される発振信号との互いの位相を比較し、前記基準信号の位相に対して前記分周器から出力される発振信号の位相が遅れているときのそれら信号の位相差に応じたパルス幅の第１のパルス信号を出力するとともに、前記基準信号の位相に対して前記分周器から出力される発振信号の位相が進んでいるときのそれら信号の位相差に応じたパルス幅の第２のパルス信号を出力する位相比較器と、
前記位相比較器から出力される第１のパルス信号のパルス幅に応じた大きさの第１の出力電流を出力するとともに、前記位相比較器から出力される第２のパルス信号のパルス幅に応じた大きさの第２の出力電流を出力するチャージポンプと、
前記第１の出力電流に応じて前記制御電圧を上げるとともに、前記第２の出力電流に応じて前記制御電圧を下げるループフィルタと、
温度変動に応じて遅延時間が変化する遅延回路と、
前記遅延回路の遅延時間に基づいて、前記第１の出力電流と前記第２の出力電流との差が小さくなるように、前記第１の出力電流又は前記第２の出力電流を補正する出力電流補正手段と、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路であって、
前記電圧制御発振回路から出力される発振信号の周波数は、温度が上昇するに従って高くなり、温度が下降するに従って低くなり、
前記チャージポンプは、所定の制御電圧において第１の出力電流と第２の出力電流とが一致するように設計され、
前記遅延回路は、温度が上昇するに従って遅延時間が長くなり、温度が下降するに従って遅延時間が短くなり、
前記出力電流補正手段は、前記遅延回路の遅延時間が長くなると、前記第１の出力電流を増加させ、前記遅延回路の遅延時間が短くなると、前記第２の出力電流を増加させる
ことを特徴とするＰＬＬ回路。
【請求項３】
請求項１又は請求項２に記載のＰＬＬ回路であって、
前記出力電流補正手段は、
前記遅延回路の遅延時間を記憶する第１の記憶手段と、
前記第１の記憶手段に遅延時間が記憶されてから所定時間経過毎に前記遅延回路の遅延時間を記憶する第２の記憶手段と、
を備え、
前記第１の記憶手段に記憶される遅延時間から前記第２の記憶手段に記憶される遅延時間を減算した値がマイナスのとき、前記第１の記憶手段に記憶される遅延時間と前記第２の記憶手段に記憶される遅延時間との差分、前記第１の出力電流を増加させ、前記第１の記憶手段に記憶される遅延時間から前記第２の記憶手段に記憶される遅延時間を減算した値がプラスのとき、前記第１の記憶手段に記憶される遅延時間と前記第２の記憶手段に記憶される遅延時間との差分、前記第２の出力電流を増加させる
ことを特徴とするＰＬＬ回路。
【請求項４】
請求項１〜３の何れか１項に記載のＰＬＬ回路であって、
前記ループフィルタから出力される制御電圧が所定範囲に入るように選択信号を出力する選択手段を備え、
前記電圧制御発振回路は、互いに異なる発振周波数帯域をもつ複数の電圧制御発振器を備え、前記選択手段から出力される選択信号に基づいて複数の電圧制御発振器から１つの電圧制御発振器を選択し、その選択した電圧制御発振器において前記制御電圧に応じた周波数の発振信号を出力する
ことを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２５２１２６（Ｐ２０１０−２５２１２６Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−１００４９９（Ｐ２００９−１００４９９）
【出願日】平成２１年４月１７日（２００９．４．１７）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月１７日（２００９．４．１７）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
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