ＰＬＬ回路
【課題】ノイズフィルタ回路の特定を適切に自動設定可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、信号遅延に応じて第３のクロック信号を発振する発振回路とを含み、フィルタ回路は、第１の遅延回路と同一構成であり制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、第２の遅延回路により第１のクロック信号をフィルタ処理して第２のクロック信号を生成する。
【解決手段】ＰＬＬ回路は、第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、信号遅延に応じて第３のクロック信号を発振する発振回路とを含み、フィルタ回路は、第１の遅延回路と同一構成であり制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、第２の遅延回路により第１のクロック信号をフィルタ処理して第２のクロック信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは位相の自動制御を行なう回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路は基準クロック信号を受け取り、この基準クロック信号に位相の同期した発振信号を出力する。位相同期がとれている状態で、基準クロック信号にノイズが混入すると、このノイズが原因でＰＬＬのロックがはずれる（位相の同期がはずれる）という不具合が発生する場合がある。このような不具合が発生しないように、一般的には、基準クロック信号をノイズフィルタ回路に通過させてノイズを除去してから、ＰＬＬの位相比較回路に入力する。
【０００３】
上記のようなノイズフィルタ回路はローパスフィルタ特性を有する。一般に、ノイズを除去する目的においては、フィルタのカットオフ周波数をできるだけ低くすることが好ましい。しかしながら、ＰＬＬ回路の入力部分においてカットオフ周波数を低くしすぎると、基準クロック信号自身が検出可能な信号としてフィルタを通過できなくなってしまう。従って、動作周波数などの動作条件等を含むＰＬＬ回路の用途に合わせて、適切な特性を有するフィルタを設計してやらなければならないという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１０１５７７号公報
【特許文献２】特開２０００−２６９９４７号公報
【特許文献３】特開２００１−２６７９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上を鑑みると、ノイズフィルタ回路の特定を適切に自動設定可能なＰＬＬ回路が望まれる。
【課題を解決するための手段】
【０００６】
ＰＬＬ回路は、第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、前記第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、前記信号遅延に応じて前記第３のクロック信号を発振する発振回路とを含み、前記フィルタ回路は、前記第１の遅延回路と同一構成であり前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、前記第２の遅延回路により前記第１のクロック信号をフィルタ処理して前記第２のクロック信号を生成することを特徴とする。
【発明の効果】
【０００７】
本願開示の少なくとも１つの実施例によれば、フィルタ回路は、発振回路中の遅延回路と同一構成であり制御信号の値に応じた信号遅延をもたらす遅延回路を含む。これにより、発振周波数に応じたフィルタ処理が可能となる。また発振ループの遅延回路とフィルタ処理の遅延回路とに同一の回路構成の回路を用いることにより、発振周期の変化量に対するフィルタ処理特性の変化量を、発振周波数の値に関わらず略一定として、安定した制御を実現することができる。またプロセス変動や温度変化などにより発振ループの遅延回路の特性が変動しても、フィルタ処理用の遅延回路の特性も同様に変動するので、種々の条件下で安定した制御を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】ＰＬＬ回路の構成の一例を示す図である。
【図２】電圧制御発振器の構成の一例を示す図である。
【図３】可変フィルタ回路の構成の一例を示す図である。
【図４】ＰＬＬ回路の構成の別の一例を示す図である。
【図５】Ｖ／Ｉ変換器の構成の一例を示す図である。
【図６】電流制御発振器の構成の一例を示す図である。
【図７】可変フィルタ回路の構成の一例を示す図である。
【図８】ＰＬＬ回路の構成の更に別の一例を示す図である。
【図９】電圧変換器の構成の一例を示す図である。
【図１０】ＰＬＬ回路の構成の更に別の一例を示す図である。
【図１１】電流変換器の構成の一例を示す図である。
【図１２】ＰＬＬ回路の構成の更に別の一例を示す図である。
【図１３】ＰＬＬ回路の構成の更に別の一例を示す図である。
【図１４】図１３のＰＬＬ回路の構成の変形例を示す図である。
【図１５】図１３のＰＬＬ回路の構成の別の変形例を示す図である。
【図１６】位相比較器の回路構成の一例を示す図である。
【図１７】図１３のＰＬＬ回路の構成の更に別の変形例を示す図である。
【図１８】ロック検出回路の構成の一例を示す図である。
【図１９】図１８のロック検出回路の動作を説明するための図である。
【図２０】ＰＬＬ回路を内蔵するシステムの構成の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１０】
図１は、ＰＬＬ回路の構成の一例を示す図である。図１に示すＰＬＬ回路は、可変フィルタ回路１０、位相比較器１１、チャージポンプ１２、ループフィルタ１３、及び電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１４を含む。可変フィルタ回路１０は、基準クロック信号ＲＣＬＫをフィルタ処理して、フィルタ処理後のクロック信号を生成する。位相比較器１１は、フィルタ処理後のクロック信号と出力クロック信号ＯＣＬＫとの位相比較を行い、位相比較結果を示す信号を生成する。チャージポンプ１２は、位相比較器１１からの位相比較結果を示す信号に基づいて、位相比較結果に応じた電圧信号を生成する。ループフィルタ１３は、チャージポンプ１２からの電圧信号をローパスフィルタ処理して実効的に積分処理することにより、不必要な細かい変動を除去し、位相比較結果に応じた制御信号を生成する。電圧制御発振器１４は、入力電圧値に応じた発振周波数で発振する発振器であり、少なくとも１つ又は複数の可変遅延回路１４−１、１４−２、・・・により構成される発振ループ１５を有する。電圧制御発振器１４は、ループフィルタ１３からの制御信号の電圧値に応じた信号遅延をもたらす遅延回路（例えば１４−１）を少なくとも含み、この信号遅延に応じて出力クロック信号ＯＣＬＫを発振する。ここで各可変遅延回路１４−１、１４−２、・・・は、互いに同一の構成である。例えば、電圧制御発振器１４の複数の可変遅延回路の個数が３つであり、発振周波数が１００ＭＨｚの場合、可変遅延回路の遅延は１／１００÷６≒１．６ｎｓとなる。なおここで、各可変遅延回路は入力の論理値に対して出力の論理値を反転させるインバータ形式の回路であるとして、除算の除数を３の２倍の６としている。
【００１１】
図１の構成において、可変フィルタ回路１０は、前記遅延回路（例えば１４−１）と同一構成であり前記制御信号の電圧値に応じた信号遅延をもたらす可変遅延回路１６を含む。可変フィルタ回路１０は、可変遅延回路１６により基準クロック信号ＲＣＬＫをフィルタ処理することにより、フィルタ処理後のクロック信号を生成する。このように、出力クロック信号ＯＣＬＫの発振周波数を制御する制御信号の電圧に応じて、可変遅延回路１６によりフィルタ処理することにより、発振周波数に応じたフィルタ処理が可能となる。また発振ループの可変遅延回路とフィルタ処理の可変遅延回路とに、同一の回路構成の回路を用いている。これにより、発振周期の変化量に対するフィルタ処理特性の変化量を、発振周波数の値に関わらず略一定として、安定した制御を実現することができる。またプロセス変動や温度変化などにより発振ループの可変遅延回路の特性が変動しても、フィルタ処理用の可変遅延回路の特性も同様に変動するので、種々の条件下で安定した制御を実現することができる。
【００１２】
図２は、電圧制御発振器１４の構成の一例を示す図である。図２に示す電圧制御発振器１４は、ＰＭＯＳトランジスタ２０及び２１、ＮＭＯＳトランジスタ２２及び２３、及び抵抗２４を含む。電圧制御発振器１４は更に、ＰＭＯＳトランジスタ２５−１乃至２５−３、ＮＭＯＳトランジスタ２６−１乃至２６−３、インバータ２７−１乃至２７−３、及び容量素子２８−１乃至２８−３を含む。ＰＭＯＳトランジスタ２５−１、ＮＭＯＳトランジスタ２６−１、インバータ２７−１、及び容量素子２８−１が、第１の可変遅延回路１４−１を構成する。ＰＭＯＳトランジスタ２５−２、ＮＭＯＳトランジスタ２６−２、インバータ２７−２、及び容量素子２８−２が、第２の可変遅延回路１４−２を構成する。ＰＭＯＳトランジスタ２５−３、ＮＭＯＳトランジスタ２６−３、インバータ２７−３、及び容量素子２８−３が、第３の可変遅延回路１４−３を構成する。第１乃至第３の可変遅延回路１４−１乃至１４−３は縦続接続され、第３の可変遅延回路１４−３の出力が第１の可変遅延回路１４−１の入力に接続されて、発振ループ１５を形成している。
【００１３】
図１に示すループフィルタ１３からの制御信号電圧がＮＭＯＳトランジスタ２２のゲートに印加される。これにより、ＮＭＯＳトランジスタ２２には制御信号電圧に応じた電流量Ｉｄのドレイン電流が流れる。この時、ＮＭＯＳトランジスタ２２に直列に接続されるＰＭＯＳトランジスタ２０にも同一の電流量Ｉｄの電流が流れる。ＰＭＯＳトランジスタ２０と２１とはカレントミラー回路を形成しており、ＰＭＯＳトランジスタ２１にも上記と同一の電流量Ｉｄの電流が流れる。更に、ＰＭＯＳトランジスタ２１に直列に接続されるＮＭＯＳトランジスタ２３にも同一の電流量Ｉｄの電流が流れる。この電流量Ｉｄの電流を流すＰＭＯＳトランジスタ２０及び２１のゲート電圧が、遅延制御信号Ｐとして、ＰＭＯＳトランジスタ２５−１乃至２５−３のゲートに印加される。また、電流量Ｉｄの電流を流すＮＭＯＳトランジスタ２３のゲート電圧が、遅延制御信号Ｎとして、ＮＭＯＳトランジスタ２６−１乃至２６−３のゲートに印加される。従って、図１に示すループフィルタ１３からの制御信号電圧に応じて、ＰＭＯＳトランジスタ２５−１乃至２５−３及びＮＭＯＳトランジスタ２６−１乃至２６−３の抵抗値（電流量）が変化する。
【００１４】
ループフィルタ１３からの制御信号電圧が低くなり、上記抵抗値が増大（電流量が減少）すると、容量素子２８−１乃至２８−３の充放電速度が低下して信号波形の遷移が緩やかになる。その結果、インバータ２７−１乃至２７−３の出力信号の遷移タイミングが遅くなる。即ち、入力信号の遷移に応答して出力信号が遷移する際の入力信号の遷移開始から出力信号が遷移するまでの時間が長くなる。このようにして、ＰＭＯＳトランジスタ２５−１乃至２５−３及びＮＭＯＳトランジスタ２６−１乃至２６−３の抵抗値が増大すると、第１乃至第３の可変遅延回路１４−１乃至１４−３の各々の遅延時間が長くなる。即ち、ループフィルタ１３からの制御信号電圧が低くなると、発振ループ１５の発振周波数が低くなる。
【００１５】
逆にループフィルタ１３からの制御信号電圧が高くなり、抵抗値が減少（電流量が増大）すると、容量素子２８−１乃至２８−３の充放電速度が上昇して信号波形の遷移が急峻になる。その結果、インバータ２７−１乃至２７−３の出力信号の遷移タイミングが早くなる。即ち、入力信号の遷移に応答して出力信号が遷移する際の入力信号の遷移開始から出力信号が遷移するまでの時間が短くなる。このようにして、ＰＭＯＳトランジスタ２５−１乃至２５−３及びＮＭＯＳトランジスタ２６−１乃至２６−３の抵抗値が減少すると、第１乃至第３の可変遅延回路１４−１乃至１４−３の各々の遅延時間が短くなる。即ち、ループフィルタ１３からの制御信号電圧が高くなると、発振ループ１５の発振周波数が高くなる。
【００１６】
図３は、可変フィルタ回路１０の構成の一例を示す図である。図３に示す可変フィルタ回路１０は、ＰＭＯＳトランジスタ３０及び３１、ＮＭＯＳトランジスタ３２及び３３、及び抵抗３４を含む。可変フィルタ回路１０は更に、ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６、インバータ３７、及び容量素子３８を含む。ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６、インバータ３７、及び容量素子３８が、可変遅延回路１６（図１参照）を構成する。
【００１７】
図１に示すループフィルタ１３からの制御信号電圧がＮＭＯＳトランジスタ３２のゲートに印加される。これにより、ＮＭＯＳトランジスタ３２には制御信号電圧に応じた電流量Ｉｄのドレイン電流が流れる。この時、ＮＭＯＳトランジスタ３２に直列に接続されるＰＭＯＳトランジスタ３０にも同一の電流量Ｉｄの電流が流れる。ＰＭＯＳトランジスタ３０と３１とはカレントミラー回路を形成しており、ＰＭＯＳトランジスタ３１にも上記と同一の電流量Ｉｄの電流が流れる。更に、ＰＭＯＳトランジスタ３１に直列に接続されるＮＭＯＳトランジスタ３３にも同一の電流量Ｉｄの電流が流れる。この電流量Ｉｄの電流を流すＰＭＯＳトランジスタ３０及び３１のゲート電圧が、遅延制御信号Ｐとして、ＰＭＯＳトランジスタ３５のゲートに印加される。また、電流量Ｉｄの電流を流すＮＭＯＳトランジスタ３３のゲート電圧が、遅延制御信号Ｎとして、ＮＭＯＳトランジスタ３６のゲートに印加される。従って、図１に示すループフィルタ１３からの制御信号電圧に応じて、ＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３６の抵抗値が変化する。
【００１８】
ループフィルタ１３からの制御信号電圧が低くなり、上記抵抗値が増大（電流量が減少）すると、容量素子３８の充放電速度が低下して信号波形の遷移が緩やかになる。その結果、インバータ３７の出力信号の遷移タイミングが遅くなる。即ち、入力信号の遷移に応答して出力信号が遷移する際の入力信号の遷移開始から出力信号が遷移するまでの時間が長くなる。またその際、フィルタ入力信号にノイズが含まれる場合に、フィルタ出力信号にノイズが現れるために最低限必要なノイズの幅及び高さが大きくなる。即ち、ループフィルタ１３からの制御信号電圧が低くなると、より大きなノイズを除去することができるようになる。
【００１９】
逆にループフィルタ１３からの制御信号電圧が高くなり、抵抗値が減少（電流量が増大）すると、容量素子３８の充放電速度が上昇して信号波形の遷移が急峻になる。その結果、インバータ３７の出力信号の遷移タイミングが早くなる。即ち、入力信号の遷移に応答して出力信号が遷移する際の入力信号の遷移開始から出力信号が遷移するまでの時間が短くなる。またその際、フィルタ入力信号にノイズが含まれる場合に、フィルタ出力信号にノイズが現れるために最低限必要なノイズの幅及び高さが小さくなる。即ち、ループフィルタ１３からの制御信号電圧が高くなると、除去可能なノイズがより小さくなる。
【００２０】
図４は、ＰＬＬ回路の構成の別の一例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図４に示すＰＬＬ回路は、図１に示すＰＬＬ回路と比較して、Ｖ／Ｉ変換器１７が設けられ、発振周波数を電圧制御ではなく電流制御する点が異なる。またこれに伴い、電圧制御発振器１４の代りに電流制御発振器（ＩＣＯ）１４Ａが設けられ、また可変フィルタ回路１０の代りに可変フィルタ回路１０Ａが設けられる。電圧制御の代りに電流制御する点を除けば、図４のＰＬＬ回路の動作は図１のＰＬＬ回路の動作と同一である。
【００２１】
Ｖ／Ｉ変換器１７は、ループフィルタ１３からの制御信号の電圧値を電流値に変換する。電流制御発振器１４Ａは、入力電流値に応じた発振周波数で発振する発振器であり、少なくとも１つ又は複数の可変遅延回路１４Ａ−１、１４Ａ−２、・・・により構成される発振ループ１５Ａを有する。電流制御発振器１４Ａは、Ｖ／Ｉ変換器１７からの制御信号の電流値に応じた信号遅延をもたらす遅延回路（例えば１４−１）を少なくとも含み、この信号遅延に応じて出力クロック信号ＯＣＬＫを発振する。可変フィルタ回路１０Ａは、前記遅延回路（例えば１４−１）と同一構成であり前記制御信号の電流値に応じた信号遅延をもたらす可変遅延回路１６Ａを含む。可変フィルタ回路１０Ａは、可変遅延回路１６Ａにより基準クロック信号ＲＣＬＫをフィルタ処理することにより、フィルタ処理後のクロック信号を生成する。
【００２２】
図５は、Ｖ／Ｉ変換器１７の構成の一例を示す図である。図５に示すＶ／Ｉ変換器１７は、ＰＭＯＳトランジスタ４０乃至４２、ＮＭＯＳトランジスタ４３、及び抵抗４４を含む。図４に示すループフィルタ１３からの制御信号電圧がＮＭＯＳトランジスタ４３のゲートに印加される。これにより、ＮＭＯＳトランジスタ４３には制御信号電圧に応じた電流量Ｉｄのドレイン電流が流れる。この時、ＮＭＯＳトランジスタ４３に直列に接続されるＰＭＯＳトランジスタ４０にも同一の電流量Ｉｄの電流が流れる。ＰＭＯＳトランジスタ４０，４１，４２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ４１及び４２にも上記と同一の電流量Ｉｄの電流が流れる。これらＰＭＯＳトランジスタ４１及び４２に流れる電流のうち、一方が電流制御発振器１４Ａに供給され、他方が可変フィルタ回路１０Ａに供給される。
【００２３】
図６は、電流制御発振器１４Ａの構成の一例を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図６に示す電流制御発振器１４Ａは、ＰＭＯＳトランジスタ５０、及びＮＭＯＳトランジスタ５１及び５２を含む。電流制御発振器１４Ａは更に、ＰＭＯＳトランジスタ２５−１乃至２５−３、ＮＭＯＳトランジスタ２６−１乃至２６−３、インバータ２７−１乃至２７−３、及び容量素子２８−１乃至２８−３を含む。第１乃至第３の可変遅延回路１４Ａ−１乃至１４Ａ−３は縦続接続され、第３の可変遅延回路１４Ａ−３の出力が第１の可変遅延回路１４Ａ−１の入力に接続されて、発振ループ１５Ａを形成している。
【００２４】
図４に示すＶ／Ｉ変換器１７からの制御信号電流がＮＭＯＳトランジスタ５１に流される。ＮＭＯＳトランジスタ５１と５２とはカレントミラー回路を形成しており、ＮＭＯＳトランジスタ５２にも上記と同一の電流量の電流が流れる。更に、ＮＭＯＳトランジスタ５２に直列に接続されるＰＭＯＳトランジスタ５０にも同一の電流量の電流が流れる。この電流量の電流を流すＰＭＯＳトランジスタ５０のゲート電圧が、ＰＭＯＳトランジスタ２５−１乃至２５−３のゲートに印加される。また上記の電流量の電流を流すＮＭＯＳトランジスタ５２のゲート電圧が、ＮＭＯＳトランジスタ２６−１乃至２６−３のゲートに印加される。従って、図４に示すＶ／Ｉ変換器１７からの制御信号電流に応じて、ＰＭＯＳトランジスタ２５−１乃至２５−３及びＮＭＯＳトランジスタ２６−１乃至２６−３の抵抗値（電流量）が変化し、発振ループ１５Ａの発振周波数が変化する。
【００２５】
図７は、可変フィルタ回路１０Ａの構成の一例を示す図である。図７において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図７に示す可変フィルタ回路１０Ａは、ＰＭＯＳトランジスタ６０、及びＮＭＯＳトランジスタ６１及び６２を含む。可変フィルタ回路１０Ａは更に、ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６、インバータ３７、及び容量素子３８を含む。ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６、インバータ３７、及び容量素子３８が、可変遅延回路１６Ａ（図４参照）を構成する。
【００２６】
図４に示すＶ／Ｉ変換器１７からの制御信号電流がＮＭＯＳトランジスタ６１に流される。ＮＭＯＳトランジスタ６１と６２とはカレントミラー回路を形成しており、ＮＭＯＳトランジスタ６２にも上記と同一の電流量の電流が流れる。更に、ＮＭＯＳトランジスタ６２に直列に接続されるＰＭＯＳトランジスタ６０にも同一の電流量の電流が流れる。この電流量の電流を流すＰＭＯＳトランジスタ６０のゲート電圧が、ＰＭＯＳトランジスタ３５のゲートに印加される。また上記の電流量の電流を流すＮＭＯＳトランジスタ６２のゲート電圧が、ＮＭＯＳトランジスタ３６のゲートに印加される。従って、図４に示すＶ／Ｉ変換器１７からの制御信号電流に応じて、可変フィルタ回路１０Ａにより除去可能なノイズの大きさが変化する。
【００２７】
図８は、ＰＬＬ回路の構成の更に別の一例を示す図である。図８において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図８に示すＰＬＬ回路は、図１に示すＰＬＬ回路と比較して、制御信号の電圧値を変換する電圧変換器１８が設けられている点が異なる。電圧変換器１８により電圧値を変換した後の制御信号の電圧値に応じて、可変フィルタ回路１０の可変遅延回路１６が動作する。電圧変換器１８は、ＣＰＵ等の外部からのフィルタ特性制御信号に応じて、変換前の電圧値と変換後の電圧値との関係を調整する。
【００２８】
図９は、電圧変換器１８の構成の一例を示す図である。図９に示す電圧変換器１８は、オペアンプ７０、複数の直列接続された抵抗素子７１、及び複数のスイッチ回路７２を含む。オペアンプ７０は、電圧変換器１８への入力電圧を非反転入力端に受け取る。オペアンプ７０の出力は、複数の抵抗素子７１の列の一端に接続される。複数の抵抗素子７１の列の他端はグランドに接続される。複数の抵抗素子７１の列で分圧された中間点の電圧が、オペアンプ７０の反転入力端にフィードバックされる。複数の抵抗素子７１の列により分圧され生成された複数の電圧は、複数のスイッチ回路７２のうちの導通した１つにより選択され、電圧変換器１８の出力電圧となる。複数のスイッチ回路７２のうちの何れを導通させるかは、外部から供給される出力電圧選択信号（フィルタ特性制御信号）により決定される。これにより、出力電圧（ループフィルタ１３の出力電圧）よりも高い電圧或いは低い電圧を自由に生成して、可変遅延回路１６に供給することができる。
【００２９】
図１０は、ＰＬＬ回路の構成の更に別の一例を示す図である。図１０において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１０に示すＰＬＬ回路は、図４に示すＰＬＬ回路と比較して、制御信号の電流値を変換する電流変換器１８Ａが設けられている点が異なる。電流変換器１８Ａにより電流値を変換した後の制御信号の電流値に応じて、可変フィルタ回路１０Ａの可変遅延回路１６Ａが動作する。電流変換器１８Ａは、ＣＰＵ等の外部からのフィルタ特性制御信号に応じて、変換前の電流値と変換後の電流値との関係を調整する。
【００３０】
図１１は、電流変換器１８Ａの構成の一例を示す図である。図１１に示す電流変換器１８Ａは、ＰＭＯＳトランジスタ８０、ＮＭＯＳトランジスタ８１及び８２、複数のＰＭＯＳトランジスタ８３、及び複数のスイッチ回路８４を含む。図１０に示すＶ／Ｉ変換器１７からの制御信号電流がＮＭＯＳトランジスタ８１に流される。ＮＭＯＳトランジスタ８１と８２とはカレントミラー回路を形成しており、ＮＭＯＳトランジスタ８２にも上記と同一の電流量の電流が流れる。更に、ＮＭＯＳトランジスタ８２に直列に接続されるＰＭＯＳトランジスタ８０にも同一の電流量の電流が流れる。この電流量の電流を流すＰＭＯＳトランジスタ８０のゲート電圧が、複数のＰＭＯＳトランジスタ８３のゲートに印加されており、カレントミラー回路を構成している。複数のＰＭＯＳトランジスタ８３により生成される複数の電流は、複数のスイッチ回路８４のうちの導通した１つ又は複数のスイッチ回路を介して、電流変換器１８の出力電流として送出される。複数のスイッチ回路７２のうちの幾つを導通させるかは、外部から供給される出力電流選択信号（フィルタ特性制御信号）により決定される。これにより、出力電流（Ｖ／Ｉ変換器１７の出力電流）よりも大きい電流を自由に生成して、可変遅延回路１６Ａに供給することができる。なおＮＭＯＳトランジスタ８１と８２とのゲート幅を異ならせ、ＮＭＯＳトランジスタ８２に流れるドレイン電流をＮＭＯＳトランジスタ８１に流れるドレイン電流の１／ｎ（ｎ：自然数）としてもよい。この場合、出力電流（Ｖ／Ｉ変換器１７の出力電流）よりも小さい電流或いは大きい電流を自由に生成して、可変遅延回路１６Ａに供給することができる。
【００３１】
図１２は、ＰＬＬ回路の構成の更に別の一例を示す図である。図１２において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２に示すＰＬＬ回路は、図８に示すＰＬＬ回路と比較して、Ｎ分周器９０、Ｍ分周器９１、及びデコーダ９２が追加で設けられている点が異なる。Ｎ分周器９０は、分周設定信号に応じた分周率Ｎにより、可変フィルタ回路１０の出力するフィルタ処理後のクロック信号を分周する。Ｍ分周器９１は、分周設定信号に応じた分周率Ｍにより、電圧制御発振器１４の出力する出力クロック信号ＯＣＬＫを分周する。これら分周器９０及び９１による分周後のクロック信号を位相比較対象の信号として位相比較器１１に入力する。デコーダ９２は、Ｎ分周を指定する分周設定信号とＭ分周を指定する分周設定信号とをデコードして、フィルタ特性制御信号を生成する。電圧変換器１８は、このフィルタ特性制御信号に応じて、変換前の電圧値と変換後の電圧値との関係を調整する。なお図１２の構成では、Ｎ分周器９０とＭ分周器９１との２つの分周器を設けているが、何れか一方のみを設けた構成としてもよい。
【００３２】
電圧変換器１８が設けられていない図１の構成において、適切なノイズ除去が実現されているとする。そのままの条件で、図８に示すようにＮ分周器９０とＭ分周器９１との２つの分周器を設けた場合を考える。この場合、位相同期がとれた状態では、基準クロック信号ＲＣＬＫのＮ分の１が出力クロック信号ＯＣＬＫのM分の１に等しくなるので、基準クロック信号ＲＣＬＫの周波数は出力周波数のＮ／Ｍとなる。分周器が設けられていない状態（即ちＮ＝Ｍ＝１）において可変遅延回路１６の制御電圧が適正値であったのだから、図８に示す構成の場合、電圧変換器１８から可変遅延回路１６に印加される制御電圧を、上記適正値の例えばＮ／Ｍ倍とすればよい。即ち、電圧変換器１８により入力電圧のＮ／Ｍ倍の電圧を生成するような信号を、デコーダ９２により生成すればよい。
【００３３】
図１３は、ＰＬＬ回路の構成の更に別の一例を示す図である。図１３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示すＰＬＬ回路は、図１に示すＰＬＬ回路と比較して、スイッチ回路１９が設けられている点が異なる。スイッチ回路１９は、図示下側のノードに接続されると、基準クロック信号ＲＣＬＫを可変フィルタ回路１０を介することなく位相比較対象の信号として位相比較器１１に供給する第１の経路を選択する。またスイッチ回路１９は、図示上側のノードに接続されると、基準クロック信号ＲＣＬＫから可変フィルタ回路１０を介して得られるフィルタ処理後のクロック信号を、位相比較対象の信号として位相比較器１１に供給する第２の経路を選択する。スイッチ回路１９は、上記第１の経路と第２の経路との何れか一方を選択して切り替え可能な構成となっている。
【００３４】
スイッチ回路１９は、ＣＰＵ等の外部からのフィルタバイパス制御信号に応じて、切り替え動作を実行してよい。例えば、ＰＬＬ回路が位相同期を確立するまでの初期動作時（ロック前）には基準クロック信号ＲＣＬＫを直接に位相比較器１１に供給し、ＰＬＬ回路が位相同期を確立した後（ロック後）においてはフィルタ処理後のクロック信号を位相比較器１１に供給してよい。仮に位相をロックするための初期動作時において、位相同期確立に必要なクロックのパルス信号までも可変フィルタ回路１０を通過できないような初期状態に可変フィルタ回路１０が設定されているとすると、ＰＬＬ回路が全く所望の動作を実行できないことになる。上記のように、位相をロックするための初期動作時において、基準クロック信号ＲＣＬＫを直接に位相比較器１１に供給するようにすれば、可変フィルタ回路１０の初期状態に関わらず、確実に位相同期を確立することができる。また位相同期の確立後は、フィルタ処理後のクロック信号を位相比較器１１に供給することで、確実にノイズの影響を除去することができる。
【００３５】
図１４は、図１３のＰＬＬ回路の構成の変形例を示す図である。図１４において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１４に示すＰＬＬ回路は、図１３に示すＰＬＬ回路と比較して、カウンタ１００が設けられている点が異なる。カウンタ１００は、基準クロック信号ＲＣＬＫのパルス数を計数し、計数値が所定値になると出力をアサートする。カウンタ１００の出力のアサートに応じてスイッチ回路１９が前記第１の経路から前記第２の経路に切り替える。上記所定値として、位相同期を確立させる動作（位相ロック動作）が終了するのに必要なパルス数を設定すればよい。
【００３６】
図１５は、図１３のＰＬＬ回路の構成の別の変形例を示す図である。図１５において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５に示すＰＬＬ回路は、図１３に示すＰＬＬ回路と比較して、ロック検出回路１０１が設けられている点が異なる。ロック検出回路１０１は、位相比較器１１の出力する制御信号に基づいて位相が同期した状態を検出すると出力をアサートする。このロック検出回路１０１の出力のアサートに応じて、スイッチ回路１９が、前記第１の経路から前記第２の経路に切り替える。
【００３７】
図１６は、位相比較器１１の回路構成の一例を示す図である。図１６の位相比較器１１は、ＮＡＮＤ回路１１１乃至１１８、インバータ１１９乃至１２１、及びＡＮＤ回路１２２を含む。位相比較器１１は、ＮＡＮＤ回路１１８の出力である周波数アップ信号出力がＨＩＧＨであり、ＡＮＤ回路１２２の出力である周波数ダウン信号出力がＬＯＷである状態で、入力の変化を待ち受ける。周波数アップ信号出力のＨＩＧＨ及び周波数ダウン信号出力のＬＯＷは、それぞれの信号のネゲート状態である。周波数アップ信号出力は次段のチャージポンプ１２のＰＭＯＳトランジスタのゲートに印加され、周波数ダウン信号出力は次段のチャージポンプ１２のＮＭＯＳトランジスタのゲートに印加される。これらのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより、チャージポンプ１２の容量素子への充放電が行なわれる。
【００３８】
上記の待ち受け状態で、例えば基準クロック信号が比較クロック信号よりも先にＨＩＧＨからＬＯＷに変化すると、ＮＡＮＤ回路１１１の出力がＨＩＧＨに変化し、ＮＡＮＤ回路１１８の周波数アップ信号出力がＬＯＷに変化する。即ち周波数アップ信号出力がアサート状態（ＬＯＷ）となる。その後、比較クロック信号がＨＩＧＨからＬＯＷに変化すると、ＮＡＮＤ回路１１６の出力がＨＩＧＨに変化し、ＡＮＤ回路１２２の周波数ダウン信号出力がＨＩＧＨに変化する。即ち周波数ダウン信号出力がアサート状態（ＨＩＧＨ）となる。またＮＡＮＤ回路１１６の出力のＨＩＧＨへの変化により、ＮＡＮＤ回路１１７の入力が全てＨＩＧＨとなり、ＮＡＮＤ回路１１７の出力がＨＩＧＨからＬＯＷへと変化する。これにより、周波数アップ信号出力及び周波数ダウン信号出力がそれぞれＨＩＧＨ及びＬＯＷへと同時に変化すると共に、位相比較器１１がリセットされる。その後、基準クロック信号と比較クロック信号とがＨＩＧＨに戻ると、位相比較器１１は上記の待ち受け状態に戻る。
【００３９】
また上記の待ち受け状態で、基準クロック信号と比較クロック信号とが同時にＨＩＧＨからＬＯＷに変化すると、周波数アップ信号出力のＬＯＷへの変化及び周波数ダウン信号出力のＨＩＧＨへの変化が同時に起こる。更に、その直後に、位相比較器１１のリセットとともに周波数アップ信号出力のＨＩＧＨへの変化及び周波数ダウン信号出力のＬＯＷへの変化が同時に起こる。
【００４０】
このように、クロックの位相同期がとれている状態では、周波数アップ信号出力のアサート状態と周波数ダウン信号出力のアサート状態とが同一期間に発生する。またクロック間に位相差がある状態では、位相差に等しい期間だけ一方の信号出力のアサート状態が他方の信号のアサート状態よりも長く発生する。このような位相比較結果信号を出力する位相比較器１１に対しては、図１５に示すロック検出回路１０１にはＸＯＲ回路（排他的論理和回路）を用いることができる。クロックの位相同期がとれている状態では、周波数アップ信号出力の論理値と周波数ダウン信号出力の論理値とは常に逆になっているので、ＸＯＲ回路の出力はＨＩＧＨに固定される。またクロック間に位相差がある状態では、位相差に等しい期間だけ両方の信号出力が同一論理値となるので、ＸＯＲ回路の出力は位相差に等しい期間ＬＯＷとなる。ロック検出回路１０１は、ＸＯＲ回路の出力がＨＩＧＨ固定であることを検出すると、スイッチ回路１９を前記第１の経路から前記第２の経路に切り替えてよい。
【００４１】
図１７は、図１３のＰＬＬ回路の構成の更に別の変形例を示す図である。図１７において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１７に示すＰＬＬ回路は、図１３に示すＰＬＬ回路と比較して、ロック検出回路１０２が設けられている点が異なる。ロック検出回路１０２は、位相比較器１１の位相比較結果に応じてループフィルタ１３が出力する制御信号に基づいて、位相が同期した状態を検出すると出力をアサートする。このロック検出回路１０２の出力のアサートに応じて、スイッチ回路１９が、前記第１の経路から前記第２の経路に切り替える。
【００４２】
図１８は、ロック検出回路１０２の構成の一例を示す図である。図１８に示すロック検出回路１０２は、容量素子１３１、抵抗素子１３２、及びコンパレータ１３３を含む。容量素子１３１と抵抗素子１３２とが微分回路を構成し、入力されるＶＣＯ制御電圧波形の微分に相当する電圧を生成する。コンパレータ１３３は、微分電圧と基準電圧とを比較して、微分電圧が基準電圧よりも低くなると出力をＨＩＧＨにする。
【００４３】
図１９は、図１８のロック検出回路１０２の動作を説明するための図である。図１９において、ループフィルタ１３から電圧制御発振器１４に印加されるＶＣＯ制御電圧は、例えば電圧波形１４０のような波形となる。即ち、ＰＬＬ回路の動作が開始すると、フィードバック制御に基づいて、位相比較器１１による位相比較結果に応じてＶＣＯ制御電圧が調整される。クロック間の位相が同期するＶＣＯ制御電圧が得られると（即ちロック状態となると）、その後ＶＣＯ制御電圧は略一定値で推移する。
【００４４】
電圧波形１４１は、電圧波形１４０を微分した波形であり、図１８に示すコンパレータ１３３の反転入力端に入力される電圧波形である。また電圧波形１４２は、基準電圧であり、コンパレータ１３３の非反転入力端に入力される電圧波形である。コンパレータ１３３は、微分電圧と基準電圧とを比較して、その大小関係に応じて電圧波形１４３として示す出力電圧を生成する。コンパレータ１３３の出力電圧は、ＰＬＬ回路の動作開始タイミングＴ０から暫くの期間ＬＯＷとなり、位相同期が確立されたタイミングＴ１においてＨＩＧＨとなる。ロック検出回路１０２は、コンパレータ１３３の出力によりスイッチ回路１９を制御し、コンパレータ１３３の出力がＨＩＧＨになるとスイッチ回路１９を前記第１の経路から前記第２の経路に切り替えてよい。
【００４５】
図２０は、ＰＬＬ回路を内蔵するシステムの構成の一例を示す図である。例えば半導体装置として単一のチップとして構成されるシステム１５０は、ＣＰＵ１５１、フラッシュメモリ１５２、ＲＡＭ１５３、クロック制御回路１５４、各種リソース１５６、及びバス１５７を含む。ＣＰＵ１５１、フラッシュメモリ１５２、ＲＡＭ１５３、クロック制御回路１５４、及び各種リソース１５６は、バス１５７を介して、互いに信号をやり取りする。クロック制御回路１５４は、前述の例えば図８又は図９に示すＰＬＬ回路１５５を含み、基準クロック信号に応じて出力クロック信号を生成する。クロック制御回路１５４が生成した出力クロック信号は、システム１５０内の各ユニットに供給されて、システムのクロック同期した動作を実現する。ＰＬＬ回路１５５は、ＣＰＵ１５１からの信号に応じて制御信号の値を変換する変換回路１８又は１８Ａ（図８及び図９参照）を含む。
【００４６】
このクロック制御回路１５４のＰＬＬ回路１５５は、ＣＰＵ１５１からの分周設定信号に応じた分周率により基準クロック信号及び出力クロック信号の少なくとも一方を分周する分周器（例えば図１２のＮ分周器９０又はＭ分周器９１）を更に含んでもよい。この場合、変換回路１８は分周設定信号に応じて制御信号の値を変換する。またＰＬＬ回路１５５は、前述のスイッチ回路１９（図１３，１４，１５，１７参照）を含んでもよい。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４８】
なお本願は以下の内容を含むものである。
（付記１）
第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、
前記第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、
前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、前記信号遅延に応じて前記第３のクロック信号を発振する発振回路と
を含み、
前記フィルタ回路は、前記第１の遅延回路と同一構成であり前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、前記第２の遅延回路により前記第１のクロック信号をフィルタ処理して前記第２のクロック信号を生成することを特徴とするＰＬＬ回路。
（付記２）
前記制御信号の値を変換する変換回路を更に含み、前記値を変換した後の前記制御信号の値に応じて前記第２の遅延回路は動作することを特徴とする付記１記載のＰＬＬ回路。
（付記３）
分周設定信号に応じた分周率により前記第２のクロック信号及び前記第３のクロック信号の少なくとも一方を分周する分周器を更に含み、前記分周器による分周後のクロック信号を位相比較対象の信号として前記位相比較回路に入力し、前記変換回路は前記分周設定信号に応じて前記制御信号の値を変換することを特徴とする付記２記載のＰＬＬ回路。
（付記４）
前記第１のクロック信号を前記フィルタ回路を介することなく位相比較対象の信号として前記位相比較回路に供給する第１の経路と、前記第１のクロック信号から前記フィルタ回路を介して得られる前記第２のクロック信号を位相比較対象の信号として前記位相比較回路に供給する第２の経路と、を選択して切り替え可能なスイッチ回路を更に含むことを特徴とする付記１乃至３何れか一項記載のＰＬＬ回路。
（付記５）
前記第１のクロック信号のパルス数を計数し、計数値が所定値になると出力をアサートするカウンタを更に含み、前記カウンタの出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする付記４記載のＰＬＬ回路。
（付記６）
前記位相比較回路の出力する前記制御信号に基づいて前記第２のクロック信号と前記第３のクロック信号との位相が同期した状態を検出すると出力をアサートする検出回路を更に含み、前記検出回路の出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする付記４記載のＰＬＬ回路。
（付記７）
基準クロック信号に応じて出力クロック信号を生成するクロック制御回路と、
処理ユニットと
を含み、前記クロック制御回路は、
前記基準クロック信号をフィルタ処理して第１のクロック信号を生成するフィルタ回路と、
前記第１のクロック信号と前記出力クロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、
前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、前記信号遅延に応じて前記出力クロック信号を発振する発振回路と、
前記処理ユニットからの信号に応じて前記制御信号の値を変換する変換回路と
を含み、
前記フィルタ回路は、前記第１の遅延回路と同一構成であり前記値を変換した後の前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、前記第２の遅延回路により前記基準クロック信号をフィルタ処理して前記第１のクロック信号を生成することを特徴とするシステム。
（付記８）
前記クロック制御回路は、前記処理ユニットからの分周設定信号に応じた分周率により前記第１のクロック信号及び前記出力クロック信号の少なくとも一方を分周する分周器を更に含み、前記分周器による分周後のクロック信号を位相比較対象の信号として前記位相比較回路に入力し、前記変換回路は前記分周設定信号に応じて前記制御信号の値を変換することを特徴とする付記７記載のシステム。
（付記９）
前記クロック制御回路は、前記基準クロック信号を前記フィルタ回路を介することなく位相比較対象の信号として前記位相比較回路に供給する第１の経路と、前記第１のクロック信号から前記フィルタ回路を介して得られる前記第２のクロック信号を位相比較対象の信号として前記位相比較回路に供給する第２の経路と、を選択して切り替え可能なスイッチ回路を更に含むことを特徴とする付記７又は８記載のシステム。
（付記１０）
前記クロック制御回路は、前記基準クロック信号のパルス数を計数し、計数値が所定値になると出力をアサートするカウンタを更に含み、前記カウンタの出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする付記９記載のシステム。
（付記１１）
前記位相比較回路の出力する前記制御信号に基づいて前記第１のクロック信号と前記出力クロック信号との位相が同期した状態を検出すると出力をアサートする検出回路を更に含み、前記検出回路の出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする付記９記載のシステム。
（付記１２）
第１のクロック信号をフィルタ処理して第２のクロック信号を生成し、
前記第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成し、
前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を利用して、前記信号遅延に応じた前記第３のクロック信号を発振する
各段階を含み、
前記フィルタ処理は、前記第１の遅延回路と同一構成であり前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を利用し、前記第２の遅延回路により前記第１のクロック信号をフィルタ処理して前記第２のクロック信号を生成することを特徴とするＰＬＬ回路のノイズ除去方法。
【符号の説明】
【００４９】
１０ 可変フィルタ回路
１１ 位相比較器
１２ チャージポンプ
１３ ループフィルタ
１４ 電圧制御発振器
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは位相の自動制御を行なう回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路は基準クロック信号を受け取り、この基準クロック信号に位相の同期した発振信号を出力する。位相同期がとれている状態で、基準クロック信号にノイズが混入すると、このノイズが原因でＰＬＬのロックがはずれる（位相の同期がはずれる）という不具合が発生する場合がある。このような不具合が発生しないように、一般的には、基準クロック信号をノイズフィルタ回路に通過させてノイズを除去してから、ＰＬＬの位相比較回路に入力する。
【０００３】
上記のようなノイズフィルタ回路はローパスフィルタ特性を有する。一般に、ノイズを除去する目的においては、フィルタのカットオフ周波数をできるだけ低くすることが好ましい。しかしながら、ＰＬＬ回路の入力部分においてカットオフ周波数を低くしすぎると、基準クロック信号自身が検出可能な信号としてフィルタを通過できなくなってしまう。従って、動作周波数などの動作条件等を含むＰＬＬ回路の用途に合わせて、適切な特性を有するフィルタを設計してやらなければならないという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１０１５７７号公報
【特許文献２】特開２０００−２６９９４７号公報
【特許文献３】特開２００１−２６７９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上を鑑みると、ノイズフィルタ回路の特定を適切に自動設定可能なＰＬＬ回路が望まれる。
【課題を解決するための手段】
【０００６】
ＰＬＬ回路は、第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、前記第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、前記信号遅延に応じて前記第３のクロック信号を発振する発振回路とを含み、前記フィルタ回路は、前記第１の遅延回路と同一構成であり前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、前記第２の遅延回路により前記第１のクロック信号をフィルタ処理して前記第２のクロック信号を生成することを特徴とする。
【発明の効果】
【０００７】
本願開示の少なくとも１つの実施例によれば、フィルタ回路は、発振回路中の遅延回路と同一構成であり制御信号の値に応じた信号遅延をもたらす遅延回路を含む。これにより、発振周波数に応じたフィルタ処理が可能となる。また発振ループの遅延回路とフィルタ処理の遅延回路とに同一の回路構成の回路を用いることにより、発振周期の変化量に対するフィルタ処理特性の変化量を、発振周波数の値に関わらず略一定として、安定した制御を実現することができる。またプロセス変動や温度変化などにより発振ループの遅延回路の特性が変動しても、フィルタ処理用の遅延回路の特性も同様に変動するので、種々の条件下で安定した制御を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】ＰＬＬ回路の構成の一例を示す図である。
【図２】電圧制御発振器の構成の一例を示す図である。
【図３】可変フィルタ回路の構成の一例を示す図である。
【図４】ＰＬＬ回路の構成の別の一例を示す図である。
【図５】Ｖ／Ｉ変換器の構成の一例を示す図である。
【図６】電流制御発振器の構成の一例を示す図である。
【図７】可変フィルタ回路の構成の一例を示す図である。
【図８】ＰＬＬ回路の構成の更に別の一例を示す図である。
【図９】電圧変換器の構成の一例を示す図である。
【図１０】ＰＬＬ回路の構成の更に別の一例を示す図である。
【図１１】電流変換器の構成の一例を示す図である。
【図１２】ＰＬＬ回路の構成の更に別の一例を示す図である。
【図１３】ＰＬＬ回路の構成の更に別の一例を示す図である。
【図１４】図１３のＰＬＬ回路の構成の変形例を示す図である。
【図１５】図１３のＰＬＬ回路の構成の別の変形例を示す図である。
【図１６】位相比較器の回路構成の一例を示す図である。
【図１７】図１３のＰＬＬ回路の構成の更に別の変形例を示す図である。
【図１８】ロック検出回路の構成の一例を示す図である。
【図１９】図１８のロック検出回路の動作を説明するための図である。
【図２０】ＰＬＬ回路を内蔵するシステムの構成の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１０】
図１は、ＰＬＬ回路の構成の一例を示す図である。図１に示すＰＬＬ回路は、可変フィルタ回路１０、位相比較器１１、チャージポンプ１２、ループフィルタ１３、及び電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１４を含む。可変フィルタ回路１０は、基準クロック信号ＲＣＬＫをフィルタ処理して、フィルタ処理後のクロック信号を生成する。位相比較器１１は、フィルタ処理後のクロック信号と出力クロック信号ＯＣＬＫとの位相比較を行い、位相比較結果を示す信号を生成する。チャージポンプ１２は、位相比較器１１からの位相比較結果を示す信号に基づいて、位相比較結果に応じた電圧信号を生成する。ループフィルタ１３は、チャージポンプ１２からの電圧信号をローパスフィルタ処理して実効的に積分処理することにより、不必要な細かい変動を除去し、位相比較結果に応じた制御信号を生成する。電圧制御発振器１４は、入力電圧値に応じた発振周波数で発振する発振器であり、少なくとも１つ又は複数の可変遅延回路１４−１、１４−２、・・・により構成される発振ループ１５を有する。電圧制御発振器１４は、ループフィルタ１３からの制御信号の電圧値に応じた信号遅延をもたらす遅延回路（例えば１４−１）を少なくとも含み、この信号遅延に応じて出力クロック信号ＯＣＬＫを発振する。ここで各可変遅延回路１４−１、１４−２、・・・は、互いに同一の構成である。例えば、電圧制御発振器１４の複数の可変遅延回路の個数が３つであり、発振周波数が１００ＭＨｚの場合、可変遅延回路の遅延は１／１００÷６≒１．６ｎｓとなる。なおここで、各可変遅延回路は入力の論理値に対して出力の論理値を反転させるインバータ形式の回路であるとして、除算の除数を３の２倍の６としている。
【００１１】
図１の構成において、可変フィルタ回路１０は、前記遅延回路（例えば１４−１）と同一構成であり前記制御信号の電圧値に応じた信号遅延をもたらす可変遅延回路１６を含む。可変フィルタ回路１０は、可変遅延回路１６により基準クロック信号ＲＣＬＫをフィルタ処理することにより、フィルタ処理後のクロック信号を生成する。このように、出力クロック信号ＯＣＬＫの発振周波数を制御する制御信号の電圧に応じて、可変遅延回路１６によりフィルタ処理することにより、発振周波数に応じたフィルタ処理が可能となる。また発振ループの可変遅延回路とフィルタ処理の可変遅延回路とに、同一の回路構成の回路を用いている。これにより、発振周期の変化量に対するフィルタ処理特性の変化量を、発振周波数の値に関わらず略一定として、安定した制御を実現することができる。またプロセス変動や温度変化などにより発振ループの可変遅延回路の特性が変動しても、フィルタ処理用の可変遅延回路の特性も同様に変動するので、種々の条件下で安定した制御を実現することができる。
【００１２】
図２は、電圧制御発振器１４の構成の一例を示す図である。図２に示す電圧制御発振器１４は、ＰＭＯＳトランジスタ２０及び２１、ＮＭＯＳトランジスタ２２及び２３、及び抵抗２４を含む。電圧制御発振器１４は更に、ＰＭＯＳトランジスタ２５−１乃至２５−３、ＮＭＯＳトランジスタ２６−１乃至２６−３、インバータ２７−１乃至２７−３、及び容量素子２８−１乃至２８−３を含む。ＰＭＯＳトランジスタ２５−１、ＮＭＯＳトランジスタ２６−１、インバータ２７−１、及び容量素子２８−１が、第１の可変遅延回路１４−１を構成する。ＰＭＯＳトランジスタ２５−２、ＮＭＯＳトランジスタ２６−２、インバータ２７−２、及び容量素子２８−２が、第２の可変遅延回路１４−２を構成する。ＰＭＯＳトランジスタ２５−３、ＮＭＯＳトランジスタ２６−３、インバータ２７−３、及び容量素子２８−３が、第３の可変遅延回路１４−３を構成する。第１乃至第３の可変遅延回路１４−１乃至１４−３は縦続接続され、第３の可変遅延回路１４−３の出力が第１の可変遅延回路１４−１の入力に接続されて、発振ループ１５を形成している。
【００１３】
図１に示すループフィルタ１３からの制御信号電圧がＮＭＯＳトランジスタ２２のゲートに印加される。これにより、ＮＭＯＳトランジスタ２２には制御信号電圧に応じた電流量Ｉｄのドレイン電流が流れる。この時、ＮＭＯＳトランジスタ２２に直列に接続されるＰＭＯＳトランジスタ２０にも同一の電流量Ｉｄの電流が流れる。ＰＭＯＳトランジスタ２０と２１とはカレントミラー回路を形成しており、ＰＭＯＳトランジスタ２１にも上記と同一の電流量Ｉｄの電流が流れる。更に、ＰＭＯＳトランジスタ２１に直列に接続されるＮＭＯＳトランジスタ２３にも同一の電流量Ｉｄの電流が流れる。この電流量Ｉｄの電流を流すＰＭＯＳトランジスタ２０及び２１のゲート電圧が、遅延制御信号Ｐとして、ＰＭＯＳトランジスタ２５−１乃至２５−３のゲートに印加される。また、電流量Ｉｄの電流を流すＮＭＯＳトランジスタ２３のゲート電圧が、遅延制御信号Ｎとして、ＮＭＯＳトランジスタ２６−１乃至２６−３のゲートに印加される。従って、図１に示すループフィルタ１３からの制御信号電圧に応じて、ＰＭＯＳトランジスタ２５−１乃至２５−３及びＮＭＯＳトランジスタ２６−１乃至２６−３の抵抗値（電流量）が変化する。
【００１４】
ループフィルタ１３からの制御信号電圧が低くなり、上記抵抗値が増大（電流量が減少）すると、容量素子２８−１乃至２８−３の充放電速度が低下して信号波形の遷移が緩やかになる。その結果、インバータ２７−１乃至２７−３の出力信号の遷移タイミングが遅くなる。即ち、入力信号の遷移に応答して出力信号が遷移する際の入力信号の遷移開始から出力信号が遷移するまでの時間が長くなる。このようにして、ＰＭＯＳトランジスタ２５−１乃至２５−３及びＮＭＯＳトランジスタ２６−１乃至２６−３の抵抗値が増大すると、第１乃至第３の可変遅延回路１４−１乃至１４−３の各々の遅延時間が長くなる。即ち、ループフィルタ１３からの制御信号電圧が低くなると、発振ループ１５の発振周波数が低くなる。
【００１５】
逆にループフィルタ１３からの制御信号電圧が高くなり、抵抗値が減少（電流量が増大）すると、容量素子２８−１乃至２８−３の充放電速度が上昇して信号波形の遷移が急峻になる。その結果、インバータ２７−１乃至２７−３の出力信号の遷移タイミングが早くなる。即ち、入力信号の遷移に応答して出力信号が遷移する際の入力信号の遷移開始から出力信号が遷移するまでの時間が短くなる。このようにして、ＰＭＯＳトランジスタ２５−１乃至２５−３及びＮＭＯＳトランジスタ２６−１乃至２６−３の抵抗値が減少すると、第１乃至第３の可変遅延回路１４−１乃至１４−３の各々の遅延時間が短くなる。即ち、ループフィルタ１３からの制御信号電圧が高くなると、発振ループ１５の発振周波数が高くなる。
【００１６】
図３は、可変フィルタ回路１０の構成の一例を示す図である。図３に示す可変フィルタ回路１０は、ＰＭＯＳトランジスタ３０及び３１、ＮＭＯＳトランジスタ３２及び３３、及び抵抗３４を含む。可変フィルタ回路１０は更に、ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６、インバータ３７、及び容量素子３８を含む。ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６、インバータ３７、及び容量素子３８が、可変遅延回路１６（図１参照）を構成する。
【００１７】
図１に示すループフィルタ１３からの制御信号電圧がＮＭＯＳトランジスタ３２のゲートに印加される。これにより、ＮＭＯＳトランジスタ３２には制御信号電圧に応じた電流量Ｉｄのドレイン電流が流れる。この時、ＮＭＯＳトランジスタ３２に直列に接続されるＰＭＯＳトランジスタ３０にも同一の電流量Ｉｄの電流が流れる。ＰＭＯＳトランジスタ３０と３１とはカレントミラー回路を形成しており、ＰＭＯＳトランジスタ３１にも上記と同一の電流量Ｉｄの電流が流れる。更に、ＰＭＯＳトランジスタ３１に直列に接続されるＮＭＯＳトランジスタ３３にも同一の電流量Ｉｄの電流が流れる。この電流量Ｉｄの電流を流すＰＭＯＳトランジスタ３０及び３１のゲート電圧が、遅延制御信号Ｐとして、ＰＭＯＳトランジスタ３５のゲートに印加される。また、電流量Ｉｄの電流を流すＮＭＯＳトランジスタ３３のゲート電圧が、遅延制御信号Ｎとして、ＮＭＯＳトランジスタ３６のゲートに印加される。従って、図１に示すループフィルタ１３からの制御信号電圧に応じて、ＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３６の抵抗値が変化する。
【００１８】
ループフィルタ１３からの制御信号電圧が低くなり、上記抵抗値が増大（電流量が減少）すると、容量素子３８の充放電速度が低下して信号波形の遷移が緩やかになる。その結果、インバータ３７の出力信号の遷移タイミングが遅くなる。即ち、入力信号の遷移に応答して出力信号が遷移する際の入力信号の遷移開始から出力信号が遷移するまでの時間が長くなる。またその際、フィルタ入力信号にノイズが含まれる場合に、フィルタ出力信号にノイズが現れるために最低限必要なノイズの幅及び高さが大きくなる。即ち、ループフィルタ１３からの制御信号電圧が低くなると、より大きなノイズを除去することができるようになる。
【００１９】
逆にループフィルタ１３からの制御信号電圧が高くなり、抵抗値が減少（電流量が増大）すると、容量素子３８の充放電速度が上昇して信号波形の遷移が急峻になる。その結果、インバータ３７の出力信号の遷移タイミングが早くなる。即ち、入力信号の遷移に応答して出力信号が遷移する際の入力信号の遷移開始から出力信号が遷移するまでの時間が短くなる。またその際、フィルタ入力信号にノイズが含まれる場合に、フィルタ出力信号にノイズが現れるために最低限必要なノイズの幅及び高さが小さくなる。即ち、ループフィルタ１３からの制御信号電圧が高くなると、除去可能なノイズがより小さくなる。
【００２０】
図４は、ＰＬＬ回路の構成の別の一例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図４に示すＰＬＬ回路は、図１に示すＰＬＬ回路と比較して、Ｖ／Ｉ変換器１７が設けられ、発振周波数を電圧制御ではなく電流制御する点が異なる。またこれに伴い、電圧制御発振器１４の代りに電流制御発振器（ＩＣＯ）１４Ａが設けられ、また可変フィルタ回路１０の代りに可変フィルタ回路１０Ａが設けられる。電圧制御の代りに電流制御する点を除けば、図４のＰＬＬ回路の動作は図１のＰＬＬ回路の動作と同一である。
【００２１】
Ｖ／Ｉ変換器１７は、ループフィルタ１３からの制御信号の電圧値を電流値に変換する。電流制御発振器１４Ａは、入力電流値に応じた発振周波数で発振する発振器であり、少なくとも１つ又は複数の可変遅延回路１４Ａ−１、１４Ａ−２、・・・により構成される発振ループ１５Ａを有する。電流制御発振器１４Ａは、Ｖ／Ｉ変換器１７からの制御信号の電流値に応じた信号遅延をもたらす遅延回路（例えば１４−１）を少なくとも含み、この信号遅延に応じて出力クロック信号ＯＣＬＫを発振する。可変フィルタ回路１０Ａは、前記遅延回路（例えば１４−１）と同一構成であり前記制御信号の電流値に応じた信号遅延をもたらす可変遅延回路１６Ａを含む。可変フィルタ回路１０Ａは、可変遅延回路１６Ａにより基準クロック信号ＲＣＬＫをフィルタ処理することにより、フィルタ処理後のクロック信号を生成する。
【００２２】
図５は、Ｖ／Ｉ変換器１７の構成の一例を示す図である。図５に示すＶ／Ｉ変換器１７は、ＰＭＯＳトランジスタ４０乃至４２、ＮＭＯＳトランジスタ４３、及び抵抗４４を含む。図４に示すループフィルタ１３からの制御信号電圧がＮＭＯＳトランジスタ４３のゲートに印加される。これにより、ＮＭＯＳトランジスタ４３には制御信号電圧に応じた電流量Ｉｄのドレイン電流が流れる。この時、ＮＭＯＳトランジスタ４３に直列に接続されるＰＭＯＳトランジスタ４０にも同一の電流量Ｉｄの電流が流れる。ＰＭＯＳトランジスタ４０，４１，４２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ４１及び４２にも上記と同一の電流量Ｉｄの電流が流れる。これらＰＭＯＳトランジスタ４１及び４２に流れる電流のうち、一方が電流制御発振器１４Ａに供給され、他方が可変フィルタ回路１０Ａに供給される。
【００２３】
図６は、電流制御発振器１４Ａの構成の一例を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図６に示す電流制御発振器１４Ａは、ＰＭＯＳトランジスタ５０、及びＮＭＯＳトランジスタ５１及び５２を含む。電流制御発振器１４Ａは更に、ＰＭＯＳトランジスタ２５−１乃至２５−３、ＮＭＯＳトランジスタ２６−１乃至２６−３、インバータ２７−１乃至２７−３、及び容量素子２８−１乃至２８−３を含む。第１乃至第３の可変遅延回路１４Ａ−１乃至１４Ａ−３は縦続接続され、第３の可変遅延回路１４Ａ−３の出力が第１の可変遅延回路１４Ａ−１の入力に接続されて、発振ループ１５Ａを形成している。
【００２４】
図４に示すＶ／Ｉ変換器１７からの制御信号電流がＮＭＯＳトランジスタ５１に流される。ＮＭＯＳトランジスタ５１と５２とはカレントミラー回路を形成しており、ＮＭＯＳトランジスタ５２にも上記と同一の電流量の電流が流れる。更に、ＮＭＯＳトランジスタ５２に直列に接続されるＰＭＯＳトランジスタ５０にも同一の電流量の電流が流れる。この電流量の電流を流すＰＭＯＳトランジスタ５０のゲート電圧が、ＰＭＯＳトランジスタ２５−１乃至２５−３のゲートに印加される。また上記の電流量の電流を流すＮＭＯＳトランジスタ５２のゲート電圧が、ＮＭＯＳトランジスタ２６−１乃至２６−３のゲートに印加される。従って、図４に示すＶ／Ｉ変換器１７からの制御信号電流に応じて、ＰＭＯＳトランジスタ２５−１乃至２５−３及びＮＭＯＳトランジスタ２６−１乃至２６−３の抵抗値（電流量）が変化し、発振ループ１５Ａの発振周波数が変化する。
【００２５】
図７は、可変フィルタ回路１０Ａの構成の一例を示す図である。図７において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図７に示す可変フィルタ回路１０Ａは、ＰＭＯＳトランジスタ６０、及びＮＭＯＳトランジスタ６１及び６２を含む。可変フィルタ回路１０Ａは更に、ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６、インバータ３７、及び容量素子３８を含む。ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６、インバータ３７、及び容量素子３８が、可変遅延回路１６Ａ（図４参照）を構成する。
【００２６】
図４に示すＶ／Ｉ変換器１７からの制御信号電流がＮＭＯＳトランジスタ６１に流される。ＮＭＯＳトランジスタ６１と６２とはカレントミラー回路を形成しており、ＮＭＯＳトランジスタ６２にも上記と同一の電流量の電流が流れる。更に、ＮＭＯＳトランジスタ６２に直列に接続されるＰＭＯＳトランジスタ６０にも同一の電流量の電流が流れる。この電流量の電流を流すＰＭＯＳトランジスタ６０のゲート電圧が、ＰＭＯＳトランジスタ３５のゲートに印加される。また上記の電流量の電流を流すＮＭＯＳトランジスタ６２のゲート電圧が、ＮＭＯＳトランジスタ３６のゲートに印加される。従って、図４に示すＶ／Ｉ変換器１７からの制御信号電流に応じて、可変フィルタ回路１０Ａにより除去可能なノイズの大きさが変化する。
【００２７】
図８は、ＰＬＬ回路の構成の更に別の一例を示す図である。図８において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図８に示すＰＬＬ回路は、図１に示すＰＬＬ回路と比較して、制御信号の電圧値を変換する電圧変換器１８が設けられている点が異なる。電圧変換器１８により電圧値を変換した後の制御信号の電圧値に応じて、可変フィルタ回路１０の可変遅延回路１６が動作する。電圧変換器１８は、ＣＰＵ等の外部からのフィルタ特性制御信号に応じて、変換前の電圧値と変換後の電圧値との関係を調整する。
【００２８】
図９は、電圧変換器１８の構成の一例を示す図である。図９に示す電圧変換器１８は、オペアンプ７０、複数の直列接続された抵抗素子７１、及び複数のスイッチ回路７２を含む。オペアンプ７０は、電圧変換器１８への入力電圧を非反転入力端に受け取る。オペアンプ７０の出力は、複数の抵抗素子７１の列の一端に接続される。複数の抵抗素子７１の列の他端はグランドに接続される。複数の抵抗素子７１の列で分圧された中間点の電圧が、オペアンプ７０の反転入力端にフィードバックされる。複数の抵抗素子７１の列により分圧され生成された複数の電圧は、複数のスイッチ回路７２のうちの導通した１つにより選択され、電圧変換器１８の出力電圧となる。複数のスイッチ回路７２のうちの何れを導通させるかは、外部から供給される出力電圧選択信号（フィルタ特性制御信号）により決定される。これにより、出力電圧（ループフィルタ１３の出力電圧）よりも高い電圧或いは低い電圧を自由に生成して、可変遅延回路１６に供給することができる。
【００２９】
図１０は、ＰＬＬ回路の構成の更に別の一例を示す図である。図１０において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１０に示すＰＬＬ回路は、図４に示すＰＬＬ回路と比較して、制御信号の電流値を変換する電流変換器１８Ａが設けられている点が異なる。電流変換器１８Ａにより電流値を変換した後の制御信号の電流値に応じて、可変フィルタ回路１０Ａの可変遅延回路１６Ａが動作する。電流変換器１８Ａは、ＣＰＵ等の外部からのフィルタ特性制御信号に応じて、変換前の電流値と変換後の電流値との関係を調整する。
【００３０】
図１１は、電流変換器１８Ａの構成の一例を示す図である。図１１に示す電流変換器１８Ａは、ＰＭＯＳトランジスタ８０、ＮＭＯＳトランジスタ８１及び８２、複数のＰＭＯＳトランジスタ８３、及び複数のスイッチ回路８４を含む。図１０に示すＶ／Ｉ変換器１７からの制御信号電流がＮＭＯＳトランジスタ８１に流される。ＮＭＯＳトランジスタ８１と８２とはカレントミラー回路を形成しており、ＮＭＯＳトランジスタ８２にも上記と同一の電流量の電流が流れる。更に、ＮＭＯＳトランジスタ８２に直列に接続されるＰＭＯＳトランジスタ８０にも同一の電流量の電流が流れる。この電流量の電流を流すＰＭＯＳトランジスタ８０のゲート電圧が、複数のＰＭＯＳトランジスタ８３のゲートに印加されており、カレントミラー回路を構成している。複数のＰＭＯＳトランジスタ８３により生成される複数の電流は、複数のスイッチ回路８４のうちの導通した１つ又は複数のスイッチ回路を介して、電流変換器１８の出力電流として送出される。複数のスイッチ回路７２のうちの幾つを導通させるかは、外部から供給される出力電流選択信号（フィルタ特性制御信号）により決定される。これにより、出力電流（Ｖ／Ｉ変換器１７の出力電流）よりも大きい電流を自由に生成して、可変遅延回路１６Ａに供給することができる。なおＮＭＯＳトランジスタ８１と８２とのゲート幅を異ならせ、ＮＭＯＳトランジスタ８２に流れるドレイン電流をＮＭＯＳトランジスタ８１に流れるドレイン電流の１／ｎ（ｎ：自然数）としてもよい。この場合、出力電流（Ｖ／Ｉ変換器１７の出力電流）よりも小さい電流或いは大きい電流を自由に生成して、可変遅延回路１６Ａに供給することができる。
【００３１】
図１２は、ＰＬＬ回路の構成の更に別の一例を示す図である。図１２において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２に示すＰＬＬ回路は、図８に示すＰＬＬ回路と比較して、Ｎ分周器９０、Ｍ分周器９１、及びデコーダ９２が追加で設けられている点が異なる。Ｎ分周器９０は、分周設定信号に応じた分周率Ｎにより、可変フィルタ回路１０の出力するフィルタ処理後のクロック信号を分周する。Ｍ分周器９１は、分周設定信号に応じた分周率Ｍにより、電圧制御発振器１４の出力する出力クロック信号ＯＣＬＫを分周する。これら分周器９０及び９１による分周後のクロック信号を位相比較対象の信号として位相比較器１１に入力する。デコーダ９２は、Ｎ分周を指定する分周設定信号とＭ分周を指定する分周設定信号とをデコードして、フィルタ特性制御信号を生成する。電圧変換器１８は、このフィルタ特性制御信号に応じて、変換前の電圧値と変換後の電圧値との関係を調整する。なお図１２の構成では、Ｎ分周器９０とＭ分周器９１との２つの分周器を設けているが、何れか一方のみを設けた構成としてもよい。
【００３２】
電圧変換器１８が設けられていない図１の構成において、適切なノイズ除去が実現されているとする。そのままの条件で、図８に示すようにＮ分周器９０とＭ分周器９１との２つの分周器を設けた場合を考える。この場合、位相同期がとれた状態では、基準クロック信号ＲＣＬＫのＮ分の１が出力クロック信号ＯＣＬＫのM分の１に等しくなるので、基準クロック信号ＲＣＬＫの周波数は出力周波数のＮ／Ｍとなる。分周器が設けられていない状態（即ちＮ＝Ｍ＝１）において可変遅延回路１６の制御電圧が適正値であったのだから、図８に示す構成の場合、電圧変換器１８から可変遅延回路１６に印加される制御電圧を、上記適正値の例えばＮ／Ｍ倍とすればよい。即ち、電圧変換器１８により入力電圧のＮ／Ｍ倍の電圧を生成するような信号を、デコーダ９２により生成すればよい。
【００３３】
図１３は、ＰＬＬ回路の構成の更に別の一例を示す図である。図１３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示すＰＬＬ回路は、図１に示すＰＬＬ回路と比較して、スイッチ回路１９が設けられている点が異なる。スイッチ回路１９は、図示下側のノードに接続されると、基準クロック信号ＲＣＬＫを可変フィルタ回路１０を介することなく位相比較対象の信号として位相比較器１１に供給する第１の経路を選択する。またスイッチ回路１９は、図示上側のノードに接続されると、基準クロック信号ＲＣＬＫから可変フィルタ回路１０を介して得られるフィルタ処理後のクロック信号を、位相比較対象の信号として位相比較器１１に供給する第２の経路を選択する。スイッチ回路１９は、上記第１の経路と第２の経路との何れか一方を選択して切り替え可能な構成となっている。
【００３４】
スイッチ回路１９は、ＣＰＵ等の外部からのフィルタバイパス制御信号に応じて、切り替え動作を実行してよい。例えば、ＰＬＬ回路が位相同期を確立するまでの初期動作時（ロック前）には基準クロック信号ＲＣＬＫを直接に位相比較器１１に供給し、ＰＬＬ回路が位相同期を確立した後（ロック後）においてはフィルタ処理後のクロック信号を位相比較器１１に供給してよい。仮に位相をロックするための初期動作時において、位相同期確立に必要なクロックのパルス信号までも可変フィルタ回路１０を通過できないような初期状態に可変フィルタ回路１０が設定されているとすると、ＰＬＬ回路が全く所望の動作を実行できないことになる。上記のように、位相をロックするための初期動作時において、基準クロック信号ＲＣＬＫを直接に位相比較器１１に供給するようにすれば、可変フィルタ回路１０の初期状態に関わらず、確実に位相同期を確立することができる。また位相同期の確立後は、フィルタ処理後のクロック信号を位相比較器１１に供給することで、確実にノイズの影響を除去することができる。
【００３５】
図１４は、図１３のＰＬＬ回路の構成の変形例を示す図である。図１４において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１４に示すＰＬＬ回路は、図１３に示すＰＬＬ回路と比較して、カウンタ１００が設けられている点が異なる。カウンタ１００は、基準クロック信号ＲＣＬＫのパルス数を計数し、計数値が所定値になると出力をアサートする。カウンタ１００の出力のアサートに応じてスイッチ回路１９が前記第１の経路から前記第２の経路に切り替える。上記所定値として、位相同期を確立させる動作（位相ロック動作）が終了するのに必要なパルス数を設定すればよい。
【００３６】
図１５は、図１３のＰＬＬ回路の構成の別の変形例を示す図である。図１５において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５に示すＰＬＬ回路は、図１３に示すＰＬＬ回路と比較して、ロック検出回路１０１が設けられている点が異なる。ロック検出回路１０１は、位相比較器１１の出力する制御信号に基づいて位相が同期した状態を検出すると出力をアサートする。このロック検出回路１０１の出力のアサートに応じて、スイッチ回路１９が、前記第１の経路から前記第２の経路に切り替える。
【００３７】
図１６は、位相比較器１１の回路構成の一例を示す図である。図１６の位相比較器１１は、ＮＡＮＤ回路１１１乃至１１８、インバータ１１９乃至１２１、及びＡＮＤ回路１２２を含む。位相比較器１１は、ＮＡＮＤ回路１１８の出力である周波数アップ信号出力がＨＩＧＨであり、ＡＮＤ回路１２２の出力である周波数ダウン信号出力がＬＯＷである状態で、入力の変化を待ち受ける。周波数アップ信号出力のＨＩＧＨ及び周波数ダウン信号出力のＬＯＷは、それぞれの信号のネゲート状態である。周波数アップ信号出力は次段のチャージポンプ１２のＰＭＯＳトランジスタのゲートに印加され、周波数ダウン信号出力は次段のチャージポンプ１２のＮＭＯＳトランジスタのゲートに印加される。これらのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより、チャージポンプ１２の容量素子への充放電が行なわれる。
【００３８】
上記の待ち受け状態で、例えば基準クロック信号が比較クロック信号よりも先にＨＩＧＨからＬＯＷに変化すると、ＮＡＮＤ回路１１１の出力がＨＩＧＨに変化し、ＮＡＮＤ回路１１８の周波数アップ信号出力がＬＯＷに変化する。即ち周波数アップ信号出力がアサート状態（ＬＯＷ）となる。その後、比較クロック信号がＨＩＧＨからＬＯＷに変化すると、ＮＡＮＤ回路１１６の出力がＨＩＧＨに変化し、ＡＮＤ回路１２２の周波数ダウン信号出力がＨＩＧＨに変化する。即ち周波数ダウン信号出力がアサート状態（ＨＩＧＨ）となる。またＮＡＮＤ回路１１６の出力のＨＩＧＨへの変化により、ＮＡＮＤ回路１１７の入力が全てＨＩＧＨとなり、ＮＡＮＤ回路１１７の出力がＨＩＧＨからＬＯＷへと変化する。これにより、周波数アップ信号出力及び周波数ダウン信号出力がそれぞれＨＩＧＨ及びＬＯＷへと同時に変化すると共に、位相比較器１１がリセットされる。その後、基準クロック信号と比較クロック信号とがＨＩＧＨに戻ると、位相比較器１１は上記の待ち受け状態に戻る。
【００３９】
また上記の待ち受け状態で、基準クロック信号と比較クロック信号とが同時にＨＩＧＨからＬＯＷに変化すると、周波数アップ信号出力のＬＯＷへの変化及び周波数ダウン信号出力のＨＩＧＨへの変化が同時に起こる。更に、その直後に、位相比較器１１のリセットとともに周波数アップ信号出力のＨＩＧＨへの変化及び周波数ダウン信号出力のＬＯＷへの変化が同時に起こる。
【００４０】
このように、クロックの位相同期がとれている状態では、周波数アップ信号出力のアサート状態と周波数ダウン信号出力のアサート状態とが同一期間に発生する。またクロック間に位相差がある状態では、位相差に等しい期間だけ一方の信号出力のアサート状態が他方の信号のアサート状態よりも長く発生する。このような位相比較結果信号を出力する位相比較器１１に対しては、図１５に示すロック検出回路１０１にはＸＯＲ回路（排他的論理和回路）を用いることができる。クロックの位相同期がとれている状態では、周波数アップ信号出力の論理値と周波数ダウン信号出力の論理値とは常に逆になっているので、ＸＯＲ回路の出力はＨＩＧＨに固定される。またクロック間に位相差がある状態では、位相差に等しい期間だけ両方の信号出力が同一論理値となるので、ＸＯＲ回路の出力は位相差に等しい期間ＬＯＷとなる。ロック検出回路１０１は、ＸＯＲ回路の出力がＨＩＧＨ固定であることを検出すると、スイッチ回路１９を前記第１の経路から前記第２の経路に切り替えてよい。
【００４１】
図１７は、図１３のＰＬＬ回路の構成の更に別の変形例を示す図である。図１７において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１７に示すＰＬＬ回路は、図１３に示すＰＬＬ回路と比較して、ロック検出回路１０２が設けられている点が異なる。ロック検出回路１０２は、位相比較器１１の位相比較結果に応じてループフィルタ１３が出力する制御信号に基づいて、位相が同期した状態を検出すると出力をアサートする。このロック検出回路１０２の出力のアサートに応じて、スイッチ回路１９が、前記第１の経路から前記第２の経路に切り替える。
【００４２】
図１８は、ロック検出回路１０２の構成の一例を示す図である。図１８に示すロック検出回路１０２は、容量素子１３１、抵抗素子１３２、及びコンパレータ１３３を含む。容量素子１３１と抵抗素子１３２とが微分回路を構成し、入力されるＶＣＯ制御電圧波形の微分に相当する電圧を生成する。コンパレータ１３３は、微分電圧と基準電圧とを比較して、微分電圧が基準電圧よりも低くなると出力をＨＩＧＨにする。
【００４３】
図１９は、図１８のロック検出回路１０２の動作を説明するための図である。図１９において、ループフィルタ１３から電圧制御発振器１４に印加されるＶＣＯ制御電圧は、例えば電圧波形１４０のような波形となる。即ち、ＰＬＬ回路の動作が開始すると、フィードバック制御に基づいて、位相比較器１１による位相比較結果に応じてＶＣＯ制御電圧が調整される。クロック間の位相が同期するＶＣＯ制御電圧が得られると（即ちロック状態となると）、その後ＶＣＯ制御電圧は略一定値で推移する。
【００４４】
電圧波形１４１は、電圧波形１４０を微分した波形であり、図１８に示すコンパレータ１３３の反転入力端に入力される電圧波形である。また電圧波形１４２は、基準電圧であり、コンパレータ１３３の非反転入力端に入力される電圧波形である。コンパレータ１３３は、微分電圧と基準電圧とを比較して、その大小関係に応じて電圧波形１４３として示す出力電圧を生成する。コンパレータ１３３の出力電圧は、ＰＬＬ回路の動作開始タイミングＴ０から暫くの期間ＬＯＷとなり、位相同期が確立されたタイミングＴ１においてＨＩＧＨとなる。ロック検出回路１０２は、コンパレータ１３３の出力によりスイッチ回路１９を制御し、コンパレータ１３３の出力がＨＩＧＨになるとスイッチ回路１９を前記第１の経路から前記第２の経路に切り替えてよい。
【００４５】
図２０は、ＰＬＬ回路を内蔵するシステムの構成の一例を示す図である。例えば半導体装置として単一のチップとして構成されるシステム１５０は、ＣＰＵ１５１、フラッシュメモリ１５２、ＲＡＭ１５３、クロック制御回路１５４、各種リソース１５６、及びバス１５７を含む。ＣＰＵ１５１、フラッシュメモリ１５２、ＲＡＭ１５３、クロック制御回路１５４、及び各種リソース１５６は、バス１５７を介して、互いに信号をやり取りする。クロック制御回路１５４は、前述の例えば図８又は図９に示すＰＬＬ回路１５５を含み、基準クロック信号に応じて出力クロック信号を生成する。クロック制御回路１５４が生成した出力クロック信号は、システム１５０内の各ユニットに供給されて、システムのクロック同期した動作を実現する。ＰＬＬ回路１５５は、ＣＰＵ１５１からの信号に応じて制御信号の値を変換する変換回路１８又は１８Ａ（図８及び図９参照）を含む。
【００４６】
このクロック制御回路１５４のＰＬＬ回路１５５は、ＣＰＵ１５１からの分周設定信号に応じた分周率により基準クロック信号及び出力クロック信号の少なくとも一方を分周する分周器（例えば図１２のＮ分周器９０又はＭ分周器９１）を更に含んでもよい。この場合、変換回路１８は分周設定信号に応じて制御信号の値を変換する。またＰＬＬ回路１５５は、前述のスイッチ回路１９（図１３，１４，１５，１７参照）を含んでもよい。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４８】
なお本願は以下の内容を含むものである。
（付記１）
第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、
前記第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、
前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、前記信号遅延に応じて前記第３のクロック信号を発振する発振回路と
を含み、
前記フィルタ回路は、前記第１の遅延回路と同一構成であり前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、前記第２の遅延回路により前記第１のクロック信号をフィルタ処理して前記第２のクロック信号を生成することを特徴とするＰＬＬ回路。
（付記２）
前記制御信号の値を変換する変換回路を更に含み、前記値を変換した後の前記制御信号の値に応じて前記第２の遅延回路は動作することを特徴とする付記１記載のＰＬＬ回路。
（付記３）
分周設定信号に応じた分周率により前記第２のクロック信号及び前記第３のクロック信号の少なくとも一方を分周する分周器を更に含み、前記分周器による分周後のクロック信号を位相比較対象の信号として前記位相比較回路に入力し、前記変換回路は前記分周設定信号に応じて前記制御信号の値を変換することを特徴とする付記２記載のＰＬＬ回路。
（付記４）
前記第１のクロック信号を前記フィルタ回路を介することなく位相比較対象の信号として前記位相比較回路に供給する第１の経路と、前記第１のクロック信号から前記フィルタ回路を介して得られる前記第２のクロック信号を位相比較対象の信号として前記位相比較回路に供給する第２の経路と、を選択して切り替え可能なスイッチ回路を更に含むことを特徴とする付記１乃至３何れか一項記載のＰＬＬ回路。
（付記５）
前記第１のクロック信号のパルス数を計数し、計数値が所定値になると出力をアサートするカウンタを更に含み、前記カウンタの出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする付記４記載のＰＬＬ回路。
（付記６）
前記位相比較回路の出力する前記制御信号に基づいて前記第２のクロック信号と前記第３のクロック信号との位相が同期した状態を検出すると出力をアサートする検出回路を更に含み、前記検出回路の出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする付記４記載のＰＬＬ回路。
（付記７）
基準クロック信号に応じて出力クロック信号を生成するクロック制御回路と、
処理ユニットと
を含み、前記クロック制御回路は、
前記基準クロック信号をフィルタ処理して第１のクロック信号を生成するフィルタ回路と、
前記第１のクロック信号と前記出力クロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、
前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、前記信号遅延に応じて前記出力クロック信号を発振する発振回路と、
前記処理ユニットからの信号に応じて前記制御信号の値を変換する変換回路と
を含み、
前記フィルタ回路は、前記第１の遅延回路と同一構成であり前記値を変換した後の前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、前記第２の遅延回路により前記基準クロック信号をフィルタ処理して前記第１のクロック信号を生成することを特徴とするシステム。
（付記８）
前記クロック制御回路は、前記処理ユニットからの分周設定信号に応じた分周率により前記第１のクロック信号及び前記出力クロック信号の少なくとも一方を分周する分周器を更に含み、前記分周器による分周後のクロック信号を位相比較対象の信号として前記位相比較回路に入力し、前記変換回路は前記分周設定信号に応じて前記制御信号の値を変換することを特徴とする付記７記載のシステム。
（付記９）
前記クロック制御回路は、前記基準クロック信号を前記フィルタ回路を介することなく位相比較対象の信号として前記位相比較回路に供給する第１の経路と、前記第１のクロック信号から前記フィルタ回路を介して得られる前記第２のクロック信号を位相比較対象の信号として前記位相比較回路に供給する第２の経路と、を選択して切り替え可能なスイッチ回路を更に含むことを特徴とする付記７又は８記載のシステム。
（付記１０）
前記クロック制御回路は、前記基準クロック信号のパルス数を計数し、計数値が所定値になると出力をアサートするカウンタを更に含み、前記カウンタの出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする付記９記載のシステム。
（付記１１）
前記位相比較回路の出力する前記制御信号に基づいて前記第１のクロック信号と前記出力クロック信号との位相が同期した状態を検出すると出力をアサートする検出回路を更に含み、前記検出回路の出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする付記９記載のシステム。
（付記１２）
第１のクロック信号をフィルタ処理して第２のクロック信号を生成し、
前記第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成し、
前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を利用して、前記信号遅延に応じた前記第３のクロック信号を発振する
各段階を含み、
前記フィルタ処理は、前記第１の遅延回路と同一構成であり前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を利用し、前記第２の遅延回路により前記第１のクロック信号をフィルタ処理して前記第２のクロック信号を生成することを特徴とするＰＬＬ回路のノイズ除去方法。
【符号の説明】
【００４９】
１０ 可変フィルタ回路
１１ 位相比較器
１２ チャージポンプ
１３ ループフィルタ
１４ 電圧制御発振器
【特許請求の範囲】
【請求項１】
第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、
前記第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、
前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、前記信号遅延に応じて前記第３のクロック信号を発振する発振回路と
を含み、
前記フィルタ回路は、前記第１の遅延回路と同一構成であり前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、前記第２の遅延回路により前記第１のクロック信号をフィルタ処理して前記第２のクロック信号を生成することを特徴とするＰＬＬ回路。
【請求項２】
前記制御信号の値を変換する変換回路を更に含み、前記値を変換した後の前記制御信号の値に応じて前記第２の遅延回路は動作することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
分周設定信号に応じた分周率により前記第２のクロック信号及び前記第３のクロック信号の少なくとも一方を分周する分周器を更に含み、前記分周器による分周後のクロック信号を位相比較対象の信号として前記位相比較回路に入力し、前記変換回路は前記分周設定信号に応じて前記制御信号の値を変換することを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記第１のクロック信号を前記フィルタ回路を介することなく位相比較対象の信号として前記位相比較回路に供給する第１の経路と、前記第１のクロック信号から前記フィルタ回路を介して得られる前記第２のクロック信号を位相比較対象の信号として前記位相比較回路に供給する第２の経路と、を選択して切り替え可能なスイッチ回路を更に含むことを特徴とする請求項１乃至３何れか一項記載のＰＬＬ回路。
【請求項５】
前記位相比較回路の出力する前記制御信号に基づいて前記第２のクロック信号と前記第３のクロック信号との位相が同期した状態を検出すると出力をアサートする検出回路を更に含み、前記検出回路の出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする請求項４記載のＰＬＬ回路。
【請求項１】
第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、
前記第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、
前記制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、前記信号遅延に応じて前記第３のクロック信号を発振する発振回路と
を含み、
前記フィルタ回路は、前記第１の遅延回路と同一構成であり前記制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、前記第２の遅延回路により前記第１のクロック信号をフィルタ処理して前記第２のクロック信号を生成することを特徴とするＰＬＬ回路。
【請求項２】
前記制御信号の値を変換する変換回路を更に含み、前記値を変換した後の前記制御信号の値に応じて前記第２の遅延回路は動作することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
分周設定信号に応じた分周率により前記第２のクロック信号及び前記第３のクロック信号の少なくとも一方を分周する分周器を更に含み、前記分周器による分周後のクロック信号を位相比較対象の信号として前記位相比較回路に入力し、前記変換回路は前記分周設定信号に応じて前記制御信号の値を変換することを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記第１のクロック信号を前記フィルタ回路を介することなく位相比較対象の信号として前記位相比較回路に供給する第１の経路と、前記第１のクロック信号から前記フィルタ回路を介して得られる前記第２のクロック信号を位相比較対象の信号として前記位相比較回路に供給する第２の経路と、を選択して切り替え可能なスイッチ回路を更に含むことを特徴とする請求項１乃至３何れか一項記載のＰＬＬ回路。
【請求項５】
前記位相比較回路の出力する前記制御信号に基づいて前記第２のクロック信号と前記第３のクロック信号との位相が同期した状態を検出すると出力をアサートする検出回路を更に含み、前記検出回路の出力のアサートに応じて前記スイッチ回路が前記第１の経路から前記第２の経路に切り替えることを特徴とする請求項４記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−１８２１７８（Ｐ２０１１−１８２１７８Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４４２１１（Ｐ２０１０−４４２１１）
【出願日】平成２２年３月１日（２０１０．３．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年３月１日（２０１０．３．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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