ＰＬＬ回路
【課題】サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【解決手段】図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。
【解決手段】図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路（位相同期回路）に関する。特に、位相比較器を備えるＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路が様々な電子機器の回路に用いられている。図２は、ＰＬＬ回路１の内部構成の一例を示す図である。図２に示すＰＬＬ回路１は、位相比較器（ＰＦＤ）１０と、チャージポンプ（ＣＰ）２０と、ループフィルタ（ＬＰ）３０と、電圧制御発振器（ＶＣＯ）４０と、分周回路５０から構成されている。ＰＬＬ回路１では、位相比較器１０において基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差を検出し、チャージポンプ２０により昇圧した後にループフィルタ３０によりＤＣ電圧に変換する。
【０００３】
図３は、位相比較器１０の内部構成の一例を示す図である。位相比較器１０は、フリップフロップＦＦ０１及びＦＦ０２と、否定論理積回路ＮＡＮＤ０１から構成されている。位相比較器１０では、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫを比較することで、チャージポンプ２０に対する制御信号（ＵＰ信号及びＤＷ信号）を生成する。電圧制御発振器４０では、ＤＣ電圧に比例した周波数の出力を行なう。電圧制御発振器４０の出力は、分周回路５０により分周されてフィードバッククロックＦＢ＿ＣＬＫとして使用される。
【０００４】
ここで、特許文献１において、電圧制御発振器の出力周波数（フィードバッククロック）と基準クロックとの間の位相差を検出し、位相差が３６０度以上の場合に誤差信号を出力する位相周波数検出器（ＰＦＤ）を備えるＰＬＬ回路が開示されている。特許文献１で開示された技術では、誤差信号に基づいて電圧制御発振器のフリーランニング周波数を調整し、ＰＬＬ回路の周波数可変範囲を維持している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５１８１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００７】
図２に示すＰＬＬ回路１では、ロックを開始（引き込みを開始）する際にサイクルスリップが生じるという問題がある。ＰＬＬ回路１の周波数可変範囲が広い場合には、位相比較器１０における位相差が±３６０度を越えることが考えられる。位相差が±３６０度を越えた場合に、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの周波数が一致していないにも関わらず、位相が一致したと判断されてしまうため、ＰＬＬ回路１のロックが遅れてしまう。これがサイクルスリップである。
【０００８】
図４は、ＰＬＬ回路１の引き込み過程のシミュレーション結果の一例を示す図である。図４では、ＰＬＬ回路１の出力とチャージポンプ２０の出力電圧Ｖｃｎｔを示す。Ｖｃｎｔが一定値になるとＰＬＬ回路１はロック状態にあるといえる。図４から、時刻ｔ１に引き込みを開始して、時刻ｔ２でロックするまでの間にＶｃｎｔが上下に大きく変動（ギザギザ部分）しているのが分かる。この大きく変動している期間にサイクルスリップが発生しており、ＰＬＬ回路１のロックが遅れる要因となる。
【０００９】
上述のように、ＰＬＬ回路は様々な電子機器において使用されており、特に近年では、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）マクロにおけるクロック生成モジュールとして使用されることが多い。図５は、ＳｅｒＤｅｓマクロの内部構成の一例を示す図である。ＳｅｒＤｅｓマクロにおいては、ＰＬＬ回路から、データの送受信を行なうＴｘ部及びＲｘ部に対して基準クロックを供給する。ＳｅｒＤｅｓマクロは、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）３．０、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）等のバス規格を実現する製品に使用される。
【００１０】
これらのバス規格の中でＳＡＴＡ規格に対応したＳｅｒＤｅｓマクロには、Ｐａｒｔｉａｌモードと呼ばれるＰＬＬ回路をオフ（非活性）にするモードが存在する。Ｐａｒｔｉａｌモードに遷移させることによって、ＳｅｒＤｅｓマクロでの消費電力を低減する。一方、ＰａｒｔｉａｌモードからＡｃｔｉｖｅモード（ＰＬＬ回路を活性化）に遷移する際にＳｅｒＤｅｓマクロ全体での復帰時間に関する仕様が定められている。この復帰時間は非常に短く、ＰＬＬ回路自体も高速でロックを行なわないとＳｅｒＤｅｓマクロに求められる仕様を満足することができない。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【課題を解決するための手段】
【００１１】
本発明の一視点によれば、位相比較器と、前記位相比較器と接続されるチャージポンプと、を備えるＰＬＬ回路であって、前記位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、前記チャージポンプの出力電圧を上昇させる第１のＵＰ信号及び前記チャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、前記基準クロックに同期させ、前記第１のＵＰ信号に基づき前記チャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、前記フィードバッククロックに同期させ、前記第１のＤＷ信号に基づき前記チャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含むＰＬＬ回路が提供される。
【発明の効果】
【００１２】
本発明の一視点によれば、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態の概要を説明するための図である。
【図２】ＰＬＬ回路の内部構成の一例を示す図である。
【図３】図２に示す位相比較器の内部構成の一例を示す図である。
【図４】図２に示すＰＬＬ回路の引き込み過程のシミュレーション結果の一例を示す図である。
【図５】ＳｅｒＤｅｓマクロの内部構成の一例を示す図である。
【図６】本発明の第１の実施形態に係るＰＬＬ回路の内部構成の一例を示す図である。
【図７】図６に示す位相比較器の内部構成の一例を示す図である。
【図８】図３に示す位相比較器の入出力波形の一例を示すタイミングチャートである。
【図９】図７に示す位相比較器の入出力波形の一例を示すタイミングチャートである。
【図１０】ＰＬＬ回路がロックする過程をシミュレーションした結果の一例である。
【図１１】図６に示す位相比較器の別の内部構成の一例を示す図である。
【図１２】第２の実施形態に係る位相比較器の内部構成の一例を示す図である。
【図１３】位相比較器のシミュレーション結果の一例を示す図である。
【図１４】第３の実施形態に係るＰＬＬ回路の内部構成の一例を示す図である。
【図１５】図１４に示す位相比較器の内部構成の一例を示す図である。
【図１６】図１５に示す位相比較器の入出力波形の一例を示すタイミングチャートである。
【図１７】第４の実施形態に係る位相比較器の内部構成の一例を示す図である。
【図１８】位相比較器のシミュレーション結果の一例を示す図である。
【図１９】ループフィルタの内部構成の一例を示す図である。
【発明を実施するための形態】
【００１４】
初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１５】
上述のように、サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。ＰＬＬ回路を搭載する回路の仕様によっては、ＰＬＬ回路が引き込みを完了するまでに許容される時間は極めて短い場合も多い。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【００１６】
そこで、図１に示すＰＬＬ回路を提供する。図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。
【００１７】
フィードバッククロックの論理レベルの変化が基準クロックの論理レベルの変化よりも遅れることによって、制御信号生成回路が出力する第１のＵＰ信号又は第２のＤＷ信号にサイクルスリップが発生する場合がある。制御信号生成回路は基準クロックとフィードバッククロックを遅延させたクロックによって動作しているが、第１の保持回路及び第２の保持回路は遅延させていない基準クロック及びフィードバッククロックで動作している。そのため、第１のＵＰ信号又は第１のＤＷ信号にサイクルスリップが発生したとしても、サイクルスリップが発生する前の第１のＵＰ信号又は第１のＤＷ信号を第１の保持回路又は第２の保持回路で基準クロック又はフィードバッククロックに同期させて出力可能である。すると、第１のＵＰ信号又は第１のＤＷ信号が、サイクルスリップの発生によりサイクルスリップ発生前の論理レベルから反転してしまったとしても、第２のＵＰ信号又は第２のＤＷ信号はサイクルスリップ発生前の論理レベルを維持できる。その結果、第１のＵＰ信号又は第２のＵＰ信号（第１のＤＷ信号又は第２のＤＷ信号）で、チャージポンプを動作させることでサイクルスリップが低減し、ＰＬＬ回路のロック時間が短縮できる。
【００１８】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図６に本実施形態に係るＰＬＬ回路２の内部構成の一例を示す。図６において、図２と同一の構成要素には同一の符号を付し、その説明を省略する。図２に示すＰＬＬ回路１とＰＬＬ回路２の相違点は、位相比較器１０に代えて位相比較器１１を使用することと、位相差判定ブロック６０及びカウンタ７０を追加する点である。位相差判定ブロック６０では、ＵＰ信号及びＤＷ信号により基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差を判定する。その際に、位相差がある一定値より小さい値となると判定信号ＬＤＲＴを出力する。カウンタ７０では、判定信号ＬＤＲＴが一定時間変動しないことを確認するとＰＬＬ回路１がロック状態に遷移したと判断し、ロック信号を出力する。
【００１９】
図７は、位相比較器１１の内部構成の一例を示す図である。位相比較器１１は、フリップフロップＦＦ０３乃至ＦＦ０６と、否定論理積回路ＮＡＮＤ０２と、論理和回路ＯＲ０１及びＯＲ０２と、遅延素子Ｄ０１及びＤ０２から構成されている。フリップフロップＦＦ０３及びＦＦ０４と、否定論理積回路ＮＡＮＤ０２で上述の制御信号生成回路を形成している。
【００２０】
フリップフロップＦＦ０３のデータ端子には電源電圧ＶＤＤ（Ｈレベル）を入力し、基準クロックＲＥＦ＿ＣＬＫを遅延素子Ｄ０１により遅延させて、クロック端子に入力する。フリップフロップＦＦ０３のデータ出力は、否定論理積回路ＮＡＮＤ０２と論理和回路ＯＲ０１に入力される。同様に、フリップフロップＦＦ０４のデータ端子には電源電圧ＶＤＤ（Ｈレベル）を入力し、フィードバッククロックＦＢ＿ＣＬＫを遅延素子Ｄ０２により遅延させて、クロック端子に入力する。フリップフロップＦＦ０４のデータ出力は、否定論理積回路ＮＡＮＤ０２と論理和回路ＯＲ０２に入力される。また、フリップフロップＦＦ０３及びＦＦ０４のリセット端子には否定論理積回路ＮＡＮＤ０２の出力が入力される。
【００２１】
フリップフロップＦＦ０５のデータ端子にはフリップフロップＦＦ０３のデータ出力を入力し、基準クロックＲＥＦ＿ＣＬＫをクロック端子に入力する。フリップフロップＦＦ０５のデータ出力を論理和回路ＯＲ０１に入力する。フリップフロップＦＦ０６のデータ端子にはフリップフロップＦＦ０４のデータ出力を入力し、フィードバッククロックＦＢ＿ＣＬＫをクロック端子に入力する。フリップフロップＦＦ０６のデータ出力は論理和回路ＯＲ０２に入力する。
【００２２】
また、フリップフロップＦＦ０５及びＦＦ０６のリセット端子には動作許可信号ＥＮが入力される。動作許可信号ＥＮをＬレベルに設定することでフリップフロップＦＦ０５及びＦＦ０６のデータ出力を初期化することができる。論理和回路ＯＲ０１の出力をＵＰ信号、論理和回路ＯＲ０２の出力をＤＷ信号とする。なお、フリップフロップＦＦ０３のデータ出力端子をノードＳ１、フリップフロップＦＦ０５のデータ出力端子をノードＳ２とする。
【００２３】
次に、位相比較器１１の動作を図３に示す位相比較器１０の動作と対比して説明する。初めに、位相比較器１０の動作について説明する。図８は、位相比較器１０の入出力波形の一例を示すタイミングチャートである。図８には、位相比較器１０に入力する基準クロックＲＥＦ＿ＣＬＫと、フィードバッククロックＦＢ＿ＣＬＫと、ＵＰ信号を示している。
【００２４】
図８の時刻ｔ３〜ｔ４の期間（位相比較１）では、フリップフロップＦＦ０１の出力は、ＨレベルであるからＵＰ信号もＨレベルが出力される。時刻ｔ４において、フィードバッククロックＦＢ＿ＣＬＫの立ち上りエッジがフリップフロップＦＦ０２に入力されると、フリップフロップＦＦ０２の出力もＨレベルとなり、否定論理積回路ＮＡＮＤ０１の出力はＬレベルとなる。その結果、フリップフロップＦＦ０１の出力は初期化（Ｌレベルと）となりＵＰ信号もＬレベルとなる。時刻ｔ３〜ｔ４と同様に、時刻ｔ５〜ｔ６の期間（位相比較２）及び時刻ｔ７〜ｔ８の期間（位相比較３）もＵＰ信号はＨレベルである。
【００２５】
一方、時刻ｔ８〜ｔ１１の期間（位相比較４及び５）においては、ＵＰ信号の動作は本来期待される動作と逆になってしまう。つまり、時刻ｔ８における基準クロックＲＥＦ＿ＣＬＫの立ち上りエッジよりも、時刻ｔ９におけるフィードバッククロックＦＢ＿ＣＬＫの立ち上りエッジが遅いため、時刻ｔ９において否定論理積回路ＮＡＮＤ０１の出力はＨレベルとなりフリップフロップＦＦ０１の出力（ＵＰ信号）はＬレベルとなってしまう。その後、時刻ｔ１０で基準クロックＲＥＦ＿ＣＬＫの立ち上りエッジが入力され、時刻ｔ１１でフィードバッククロックＦＢ＿ＣＬＫの立ち上りエッジが入力されるまでＵＰ信号はＨレベルとなる。この時刻ｔ８〜ｔ１１の期間に発生している現象がサイクルスリップであり、ＰＬＬ回路１のロック動作の妨げになっている。
【００２６】
続いて、位相比較器１１の動作について説明する。図９は、位相比較器１１の入出力波形の一例を示すタイミングチャートである。図９には、遅延素子Ｄ０１の出力（基準クロックＲＥＦ＿ＣＬＫが遅延した波形）と、遅延素子Ｄ０２の出力（フィードバッククロックＦＢ＿ＣＬＫが遅延した波形）と、ノードＳ１のレベルと、基準クロックＲＥＦ＿ＣＬＫと、ノードＳ２のレベルと、ＵＰ信号を示している。ノードＳ１のレベルは、位相比較器１０におけるＵＰ信号と同等である。
【００２７】
時刻ｔ１４〜ｔ１５の期間（位相比較１）では、フリップフロップＦＦ０３のデータ出力（ノードＳ１）はＨレベルであるため、ＵＰ信号もＨレベルとなる。同様に、時刻ｔ１７〜ｔ１８の期間（位相比較２）でも、ＵＰ信号はＨレベルとなる。時刻ｔ２２における遅延素子Ｄ０１の出力の立ち上りエッジと時刻ｔ２３における遅延素子Ｄ０２の出力の立ち上りエッジの関係のように、遅延素子Ｄ０２の立ち上りエッジが遅れる場合が存在する。このような場合には、フリップフロップＦＦ０３のデータ出力（ノードＳ１）はＬレベルとなる。しかし、基準クロックＲＥＦ＿ＣＬＫをクロック端子で受け付けているフリップフロップＦＦ０５のデータ出力（ノードＳ２）はノードＳ１がＬレベルに遷移する前に、Ｈレベルとなっている（時刻ｔ２１）。そのため、ノードＳ１のレベルとノードＳ２のレベルの論理和がＵＰ信号であるため、ＵＰ信号はＨレベルを維持する。従って、位相比較器１０でサイクルスリップが起きていた期間（時刻ｔ２２〜ｔ２６）であっても、位相比較器１１ではサイクルスリップが発生しない。その結果、位相比較器１１を使用するＰＬＬ回路２は高速にロック状態に遷移することが可能である。
【００２８】
なお、時刻ｔ２６と時刻ｔ２８の期間ではサイクルスリップが発生している。時刻ｔ２３〜ｔ２５の期間におけるノードＳ１はＬレベルである。また、フリップフロップＦＦ０５はこのノードＳ１をデータ入力としており、基準クロックＲＥＦ＿ＣＬＫの立ち上りエッジが入力された際（時刻ｔ２４）にはノードＳ１はＬレベルとなっているためである。
【００２９】
図１０は、ＰＬＬ回路１及びＰＬＬ回路２がロックする過程をシミュレーションした結果の一例である。図１０の上段は、位相比較器１０を使用した場合のシミュレーション結果であり、下段が位相比較器１１を使用した場合のシミュレーション結果である。上述のように、Ｖｃｎｔはチャージポンプ２０が出力する電圧制御発振器４０の制御電圧であり、Ｖｃｎｔが一定になるとＰＬＬ発振周波数は安定していると判断することができる。なお、図１０に示すＶｃｎｔ１はループフィルタ３０の内部ノードである。さらに、判定信号ＬＤＲＴは、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差が予め定めた閾値よりも小さくなるとＨレベルからＬレベルに変化する信号である。従って、判定信号ＬＤＲＴがＬレベルに変化した時刻から、ＰＬＬ回路のロック状態を判断することができる。図１０のシミュレーションから、位相比較器１１を使用するＰＬＬ回路２がロックに要する時間はＰＬＬ回路１と比較して１７６ｎｓ早いことが分かる。
【００３０】
なお、動作許可信号ＥＮによって、フリップフロップＦＦ０３及びＦＦ０４のデータ出力を初期化することも可能である。図１１は、位相比較器１２の内部構成の一例を示す図である。位相比較器１２は、位相比較器１１に否定論理積回路ＮＡＮＤ０３とインバータ回路ＩＮＶ０１を追加している。否定論理積回路ＮＡＮＤ０３において、否定論理積回路ＮＡＮＤ０２の出力と動作許可信号ＥＮを受け付ける。否定論理積回路ＮＡＮＤ０３の出力をインバータ回路ＩＮＶ０１に入力し、インバータ回路ＩＮＶ０１の出力をフリップフロップＦＦ０３及びＦＦ０４のリセット端子に入力する。動作許可信号ＥＮをＨレベルに設定すると、位相比較器１２は活性化し、Ｌレベルに設定するとフリップフロップＦＦ０３乃至ＦＦ０６のデータ出力（ＵＰ信号及びＤＷ信号）は全てＬレベルとなる（非活性状態となる）。以下の実施形態においても同様に動作許可信号ＥＮによって、ＵＰ信号及びＤＷ信号をＬレベルにすることが可能である。
【００３１】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図１２は本実施形態に係る位相比較器１３の内部構成の一例を示す図である。図１２において図７と同一構成要素には、同一の符号を表し、その説明を省略する。図１２に示す位相比較器１３と図７に示す位相比較器１１の相違点は、フリップフロップＦＦ０７乃至ＦＦ１４を追加し、論理和回路ＯＲ０１及びＯＲ０２を論理和回路ＯＲ０３及びＯＲ０４に変更している点である。
【００３２】
フリップフロップＦＦ０７のデータ端子にフリップフロップＦＦ０５のデータ出力を入力し、クロック端子には基準クロックＲＥＦ＿ＣＬＫを入力する。さらに、データ出力端子は次段のフリップフロップＦＦ０９のデータ端子が接続されると共に、論理和回路ＯＲ０３の入力端子に接続される。フリップフロップＦＦ０７のリセット端子には動作許可信号ＥＮが入力される。フリップフロップＦＦ０８乃至ＦＦ１４も同様に、前段のフリップフロップのデータ出力をデータ端子で受け付け、データ出力を次段のフリップフロップ及び論理和回路（ＯＲ０３及びＯＲ０４）に出力する。
【００３３】
位相比較器１３を図１２に示す構成とすることで、フリップフロップＦＦ０３又はフリップフロップＦＦ０４が出力するレベルは順次、次段のフリップフロップで保持される。その結果、サイクルスリップの発生するタイミングを遅らせることが可能になる。
【００３４】
図１３は、図３に示す位相比較器１０と、第１の実施形態に係る位相比較器１１と、本実施形態に係る位相比較器１３のシミュレーション結果の一例を示す図である。時刻ｔ３０は、位相比較器１３を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間であり、時刻ｔ３１は、位相比較器１１を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間であり、時刻ｔ３２は、位相比較器１０を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間である。図１３から、本実施形態に係る位相比較器１３を用いた場合が最もＰＬＬ回路のロックが早いことが分かる。
【００３５】
次に、ＰＬＬ回路が理想的なロックを行なう場合と各位相比較器（１０、１１、１３）の結果を検討する。図１３の上段（位相比較器１０の出力波形）に示す点線が、ＰＬＬ回路において理想的にロックが行なわれた場合のＶｃｎｔの波形を示している。このように理想的にロックが行なわれる場合であっても、２．２μｓの時間（時刻ｔ２９）はロックに必要であることが分かる。
【００３６】
なお、判定信号ＬＤＲＴがＬレベルになる時間をＰＬＬ回路がロックした時間とみなすと、位相比較器１０を用いた場合のロック時間は４．５５μｓ（時刻ｔ３２）であり、理想的なロックが行なわれた場合との差分は、４．５５μｓ−２．２μｓ＝２．３５μｓとなる。次に、位相比較器１１を用いた場合のロック時間は、４．３８μｓ（時刻ｔ３１）であり、理想的なロックとの差分は、４．３８μｓ−２．２μｓ＝２．１８μｓである。その結果、位相比較器１１では、位相比較器１０を用いた場合と比較して、（１−２．１８／２．３５）×１００＝７．２％の改善が行なえる。
【００３７】
さらに、位相比較器１３を用いた場合のロック時間は、４．１５μｓ（時刻ｔ３０）であり、理想的なロックとの差分は、４．１５μｓ−２．２μｓ＝１．９５である。その結果、位相比較器１０を用いた場合と比較して、（１−１．９５／２．３５）×１００＝１７．０％の改善が行なわれる。
【００３８】
次に、上述のＳＡＴＡ規格対応のＳｅｒＤｅｓマクロにおいて、ＰａｒｔｉａｌモードからＡｃｔｉｖｅモードに復帰する際のＰＬＬ回路のロック時間について考える。ＳｅｒＤｅｓマクロ全体にて、ＰａｒｔｉａｌモードからＡｃｔｉｖｅモードへの復帰に要する時間は、１０μｓまで許容される。その内部ブロックであるＰＬＬは、より早く復帰する必要がある。ここでは、１０μｓの半分の５μｓ内で、ＰＬＬをロックさせることを考える。５μｓを基準にして、各位相比較器（１０、１１、１３）を用いた場合にＰＬＬ回路がロックする時間の改善率を検証する。
【００３９】
位相比較器１０と位相比較器１１を用いた場合を考えると、ロックに要する時間は４．５５μｓ−４．３８μｓ＝０．１７μｓ短縮されている。従って、５μｓを基準にすると０．１７／５×１００＝３．４％の改善が実現できている。同様に、位相比較器１０と位相比較器１３を用いた場合を考えると、ロックに要する時間は４．５５μｓ−４．１５μｓ＝０．４μｓ短縮されている。従って、５μｓを基準にすると０．４／５×１００＝８％の改善が実現できている。
【００４０】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。図１４に本実施形態に係るＰＬＬ回路３の内部構成の一例を示す。図１４において図６と同一構成要素には、同一の符号を表し、その説明を省略する。図６に示すＰＬＬ回路２とＰＬＬ回路３の相違点は、位相比較器１１を位相比較器１４に変更し、位相差判定ブロック６０の出力する判定信号ＬＤＲＴを位相比較器１４に入力する点である。
【００４１】
図１５は、位相比較器１４の内部構成の一例を示す図である。図１５に示す位相比較器１４は、位相比較器１２ａ及び１２ｂと、２分周回路１００及び１０１と、論理和回路ＯＲ０５及びＯＲ０６から構成されている。位相比較器１２ａ及び１２ｂは、図１１に示す位相比較器１２と同一の回路である。２分周回路１００は、フリップフロップＦＦ１５とインバータ回路ＩＮＶ０２から構成されている。基準クロックＲＥＦ＿ＣＬＫをフリップフロップＦＦ１５のクロック端子に入力し、フリップフロップＦＦ１５のデータ出力をインバータ回路ＩＮＶ０２で反転し、データ端子に入力している。同時に、フリップフロップＦＦ１５のデータ出力を位相比較器１２ｂの基準クロックＲＥＦ＿ＣＬＫとして使用する。２分周回路１０１の構成は２分周回路１００と同様のため、説明を省略する。
【００４２】
２分周回路１０１により２分周したフィードバッククロックＦＢ＿ＣＬＫを位相比較器１２ｂのフィードバッククロックＦＢ＿ＣＬＫとして使用する。位相比較器１２ａ及び１２ｂのＵＰ信号を論理和回路ＯＲ０５に入力し、論理和回路ＯＲ０５の出力を新たなＵＰ信号とする。同様に、位相比較器１２ａ及び１２ｂのＤＷ信号を論理和回路ＯＲ０６に入力し、論理和回路ＯＲ０６の出力を新たなＤＷ信号とする。
【００４３】
さらに、動作許可信号ＥＮを位相比較器１２ａに入力し、判定信号ＬＤＲＴを位相比較器１２ｂに入力する。上述のように、判定信号ＬＤＲＴは基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差がある一定値より小さくなるとＨレベルからＬレベルに変化する信号である。判定信号ＬＤＲＴを用いてＰＬＬ回路のロック状態の有無を判定している。ＰＬＬ回路がロックする過程において、判定信号ＬＤＲＴの初期状態はＨレベルである。そのため、ＰＬＬ回路３のロック開始直後は、図１５に示す位相比較器１２ａ及び１２ｂは共に活性状態である。
【００４４】
なお、位相比較器１２ａのＵＰ信号を出力するノードをノードＳ３、２分周回路１００の出力ノードをノードＳ４、２分周回路１０１の出力ノードをノードＳ５、位相比較器１２ｂのＵＰ信号を出力するノードをノードＳ６とする。
【００４５】
次に、位相比較器１４の動作を説明する。図１６は、位相比較器１４の入出力波形の一例を示すタイミングチャートである。位相比較器１４は、内部に位相比較器１２ａと１２ｂを含む構成であって、位相比較器１２ａの動作は図７の位相比較器１１の動作と同一である。一方、位相比較器１２ｂの動作についても基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫが２分周となる他は動作に相違はない。位相比較器１４では、位相比較器１２ａと位相比較器１２ｂが独立して動作し、それぞれの出力するＵＰ信号又はＤＷ信号の論理和を位相比較器１４の出力信号（ＵＰ信号及びＤＷ信号）としている。
【００４６】
図９の時刻ｔ２５〜ｔ２８の期間において、位相比較器１１はサイクルスリップを起こしていた。位相比較器１１のＵＰ信号とノードＳ３のレベル変化は一致するため、時刻ｔ４０〜ｔ４２の期間にサイクルスリップの発生が認められる。
【００４７】
しかし、位相比較器１２ｂに入力するクロックは、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫを２分周したクロックであるので、時刻ｔ４０において、位相比較器１２ｂに入力される基準クロックＲＥＦ＿ＣＬＫ（ノードＳ４）の立ち上りエッジが入力後、フィードバッククロックＦＢ＿ＣＬＫ（ノードＳ５）の立ち上りエッジが入力（時刻ｔ４３）されるまでの間は位相比較器１２ｂが出力するＵＰ信号はＨレベルとなる（ノードＳ６）。そのため、位相比較器１４自体のＵＰ信号はＨレベルを維持することができる（時刻ｔ４０〜ｔ４３）。
【００４８】
即ち、２分周されたクロックを位相比較器１２ｂに入力することで、位相比較器１２ａだけでは回避できなかったサイクルスリップを回避することができる。その結果、ＰＬＬ回路３は高速に所定の周波数に引き込みが可能となる。なお、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差が一定値より小さくなると判定信号ＬＤＲＴはＬレベルとなり、位相比較器１２ｂは非活性状態となる。位相比較器１２ｂが非活性状態となった後は、位相比較器１２ａによりＰＬＬ回路３のロック動作が継続されることになる。
【００４９】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。図１７は、本実施形態に係る位相比較器１５の内部構成の一例を示す図である。図１７において図１５と同一構成要素には、同一の符号を表し、その説明を省略する。図１５に示す位相比較器１４と位相比較器１５の相違点は、位相比較器１４に位相比較器１２ｃ及び１２ｄと、２分周回路１０２乃至１０５と、論理和回路ＯＲ０７乃至ＯＲ１０を追加する点である。位相比較器１２ｃ及び１２ｄは、位相比較器１２と同一のため説明を省略する。２分周回路１０２乃至１０５についても、２分周回路１００と同一構成のため説明を省略する。
【００５０】
位相比較器１２ｃは２分周回路１０２及び１０３が供給するクロックを受け付ける。２分周回路１０２は、２分周回路１００の出力を２分周するものなので、基準クロックＲＥＦ＿ＣＬＫを４分周したクロックが位相比較器１２ｃに入力される。同様に、フィードバッククロックＦＢ＿ＣＬＫを４分周したクロックが位相比較器１２ｃに入力される。位相比較器１２ｄについても、基準クロックＲＥＦ＿ＣＬＫを８分周したクロックとフィードバッククロックＦＢ＿ＣＬＫを８分周したクロックを入力する。
【００５１】
位相比較器１５においても、位相比較器１２ａ乃至１２ｄが独立して動作し、各位相比較器の出力するＵＰ信号又はＤＷ信号の論理和を位相比較器１５のＵＰ信号又はＤＷ信号として出力する。位相比較器１５では、位相比較器１４と比較してサイクルスリップの発生を遅らせることが可能になるのでよりＰＬＬのロック時間を短縮することができる。
【００５２】
図１８は、図３に示す位相比較器１０と、第３の実施形態に係る位相比較器１４と、本実施形態に係る位相比較器１５のシミュレーション結果の一例を示す図である。時刻ｔ４４は位相比較器１５を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間であり、時刻ｔ４５は位相比較器１４を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間であり、時刻ｔ４６は位相比較器１０を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間である。
【００５３】
次に、位相比較器１４及び１５を使用したＰＬＬ回路の引き込み時間の改善率を検証する。位相比較器１０を用いた場合のロック時間は４．５５μｓ（時刻ｔ４６）であり、理想的なロックが行なわれた場合との差分は、４．５５μｓ−２．２μｓ＝２．３５μｓとなる。位相比較器１４を用いた場合のロック時間は、３．０５μｓ（時刻ｔ４５）であり、理想的なロックとの差分は、３．０５μｓ−２．２μｓ＝０．８５μｓである。その結果、位相比較器１０を用いた場合と比較して、（１−０．８５／２．３５）×１００＝６３．８％の改善が行なえる。さらに、位相比較器１５を用いた場合のロック時間は、２．６０μｓ（時刻ｔ４４）であり、理想的なロックとの差分は、２．６０μｓ−２．２μｓ＝０．４である。その結果、位相比較器１０を用いた場合と比較して、（１−０．４／２．３５）×１００＝８３．０％の改善が行なわれる。
【００５４】
次に、ＳＡＴＡ規格対応のＳｅｒＤｅｓマクロにおけるＰａｒｔｉａｌモードからＡｃｔｉｖｅモードに復帰する際に、ＰＬＬのロック時間の目標としている５μｓを基準にして改善率を検証する。位相比較器１０と位相比較器１４を用いた場合を考えると、ロックに要する時間は４．５５μｓ−３．０５μｓ＝１．５μｓ短縮されている。従って、５μｓを基準にすると１．５／５×１００＝３０％の改善が実現できている。同様に、位相比較器１０と位相比較器１５を用いた場合を考えると、ロックに要する時間は４．５５μｓ−２．６０μｓ＝１．９５μｓ短縮されている。従って、５μｓを基準にすると１．９５／５×１００＝３９％の改善が実現できている。
【００５５】
以上のように、２分周回路を追加し、分周数を増加させた位相比較器１５のＰＬＬ回路の引き込み時間に対する改善効果は非常に大きい。ただし、無条件に２分周回路を増やすことは適切ではない。分周回路やフリップフロップ等を追加する必要があるため、分周数が大きくなればなるほど、レイアウト面積が増加するためである。
【００５６】
さらに、ＰＬＬ回路の安定性も考慮する必要がある。初めに、図２に示すＰＬＬ回路１の安定性を考える。その際に、ループフィルタ３０は容量Ｃ１及びＣ２と、抵抗Ｒ１から構成されるものとする（図１９参照）。
【００５７】
ＰＬＬ回路１のオープンループゲインＡ１（ｓ）は、式（１）から求めることができる。
Ａ１（ｓ）＝Ｉｃｐ×Ｆ（ｓ）×（Ｋｖｃｏ／ｓ）×（１／Ｎ） ・・・（１）
なお、チャージポンプ電流をＩｃｐ［ｕＡ／２π］、ループフィルタ３０の伝達関数をＦ（ｓ）、電圧制御発振器４０のゲインをＫｖｃｏ［ＧＨｚ／Ｖ］、分周回路５０の分周比をＮとする。
【００５８】
基準クロックＲＥＦ＿ＣＬＫの周波数としてＦｒｅｆ＝４０［ＭＨｚ］、電圧制御発振器４０の発振周波数としてＦｖｃｏ＝６［ＧＨｚ］、Ｋｖｃｏ＝３［ＧＨｚ／Ｖ］、Ｉｃｐ＝２５［ｕＡ／２π］、Ｎ＝１５０、Ｃ１＝１［ｐＦ］、Ｃ２＝１６０［ｐＦ］、Ｒ１＝７０００［Ω］として、式（１）のボード線図からＰＬＬ回路１の位相余裕を求めると７４．８度となる。位相余裕は、回路の安定性の判断基準であり４５度〜６０度以上であれば安定な回路であるといえる。
【００５９】
次に、第３及び第４の実施形態に係る位相比較器１４及び１５を用いたＰＬＬ回路の安定性について考える。ＰＬＬの引き込みが完了した後は、第１の実施形態に係るＰＬＬ回路２と同様の動作になる。ＰＬＬ回路２の位相余裕もＰＬＬ回路１と同様に７４．８度である。従って、定常状態における位相比較器１４及び１５を用いたＰＬＬ回路の安定性は維持できている。
【００６０】
続いて、位相比較器１４及び１５を用いたＰＬＬ回路の引き込み時について考える。位相比較器１４を用いたＰＬＬ回路の引き込み時のオープンループゲインＡ２（ｓ）は式（２）表せる。
Ａ２（ｓ）＝Ｉｃｐ×Ｆ（ｓ）×（Ｋｖｃｏ／ｓ）×（１／Ｎ）×（１／２） ・・・（２）
位相比較器１４は、２分周回路を含むため、式（１）に対して分周数２で除算することで、式（２）を導き出すことができる。式（２）を用いて位相余裕を求めると６４．６度となる。同様に、位相比較器１５を用いたＰＬＬ回路のＰＬＬ引き込み時のオープンループゲインＡ３（ｓ）は式（３）で表せる。
Ａ３（ｓ）＝Ｉｃｐ×Ｆ（ｓ）×（Ｋｖｃｏ／ｓ）×（１／Ｎ）×（１／８） ・・・（３）
位相比較器１５では、８分周回路が追加されているため、分周数８で除算する。式（３）を用いて位相余裕を求めると３９．９度となる。このように、分周数を増やすとＰＬＬ回路の安定性が低下することが分かる。位相比較器１５を用いたＰＬＬ回路のシミュレーション結果では、ＰＬＬの引き込みは完了しているが、実際の回路の設計時においては安定性も考慮する必要がある。そのため、サイクルスリップを回避することによるＰＬＬ回路のロック時間の短縮とＰＬＬ回路の安定性の適切なバランスを考えることが必要となる。
【００６１】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１、２、３ ＰＬＬ回路
１０、１１、１２、１２ａ〜１２ｄ、１３、１４、１５ 位相比較器
２０ チャージポンプ
３０ ループフィルタ
４０ 電圧制御発振器
５０ 分周回路
６０ 位相差判定ブロック
７０ カウンタ
１００〜１０５ ２分周回路
Ｃ１、Ｃ２ 容量
Ｄ０１、Ｄ０２ 遅延素子
ＦＦ０１〜ＦＦ２７ フリップフロップ
ＩＮＶ０１〜ＩＮＶ０７ インバータ回路
ＮＡＮＤ０１〜ＮＡＮＤ０３ 否定論理積回路
ＯＲ０１〜ＯＲ１０ 論理和回路
Ｒ１ 抵抗
【技術分野】
【０００１】
本発明は、ＰＬＬ回路（位相同期回路）に関する。特に、位相比較器を備えるＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路が様々な電子機器の回路に用いられている。図２は、ＰＬＬ回路１の内部構成の一例を示す図である。図２に示すＰＬＬ回路１は、位相比較器（ＰＦＤ）１０と、チャージポンプ（ＣＰ）２０と、ループフィルタ（ＬＰ）３０と、電圧制御発振器（ＶＣＯ）４０と、分周回路５０から構成されている。ＰＬＬ回路１では、位相比較器１０において基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差を検出し、チャージポンプ２０により昇圧した後にループフィルタ３０によりＤＣ電圧に変換する。
【０００３】
図３は、位相比較器１０の内部構成の一例を示す図である。位相比較器１０は、フリップフロップＦＦ０１及びＦＦ０２と、否定論理積回路ＮＡＮＤ０１から構成されている。位相比較器１０では、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫを比較することで、チャージポンプ２０に対する制御信号（ＵＰ信号及びＤＷ信号）を生成する。電圧制御発振器４０では、ＤＣ電圧に比例した周波数の出力を行なう。電圧制御発振器４０の出力は、分周回路５０により分周されてフィードバッククロックＦＢ＿ＣＬＫとして使用される。
【０００４】
ここで、特許文献１において、電圧制御発振器の出力周波数（フィードバッククロック）と基準クロックとの間の位相差を検出し、位相差が３６０度以上の場合に誤差信号を出力する位相周波数検出器（ＰＦＤ）を備えるＰＬＬ回路が開示されている。特許文献１で開示された技術では、誤差信号に基づいて電圧制御発振器のフリーランニング周波数を調整し、ＰＬＬ回路の周波数可変範囲を維持している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５１８１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００７】
図２に示すＰＬＬ回路１では、ロックを開始（引き込みを開始）する際にサイクルスリップが生じるという問題がある。ＰＬＬ回路１の周波数可変範囲が広い場合には、位相比較器１０における位相差が±３６０度を越えることが考えられる。位相差が±３６０度を越えた場合に、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの周波数が一致していないにも関わらず、位相が一致したと判断されてしまうため、ＰＬＬ回路１のロックが遅れてしまう。これがサイクルスリップである。
【０００８】
図４は、ＰＬＬ回路１の引き込み過程のシミュレーション結果の一例を示す図である。図４では、ＰＬＬ回路１の出力とチャージポンプ２０の出力電圧Ｖｃｎｔを示す。Ｖｃｎｔが一定値になるとＰＬＬ回路１はロック状態にあるといえる。図４から、時刻ｔ１に引き込みを開始して、時刻ｔ２でロックするまでの間にＶｃｎｔが上下に大きく変動（ギザギザ部分）しているのが分かる。この大きく変動している期間にサイクルスリップが発生しており、ＰＬＬ回路１のロックが遅れる要因となる。
【０００９】
上述のように、ＰＬＬ回路は様々な電子機器において使用されており、特に近年では、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）マクロにおけるクロック生成モジュールとして使用されることが多い。図５は、ＳｅｒＤｅｓマクロの内部構成の一例を示す図である。ＳｅｒＤｅｓマクロにおいては、ＰＬＬ回路から、データの送受信を行なうＴｘ部及びＲｘ部に対して基準クロックを供給する。ＳｅｒＤｅｓマクロは、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）３．０、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）等のバス規格を実現する製品に使用される。
【００１０】
これらのバス規格の中でＳＡＴＡ規格に対応したＳｅｒＤｅｓマクロには、Ｐａｒｔｉａｌモードと呼ばれるＰＬＬ回路をオフ（非活性）にするモードが存在する。Ｐａｒｔｉａｌモードに遷移させることによって、ＳｅｒＤｅｓマクロでの消費電力を低減する。一方、ＰａｒｔｉａｌモードからＡｃｔｉｖｅモード（ＰＬＬ回路を活性化）に遷移する際にＳｅｒＤｅｓマクロ全体での復帰時間に関する仕様が定められている。この復帰時間は非常に短く、ＰＬＬ回路自体も高速でロックを行なわないとＳｅｒＤｅｓマクロに求められる仕様を満足することができない。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【課題を解決するための手段】
【００１１】
本発明の一視点によれば、位相比較器と、前記位相比較器と接続されるチャージポンプと、を備えるＰＬＬ回路であって、前記位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、前記チャージポンプの出力電圧を上昇させる第１のＵＰ信号及び前記チャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、前記基準クロックに同期させ、前記第１のＵＰ信号に基づき前記チャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、前記フィードバッククロックに同期させ、前記第１のＤＷ信号に基づき前記チャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含むＰＬＬ回路が提供される。
【発明の効果】
【００１２】
本発明の一視点によれば、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態の概要を説明するための図である。
【図２】ＰＬＬ回路の内部構成の一例を示す図である。
【図３】図２に示す位相比較器の内部構成の一例を示す図である。
【図４】図２に示すＰＬＬ回路の引き込み過程のシミュレーション結果の一例を示す図である。
【図５】ＳｅｒＤｅｓマクロの内部構成の一例を示す図である。
【図６】本発明の第１の実施形態に係るＰＬＬ回路の内部構成の一例を示す図である。
【図７】図６に示す位相比較器の内部構成の一例を示す図である。
【図８】図３に示す位相比較器の入出力波形の一例を示すタイミングチャートである。
【図９】図７に示す位相比較器の入出力波形の一例を示すタイミングチャートである。
【図１０】ＰＬＬ回路がロックする過程をシミュレーションした結果の一例である。
【図１１】図６に示す位相比較器の別の内部構成の一例を示す図である。
【図１２】第２の実施形態に係る位相比較器の内部構成の一例を示す図である。
【図１３】位相比較器のシミュレーション結果の一例を示す図である。
【図１４】第３の実施形態に係るＰＬＬ回路の内部構成の一例を示す図である。
【図１５】図１４に示す位相比較器の内部構成の一例を示す図である。
【図１６】図１５に示す位相比較器の入出力波形の一例を示すタイミングチャートである。
【図１７】第４の実施形態に係る位相比較器の内部構成の一例を示す図である。
【図１８】位相比較器のシミュレーション結果の一例を示す図である。
【図１９】ループフィルタの内部構成の一例を示す図である。
【発明を実施するための形態】
【００１４】
初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１５】
上述のように、サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。ＰＬＬ回路を搭載する回路の仕様によっては、ＰＬＬ回路が引き込みを完了するまでに許容される時間は極めて短い場合も多い。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【００１６】
そこで、図１に示すＰＬＬ回路を提供する。図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。
【００１７】
フィードバッククロックの論理レベルの変化が基準クロックの論理レベルの変化よりも遅れることによって、制御信号生成回路が出力する第１のＵＰ信号又は第２のＤＷ信号にサイクルスリップが発生する場合がある。制御信号生成回路は基準クロックとフィードバッククロックを遅延させたクロックによって動作しているが、第１の保持回路及び第２の保持回路は遅延させていない基準クロック及びフィードバッククロックで動作している。そのため、第１のＵＰ信号又は第１のＤＷ信号にサイクルスリップが発生したとしても、サイクルスリップが発生する前の第１のＵＰ信号又は第１のＤＷ信号を第１の保持回路又は第２の保持回路で基準クロック又はフィードバッククロックに同期させて出力可能である。すると、第１のＵＰ信号又は第１のＤＷ信号が、サイクルスリップの発生によりサイクルスリップ発生前の論理レベルから反転してしまったとしても、第２のＵＰ信号又は第２のＤＷ信号はサイクルスリップ発生前の論理レベルを維持できる。その結果、第１のＵＰ信号又は第２のＵＰ信号（第１のＤＷ信号又は第２のＤＷ信号）で、チャージポンプを動作させることでサイクルスリップが低減し、ＰＬＬ回路のロック時間が短縮できる。
【００１８】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図６に本実施形態に係るＰＬＬ回路２の内部構成の一例を示す。図６において、図２と同一の構成要素には同一の符号を付し、その説明を省略する。図２に示すＰＬＬ回路１とＰＬＬ回路２の相違点は、位相比較器１０に代えて位相比較器１１を使用することと、位相差判定ブロック６０及びカウンタ７０を追加する点である。位相差判定ブロック６０では、ＵＰ信号及びＤＷ信号により基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差を判定する。その際に、位相差がある一定値より小さい値となると判定信号ＬＤＲＴを出力する。カウンタ７０では、判定信号ＬＤＲＴが一定時間変動しないことを確認するとＰＬＬ回路１がロック状態に遷移したと判断し、ロック信号を出力する。
【００１９】
図７は、位相比較器１１の内部構成の一例を示す図である。位相比較器１１は、フリップフロップＦＦ０３乃至ＦＦ０６と、否定論理積回路ＮＡＮＤ０２と、論理和回路ＯＲ０１及びＯＲ０２と、遅延素子Ｄ０１及びＤ０２から構成されている。フリップフロップＦＦ０３及びＦＦ０４と、否定論理積回路ＮＡＮＤ０２で上述の制御信号生成回路を形成している。
【００２０】
フリップフロップＦＦ０３のデータ端子には電源電圧ＶＤＤ（Ｈレベル）を入力し、基準クロックＲＥＦ＿ＣＬＫを遅延素子Ｄ０１により遅延させて、クロック端子に入力する。フリップフロップＦＦ０３のデータ出力は、否定論理積回路ＮＡＮＤ０２と論理和回路ＯＲ０１に入力される。同様に、フリップフロップＦＦ０４のデータ端子には電源電圧ＶＤＤ（Ｈレベル）を入力し、フィードバッククロックＦＢ＿ＣＬＫを遅延素子Ｄ０２により遅延させて、クロック端子に入力する。フリップフロップＦＦ０４のデータ出力は、否定論理積回路ＮＡＮＤ０２と論理和回路ＯＲ０２に入力される。また、フリップフロップＦＦ０３及びＦＦ０４のリセット端子には否定論理積回路ＮＡＮＤ０２の出力が入力される。
【００２１】
フリップフロップＦＦ０５のデータ端子にはフリップフロップＦＦ０３のデータ出力を入力し、基準クロックＲＥＦ＿ＣＬＫをクロック端子に入力する。フリップフロップＦＦ０５のデータ出力を論理和回路ＯＲ０１に入力する。フリップフロップＦＦ０６のデータ端子にはフリップフロップＦＦ０４のデータ出力を入力し、フィードバッククロックＦＢ＿ＣＬＫをクロック端子に入力する。フリップフロップＦＦ０６のデータ出力は論理和回路ＯＲ０２に入力する。
【００２２】
また、フリップフロップＦＦ０５及びＦＦ０６のリセット端子には動作許可信号ＥＮが入力される。動作許可信号ＥＮをＬレベルに設定することでフリップフロップＦＦ０５及びＦＦ０６のデータ出力を初期化することができる。論理和回路ＯＲ０１の出力をＵＰ信号、論理和回路ＯＲ０２の出力をＤＷ信号とする。なお、フリップフロップＦＦ０３のデータ出力端子をノードＳ１、フリップフロップＦＦ０５のデータ出力端子をノードＳ２とする。
【００２３】
次に、位相比較器１１の動作を図３に示す位相比較器１０の動作と対比して説明する。初めに、位相比較器１０の動作について説明する。図８は、位相比較器１０の入出力波形の一例を示すタイミングチャートである。図８には、位相比較器１０に入力する基準クロックＲＥＦ＿ＣＬＫと、フィードバッククロックＦＢ＿ＣＬＫと、ＵＰ信号を示している。
【００２４】
図８の時刻ｔ３〜ｔ４の期間（位相比較１）では、フリップフロップＦＦ０１の出力は、ＨレベルであるからＵＰ信号もＨレベルが出力される。時刻ｔ４において、フィードバッククロックＦＢ＿ＣＬＫの立ち上りエッジがフリップフロップＦＦ０２に入力されると、フリップフロップＦＦ０２の出力もＨレベルとなり、否定論理積回路ＮＡＮＤ０１の出力はＬレベルとなる。その結果、フリップフロップＦＦ０１の出力は初期化（Ｌレベルと）となりＵＰ信号もＬレベルとなる。時刻ｔ３〜ｔ４と同様に、時刻ｔ５〜ｔ６の期間（位相比較２）及び時刻ｔ７〜ｔ８の期間（位相比較３）もＵＰ信号はＨレベルである。
【００２５】
一方、時刻ｔ８〜ｔ１１の期間（位相比較４及び５）においては、ＵＰ信号の動作は本来期待される動作と逆になってしまう。つまり、時刻ｔ８における基準クロックＲＥＦ＿ＣＬＫの立ち上りエッジよりも、時刻ｔ９におけるフィードバッククロックＦＢ＿ＣＬＫの立ち上りエッジが遅いため、時刻ｔ９において否定論理積回路ＮＡＮＤ０１の出力はＨレベルとなりフリップフロップＦＦ０１の出力（ＵＰ信号）はＬレベルとなってしまう。その後、時刻ｔ１０で基準クロックＲＥＦ＿ＣＬＫの立ち上りエッジが入力され、時刻ｔ１１でフィードバッククロックＦＢ＿ＣＬＫの立ち上りエッジが入力されるまでＵＰ信号はＨレベルとなる。この時刻ｔ８〜ｔ１１の期間に発生している現象がサイクルスリップであり、ＰＬＬ回路１のロック動作の妨げになっている。
【００２６】
続いて、位相比較器１１の動作について説明する。図９は、位相比較器１１の入出力波形の一例を示すタイミングチャートである。図９には、遅延素子Ｄ０１の出力（基準クロックＲＥＦ＿ＣＬＫが遅延した波形）と、遅延素子Ｄ０２の出力（フィードバッククロックＦＢ＿ＣＬＫが遅延した波形）と、ノードＳ１のレベルと、基準クロックＲＥＦ＿ＣＬＫと、ノードＳ２のレベルと、ＵＰ信号を示している。ノードＳ１のレベルは、位相比較器１０におけるＵＰ信号と同等である。
【００２７】
時刻ｔ１４〜ｔ１５の期間（位相比較１）では、フリップフロップＦＦ０３のデータ出力（ノードＳ１）はＨレベルであるため、ＵＰ信号もＨレベルとなる。同様に、時刻ｔ１７〜ｔ１８の期間（位相比較２）でも、ＵＰ信号はＨレベルとなる。時刻ｔ２２における遅延素子Ｄ０１の出力の立ち上りエッジと時刻ｔ２３における遅延素子Ｄ０２の出力の立ち上りエッジの関係のように、遅延素子Ｄ０２の立ち上りエッジが遅れる場合が存在する。このような場合には、フリップフロップＦＦ０３のデータ出力（ノードＳ１）はＬレベルとなる。しかし、基準クロックＲＥＦ＿ＣＬＫをクロック端子で受け付けているフリップフロップＦＦ０５のデータ出力（ノードＳ２）はノードＳ１がＬレベルに遷移する前に、Ｈレベルとなっている（時刻ｔ２１）。そのため、ノードＳ１のレベルとノードＳ２のレベルの論理和がＵＰ信号であるため、ＵＰ信号はＨレベルを維持する。従って、位相比較器１０でサイクルスリップが起きていた期間（時刻ｔ２２〜ｔ２６）であっても、位相比較器１１ではサイクルスリップが発生しない。その結果、位相比較器１１を使用するＰＬＬ回路２は高速にロック状態に遷移することが可能である。
【００２８】
なお、時刻ｔ２６と時刻ｔ２８の期間ではサイクルスリップが発生している。時刻ｔ２３〜ｔ２５の期間におけるノードＳ１はＬレベルである。また、フリップフロップＦＦ０５はこのノードＳ１をデータ入力としており、基準クロックＲＥＦ＿ＣＬＫの立ち上りエッジが入力された際（時刻ｔ２４）にはノードＳ１はＬレベルとなっているためである。
【００２９】
図１０は、ＰＬＬ回路１及びＰＬＬ回路２がロックする過程をシミュレーションした結果の一例である。図１０の上段は、位相比較器１０を使用した場合のシミュレーション結果であり、下段が位相比較器１１を使用した場合のシミュレーション結果である。上述のように、Ｖｃｎｔはチャージポンプ２０が出力する電圧制御発振器４０の制御電圧であり、Ｖｃｎｔが一定になるとＰＬＬ発振周波数は安定していると判断することができる。なお、図１０に示すＶｃｎｔ１はループフィルタ３０の内部ノードである。さらに、判定信号ＬＤＲＴは、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差が予め定めた閾値よりも小さくなるとＨレベルからＬレベルに変化する信号である。従って、判定信号ＬＤＲＴがＬレベルに変化した時刻から、ＰＬＬ回路のロック状態を判断することができる。図１０のシミュレーションから、位相比較器１１を使用するＰＬＬ回路２がロックに要する時間はＰＬＬ回路１と比較して１７６ｎｓ早いことが分かる。
【００３０】
なお、動作許可信号ＥＮによって、フリップフロップＦＦ０３及びＦＦ０４のデータ出力を初期化することも可能である。図１１は、位相比較器１２の内部構成の一例を示す図である。位相比較器１２は、位相比較器１１に否定論理積回路ＮＡＮＤ０３とインバータ回路ＩＮＶ０１を追加している。否定論理積回路ＮＡＮＤ０３において、否定論理積回路ＮＡＮＤ０２の出力と動作許可信号ＥＮを受け付ける。否定論理積回路ＮＡＮＤ０３の出力をインバータ回路ＩＮＶ０１に入力し、インバータ回路ＩＮＶ０１の出力をフリップフロップＦＦ０３及びＦＦ０４のリセット端子に入力する。動作許可信号ＥＮをＨレベルに設定すると、位相比較器１２は活性化し、Ｌレベルに設定するとフリップフロップＦＦ０３乃至ＦＦ０６のデータ出力（ＵＰ信号及びＤＷ信号）は全てＬレベルとなる（非活性状態となる）。以下の実施形態においても同様に動作許可信号ＥＮによって、ＵＰ信号及びＤＷ信号をＬレベルにすることが可能である。
【００３１】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図１２は本実施形態に係る位相比較器１３の内部構成の一例を示す図である。図１２において図７と同一構成要素には、同一の符号を表し、その説明を省略する。図１２に示す位相比較器１３と図７に示す位相比較器１１の相違点は、フリップフロップＦＦ０７乃至ＦＦ１４を追加し、論理和回路ＯＲ０１及びＯＲ０２を論理和回路ＯＲ０３及びＯＲ０４に変更している点である。
【００３２】
フリップフロップＦＦ０７のデータ端子にフリップフロップＦＦ０５のデータ出力を入力し、クロック端子には基準クロックＲＥＦ＿ＣＬＫを入力する。さらに、データ出力端子は次段のフリップフロップＦＦ０９のデータ端子が接続されると共に、論理和回路ＯＲ０３の入力端子に接続される。フリップフロップＦＦ０７のリセット端子には動作許可信号ＥＮが入力される。フリップフロップＦＦ０８乃至ＦＦ１４も同様に、前段のフリップフロップのデータ出力をデータ端子で受け付け、データ出力を次段のフリップフロップ及び論理和回路（ＯＲ０３及びＯＲ０４）に出力する。
【００３３】
位相比較器１３を図１２に示す構成とすることで、フリップフロップＦＦ０３又はフリップフロップＦＦ０４が出力するレベルは順次、次段のフリップフロップで保持される。その結果、サイクルスリップの発生するタイミングを遅らせることが可能になる。
【００３４】
図１３は、図３に示す位相比較器１０と、第１の実施形態に係る位相比較器１１と、本実施形態に係る位相比較器１３のシミュレーション結果の一例を示す図である。時刻ｔ３０は、位相比較器１３を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間であり、時刻ｔ３１は、位相比較器１１を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間であり、時刻ｔ３２は、位相比較器１０を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間である。図１３から、本実施形態に係る位相比較器１３を用いた場合が最もＰＬＬ回路のロックが早いことが分かる。
【００３５】
次に、ＰＬＬ回路が理想的なロックを行なう場合と各位相比較器（１０、１１、１３）の結果を検討する。図１３の上段（位相比較器１０の出力波形）に示す点線が、ＰＬＬ回路において理想的にロックが行なわれた場合のＶｃｎｔの波形を示している。このように理想的にロックが行なわれる場合であっても、２．２μｓの時間（時刻ｔ２９）はロックに必要であることが分かる。
【００３６】
なお、判定信号ＬＤＲＴがＬレベルになる時間をＰＬＬ回路がロックした時間とみなすと、位相比較器１０を用いた場合のロック時間は４．５５μｓ（時刻ｔ３２）であり、理想的なロックが行なわれた場合との差分は、４．５５μｓ−２．２μｓ＝２．３５μｓとなる。次に、位相比較器１１を用いた場合のロック時間は、４．３８μｓ（時刻ｔ３１）であり、理想的なロックとの差分は、４．３８μｓ−２．２μｓ＝２．１８μｓである。その結果、位相比較器１１では、位相比較器１０を用いた場合と比較して、（１−２．１８／２．３５）×１００＝７．２％の改善が行なえる。
【００３７】
さらに、位相比較器１３を用いた場合のロック時間は、４．１５μｓ（時刻ｔ３０）であり、理想的なロックとの差分は、４．１５μｓ−２．２μｓ＝１．９５である。その結果、位相比較器１０を用いた場合と比較して、（１−１．９５／２．３５）×１００＝１７．０％の改善が行なわれる。
【００３８】
次に、上述のＳＡＴＡ規格対応のＳｅｒＤｅｓマクロにおいて、ＰａｒｔｉａｌモードからＡｃｔｉｖｅモードに復帰する際のＰＬＬ回路のロック時間について考える。ＳｅｒＤｅｓマクロ全体にて、ＰａｒｔｉａｌモードからＡｃｔｉｖｅモードへの復帰に要する時間は、１０μｓまで許容される。その内部ブロックであるＰＬＬは、より早く復帰する必要がある。ここでは、１０μｓの半分の５μｓ内で、ＰＬＬをロックさせることを考える。５μｓを基準にして、各位相比較器（１０、１１、１３）を用いた場合にＰＬＬ回路がロックする時間の改善率を検証する。
【００３９】
位相比較器１０と位相比較器１１を用いた場合を考えると、ロックに要する時間は４．５５μｓ−４．３８μｓ＝０．１７μｓ短縮されている。従って、５μｓを基準にすると０．１７／５×１００＝３．４％の改善が実現できている。同様に、位相比較器１０と位相比較器１３を用いた場合を考えると、ロックに要する時間は４．５５μｓ−４．１５μｓ＝０．４μｓ短縮されている。従って、５μｓを基準にすると０．４／５×１００＝８％の改善が実現できている。
【００４０】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。図１４に本実施形態に係るＰＬＬ回路３の内部構成の一例を示す。図１４において図６と同一構成要素には、同一の符号を表し、その説明を省略する。図６に示すＰＬＬ回路２とＰＬＬ回路３の相違点は、位相比較器１１を位相比較器１４に変更し、位相差判定ブロック６０の出力する判定信号ＬＤＲＴを位相比較器１４に入力する点である。
【００４１】
図１５は、位相比較器１４の内部構成の一例を示す図である。図１５に示す位相比較器１４は、位相比較器１２ａ及び１２ｂと、２分周回路１００及び１０１と、論理和回路ＯＲ０５及びＯＲ０６から構成されている。位相比較器１２ａ及び１２ｂは、図１１に示す位相比較器１２と同一の回路である。２分周回路１００は、フリップフロップＦＦ１５とインバータ回路ＩＮＶ０２から構成されている。基準クロックＲＥＦ＿ＣＬＫをフリップフロップＦＦ１５のクロック端子に入力し、フリップフロップＦＦ１５のデータ出力をインバータ回路ＩＮＶ０２で反転し、データ端子に入力している。同時に、フリップフロップＦＦ１５のデータ出力を位相比較器１２ｂの基準クロックＲＥＦ＿ＣＬＫとして使用する。２分周回路１０１の構成は２分周回路１００と同様のため、説明を省略する。
【００４２】
２分周回路１０１により２分周したフィードバッククロックＦＢ＿ＣＬＫを位相比較器１２ｂのフィードバッククロックＦＢ＿ＣＬＫとして使用する。位相比較器１２ａ及び１２ｂのＵＰ信号を論理和回路ＯＲ０５に入力し、論理和回路ＯＲ０５の出力を新たなＵＰ信号とする。同様に、位相比較器１２ａ及び１２ｂのＤＷ信号を論理和回路ＯＲ０６に入力し、論理和回路ＯＲ０６の出力を新たなＤＷ信号とする。
【００４３】
さらに、動作許可信号ＥＮを位相比較器１２ａに入力し、判定信号ＬＤＲＴを位相比較器１２ｂに入力する。上述のように、判定信号ＬＤＲＴは基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差がある一定値より小さくなるとＨレベルからＬレベルに変化する信号である。判定信号ＬＤＲＴを用いてＰＬＬ回路のロック状態の有無を判定している。ＰＬＬ回路がロックする過程において、判定信号ＬＤＲＴの初期状態はＨレベルである。そのため、ＰＬＬ回路３のロック開始直後は、図１５に示す位相比較器１２ａ及び１２ｂは共に活性状態である。
【００４４】
なお、位相比較器１２ａのＵＰ信号を出力するノードをノードＳ３、２分周回路１００の出力ノードをノードＳ４、２分周回路１０１の出力ノードをノードＳ５、位相比較器１２ｂのＵＰ信号を出力するノードをノードＳ６とする。
【００４５】
次に、位相比較器１４の動作を説明する。図１６は、位相比較器１４の入出力波形の一例を示すタイミングチャートである。位相比較器１４は、内部に位相比較器１２ａと１２ｂを含む構成であって、位相比較器１２ａの動作は図７の位相比較器１１の動作と同一である。一方、位相比較器１２ｂの動作についても基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫが２分周となる他は動作に相違はない。位相比較器１４では、位相比較器１２ａと位相比較器１２ｂが独立して動作し、それぞれの出力するＵＰ信号又はＤＷ信号の論理和を位相比較器１４の出力信号（ＵＰ信号及びＤＷ信号）としている。
【００４６】
図９の時刻ｔ２５〜ｔ２８の期間において、位相比較器１１はサイクルスリップを起こしていた。位相比較器１１のＵＰ信号とノードＳ３のレベル変化は一致するため、時刻ｔ４０〜ｔ４２の期間にサイクルスリップの発生が認められる。
【００４７】
しかし、位相比較器１２ｂに入力するクロックは、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫを２分周したクロックであるので、時刻ｔ４０において、位相比較器１２ｂに入力される基準クロックＲＥＦ＿ＣＬＫ（ノードＳ４）の立ち上りエッジが入力後、フィードバッククロックＦＢ＿ＣＬＫ（ノードＳ５）の立ち上りエッジが入力（時刻ｔ４３）されるまでの間は位相比較器１２ｂが出力するＵＰ信号はＨレベルとなる（ノードＳ６）。そのため、位相比較器１４自体のＵＰ信号はＨレベルを維持することができる（時刻ｔ４０〜ｔ４３）。
【００４８】
即ち、２分周されたクロックを位相比較器１２ｂに入力することで、位相比較器１２ａだけでは回避できなかったサイクルスリップを回避することができる。その結果、ＰＬＬ回路３は高速に所定の周波数に引き込みが可能となる。なお、基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差が一定値より小さくなると判定信号ＬＤＲＴはＬレベルとなり、位相比較器１２ｂは非活性状態となる。位相比較器１２ｂが非活性状態となった後は、位相比較器１２ａによりＰＬＬ回路３のロック動作が継続されることになる。
【００４９】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。図１７は、本実施形態に係る位相比較器１５の内部構成の一例を示す図である。図１７において図１５と同一構成要素には、同一の符号を表し、その説明を省略する。図１５に示す位相比較器１４と位相比較器１５の相違点は、位相比較器１４に位相比較器１２ｃ及び１２ｄと、２分周回路１０２乃至１０５と、論理和回路ＯＲ０７乃至ＯＲ１０を追加する点である。位相比較器１２ｃ及び１２ｄは、位相比較器１２と同一のため説明を省略する。２分周回路１０２乃至１０５についても、２分周回路１００と同一構成のため説明を省略する。
【００５０】
位相比較器１２ｃは２分周回路１０２及び１０３が供給するクロックを受け付ける。２分周回路１０２は、２分周回路１００の出力を２分周するものなので、基準クロックＲＥＦ＿ＣＬＫを４分周したクロックが位相比較器１２ｃに入力される。同様に、フィードバッククロックＦＢ＿ＣＬＫを４分周したクロックが位相比較器１２ｃに入力される。位相比較器１２ｄについても、基準クロックＲＥＦ＿ＣＬＫを８分周したクロックとフィードバッククロックＦＢ＿ＣＬＫを８分周したクロックを入力する。
【００５１】
位相比較器１５においても、位相比較器１２ａ乃至１２ｄが独立して動作し、各位相比較器の出力するＵＰ信号又はＤＷ信号の論理和を位相比較器１５のＵＰ信号又はＤＷ信号として出力する。位相比較器１５では、位相比較器１４と比較してサイクルスリップの発生を遅らせることが可能になるのでよりＰＬＬのロック時間を短縮することができる。
【００５２】
図１８は、図３に示す位相比較器１０と、第３の実施形態に係る位相比較器１４と、本実施形態に係る位相比較器１５のシミュレーション結果の一例を示す図である。時刻ｔ４４は位相比較器１５を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間であり、時刻ｔ４５は位相比較器１４を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間であり、時刻ｔ４６は位相比較器１０を用いた場合の判定信号ＬＤＲＴがＬレベルになる時間である。
【００５３】
次に、位相比較器１４及び１５を使用したＰＬＬ回路の引き込み時間の改善率を検証する。位相比較器１０を用いた場合のロック時間は４．５５μｓ（時刻ｔ４６）であり、理想的なロックが行なわれた場合との差分は、４．５５μｓ−２．２μｓ＝２．３５μｓとなる。位相比較器１４を用いた場合のロック時間は、３．０５μｓ（時刻ｔ４５）であり、理想的なロックとの差分は、３．０５μｓ−２．２μｓ＝０．８５μｓである。その結果、位相比較器１０を用いた場合と比較して、（１−０．８５／２．３５）×１００＝６３．８％の改善が行なえる。さらに、位相比較器１５を用いた場合のロック時間は、２．６０μｓ（時刻ｔ４４）であり、理想的なロックとの差分は、２．６０μｓ−２．２μｓ＝０．４である。その結果、位相比較器１０を用いた場合と比較して、（１−０．４／２．３５）×１００＝８３．０％の改善が行なわれる。
【００５４】
次に、ＳＡＴＡ規格対応のＳｅｒＤｅｓマクロにおけるＰａｒｔｉａｌモードからＡｃｔｉｖｅモードに復帰する際に、ＰＬＬのロック時間の目標としている５μｓを基準にして改善率を検証する。位相比較器１０と位相比較器１４を用いた場合を考えると、ロックに要する時間は４．５５μｓ−３．０５μｓ＝１．５μｓ短縮されている。従って、５μｓを基準にすると１．５／５×１００＝３０％の改善が実現できている。同様に、位相比較器１０と位相比較器１５を用いた場合を考えると、ロックに要する時間は４．５５μｓ−２．６０μｓ＝１．９５μｓ短縮されている。従って、５μｓを基準にすると１．９５／５×１００＝３９％の改善が実現できている。
【００５５】
以上のように、２分周回路を追加し、分周数を増加させた位相比較器１５のＰＬＬ回路の引き込み時間に対する改善効果は非常に大きい。ただし、無条件に２分周回路を増やすことは適切ではない。分周回路やフリップフロップ等を追加する必要があるため、分周数が大きくなればなるほど、レイアウト面積が増加するためである。
【００５６】
さらに、ＰＬＬ回路の安定性も考慮する必要がある。初めに、図２に示すＰＬＬ回路１の安定性を考える。その際に、ループフィルタ３０は容量Ｃ１及びＣ２と、抵抗Ｒ１から構成されるものとする（図１９参照）。
【００５７】
ＰＬＬ回路１のオープンループゲインＡ１（ｓ）は、式（１）から求めることができる。
Ａ１（ｓ）＝Ｉｃｐ×Ｆ（ｓ）×（Ｋｖｃｏ／ｓ）×（１／Ｎ） ・・・（１）
なお、チャージポンプ電流をＩｃｐ［ｕＡ／２π］、ループフィルタ３０の伝達関数をＦ（ｓ）、電圧制御発振器４０のゲインをＫｖｃｏ［ＧＨｚ／Ｖ］、分周回路５０の分周比をＮとする。
【００５８】
基準クロックＲＥＦ＿ＣＬＫの周波数としてＦｒｅｆ＝４０［ＭＨｚ］、電圧制御発振器４０の発振周波数としてＦｖｃｏ＝６［ＧＨｚ］、Ｋｖｃｏ＝３［ＧＨｚ／Ｖ］、Ｉｃｐ＝２５［ｕＡ／２π］、Ｎ＝１５０、Ｃ１＝１［ｐＦ］、Ｃ２＝１６０［ｐＦ］、Ｒ１＝７０００［Ω］として、式（１）のボード線図からＰＬＬ回路１の位相余裕を求めると７４．８度となる。位相余裕は、回路の安定性の判断基準であり４５度〜６０度以上であれば安定な回路であるといえる。
【００５９】
次に、第３及び第４の実施形態に係る位相比較器１４及び１５を用いたＰＬＬ回路の安定性について考える。ＰＬＬの引き込みが完了した後は、第１の実施形態に係るＰＬＬ回路２と同様の動作になる。ＰＬＬ回路２の位相余裕もＰＬＬ回路１と同様に７４．８度である。従って、定常状態における位相比較器１４及び１５を用いたＰＬＬ回路の安定性は維持できている。
【００６０】
続いて、位相比較器１４及び１５を用いたＰＬＬ回路の引き込み時について考える。位相比較器１４を用いたＰＬＬ回路の引き込み時のオープンループゲインＡ２（ｓ）は式（２）表せる。
Ａ２（ｓ）＝Ｉｃｐ×Ｆ（ｓ）×（Ｋｖｃｏ／ｓ）×（１／Ｎ）×（１／２） ・・・（２）
位相比較器１４は、２分周回路を含むため、式（１）に対して分周数２で除算することで、式（２）を導き出すことができる。式（２）を用いて位相余裕を求めると６４．６度となる。同様に、位相比較器１５を用いたＰＬＬ回路のＰＬＬ引き込み時のオープンループゲインＡ３（ｓ）は式（３）で表せる。
Ａ３（ｓ）＝Ｉｃｐ×Ｆ（ｓ）×（Ｋｖｃｏ／ｓ）×（１／Ｎ）×（１／８） ・・・（３）
位相比較器１５では、８分周回路が追加されているため、分周数８で除算する。式（３）を用いて位相余裕を求めると３９．９度となる。このように、分周数を増やすとＰＬＬ回路の安定性が低下することが分かる。位相比較器１５を用いたＰＬＬ回路のシミュレーション結果では、ＰＬＬの引き込みは完了しているが、実際の回路の設計時においては安定性も考慮する必要がある。そのため、サイクルスリップを回避することによるＰＬＬ回路のロック時間の短縮とＰＬＬ回路の安定性の適切なバランスを考えることが必要となる。
【００６１】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１、２、３ ＰＬＬ回路
１０、１１、１２、１２ａ〜１２ｄ、１３、１４、１５ 位相比較器
２０ チャージポンプ
３０ ループフィルタ
４０ 電圧制御発振器
５０ 分周回路
６０ 位相差判定ブロック
７０ カウンタ
１００〜１０５ ２分周回路
Ｃ１、Ｃ２ 容量
Ｄ０１、Ｄ０２ 遅延素子
ＦＦ０１〜ＦＦ２７ フリップフロップ
ＩＮＶ０１〜ＩＮＶ０７ インバータ回路
ＮＡＮＤ０１〜ＮＡＮＤ０３ 否定論理積回路
ＯＲ０１〜ＯＲ１０ 論理和回路
Ｒ１ 抵抗
【特許請求の範囲】
【請求項１】
位相比較器と、
前記位相比較器と接続されるチャージポンプと、を備えるＰＬＬ回路であって、
前記位相比較器は、
基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、前記チャージポンプの出力電圧を上昇させる第１のＵＰ信号及び前記チャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、
前記基準クロックに同期させ、前記第１のＵＰ信号に基づき前記チャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、
前記フィードバッククロックに同期させ、前記第１のＤＷ信号に基づき前記チャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、
を含むことを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較器は、動作許可信号を受け付け、前記動作許可信号に基づいて活性状態又は非活性状態が定まる請求項１のＰＬＬ回路。
【請求項３】
前記第１及び第２の保持回路は、フリップフロップにより構成される請求項１又は２のＰＬＬ回路。
【請求項４】
さらに、前記第１及び第２の保持回路は、ｎ（但し、ｎは２以上の整数）段縦続接続されたフリップフロップを含み、ｎ個の前記フリップフロップの各データ出力を前記チャージポンプの出力電圧を上昇させる第ｎのＵＰ信号、又は、前記チャージポンプの出力電圧を下降させる第ｎのＤＷ信号として出力する請求項１乃至３のいずれか一に記載のＰＬＬ回路。
【請求項５】
さらに、前記第１乃至第ｎのＵＰ信号からいずれかを選択し、前記チャージポンプに出力する第１の選択回路と、前記第１乃至第ｎのＤＷ信号からいずれかを選択し、前記チャージポンプに出力する第２の選択回路と、を含む請求項４のＰＬＬ回路。
【請求項６】
さらに、前記位相比較器をｍ（但し、ｍは２以上の整数）個含み、前記第１の位相比較器は、前記基準クロック及び前記フィードバッククロックを受け付け、前記第ｍの位相比較器は、前記基準クロックを２のｍ−１乗に分周したクロック及び前記フィードバッククロックを２のｍ−１乗に分周したクロックを受け付ける請求項１乃至５のいずれか一に記載のＰＬＬ回路。
【請求項７】
前記第１の位相比較器は、前記動作許可信号を受け付け、前記第２乃至第ｍの位相比較器は、基準クロックとフィードバッククロックの位相差が予め定めた閾値よりも小さくなると論理レベルが変化する信号に基づいて非活性状態となる請求項６のＰＬＬ回路。
【請求項８】
前記第１乃至第ｍの位相比較器の出力するＵＰ信号からいずれかを選択し、前記チャージポンプに出力する第３の選択回路と、
前記第１乃至第ｍの位相比較器の出力するＤＷ信号からいずれかを選択し、前記チャージポンプに出力する第４の選択回路と、
を備える請求項６又は７のＰＬＬ回路。
【請求項１】
位相比較器と、
前記位相比較器と接続されるチャージポンプと、を備えるＰＬＬ回路であって、
前記位相比較器は、
基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、前記チャージポンプの出力電圧を上昇させる第１のＵＰ信号及び前記チャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、
前記基準クロックに同期させ、前記第１のＵＰ信号に基づき前記チャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、
前記フィードバッククロックに同期させ、前記第１のＤＷ信号に基づき前記チャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、
を含むことを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較器は、動作許可信号を受け付け、前記動作許可信号に基づいて活性状態又は非活性状態が定まる請求項１のＰＬＬ回路。
【請求項３】
前記第１及び第２の保持回路は、フリップフロップにより構成される請求項１又は２のＰＬＬ回路。
【請求項４】
さらに、前記第１及び第２の保持回路は、ｎ（但し、ｎは２以上の整数）段縦続接続されたフリップフロップを含み、ｎ個の前記フリップフロップの各データ出力を前記チャージポンプの出力電圧を上昇させる第ｎのＵＰ信号、又は、前記チャージポンプの出力電圧を下降させる第ｎのＤＷ信号として出力する請求項１乃至３のいずれか一に記載のＰＬＬ回路。
【請求項５】
さらに、前記第１乃至第ｎのＵＰ信号からいずれかを選択し、前記チャージポンプに出力する第１の選択回路と、前記第１乃至第ｎのＤＷ信号からいずれかを選択し、前記チャージポンプに出力する第２の選択回路と、を含む請求項４のＰＬＬ回路。
【請求項６】
さらに、前記位相比較器をｍ（但し、ｍは２以上の整数）個含み、前記第１の位相比較器は、前記基準クロック及び前記フィードバッククロックを受け付け、前記第ｍの位相比較器は、前記基準クロックを２のｍ−１乗に分周したクロック及び前記フィードバッククロックを２のｍ−１乗に分周したクロックを受け付ける請求項１乃至５のいずれか一に記載のＰＬＬ回路。
【請求項７】
前記第１の位相比較器は、前記動作許可信号を受け付け、前記第２乃至第ｍの位相比較器は、基準クロックとフィードバッククロックの位相差が予め定めた閾値よりも小さくなると論理レベルが変化する信号に基づいて非活性状態となる請求項６のＰＬＬ回路。
【請求項８】
前記第１乃至第ｍの位相比較器の出力するＵＰ信号からいずれかを選択し、前記チャージポンプに出力する第３の選択回路と、
前記第１乃至第ｍの位相比較器の出力するＤＷ信号からいずれかを選択し、前記チャージポンプに出力する第４の選択回路と、
を備える請求項６又は７のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２１７０７７（Ｐ２０１２−２１７０７７Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１１−８１７４０（Ｐ２０１１−８１７４０）
【出願日】平成２３年４月１日（２０１１．４．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２３年４月１日（２０１１．４．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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