ＰＬＬ回路
【課題】ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差
検出を改善することができる技術を提供する。
【解決手段】基準信号ＶＲＥＦフィードバック信号ＶＤＩＶとの位相及び周波数を比較するＰＦＤと、ＰＦＤの出力をディジタル値に変換するＴＤＣと、ＴＤＣの出力から高周波雑音成分を除去するＤＬＦと、ＤＬＦの出力に基づいて制御されるＤＣＯと、ＤＣＯの出力を分周しフィードバック信号ＶＤＩＶを出力するＤＩＶによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号ＶＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。
検出を改善することができる技術を提供する。
【解決手段】基準信号ＶＲＥＦフィードバック信号ＶＤＩＶとの位相及び周波数を比較するＰＦＤと、ＰＦＤの出力をディジタル値に変換するＴＤＣと、ＴＤＣの出力から高周波雑音成分を除去するＤＬＦと、ＤＬＦの出力に基づいて制御されるＤＣＯと、ＤＣＯの出力を分周しフィードバック信号ＶＤＩＶを出力するＤＩＶによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号ＶＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特に、アナログ回路をディジタル回路に置き換えたＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。
【背景技術】
【０００２】
携帯電話、無線ＬＡＮに使用されるＲＦ−ＩＣは依然として高い割合の成長が期待されている。現在、ＲＦ−ＩＣの開発の流れはベースバンドＩＣとの１チップ化に進んでいる。集積度を上げるベースバンドＩＣの要求に従い、微細化ＣＭＯＳプロセスでのＲＦ−ＩＣの開発が必要である。微細化すると、素子ばらつき、ゲート容量増加の影響でアナログ回路の消費電流の増加、面積増加が問題となる。対策として、アナログ回路をディジタル回路に置き換える事が考えられる。
【０００３】
本発明者は、ＡＤＰＬＬの技術において、位相差（時間差）をディジタルに変換するＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）に注目した。
【０００４】
なお、このようなＡＤＰＬＬに関する技術としては、例えば、特許文献１〜２及び非特許文献１〜４に記載される技術などが挙げられる。特許文献１は、複数の発振バンドを持つＶＣＯの自動バンド選択に関するものである。特許文献２は、デュアルモジュラスプリスケーラに関するものである。非特許文献１〜３は、ＴＤＣの従来技術に関するものである。非特許文献４は、フラクショナルＰＬＬに位相変調を重畳する技術に関するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７１２３１０２号明細書
【特許文献２】米国特許出願公開第２００５／０１１６２５８号明細書
【非特許文献】
【０００６】
【非特許文献１】ジェイ・リン（Ｊ．Ｌｉｎ）、「ア・ピーブイティー・トレラント・０．１８メガヘルツ・トゥ・６００メガヘルツ・セルフキャリブレイテド・ディジタル・ピーエルエル・イン・９０ナノメートル・シーモス・プロセス（Ａ ＰＶＴ ｔｏｌｅｒａｎｔ ０．１８ＭＨｚ ｔｏ ６００ＭＨｚ ｓｅｌｆ−ｃａｌｉｂｒａｔｅｄ ｄｉｇｉｔａｌ ＰＬＬ ｉｎ ９０ｎｍ ＣＭＯＳ ｐｒｏｃｅｓｓ）」、アイエスシーシー（ＩＳＳＣＣ）、２００４年２月
【非特許文献２】ティ・オルソン（Ｔ．Ｏｌｓｓｏｎ）、「ア・ディジタリ・コントロールド・ピーエルエル・フォ・エスオシー・アプリケーションズ（Ａ Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ ＰＬＬ ｆｏｒ ＳｏＣ Ａｐｐｌｉｃａｔｉｏｎｓ）」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）、２００４年５月
【非特許文献３】ティ・ワタナベ（Ｔ．Ｗａｔａｎａｂｅ）、「アン・オールディジタル・ピーエルエル・フォ・フリーケンシ・マルティプリケーション・バイ・４トゥ１０２２・ウィズ・セブンサイクル・ロック・タイム（Ａｎ Ａｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ ｆｏｒ Ｆｒｅｑｕｅｎｃｙ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ｂｙ ４ ｔｏ １０２２ Ｗｉｔｈ Ｓｅｖｅｎ−Ｃｙｃｌｅ Ｌｏｃｋ Ｔｉｍｅ）」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）、２００３年２月
【非特許文献４】ティ・エイ・ディ・リリィ（Ｔ．Ａ．Ｄ．Ｒｉｌｅｙ）、「ア・シンプリファイド・コンティヌアス・フェイズ・モデュレイタ・テクニック（Ａ Ｓｉｍｐｌｉｆｉｅｄ Ｃｏｎｔｉｎｕｏｕｓ Ｐｈａｓｅ Ｍｏｄｕｌａｔｏｒ Ｔｅｃｈｎｉｑｕｅ）」、アイトリプルイー・トランザクションズ・オン・サーキット・アンド・システムズ２・アナログ・アンド・ディジタル・シグナル・プロセッシング（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＩＲＣＵＩＴ ＡＮＤ ＳＹＳＴＥＭＳ ＩＩ：ＡＮＡＬＯＧ ＡＮＤ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ）、第４１巻、第５号、１９９４年５月
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、前記のようなＡＤＰＬＬの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００８】
例えば、位相差に比例した幅を持つパルスをディジタル値に直すＴＤＣの課題は、解像度、検出範囲、線形性、占有面積、０近傍における位相差の検出である。解像度、検出範囲、線形性、占有面積にはトレードオフの関係があり、アプリケーションによって最適なＴＤＣを選択する必要がある。特に位相変調（ＧＭＳＫ）をフラクショナルＰＬＬに重畳する送信システム（例えば非特許文献４）では、すべてに高い要求がある。
【０００９】
図３３に、本発明の前提として検討したＰＬＬの構成例を示す。図３３のＰＬＬは、位相周波数比較器ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、チャージポンプＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）、アナログループフィルタＡＬＦ（Ａｎａｌｏｇ Ｌｏｏｐ Ｆｉｌｔｅｒ）、電圧制御発振器ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器ＤＩＶ（Ｄｉｖｉｄｅｒ）から構成される。ＤＩＶはＶＣＯの出力を分周する。ＰＦＤは入力された基準信号（ＶＲＥＦ）／フィードバック信号（ＶＤＩＶ）の位相差に応じてＵＰ／ＤＯＷＮ信号を出力する。ＣＰはＵＰ／ＤＯＷＮ信号に応じた値の電流を出力する。ＡＬＦはその電流から高周波雑音成分を取り除き、電圧に変換する事でＶＣＯを制御する。
【００１０】
図３４に、本発明の前提として検討したＡＤＰＬＬの構成例を示す。図３４のＡＤＰＬＬは、位相周波数比較器ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、位相差ディジタル変換器ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、ディジタルループフィルタＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）、ディジタル制御発振器ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器ＤＩＶ（Ｄｉｖｉｄｅｒ）から構成される。ＤＩＶはＤＣＯの出力を分周する。ＰＦＤは、入力された基準信号（ＶＲＥＦ）／フィードバック信号（ＶＤＩＶ）の位相差に応じた幅を持つパルスＰＥと極性判定信号ＰＯＬを出力する。ＴＤＣはＰＥ／ＰＯＬに応じたディジタル値を出力する。ＤＬＦはその信号から高周波雑音成分を除きＤＣＯを制御する。
【００１１】
図３５に、図３４のＡＤＰＬＬで用いられるＰＦＤの構成例を示す。図３５のＰＦＤは、広く用いられるＤＦＦ型ＰＦＤに位相差検出用の排他的論理和（ＸＯＲ）と極性判定用のＤ型フリップフロップ（ＤＦＦ）を追加している。
【００１２】
図３６（ａ）に、Ｄｅｌａｙ−Ｌｉｎｅ（遅延列）を用いたＴＤＣの構成例を示す。図３６のＴＤＣは、Ｎ個の遅延器、Ｎ個のＤ型フリップフロップ（ＤＦＦ）、インバータから構成される（Ｎ：自然数）。遅延量の小さい遅延器は、たとえばインバータ２段から構成される。
【００１３】
図３６（ｂ）に、図３６（ａ）のＴＤＣの動作例を示す。長さＴＰＥ［ｓｅｃ］のＰＥが入力された場合、Ｄ１，Ｄ２，…にはそれぞれ遅延量ｄ［ｓｅｃ］だけ遅延して信号が伝達していく。ＰＥの立下りでＤＦＦはサンプリングされ、出力Ｑ１，Ｑ２，…が決定される。今回の場合、Ｑ１〜Ｑ４が１となる。どのＱまで１となるかはＴＰＥ［ｓｅｃ］に依存する。すなわち、パルス幅がディジタルに変換されている。本構成では一つの遅延器の遅延量で決まる為、ある程度幅のあるＰＥに対する位相差検出精度（解像度）が良好である。また、遅延器のサイズがすべて等しい為、線形性も良好である。但し、検出範囲を広げようとすると、多くの遅延器とＤＦＦが必要となり、占有面積が大きくなる欠点がある。また、位相差パルスを生成する前段の回路（図３５のＸＯＲ）のスルーレートが低い場合、０近傍の微少な位相差に対応する細いパルスＰＥが入力されない。この為、０近傍の位相差を検出することはできない。つまり、位相差０でロックするＰＬＬ出力の雑音が悪化する。
【００１４】
図３７に、本発明の前提として検討したＴＤＣの構成例を示す（非特許文献１）。図３７のＴＤＣは、Ｄｅｌａｙ−Ｌｉｎｅを構成する遅延器のうち、前段側の遅延器の遅延量は小さく、後段側の遅延器の遅延量が徐々に大きくなっている。入力側のＬＯＧスケールで重み付けられた遅延素子で位相差パルス幅を計測する。最小の遅延器の遅延量で決まる為、解像度は良好である。また広い検出範囲を持ち、占有面積が小さい。但し、遅延素子のサイズが一定ではない為、線形性に問題がある。
【００１５】
図３８に、本発明の前提として検討したＰＦＤおよびＴＤＣの構成例を示す（非特許文献２）。図３８（ａ）がＰＦＤ、図３８（ｂ）がＴＤＣである。図３８（ｂ）のＴＤＣは、高速クロックを用いて測定する。高速クロックの立ち上がりと立下りで、カウンタを動作させて位相差パルス幅を計測する。この回路は、広い検出範囲を持ち、占有面積は小さく、線形性は良好である。但し、ＲＦ−ＩＣのＡＤＰＬＬとして必要な解像度（１０〜２０ｐｓｅｃ）を持つ為には、非常に高い周波数（５０〜１００ＧＨｚ）のクロックが必要であり、実現性に問題がある。
【００１６】
図３９に、本発明の前提として検討したＴＤＣの構成例を示す（非特許文献３）。図３９のＴＤＣは、位相差パルスがＨＩＧＨの時だけ発振するリングオシレータとカウンタを併用し、パルス幅を測定する。カウンタで広範囲な位相差を荒い精度で測定し、その間の微少な位相差をリングオシレータのＤｅｌａｙ−Ｌｉｎｅで高精度に測定する。この回路は、解像度、検出範囲、線形性が良好である。但し、ＲＦ−ＩＣの性能上、特に問題となるスプリアスとリングオシレータの消費電流が増加する為、現実的ではない。
【００１７】
図３７〜図３９のＴＤＣは、共通して位相差パルスを必要とする。位相差パルスを生成する前段の回路（図３５のＸＯＲ）のスルーレートが低い場合、０近傍の微少な位相差に対応する細いパルスＰＥが入力されない。この為、０近傍の位相差を検出することはできない。つまり、位相差０でロックするＰＬＬ出力の雑音が悪化する。
【００１８】
そこで、本発明の１つの目的は、ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差検出を改善することができる技術を提供することにある。
【００１９】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
（１）代表的な実施例によるＰＬＬ回路は、０近傍の位相差検出の問題を対策した周波数シンセサイザ用のＡＤＰＬＬである。ループのいずれかの箇所にオフセット値を加算（減算）し、基準信号ＶＲＥＦとフィードバック信号ＶＤＩＶがある一定の位相差を持ってロックする様にする。
【００２２】
（２）ディジタル制御発振器の出力あるいはそれを入力とする分周器の出力をクロックとするカウンタで広範囲な位相差を荒い精度で測定し、その間の微少な位相差を遅延列（Ｄｅｌａｙ−Ｌｉｎｅ）で高精度に測定する。
【００２３】
（３）フィードバック信号と基準信号の位相をディジタルに変換してから差をとることにより、０近傍の位相差検出の問題を根本的に対策する。
【発明の効果】
【００２４】
本願において開示される実施例のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２５】
（１）位相差パルスを生成する前段の回路のスルーレートが低い場合でも、確実に位相差パルスがＨＩＧＨとなり、その変化を伝達できる。
【００２６】
（２）ロック時の位相差検出を正確に行えるようになる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１によるＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）の構成例を示すブロック図である。
【図２】図１の位相差ディジタル変換器の構成例を示す回路図である。
【図３】図２の初段の遅延器の構成例を示す回路図である。
【図４】本発明の実施の形態２によるＡＤＰＬＬの構成例を示すブロック図である。
【図５】本発明の実施の形態２において、位相差検出のタイミングチャートを示す図である。
【図６】（ａ）は、本発明の実施の形態２において、Ｄｅｌａｙ−Ｌｉｎｅの構成例を示す図である。（ｂ）はそのタイミングチャートを示す図である。
【図７】（ａ），（ｂ）は、本発明の実施の形態２において、ＶＲＥＦがＶＤＩＶよりも進んでいる場合のタイミングチャートを示す図であり、（ａ）は立ち上がりエッジで位相差を測定する場合、（ｂ）は立ち下がりエッジで位相差を測定する場合を示す。
【図８】（ａ），（ｂ）は、本発明の実施の形態２において、それぞれエラーが発生するタイミングを示す図であり、（ａ）は立ち上がりエッジでの測定でエラーが発生する場合、（ｂ）は立ち下がりエッジでの測定でエラーが発生する場合を示す。
【図９】本発明の実施の形態２において、ＤＰＦＤのカウンタの構成例を示す図である。
【図１０】本発明の実施の形態２において、積分器を用いて、ＶＰＲＥの立ち上がりで位相差を測定する系のタイミングチャートを示す図である。
【図１１】本発明の実施の形態２において、積分器を用いて、ＶＰＲＥの立ち下がりで位相差を測定する系のタイミングチャートを示す図である。
【図１２】本発明の実施の形態２において、ＶＲＥＦとＶＰＲＥの立ち上がりが近い場合のタイミングチャートを示す図である。
【図１３】本発明の実施の形態２において、ＤＰＦＤのカウンタ部の積分器の構成例を示す回路図である。
【図１４】（ａ）は、本発明の実施の形態２において、ＤＩＶの構成例を示す図であり、（ｂ）は、プリスケーラのタイミング例を示す図である。
【図１５】（ａ），（ｂ），（ｃ）は、本発明の実施の形態２において、オフセットを用いたロック時のＶＲＥＦとＶＤＩＶの位相関係の調整方法を示す図であり、（ａ）はＡＤＰＬＬの構成例、（ｂ）はＥＯＦＦＳＥＴ＜０の場合の位相関係、（ｃ）はＥＯＦＦＳＥＴ＞０の場合の位相関係を示す。
【図１６】（ａ），（ｂ）は、本発明の実施の形態２において、ＶＲＥＦがＶＤＩＶよりも遅れている場合のタイミングチャートを示す図であり、（ａ）は立ち上がりエッジで位相差を測定する場合、（ｂ）は立ち下がりエッジで位相差を測定する場合を示す。
【図１７】本発明の実施の形態２によるＡＤＰＬＬの変形例１を示すブロック図である。
【図１８】本発明の実施の形態２によるＡＤＰＬＬの変形例２を示すブロック図である。
【図１９】本実施の形態３による（ＰＦＤ＋ＴＤＣ）の概念を示す図である。
【図２０】（ａ），（ｂ）は、本実施の形態３によるＴＤＣの構成例を示す図であり、（ａ）はＴＤＣ１の結果をＶＤＩＶの立ち上がりでサンプリングする場合、（ｂ）はＴＤＣ２の結果をＶＲＥＦの立ち上がりでサンプリングする場合を示す。
【図２１】（ａ），（ｂ）は、図２０（ａ）のタイミングチャートを示す図であり、（ａ）はＶＤＩＶがＶＲＥＦに対して遅れている場合、（ｂ）はＶＤＩＶがＶＲＥＦに対して進んでいる場合を示す。
【図２２】本発明の実施の形態３において、２πの値をディジタルコードに変換する２π検出器ディジタル変換器の回路例を示す図である。
【図２３】本発明の実施の形態３において、ＴＤＣの入出力特性を示す図である。
【図２４】（ａ），（ｂ）は、本実施の形態３によるＴＤＣの変形例１を示す図である。
【図２５】図２４（ａ）のタイミングチャートを示す図である。
【図２６】本発明の実施の形態３において、ＴＤＣの入出力特性を示す図である。
【図２７】本発明の実施の形態３において、周波数が異なる場合のタイミングチャートを示す図であり、（ａ）はＶＤＩＶの周波数がＶＲＥＦの周波数の１／２倍である場合、（ｂ）はＶＤＩＶの周波数がＶＲＥＦの周波数の２倍である場合を示す。
【図２８】本発明の実施の形態３において、図２０（ａ）のＴＤＣに周波数判定器を追加したＴＤＣの構成例を示す図である。
【図２９】本発明の実施の形態３において、図２４（ａ）のＴＤＣに周波数判定器を追加したＴＤＣの構成例を示す図である。
【図３０】本発明の実施の形態４において、欧州ディジタルセルラシステムＧＳＭ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図３１】本発明の実施の形態４において、欧州ディジタルセルラシステムＥＤＧＥ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図３２】本発明の実施の形態４において、欧州ディジタルセルラシステムＥＤＧＥ／ＷＣＤＭＡ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図３３】本発明の前提として検討したＰＬＬの構成例を示すブロック図である。
【図３４】本発明の前提として検討したＡＤＰＬＬの構成例を示すブロック図である。
【図３５】図３４のＡＤＰＬＬで用いられるＰＦＤの構成例を示す図である。
【図３６】（ａ）は、Ｄｅｌａｙ−Ｌｉｎｅ（遅延列）を用いたＴＤＣの構成例を示す図であり、（ｂ）はそのＴＤＣの動作例を示す図である。
【図３７】本発明の前提として検討したＴＤＣの構成例を示すブロック図である。
【図３８】（ａ）は本発明の前提として検討したＰＦＤの構成例を示す回路図であり、（ｂ）はＴＤＣの構成例を示すブロック図である。
【図３９】本発明の前提として検討したＴＤＣの構成例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は本発明の実施の形態１によるＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）の構成例を示すブロック図である。
【００３０】
まず、図１により、本実施の形態１によるＡＤＰＬＬの構成の一例を説明する。本実施の形態１のＡＤＰＬＬは、例えば半導体集積回路とされ、周知の半導体製造技術によって１個の半導体チップ上に形成されている。図１のＡＤＰＬＬは、例えば、位相周波数比較器ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、位相差ディジタル変換器ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、ディジタルループフィルタＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）、ディジタル制御発振器ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器ＤＩＶ（Ｄｉｖｉｄｅｒ）などから構成されている。
【００３１】
位相周波数比較器ＰＦＤは、基準信号ＶＲＥＦとフィードバック信号ＶＤＩＶとの位相及び周波数を比較するものである。位相差ディジタル変換器ＴＤＣは、位相周波数比較器ＰＦＤの出力をディジタル値に変換するものである。ディジタルループフィルタＤＬＦは、位相差ディジタル変換器ＴＤＣの出力から高周波雑音成分を除去するものである。ディジタル制御発振器ＤＣＯは、ディジタルループフィルタＤＬＦの出力に基づいて周波数が制御されるものである。分周器ＤＩＶは、ディジタル制御発振器ＤＣＯの出力信号の周波数を分周し、フィードバック信号ＶＤＩＶを出力するものである。そして、これらの回路によりフィードバックループが構成されている。
【００３２】
なお、一例として、基準信号ＶＲＥＦの周波数は２６ＭＨｚ、ＤＣＯ出力のロック時の周波数は４ＧＨｚ、フィードバック信号ＶＤＩＶのロック時の周波数は２６ＭＨｚである。
【００３３】
本実施の形態１のＡＤＰＬＬでは、ＴＤＣの出力に加算器１０１が挿入され、オフセットＥＯＦＦＳＥＴが加算される。ロック状態では、ＤＬＦの入力が０となるようにＡＤＰＬＬが動作する。つまり、ロック状態でＴＤＣ出力が−ＥＯＦＦＳＥＴとなる様にフィードバック信号ＶＤＩＶの位相をＡＤＰＬＬが制御する。オフセットＥＯＦＦＳＥＴによって、ロック時にもＰＦＤの位相差パルスを広げる事ができる為、僅かな位相差の変化をＴＤＣが正確にディジタルに変換できる。
【００３４】
従来のＰＬＬでは、位相差を持たせてロックすると、大きなＣＰ電流が流れる為、スプリアスやノイズを発生させていた。ＡＤＰＬＬでは、すべてディジタル信号となっている為、このような問題が発生しない。
【００３５】
なお、加算器１０１は減算器でも可能で、オフセットの値は正でも負でも実現可能である。また、加算器１０１を挿入する位置は、ループ内の他の箇所であってもよい。
【００３６】
次に、この方式に適したＴＤＣの構成を説明する。図２は、図１の位相差ディジタル変換器ＴＤＣの構成例を示す回路図である。
【００３７】
図２のＴＤＣは、遅延量の大きい遅延器２０１と、遅延器２０１より遅延量の小さい複数の遅延器２０２と、複数のＤ型フリップフロップＤＦＦ２０３などから構成される。初段の遅延器２０１と、後段の複数の遅延器２０２により、遅延列が構成される。各遅延器は、例えば２段のインバータで構成される。各遅延器の出力Ｄ１〜Ｄｎ−１が各ＤＦＦのデータ入力Ｄに入力される。各ＤＦＦは、クロック入力としてＰＥの反転信号が入力され、データ出力Ｑ１〜Ｑｎ−１を出力している。
【００３８】
例えば、図３６（ｂ）のタイミングチャートを検討する。本実施の形態１のＡＤＰＬＬは、オフセットを加算している為、ロック時にもＴＰＥ［ｓｅｃ］は０［ｓｅｃ］にならず長いパルスとなる。この為、初めの方のＱはほとんど１となり、数多くの遅延器とＤＦＦが必要である。重要なのはロック時の位相からの変化であり、初めの方の１が続いている遅延器の出力には大きな意味がない。
【００３９】
そこで、図２のＴＤＣのように、初段に大きな遅延を持つ遅延器２０１を挿入し、あらかじめ大きく遅延させる事によって、遅延器とＤＦＦの数を削減する。
【００４０】
図３は、図２の初段の遅延器２０１の構成例を示す回路図である。
【００４１】
図３の遅延器において、入力したオフセットに遅延量が比例するように電流ＩＢと容量ＣＬを設定する。オフセットを変更することを想定し、プログラマブルにＩＢとＣＬを変更できるようにする。
【００４２】
一般的に、初段に大きな遅延をいれると、０近傍の位相差を検出する事ができない。よって、周波数切り替え時に位相差がプラスからマイナスまで０を通過して変化する場合に問題となる。但し、ＲＦ−ＩＣ内部に内蔵されるＶＣＯは通常、複数の発振バンドを持ち、これを自動で選択してから位相ロック過程に進む為、位相の変化が０を通過して変化しないように制御可能である（特許文献１参照）。よって、位相の検出範囲は問題ない。
【００４３】
したがって、本実施の形態１によるＡＤＰＬＬでは、ループのいずれかの箇所にオフセット値を加算（減算）し、ＶＲＥＦとＶＤＩＶがある一定の位相差を持ってロックする様にする。これにより、位相差パルスを生成する前段の回路（例えば図３５のＸＯＲ）のスルーレートが低い場合でも、確実に位相差パルスがＨＩＧＨとなり、その変化を伝達させる事ができる。また、ＴＤＣの初段に大きな遅延を持つ遅延器を挿入し、あらかじめ大きく遅延させる事によって、遅延器とＤＦＦの数を削減する。これにより、解像度、線形性、占有面積を満たす周波数シンセサイザ用のＡＤＰＬＬが提供できる。
【００４４】
（実施の形態２）
図４は、本発明の実施の形態２によるＡＤＰＬＬの構成例を示すブロック図である。
【００４５】
まず、図４により、本実施の形態２によるＡＤＰＬＬの構成の一例を説明する。本実施の形態２のＡＤＰＬＬは、例えば半導体集積回路とされ、周知の半導体製造技術によって１個の半導体チップ上に形成されている。図４のＡＤＰＬＬは、例えば、位相周波数比較器ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）及び位相差ディジタル変換器ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）（以下、（ＰＦＤ＋ＴＤＣ）と記す。）、ディジタルループフィルタＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）、ディジタル制御発振器ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器ＤＩＶ（Ｄｉｖｉｄｅｒ）などから構成されている。
【００４６】
位相周波数比較器ＰＦＤは、基準信号ＶＲＥＦとフィードバック信号ＶＤＩＶとの位相及び周波数を比較するものである。位相差ディジタル変換器ＴＤＣは、位相周波数比較器ＰＦＤの出力をディジタル値に変換するものである。ディジタルループフィルタＤＬＦは、位相差ディジタル変換器ＴＤＣの出力から高周波雑音成分を除去するものである。ディジタル制御発振器ＤＣＯは、ディジタルループフィルタＤＬＦの出力に基づいて周波数が制御されるものである。分周器ＤＩＶは、ディジタル制御発振器ＤＣＯの出力信号の周波数を分周し、フィードバック信号ＶＤＩＶを出力するものである。そして、これらの回路によりフィードバックループが構成されている。
【００４７】
また、（ＰＦＤ＋ＴＤＣ）は、遅延列（Ｄｅｌａｙ−Ｌｉｎｅ）４０１、コントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）４０２、サンプラ（Ｓａｍｐｌｅｒ）４０３、カウンタ（Ｃｏｕｎｔｅｒ）４０４、加算器４０５、オフセット制御（Ｏｆｆｓｅｔ Ｃｏｎｔｒｏｌ）４０６などから構成されている。ＤＩＶは、プリスケーラ（Ｐｒｅｓｃａｌｅｒ）４０７、プログラムカウンタ（Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ）４０８、スワロウカウンタ（Ｓｗａｌｌｏｗ Ｃｏｕｎｔｅｒ）４０９などから構成されている。
【００４８】
なお、一例として、基準信号ＶＲＥＦの周波数は２６ＭＨｚ、ＤＣＯ出力のロック時の周波数は４ＧＨｚ、フィードバック信号ＶＤＩＶのロック時の周波数は２６ＭＨｚ、プリスケーラ４０７の出力ＶＰＲＥのロック時の周波数は１ＧＨｚである。
【００４９】
本実施の形態２のＡＤＰＬＬでは、ＤＣＯの出力ＶＤＣＯあるいはＶＤＣＯを入力とする分周器ＤＩＶの出力（図４ではＶＰＲＥ）をクロック入力とするカウンタ４０４で、ＶＲＥＦ・ＶＤＩＶ間の広範囲な位相差を荒い精度で測定し、その間（すなわちＶＲＥＦ・ＶＰＲＥ間）の微少な位相差をＤｅｌａｙ−Ｌｉｎｅ４０１で高精度に測定する（ＰＦＤ＋ＴＤＣ）を採用する。
【００５０】
ここでは、カウンタ４０４のクロックは、ＤＩＶのプリスケーラ４０７の出力ＶＰＲＥを用いる。プリスケーラ４０７は、例えば、特許文献２のデュアルモジュラスプリスケーラを使用する。
【００５１】
ＡＤＰＬＬがロックした場合、ＶＰＲＥの出力もロックする。したがって、これをクロックとしてカウントした位相差と時間との関係が一意的に決まる。また、もともとある信号をクロックとして用いることによって、スプリアスと消費電流の増加を防ぐことが出来る。サンプラ４０３により、ＶＲＥＦを一度ＶＰＲＥでサンプリングし同期化し、カウンタ４０４のスタート信号とし、ＶＤＩＶはカウンタ４０４のエンド信号とする。これによりＶＰＲＥの精度でＶＲＥＦ・ＶＤＩＶ間の位相差を測定する。
【００５２】
また、ＶＲＥＦとＶＰＲＥの位相差をＤｅｌａｙ−Ｌｉｎｅ４０１で測定する。コントロールロジック４０２は、カウンタ４０４とＤｅｌａｙ−Ｌｉｎｅ４０１で測定した位相差を合成する。但し、入力信号の経路に差がある場合や入力信号に対する感度に差があると合成時にエラーが生じる。例えば、位相差が次式の様に２．９８から３．００へと０．０２増加する場合を考える。なお、本例は説明の為の計算式を用いている。
【００５３】
（カウンタ＝２，Ｄｅｌａｙ−Ｌｉｎｅ＝０．９８）＝２．９８ → （カウンタ＝３， Ｄｅｌａｙ−Ｌｉｎｅ＝０）＝３．００
もし、Ｄｅｌａｙ−Ｌｉｎｅ４０１がカウンタ４０４の変化に追従できない場合、
（カウンタ＝２，Ｄｅｌａｙ−Ｌｉｎｅ＝０．９８）＝２．９８ → （カウンタ＝３
， Ｄｅｌａｙ−Ｌｉｎｅ＝０．９９）＝３．９９≠３．００
となり、約１のエラーが生じる。また、前述の通りＤｅｌａｙ−Ｌｉｎｅ４０１が０を出力する近傍では、前段回路のスルーレートにより、正確な位相誤差を算出できない。つまり、Ｄｅｌａｙ−Ｌｉｎｅ出力が１か０に近い値の場合、正確な位相誤差を算出できない。この対策として、検出が正確に行えない位相差が互いに異なる二つ以上の系で位相差を測定し、適宜切り替えて使用する。
【００５４】
コントロールロジック４０２の後段にあるオフセット回路（加算器４０５、オフセットコントロール４０６）は、ＡＤＰＬＬロック時のＶＲＥＦとＶＤＩＶの位相関係を調整する。これによりタイミング設計が容易になる。以下、詳細を説明する。
【００５５】
図５に位相差検出のタイミングチャートを示す。（ＰＦＤ＋ＴＤＣ）は、ＶＲＥＦとＶＤＩＶの立ち上がりエッジの位相差（時間差）をディジタルコードに変換する。ＶＤＩＶはＶＰＲＥと同期している。カウンタ４０４により、ＶＲＥＦの立ち上がりからＶＤＩＶの立ち上がりまでの期間をクロックＶＰＲＥで測定した位相差をＮＣＮＴとする。一方、カウンタ４０４で測定できない微少な位相差をＤｅｌａｙ−Ｌｉｎｅ４０１で測定する。したがって、Ｄｅｌａｙ−Ｌｉｎｅ４０１ではプリスケーラ４０７の出力ＶＰＲＥの１周期を測定するだけで良い。カウンタ４０４の１クロックの重みを１とすると、Ｄｅｌａｙ−Ｌｉｎｅ４０１の測定結果ＥＤは１未満となる。この場合、ＶＲＥＦ・ＶＤＩＶ間の位相差ＥＴＤＣは、ＮＣＮＴ＋ＥＤとなる。
【００５６】
図６（ａ）にＤｅｌａｙ−Ｌｉｎｅ４０１の構成例を示す。また、図６（ｂ）にそのタイミングチャートを示す。
【００５７】
ＶＲＥＦの直前にあったＶＰＲＥの立ち上がりと立ち下りエッジを測定する。基本動作は図３６と同じであるが、エッジを検出するため、出力Ｑｎ（ｎ＝１，２，３，…）の１→０、あるいは０→１に注目してデコードする。Ｑｎが小さ方から初めて１→０になる値をＮＤＲ、０→１になる値をＮＤＦとする。ＶＰＲＥの一周期をＤｅｌａｙ−Ｌｉｎｅ４０１で測定した値がＮＤＰＲＥとすれば、立ち上がり位相差ＥＤＲ，立ち下がり位相差ＥＤＦはそれぞれ次式で与えられる。
【００５８】
ＥＤＲ＝ＮＤＲ／ＮＤＰＲＥ … 式（１）
ＥＤＦ＝ＮＤＦ／ＮＤＰＲＥ … 式（２）
図７（ａ），（ｂ）に、ＶＲＥＦがＶＤＩＶよりも進んでいる場合のタイミングチャートを示す。図７（ａ）は立ち上がりエッジで位相差を測定する場合を示し、図７（ｂ）は立ち下がりエッジで位相差を測定する場合を示す。
【００５９】
図７（ａ）に示すように、立ち上がりエッジで位相差を測定する場合の位相差ＥＴＤＣは次式で求まる。ここで、ＶＲＥＦの立ち上がりからＶＤＩＶの立ち上がりまでの期間をクロックＶＰＲＥの立ち上がりエッジで測定した位相差をＮＣＲとする。
【００６０】
ＥＴＤＣ＝ＮＣＲ＋１．０−ＥＤＲ … 式（３）
図７（ｂ）に示すように、立ち下がりエッジで位相差を測定する場合の位相差ＥＴＤＣは次式で求まる。ここで、ＶＲＥＦの立ち上がりからＶＤＩＶの立ち上がりまでの期間をクロックＶＰＲＥの立ち下がりエッジで測定した位相差をＮＣＦとする。
【００６１】
ＥＴＤＣ＝ＮＣＦ＋１．０−ＥＤＦ＋ＥＬＯＷ … 式（４）
ここでＥＬＯＷはＶＰＲＥのＬＯＷの期間であり、デュティ比が５０％ならば０．５となる。式（３）と式（４）で結果は同じ値となる。但し、エラーが発生するタイミングが異なる。
【００６２】
図８（ａ），（ｂ）に、それぞれエラーが発生するタイミングを示す。図８（ａ）は立ち上がりエッジでの測定でエラーが発生する場合を示し、図８（ｂ）は立ち下がりエッジでの測定でエラーが発生する場合を示す。
【００６３】
立ち上がりエッジでの測定でエラーの発生するタイミングでは、ＥＤＲが０か１に近づき、ＥＤＦは０．５に近づく。逆に、立ち下がりエッジでの測定でエラーの発生するタイミングでは、ＥＤＦが０か１に近づき、ＥＤＲは０．５に近づく。したがって、Ｄｅｌａｙ−Ｌｉｎｅ４０１の出力が０．５に近い方の測定結果を採用すればエラーを回避できる。
【００６４】
図９に、ＤＰＦＤのカウンタの構成例を示す。
【００６５】
図９に示すように、ＤＰＦＤは、Ｄｅｌａｙ−Ｌｉｎｅ部９０１とＣｏｕｎｔｅｒ部９０２から構成される。Ｄｅｌａｙ−Ｌｉｎｅ部９０１は複数の遅延素子９０３とデコーダ（ＤＥＣ）９０４と複数のサンプラ（Ｄ型フリップフロップ）９０５から構成される。回路規模削減の為、カウンタ部９０２は１つの積分器９０６と２つの減算器９０７と複数のサンプラ（Ｄ型フリップフロップ）９０５から構成される。
【００６６】
図１０に、積分器９０６を用いて、ＶＰＲＥの立ち上がりで位相差を測定する系のタイミングチャートを示す。
【００６７】
求めるべき値ＮＣＲは２である。積分器の出力ΣＯＵＴはＶＰＲＥの立ち下りで値を１ずつ増加する。ＶＲＥＦをＶＰＲＥの立ち上がりでサンプリングしたクロックをＣＫＲＲとし、このクロックでΣＯＵＴをサンプリングした値をΣＯＵＴＲＲとする。一方、ＶＤＩＶでΣＯＵＴをサンプリングした値をΣＯＵＴＤとする。ΣＯＵＴＤとΣＯＵＴＲＲの差分には２が計算されており、これをサンプリングする事によりＮＣＲ＝２を求める事が出来る。
【００６８】
図１１に、積分器を用いて、ＶＰＲＥの立ち下がりで位相差を測定する系のタイミングチャートを示す。
【００６９】
求めるべき値ＮＣＦは１である。積分器の出力ΣＯＵＴはＶＰＲＥの立ち下りで値を１ずつ増加する。ＶＲＥＦをＶＰＲＥの立ち下がりでサンプリングしたクロックをＣＫＲＦ０とし、これを再びＶＰＲＥの立ち上がりでサンプリングしたクロックをＣＫＲＦとし、このクロックでΣＯＵＴをサンプリングした値をΣＯＵＴＲＦとする。一方、ＶＤＩＶでΣＯＵＴをサンプリングした値をΣＯＵＴＤとする。ΣＯＵＴＤとΣＯＵＴＲＲの差分には１が計算されており、これをサンプリングする事によりＮＣＦ＝１を求める事が出来る。一見するとＮＣＲから単に１を引く事によりＮＣＦが求まるように思われる。
【００７０】
図１２に、ＶＲＥＦとＶＰＲＥの立ち上がりが近い場合のタイミングチャートを示す。
【００７１】
本手法を使えば、ＣＫＲＲのタイミングはどちらになるか不定の場合でもＣＫＲＦが確定する事が分かる。これがＮＣＲから単に１を引く事によりＮＣＦを求めない理由である。
【００７２】
図１３に、積分器９０６の構成例を示す。
【００７３】
積分器９０６は、複数のＤＦＦ１３０１と複数のＸＯＲ１３０２と複数のＡＮＤ１３０３による同期カウンタで構成する事が出来る。ビット数は少なくとも差分の値以上必要である。
【００７４】
図１４（ａ）に、ＤＩＶの構成例を示す。また、図１４（ｂ）に、プリスケーラ４０７のタイミング例を示す。デュアルモジュラスプリスケーラ（プリスケーラ４０７）の分周比、プログラマブルカウンタ４０８の分周比、スワロウカウンタ４０９の分周比をそれぞれ（Ｎ＋１）／Ｎ、Ｐ、Ｍとする。プリスケーラ出力ＶＰＲＥをＰ回カウントし終えた所でプログラマブルカウンタ出力ＶＤＩＶがＬＯＷ→ＨＩＧＨになる。ＶＤＩＶがＨＩＧＨになった次のクロックからＭ回だけスワロウカウンタ出力ＶＭがＬＯＷとなる。ＶＭがＬＯＷの間、プリスケーラは（Ｎ＋１）分周となり、ＶＭがＨＩＧＨに戻るとＮ分周をする。この場合、分周比は次式で与えられる。
【００７５】
分周比＝（Ｎ＋１）・Ｍ＋Ｎ・（Ｐ−Ｍ）＝Ｎ・Ｐ＋Ｍ … 式（５）
ここで、Ｍ＝０〜（Ｎ−１），Ｐ＞Ｍである。現実的な例として、Ｎ／（Ｎ＋１）＝４／５，Ｐ＝３８，Ｍ＝０〜３である。図１４（ｂ）の例では、ＶＤＩＶがＨＩＧＨとなった後の３クロックの間はプリスケーラが５分周を選択する。ＶＰＲＥを（ＰＦＤ＋ＴＤＣ）のカウンタクロックとして使う場合、プリスケーラの周期がＤＣＯの周波数ＶＤＣＯ／４で一意的に決まる為、固定の４分周の期間で使用する事が望ましい。具体的にはＶＤＩＶがＨＩＧＨになる直前の期間を比較に用いる事が望ましい。ロック時のＶＲＥＦとＶＤＩＶの位相関係は、図４のコントロールロジック４０２の後段にあるオフセットコントロール４０６で調整できる。
【００７６】
図１５（ａ），（ｂ），（ｃ）に、オフセットを用いたロック時のＶＲＥＦとＶＤＩＶの位相関係の調整方法を示す。図１５（ａ）はＡＤＰＬＬの構成例、図１５（ｂ）はＥＯＦＦＳＥＴ＜０の場合の位相関係、図１５（ｃ）はＥＯＦＦＳＥＴ＞０の場合の位相関係を示す。
【００７７】
ロック時にはＤＬＦの入力が０となる様に負帰還制御がかかる。図１５（ｂ）のようにＥＯＦＦＳＥＴが負の場合、ＥＴＤＣは大きさが等しく符号が逆の信号でロックする。この場合、ＶＲＥＦに対してＶＤＩＶが遅れる。
【００７８】
一方、図１５（ｃ）のようにＥＯＦＦＳＥＴが正の場合、ＥＴＤＣは大きさが等しく符号が逆の信号でロックする。この場合、ＶＲＥＦに対してＶＤＩＶが進む。測定したい位相差と（ＰＦＤ＋ＴＤＣ）のカウンタのクロックに適した期間が一致しているのは図１５（ｂ）であり、このように位相を調整する事が望ましい。
【００７９】
図１６（ａ），（ｂ）に、ＶＲＥＦがＶＤＩＶよりも遅れている場合のタイミングチャートを示す。図１６（ａ）は立ち上がりエッジで位相差を測定する場合、図１６（ｂ）は立ち下がりエッジで位相差を測定する場合を示す。
【００８０】
図１６（ａ）に示すように、立ち上がりエッジで位相差を測定する場合の位相差は次式で求まる。
【００８１】
ＥＴＤＣ＝ＮＣＮＴ＋ＥＤＲ … 式（６）
図１６（ｂ）に示すように、立ち下がりエッジで位相差を測定する場合の位相差は次式で求まる。
【００８２】
ＥＴＤＣ＝ＮＣＮＴ＋ＥＤＦ＋ＥＨＩＧＨ … 式（７）
ここでＥＨＩＧＨはＶＰＲＥのＨＩＧＨの期間であり、デュティ比が５０％ならば０．５となる。
【００８３】
式（３），（４），（６），（７）から分かるようにＶＲＥＦとＶＤＩＶの位相関係で、計算式が変更となる。位相関係は図３５の極性判定信号ＰＯＬによって求まる。ＰＯＬによって、計算式を変えても構わないが、ＲＦ−ＩＣ内部に内蔵されるＤＣＯは通常、複数の発振バンドを持ち、これを自動で選択してから位相ロック過程に進む。周波数を切り替えた場合にも位相の変化が０を通過して大きく変化しないように制御可能である（特許文献１参照）。
【００８４】
図１７は、本発明の実施の形態２によるＡＤＰＬＬの変形例１を示すブロック図である。
【００８５】
変形例１では、ＤＣＯ出力に分周器１７０１を追加し、このクロックを（ＰＦＤ＋ＴＤＣ）のカウンタ４０４のクロックとして用いる事が可能である。この場合、分周器１７０１の消費電流と面積と（ＰＦＤ＋ＴＤＣ）内のカウンタは増加するが、Ｄｅｌａｙ−Ｌｉｎｅ４０１の面積は削減できる。また分周比をプリスケーラと独立して決められる為、設計の自由度が上がる。
【００８６】
図１８は、本発明の実施の形態２によるＡＤＰＬＬの変形例２を示すブロック図である。
【００８７】
図１８に示すように、分周器を完全にとった場合も考えられる。（ＰＦＤ＋ＴＤＣ）内のカウンタは増加するが、Ｄｅｌａｙ−Ｌｉｎｅ４０１の面積は大幅に削減できる。
【００８８】
以上説明したように、本実施の形態２によるＡＤＰＬＬは、広範囲な位相差を荒い精度で測定するカウンタと、その間の微少な位相差を高精度に測定するＤｅｌａｙ−Ｌｉｎｅから（ＰＦＤ＋ＴＤＣ）を構成している。
【００８９】
したがって、本発明の実施の形態２のＡＤＰＬＬによれば、解像度、検出範囲、線形性、占有面積、位相差０近傍の位相差検出を改善させることができる。
【００９０】
（実施の形態３）
前記実施の形態２では、図４、図１７、図１８の説明において、位相差をカウンタで測定し、残りをＤｅｌａｙ−Ｌｉｎｅで測定すると説明してきた。本実施の形態３では、見方を変えた説明をする。
【００９１】
ＶＤＩＶの信号はＤＣＯ出力あるいはそれを入力とする分周器出力に完全に同期している為、ＤＣＯ出力あるいはそれを入力とする分周器出力の整数倍で位相をディジタルに変換できる。一方、ＶＲＥＦはＤＣＯ出力あるいはそれを入力とする分周器出力に同期していない為、それの整数倍で位相をディジタルに変換できず、ある位相（時間）差が生じる。その差をＤｅｌａｙ−Ｌｉｎｅで表現していると考えられる。つまり、本ＡＤＰＬＬではＤＣＯ出力あるいはそれを入力とする分周器出力でＶＤＩＶとＶＲＥＦをそれぞれディジタル位相に直して、それの差分をとっている事と等価である。
【００９２】
図１９に、本実施の形態３による（ＰＦＤ＋ＴＤＣ）の概念を示す。
【００９３】
図１９に示すように、ＶＤＩＶとＶＲＥＦの位相をＴＤＣでそれぞれディジタル変換し、位相を減算することで位相差を求める。位相差をディジタルに直す方法に対して、０近傍の位相差の検出を根本的に改善する。なお、本方式もＶＲＥＦがＶＤＩＶよりも進んでいる場合と遅れている場合で計算式を変更する必要がある。以下その詳細を示す。
【００９４】
図２０（ａ），（ｂ）に、本実施の形態３によるＴＤＣの構成例を示す。図２０（ａ）はＴＤＣ１の結果をＶＤＩＶの立ち上がりでサンプリングする場合、図２０（ｂ）はＴＤＣ２の結果をＶＲＥＦの立ち上がりでサンプリングする場合を示す。
【００９５】
本構成では片方のＴＤＣ出力をもう片方のクロックでサンプリングする。ＴＤＣ出力はＤＬＰＦのクロックと同期している必要があり、ＶＲＥＦかＶＤＩＶのいずれかに同期させる。例として図２０（ａ）に関して説明する。
【００９６】
図２１（ａ），（ｂ）に、図２０（ａ）のタイミングチャートを示す。図２１（ａ）はＶＤＩＶがＶＲＥＦに対して遅れている場合、図２１（ｂ）はＶＤＩＶがＶＲＥＦに対して進んでいる場合を示す。
【００９７】
ＶＲＥＦがＶＤＩＶよりも進んでいる場合と遅れている場合で計算式を変更している。位相関係は図３５の極性判定信号ＰＯＬによって求まる。
【００９８】
ＶＤＩＶがＶＲＥＦに対して遅れている場合
ＥＴＤＣ＝ＤＰＥ［ｎ］＝Ｄｉｖ［ｎ］−Ｒｅｆ［ｎ−１］ …式（８）
ＶＤＩＶがＶＲＥＦに対して進んでいる場合
ＥＴＤＣ＝ＤＰＥ［ｎ］−Ｅ２π＝Ｄｉｖ［ｎ］−Ｒｅｆ［ｎ−１］−Ｅ２π …式（９）
ここでＥ２πは２πをディジタルコードに変換した値である。
【００９９】
図２２に、２πの値をディジタルコードに変換する２π検出器ディジタル変換器の回路例を示す。
【０１００】
ＴＤＣでディジタル変換された位相と、ラッチで保持した１クロック前の位相を減算することで２πのディジタル値を求める。
【０１０１】
図２３に、ＴＤＣの入出力特性を示す。計算式（８），（９）を用いていないＤＰＥの特性を点線で示し、計算式を用いたＥＴＤＣの特性を実線で示している。ＥＴＤＣは入力位相差が０，±２π，…で安定して０となり、ＡＤＰＬＬがロックする。以上は図２０（ｂ）に関しても同様である。
【０１０２】
図２４（ａ），（ｂ）に、本実施の形態３によるＴＤＣの変形例１を示す。
【０１０３】
本構成はＤＰＥに対して−Ｅπを常に引く構成になっている。ロックするＶＲＥＦとＶＤＩＶの位相をπずらし、式の場合分けを削除している。ここでＥπはπをディジタルコードに変換した値である。Ｅπは図２２の２π検出器ディジタル変換器を用いることによって導出することができ、結果に対して１ビット右へシフト（１／２を乗算）することで求めることができる。
【０１０４】
図２５に、図２４（ａ）のタイミングチャートを示す。実線でＥＴＤＣ、破線でＤＰＥを示す。
【０１０５】
図２６に、ＴＤＣの入出力特性を示す。
【０１０６】
Ｅπを引いていないＤＰＦＤの特性を点線で示し、引いたＥＴＤＣの特性を実線で示している。ＥＴＤＣは入力位相差が±π，…で安定して０となり、ＡＤＰＬＬがロックする。以上は図２４（ｂ）に関しても同様である。
【０１０７】
以上において、実施の形態３の図２０（ａ）、変形例１の図２１（ａ）を用いて位相差が異なる場合について説明した。
【０１０８】
次に、図２７により、周波数が異なる場合について説明する。図２８および図２９は、本実施の形態３において、周波数判定器を追加したＴＤＣの構成を示す図である。図２８は図２０（ａ）のＴＤＣに周波数判定器を追加したＴＤＣ、図２９は図２４（ａ）のＴＤＣに周波数判定器を追加したＴＤＣを示す。
【０１０９】
（ａ）ＶＤＶＩの周波数がＶＲＥＦの周波数の１／２倍である場合
ＶＤＩＶでデータを取り込む前にＶＲＥＦ側の位相が更新されてしまうと、正確に周波数と位相を合わせることができない。この場合、ＶＲＥＦの周波数の１／２の周波数でロックしてしまう為、使用できない。
【０１１０】
（ｂ）ＶＤＩＶの周波数がＶＲＥＦの周波数の２倍である場合
ＶＤＩＶはＶＲＥＦの２倍の周波数でも安定してロックしてしまう為、使用できない。
【０１１１】
このため、周波数比較器が必要である。利用できない周波数になったことを検出した場合、ＥＴＤＣを一定の値に固定する。周波数は図２２の２πディジタル変換器の出力に反比例する。周波数が高ければ２πディジタル変換器の出力は解像度が一定の為、小さくなる。例えば以下のように定義する。
【０１１２】
（１）Ｄｉｖ＿Ｆ≦Ｒｅｆ＿Ｆ／２
ＥＴＤＣ＝［１＿００００＿……＿００］（ディジタルで負の最大値） …式（１０）
（２）Ｄｉｖ＿Ｆ≧Ｒｅｆ＿Ｆ・２
ＥＴＤＣ＝［０＿１１………１１］（ディジタルで正の最大値） …式（１１）
ここで、Ｄｉｖ＿Ｆ、Ｒｅｆ＿ＦはそれぞれＶＤＩＶとＶＲＥＦの２πディジタル変換器の出力とする。
【０１１３】
但し、ＲＦ−ＩＣに内蔵されるＤＣＯは通常、複数の発振バンドを持ち、これを自動で選択してから位相ロック過程に進む。そのために大きく位相と周波数の変化が生じることはない（特許文献１参照）。よって、この場合、上記の周波数判別回路は不要となる。なお、上記議論は図２０（ｂ）、図２１（ｂ）に関しても同じである。
【０１１４】
以上説明したように、本実施の形態３では、ＶＤＩＶとＶＲＥＦの位相をＴＤＣでそれぞれディジタル変換し、位相を減算することで位相差を求める。これにより、位相差をディジタルに直す方法に対して、０近傍の位相差の検出が根本的に改善される。
【０１１５】
（実施の形態４）
本実施の形態４では、前記実施の形態１〜３によるＡＤＰＬＬの応用例を説明する。
【０１１６】
図３０は、欧州ディジタルセルラシステムＧＳＭ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【０１１７】
図３０のＢＲＩＧＨＴは、受信にダイレクトコンバージョン方式、送信にオフセットＰＬＬ方式を採用する。ローカル発振器としてＡＤＰＬＬ周波数シンセサイザを採用する事が考えられる。
【０１１８】
図３１は、欧州ディジタルセルラシステムＥＤＧＥ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【０１１９】
図３１のＢＲＩＧＨＴは、受信にダイレクトコンバージョン方式、送信にポーラループ方式を採用している。ローカル発振器とＡＤＰＬＬ周波数シンセサイザを採用する事が考えられる。
【０１２０】
図３２は、欧州ディジタルセルラシステムＥＤＧＥ／ＷＣＤＭＡ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【０１２１】
図３２のＢＲＩＧＨＴは、ＥＤＧＥ／ＷＣＤＭＡともに受信はダイレクトコンバージョン方式を採用する。ＷＣＤＭＡの送信はダイレクトコンバージョン方式を採用し、ＥＤＧＥの送信はＡＤＰＬＬを直接変調する位相変調パスと振幅変調パスからなるポーラモジュレーション方式を採用する。ＥＤＧＥ／ＷＣＤＭＡの受信、ＷＣＤＭＡの送信用のローカル発振器としてＡＤＰＬＬ周波数シンセサイザを採用する。また、ＥＤＧＥの送信の位相変調用としてＡＤＰＬＬを採用する（非特許文献４参照）。
【０１２２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜３をそれぞれ適宜組み合わせてもよい。
【産業上の利用可能性】
【０１２３】
本発明は、無線ＬＡＮ用のＲＦ−ＩＣやその他ＰＬＬ周波数シンセサイザに全般に適用可能である。
【符号の説明】
【０１２４】
１０１ 加算器
２０１，２０２ 遅延器
４０１ 遅延列（Ｄｅｌａｙ−Ｌｉｎｅ）
４０２ コントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）
４０３ サンプラ（Ｓａｍｐｌｅｒ）
４０４ カウンタ（Ｃｏｕｎｔｅｒ）
４０５ 加算器
４０６ オフセットコントロール（Ｏｆｆｓｅｔ Ｃｏｎｔｒｏｌ）
４０７ プリスケーラ（Ｐｒｅｓｃａｌｅｒ）
４０８ プログラマブルカウンタ
４０９ スワロウカウンタ
９０１ ディレイライン（Ｄｅｌａｙ−Ｌｉｎｅ）部
９０２ カウンタ（Ｃｏｕｎｔｅｒ）部
９０３ 遅延素子
９０４ デコーダ（ＤＥＣ）
９０５ サンプラ（Ｄ型フリップフロップ）
９０６ 積分器
９０７ 減算器
ＡＬＦ アナログループフィルタ
ＣＰ チャージポンプ
ＤＣＯ ディジタル制御発振器
ＤＦＦ Ｄ型フリップフロップ
ＤＩＶ 分周器
ＤＬＦ ディジタルループフィルタ
ＰＦＤ 位相周波数比較器
ＴＤＣ 位相差ディジタル変換器
ＶＣＯ 電圧制御発振器
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特に、アナログ回路をディジタル回路に置き換えたＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。
【背景技術】
【０００２】
携帯電話、無線ＬＡＮに使用されるＲＦ−ＩＣは依然として高い割合の成長が期待されている。現在、ＲＦ−ＩＣの開発の流れはベースバンドＩＣとの１チップ化に進んでいる。集積度を上げるベースバンドＩＣの要求に従い、微細化ＣＭＯＳプロセスでのＲＦ−ＩＣの開発が必要である。微細化すると、素子ばらつき、ゲート容量増加の影響でアナログ回路の消費電流の増加、面積増加が問題となる。対策として、アナログ回路をディジタル回路に置き換える事が考えられる。
【０００３】
本発明者は、ＡＤＰＬＬの技術において、位相差（時間差）をディジタルに変換するＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）に注目した。
【０００４】
なお、このようなＡＤＰＬＬに関する技術としては、例えば、特許文献１〜２及び非特許文献１〜４に記載される技術などが挙げられる。特許文献１は、複数の発振バンドを持つＶＣＯの自動バンド選択に関するものである。特許文献２は、デュアルモジュラスプリスケーラに関するものである。非特許文献１〜３は、ＴＤＣの従来技術に関するものである。非特許文献４は、フラクショナルＰＬＬに位相変調を重畳する技術に関するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７１２３１０２号明細書
【特許文献２】米国特許出願公開第２００５／０１１６２５８号明細書
【非特許文献】
【０００６】
【非特許文献１】ジェイ・リン（Ｊ．Ｌｉｎ）、「ア・ピーブイティー・トレラント・０．１８メガヘルツ・トゥ・６００メガヘルツ・セルフキャリブレイテド・ディジタル・ピーエルエル・イン・９０ナノメートル・シーモス・プロセス（Ａ ＰＶＴ ｔｏｌｅｒａｎｔ ０．１８ＭＨｚ ｔｏ ６００ＭＨｚ ｓｅｌｆ−ｃａｌｉｂｒａｔｅｄ ｄｉｇｉｔａｌ ＰＬＬ ｉｎ ９０ｎｍ ＣＭＯＳ ｐｒｏｃｅｓｓ）」、アイエスシーシー（ＩＳＳＣＣ）、２００４年２月
【非特許文献２】ティ・オルソン（Ｔ．Ｏｌｓｓｏｎ）、「ア・ディジタリ・コントロールド・ピーエルエル・フォ・エスオシー・アプリケーションズ（Ａ Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ ＰＬＬ ｆｏｒ ＳｏＣ Ａｐｐｌｉｃａｔｉｏｎｓ）」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）、２００４年５月
【非特許文献３】ティ・ワタナベ（Ｔ．Ｗａｔａｎａｂｅ）、「アン・オールディジタル・ピーエルエル・フォ・フリーケンシ・マルティプリケーション・バイ・４トゥ１０２２・ウィズ・セブンサイクル・ロック・タイム（Ａｎ Ａｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ ｆｏｒ Ｆｒｅｑｕｅｎｃｙ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ｂｙ ４ ｔｏ １０２２ Ｗｉｔｈ Ｓｅｖｅｎ−Ｃｙｃｌｅ Ｌｏｃｋ Ｔｉｍｅ）」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）、２００３年２月
【非特許文献４】ティ・エイ・ディ・リリィ（Ｔ．Ａ．Ｄ．Ｒｉｌｅｙ）、「ア・シンプリファイド・コンティヌアス・フェイズ・モデュレイタ・テクニック（Ａ Ｓｉｍｐｌｉｆｉｅｄ Ｃｏｎｔｉｎｕｏｕｓ Ｐｈａｓｅ Ｍｏｄｕｌａｔｏｒ Ｔｅｃｈｎｉｑｕｅ）」、アイトリプルイー・トランザクションズ・オン・サーキット・アンド・システムズ２・アナログ・アンド・ディジタル・シグナル・プロセッシング（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＩＲＣＵＩＴ ＡＮＤ ＳＹＳＴＥＭＳ ＩＩ：ＡＮＡＬＯＧ ＡＮＤ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ）、第４１巻、第５号、１９９４年５月
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、前記のようなＡＤＰＬＬの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００８】
例えば、位相差に比例した幅を持つパルスをディジタル値に直すＴＤＣの課題は、解像度、検出範囲、線形性、占有面積、０近傍における位相差の検出である。解像度、検出範囲、線形性、占有面積にはトレードオフの関係があり、アプリケーションによって最適なＴＤＣを選択する必要がある。特に位相変調（ＧＭＳＫ）をフラクショナルＰＬＬに重畳する送信システム（例えば非特許文献４）では、すべてに高い要求がある。
【０００９】
図３３に、本発明の前提として検討したＰＬＬの構成例を示す。図３３のＰＬＬは、位相周波数比較器ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、チャージポンプＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）、アナログループフィルタＡＬＦ（Ａｎａｌｏｇ Ｌｏｏｐ Ｆｉｌｔｅｒ）、電圧制御発振器ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器ＤＩＶ（Ｄｉｖｉｄｅｒ）から構成される。ＤＩＶはＶＣＯの出力を分周する。ＰＦＤは入力された基準信号（ＶＲＥＦ）／フィードバック信号（ＶＤＩＶ）の位相差に応じてＵＰ／ＤＯＷＮ信号を出力する。ＣＰはＵＰ／ＤＯＷＮ信号に応じた値の電流を出力する。ＡＬＦはその電流から高周波雑音成分を取り除き、電圧に変換する事でＶＣＯを制御する。
【００１０】
図３４に、本発明の前提として検討したＡＤＰＬＬの構成例を示す。図３４のＡＤＰＬＬは、位相周波数比較器ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、位相差ディジタル変換器ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、ディジタルループフィルタＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）、ディジタル制御発振器ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器ＤＩＶ（Ｄｉｖｉｄｅｒ）から構成される。ＤＩＶはＤＣＯの出力を分周する。ＰＦＤは、入力された基準信号（ＶＲＥＦ）／フィードバック信号（ＶＤＩＶ）の位相差に応じた幅を持つパルスＰＥと極性判定信号ＰＯＬを出力する。ＴＤＣはＰＥ／ＰＯＬに応じたディジタル値を出力する。ＤＬＦはその信号から高周波雑音成分を除きＤＣＯを制御する。
【００１１】
図３５に、図３４のＡＤＰＬＬで用いられるＰＦＤの構成例を示す。図３５のＰＦＤは、広く用いられるＤＦＦ型ＰＦＤに位相差検出用の排他的論理和（ＸＯＲ）と極性判定用のＤ型フリップフロップ（ＤＦＦ）を追加している。
【００１２】
図３６（ａ）に、Ｄｅｌａｙ−Ｌｉｎｅ（遅延列）を用いたＴＤＣの構成例を示す。図３６のＴＤＣは、Ｎ個の遅延器、Ｎ個のＤ型フリップフロップ（ＤＦＦ）、インバータから構成される（Ｎ：自然数）。遅延量の小さい遅延器は、たとえばインバータ２段から構成される。
【００１３】
図３６（ｂ）に、図３６（ａ）のＴＤＣの動作例を示す。長さＴＰＥ［ｓｅｃ］のＰＥが入力された場合、Ｄ１，Ｄ２，…にはそれぞれ遅延量ｄ［ｓｅｃ］だけ遅延して信号が伝達していく。ＰＥの立下りでＤＦＦはサンプリングされ、出力Ｑ１，Ｑ２，…が決定される。今回の場合、Ｑ１〜Ｑ４が１となる。どのＱまで１となるかはＴＰＥ［ｓｅｃ］に依存する。すなわち、パルス幅がディジタルに変換されている。本構成では一つの遅延器の遅延量で決まる為、ある程度幅のあるＰＥに対する位相差検出精度（解像度）が良好である。また、遅延器のサイズがすべて等しい為、線形性も良好である。但し、検出範囲を広げようとすると、多くの遅延器とＤＦＦが必要となり、占有面積が大きくなる欠点がある。また、位相差パルスを生成する前段の回路（図３５のＸＯＲ）のスルーレートが低い場合、０近傍の微少な位相差に対応する細いパルスＰＥが入力されない。この為、０近傍の位相差を検出することはできない。つまり、位相差０でロックするＰＬＬ出力の雑音が悪化する。
【００１４】
図３７に、本発明の前提として検討したＴＤＣの構成例を示す（非特許文献１）。図３７のＴＤＣは、Ｄｅｌａｙ−Ｌｉｎｅを構成する遅延器のうち、前段側の遅延器の遅延量は小さく、後段側の遅延器の遅延量が徐々に大きくなっている。入力側のＬＯＧスケールで重み付けられた遅延素子で位相差パルス幅を計測する。最小の遅延器の遅延量で決まる為、解像度は良好である。また広い検出範囲を持ち、占有面積が小さい。但し、遅延素子のサイズが一定ではない為、線形性に問題がある。
【００１５】
図３８に、本発明の前提として検討したＰＦＤおよびＴＤＣの構成例を示す（非特許文献２）。図３８（ａ）がＰＦＤ、図３８（ｂ）がＴＤＣである。図３８（ｂ）のＴＤＣは、高速クロックを用いて測定する。高速クロックの立ち上がりと立下りで、カウンタを動作させて位相差パルス幅を計測する。この回路は、広い検出範囲を持ち、占有面積は小さく、線形性は良好である。但し、ＲＦ−ＩＣのＡＤＰＬＬとして必要な解像度（１０〜２０ｐｓｅｃ）を持つ為には、非常に高い周波数（５０〜１００ＧＨｚ）のクロックが必要であり、実現性に問題がある。
【００１６】
図３９に、本発明の前提として検討したＴＤＣの構成例を示す（非特許文献３）。図３９のＴＤＣは、位相差パルスがＨＩＧＨの時だけ発振するリングオシレータとカウンタを併用し、パルス幅を測定する。カウンタで広範囲な位相差を荒い精度で測定し、その間の微少な位相差をリングオシレータのＤｅｌａｙ−Ｌｉｎｅで高精度に測定する。この回路は、解像度、検出範囲、線形性が良好である。但し、ＲＦ−ＩＣの性能上、特に問題となるスプリアスとリングオシレータの消費電流が増加する為、現実的ではない。
【００１７】
図３７〜図３９のＴＤＣは、共通して位相差パルスを必要とする。位相差パルスを生成する前段の回路（図３５のＸＯＲ）のスルーレートが低い場合、０近傍の微少な位相差に対応する細いパルスＰＥが入力されない。この為、０近傍の位相差を検出することはできない。つまり、位相差０でロックするＰＬＬ出力の雑音が悪化する。
【００１８】
そこで、本発明の１つの目的は、ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差検出を改善することができる技術を提供することにある。
【００１９】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
（１）代表的な実施例によるＰＬＬ回路は、０近傍の位相差検出の問題を対策した周波数シンセサイザ用のＡＤＰＬＬである。ループのいずれかの箇所にオフセット値を加算（減算）し、基準信号ＶＲＥＦとフィードバック信号ＶＤＩＶがある一定の位相差を持ってロックする様にする。
【００２２】
（２）ディジタル制御発振器の出力あるいはそれを入力とする分周器の出力をクロックとするカウンタで広範囲な位相差を荒い精度で測定し、その間の微少な位相差を遅延列（Ｄｅｌａｙ−Ｌｉｎｅ）で高精度に測定する。
【００２３】
（３）フィードバック信号と基準信号の位相をディジタルに変換してから差をとることにより、０近傍の位相差検出の問題を根本的に対策する。
【発明の効果】
【００２４】
本願において開示される実施例のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２５】
（１）位相差パルスを生成する前段の回路のスルーレートが低い場合でも、確実に位相差パルスがＨＩＧＨとなり、その変化を伝達できる。
【００２６】
（２）ロック時の位相差検出を正確に行えるようになる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１によるＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）の構成例を示すブロック図である。
【図２】図１の位相差ディジタル変換器の構成例を示す回路図である。
【図３】図２の初段の遅延器の構成例を示す回路図である。
【図４】本発明の実施の形態２によるＡＤＰＬＬの構成例を示すブロック図である。
【図５】本発明の実施の形態２において、位相差検出のタイミングチャートを示す図である。
【図６】（ａ）は、本発明の実施の形態２において、Ｄｅｌａｙ−Ｌｉｎｅの構成例を示す図である。（ｂ）はそのタイミングチャートを示す図である。
【図７】（ａ），（ｂ）は、本発明の実施の形態２において、ＶＲＥＦがＶＤＩＶよりも進んでいる場合のタイミングチャートを示す図であり、（ａ）は立ち上がりエッジで位相差を測定する場合、（ｂ）は立ち下がりエッジで位相差を測定する場合を示す。
【図８】（ａ），（ｂ）は、本発明の実施の形態２において、それぞれエラーが発生するタイミングを示す図であり、（ａ）は立ち上がりエッジでの測定でエラーが発生する場合、（ｂ）は立ち下がりエッジでの測定でエラーが発生する場合を示す。
【図９】本発明の実施の形態２において、ＤＰＦＤのカウンタの構成例を示す図である。
【図１０】本発明の実施の形態２において、積分器を用いて、ＶＰＲＥの立ち上がりで位相差を測定する系のタイミングチャートを示す図である。
【図１１】本発明の実施の形態２において、積分器を用いて、ＶＰＲＥの立ち下がりで位相差を測定する系のタイミングチャートを示す図である。
【図１２】本発明の実施の形態２において、ＶＲＥＦとＶＰＲＥの立ち上がりが近い場合のタイミングチャートを示す図である。
【図１３】本発明の実施の形態２において、ＤＰＦＤのカウンタ部の積分器の構成例を示す回路図である。
【図１４】（ａ）は、本発明の実施の形態２において、ＤＩＶの構成例を示す図であり、（ｂ）は、プリスケーラのタイミング例を示す図である。
【図１５】（ａ），（ｂ），（ｃ）は、本発明の実施の形態２において、オフセットを用いたロック時のＶＲＥＦとＶＤＩＶの位相関係の調整方法を示す図であり、（ａ）はＡＤＰＬＬの構成例、（ｂ）はＥＯＦＦＳＥＴ＜０の場合の位相関係、（ｃ）はＥＯＦＦＳＥＴ＞０の場合の位相関係を示す。
【図１６】（ａ），（ｂ）は、本発明の実施の形態２において、ＶＲＥＦがＶＤＩＶよりも遅れている場合のタイミングチャートを示す図であり、（ａ）は立ち上がりエッジで位相差を測定する場合、（ｂ）は立ち下がりエッジで位相差を測定する場合を示す。
【図１７】本発明の実施の形態２によるＡＤＰＬＬの変形例１を示すブロック図である。
【図１８】本発明の実施の形態２によるＡＤＰＬＬの変形例２を示すブロック図である。
【図１９】本実施の形態３による（ＰＦＤ＋ＴＤＣ）の概念を示す図である。
【図２０】（ａ），（ｂ）は、本実施の形態３によるＴＤＣの構成例を示す図であり、（ａ）はＴＤＣ１の結果をＶＤＩＶの立ち上がりでサンプリングする場合、（ｂ）はＴＤＣ２の結果をＶＲＥＦの立ち上がりでサンプリングする場合を示す。
【図２１】（ａ），（ｂ）は、図２０（ａ）のタイミングチャートを示す図であり、（ａ）はＶＤＩＶがＶＲＥＦに対して遅れている場合、（ｂ）はＶＤＩＶがＶＲＥＦに対して進んでいる場合を示す。
【図２２】本発明の実施の形態３において、２πの値をディジタルコードに変換する２π検出器ディジタル変換器の回路例を示す図である。
【図２３】本発明の実施の形態３において、ＴＤＣの入出力特性を示す図である。
【図２４】（ａ），（ｂ）は、本実施の形態３によるＴＤＣの変形例１を示す図である。
【図２５】図２４（ａ）のタイミングチャートを示す図である。
【図２６】本発明の実施の形態３において、ＴＤＣの入出力特性を示す図である。
【図２７】本発明の実施の形態３において、周波数が異なる場合のタイミングチャートを示す図であり、（ａ）はＶＤＩＶの周波数がＶＲＥＦの周波数の１／２倍である場合、（ｂ）はＶＤＩＶの周波数がＶＲＥＦの周波数の２倍である場合を示す。
【図２８】本発明の実施の形態３において、図２０（ａ）のＴＤＣに周波数判定器を追加したＴＤＣの構成例を示す図である。
【図２９】本発明の実施の形態３において、図２４（ａ）のＴＤＣに周波数判定器を追加したＴＤＣの構成例を示す図である。
【図３０】本発明の実施の形態４において、欧州ディジタルセルラシステムＧＳＭ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図３１】本発明の実施の形態４において、欧州ディジタルセルラシステムＥＤＧＥ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図３２】本発明の実施の形態４において、欧州ディジタルセルラシステムＥＤＧＥ／ＷＣＤＭＡ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図３３】本発明の前提として検討したＰＬＬの構成例を示すブロック図である。
【図３４】本発明の前提として検討したＡＤＰＬＬの構成例を示すブロック図である。
【図３５】図３４のＡＤＰＬＬで用いられるＰＦＤの構成例を示す図である。
【図３６】（ａ）は、Ｄｅｌａｙ−Ｌｉｎｅ（遅延列）を用いたＴＤＣの構成例を示す図であり、（ｂ）はそのＴＤＣの動作例を示す図である。
【図３７】本発明の前提として検討したＴＤＣの構成例を示すブロック図である。
【図３８】（ａ）は本発明の前提として検討したＰＦＤの構成例を示す回路図であり、（ｂ）はＴＤＣの構成例を示すブロック図である。
【図３９】本発明の前提として検討したＴＤＣの構成例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は本発明の実施の形態１によるＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）の構成例を示すブロック図である。
【００３０】
まず、図１により、本実施の形態１によるＡＤＰＬＬの構成の一例を説明する。本実施の形態１のＡＤＰＬＬは、例えば半導体集積回路とされ、周知の半導体製造技術によって１個の半導体チップ上に形成されている。図１のＡＤＰＬＬは、例えば、位相周波数比較器ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、位相差ディジタル変換器ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、ディジタルループフィルタＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）、ディジタル制御発振器ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器ＤＩＶ（Ｄｉｖｉｄｅｒ）などから構成されている。
【００３１】
位相周波数比較器ＰＦＤは、基準信号ＶＲＥＦとフィードバック信号ＶＤＩＶとの位相及び周波数を比較するものである。位相差ディジタル変換器ＴＤＣは、位相周波数比較器ＰＦＤの出力をディジタル値に変換するものである。ディジタルループフィルタＤＬＦは、位相差ディジタル変換器ＴＤＣの出力から高周波雑音成分を除去するものである。ディジタル制御発振器ＤＣＯは、ディジタルループフィルタＤＬＦの出力に基づいて周波数が制御されるものである。分周器ＤＩＶは、ディジタル制御発振器ＤＣＯの出力信号の周波数を分周し、フィードバック信号ＶＤＩＶを出力するものである。そして、これらの回路によりフィードバックループが構成されている。
【００３２】
なお、一例として、基準信号ＶＲＥＦの周波数は２６ＭＨｚ、ＤＣＯ出力のロック時の周波数は４ＧＨｚ、フィードバック信号ＶＤＩＶのロック時の周波数は２６ＭＨｚである。
【００３３】
本実施の形態１のＡＤＰＬＬでは、ＴＤＣの出力に加算器１０１が挿入され、オフセットＥＯＦＦＳＥＴが加算される。ロック状態では、ＤＬＦの入力が０となるようにＡＤＰＬＬが動作する。つまり、ロック状態でＴＤＣ出力が−ＥＯＦＦＳＥＴとなる様にフィードバック信号ＶＤＩＶの位相をＡＤＰＬＬが制御する。オフセットＥＯＦＦＳＥＴによって、ロック時にもＰＦＤの位相差パルスを広げる事ができる為、僅かな位相差の変化をＴＤＣが正確にディジタルに変換できる。
【００３４】
従来のＰＬＬでは、位相差を持たせてロックすると、大きなＣＰ電流が流れる為、スプリアスやノイズを発生させていた。ＡＤＰＬＬでは、すべてディジタル信号となっている為、このような問題が発生しない。
【００３５】
なお、加算器１０１は減算器でも可能で、オフセットの値は正でも負でも実現可能である。また、加算器１０１を挿入する位置は、ループ内の他の箇所であってもよい。
【００３６】
次に、この方式に適したＴＤＣの構成を説明する。図２は、図１の位相差ディジタル変換器ＴＤＣの構成例を示す回路図である。
【００３７】
図２のＴＤＣは、遅延量の大きい遅延器２０１と、遅延器２０１より遅延量の小さい複数の遅延器２０２と、複数のＤ型フリップフロップＤＦＦ２０３などから構成される。初段の遅延器２０１と、後段の複数の遅延器２０２により、遅延列が構成される。各遅延器は、例えば２段のインバータで構成される。各遅延器の出力Ｄ１〜Ｄｎ−１が各ＤＦＦのデータ入力Ｄに入力される。各ＤＦＦは、クロック入力としてＰＥの反転信号が入力され、データ出力Ｑ１〜Ｑｎ−１を出力している。
【００３８】
例えば、図３６（ｂ）のタイミングチャートを検討する。本実施の形態１のＡＤＰＬＬは、オフセットを加算している為、ロック時にもＴＰＥ［ｓｅｃ］は０［ｓｅｃ］にならず長いパルスとなる。この為、初めの方のＱはほとんど１となり、数多くの遅延器とＤＦＦが必要である。重要なのはロック時の位相からの変化であり、初めの方の１が続いている遅延器の出力には大きな意味がない。
【００３９】
そこで、図２のＴＤＣのように、初段に大きな遅延を持つ遅延器２０１を挿入し、あらかじめ大きく遅延させる事によって、遅延器とＤＦＦの数を削減する。
【００４０】
図３は、図２の初段の遅延器２０１の構成例を示す回路図である。
【００４１】
図３の遅延器において、入力したオフセットに遅延量が比例するように電流ＩＢと容量ＣＬを設定する。オフセットを変更することを想定し、プログラマブルにＩＢとＣＬを変更できるようにする。
【００４２】
一般的に、初段に大きな遅延をいれると、０近傍の位相差を検出する事ができない。よって、周波数切り替え時に位相差がプラスからマイナスまで０を通過して変化する場合に問題となる。但し、ＲＦ−ＩＣ内部に内蔵されるＶＣＯは通常、複数の発振バンドを持ち、これを自動で選択してから位相ロック過程に進む為、位相の変化が０を通過して変化しないように制御可能である（特許文献１参照）。よって、位相の検出範囲は問題ない。
【００４３】
したがって、本実施の形態１によるＡＤＰＬＬでは、ループのいずれかの箇所にオフセット値を加算（減算）し、ＶＲＥＦとＶＤＩＶがある一定の位相差を持ってロックする様にする。これにより、位相差パルスを生成する前段の回路（例えば図３５のＸＯＲ）のスルーレートが低い場合でも、確実に位相差パルスがＨＩＧＨとなり、その変化を伝達させる事ができる。また、ＴＤＣの初段に大きな遅延を持つ遅延器を挿入し、あらかじめ大きく遅延させる事によって、遅延器とＤＦＦの数を削減する。これにより、解像度、線形性、占有面積を満たす周波数シンセサイザ用のＡＤＰＬＬが提供できる。
【００４４】
（実施の形態２）
図４は、本発明の実施の形態２によるＡＤＰＬＬの構成例を示すブロック図である。
【００４５】
まず、図４により、本実施の形態２によるＡＤＰＬＬの構成の一例を説明する。本実施の形態２のＡＤＰＬＬは、例えば半導体集積回路とされ、周知の半導体製造技術によって１個の半導体チップ上に形成されている。図４のＡＤＰＬＬは、例えば、位相周波数比較器ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）及び位相差ディジタル変換器ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）（以下、（ＰＦＤ＋ＴＤＣ）と記す。）、ディジタルループフィルタＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）、ディジタル制御発振器ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器ＤＩＶ（Ｄｉｖｉｄｅｒ）などから構成されている。
【００４６】
位相周波数比較器ＰＦＤは、基準信号ＶＲＥＦとフィードバック信号ＶＤＩＶとの位相及び周波数を比較するものである。位相差ディジタル変換器ＴＤＣは、位相周波数比較器ＰＦＤの出力をディジタル値に変換するものである。ディジタルループフィルタＤＬＦは、位相差ディジタル変換器ＴＤＣの出力から高周波雑音成分を除去するものである。ディジタル制御発振器ＤＣＯは、ディジタルループフィルタＤＬＦの出力に基づいて周波数が制御されるものである。分周器ＤＩＶは、ディジタル制御発振器ＤＣＯの出力信号の周波数を分周し、フィードバック信号ＶＤＩＶを出力するものである。そして、これらの回路によりフィードバックループが構成されている。
【００４７】
また、（ＰＦＤ＋ＴＤＣ）は、遅延列（Ｄｅｌａｙ−Ｌｉｎｅ）４０１、コントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）４０２、サンプラ（Ｓａｍｐｌｅｒ）４０３、カウンタ（Ｃｏｕｎｔｅｒ）４０４、加算器４０５、オフセット制御（Ｏｆｆｓｅｔ Ｃｏｎｔｒｏｌ）４０６などから構成されている。ＤＩＶは、プリスケーラ（Ｐｒｅｓｃａｌｅｒ）４０７、プログラムカウンタ（Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ）４０８、スワロウカウンタ（Ｓｗａｌｌｏｗ Ｃｏｕｎｔｅｒ）４０９などから構成されている。
【００４８】
なお、一例として、基準信号ＶＲＥＦの周波数は２６ＭＨｚ、ＤＣＯ出力のロック時の周波数は４ＧＨｚ、フィードバック信号ＶＤＩＶのロック時の周波数は２６ＭＨｚ、プリスケーラ４０７の出力ＶＰＲＥのロック時の周波数は１ＧＨｚである。
【００４９】
本実施の形態２のＡＤＰＬＬでは、ＤＣＯの出力ＶＤＣＯあるいはＶＤＣＯを入力とする分周器ＤＩＶの出力（図４ではＶＰＲＥ）をクロック入力とするカウンタ４０４で、ＶＲＥＦ・ＶＤＩＶ間の広範囲な位相差を荒い精度で測定し、その間（すなわちＶＲＥＦ・ＶＰＲＥ間）の微少な位相差をＤｅｌａｙ−Ｌｉｎｅ４０１で高精度に測定する（ＰＦＤ＋ＴＤＣ）を採用する。
【００５０】
ここでは、カウンタ４０４のクロックは、ＤＩＶのプリスケーラ４０７の出力ＶＰＲＥを用いる。プリスケーラ４０７は、例えば、特許文献２のデュアルモジュラスプリスケーラを使用する。
【００５１】
ＡＤＰＬＬがロックした場合、ＶＰＲＥの出力もロックする。したがって、これをクロックとしてカウントした位相差と時間との関係が一意的に決まる。また、もともとある信号をクロックとして用いることによって、スプリアスと消費電流の増加を防ぐことが出来る。サンプラ４０３により、ＶＲＥＦを一度ＶＰＲＥでサンプリングし同期化し、カウンタ４０４のスタート信号とし、ＶＤＩＶはカウンタ４０４のエンド信号とする。これによりＶＰＲＥの精度でＶＲＥＦ・ＶＤＩＶ間の位相差を測定する。
【００５２】
また、ＶＲＥＦとＶＰＲＥの位相差をＤｅｌａｙ−Ｌｉｎｅ４０１で測定する。コントロールロジック４０２は、カウンタ４０４とＤｅｌａｙ−Ｌｉｎｅ４０１で測定した位相差を合成する。但し、入力信号の経路に差がある場合や入力信号に対する感度に差があると合成時にエラーが生じる。例えば、位相差が次式の様に２．９８から３．００へと０．０２増加する場合を考える。なお、本例は説明の為の計算式を用いている。
【００５３】
（カウンタ＝２，Ｄｅｌａｙ−Ｌｉｎｅ＝０．９８）＝２．９８ → （カウンタ＝３， Ｄｅｌａｙ−Ｌｉｎｅ＝０）＝３．００
もし、Ｄｅｌａｙ−Ｌｉｎｅ４０１がカウンタ４０４の変化に追従できない場合、
（カウンタ＝２，Ｄｅｌａｙ−Ｌｉｎｅ＝０．９８）＝２．９８ → （カウンタ＝３
， Ｄｅｌａｙ−Ｌｉｎｅ＝０．９９）＝３．９９≠３．００
となり、約１のエラーが生じる。また、前述の通りＤｅｌａｙ−Ｌｉｎｅ４０１が０を出力する近傍では、前段回路のスルーレートにより、正確な位相誤差を算出できない。つまり、Ｄｅｌａｙ−Ｌｉｎｅ出力が１か０に近い値の場合、正確な位相誤差を算出できない。この対策として、検出が正確に行えない位相差が互いに異なる二つ以上の系で位相差を測定し、適宜切り替えて使用する。
【００５４】
コントロールロジック４０２の後段にあるオフセット回路（加算器４０５、オフセットコントロール４０６）は、ＡＤＰＬＬロック時のＶＲＥＦとＶＤＩＶの位相関係を調整する。これによりタイミング設計が容易になる。以下、詳細を説明する。
【００５５】
図５に位相差検出のタイミングチャートを示す。（ＰＦＤ＋ＴＤＣ）は、ＶＲＥＦとＶＤＩＶの立ち上がりエッジの位相差（時間差）をディジタルコードに変換する。ＶＤＩＶはＶＰＲＥと同期している。カウンタ４０４により、ＶＲＥＦの立ち上がりからＶＤＩＶの立ち上がりまでの期間をクロックＶＰＲＥで測定した位相差をＮＣＮＴとする。一方、カウンタ４０４で測定できない微少な位相差をＤｅｌａｙ−Ｌｉｎｅ４０１で測定する。したがって、Ｄｅｌａｙ−Ｌｉｎｅ４０１ではプリスケーラ４０７の出力ＶＰＲＥの１周期を測定するだけで良い。カウンタ４０４の１クロックの重みを１とすると、Ｄｅｌａｙ−Ｌｉｎｅ４０１の測定結果ＥＤは１未満となる。この場合、ＶＲＥＦ・ＶＤＩＶ間の位相差ＥＴＤＣは、ＮＣＮＴ＋ＥＤとなる。
【００５６】
図６（ａ）にＤｅｌａｙ−Ｌｉｎｅ４０１の構成例を示す。また、図６（ｂ）にそのタイミングチャートを示す。
【００５７】
ＶＲＥＦの直前にあったＶＰＲＥの立ち上がりと立ち下りエッジを測定する。基本動作は図３６と同じであるが、エッジを検出するため、出力Ｑｎ（ｎ＝１，２，３，…）の１→０、あるいは０→１に注目してデコードする。Ｑｎが小さ方から初めて１→０になる値をＮＤＲ、０→１になる値をＮＤＦとする。ＶＰＲＥの一周期をＤｅｌａｙ−Ｌｉｎｅ４０１で測定した値がＮＤＰＲＥとすれば、立ち上がり位相差ＥＤＲ，立ち下がり位相差ＥＤＦはそれぞれ次式で与えられる。
【００５８】
ＥＤＲ＝ＮＤＲ／ＮＤＰＲＥ … 式（１）
ＥＤＦ＝ＮＤＦ／ＮＤＰＲＥ … 式（２）
図７（ａ），（ｂ）に、ＶＲＥＦがＶＤＩＶよりも進んでいる場合のタイミングチャートを示す。図７（ａ）は立ち上がりエッジで位相差を測定する場合を示し、図７（ｂ）は立ち下がりエッジで位相差を測定する場合を示す。
【００５９】
図７（ａ）に示すように、立ち上がりエッジで位相差を測定する場合の位相差ＥＴＤＣは次式で求まる。ここで、ＶＲＥＦの立ち上がりからＶＤＩＶの立ち上がりまでの期間をクロックＶＰＲＥの立ち上がりエッジで測定した位相差をＮＣＲとする。
【００６０】
ＥＴＤＣ＝ＮＣＲ＋１．０−ＥＤＲ … 式（３）
図７（ｂ）に示すように、立ち下がりエッジで位相差を測定する場合の位相差ＥＴＤＣは次式で求まる。ここで、ＶＲＥＦの立ち上がりからＶＤＩＶの立ち上がりまでの期間をクロックＶＰＲＥの立ち下がりエッジで測定した位相差をＮＣＦとする。
【００６１】
ＥＴＤＣ＝ＮＣＦ＋１．０−ＥＤＦ＋ＥＬＯＷ … 式（４）
ここでＥＬＯＷはＶＰＲＥのＬＯＷの期間であり、デュティ比が５０％ならば０．５となる。式（３）と式（４）で結果は同じ値となる。但し、エラーが発生するタイミングが異なる。
【００６２】
図８（ａ），（ｂ）に、それぞれエラーが発生するタイミングを示す。図８（ａ）は立ち上がりエッジでの測定でエラーが発生する場合を示し、図８（ｂ）は立ち下がりエッジでの測定でエラーが発生する場合を示す。
【００６３】
立ち上がりエッジでの測定でエラーの発生するタイミングでは、ＥＤＲが０か１に近づき、ＥＤＦは０．５に近づく。逆に、立ち下がりエッジでの測定でエラーの発生するタイミングでは、ＥＤＦが０か１に近づき、ＥＤＲは０．５に近づく。したがって、Ｄｅｌａｙ−Ｌｉｎｅ４０１の出力が０．５に近い方の測定結果を採用すればエラーを回避できる。
【００６４】
図９に、ＤＰＦＤのカウンタの構成例を示す。
【００６５】
図９に示すように、ＤＰＦＤは、Ｄｅｌａｙ−Ｌｉｎｅ部９０１とＣｏｕｎｔｅｒ部９０２から構成される。Ｄｅｌａｙ−Ｌｉｎｅ部９０１は複数の遅延素子９０３とデコーダ（ＤＥＣ）９０４と複数のサンプラ（Ｄ型フリップフロップ）９０５から構成される。回路規模削減の為、カウンタ部９０２は１つの積分器９０６と２つの減算器９０７と複数のサンプラ（Ｄ型フリップフロップ）９０５から構成される。
【００６６】
図１０に、積分器９０６を用いて、ＶＰＲＥの立ち上がりで位相差を測定する系のタイミングチャートを示す。
【００６７】
求めるべき値ＮＣＲは２である。積分器の出力ΣＯＵＴはＶＰＲＥの立ち下りで値を１ずつ増加する。ＶＲＥＦをＶＰＲＥの立ち上がりでサンプリングしたクロックをＣＫＲＲとし、このクロックでΣＯＵＴをサンプリングした値をΣＯＵＴＲＲとする。一方、ＶＤＩＶでΣＯＵＴをサンプリングした値をΣＯＵＴＤとする。ΣＯＵＴＤとΣＯＵＴＲＲの差分には２が計算されており、これをサンプリングする事によりＮＣＲ＝２を求める事が出来る。
【００６８】
図１１に、積分器を用いて、ＶＰＲＥの立ち下がりで位相差を測定する系のタイミングチャートを示す。
【００６９】
求めるべき値ＮＣＦは１である。積分器の出力ΣＯＵＴはＶＰＲＥの立ち下りで値を１ずつ増加する。ＶＲＥＦをＶＰＲＥの立ち下がりでサンプリングしたクロックをＣＫＲＦ０とし、これを再びＶＰＲＥの立ち上がりでサンプリングしたクロックをＣＫＲＦとし、このクロックでΣＯＵＴをサンプリングした値をΣＯＵＴＲＦとする。一方、ＶＤＩＶでΣＯＵＴをサンプリングした値をΣＯＵＴＤとする。ΣＯＵＴＤとΣＯＵＴＲＲの差分には１が計算されており、これをサンプリングする事によりＮＣＦ＝１を求める事が出来る。一見するとＮＣＲから単に１を引く事によりＮＣＦが求まるように思われる。
【００７０】
図１２に、ＶＲＥＦとＶＰＲＥの立ち上がりが近い場合のタイミングチャートを示す。
【００７１】
本手法を使えば、ＣＫＲＲのタイミングはどちらになるか不定の場合でもＣＫＲＦが確定する事が分かる。これがＮＣＲから単に１を引く事によりＮＣＦを求めない理由である。
【００７２】
図１３に、積分器９０６の構成例を示す。
【００７３】
積分器９０６は、複数のＤＦＦ１３０１と複数のＸＯＲ１３０２と複数のＡＮＤ１３０３による同期カウンタで構成する事が出来る。ビット数は少なくとも差分の値以上必要である。
【００７４】
図１４（ａ）に、ＤＩＶの構成例を示す。また、図１４（ｂ）に、プリスケーラ４０７のタイミング例を示す。デュアルモジュラスプリスケーラ（プリスケーラ４０７）の分周比、プログラマブルカウンタ４０８の分周比、スワロウカウンタ４０９の分周比をそれぞれ（Ｎ＋１）／Ｎ、Ｐ、Ｍとする。プリスケーラ出力ＶＰＲＥをＰ回カウントし終えた所でプログラマブルカウンタ出力ＶＤＩＶがＬＯＷ→ＨＩＧＨになる。ＶＤＩＶがＨＩＧＨになった次のクロックからＭ回だけスワロウカウンタ出力ＶＭがＬＯＷとなる。ＶＭがＬＯＷの間、プリスケーラは（Ｎ＋１）分周となり、ＶＭがＨＩＧＨに戻るとＮ分周をする。この場合、分周比は次式で与えられる。
【００７５】
分周比＝（Ｎ＋１）・Ｍ＋Ｎ・（Ｐ−Ｍ）＝Ｎ・Ｐ＋Ｍ … 式（５）
ここで、Ｍ＝０〜（Ｎ−１），Ｐ＞Ｍである。現実的な例として、Ｎ／（Ｎ＋１）＝４／５，Ｐ＝３８，Ｍ＝０〜３である。図１４（ｂ）の例では、ＶＤＩＶがＨＩＧＨとなった後の３クロックの間はプリスケーラが５分周を選択する。ＶＰＲＥを（ＰＦＤ＋ＴＤＣ）のカウンタクロックとして使う場合、プリスケーラの周期がＤＣＯの周波数ＶＤＣＯ／４で一意的に決まる為、固定の４分周の期間で使用する事が望ましい。具体的にはＶＤＩＶがＨＩＧＨになる直前の期間を比較に用いる事が望ましい。ロック時のＶＲＥＦとＶＤＩＶの位相関係は、図４のコントロールロジック４０２の後段にあるオフセットコントロール４０６で調整できる。
【００７６】
図１５（ａ），（ｂ），（ｃ）に、オフセットを用いたロック時のＶＲＥＦとＶＤＩＶの位相関係の調整方法を示す。図１５（ａ）はＡＤＰＬＬの構成例、図１５（ｂ）はＥＯＦＦＳＥＴ＜０の場合の位相関係、図１５（ｃ）はＥＯＦＦＳＥＴ＞０の場合の位相関係を示す。
【００７７】
ロック時にはＤＬＦの入力が０となる様に負帰還制御がかかる。図１５（ｂ）のようにＥＯＦＦＳＥＴが負の場合、ＥＴＤＣは大きさが等しく符号が逆の信号でロックする。この場合、ＶＲＥＦに対してＶＤＩＶが遅れる。
【００７８】
一方、図１５（ｃ）のようにＥＯＦＦＳＥＴが正の場合、ＥＴＤＣは大きさが等しく符号が逆の信号でロックする。この場合、ＶＲＥＦに対してＶＤＩＶが進む。測定したい位相差と（ＰＦＤ＋ＴＤＣ）のカウンタのクロックに適した期間が一致しているのは図１５（ｂ）であり、このように位相を調整する事が望ましい。
【００７９】
図１６（ａ），（ｂ）に、ＶＲＥＦがＶＤＩＶよりも遅れている場合のタイミングチャートを示す。図１６（ａ）は立ち上がりエッジで位相差を測定する場合、図１６（ｂ）は立ち下がりエッジで位相差を測定する場合を示す。
【００８０】
図１６（ａ）に示すように、立ち上がりエッジで位相差を測定する場合の位相差は次式で求まる。
【００８１】
ＥＴＤＣ＝ＮＣＮＴ＋ＥＤＲ … 式（６）
図１６（ｂ）に示すように、立ち下がりエッジで位相差を測定する場合の位相差は次式で求まる。
【００８２】
ＥＴＤＣ＝ＮＣＮＴ＋ＥＤＦ＋ＥＨＩＧＨ … 式（７）
ここでＥＨＩＧＨはＶＰＲＥのＨＩＧＨの期間であり、デュティ比が５０％ならば０．５となる。
【００８３】
式（３），（４），（６），（７）から分かるようにＶＲＥＦとＶＤＩＶの位相関係で、計算式が変更となる。位相関係は図３５の極性判定信号ＰＯＬによって求まる。ＰＯＬによって、計算式を変えても構わないが、ＲＦ−ＩＣ内部に内蔵されるＤＣＯは通常、複数の発振バンドを持ち、これを自動で選択してから位相ロック過程に進む。周波数を切り替えた場合にも位相の変化が０を通過して大きく変化しないように制御可能である（特許文献１参照）。
【００８４】
図１７は、本発明の実施の形態２によるＡＤＰＬＬの変形例１を示すブロック図である。
【００８５】
変形例１では、ＤＣＯ出力に分周器１７０１を追加し、このクロックを（ＰＦＤ＋ＴＤＣ）のカウンタ４０４のクロックとして用いる事が可能である。この場合、分周器１７０１の消費電流と面積と（ＰＦＤ＋ＴＤＣ）内のカウンタは増加するが、Ｄｅｌａｙ−Ｌｉｎｅ４０１の面積は削減できる。また分周比をプリスケーラと独立して決められる為、設計の自由度が上がる。
【００８６】
図１８は、本発明の実施の形態２によるＡＤＰＬＬの変形例２を示すブロック図である。
【００８７】
図１８に示すように、分周器を完全にとった場合も考えられる。（ＰＦＤ＋ＴＤＣ）内のカウンタは増加するが、Ｄｅｌａｙ−Ｌｉｎｅ４０１の面積は大幅に削減できる。
【００８８】
以上説明したように、本実施の形態２によるＡＤＰＬＬは、広範囲な位相差を荒い精度で測定するカウンタと、その間の微少な位相差を高精度に測定するＤｅｌａｙ−Ｌｉｎｅから（ＰＦＤ＋ＴＤＣ）を構成している。
【００８９】
したがって、本発明の実施の形態２のＡＤＰＬＬによれば、解像度、検出範囲、線形性、占有面積、位相差０近傍の位相差検出を改善させることができる。
【００９０】
（実施の形態３）
前記実施の形態２では、図４、図１７、図１８の説明において、位相差をカウンタで測定し、残りをＤｅｌａｙ−Ｌｉｎｅで測定すると説明してきた。本実施の形態３では、見方を変えた説明をする。
【００９１】
ＶＤＩＶの信号はＤＣＯ出力あるいはそれを入力とする分周器出力に完全に同期している為、ＤＣＯ出力あるいはそれを入力とする分周器出力の整数倍で位相をディジタルに変換できる。一方、ＶＲＥＦはＤＣＯ出力あるいはそれを入力とする分周器出力に同期していない為、それの整数倍で位相をディジタルに変換できず、ある位相（時間）差が生じる。その差をＤｅｌａｙ−Ｌｉｎｅで表現していると考えられる。つまり、本ＡＤＰＬＬではＤＣＯ出力あるいはそれを入力とする分周器出力でＶＤＩＶとＶＲＥＦをそれぞれディジタル位相に直して、それの差分をとっている事と等価である。
【００９２】
図１９に、本実施の形態３による（ＰＦＤ＋ＴＤＣ）の概念を示す。
【００９３】
図１９に示すように、ＶＤＩＶとＶＲＥＦの位相をＴＤＣでそれぞれディジタル変換し、位相を減算することで位相差を求める。位相差をディジタルに直す方法に対して、０近傍の位相差の検出を根本的に改善する。なお、本方式もＶＲＥＦがＶＤＩＶよりも進んでいる場合と遅れている場合で計算式を変更する必要がある。以下その詳細を示す。
【００９４】
図２０（ａ），（ｂ）に、本実施の形態３によるＴＤＣの構成例を示す。図２０（ａ）はＴＤＣ１の結果をＶＤＩＶの立ち上がりでサンプリングする場合、図２０（ｂ）はＴＤＣ２の結果をＶＲＥＦの立ち上がりでサンプリングする場合を示す。
【００９５】
本構成では片方のＴＤＣ出力をもう片方のクロックでサンプリングする。ＴＤＣ出力はＤＬＰＦのクロックと同期している必要があり、ＶＲＥＦかＶＤＩＶのいずれかに同期させる。例として図２０（ａ）に関して説明する。
【００９６】
図２１（ａ），（ｂ）に、図２０（ａ）のタイミングチャートを示す。図２１（ａ）はＶＤＩＶがＶＲＥＦに対して遅れている場合、図２１（ｂ）はＶＤＩＶがＶＲＥＦに対して進んでいる場合を示す。
【００９７】
ＶＲＥＦがＶＤＩＶよりも進んでいる場合と遅れている場合で計算式を変更している。位相関係は図３５の極性判定信号ＰＯＬによって求まる。
【００９８】
ＶＤＩＶがＶＲＥＦに対して遅れている場合
ＥＴＤＣ＝ＤＰＥ［ｎ］＝Ｄｉｖ［ｎ］−Ｒｅｆ［ｎ−１］ …式（８）
ＶＤＩＶがＶＲＥＦに対して進んでいる場合
ＥＴＤＣ＝ＤＰＥ［ｎ］−Ｅ２π＝Ｄｉｖ［ｎ］−Ｒｅｆ［ｎ−１］−Ｅ２π …式（９）
ここでＥ２πは２πをディジタルコードに変換した値である。
【００９９】
図２２に、２πの値をディジタルコードに変換する２π検出器ディジタル変換器の回路例を示す。
【０１００】
ＴＤＣでディジタル変換された位相と、ラッチで保持した１クロック前の位相を減算することで２πのディジタル値を求める。
【０１０１】
図２３に、ＴＤＣの入出力特性を示す。計算式（８），（９）を用いていないＤＰＥの特性を点線で示し、計算式を用いたＥＴＤＣの特性を実線で示している。ＥＴＤＣは入力位相差が０，±２π，…で安定して０となり、ＡＤＰＬＬがロックする。以上は図２０（ｂ）に関しても同様である。
【０１０２】
図２４（ａ），（ｂ）に、本実施の形態３によるＴＤＣの変形例１を示す。
【０１０３】
本構成はＤＰＥに対して−Ｅπを常に引く構成になっている。ロックするＶＲＥＦとＶＤＩＶの位相をπずらし、式の場合分けを削除している。ここでＥπはπをディジタルコードに変換した値である。Ｅπは図２２の２π検出器ディジタル変換器を用いることによって導出することができ、結果に対して１ビット右へシフト（１／２を乗算）することで求めることができる。
【０１０４】
図２５に、図２４（ａ）のタイミングチャートを示す。実線でＥＴＤＣ、破線でＤＰＥを示す。
【０１０５】
図２６に、ＴＤＣの入出力特性を示す。
【０１０６】
Ｅπを引いていないＤＰＦＤの特性を点線で示し、引いたＥＴＤＣの特性を実線で示している。ＥＴＤＣは入力位相差が±π，…で安定して０となり、ＡＤＰＬＬがロックする。以上は図２４（ｂ）に関しても同様である。
【０１０７】
以上において、実施の形態３の図２０（ａ）、変形例１の図２１（ａ）を用いて位相差が異なる場合について説明した。
【０１０８】
次に、図２７により、周波数が異なる場合について説明する。図２８および図２９は、本実施の形態３において、周波数判定器を追加したＴＤＣの構成を示す図である。図２８は図２０（ａ）のＴＤＣに周波数判定器を追加したＴＤＣ、図２９は図２４（ａ）のＴＤＣに周波数判定器を追加したＴＤＣを示す。
【０１０９】
（ａ）ＶＤＶＩの周波数がＶＲＥＦの周波数の１／２倍である場合
ＶＤＩＶでデータを取り込む前にＶＲＥＦ側の位相が更新されてしまうと、正確に周波数と位相を合わせることができない。この場合、ＶＲＥＦの周波数の１／２の周波数でロックしてしまう為、使用できない。
【０１１０】
（ｂ）ＶＤＩＶの周波数がＶＲＥＦの周波数の２倍である場合
ＶＤＩＶはＶＲＥＦの２倍の周波数でも安定してロックしてしまう為、使用できない。
【０１１１】
このため、周波数比較器が必要である。利用できない周波数になったことを検出した場合、ＥＴＤＣを一定の値に固定する。周波数は図２２の２πディジタル変換器の出力に反比例する。周波数が高ければ２πディジタル変換器の出力は解像度が一定の為、小さくなる。例えば以下のように定義する。
【０１１２】
（１）Ｄｉｖ＿Ｆ≦Ｒｅｆ＿Ｆ／２
ＥＴＤＣ＝［１＿００００＿……＿００］（ディジタルで負の最大値） …式（１０）
（２）Ｄｉｖ＿Ｆ≧Ｒｅｆ＿Ｆ・２
ＥＴＤＣ＝［０＿１１………１１］（ディジタルで正の最大値） …式（１１）
ここで、Ｄｉｖ＿Ｆ、Ｒｅｆ＿ＦはそれぞれＶＤＩＶとＶＲＥＦの２πディジタル変換器の出力とする。
【０１１３】
但し、ＲＦ−ＩＣに内蔵されるＤＣＯは通常、複数の発振バンドを持ち、これを自動で選択してから位相ロック過程に進む。そのために大きく位相と周波数の変化が生じることはない（特許文献１参照）。よって、この場合、上記の周波数判別回路は不要となる。なお、上記議論は図２０（ｂ）、図２１（ｂ）に関しても同じである。
【０１１４】
以上説明したように、本実施の形態３では、ＶＤＩＶとＶＲＥＦの位相をＴＤＣでそれぞれディジタル変換し、位相を減算することで位相差を求める。これにより、位相差をディジタルに直す方法に対して、０近傍の位相差の検出が根本的に改善される。
【０１１５】
（実施の形態４）
本実施の形態４では、前記実施の形態１〜３によるＡＤＰＬＬの応用例を説明する。
【０１１６】
図３０は、欧州ディジタルセルラシステムＧＳＭ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【０１１７】
図３０のＢＲＩＧＨＴは、受信にダイレクトコンバージョン方式、送信にオフセットＰＬＬ方式を採用する。ローカル発振器としてＡＤＰＬＬ周波数シンセサイザを採用する事が考えられる。
【０１１８】
図３１は、欧州ディジタルセルラシステムＥＤＧＥ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【０１１９】
図３１のＢＲＩＧＨＴは、受信にダイレクトコンバージョン方式、送信にポーラループ方式を採用している。ローカル発振器とＡＤＰＬＬ周波数シンセサイザを採用する事が考えられる。
【０１２０】
図３２は、欧州ディジタルセルラシステムＥＤＧＥ／ＷＣＤＭＡ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【０１２１】
図３２のＢＲＩＧＨＴは、ＥＤＧＥ／ＷＣＤＭＡともに受信はダイレクトコンバージョン方式を採用する。ＷＣＤＭＡの送信はダイレクトコンバージョン方式を採用し、ＥＤＧＥの送信はＡＤＰＬＬを直接変調する位相変調パスと振幅変調パスからなるポーラモジュレーション方式を採用する。ＥＤＧＥ／ＷＣＤＭＡの受信、ＷＣＤＭＡの送信用のローカル発振器としてＡＤＰＬＬ周波数シンセサイザを採用する。また、ＥＤＧＥの送信の位相変調用としてＡＤＰＬＬを採用する（非特許文献４参照）。
【０１２２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜３をそれぞれ適宜組み合わせてもよい。
【産業上の利用可能性】
【０１２３】
本発明は、無線ＬＡＮ用のＲＦ−ＩＣやその他ＰＬＬ周波数シンセサイザに全般に適用可能である。
【符号の説明】
【０１２４】
１０１ 加算器
２０１，２０２ 遅延器
４０１ 遅延列（Ｄｅｌａｙ−Ｌｉｎｅ）
４０２ コントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）
４０３ サンプラ（Ｓａｍｐｌｅｒ）
４０４ カウンタ（Ｃｏｕｎｔｅｒ）
４０５ 加算器
４０６ オフセットコントロール（Ｏｆｆｓｅｔ Ｃｏｎｔｒｏｌ）
４０７ プリスケーラ（Ｐｒｅｓｃａｌｅｒ）
４０８ プログラマブルカウンタ
４０９ スワロウカウンタ
９０１ ディレイライン（Ｄｅｌａｙ−Ｌｉｎｅ）部
９０２ カウンタ（Ｃｏｕｎｔｅｒ）部
９０３ 遅延素子
９０４ デコーダ（ＤＥＣ）
９０５ サンプラ（Ｄ型フリップフロップ）
９０６ 積分器
９０７ 減算器
ＡＬＦ アナログループフィルタ
ＣＰ チャージポンプ
ＤＣＯ ディジタル制御発振器
ＤＦＦ Ｄ型フリップフロップ
ＤＩＶ 分周器
ＤＬＦ ディジタルループフィルタ
ＰＦＤ 位相周波数比較器
ＴＤＣ 位相差ディジタル変換器
ＶＣＯ 電圧制御発振器
【特許請求の範囲】
【請求項１】
基準信号とフィードバック信号との位相及び周波数を比較し、その比較結果をディジタル値に変換する位相周波数比較器・位相差ディジタル変換器と、
前記位相周波数比較器・位相差ディジタル変換器の出力から高周波雑音成分を除去するディジタルループフィルタと、
前記ディジタルループフィルタの出力に基づいて制御されるディジタル制御発振器と、
前記ディジタル制御発振器の出力を分周し、前記フィードバック信号を出力する分周器と、によりフィードバックループが構成されたＰＬＬ回路であって、
前記位相周波数比較器・位相差ディジタル変換器は、
前記基準信号と前記フィードバック信号との位相差を第１の精度で測定するカウンタと、
前記基準信号と前記フィードバック信号との位相差を前記第１の精度より微小な第２の精度で測定する遅延列と、を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、
前記分周器は、
前記ディジタル制御発振器の出力を分周してクロック信号を出力する第１分周器と、
前記第１分周器の出力を分周して前記フィードバック信号を出力する第２分周器と、を有し、
前記クロック信号が前記カウンタのクロックとして入力されていることを特徴とするＰＬＬ回路。
【請求項３】
請求項１記載のＰＬＬ回路において、
前記ディジタル制御発振器の出力を分周してクロック信号を出力する第３分周器をさらに有し、
前記クロック信号が前記カウンタのクロックとして入力されていることを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、
前記ディジタル制御発振器の出力が前記カウンタのクロックとして入力されていることを特徴とするＰＬＬ回路。
【請求項５】
請求項１記載のＰＬＬ回路において、
常に２系統以上のパスで位相差を測定し、前記遅延列の値から問題がないと判断できる位相差を採用し、前記カウンタと前記遅延列の位相差結合時のエラーを回避する機能を有することを特徴とするＰＬＬ回路。
【請求項６】
請求項２記載のＰＬＬ回路において、
前記位相周波数比較器・位相差ディジタル変換器は、
前記カウンタと前記遅延列の測定結果に基づいて位相差を求めるコントロールロジックと、
前記コントロールロジックの後段に設けられたオフセット回路と、をさらに有し、
ロック時の位相関係を調整し、前記第１分周器の分周比が一定となる期間で、位相比較動作が出来るようになっていることを特徴とするＰＬＬ回路。
【請求項７】
請求項１記載のＰＬＬ回路において、
前記カウンタの出力端と前記ディジタルループフィルタの入力端の間のいずれかの箇所にオフセット値が加算され、前記フィードバック信号の位相が制御され、ロック時に前記基準信号と前記フィードバック信号との位相差が０ではない値が入力されることを特徴とするＰＬＬ回路。
【請求項８】
請求項１記載のＰＬＬ回路において、
前記遅延列の出力端と前記ディジタルループフィルタの入力端の間のいずれかの箇所にオフセット値が加算され、前記フィードバック信号の位相が制御され、ロック時に前記基準信号と前記フィードバック信号との位相差が０ではない値が入力されることを特徴とするＰＬＬ回路。
【請求項１】
基準信号とフィードバック信号との位相及び周波数を比較し、その比較結果をディジタル値に変換する位相周波数比較器・位相差ディジタル変換器と、
前記位相周波数比較器・位相差ディジタル変換器の出力から高周波雑音成分を除去するディジタルループフィルタと、
前記ディジタルループフィルタの出力に基づいて制御されるディジタル制御発振器と、
前記ディジタル制御発振器の出力を分周し、前記フィードバック信号を出力する分周器と、によりフィードバックループが構成されたＰＬＬ回路であって、
前記位相周波数比較器・位相差ディジタル変換器は、
前記基準信号と前記フィードバック信号との位相差を第１の精度で測定するカウンタと、
前記基準信号と前記フィードバック信号との位相差を前記第１の精度より微小な第２の精度で測定する遅延列と、を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、
前記分周器は、
前記ディジタル制御発振器の出力を分周してクロック信号を出力する第１分周器と、
前記第１分周器の出力を分周して前記フィードバック信号を出力する第２分周器と、を有し、
前記クロック信号が前記カウンタのクロックとして入力されていることを特徴とするＰＬＬ回路。
【請求項３】
請求項１記載のＰＬＬ回路において、
前記ディジタル制御発振器の出力を分周してクロック信号を出力する第３分周器をさらに有し、
前記クロック信号が前記カウンタのクロックとして入力されていることを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、
前記ディジタル制御発振器の出力が前記カウンタのクロックとして入力されていることを特徴とするＰＬＬ回路。
【請求項５】
請求項１記載のＰＬＬ回路において、
常に２系統以上のパスで位相差を測定し、前記遅延列の値から問題がないと判断できる位相差を採用し、前記カウンタと前記遅延列の位相差結合時のエラーを回避する機能を有することを特徴とするＰＬＬ回路。
【請求項６】
請求項２記載のＰＬＬ回路において、
前記位相周波数比較器・位相差ディジタル変換器は、
前記カウンタと前記遅延列の測定結果に基づいて位相差を求めるコントロールロジックと、
前記コントロールロジックの後段に設けられたオフセット回路と、をさらに有し、
ロック時の位相関係を調整し、前記第１分周器の分周比が一定となる期間で、位相比較動作が出来るようになっていることを特徴とするＰＬＬ回路。
【請求項７】
請求項１記載のＰＬＬ回路において、
前記カウンタの出力端と前記ディジタルループフィルタの入力端の間のいずれかの箇所にオフセット値が加算され、前記フィードバック信号の位相が制御され、ロック時に前記基準信号と前記フィードバック信号との位相差が０ではない値が入力されることを特徴とするＰＬＬ回路。
【請求項８】
請求項１記載のＰＬＬ回路において、
前記遅延列の出力端と前記ディジタルループフィルタの入力端の間のいずれかの箇所にオフセット値が加算され、前記フィードバック信号の位相が制御され、ロック時に前記基準信号と前記フィードバック信号との位相差が０ではない値が入力されることを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１３−１０２４５８（Ｐ２０１３−１０２４５８Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１２−２７５６６５（Ｐ２０１２−２７５６６５）
【出願日】平成２４年１２月１８日（２０１２．１２．１８）
【分割の表示】特願２００８−１５１６０３（Ｐ２００８−１５１６０３）の分割
【原出願日】平成２０年６月１０日（２００８．６．１０）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
２．ＷＣＤＭＡ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（５０３１５３９５３）エポック・マイクロエレクトロニクス・インコーポレーテッド (5)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２４年１２月１８日（２０１２．１２．１８）
【分割の表示】特願２００８−１５１６０３（Ｐ２００８−１５１６０３）の分割
【原出願日】平成２０年６月１０日（２００８．６．１０）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
２．ＷＣＤＭＡ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（５０３１５３９５３）エポック・マイクロエレクトロニクス・インコーポレーテッド (5)
【Ｆターム（参考）】
[ Back to top ]