ＰＬＬ回路
【課題】低消費電力のＰＬＬ回路を提供する。
【解決手段】位相比較回路１１は、基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号（ＵＰ信号とＤＮ信号）をチャージポンプ１２に供給し、バイアス回路１６は、チャージポンプ１２にバイアス電流を供給し、制御回路１７は、２種の位相差信号のうち一方または両方が活性化状態のときにバイアス回路１６の動作を行わせ、２種の位相差信号の両方が非活性化状態のときに、バイアス回路１６を停止させる。
【解決手段】位相比較回路１１は、基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号（ＵＰ信号とＤＮ信号）をチャージポンプ１２に供給し、バイアス回路１６は、チャージポンプ１２にバイアス電流を供給し、制御回路１７は、２種の位相差信号のうち一方または両方が活性化状態のときにバイアス回路１６の動作を行わせ、２種の位相差信号の両方が非活性化状態のときに、バイアス回路１６を停止させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase-locked loop）回路に関する。
【背景技術】
【０００２】
携帯機器の電池寿命を延ばすことなどを目的として、半導体集積回路の低消費電力化の要求が高まっている。ＰＬＬ回路は、周波数シンセサイザとして用いられ、大部分のＳＯＣ（System-On-a-Chip）製品に搭載されている。
【０００３】
ＰＬＬ回路は、チャージポンプなどに対しバイアス電流を供給するバイアス回路を含み、その消費電流を削減することが求められている。
消費電流削減のため、フィードバック信号と基準信号の同期を検出（ロック検出）するロック検出回路を設け、ロック検出後に、バイアス回路を、位相を比較するタイミングにおいてイネーブルさせ、それ以外はディスイネーブルさせるＰＬＬ回路が知られている。
【０００４】
なお、バイアス回路（基準電圧回路・基準電流回路）を間欠的に動作させる際に、起動を速める方法として、基準電圧を容量素子に保持させる技術が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００３−５２９２４６号
【特許文献２】特開２０１１−８６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のＰＬＬ回路では、製造条件のばらつきなどで、ロック検出回路がロック検出を正しく行えないと、不要なタイミングでバイアス回路をイネーブルさせてしまい、十分な低消費電力化が図れない場合があった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号をチャージポンプに供給する位相比較回路と、前記チャージポンプにバイアス電流を供給するバイアス回路と、前記２種の位相差信号のうち一方または両方が活性化状態のときに前記バイアス回路の動作を行わせ、前記２種の位相差信号の両方が非活性化状態のときに、前記バイアス回路を停止させる制御回路と、を備えたＰＬＬ回路が提供される。
【発明の効果】
【０００８】
開示のＰＬＬ回路によれば、チャージポンプが動作するタイミング以外でのバイアス電流の供給を抑制でき、効率的に消費電力の削減が可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態のＰＬＬ回路の一例を示す図である。
【図２】バイアス回路及び制御回路の一例を示す図である。
【図３】バイアス回路の他の例を示す図である。
【図４】第１の実施の形態のＰＬＬ回路の動作例を示すタイミングチャートである。
【図５】バイアス電流の立ち上がり期間を考慮したＰＬＬ回路の一部を示す図である。
【図６】図５の回路の動作例を示すタイミングチャートである。
【図７】チャージポンプ電流の立ち下がり時の遅延を考慮したＰＬＬ回路の一部を示す図である。
【図８】図７の回路の動作例を示すタイミングチャートである。
【図９】バイアス電流の立ち上がり期間と、チャージポンプ電流の立ち下がり時の遅延を考慮したＰＬＬ回路の一部を示す図である。
【図１０】図９の回路の動作例を示すタイミングチャートである。
【図１１】第２の実施の形態のＰＬＬ回路の一例を示す図である。
【図１２】バイアス回路の一例を示す図である。
【図１３】バイアス回路の他の例を示す図である。
【図１４】第３の実施の形態のＰＬＬ回路の一例を示す図である。
【図１５】第４の実施の形態のＰＬＬ回路の一例を示す図である。
【図１６】第４の実施の形態のＰＬＬ回路の動作の一例を示すタイミングチャートである。
【図１７】バイアス回路の他の例を示す図である。
【図１８】バイアス回路の他の例を示す図である。
【図１９】第５の実施の形態のＰＬＬ回路の一例を示す図である。
【図２０】ＰＬＬ回路の動作開始時の動作の一例を示すタイミングチャートである。
【図２１】ＰＬＬ回路の動作中に基準電圧に異常が生じた場合の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のＰＬＬ回路の一例を示す図である。
【００１１】
ＰＬＬ回路１０は、位相比較回路１１、チャージポンプ１２、フィルタ１３、電圧制御発振器１４、フィードバック分周器１５、バイアス回路１６、制御回路１７を有している。
【００１２】
位相比較回路１１は、入力端子ＩＮから入力される基準信号と、フィードバック分周器１５から出力されるフィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号（以下ＵＰ信号とＤＮ信号と呼ぶ）をチャージポンプ１２に供給する。位相比較回路１１は、基準信号の遷移がフィードバック信号の遷移よりも前に起こる場合には、ＵＰ信号を活性状態とし、基準信号の遷移がフィードバック信号の遷移よりも後に起こる場合には、ＤＮ信号を活性状態とする。
【００１３】
チャージポンプ１２は、ＵＰ信号とＤＮ信号に応じて、チャージポンプ電流を生成する。
フィルタ１３は、チャージポンプ電流をフィルタリングして、制御電圧を生成し電圧制御発振器１４に供給する。
【００１４】
電圧制御発振器１４は、制御電圧に応じて出力信号の発振周波数を調整し、調整した出力信号を出力端子ＯＵＴから出力するとともに、フィードバック分周器１５に供給する。
フィードバック分周器１５は、電圧制御発振器１４の出力信号の周波数を任意の整数比で分周する。なお、周波数の逓倍が不要な場合には、フィードバック分周器１５はなくてもよい。
【００１５】
バイアス回路１６は、チャージポンプ１２に対して、チャージポンプ電流を生成させるためのバイアス電流を供給する。
制御回路１７は、ＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態のときにバイアス回路１６の動作を行わせ、ＵＰ信号とＤＮ信号の両方が非活性化状態のときに、バイアス回路１６を停止させる。なお、以下に示す例では、信号レベルが“１”（またはＨ（High）レベル）の場合を活性化状態、“０”（またはＬ（Low）レベル）の場合を非活性化状態として説明するが、“０”の場合を活性化状態、“１”の場合を非活性化状態としてもよい。
【００１６】
図２は、バイアス回路及び制御回路の一例を示す図である。
バイアス回路１６は、電流源２０、スイッチ２１，２２、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｎＭＯＳと略す）２３，２４を有する。
【００１７】
ｎＭＯＳ２３のドレインはスイッチ２１を介して、チャージポンプ１２に接続されており、ソースは接地されている。また、ｎＭＯＳ２３のゲートはｎＭＯＳ２４のゲートに接続されている。ｎＭＯＳ２４のゲートはさらに、ｎＭＯＳ２４のドレインに接続されている。ｎＭＯＳ２４のドレインはスイッチ２２を介して電流源２０に接続されており、ソースは接地されている。スイッチ２１，２２は制御回路１７からの制御信号によりオンまたはオフする。
【００１８】
このようなバイアス回路１６は、カレントミラーの機能を有し、スイッチ２１，２２のオン時には、電流源２０で生成された電流が、バイアス電流としてチャージポンプ１２に供給される。
【００１９】
制御回路１７は、ＯＲ回路２５を有している。位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が“１”の場合に、“１”を出力し、ＵＰ信号とＤＮ信号の両方が“０”の場合に、“０”を出力する。すなわち、ＯＲ回路２５は、ＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態のときに“１”を出力し、ＵＰ信号とＤＮ信号の両方が非活性化状態のときに、“０”を出力する。
【００２０】
図２のバイアス回路１６及び制御回路１７の例では、スイッチ２１，２２は、たとえば、ｎＭＯＳであり、制御回路１７のＯＲ回路２５から“１”が供給された場合にオンし、“０”が供給された場合にオフする。
【００２１】
これにより、バイアス回路１６は、位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態の場合に、カレントミラーとして動作し、チャージポンプ１２にバイアス電流を供給する。そして、バイアス回路１６は、ＵＰ信号とＤＮ信号の両方が非活性化状態の場合には、動作を停止する。これにより、チャージポンプ１２へのバイアス電流の供給が遮断される。
【００２２】
なお、図２のバイアス回路１６では、ｎＭＯＳ２３，２４が用いられているが、これに限定されず、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）を用いるようにしてもよい。
【００２３】
図３は、バイアス回路の他の例を示す図である。
図３に示されるバイアス回路１６ａは、ｐＭＯＳ２６，２７、スイッチ２８，２９、電流源３０を有している。
【００２４】
ｐＭＯＳ２６のドレインはスイッチ２８を介して、チャージポンプ１２に接続されており、ソースは電源に接続されている。また、ｐＭＯＳ２６のゲートは、ｐＭＯＳ２７のゲートに接続されている。ｐＭＯＳ２７のゲートはさらにｐＭＯＳ２７のドレインに接続されている。ｐＭＯＳ２７のドレインはスイッチ２９を介して電流源３０に接続されており、ソースは電源と接続されている。スイッチ２８，２９は制御回路１７からの制御信号によりオンまたはオフする。
【００２５】
このようなバイアス回路１６ａも、図２のバイアス回路１６と同様に、カレントミラーの機能を有し、スイッチ２８，２９のオン時には、電流源３０で生成された電流が、バイアス電流としてチャージポンプ１２に供給される。
【００２６】
図３のバイアス回路１６ａ及び制御回路１７の例でも、スイッチ２８，２９は、たとえば、ｎＭＯＳであり、制御回路１７のＯＲ回路２５から“１”が供給された場合にオンし、“０”が供給された場合にオフする。
【００２７】
これにより、バイアス回路１６ａは、位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態の場合に、カレントミラーとして動作し、チャージポンプ１２にバイアス電流を供給する。そして、バイアス回路１６ａは、ＵＰ信号とＤＮ信号の両方が非活性化状態の場合には、動作を停止する。これにより、チャージポンプ１２へのバイアス電流の供給が遮断される。
【００２８】
以下、第１の実施の形態のＰＬＬ回路１０の動作の一例を、タイミングチャートを用いて説明する。
図４は、第１の実施の形態のＰＬＬ回路の動作例を示すタイミングチャートである。
【００２９】
図４では、上から、基準信号である入力クロック（ＣＫ）、フィードバック信号（ＦＢ）、ＵＰ信号（ＵＰ）、ＤＮ信号（ＤＮ）が示されている。また、制御回路１７から出力される制御信号（バイアスイネーブル）、チャージポンプ１２へ供給されるバイアス電流（Ｉｂｉａｓ）、チャージポンプ電流（Ｉｃｐ）が示されている。
【００３０】
ＣＫがＨレベルに立ち上がる時刻ｔ１では、ＦＢはＬレベルのままであり、時刻ｔ２になって、ＦＢは、Ｈレベルに立ち上がる。すなわち、ＦＢの位相は、基準信号であるＣＫの位相と比べて遅れている。
【００３１】
そのため、位相比較回路１１は、時刻ｔ１において、ＵＰをＨレベルに立ち上げ、活性化状態とする。これにより、バイアスイネーブルもＨレベルに立ち上がり、Ｉｂｉａｓが流れ、チャージポンプ１２は、Ｉｃｐを流し始める。
【００３２】
時刻ｔ２でＦＢがＨレベルに立ち上がると、位相比較回路１１は、時刻ｔ３まではＵＰとＤＮの両方とも活性化状態とする。これは、位相比較回路１１の「ＵＰ／ＤＮ信号のパルス幅 対 位相差」特性において、位相差が０付近に不感帯が生じるのを防ぐためであり、わずかな時間、ＵＰとＤＮが両方、活性化状態とするようにしている。時刻ｔ２と時刻ｔ３の間は、ＵＰとＤＮによって生じた電流が、チャージポンプ１２内部で相殺されるので、図４に示されているように、この時間のＩｃｐは０となっている。
【００３３】
次に、時刻ｔ４では、ＦＢが立ち上がり、その後、時刻ｔ５にてＣＫが立ち上がっている。すなわち、ＦＢの位相は、基準信号であるＣＫの位相と比べて進んでいる。
そのため、位相比較回路１１は、時刻ｔ４において、ＤＮをＨレベルに立ち上げ、活性化状態とする。これにより、バイアスイネーブルも立ち上がり、Ｉｂｉａｓが流れ、チャージポンプ１２は、負のＩｃｐを流し始める。
【００３４】
なお、時刻ｔ５から時刻ｔ６までは、上述と同様の理由で、ＵＰとＤＮが両方活性化状態となっており、このときＩｃｐは０となっている。
以上のように、ＵＰまたはＤＮが活性化状態になっているタイミングで、チャージポンプ１２が動作してＩｃｐが流れる。
【００３５】
本実施の形態のＰＬＬ回路１０では、ＵＰ信号またはＤＮ信号の一方または両方が活性化状態のときに、バイアス回路を動作させ、それ以外では停止させバイアス電流を遮断する。これにより、チャージポンプ１２が動作するタイミング以外でのバイアス電流の供給を抑制でき、効率的に消費電力の削減が可能となる。
【００３６】
ところで、制御回路１７からの制御信号によって、バイアス回路１６が動作を開始してからバイアス電流が立ち上がるまでに時間がかかる場合や、バイアス電流が立ち上がるときにノイズが発生すると、チャージポンプ１２の動作に影響を与える可能性がある。それを抑制するために、たとえば、以下のような回路をさらに設けるようにしてもよい。
【００３７】
図５は、バイアス電流の立ち上がり期間を考慮したＰＬＬ回路の一部を示す図である。図１と同様の要素については同一符号を付している。
図５に示されているように、位相比較回路１１とチャージポンプ１２の間に、遅延素子（バッファ）４１，４２を有する遅延回路４０が設けられている。たとえば、遅延素子４１は、位相比較回路１１が出力するＵＰ信号を遅延させてチャージポンプ１２に供給し、遅延素子４２は、位相比較回路１１が出力するＤＮ信号を遅延させてチャージポンプ１２に供給する。遅延回路４０の遅延量は、たとえば、バイアス電流の立ち上がり時に、バイアス電流が、一定の電流に安定するまでの時間、ＵＰ信号及びＤＮ信号を遅延させるように設定される。
【００３８】
制御回路１７ａのＯＲ回路２５ａは、遅延前後のＵＰ信号及びＤＮ信号を入力して、それらの信号の論理和を制御信号（バイアスイネーブル）として、バイアス回路１６に出力する。
【００３９】
図６は、図５の回路の動作例を示すタイミングチャートである。
図６では、上から、遅延前のＵＰ信号（ＵＰ１）、遅延後のＵＰ信号（ＵＰ２）、制御回路１７ａから出力される制御信号（バイアスイネーブル）、チャージポンプ１２へ供給されるバイアス電流（Ｉｂｉａｓ）、チャージポンプ電流（Ｉｃｐ）が示されている。なお、図６では、説明を簡単にするため、ＵＰ信号だけが活性化状態となる場合が示されている。
【００４０】
時刻ｔ１でＵＰ１が立ち上がると、制御回路１７ａは、バイアスイネーブルをＨレベルとし、バイアス回路１６の動作を開始させる。これにより、Ｉｂｉａｓが立ち上がり始める。このとき、ＵＰ２は、Ｌレベルのままであるので、チャージポンプ１２は、Ｉｃｐを流さない。
【００４１】
Ｉｂｉａｓが一定の電流値に立ち上がり、時刻ｔ２で、ＵＰ２がＨレベルに立ち上がると、チャージポンプ１２は、Ｉｃｐを流し始める。
時刻ｔ３において、ＵＰ１がＬレベルに立ち下がると、制御回路１７ａは、ＵＰ２がＨレベルのままであるので、Ｈレベルのバイアスイネーブルをバイアス回路１６に供給し続ける。
【００４２】
時刻ｔ４において、ＵＰ２がＬレベルに立ち下がると、制御回路１７ａは、バイアスイネーブルをＬレベルに立ち下げる。これにより、バイアス回路１６から出力されるＩｂｉａｓは０に下がっていく。また、チャージポンプ１２はＩｃｐを立ち下げる。
【００４３】
以上のように、図５に示したＰＬＬ回路では、遅延回路４０を設け、チャージポンプ１２に入力されるＵＰ信号及びＤＮ信号を遅らせ、制御回路１７ａは、チャージポンプ１２がチャージポンプ電流を流し始める前に、バイアス回路の動作を開始させている。
【００４４】
これにより、ＰＬＬ回路は、前述したような効率的に消費電力の削減が可能となるという効果のほかに、立ち上がり時の不安定なバイアス電流によるチャージポンプ１２の誤作動を抑制できる、という効果をさらに有する。
【００４５】
ところで、チャージポンプ１２内の遅延により、ＵＰ信号及びＤＮ信号が両方とも非活性化状態となっても、チャージポンプ電流が直ちに立ち下がらない場合がある。チャージポンプ電流の精度を保つため、バイアス電流は、チャージポンプ電流が流れている間は、チャージポンプ１２に供給されていることが望ましい。
【００４６】
図７は、チャージポンプ電流の立ち下がり時の遅延を考慮したＰＬＬ回路の一部を示す図である。図１と同様の要素については同一符号を付している。
制御回路１７ｂは、ＵＰ信号とＤＮ信号を遅延する遅延回路４３を有し、ＯＲ回路２５ｂは、遅延前後のＵＰ信号及びＤＮ信号を入力し、その論理和をバイアス回路１６に制御信号（バイアスイネーブル）として出力する。
【００４７】
遅延回路４３は、遅延素子（バッファ）４３ａ，４３ｂを有し、たとえば、遅延素子４３ａは、位相比較回路１１が出力するＵＰ信号を遅延させ、遅延素子４３ｂは、位相比較回路１１が出力するＤＮ信号を遅延させる。遅延回路４３の遅延量は、たとえば、ＵＰ信号及びＤＮ信号の遅延時間が、チャージポンプ１２の内部の遅延時間と同程度、もしくはそれ以上になるように設定される。
【００４８】
なお、図７の例では、遅延回路４３を制御回路１７ｂに含めているが、制御回路１７ｂとは別の回路ブロックとしてもよい。
図８は、図７の回路の動作例を示すタイミングチャートである。
【００４９】
図８では、上から、遅延前のＵＰ信号（ＵＰ１）、遅延後のＵＰ信号（ＵＰ２）、制御回路１７ｂから出力される制御信号（バイアスイネーブル）、チャージポンプ１２へ供給されるバイアス電流（Ｉｂｉａｓ）、チャージポンプ電流（Ｉｃｐ）が示されている。なお、図８では、説明を簡単にするため、ＵＰ信号だけが活性化状態となる場合が示されている。
【００５０】
時刻ｔ１でＵＰ１が立ち上がると、制御回路１７ｂは、バイアスイネーブルをＨレベルとし、バイアス回路１６の動作を開始させる。これにより、Ｉｂｉａｓが立ち上がり始める。ただし、チャージポンプ１２は、内部の遅延により、時刻ｔ２になるまでは、Ｉｃｐを流し始めない。図８の例の場合、時刻ｔ１から時刻ｔ２までの時間が、チャージポンプ１２の遅延時間となる。
【００５１】
時刻ｔ２になると、チャージポンプ１２は、Ｉｂｉａｓに基づいてＩｃｐを出力し始める。ＵＰ２は、時刻ｔ１から、遅延回路４３による遅延時間経過後の時刻ｔ３でＨレベルに立ち上がる。
【００５２】
時刻ｔ４において、ＵＰ１がＬレベルになっても、ＵＰ２がＨレベルのままであるので、制御回路１７ｂは、Ｈレベルのバイアスイネーブルをバイアス回路１６に供給し続ける。また、ＵＰ１がＬレベルに立ち下がっても、チャージポンプ１２は、内部の遅延により、時刻ｔ５になるまでは、Ｉｃｐの出力を続ける。図８の例の場合、時刻ｔ４から時刻ｔ５までの時間が、Ｉｃｐを立ち下げる際のチャージポンプ１２の遅延時間となる。
【００５３】
時刻ｔ６で、ＵＰ２がＬレベルに立ち下がると、バイアスイネーブルはＬレベルに立ち下がり、Ｉｂｉａｓは下がり始める。
以上のように図７に示すようなＰＬＬ回路によれば、前述したように効率的に消費電力の削減が可能となるとともに、遅延により、チャージポンプ電流が直ちに立ち下がらない場合でも、チャージポンプ１２に一定期間バイアス電流を供給し続けられる。これにより、チャージポンプ１２の誤動作を抑制できる。
【００５４】
なお、図５に示したＰＬＬ回路と、図７に示したＰＬＬ回路とを以下のように組み合わせることもできる。
図９は、バイアス電流の立ち上がり期間と、チャージポンプ電流の立ち下がり時の遅延を考慮したＰＬＬ回路の一部を示す図である。図５と図７に示したものと同様の要素については同一符号を付している。
【００５５】
図９に示されるＰＬＬ回路では、図５に示した遅延回路４０と、図７に示した制御回路１７ｂとが組み合わされている。遅延回路４０で遅延されたＵＰ信号とＤＮ信号が、制御回路１７ｂの遅延回路４３で、さらに遅延されてＯＲ回路２５ｂに入力されるような回路となっている。
【００５６】
図１０は、図９の回路の動作例を示すタイミングチャートである。
図１０では、上から、遅延前のＵＰ信号（ＵＰ１）、遅延回路４０で遅延後のＵＰ信号（ＵＰ２）、遅延回路４３で遅延後のＵＰ信号（ＵＰ３）が示されている。さらに、制御回路１７ｂから出力される制御信号（バイアスイネーブル）、チャージポンプ１２へ供給されるバイアス電流（Ｉｂｉａｓ）、チャージポンプ電流（Ｉｃｐ）が示されている。なお、図１０では、説明の簡略化のため、ＵＰ信号だけが活性化状態となる場合が示されている。
【００５７】
時刻ｔ１でＵＰ１が立ち上がると、制御回路１７ｂは、バイアスイネーブルをＨレベルとし、バイアス回路１６の動作を開始させる。これにより、Ｉｂｉａｓが立ち上がり始める。このとき、ＵＰ２は、Ｌレベルのままであるので、チャージポンプ１２は、Ｉｃｐを流さない。
【００５８】
Ｉｂｉａｓが一定の電流値に立ち上がり、時刻ｔ２で、ＵＰ２がＨレベルに立ち上がると、チャージポンプ１２は、チャージポンプ１２内による遅延時間経過後の時刻ｔ３にて、Ｉｃｐを流し始める。
【００５９】
ＵＰ３は、時刻ｔ２から遅延回路４３による遅延時間経過後の時刻ｔ４で、Ｈレベルに立ち上がる。
時刻ｔ５において、ＵＰ１がＬレベルに立ち下がると、制御回路１７ｂは、ＵＰ３がＨレベルのままであるので、Ｈレベルのバイアスイネーブルをバイアス回路１６に供給し続ける。
【００６０】
時刻ｔ６において、ＵＰ２がＬレベルに立ち下がると、チャージポンプ１２は、内部の遅延により、時刻ｔ７になるとＩｃｐを遮断し始める。
時刻ｔ８において、ＵＰ３がＬレベルに立ち下がると、制御回路１７ｂは、バイアスイネーブルをＬレベルに立ち下げる。これにより、バイアス回路１６から出力されるＩｂｉａｓは０に下がっていく。
【００６１】
図９に示したＰＬＬ回路によれば、前述したように効率的に消費電力の削減が可能になるとともに、立ち上がり時の不安定なバイアス電流や、遅延によりチャージポンプ電流が直ちに立ち下がらないことによるチャージポンプ１２の誤動作を抑制できる。
【００６２】
なお、図６、図８、図１０では、ＵＰ信号だけが活性化状態となる場合について説明したが、ＤＮ信号だけが活性化状態となる場合、またはＵＰ信号とＤＮ信号が両方活性化状態となる場合についても同様の動作が行われる。
【００６３】
（第２の実施の形態）
図１１は、第２の実施の形態のＰＬＬ回路の一例を示す図である。図１に示した第１の実施の形態のＰＬＬ回路１０と同様の要素については同一符号を付し、説明を省略する。
【００６４】
第２の実施の形態のＰＬＬ回路１０ａは、電圧制御発振器１４が、バイアス回路５０で生成されるバイアス電流を用いる回路ブロックである場合に対応したものである。
すなわち、ＰＬＬ回路１０ａは、図１に示したＰＬＬ回路１０と異なり、チャージポンプ１２のみならず、電圧制御発振器１４にもバイアス電流を供給するバイアス回路５０を有している。
【００６５】
バイアス回路５０は、基準電圧・バイアス電流生成部５１、スイッチ５２、容量素子５３、バイアス電流生成部５４を有している。
基準電圧・バイアス電流生成部５１は、バイアス電流を生成するための基準電圧を生成するとともに、チャージポンプ１２に供給するバイアス電流を生成する。
【００６６】
スイッチ５２は、制御回路１７からの制御信号によってオンオフが制御される。
容量素子５３は、基準電圧・バイアス電流生成部５１で生成された基準電圧を保持する。
【００６７】
バイアス電流生成部５４は、容量素子５３に保持される基準電圧に基づいて、バイアス電流を生成し、電圧制御発振器１４に供給する。
図１２は、バイアス回路の一例を示す図である。
【００６８】
バイアス回路５０において、基準電圧・バイアス電流生成部５１は、電流源６０、スイッチ６１，６２、ｎＭＯＳ６３，６４を有する。
ｎＭＯＳ６３のドレインはスイッチ６１を介して、チャージポンプ１２に接続されており、ソースは接地されている。また、ｎＭＯＳ６３のゲートはｎＭＯＳ６４のゲートに接続されている。ｎＭＯＳ６４のゲートはさらに、ｎＭＯＳ６４のドレインに接続されている。ｎＭＯＳ６４のドレインはスイッチ６２を介して電流源６０に接続されており、ソースは接地されている。スイッチ６１，６２は制御回路１７からの制御信号によりオンまたはオフする。
【００６９】
このような基準電圧・バイアス電流生成部５１は、カレントミラーの機能を有し、スイッチ６１，６２のオン時には、電流源６０で生成された電流が、バイアス電流としてチャージポンプ１２に供給される。
【００７０】
また、スイッチ５２の一方の端子は、ｎＭＯＳ６３，６４のゲートに接続されており、スイッチ５２のオン時には、ｎＭＯＳ６３，６４のゲート電圧が基準電圧として、容量素子５３に保持される。
【００７１】
バイアス電流生成部５４は、ｎＭＯＳ６５を有している。ｎＭＯＳ６５のゲートは、スイッチ５２の他方の端子及び容量素子５３の一方の端子に接続されている。ｎＭＯＳ６５のドレインは、電圧制御発振器１４に接続されており、ソースは接地されている。
【００７２】
バイアス電流生成部５４は、スイッチ５２がオン時には、基準電圧・バイアス電流生成部５１との間でカレントミラーとして機能し、チャージポンプ１２に供給されるバイアス電流と同じ電流を、電圧制御発振器１４に供給する。スイッチ５２がオフ時には、バイアス電流生成部５４は、容量素子５３に保持された基準電圧によりｎＭＯＳ６５はオン状態を保ち、電圧制御発振器１４にバイアス電流を供給し続ける。
【００７３】
図１２のバイアス回路５０の例では、スイッチ５２，６１，６２は、たとえば、ｎＭＯＳであり、制御回路１７のＯＲ回路２５から“１”が供給された場合にオンし、“０”が供給された場合にオフする。
【００７４】
これにより、バイアス回路５０は、位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態の場合に、カレントミラーとして動作し、チャージポンプ１２及び電圧制御発振器１４にバイアス電流を供給する。そして、バイアス回路５０は、ＵＰ信号とＤＮ信号の両方が非活性化状態の場合には、チャージポンプ１２へのバイアス電流の供給を停止する。しかし、バイアス回路５０は、電圧制御発振器１４に対しては、バイアス電流の供給を引き続き行うことができる。
【００７５】
上記のようなバイアス回路５０の代わりに、以下に示すようなｐＭＯＳを用いたバイアス回路を適用してもよい。
図１３は、バイアス回路の他の例を示す図である。
【００７６】
図１３に示されるバイアス回路５０ａにおいて、基準電圧・バイアス電流生成部５１ａは、ｐＭＯＳ７０，７１、スイッチ７２，７３、電流源７４を有している。
ｐＭＯＳ７０のドレインはスイッチ７２を介して、チャージポンプ１２に接続されており、ソースは電源に接続されている。また、ｐＭＯＳ７０のゲートは、ｐＭＯＳ７１のゲートに接続されている。ｐＭＯＳ７１のゲートはさらにｐＭＯＳ７１のドレインに接続されている。ｐＭＯＳ７１のドレインはスイッチ７３を介して電流源７４に接続されており、ソースは電源と接続されている。スイッチ７２，７３は制御回路１７からの制御信号によりオンまたはオフする。
【００７７】
このような基準電圧・バイアス電流生成部５１ａは、カレントミラーの機能を有し、スイッチ７２，７３のオン時には、電流源７４で生成された電流が、バイアス電流としてチャージポンプ１２に供給される。
【００７８】
また、スイッチ５２の一方の端子は、ｐＭＯＳ７０，７１のゲートに接続されており、スイッチ５２のオン時には、ｐＭＯＳ７０，７１のゲート電圧が基準電圧として、容量素子５３に保持される。なお、容量素子５３は、一方の端子をスイッチ５２とバイアス電流生成部５４ａ間のノードに接続し、他方の端子を電源に接続している。
【００７９】
バイアス電流生成部５４ａは、ｐＭＯＳ７５を有している。ｐＭＯＳ７５のゲートは、スイッチ５２の他方の端子及び容量素子５３の一方の端子に接続されている。ｐＭＯＳ７５のドレインは、電圧制御発振器１４に接続されており、ソースは電源に接続されている。
【００８０】
バイアス電流生成部５４ａは、スイッチ５２がオン時には、基準電圧・バイアス電流生成部５１ａとの間でカレントミラーとして機能し、チャージポンプ１２に供給されるバイアス電流と同じ電流を、電圧制御発振器１４に供給する。スイッチ５２がオフ時には、バイアス電流生成部５４ａは、容量素子５３に保持された基準電圧によりｐＭＯＳ７５はオン状態を保ち、電圧制御発振器１４にバイアス電流を供給し続ける。
【００８１】
図１３のバイアス回路５０ａの例でも、スイッチ５２，７２，７３は、たとえば、ｎＭＯＳであり、制御回路１７のＯＲ回路２５から“１”が供給された場合にオンし、“０”が供給された場合にオフする。
【００８２】
これにより、バイアス回路５０ａは、位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態の場合に、カレントミラーとして動作し、チャージポンプ１２及び電圧制御発振器１４にバイアス電流を供給する。そして、バイアス回路５０ａは、ＵＰ信号とＤＮ信号の両方が非活性化状態の場合には、チャージポンプ１２へのバイアス電流の供給を停止する。しかし、バイアス回路５０ａは、電圧制御発振器１４に対しては、バイアス電流の供給を引き続き行うことができる。
【００８３】
なお、図１２、図１３のバイアス回路５０，５０ａにおいて、容量素子５３で保持された基準電圧は、スイッチ５２がオフの場合には、リークによって変動する。しかし、前述したように、位相比較回路１１は、入力される基準信号（入力クロック）とフィードバック信号の位相差が０であっても、わずかな期間、ＵＰ信号とＤＮ信号を両方、活性化状態とするので、入力クロックの周期で、スイッチ５２はオンする。これにより、容量素子５３で保持される基準電圧は、入力クロックの周期で補正される。
【００８４】
ただし、容量素子５３で保持される基準電圧の変動が、ＵＰ信号またはＤＮ信号のパルス幅の時間で補正できるように設計をすることが望ましい。
基準電圧の変動をΔＶとすると、スイッチ５２を閉じることで、ｎＭＯＳ６４のゲート電位も、ΔＶ変化する（説明を簡単にするため、ｎＭＯＳ６３〜６５のゲート容量と、スイッチ５２のＯＮ抵抗は無視する）。このとき、ｎＭＯＳ６４のトランスコンダクタンスをｇｍとすると、ｎＭＯＳ６４のドレイン電流はｇｍΔＶ減少する。ｎＭＯＳ６４のドレイン電流が減少する代わりに、容量素子５３には、ｇｍΔＶの大きさの電流が流入する。以上の原理から、容量素子５３を充電する際の時定数Ｃ／ｇｍが、ＵＰ信号またはＤＮ信号の最小のパルス幅の時間より充分小さく（たとえば、１／３以下）になるように、容量値Ｃを決定することが望ましい。
【００８５】
なお、外乱などの要因で、あるタイミングにおけるＵＰ信号またはＤＮ信号のパルス幅の時間では補正できないほど、基準電圧が変動したとする。その場合、基準電圧の変動によって出力クロックが変動し、入力クロックとフィードバック信号の位相差が広がることで、ＵＰ信号またはＤＮ信号のパルス差が広くなり、容量素子５３で保持される基準電圧は補正される。つまり、基準電圧が外乱などの影響で変動したとしても、ＰＬＬ回路１０ａのフィードバックの効果によって、基準電圧は補正される。
【００８６】
以上のような第２の実施の形態のＰＬＬ回路１０ａによれば、第１の実施の形態のＰＬＬ回路１０と同様に効率的に消費電力の削減が行えるとともに、バイアス電流を常に用いる回路ブロックには、バイアス電流を供給し続けることができる。
【００８７】
なお、バイアス電流を常に用いる回路ブロックとして、上記の例では、電圧制御発振器１４を挙げたがこれに限定されない。回路構成によって、バイアス電流を常時使用する回路ブロックがＰＬＬ回路内にある場合には、その回路ブロックに対して本実施のバイアス回路から、容量素子に保持された基準電圧に基づくバイアス電流を供給すればよい。
【００８８】
なお、第２の実施の形態のＰＬＬ回路１０ａに対して、図５〜図１０に示したように、遅延回路４０，４３を設けて、各信号の立ち上がりや立ち下がりタイミングを調整するようにしてもよい。
【００８９】
（第３の実施の形態）
図１４は、第３の実施の形態のＰＬＬ回路の一例を示す図である。図１１に示した第２の実施の形態のＰＬＬ回路１０ａと同様の要素については同一符号を付し、説明を省略する。
【００９０】
第３の実施の形態のＰＬＬ回路１０ｂでは、バイアス回路８０が、第２の実施の形態のＰＬＬ回路１０ａと異なっている。
バイアス回路８０は、基準電圧生成部８１、スイッチ８２、容量素子８３、バイアス電流生成部８４を有している。
【００９１】
基準電圧生成部８１は、たとえば、図１２に示したような電流源６０やスイッチ６２などを有しており、ＵＰ信号とＤＮ信号の一方または両方が活性化状態の際に、バイアス電流を生成するための基準電圧を出力する。
【００９２】
スイッチ８２は、制御回路１７からの制御信号によってオンオフが制御される。ＵＰ信号とＤＮ信号の一方または両方が活性化状態の際には、スイッチ８２はオンし、ＵＰ信号とＤＮ信号の両方が非活性化状態の際には、スイッチ８２はオフする。
【００９３】
容量素子８３は、基準電圧生成部８１で生成された基準電圧を保持する。
バイアス電流生成部８４は、容量素子８３に保持される基準電圧に基づいて、バイアス電流を生成し、チャージポンプ１２と電圧制御発振器１４に供給する。また、バイアス電流生成部８４は、チャージポンプ１２に対して、バイアス電流を供給するか否かを切り替えるスイッチを有している。そのスイッチは、制御回路１７からの制御信号によってオンオフが制御される。ＵＰ信号とＤＮ信号の一方または両方が活性化状態の際には、そのスイッチはオンしてチャージポンプ１２にバイアス電流を供給する。ＵＰ信号とＤＮ信号の両方が非活性化状態の際には、そのスイッチはオフして、チャージポンプ１２へのバイアス電流の供給を遮断する。
【００９４】
このようなＰＬＬ回路１０ｂでも、第２の実施の形態のＰＬＬ回路１０ａと同様の効果が得られる。
なお、第３の実施の形態のＰＬＬ回路１０ｂに対して、図５〜図１０に示したように、遅延回路４０，４３を設けて、各信号の立ち上がりや立ち下がりタイミングを調整するようにしてもよい。
【００９５】
さらに、チャージポンプ１２に高精度のバイアス電流を供給し、かつ、電圧制御発振器１４にもノイズの少ないバイアス電流を供給するために、以下のようなＰＬＬ回路を適用することもできる。
【００９６】
（第４の実施の形態）
図１５は、第４の実施の形態のＰＬＬ回路の一例を示す図である。
図１５では、ＰＬＬ回路１０ｃの一部を示している。図示を省略した部分は、前述のＰＬＬ回路１０，１０ａ，１０ｂと同様である。なお、ＰＬＬ回路１０，１０ａ，１０ｂと同様の要素については同一符号を付し、説明を省略する。
【００９７】
第４の実施の形態のＰＬＬ回路１０ｃは、位相比較回路１１とチャージポンプ１２の間に設けられた遅延回路９０を有している。
遅延回路９０は、位相比較回路１１から出力されるＵＰ信号を遅延させる遅延素子９１，９２，９３と、ＤＮ信号を遅延させる遅延素子９４，９５，９６を有している。
【００９８】
制御回路１００は、ＯＲ回路１０１，１０２，１０３と遅延回路１１０を有している。遅延回路１１０は、遅延素子９３で遅延されたＵＰ信号をさらに遅延させてＯＲ回路１０３に入力する遅延素子１１１と、遅延素子９６で遅延されたＤＮ信号をさらに遅延させてＯＲ回路１０３に入力する遅延素子１１２を有している。
【００９９】
なお、図１５の例では、遅延回路１１０を制御回路１００に含めているが、制御回路１００とは別の回路ブロックとしてもよい。
ＯＲ回路１０１は、遅延回路９０による遅延前のＵＰ信号とＤＮ信号と、ＯＲ回路１０２の出力信号を入力し、これらの信号の論理和を出力する。ＯＲ回路１０２は、遅延素子９１，９４で遅延されたＵＰ信号とＤＮ信号と、ＯＲ回路１０３の出力信号を入力し、これらの信号の論理和を出力する。ＯＲ回路１０３は、遅延素子９２，９５で遅延されたＵＰ信号とＤＮ信号と、遅延素子１１１，１１２で遅延されたＵＰ信号とＤＮ信号とを入力し、これらの信号の論理和を出力する。
【０１００】
バイアス回路１２０は、第２及び第３の実施の形態のＰＬＬ回路１０ａ，１０ｂのバイアス回路５０，８０と同様に、チャージポンプ１２と電圧制御発振器１４にバイアス電流を供給する機能を有しているが、以下のような各要素を有する。
【０１０１】
すなわち、バイアス回路１２０は、電流源１２１、スイッチ１２２，１２３，１２４，１２５、ｎＭＯＳ１２６，１２７，１２８、容量素子１２９，１３０を有する。
スイッチ１２２，１２３は、制御回路１００から出力される制御信号のうち、ＯＲ回路１０１の出力信号によりオンオフ制御される。スイッチ１２４は、制御回路１００から出力される制御信号のうち、ＯＲ回路１０２の出力信号によりオンオフ制御される。また、スイッチ１２５は、制御回路１００から出力される制御信号のうち、ＯＲ回路１０３の出力信号によりオンオフ制御される。スイッチ１２２〜１２５は、たとえば、ｎＭＯＳであり、そのゲートにＯＲ回路１０１〜１０３から“１”が入力されるとオン状態となり、“０”が入力されるとオフ状態となる。
【０１０２】
スイッチ１２２は、電流源１２１とｎＭＯＳ１２６のドレインとの間に設けられている。スイッチ１２３は、ｎＭＯＳ１２７のドレインとチャージポンプ１２との間に設けられている。スイッチ１２４は、ｎＭＯＳ１２６のドレイン−ゲート間に接続されている。スイッチ１２５は、ｎＭＯＳ１２６とｎＭＯＳ１２７のゲートの間に接続されている。
【０１０３】
また、ｎＭＯＳ１２７のゲートはｎＭＯＳ１２８のゲートに接続されており、ｎＭＯＳ１２８のドレインは、電圧制御発振器１４に接続されている。ｎＭＯＳ１２６〜１２８のソースは接地されている。
【０１０４】
また、容量素子１２９の一方の端子は、ｎＭＯＳ１２６のゲートとスイッチ１２５間に接続されている。容量素子１３０の一方の端子は、ｎＭＯＳ１２７のゲートとスイッチ１２５間に接続されている。容量素子１２９，１３０の他方の端子は接地されている。
【０１０５】
このようなバイアス回路１２０では、電流源１２１を含む基準電圧を発生する回路部と、容量素子１２９がスイッチ１２４を介して接続されており、スイッチ１２２がオン状態のとき、スイッチ１２４がオン状態となると、容量素子１２９が充電され、基準電圧が保持される。その後、スイッチ１２５がオン状態となると、容量素子１３０が充電されることになる。
【０１０６】
図１６は、第４の実施の形態のＰＬＬ回路の動作の一例を示すタイミングチャートである。
遅延前のＵＰ信号（ＵＰ１）、遅延素子９１で遅延後のＵＰ信号（ＵＰ２）、遅延素子９２でさらに遅延されたＵＰ信号（ＵＰ３）、遅延素子９３でさらに遅延されたＵＰ信号（ＵＰ４）、遅延素子１１１でさらに遅延されたＵＰ信号（ＵＰ５）が示されている。また、ＯＲ回路１０１の出力信号（バイアスイネーブル１）、ＯＲ回路１０２の出力信号（バイアスイネーブル２）、ＯＲ回路１０３の出力信号（バイアスイネーブル３）が示されている。また、ｎＭＯＳ１２６のドレイン電圧（Ｖ１）、ｎＭＯＳ１２６のソース電流（Ｉ１）、ｎＭＯＳ１２６のゲート電圧（Ｖ２）、ｎＭＯＳ１２７のゲート電圧（Ｖ３）が示されている。さらに、電圧制御発振器１４に供給されるバイアス電流（Ｉｂｉａｓ１）、チャージポンプ１２に供給されるバイアス電流（Ｉｂｉａｓ２）、チャージポンプ電流（Ｉｃｐ）が示されている。
【０１０７】
なお、図１６では、説明の簡略化のため、ＵＰ信号だけが活性化状態となる場合が示されている。
時刻ｔ０では、ＵＰ１〜ＵＰ５、バイアスイネーブル１〜３はＬレベルであるものとする。また、Ｖ２，Ｖ３は、容量素子１２９，１３０に保持されている電圧による０以上の一定値（Ｈレベル）を示しているものとする。
【０１０８】
これにより、スイッチ１２２〜１２５は全てオフ状態で、ｎＭＯＳ１２６はオン状態であるため、Ｖ１もＬレベル、Ｉ１、Ｉｂｉａｓ２、Ｉｃｐも０となっている。また、Ｖ３がＨレベルであることにより、ｎＭＯＳ１２８がオンしており、Ｉｂｉａｓ１が電圧制御発振器１４に供給されている。
【０１０９】
時刻ｔ１でＵＰ１が立ち上がると、ＯＲ回路１０１による遅延後の時刻ｔ２においてバイアスイネーブル１がＨレベルに立ち上がる。これにより、スイッチ１２２がオンし、Ｖ１、Ｉ１が立ち上がり始め、その後、一定値となる。また、スイッチ１２３もオンし、容量素子１３０に保持されている基準電圧によってＩｂｉａｓ２も立ち上がる。基準電圧を保持する容量素子１３０を設けていることによって、Ｉｂｉａｓ２は素早く立ち上がる。
【０１１０】
時刻ｔ３でＵＰ２が立ち上がると、ＯＲ回路１０２による遅延後の時刻ｔ４においてバイアスイネーブル２がＨレベルに立ち上がる。これにより、スイッチ１２４がオンし、電流源１２１の電流により容量素子１２９に保持されている電荷のリーク分が補填され、Ｖ２が補正される。
【０１１１】
時刻ｔ５でＵＰ３が立ち上がると、ＯＲ回路１０３による遅延後の時刻ｔ６においてバイアスイネーブル３がＨレベルに立ち上がる。これにより、スイッチ１２５がオンし、電流源１２１の電流により容量素子１３０に保持されている電荷のリーク分が補填され、Ｖ３が補正される。これにより、電圧制御発振器１４に供給されるバイアス電流であるＩｂｉａｓ１、チャージポンプ１２に供給されるバイアス電流であるＩｂｉａｓ２も補正される。
【０１１２】
このとき、容量素子１２９に基準電圧が保持されているため、電圧の変動を抑えることができる。
時刻ｔ７でＵＰ４が立ち上がると、チャージポンプ１２は、Ｉｃｐを流し始める。その後、時刻ｔ８でＵＰ５が立ち上がるが、バイアスイネーブル３は、Ｈレベルのままである。
【０１１３】
その後、ＵＰ１〜ＵＰ３が順にＬレベルに立ち下がり、時刻ｔ９でＵＰ４がＬレベルに立ち下がると、Ｉｃｐは立ち下がるが、ＵＰ５はＨレベルのままであるので、ＯＲ回路１０３の出力信号であるバイアスイネーブル３はＨレベルのままとなる。これにより、ＯＲ回路１０３の出力信号を入力するＯＲ回路１０２の出力信号であるバイアスイネーブル２もＨレベルを維持し、ＯＲ回路１０２の出力信号を入力するＯＲ回路１０１の出力信号であるバイアスイネーブル１もＨレベルを維持する。そのため、スイッチ１２２〜１２５もオン状態のままであり、チャージポンプ１２及び電圧制御発振器１４に対して、バイアス電流（Ｉｂｉａｓ２，Ｉｂｉａｓ１）が供給され続ける。
【０１１４】
時刻ｔ１０でＵＰ５が立ち下がると、ＯＲ回路１０３による遅延後の時刻ｔ１１においてバイアスイネーブル３がＬレベルに立ち下がり、これを受けてバイアスイネーブル２、バイアスイネーブル１が順にＬレベルに立ち下がる。これにより、スイッチ１２５、スイッチ１２４が順にオフ状態となり、最後にスイッチ１２２，１２３がオフ状態となる。
【０１１５】
このような順序でスイッチ１２２〜１２５をオフ状態にしていくことで、容量素子１３０に保持される基準電圧が大きく変動することを抑えられる。
時刻ｔ１２でバイアスイネーブル１がＬレベルに立ち下がると、スイッチ１２３はオフ状態となるので、Ｉｂｉａｓ２は立ち下がる。Ｉｂｉａｓ１は、容量素子１３０に保持される電圧によって、電圧制御発振器１４に供給され続ける。
【０１１６】
以上のように、遅延回路９０を設け、チャージポンプ１２に入力されるＵＰ信号及びＤＮ信号を遅らせ、制御回路１００は、チャージポンプ１２がチャージポンプ電流を流し始める前に、バイアス回路の動作を開始させている。
【０１１７】
これにより、ＰＬＬ回路１０ｃは、効率的に消費電力の削減が可能となるという効果のほかに、立ち上がり時の不安定なバイアス電流によるチャージポンプ１２の誤作動を抑制できる、という効果をさらに有する。
【０１１８】
また、遅延回路１１０により、チャージポンプ電流が直ちに立ち下がらない場合でも、チャージポンプ１２にバイアスを供給し続けられる。これにより、チャージポンプ１２の誤動作を抑制できる。
【０１１９】
このように、遅延回路９０，１１０を設けることで、チャージポンプ１２がチャージポンプ電流を流している期間中、安定なバイアス電流をチャージポンプ１２に供給できる。
また、ＰＬＬ回路１０ｃは、バイアス回路１２０にスイッチ１２２〜１２５と容量素子１２９，１３０を設け、バイアスイネーブル１〜３による制御によって、容量素子１２９，１３０のリーク分を補填する。これにより、バイアス電流の変動を抑えられ、精度のよいバイアス電流を、チャージポンプ１２及び電圧制御発振器１４に供給できる。
【０１２０】
図１６では、ＵＰ信号だけが活性化状態となる場合について説明したが、ＤＮ信号だけが活性化状態となる場合、またはＵＰ信号とＤＮ信号が両方活性化状態となる場合についても同様の動作が行われる。
【０１２１】
なお、バイアス回路１２０は、図１５のような回路に限定されず、以下のような回路としてもよい。
図１７は、バイアス回路の他の例を示す図である。
【０１２２】
バイアス回路１２０ａは、図１５に示したバイアス回路１２０のｎＭＯＳ１２６〜１２８の代わりにｐＭＯＳを用いている。すなわち、バイアス回路１２０ａは、電流源１３１、スイッチ１３２，１３３，１３４，１３５、ｐＭＯＳ１３６，１３７，１３８、容量素子１３９，１４０を有する。
【０１２３】
スイッチ１３２，１３３は、ＯＲ回路１０１の出力信号によりオンオフ制御される。スイッチ１３４は、ＯＲ回路１０２の出力信号によりオンオフ制御される。また、スイッチ１３５は、ＯＲ回路１０３の出力信号によりオンオフ制御される。スイッチ１３２〜１３５は、たとえば、ｎＭＯＳであり、そのゲートにＯＲ回路１０１〜１０３から“１”が入力されるとオン状態となり、“０”が入力されるとオフ状態となる。
【０１２４】
スイッチ１３２は、電流源１３１とｐＭＯＳ１３６のドレインとの間に設けられている。スイッチ１３３は、ｐＭＯＳ１３７のドレインとチャージポンプ１２との間に設けられている。スイッチ１３４は、ｐＭＯＳ１３６のドレイン−ゲート間に接続されている。スイッチ１３５は、ｐＭＯＳ１３６とｐＭＯＳ１３７のゲートの間に接続されている。
【０１２５】
また、ｐＭＯＳ１３７のゲートはｐＭＯＳ１３８のゲートに接続されており、ｐＭＯＳ１３８のドレインは、電圧制御発振器１４に接続されている。ｐＭＯＳ１３６〜１３８のソースは電源に接続されている。
【０１２６】
また、容量素子１３９の一方の端子は、ｐＭＯＳ１３６のゲートとスイッチ１３５間に接続されている。容量素子１４０の一方の端子は、ｐＭＯＳ１３７のゲートとスイッチ１３５間に接続されている。容量素子１３９，１４０の他方の端子は電源に接続されている。
【０１２７】
このようなバイアス回路１２０ａを用いても同様な効果が得られる。また、基準電圧を発生させる回路部として、電流源の代わりに、抵抗を用いても、同様な効果が得られる。
図１８は、バイアス回路の他の例を示す図である。図１５に示したバイアス回路１２０と同様の要素については、同一符号を付している。
【０１２８】
バイアス回路１２０ｂは、図１５に示したバイアス回路１２０の電流源１２１の代わりに、電源に接続された抵抗１４１を有しており、この抵抗により基準電圧を生成している。
【０１２９】
なお、図１７に示したようなバイアス回路１２０ａにおいても同様に、電流源１３１の代わりに抵抗を用いてもよい。
以上のような第４の実施の形態のＰＬＬ回路１０ｃでは、バイアス回路１２０の消費電流（たとえば、数十〜数百μＡ）に比べて、制御回路１００の消費電流は小さい（たとえば、数μＡ）。そのため、図１５に示すようなＯＲ回路１０１〜１０３を設けたとしても、ＵＰ信号とＤＮ信号が非活性化状態の際に、バイアス回路１２０のチャージポンプ１２へのバイアス電流を遮断するように制御することによる節電効果は高い。
【０１３０】
また、ＯＲ回路１０１〜１０３の面積は、ＰＬＬ回路１０ｃ全体の１％程度にできるため、面積の増加は少ない。また、図１８に示したような抵抗１４１を用いるようなバイアス回路１２０ｂを適用した場合でも、抵抗値を増やす（抵抗の面積も増える）ことなく、消費電流を削減できる。
【０１３１】
本実施の形態のような制御回路１００を用いないＰＬＬ回路（電圧制御発振器はバイアス電流を必要としない回路構成とする）の通常動作状態で、たとえば、ＰＬＬ回路全体の消費電流が１５０μＡ、バイアス回路の消費電流が８０μＡだったとする。バイアス抵抗を大きくすることで電流を削減することもできるが、バイアス電流に反比例して抵抗の面積が増えてしまう。これに対し、制御回路１００を適用し、チャージポンプ１２へバイアス電流を流す時間を、流さない時間に対して１％とし、制御回路１００の消費電流を４μＡとする。すると、バイアス抵抗の面積増加なしに、ＰＬＬ回路全体の消費電流を、制御回路１００を用いないＰＬＬ回路よりも、半分の７５μＡ程度まで削減できる。
【０１３２】
（第５の実施の形態）
図１９は、第５の実施の形態のＰＬＬ回路の一例を示す図である。図１１に示したＰＬＬ回路１０ａと同様の要素については、同一符号を付している。
【０１３３】
第５の実施の形態のＰＬＬ回路１０ｄは、容量素子５３に保持される基準電圧を監視する電圧監視回路１５０を有している。
電圧監視回路１５０は、たとえば、コンパレータを有している。電圧監視回路１５０は、容量素子５３に保持される基準電圧の変動量がある閾値を超えた場合に、基準電圧に異常が発生している旨を示す信号（以下異常検知信号と呼ぶ）を、制御回路１６０に通知する。たとえば、電圧監視回路１５０は、ある閾値電圧と容量素子５３の電圧とを比較し、容量素子５３の電圧が閾値電圧以下の場合、異常検知信号を制御回路１６０に通知する。
【０１３４】
制御回路１６０は、図１１に示したＰＬＬ回路１０ａの、制御回路１７と同様の機能を有している。制御回路１６０は、さらに、異常検知信号を受けると、所定期間バイアスイネーブルを活性化状態にして、バイアス回路５０を動作させ、容量素子５３を充電させる機能を有する。
【０１３５】
バイアスイネーブルを活性化状態に保持しておく期間としては、たとえば、電圧監視回路１５０が異常検知信号を出力している間、もしくは、電圧監視回路１５０が異常検知信号を出力している間と、異常検知信号を出力し終えた後の所定期間とする。たとえば、制御回路１６０は、カウンタを有し、異常検知信号が通知されると、基準信号である入力クロックが所定数入力されるまで、バイアスイネーブルを活性化状態にしておく。
【０１３６】
以下では、電圧監視回路１５０が異常検知信号を出力し終えた後に、制御回路１６０が入力クロックの立ち上がりを２回カウントするまで、バイアスイネーブルを活性化状態とする場合を例にして、第５の実施の形態のＰＬＬ回路１０ｄの動作を説明する。
【０１３７】
図２０は、ＰＬＬ回路の動作開始時の動作の一例を示すタイミングチャートである。
図２０では、上から、基準信号である入力クロック（ＣＫ）、フィードバック信号（ＦＢ）、ＵＰ信号（ＵＰ）、ＤＮ信号（ＤＮ）が示されている。また、電圧監視回路１５０から出力される異常検知信号（ＯＶＦ）、制御回路１６０から出力される制御信号（バイアスイネーブル）、容量素子５３に保持される基準電圧、チャージポンプ電流（Ｉｃｐ）が示されている。
【０１３８】
ＰＬＬ回路１０ｄの動作開示時刻である時刻ｔ０では、容量素子５３に保持されている基準電圧は低く、所定の閾値電圧Ｖｔｈ以下となっているので、ＯＶＦは活性化状態（Ｈレベル）となる。これにより、バイアスイネーブルもＨレベルとなり、バイアス回路５０におけるスイッチ５２はオンし、容量素子５３が充電される。
【０１３９】
時刻ｔ１で、容量素子５３に保持される基準電圧が閾値電圧Ｖｔｈを超えると、電圧監視回路１５０は、ＯＶＦを非活性化状態（Ｌレベル）に立ち下げる。しかし、制御回路１６０は、ＯＶＦがＬレベルに立ち下がってから、入力クロックの２つの目の立ち上がりを検出する時刻ｔ２まで、バイアスイネーブルをＨレベルに保持しておく。
【０１４０】
ただ、図２０の例では、時刻ｔ２において、ＵＰがＨレベルに立ち上がるため、ＵＰとＤＮが両方Ｌレベルに立ち下がる時刻ｔ３まで、バイアスイネーブルはＨレベルのままとなる。
【０１４１】
時刻ｔ３以降では、基準電圧がＶｔｈを上回っている間、ＵＰまたはＤＮの一方または両方がＨレベルのときには、チャージポンプ１２にバイアス電流を供給し、ＵＰとＤＮの両方がＬレベルのときには、バイアス電流の供給を遮断する、前述の動作が行われる。
【０１４２】
このように、ＰＬＬ回路１０ｄの動作開始時に、一定期間、バイアスイネーブルを活性化状態に保持して、容量素子５３を充電することで、基準電圧が一定のレベルになる時間を早められ、ＰＬＬ回路１０ｄの動作に不具合が生じることを抑制できる。
【０１４３】
図２１は、ＰＬＬ回路の動作中に基準電圧に異常が生じた場合の動作例を示すタイミングチャートである。
図２１では、上から、基準信号である入力クロック（ＣＫ）、フィードバック信号（ＦＢ）、ＵＰ信号（ＵＰ）、ＤＮ信号（ＤＮ）が示されている。また、容量素子５３に保持される基準電圧、電圧監視回路１５０から出力される異常検知信号（ＯＶＦ）、制御回路１６０から出力される制御信号（バイアスイネーブル）、チャージポンプ電流（Ｉｃｐ）が示されている。
【０１４４】
時刻ｔ１において、外乱などにより、容量素子５３に保持されている基準電圧が閾値電圧Ｖｔｈ以下となると、ＯＶＦがＨレベルに立ち上がり、バイアスイネーブルもＨレベルに立ち上がる。これにより、スイッチ５２がオン状態となり、容量素子５３が充電される。時刻ｔ２において、基準電圧が閾値電圧Ｖｔｈを超えると、ＯＶＦはＬレベルに立ち下がるが、制御回路１７は、入力クロックの２つの目の立ち上がりを検出する時刻ｔ３まで、バイアスイネーブルをＨレベルに保持しておく。ただ、図２１の例では、時刻ｔ３において、ＵＰ及びＤＮがＨレベルに立ち上がるため、ＵＰとＤＮが両方Ｌレベルに立ち下がる時刻ｔ４まで、バイアスイネーブルはＨレベルのままとなる。
【０１４５】
このように、外乱など、何らかの要因で、基準電圧が大きく変動した場合、一定期間、バイアスイネーブルを活性化状態に保持して、容量素子５３を充電することで、基準電圧が一定のレベルになる時間を早められる。これにより、ＰＬＬ回路１０ｄの動作に不具合が生じることを抑制できる。
【０１４６】
なお、以上説明した図１９のＰＬＬ回路１０ｄの例では、第２の実施の形態のＰＬＬ回路１０ａに電圧監視回路１５０を適用しているが、図１４に示した第３の実施の形態のＰＬＬ回路１０ｂ、図１５に示した第４の実施の形態のＰＬＬ回路１０ｃにも適用できる。
【０１４７】
図１４に示したＰＬＬ回路１０ｂに適用する場合には、電圧監視回路１５０は、容量素子８３の電圧を監視するようにすればよい。
図１５に示したＰＬＬ回路１０ｃに適用する場合には、電圧監視回路１５０は、たとえば、容量素子１３０の電圧を監視するようにすればよい。
【０１４８】
以上、実施の形態に基づき、本発明のＰＬＬ回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【０１４９】
１０ ＰＬＬ回路
１１ 位相比較回路
１２ チャージポンプ
１３ フィルタ
１４ 電圧制御発振器
１５ フィードバック分周器
１６ バイアス回路
１７ 制御回路
ＩＮ 入力端子
ＯＵＴ 出力端子
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase-locked loop）回路に関する。
【背景技術】
【０００２】
携帯機器の電池寿命を延ばすことなどを目的として、半導体集積回路の低消費電力化の要求が高まっている。ＰＬＬ回路は、周波数シンセサイザとして用いられ、大部分のＳＯＣ（System-On-a-Chip）製品に搭載されている。
【０００３】
ＰＬＬ回路は、チャージポンプなどに対しバイアス電流を供給するバイアス回路を含み、その消費電流を削減することが求められている。
消費電流削減のため、フィードバック信号と基準信号の同期を検出（ロック検出）するロック検出回路を設け、ロック検出後に、バイアス回路を、位相を比較するタイミングにおいてイネーブルさせ、それ以外はディスイネーブルさせるＰＬＬ回路が知られている。
【０００４】
なお、バイアス回路（基準電圧回路・基準電流回路）を間欠的に動作させる際に、起動を速める方法として、基準電圧を容量素子に保持させる技術が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００３−５２９２４６号
【特許文献２】特開２０１１−８６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のＰＬＬ回路では、製造条件のばらつきなどで、ロック検出回路がロック検出を正しく行えないと、不要なタイミングでバイアス回路をイネーブルさせてしまい、十分な低消費電力化が図れない場合があった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号をチャージポンプに供給する位相比較回路と、前記チャージポンプにバイアス電流を供給するバイアス回路と、前記２種の位相差信号のうち一方または両方が活性化状態のときに前記バイアス回路の動作を行わせ、前記２種の位相差信号の両方が非活性化状態のときに、前記バイアス回路を停止させる制御回路と、を備えたＰＬＬ回路が提供される。
【発明の効果】
【０００８】
開示のＰＬＬ回路によれば、チャージポンプが動作するタイミング以外でのバイアス電流の供給を抑制でき、効率的に消費電力の削減が可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態のＰＬＬ回路の一例を示す図である。
【図２】バイアス回路及び制御回路の一例を示す図である。
【図３】バイアス回路の他の例を示す図である。
【図４】第１の実施の形態のＰＬＬ回路の動作例を示すタイミングチャートである。
【図５】バイアス電流の立ち上がり期間を考慮したＰＬＬ回路の一部を示す図である。
【図６】図５の回路の動作例を示すタイミングチャートである。
【図７】チャージポンプ電流の立ち下がり時の遅延を考慮したＰＬＬ回路の一部を示す図である。
【図８】図７の回路の動作例を示すタイミングチャートである。
【図９】バイアス電流の立ち上がり期間と、チャージポンプ電流の立ち下がり時の遅延を考慮したＰＬＬ回路の一部を示す図である。
【図１０】図９の回路の動作例を示すタイミングチャートである。
【図１１】第２の実施の形態のＰＬＬ回路の一例を示す図である。
【図１２】バイアス回路の一例を示す図である。
【図１３】バイアス回路の他の例を示す図である。
【図１４】第３の実施の形態のＰＬＬ回路の一例を示す図である。
【図１５】第４の実施の形態のＰＬＬ回路の一例を示す図である。
【図１６】第４の実施の形態のＰＬＬ回路の動作の一例を示すタイミングチャートである。
【図１７】バイアス回路の他の例を示す図である。
【図１８】バイアス回路の他の例を示す図である。
【図１９】第５の実施の形態のＰＬＬ回路の一例を示す図である。
【図２０】ＰＬＬ回路の動作開始時の動作の一例を示すタイミングチャートである。
【図２１】ＰＬＬ回路の動作中に基準電圧に異常が生じた場合の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のＰＬＬ回路の一例を示す図である。
【００１１】
ＰＬＬ回路１０は、位相比較回路１１、チャージポンプ１２、フィルタ１３、電圧制御発振器１４、フィードバック分周器１５、バイアス回路１６、制御回路１７を有している。
【００１２】
位相比較回路１１は、入力端子ＩＮから入力される基準信号と、フィードバック分周器１５から出力されるフィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号（以下ＵＰ信号とＤＮ信号と呼ぶ）をチャージポンプ１２に供給する。位相比較回路１１は、基準信号の遷移がフィードバック信号の遷移よりも前に起こる場合には、ＵＰ信号を活性状態とし、基準信号の遷移がフィードバック信号の遷移よりも後に起こる場合には、ＤＮ信号を活性状態とする。
【００１３】
チャージポンプ１２は、ＵＰ信号とＤＮ信号に応じて、チャージポンプ電流を生成する。
フィルタ１３は、チャージポンプ電流をフィルタリングして、制御電圧を生成し電圧制御発振器１４に供給する。
【００１４】
電圧制御発振器１４は、制御電圧に応じて出力信号の発振周波数を調整し、調整した出力信号を出力端子ＯＵＴから出力するとともに、フィードバック分周器１５に供給する。
フィードバック分周器１５は、電圧制御発振器１４の出力信号の周波数を任意の整数比で分周する。なお、周波数の逓倍が不要な場合には、フィードバック分周器１５はなくてもよい。
【００１５】
バイアス回路１６は、チャージポンプ１２に対して、チャージポンプ電流を生成させるためのバイアス電流を供給する。
制御回路１７は、ＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態のときにバイアス回路１６の動作を行わせ、ＵＰ信号とＤＮ信号の両方が非活性化状態のときに、バイアス回路１６を停止させる。なお、以下に示す例では、信号レベルが“１”（またはＨ（High）レベル）の場合を活性化状態、“０”（またはＬ（Low）レベル）の場合を非活性化状態として説明するが、“０”の場合を活性化状態、“１”の場合を非活性化状態としてもよい。
【００１６】
図２は、バイアス回路及び制御回路の一例を示す図である。
バイアス回路１６は、電流源２０、スイッチ２１，２２、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｎＭＯＳと略す）２３，２４を有する。
【００１７】
ｎＭＯＳ２３のドレインはスイッチ２１を介して、チャージポンプ１２に接続されており、ソースは接地されている。また、ｎＭＯＳ２３のゲートはｎＭＯＳ２４のゲートに接続されている。ｎＭＯＳ２４のゲートはさらに、ｎＭＯＳ２４のドレインに接続されている。ｎＭＯＳ２４のドレインはスイッチ２２を介して電流源２０に接続されており、ソースは接地されている。スイッチ２１，２２は制御回路１７からの制御信号によりオンまたはオフする。
【００１８】
このようなバイアス回路１６は、カレントミラーの機能を有し、スイッチ２１，２２のオン時には、電流源２０で生成された電流が、バイアス電流としてチャージポンプ１２に供給される。
【００１９】
制御回路１７は、ＯＲ回路２５を有している。位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が“１”の場合に、“１”を出力し、ＵＰ信号とＤＮ信号の両方が“０”の場合に、“０”を出力する。すなわち、ＯＲ回路２５は、ＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態のときに“１”を出力し、ＵＰ信号とＤＮ信号の両方が非活性化状態のときに、“０”を出力する。
【００２０】
図２のバイアス回路１６及び制御回路１７の例では、スイッチ２１，２２は、たとえば、ｎＭＯＳであり、制御回路１７のＯＲ回路２５から“１”が供給された場合にオンし、“０”が供給された場合にオフする。
【００２１】
これにより、バイアス回路１６は、位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態の場合に、カレントミラーとして動作し、チャージポンプ１２にバイアス電流を供給する。そして、バイアス回路１６は、ＵＰ信号とＤＮ信号の両方が非活性化状態の場合には、動作を停止する。これにより、チャージポンプ１２へのバイアス電流の供給が遮断される。
【００２２】
なお、図２のバイアス回路１６では、ｎＭＯＳ２３，２４が用いられているが、これに限定されず、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）を用いるようにしてもよい。
【００２３】
図３は、バイアス回路の他の例を示す図である。
図３に示されるバイアス回路１６ａは、ｐＭＯＳ２６，２７、スイッチ２８，２９、電流源３０を有している。
【００２４】
ｐＭＯＳ２６のドレインはスイッチ２８を介して、チャージポンプ１２に接続されており、ソースは電源に接続されている。また、ｐＭＯＳ２６のゲートは、ｐＭＯＳ２７のゲートに接続されている。ｐＭＯＳ２７のゲートはさらにｐＭＯＳ２７のドレインに接続されている。ｐＭＯＳ２７のドレインはスイッチ２９を介して電流源３０に接続されており、ソースは電源と接続されている。スイッチ２８，２９は制御回路１７からの制御信号によりオンまたはオフする。
【００２５】
このようなバイアス回路１６ａも、図２のバイアス回路１６と同様に、カレントミラーの機能を有し、スイッチ２８，２９のオン時には、電流源３０で生成された電流が、バイアス電流としてチャージポンプ１２に供給される。
【００２６】
図３のバイアス回路１６ａ及び制御回路１７の例でも、スイッチ２８，２９は、たとえば、ｎＭＯＳであり、制御回路１７のＯＲ回路２５から“１”が供給された場合にオンし、“０”が供給された場合にオフする。
【００２７】
これにより、バイアス回路１６ａは、位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態の場合に、カレントミラーとして動作し、チャージポンプ１２にバイアス電流を供給する。そして、バイアス回路１６ａは、ＵＰ信号とＤＮ信号の両方が非活性化状態の場合には、動作を停止する。これにより、チャージポンプ１２へのバイアス電流の供給が遮断される。
【００２８】
以下、第１の実施の形態のＰＬＬ回路１０の動作の一例を、タイミングチャートを用いて説明する。
図４は、第１の実施の形態のＰＬＬ回路の動作例を示すタイミングチャートである。
【００２９】
図４では、上から、基準信号である入力クロック（ＣＫ）、フィードバック信号（ＦＢ）、ＵＰ信号（ＵＰ）、ＤＮ信号（ＤＮ）が示されている。また、制御回路１７から出力される制御信号（バイアスイネーブル）、チャージポンプ１２へ供給されるバイアス電流（Ｉｂｉａｓ）、チャージポンプ電流（Ｉｃｐ）が示されている。
【００３０】
ＣＫがＨレベルに立ち上がる時刻ｔ１では、ＦＢはＬレベルのままであり、時刻ｔ２になって、ＦＢは、Ｈレベルに立ち上がる。すなわち、ＦＢの位相は、基準信号であるＣＫの位相と比べて遅れている。
【００３１】
そのため、位相比較回路１１は、時刻ｔ１において、ＵＰをＨレベルに立ち上げ、活性化状態とする。これにより、バイアスイネーブルもＨレベルに立ち上がり、Ｉｂｉａｓが流れ、チャージポンプ１２は、Ｉｃｐを流し始める。
【００３２】
時刻ｔ２でＦＢがＨレベルに立ち上がると、位相比較回路１１は、時刻ｔ３まではＵＰとＤＮの両方とも活性化状態とする。これは、位相比較回路１１の「ＵＰ／ＤＮ信号のパルス幅 対 位相差」特性において、位相差が０付近に不感帯が生じるのを防ぐためであり、わずかな時間、ＵＰとＤＮが両方、活性化状態とするようにしている。時刻ｔ２と時刻ｔ３の間は、ＵＰとＤＮによって生じた電流が、チャージポンプ１２内部で相殺されるので、図４に示されているように、この時間のＩｃｐは０となっている。
【００３３】
次に、時刻ｔ４では、ＦＢが立ち上がり、その後、時刻ｔ５にてＣＫが立ち上がっている。すなわち、ＦＢの位相は、基準信号であるＣＫの位相と比べて進んでいる。
そのため、位相比較回路１１は、時刻ｔ４において、ＤＮをＨレベルに立ち上げ、活性化状態とする。これにより、バイアスイネーブルも立ち上がり、Ｉｂｉａｓが流れ、チャージポンプ１２は、負のＩｃｐを流し始める。
【００３４】
なお、時刻ｔ５から時刻ｔ６までは、上述と同様の理由で、ＵＰとＤＮが両方活性化状態となっており、このときＩｃｐは０となっている。
以上のように、ＵＰまたはＤＮが活性化状態になっているタイミングで、チャージポンプ１２が動作してＩｃｐが流れる。
【００３５】
本実施の形態のＰＬＬ回路１０では、ＵＰ信号またはＤＮ信号の一方または両方が活性化状態のときに、バイアス回路を動作させ、それ以外では停止させバイアス電流を遮断する。これにより、チャージポンプ１２が動作するタイミング以外でのバイアス電流の供給を抑制でき、効率的に消費電力の削減が可能となる。
【００３６】
ところで、制御回路１７からの制御信号によって、バイアス回路１６が動作を開始してからバイアス電流が立ち上がるまでに時間がかかる場合や、バイアス電流が立ち上がるときにノイズが発生すると、チャージポンプ１２の動作に影響を与える可能性がある。それを抑制するために、たとえば、以下のような回路をさらに設けるようにしてもよい。
【００３７】
図５は、バイアス電流の立ち上がり期間を考慮したＰＬＬ回路の一部を示す図である。図１と同様の要素については同一符号を付している。
図５に示されているように、位相比較回路１１とチャージポンプ１２の間に、遅延素子（バッファ）４１，４２を有する遅延回路４０が設けられている。たとえば、遅延素子４１は、位相比較回路１１が出力するＵＰ信号を遅延させてチャージポンプ１２に供給し、遅延素子４２は、位相比較回路１１が出力するＤＮ信号を遅延させてチャージポンプ１２に供給する。遅延回路４０の遅延量は、たとえば、バイアス電流の立ち上がり時に、バイアス電流が、一定の電流に安定するまでの時間、ＵＰ信号及びＤＮ信号を遅延させるように設定される。
【００３８】
制御回路１７ａのＯＲ回路２５ａは、遅延前後のＵＰ信号及びＤＮ信号を入力して、それらの信号の論理和を制御信号（バイアスイネーブル）として、バイアス回路１６に出力する。
【００３９】
図６は、図５の回路の動作例を示すタイミングチャートである。
図６では、上から、遅延前のＵＰ信号（ＵＰ１）、遅延後のＵＰ信号（ＵＰ２）、制御回路１７ａから出力される制御信号（バイアスイネーブル）、チャージポンプ１２へ供給されるバイアス電流（Ｉｂｉａｓ）、チャージポンプ電流（Ｉｃｐ）が示されている。なお、図６では、説明を簡単にするため、ＵＰ信号だけが活性化状態となる場合が示されている。
【００４０】
時刻ｔ１でＵＰ１が立ち上がると、制御回路１７ａは、バイアスイネーブルをＨレベルとし、バイアス回路１６の動作を開始させる。これにより、Ｉｂｉａｓが立ち上がり始める。このとき、ＵＰ２は、Ｌレベルのままであるので、チャージポンプ１２は、Ｉｃｐを流さない。
【００４１】
Ｉｂｉａｓが一定の電流値に立ち上がり、時刻ｔ２で、ＵＰ２がＨレベルに立ち上がると、チャージポンプ１２は、Ｉｃｐを流し始める。
時刻ｔ３において、ＵＰ１がＬレベルに立ち下がると、制御回路１７ａは、ＵＰ２がＨレベルのままであるので、Ｈレベルのバイアスイネーブルをバイアス回路１６に供給し続ける。
【００４２】
時刻ｔ４において、ＵＰ２がＬレベルに立ち下がると、制御回路１７ａは、バイアスイネーブルをＬレベルに立ち下げる。これにより、バイアス回路１６から出力されるＩｂｉａｓは０に下がっていく。また、チャージポンプ１２はＩｃｐを立ち下げる。
【００４３】
以上のように、図５に示したＰＬＬ回路では、遅延回路４０を設け、チャージポンプ１２に入力されるＵＰ信号及びＤＮ信号を遅らせ、制御回路１７ａは、チャージポンプ１２がチャージポンプ電流を流し始める前に、バイアス回路の動作を開始させている。
【００４４】
これにより、ＰＬＬ回路は、前述したような効率的に消費電力の削減が可能となるという効果のほかに、立ち上がり時の不安定なバイアス電流によるチャージポンプ１２の誤作動を抑制できる、という効果をさらに有する。
【００４５】
ところで、チャージポンプ１２内の遅延により、ＵＰ信号及びＤＮ信号が両方とも非活性化状態となっても、チャージポンプ電流が直ちに立ち下がらない場合がある。チャージポンプ電流の精度を保つため、バイアス電流は、チャージポンプ電流が流れている間は、チャージポンプ１２に供給されていることが望ましい。
【００４６】
図７は、チャージポンプ電流の立ち下がり時の遅延を考慮したＰＬＬ回路の一部を示す図である。図１と同様の要素については同一符号を付している。
制御回路１７ｂは、ＵＰ信号とＤＮ信号を遅延する遅延回路４３を有し、ＯＲ回路２５ｂは、遅延前後のＵＰ信号及びＤＮ信号を入力し、その論理和をバイアス回路１６に制御信号（バイアスイネーブル）として出力する。
【００４７】
遅延回路４３は、遅延素子（バッファ）４３ａ，４３ｂを有し、たとえば、遅延素子４３ａは、位相比較回路１１が出力するＵＰ信号を遅延させ、遅延素子４３ｂは、位相比較回路１１が出力するＤＮ信号を遅延させる。遅延回路４３の遅延量は、たとえば、ＵＰ信号及びＤＮ信号の遅延時間が、チャージポンプ１２の内部の遅延時間と同程度、もしくはそれ以上になるように設定される。
【００４８】
なお、図７の例では、遅延回路４３を制御回路１７ｂに含めているが、制御回路１７ｂとは別の回路ブロックとしてもよい。
図８は、図７の回路の動作例を示すタイミングチャートである。
【００４９】
図８では、上から、遅延前のＵＰ信号（ＵＰ１）、遅延後のＵＰ信号（ＵＰ２）、制御回路１７ｂから出力される制御信号（バイアスイネーブル）、チャージポンプ１２へ供給されるバイアス電流（Ｉｂｉａｓ）、チャージポンプ電流（Ｉｃｐ）が示されている。なお、図８では、説明を簡単にするため、ＵＰ信号だけが活性化状態となる場合が示されている。
【００５０】
時刻ｔ１でＵＰ１が立ち上がると、制御回路１７ｂは、バイアスイネーブルをＨレベルとし、バイアス回路１６の動作を開始させる。これにより、Ｉｂｉａｓが立ち上がり始める。ただし、チャージポンプ１２は、内部の遅延により、時刻ｔ２になるまでは、Ｉｃｐを流し始めない。図８の例の場合、時刻ｔ１から時刻ｔ２までの時間が、チャージポンプ１２の遅延時間となる。
【００５１】
時刻ｔ２になると、チャージポンプ１２は、Ｉｂｉａｓに基づいてＩｃｐを出力し始める。ＵＰ２は、時刻ｔ１から、遅延回路４３による遅延時間経過後の時刻ｔ３でＨレベルに立ち上がる。
【００５２】
時刻ｔ４において、ＵＰ１がＬレベルになっても、ＵＰ２がＨレベルのままであるので、制御回路１７ｂは、Ｈレベルのバイアスイネーブルをバイアス回路１６に供給し続ける。また、ＵＰ１がＬレベルに立ち下がっても、チャージポンプ１２は、内部の遅延により、時刻ｔ５になるまでは、Ｉｃｐの出力を続ける。図８の例の場合、時刻ｔ４から時刻ｔ５までの時間が、Ｉｃｐを立ち下げる際のチャージポンプ１２の遅延時間となる。
【００５３】
時刻ｔ６で、ＵＰ２がＬレベルに立ち下がると、バイアスイネーブルはＬレベルに立ち下がり、Ｉｂｉａｓは下がり始める。
以上のように図７に示すようなＰＬＬ回路によれば、前述したように効率的に消費電力の削減が可能となるとともに、遅延により、チャージポンプ電流が直ちに立ち下がらない場合でも、チャージポンプ１２に一定期間バイアス電流を供給し続けられる。これにより、チャージポンプ１２の誤動作を抑制できる。
【００５４】
なお、図５に示したＰＬＬ回路と、図７に示したＰＬＬ回路とを以下のように組み合わせることもできる。
図９は、バイアス電流の立ち上がり期間と、チャージポンプ電流の立ち下がり時の遅延を考慮したＰＬＬ回路の一部を示す図である。図５と図７に示したものと同様の要素については同一符号を付している。
【００５５】
図９に示されるＰＬＬ回路では、図５に示した遅延回路４０と、図７に示した制御回路１７ｂとが組み合わされている。遅延回路４０で遅延されたＵＰ信号とＤＮ信号が、制御回路１７ｂの遅延回路４３で、さらに遅延されてＯＲ回路２５ｂに入力されるような回路となっている。
【００５６】
図１０は、図９の回路の動作例を示すタイミングチャートである。
図１０では、上から、遅延前のＵＰ信号（ＵＰ１）、遅延回路４０で遅延後のＵＰ信号（ＵＰ２）、遅延回路４３で遅延後のＵＰ信号（ＵＰ３）が示されている。さらに、制御回路１７ｂから出力される制御信号（バイアスイネーブル）、チャージポンプ１２へ供給されるバイアス電流（Ｉｂｉａｓ）、チャージポンプ電流（Ｉｃｐ）が示されている。なお、図１０では、説明の簡略化のため、ＵＰ信号だけが活性化状態となる場合が示されている。
【００５７】
時刻ｔ１でＵＰ１が立ち上がると、制御回路１７ｂは、バイアスイネーブルをＨレベルとし、バイアス回路１６の動作を開始させる。これにより、Ｉｂｉａｓが立ち上がり始める。このとき、ＵＰ２は、Ｌレベルのままであるので、チャージポンプ１２は、Ｉｃｐを流さない。
【００５８】
Ｉｂｉａｓが一定の電流値に立ち上がり、時刻ｔ２で、ＵＰ２がＨレベルに立ち上がると、チャージポンプ１２は、チャージポンプ１２内による遅延時間経過後の時刻ｔ３にて、Ｉｃｐを流し始める。
【００５９】
ＵＰ３は、時刻ｔ２から遅延回路４３による遅延時間経過後の時刻ｔ４で、Ｈレベルに立ち上がる。
時刻ｔ５において、ＵＰ１がＬレベルに立ち下がると、制御回路１７ｂは、ＵＰ３がＨレベルのままであるので、Ｈレベルのバイアスイネーブルをバイアス回路１６に供給し続ける。
【００６０】
時刻ｔ６において、ＵＰ２がＬレベルに立ち下がると、チャージポンプ１２は、内部の遅延により、時刻ｔ７になるとＩｃｐを遮断し始める。
時刻ｔ８において、ＵＰ３がＬレベルに立ち下がると、制御回路１７ｂは、バイアスイネーブルをＬレベルに立ち下げる。これにより、バイアス回路１６から出力されるＩｂｉａｓは０に下がっていく。
【００６１】
図９に示したＰＬＬ回路によれば、前述したように効率的に消費電力の削減が可能になるとともに、立ち上がり時の不安定なバイアス電流や、遅延によりチャージポンプ電流が直ちに立ち下がらないことによるチャージポンプ１２の誤動作を抑制できる。
【００６２】
なお、図６、図８、図１０では、ＵＰ信号だけが活性化状態となる場合について説明したが、ＤＮ信号だけが活性化状態となる場合、またはＵＰ信号とＤＮ信号が両方活性化状態となる場合についても同様の動作が行われる。
【００６３】
（第２の実施の形態）
図１１は、第２の実施の形態のＰＬＬ回路の一例を示す図である。図１に示した第１の実施の形態のＰＬＬ回路１０と同様の要素については同一符号を付し、説明を省略する。
【００６４】
第２の実施の形態のＰＬＬ回路１０ａは、電圧制御発振器１４が、バイアス回路５０で生成されるバイアス電流を用いる回路ブロックである場合に対応したものである。
すなわち、ＰＬＬ回路１０ａは、図１に示したＰＬＬ回路１０と異なり、チャージポンプ１２のみならず、電圧制御発振器１４にもバイアス電流を供給するバイアス回路５０を有している。
【００６５】
バイアス回路５０は、基準電圧・バイアス電流生成部５１、スイッチ５２、容量素子５３、バイアス電流生成部５４を有している。
基準電圧・バイアス電流生成部５１は、バイアス電流を生成するための基準電圧を生成するとともに、チャージポンプ１２に供給するバイアス電流を生成する。
【００６６】
スイッチ５２は、制御回路１７からの制御信号によってオンオフが制御される。
容量素子５３は、基準電圧・バイアス電流生成部５１で生成された基準電圧を保持する。
【００６７】
バイアス電流生成部５４は、容量素子５３に保持される基準電圧に基づいて、バイアス電流を生成し、電圧制御発振器１４に供給する。
図１２は、バイアス回路の一例を示す図である。
【００６８】
バイアス回路５０において、基準電圧・バイアス電流生成部５１は、電流源６０、スイッチ６１，６２、ｎＭＯＳ６３，６４を有する。
ｎＭＯＳ６３のドレインはスイッチ６１を介して、チャージポンプ１２に接続されており、ソースは接地されている。また、ｎＭＯＳ６３のゲートはｎＭＯＳ６４のゲートに接続されている。ｎＭＯＳ６４のゲートはさらに、ｎＭＯＳ６４のドレインに接続されている。ｎＭＯＳ６４のドレインはスイッチ６２を介して電流源６０に接続されており、ソースは接地されている。スイッチ６１，６２は制御回路１７からの制御信号によりオンまたはオフする。
【００６９】
このような基準電圧・バイアス電流生成部５１は、カレントミラーの機能を有し、スイッチ６１，６２のオン時には、電流源６０で生成された電流が、バイアス電流としてチャージポンプ１２に供給される。
【００７０】
また、スイッチ５２の一方の端子は、ｎＭＯＳ６３，６４のゲートに接続されており、スイッチ５２のオン時には、ｎＭＯＳ６３，６４のゲート電圧が基準電圧として、容量素子５３に保持される。
【００７１】
バイアス電流生成部５４は、ｎＭＯＳ６５を有している。ｎＭＯＳ６５のゲートは、スイッチ５２の他方の端子及び容量素子５３の一方の端子に接続されている。ｎＭＯＳ６５のドレインは、電圧制御発振器１４に接続されており、ソースは接地されている。
【００７２】
バイアス電流生成部５４は、スイッチ５２がオン時には、基準電圧・バイアス電流生成部５１との間でカレントミラーとして機能し、チャージポンプ１２に供給されるバイアス電流と同じ電流を、電圧制御発振器１４に供給する。スイッチ５２がオフ時には、バイアス電流生成部５４は、容量素子５３に保持された基準電圧によりｎＭＯＳ６５はオン状態を保ち、電圧制御発振器１４にバイアス電流を供給し続ける。
【００７３】
図１２のバイアス回路５０の例では、スイッチ５２，６１，６２は、たとえば、ｎＭＯＳであり、制御回路１７のＯＲ回路２５から“１”が供給された場合にオンし、“０”が供給された場合にオフする。
【００７４】
これにより、バイアス回路５０は、位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態の場合に、カレントミラーとして動作し、チャージポンプ１２及び電圧制御発振器１４にバイアス電流を供給する。そして、バイアス回路５０は、ＵＰ信号とＤＮ信号の両方が非活性化状態の場合には、チャージポンプ１２へのバイアス電流の供給を停止する。しかし、バイアス回路５０は、電圧制御発振器１４に対しては、バイアス電流の供給を引き続き行うことができる。
【００７５】
上記のようなバイアス回路５０の代わりに、以下に示すようなｐＭＯＳを用いたバイアス回路を適用してもよい。
図１３は、バイアス回路の他の例を示す図である。
【００７６】
図１３に示されるバイアス回路５０ａにおいて、基準電圧・バイアス電流生成部５１ａは、ｐＭＯＳ７０，７１、スイッチ７２，７３、電流源７４を有している。
ｐＭＯＳ７０のドレインはスイッチ７２を介して、チャージポンプ１２に接続されており、ソースは電源に接続されている。また、ｐＭＯＳ７０のゲートは、ｐＭＯＳ７１のゲートに接続されている。ｐＭＯＳ７１のゲートはさらにｐＭＯＳ７１のドレインに接続されている。ｐＭＯＳ７１のドレインはスイッチ７３を介して電流源７４に接続されており、ソースは電源と接続されている。スイッチ７２，７３は制御回路１７からの制御信号によりオンまたはオフする。
【００７７】
このような基準電圧・バイアス電流生成部５１ａは、カレントミラーの機能を有し、スイッチ７２，７３のオン時には、電流源７４で生成された電流が、バイアス電流としてチャージポンプ１２に供給される。
【００７８】
また、スイッチ５２の一方の端子は、ｐＭＯＳ７０，７１のゲートに接続されており、スイッチ５２のオン時には、ｐＭＯＳ７０，７１のゲート電圧が基準電圧として、容量素子５３に保持される。なお、容量素子５３は、一方の端子をスイッチ５２とバイアス電流生成部５４ａ間のノードに接続し、他方の端子を電源に接続している。
【００７９】
バイアス電流生成部５４ａは、ｐＭＯＳ７５を有している。ｐＭＯＳ７５のゲートは、スイッチ５２の他方の端子及び容量素子５３の一方の端子に接続されている。ｐＭＯＳ７５のドレインは、電圧制御発振器１４に接続されており、ソースは電源に接続されている。
【００８０】
バイアス電流生成部５４ａは、スイッチ５２がオン時には、基準電圧・バイアス電流生成部５１ａとの間でカレントミラーとして機能し、チャージポンプ１２に供給されるバイアス電流と同じ電流を、電圧制御発振器１４に供給する。スイッチ５２がオフ時には、バイアス電流生成部５４ａは、容量素子５３に保持された基準電圧によりｐＭＯＳ７５はオン状態を保ち、電圧制御発振器１４にバイアス電流を供給し続ける。
【００８１】
図１３のバイアス回路５０ａの例でも、スイッチ５２，７２，７３は、たとえば、ｎＭＯＳであり、制御回路１７のＯＲ回路２５から“１”が供給された場合にオンし、“０”が供給された場合にオフする。
【００８２】
これにより、バイアス回路５０ａは、位相比較回路１１から出力されるＵＰ信号とＤＮ信号のうち、一方または両方が活性化状態の場合に、カレントミラーとして動作し、チャージポンプ１２及び電圧制御発振器１４にバイアス電流を供給する。そして、バイアス回路５０ａは、ＵＰ信号とＤＮ信号の両方が非活性化状態の場合には、チャージポンプ１２へのバイアス電流の供給を停止する。しかし、バイアス回路５０ａは、電圧制御発振器１４に対しては、バイアス電流の供給を引き続き行うことができる。
【００８３】
なお、図１２、図１３のバイアス回路５０，５０ａにおいて、容量素子５３で保持された基準電圧は、スイッチ５２がオフの場合には、リークによって変動する。しかし、前述したように、位相比較回路１１は、入力される基準信号（入力クロック）とフィードバック信号の位相差が０であっても、わずかな期間、ＵＰ信号とＤＮ信号を両方、活性化状態とするので、入力クロックの周期で、スイッチ５２はオンする。これにより、容量素子５３で保持される基準電圧は、入力クロックの周期で補正される。
【００８４】
ただし、容量素子５３で保持される基準電圧の変動が、ＵＰ信号またはＤＮ信号のパルス幅の時間で補正できるように設計をすることが望ましい。
基準電圧の変動をΔＶとすると、スイッチ５２を閉じることで、ｎＭＯＳ６４のゲート電位も、ΔＶ変化する（説明を簡単にするため、ｎＭＯＳ６３〜６５のゲート容量と、スイッチ５２のＯＮ抵抗は無視する）。このとき、ｎＭＯＳ６４のトランスコンダクタンスをｇｍとすると、ｎＭＯＳ６４のドレイン電流はｇｍΔＶ減少する。ｎＭＯＳ６４のドレイン電流が減少する代わりに、容量素子５３には、ｇｍΔＶの大きさの電流が流入する。以上の原理から、容量素子５３を充電する際の時定数Ｃ／ｇｍが、ＵＰ信号またはＤＮ信号の最小のパルス幅の時間より充分小さく（たとえば、１／３以下）になるように、容量値Ｃを決定することが望ましい。
【００８５】
なお、外乱などの要因で、あるタイミングにおけるＵＰ信号またはＤＮ信号のパルス幅の時間では補正できないほど、基準電圧が変動したとする。その場合、基準電圧の変動によって出力クロックが変動し、入力クロックとフィードバック信号の位相差が広がることで、ＵＰ信号またはＤＮ信号のパルス差が広くなり、容量素子５３で保持される基準電圧は補正される。つまり、基準電圧が外乱などの影響で変動したとしても、ＰＬＬ回路１０ａのフィードバックの効果によって、基準電圧は補正される。
【００８６】
以上のような第２の実施の形態のＰＬＬ回路１０ａによれば、第１の実施の形態のＰＬＬ回路１０と同様に効率的に消費電力の削減が行えるとともに、バイアス電流を常に用いる回路ブロックには、バイアス電流を供給し続けることができる。
【００８７】
なお、バイアス電流を常に用いる回路ブロックとして、上記の例では、電圧制御発振器１４を挙げたがこれに限定されない。回路構成によって、バイアス電流を常時使用する回路ブロックがＰＬＬ回路内にある場合には、その回路ブロックに対して本実施のバイアス回路から、容量素子に保持された基準電圧に基づくバイアス電流を供給すればよい。
【００８８】
なお、第２の実施の形態のＰＬＬ回路１０ａに対して、図５〜図１０に示したように、遅延回路４０，４３を設けて、各信号の立ち上がりや立ち下がりタイミングを調整するようにしてもよい。
【００８９】
（第３の実施の形態）
図１４は、第３の実施の形態のＰＬＬ回路の一例を示す図である。図１１に示した第２の実施の形態のＰＬＬ回路１０ａと同様の要素については同一符号を付し、説明を省略する。
【００９０】
第３の実施の形態のＰＬＬ回路１０ｂでは、バイアス回路８０が、第２の実施の形態のＰＬＬ回路１０ａと異なっている。
バイアス回路８０は、基準電圧生成部８１、スイッチ８２、容量素子８３、バイアス電流生成部８４を有している。
【００９１】
基準電圧生成部８１は、たとえば、図１２に示したような電流源６０やスイッチ６２などを有しており、ＵＰ信号とＤＮ信号の一方または両方が活性化状態の際に、バイアス電流を生成するための基準電圧を出力する。
【００９２】
スイッチ８２は、制御回路１７からの制御信号によってオンオフが制御される。ＵＰ信号とＤＮ信号の一方または両方が活性化状態の際には、スイッチ８２はオンし、ＵＰ信号とＤＮ信号の両方が非活性化状態の際には、スイッチ８２はオフする。
【００９３】
容量素子８３は、基準電圧生成部８１で生成された基準電圧を保持する。
バイアス電流生成部８４は、容量素子８３に保持される基準電圧に基づいて、バイアス電流を生成し、チャージポンプ１２と電圧制御発振器１４に供給する。また、バイアス電流生成部８４は、チャージポンプ１２に対して、バイアス電流を供給するか否かを切り替えるスイッチを有している。そのスイッチは、制御回路１７からの制御信号によってオンオフが制御される。ＵＰ信号とＤＮ信号の一方または両方が活性化状態の際には、そのスイッチはオンしてチャージポンプ１２にバイアス電流を供給する。ＵＰ信号とＤＮ信号の両方が非活性化状態の際には、そのスイッチはオフして、チャージポンプ１２へのバイアス電流の供給を遮断する。
【００９４】
このようなＰＬＬ回路１０ｂでも、第２の実施の形態のＰＬＬ回路１０ａと同様の効果が得られる。
なお、第３の実施の形態のＰＬＬ回路１０ｂに対して、図５〜図１０に示したように、遅延回路４０，４３を設けて、各信号の立ち上がりや立ち下がりタイミングを調整するようにしてもよい。
【００９５】
さらに、チャージポンプ１２に高精度のバイアス電流を供給し、かつ、電圧制御発振器１４にもノイズの少ないバイアス電流を供給するために、以下のようなＰＬＬ回路を適用することもできる。
【００９６】
（第４の実施の形態）
図１５は、第４の実施の形態のＰＬＬ回路の一例を示す図である。
図１５では、ＰＬＬ回路１０ｃの一部を示している。図示を省略した部分は、前述のＰＬＬ回路１０，１０ａ，１０ｂと同様である。なお、ＰＬＬ回路１０，１０ａ，１０ｂと同様の要素については同一符号を付し、説明を省略する。
【００９７】
第４の実施の形態のＰＬＬ回路１０ｃは、位相比較回路１１とチャージポンプ１２の間に設けられた遅延回路９０を有している。
遅延回路９０は、位相比較回路１１から出力されるＵＰ信号を遅延させる遅延素子９１，９２，９３と、ＤＮ信号を遅延させる遅延素子９４，９５，９６を有している。
【００９８】
制御回路１００は、ＯＲ回路１０１，１０２，１０３と遅延回路１１０を有している。遅延回路１１０は、遅延素子９３で遅延されたＵＰ信号をさらに遅延させてＯＲ回路１０３に入力する遅延素子１１１と、遅延素子９６で遅延されたＤＮ信号をさらに遅延させてＯＲ回路１０３に入力する遅延素子１１２を有している。
【００９９】
なお、図１５の例では、遅延回路１１０を制御回路１００に含めているが、制御回路１００とは別の回路ブロックとしてもよい。
ＯＲ回路１０１は、遅延回路９０による遅延前のＵＰ信号とＤＮ信号と、ＯＲ回路１０２の出力信号を入力し、これらの信号の論理和を出力する。ＯＲ回路１０２は、遅延素子９１，９４で遅延されたＵＰ信号とＤＮ信号と、ＯＲ回路１０３の出力信号を入力し、これらの信号の論理和を出力する。ＯＲ回路１０３は、遅延素子９２，９５で遅延されたＵＰ信号とＤＮ信号と、遅延素子１１１，１１２で遅延されたＵＰ信号とＤＮ信号とを入力し、これらの信号の論理和を出力する。
【０１００】
バイアス回路１２０は、第２及び第３の実施の形態のＰＬＬ回路１０ａ，１０ｂのバイアス回路５０，８０と同様に、チャージポンプ１２と電圧制御発振器１４にバイアス電流を供給する機能を有しているが、以下のような各要素を有する。
【０１０１】
すなわち、バイアス回路１２０は、電流源１２１、スイッチ１２２，１２３，１２４，１２５、ｎＭＯＳ１２６，１２７，１２８、容量素子１２９，１３０を有する。
スイッチ１２２，１２３は、制御回路１００から出力される制御信号のうち、ＯＲ回路１０１の出力信号によりオンオフ制御される。スイッチ１２４は、制御回路１００から出力される制御信号のうち、ＯＲ回路１０２の出力信号によりオンオフ制御される。また、スイッチ１２５は、制御回路１００から出力される制御信号のうち、ＯＲ回路１０３の出力信号によりオンオフ制御される。スイッチ１２２〜１２５は、たとえば、ｎＭＯＳであり、そのゲートにＯＲ回路１０１〜１０３から“１”が入力されるとオン状態となり、“０”が入力されるとオフ状態となる。
【０１０２】
スイッチ１２２は、電流源１２１とｎＭＯＳ１２６のドレインとの間に設けられている。スイッチ１２３は、ｎＭＯＳ１２７のドレインとチャージポンプ１２との間に設けられている。スイッチ１２４は、ｎＭＯＳ１２６のドレイン−ゲート間に接続されている。スイッチ１２５は、ｎＭＯＳ１２６とｎＭＯＳ１２７のゲートの間に接続されている。
【０１０３】
また、ｎＭＯＳ１２７のゲートはｎＭＯＳ１２８のゲートに接続されており、ｎＭＯＳ１２８のドレインは、電圧制御発振器１４に接続されている。ｎＭＯＳ１２６〜１２８のソースは接地されている。
【０１０４】
また、容量素子１２９の一方の端子は、ｎＭＯＳ１２６のゲートとスイッチ１２５間に接続されている。容量素子１３０の一方の端子は、ｎＭＯＳ１２７のゲートとスイッチ１２５間に接続されている。容量素子１２９，１３０の他方の端子は接地されている。
【０１０５】
このようなバイアス回路１２０では、電流源１２１を含む基準電圧を発生する回路部と、容量素子１２９がスイッチ１２４を介して接続されており、スイッチ１２２がオン状態のとき、スイッチ１２４がオン状態となると、容量素子１２９が充電され、基準電圧が保持される。その後、スイッチ１２５がオン状態となると、容量素子１３０が充電されることになる。
【０１０６】
図１６は、第４の実施の形態のＰＬＬ回路の動作の一例を示すタイミングチャートである。
遅延前のＵＰ信号（ＵＰ１）、遅延素子９１で遅延後のＵＰ信号（ＵＰ２）、遅延素子９２でさらに遅延されたＵＰ信号（ＵＰ３）、遅延素子９３でさらに遅延されたＵＰ信号（ＵＰ４）、遅延素子１１１でさらに遅延されたＵＰ信号（ＵＰ５）が示されている。また、ＯＲ回路１０１の出力信号（バイアスイネーブル１）、ＯＲ回路１０２の出力信号（バイアスイネーブル２）、ＯＲ回路１０３の出力信号（バイアスイネーブル３）が示されている。また、ｎＭＯＳ１２６のドレイン電圧（Ｖ１）、ｎＭＯＳ１２６のソース電流（Ｉ１）、ｎＭＯＳ１２６のゲート電圧（Ｖ２）、ｎＭＯＳ１２７のゲート電圧（Ｖ３）が示されている。さらに、電圧制御発振器１４に供給されるバイアス電流（Ｉｂｉａｓ１）、チャージポンプ１２に供給されるバイアス電流（Ｉｂｉａｓ２）、チャージポンプ電流（Ｉｃｐ）が示されている。
【０１０７】
なお、図１６では、説明の簡略化のため、ＵＰ信号だけが活性化状態となる場合が示されている。
時刻ｔ０では、ＵＰ１〜ＵＰ５、バイアスイネーブル１〜３はＬレベルであるものとする。また、Ｖ２，Ｖ３は、容量素子１２９，１３０に保持されている電圧による０以上の一定値（Ｈレベル）を示しているものとする。
【０１０８】
これにより、スイッチ１２２〜１２５は全てオフ状態で、ｎＭＯＳ１２６はオン状態であるため、Ｖ１もＬレベル、Ｉ１、Ｉｂｉａｓ２、Ｉｃｐも０となっている。また、Ｖ３がＨレベルであることにより、ｎＭＯＳ１２８がオンしており、Ｉｂｉａｓ１が電圧制御発振器１４に供給されている。
【０１０９】
時刻ｔ１でＵＰ１が立ち上がると、ＯＲ回路１０１による遅延後の時刻ｔ２においてバイアスイネーブル１がＨレベルに立ち上がる。これにより、スイッチ１２２がオンし、Ｖ１、Ｉ１が立ち上がり始め、その後、一定値となる。また、スイッチ１２３もオンし、容量素子１３０に保持されている基準電圧によってＩｂｉａｓ２も立ち上がる。基準電圧を保持する容量素子１３０を設けていることによって、Ｉｂｉａｓ２は素早く立ち上がる。
【０１１０】
時刻ｔ３でＵＰ２が立ち上がると、ＯＲ回路１０２による遅延後の時刻ｔ４においてバイアスイネーブル２がＨレベルに立ち上がる。これにより、スイッチ１２４がオンし、電流源１２１の電流により容量素子１２９に保持されている電荷のリーク分が補填され、Ｖ２が補正される。
【０１１１】
時刻ｔ５でＵＰ３が立ち上がると、ＯＲ回路１０３による遅延後の時刻ｔ６においてバイアスイネーブル３がＨレベルに立ち上がる。これにより、スイッチ１２５がオンし、電流源１２１の電流により容量素子１３０に保持されている電荷のリーク分が補填され、Ｖ３が補正される。これにより、電圧制御発振器１４に供給されるバイアス電流であるＩｂｉａｓ１、チャージポンプ１２に供給されるバイアス電流であるＩｂｉａｓ２も補正される。
【０１１２】
このとき、容量素子１２９に基準電圧が保持されているため、電圧の変動を抑えることができる。
時刻ｔ７でＵＰ４が立ち上がると、チャージポンプ１２は、Ｉｃｐを流し始める。その後、時刻ｔ８でＵＰ５が立ち上がるが、バイアスイネーブル３は、Ｈレベルのままである。
【０１１３】
その後、ＵＰ１〜ＵＰ３が順にＬレベルに立ち下がり、時刻ｔ９でＵＰ４がＬレベルに立ち下がると、Ｉｃｐは立ち下がるが、ＵＰ５はＨレベルのままであるので、ＯＲ回路１０３の出力信号であるバイアスイネーブル３はＨレベルのままとなる。これにより、ＯＲ回路１０３の出力信号を入力するＯＲ回路１０２の出力信号であるバイアスイネーブル２もＨレベルを維持し、ＯＲ回路１０２の出力信号を入力するＯＲ回路１０１の出力信号であるバイアスイネーブル１もＨレベルを維持する。そのため、スイッチ１２２〜１２５もオン状態のままであり、チャージポンプ１２及び電圧制御発振器１４に対して、バイアス電流（Ｉｂｉａｓ２，Ｉｂｉａｓ１）が供給され続ける。
【０１１４】
時刻ｔ１０でＵＰ５が立ち下がると、ＯＲ回路１０３による遅延後の時刻ｔ１１においてバイアスイネーブル３がＬレベルに立ち下がり、これを受けてバイアスイネーブル２、バイアスイネーブル１が順にＬレベルに立ち下がる。これにより、スイッチ１２５、スイッチ１２４が順にオフ状態となり、最後にスイッチ１２２，１２３がオフ状態となる。
【０１１５】
このような順序でスイッチ１２２〜１２５をオフ状態にしていくことで、容量素子１３０に保持される基準電圧が大きく変動することを抑えられる。
時刻ｔ１２でバイアスイネーブル１がＬレベルに立ち下がると、スイッチ１２３はオフ状態となるので、Ｉｂｉａｓ２は立ち下がる。Ｉｂｉａｓ１は、容量素子１３０に保持される電圧によって、電圧制御発振器１４に供給され続ける。
【０１１６】
以上のように、遅延回路９０を設け、チャージポンプ１２に入力されるＵＰ信号及びＤＮ信号を遅らせ、制御回路１００は、チャージポンプ１２がチャージポンプ電流を流し始める前に、バイアス回路の動作を開始させている。
【０１１７】
これにより、ＰＬＬ回路１０ｃは、効率的に消費電力の削減が可能となるという効果のほかに、立ち上がり時の不安定なバイアス電流によるチャージポンプ１２の誤作動を抑制できる、という効果をさらに有する。
【０１１８】
また、遅延回路１１０により、チャージポンプ電流が直ちに立ち下がらない場合でも、チャージポンプ１２にバイアスを供給し続けられる。これにより、チャージポンプ１２の誤動作を抑制できる。
【０１１９】
このように、遅延回路９０，１１０を設けることで、チャージポンプ１２がチャージポンプ電流を流している期間中、安定なバイアス電流をチャージポンプ１２に供給できる。
また、ＰＬＬ回路１０ｃは、バイアス回路１２０にスイッチ１２２〜１２５と容量素子１２９，１３０を設け、バイアスイネーブル１〜３による制御によって、容量素子１２９，１３０のリーク分を補填する。これにより、バイアス電流の変動を抑えられ、精度のよいバイアス電流を、チャージポンプ１２及び電圧制御発振器１４に供給できる。
【０１２０】
図１６では、ＵＰ信号だけが活性化状態となる場合について説明したが、ＤＮ信号だけが活性化状態となる場合、またはＵＰ信号とＤＮ信号が両方活性化状態となる場合についても同様の動作が行われる。
【０１２１】
なお、バイアス回路１２０は、図１５のような回路に限定されず、以下のような回路としてもよい。
図１７は、バイアス回路の他の例を示す図である。
【０１２２】
バイアス回路１２０ａは、図１５に示したバイアス回路１２０のｎＭＯＳ１２６〜１２８の代わりにｐＭＯＳを用いている。すなわち、バイアス回路１２０ａは、電流源１３１、スイッチ１３２，１３３，１３４，１３５、ｐＭＯＳ１３６，１３７，１３８、容量素子１３９，１４０を有する。
【０１２３】
スイッチ１３２，１３３は、ＯＲ回路１０１の出力信号によりオンオフ制御される。スイッチ１３４は、ＯＲ回路１０２の出力信号によりオンオフ制御される。また、スイッチ１３５は、ＯＲ回路１０３の出力信号によりオンオフ制御される。スイッチ１３２〜１３５は、たとえば、ｎＭＯＳであり、そのゲートにＯＲ回路１０１〜１０３から“１”が入力されるとオン状態となり、“０”が入力されるとオフ状態となる。
【０１２４】
スイッチ１３２は、電流源１３１とｐＭＯＳ１３６のドレインとの間に設けられている。スイッチ１３３は、ｐＭＯＳ１３７のドレインとチャージポンプ１２との間に設けられている。スイッチ１３４は、ｐＭＯＳ１３６のドレイン−ゲート間に接続されている。スイッチ１３５は、ｐＭＯＳ１３６とｐＭＯＳ１３７のゲートの間に接続されている。
【０１２５】
また、ｐＭＯＳ１３７のゲートはｐＭＯＳ１３８のゲートに接続されており、ｐＭＯＳ１３８のドレインは、電圧制御発振器１４に接続されている。ｐＭＯＳ１３６〜１３８のソースは電源に接続されている。
【０１２６】
また、容量素子１３９の一方の端子は、ｐＭＯＳ１３６のゲートとスイッチ１３５間に接続されている。容量素子１４０の一方の端子は、ｐＭＯＳ１３７のゲートとスイッチ１３５間に接続されている。容量素子１３９，１４０の他方の端子は電源に接続されている。
【０１２７】
このようなバイアス回路１２０ａを用いても同様な効果が得られる。また、基準電圧を発生させる回路部として、電流源の代わりに、抵抗を用いても、同様な効果が得られる。
図１８は、バイアス回路の他の例を示す図である。図１５に示したバイアス回路１２０と同様の要素については、同一符号を付している。
【０１２８】
バイアス回路１２０ｂは、図１５に示したバイアス回路１２０の電流源１２１の代わりに、電源に接続された抵抗１４１を有しており、この抵抗により基準電圧を生成している。
【０１２９】
なお、図１７に示したようなバイアス回路１２０ａにおいても同様に、電流源１３１の代わりに抵抗を用いてもよい。
以上のような第４の実施の形態のＰＬＬ回路１０ｃでは、バイアス回路１２０の消費電流（たとえば、数十〜数百μＡ）に比べて、制御回路１００の消費電流は小さい（たとえば、数μＡ）。そのため、図１５に示すようなＯＲ回路１０１〜１０３を設けたとしても、ＵＰ信号とＤＮ信号が非活性化状態の際に、バイアス回路１２０のチャージポンプ１２へのバイアス電流を遮断するように制御することによる節電効果は高い。
【０１３０】
また、ＯＲ回路１０１〜１０３の面積は、ＰＬＬ回路１０ｃ全体の１％程度にできるため、面積の増加は少ない。また、図１８に示したような抵抗１４１を用いるようなバイアス回路１２０ｂを適用した場合でも、抵抗値を増やす（抵抗の面積も増える）ことなく、消費電流を削減できる。
【０１３１】
本実施の形態のような制御回路１００を用いないＰＬＬ回路（電圧制御発振器はバイアス電流を必要としない回路構成とする）の通常動作状態で、たとえば、ＰＬＬ回路全体の消費電流が１５０μＡ、バイアス回路の消費電流が８０μＡだったとする。バイアス抵抗を大きくすることで電流を削減することもできるが、バイアス電流に反比例して抵抗の面積が増えてしまう。これに対し、制御回路１００を適用し、チャージポンプ１２へバイアス電流を流す時間を、流さない時間に対して１％とし、制御回路１００の消費電流を４μＡとする。すると、バイアス抵抗の面積増加なしに、ＰＬＬ回路全体の消費電流を、制御回路１００を用いないＰＬＬ回路よりも、半分の７５μＡ程度まで削減できる。
【０１３２】
（第５の実施の形態）
図１９は、第５の実施の形態のＰＬＬ回路の一例を示す図である。図１１に示したＰＬＬ回路１０ａと同様の要素については、同一符号を付している。
【０１３３】
第５の実施の形態のＰＬＬ回路１０ｄは、容量素子５３に保持される基準電圧を監視する電圧監視回路１５０を有している。
電圧監視回路１５０は、たとえば、コンパレータを有している。電圧監視回路１５０は、容量素子５３に保持される基準電圧の変動量がある閾値を超えた場合に、基準電圧に異常が発生している旨を示す信号（以下異常検知信号と呼ぶ）を、制御回路１６０に通知する。たとえば、電圧監視回路１５０は、ある閾値電圧と容量素子５３の電圧とを比較し、容量素子５３の電圧が閾値電圧以下の場合、異常検知信号を制御回路１６０に通知する。
【０１３４】
制御回路１６０は、図１１に示したＰＬＬ回路１０ａの、制御回路１７と同様の機能を有している。制御回路１６０は、さらに、異常検知信号を受けると、所定期間バイアスイネーブルを活性化状態にして、バイアス回路５０を動作させ、容量素子５３を充電させる機能を有する。
【０１３５】
バイアスイネーブルを活性化状態に保持しておく期間としては、たとえば、電圧監視回路１５０が異常検知信号を出力している間、もしくは、電圧監視回路１５０が異常検知信号を出力している間と、異常検知信号を出力し終えた後の所定期間とする。たとえば、制御回路１６０は、カウンタを有し、異常検知信号が通知されると、基準信号である入力クロックが所定数入力されるまで、バイアスイネーブルを活性化状態にしておく。
【０１３６】
以下では、電圧監視回路１５０が異常検知信号を出力し終えた後に、制御回路１６０が入力クロックの立ち上がりを２回カウントするまで、バイアスイネーブルを活性化状態とする場合を例にして、第５の実施の形態のＰＬＬ回路１０ｄの動作を説明する。
【０１３７】
図２０は、ＰＬＬ回路の動作開始時の動作の一例を示すタイミングチャートである。
図２０では、上から、基準信号である入力クロック（ＣＫ）、フィードバック信号（ＦＢ）、ＵＰ信号（ＵＰ）、ＤＮ信号（ＤＮ）が示されている。また、電圧監視回路１５０から出力される異常検知信号（ＯＶＦ）、制御回路１６０から出力される制御信号（バイアスイネーブル）、容量素子５３に保持される基準電圧、チャージポンプ電流（Ｉｃｐ）が示されている。
【０１３８】
ＰＬＬ回路１０ｄの動作開示時刻である時刻ｔ０では、容量素子５３に保持されている基準電圧は低く、所定の閾値電圧Ｖｔｈ以下となっているので、ＯＶＦは活性化状態（Ｈレベル）となる。これにより、バイアスイネーブルもＨレベルとなり、バイアス回路５０におけるスイッチ５２はオンし、容量素子５３が充電される。
【０１３９】
時刻ｔ１で、容量素子５３に保持される基準電圧が閾値電圧Ｖｔｈを超えると、電圧監視回路１５０は、ＯＶＦを非活性化状態（Ｌレベル）に立ち下げる。しかし、制御回路１６０は、ＯＶＦがＬレベルに立ち下がってから、入力クロックの２つの目の立ち上がりを検出する時刻ｔ２まで、バイアスイネーブルをＨレベルに保持しておく。
【０１４０】
ただ、図２０の例では、時刻ｔ２において、ＵＰがＨレベルに立ち上がるため、ＵＰとＤＮが両方Ｌレベルに立ち下がる時刻ｔ３まで、バイアスイネーブルはＨレベルのままとなる。
【０１４１】
時刻ｔ３以降では、基準電圧がＶｔｈを上回っている間、ＵＰまたはＤＮの一方または両方がＨレベルのときには、チャージポンプ１２にバイアス電流を供給し、ＵＰとＤＮの両方がＬレベルのときには、バイアス電流の供給を遮断する、前述の動作が行われる。
【０１４２】
このように、ＰＬＬ回路１０ｄの動作開始時に、一定期間、バイアスイネーブルを活性化状態に保持して、容量素子５３を充電することで、基準電圧が一定のレベルになる時間を早められ、ＰＬＬ回路１０ｄの動作に不具合が生じることを抑制できる。
【０１４３】
図２１は、ＰＬＬ回路の動作中に基準電圧に異常が生じた場合の動作例を示すタイミングチャートである。
図２１では、上から、基準信号である入力クロック（ＣＫ）、フィードバック信号（ＦＢ）、ＵＰ信号（ＵＰ）、ＤＮ信号（ＤＮ）が示されている。また、容量素子５３に保持される基準電圧、電圧監視回路１５０から出力される異常検知信号（ＯＶＦ）、制御回路１６０から出力される制御信号（バイアスイネーブル）、チャージポンプ電流（Ｉｃｐ）が示されている。
【０１４４】
時刻ｔ１において、外乱などにより、容量素子５３に保持されている基準電圧が閾値電圧Ｖｔｈ以下となると、ＯＶＦがＨレベルに立ち上がり、バイアスイネーブルもＨレベルに立ち上がる。これにより、スイッチ５２がオン状態となり、容量素子５３が充電される。時刻ｔ２において、基準電圧が閾値電圧Ｖｔｈを超えると、ＯＶＦはＬレベルに立ち下がるが、制御回路１７は、入力クロックの２つの目の立ち上がりを検出する時刻ｔ３まで、バイアスイネーブルをＨレベルに保持しておく。ただ、図２１の例では、時刻ｔ３において、ＵＰ及びＤＮがＨレベルに立ち上がるため、ＵＰとＤＮが両方Ｌレベルに立ち下がる時刻ｔ４まで、バイアスイネーブルはＨレベルのままとなる。
【０１４５】
このように、外乱など、何らかの要因で、基準電圧が大きく変動した場合、一定期間、バイアスイネーブルを活性化状態に保持して、容量素子５３を充電することで、基準電圧が一定のレベルになる時間を早められる。これにより、ＰＬＬ回路１０ｄの動作に不具合が生じることを抑制できる。
【０１４６】
なお、以上説明した図１９のＰＬＬ回路１０ｄの例では、第２の実施の形態のＰＬＬ回路１０ａに電圧監視回路１５０を適用しているが、図１４に示した第３の実施の形態のＰＬＬ回路１０ｂ、図１５に示した第４の実施の形態のＰＬＬ回路１０ｃにも適用できる。
【０１４７】
図１４に示したＰＬＬ回路１０ｂに適用する場合には、電圧監視回路１５０は、容量素子８３の電圧を監視するようにすればよい。
図１５に示したＰＬＬ回路１０ｃに適用する場合には、電圧監視回路１５０は、たとえば、容量素子１３０の電圧を監視するようにすればよい。
【０１４８】
以上、実施の形態に基づき、本発明のＰＬＬ回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【０１４９】
１０ ＰＬＬ回路
１１ 位相比較回路
１２ チャージポンプ
１３ フィルタ
１４ 電圧制御発振器
１５ フィードバック分周器
１６ バイアス回路
１７ 制御回路
ＩＮ 入力端子
ＯＵＴ 出力端子
【特許請求の範囲】
【請求項１】
基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号をチャージポンプに供給する位相比較回路と、
前記チャージポンプにバイアス電流を供給するバイアス回路と、
前記２種の位相差信号のうち一方または両方が活性化状態のときに前記バイアス回路の動作を行わせ、前記２種の位相差信号の両方が非活性化状態のときに、前記バイアス回路を停止させる制御回路と、
を有することを特徴とするＰＬＬ回路。
【請求項２】
前記２種の位相差信号を遅延して、前記チャージポンプに供給する遅延回路をさらに有し、
前記制御回路は、前記チャージポンプが遅延された前記２種の位相差信号に応じてチャージポンプ電流を流し始める前に、前記バイアス回路の動作を開始させることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記２種の位相差信号を遅延する他の遅延回路を有し、前記制御回路は、前記２種の位相差信号が非活性化状態に遷移してから前記他の遅延回路による遅延時間経過後に、前記バイアス回路の動作を停止させることを特徴とする請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記バイアス回路は、基準電圧を保持する容量素子を有し、前記容量素子で保持された前記基準電圧に基づく前記バイアス電流を、ＰＬＬ回路内の回路ブロックに供給することを特徴とする請求項１乃至３の何れか一項に記載のＰＬＬ回路。
【請求項５】
前記バイアス回路は、第１のスイッチを介して前記基準電圧を発生する回路部と接続され、第２のスイッチを介して前記容量素子と接続される他の容量素子を有し、
前記制御回路は、前記第１のスイッチをオン状態として前記他の容量素子に前記基準電圧を保持させた後、前記第２のスイッチをオン状態として前記容量素子に保持される前記基準電圧を補正させることを特徴とする請求項４に記載のＰＬＬ回路。
【請求項６】
前記バイアス回路は、第１のスイッチを介して前記基準電圧を発生する回路部と接続され、第２のスイッチを介して前記容量素子と接続される他の容量素子を有し、
前記制御回路は、前記第２のスイッチをオフ状態として前記容量素子と前記他の容量素子との間の接続を遮断させた後、前記第１のスイッチをオフ状態として前記基準電圧を発生する回路部と、前記他の容量素子との間の接続を遮断させることを特徴とする請求項４または５に記載のＰＬＬ回路。
【請求項７】
前記容量素子に保持される前記基準電圧を監視し、前記基準電圧の変動量が閾値を超えた場合に、前記基準電圧に異常が発生している旨を示す異常検知信号を出力する電圧監視回路を有し、
前記制御回路は、前記異常検知信号を受けると、前記バイアス回路に前記容量素子を、所定の期間、充電させることを特徴とする請求項４乃至６の何れか一項に記載のＰＬＬ回路。
【請求項８】
前記電圧監視回路は、ＰＬＬ回路の動作開始時に、前記異常検知信号を出力することを特徴とする請求項７に記載のＰＬＬ回路。
【請求項１】
基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号をチャージポンプに供給する位相比較回路と、
前記チャージポンプにバイアス電流を供給するバイアス回路と、
前記２種の位相差信号のうち一方または両方が活性化状態のときに前記バイアス回路の動作を行わせ、前記２種の位相差信号の両方が非活性化状態のときに、前記バイアス回路を停止させる制御回路と、
を有することを特徴とするＰＬＬ回路。
【請求項２】
前記２種の位相差信号を遅延して、前記チャージポンプに供給する遅延回路をさらに有し、
前記制御回路は、前記チャージポンプが遅延された前記２種の位相差信号に応じてチャージポンプ電流を流し始める前に、前記バイアス回路の動作を開始させることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記２種の位相差信号を遅延する他の遅延回路を有し、前記制御回路は、前記２種の位相差信号が非活性化状態に遷移してから前記他の遅延回路による遅延時間経過後に、前記バイアス回路の動作を停止させることを特徴とする請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記バイアス回路は、基準電圧を保持する容量素子を有し、前記容量素子で保持された前記基準電圧に基づく前記バイアス電流を、ＰＬＬ回路内の回路ブロックに供給することを特徴とする請求項１乃至３の何れか一項に記載のＰＬＬ回路。
【請求項５】
前記バイアス回路は、第１のスイッチを介して前記基準電圧を発生する回路部と接続され、第２のスイッチを介して前記容量素子と接続される他の容量素子を有し、
前記制御回路は、前記第１のスイッチをオン状態として前記他の容量素子に前記基準電圧を保持させた後、前記第２のスイッチをオン状態として前記容量素子に保持される前記基準電圧を補正させることを特徴とする請求項４に記載のＰＬＬ回路。
【請求項６】
前記バイアス回路は、第１のスイッチを介して前記基準電圧を発生する回路部と接続され、第２のスイッチを介して前記容量素子と接続される他の容量素子を有し、
前記制御回路は、前記第２のスイッチをオフ状態として前記容量素子と前記他の容量素子との間の接続を遮断させた後、前記第１のスイッチをオフ状態として前記基準電圧を発生する回路部と、前記他の容量素子との間の接続を遮断させることを特徴とする請求項４または５に記載のＰＬＬ回路。
【請求項７】
前記容量素子に保持される前記基準電圧を監視し、前記基準電圧の変動量が閾値を超えた場合に、前記基準電圧に異常が発生している旨を示す異常検知信号を出力する電圧監視回路を有し、
前記制御回路は、前記異常検知信号を受けると、前記バイアス回路に前記容量素子を、所定の期間、充電させることを特徴とする請求項４乃至６の何れか一項に記載のＰＬＬ回路。
【請求項８】
前記電圧監視回路は、ＰＬＬ回路の動作開始時に、前記異常検知信号を出力することを特徴とする請求項７に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−５５５３３（Ｐ２０１３−５５５３３Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９２８２４（Ｐ２０１１−１９２８２４）
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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