ＰＬＬ回路
【課題】本発明は、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することを目的とする。
【解決手段】本発明は、基準信号ＦＲＥＦと出力信号ＣＫＶの間の位相差が０になるような出力信号ＣＫＶを出力するＤＣＯ１と、位相差を示すデジタル信号を出力する位相検出器１０と、位相差を示すアナログ信号を出力し、デジタル信号の少なくとも最下位１ビットに相当し位相差として０を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有するＥＸＯＲ型位相比較器２１と、デジタル信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内に入ったとき、位相比較の主体を位相検出器１０からＥＸＯＲ型位相比較器２１へ切り替える切替制御部Ｓと、を備えることを特徴とするＰＬＬ回路Ｐである。
【解決手段】本発明は、基準信号ＦＲＥＦと出力信号ＣＫＶの間の位相差が０になるような出力信号ＣＫＶを出力するＤＣＯ１と、位相差を示すデジタル信号を出力する位相検出器１０と、位相差を示すアナログ信号を出力し、デジタル信号の少なくとも最下位１ビットに相当し位相差として０を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有するＥＸＯＲ型位相比較器２１と、デジタル信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内に入ったとき、位相比較の主体を位相検出器１０からＥＸＯＲ型位相比較器２１へ切り替える切替制御部Ｓと、を備えることを特徴とするＰＬＬ回路Ｐである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号に基づいて所望の周波数の信号を出力するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
【背景技術】
【０００２】
無線通信回路の周波数シンセサイザやクロック生成回路においてＰＬＬ回路が用いられている。近年、低電源電圧での動作が可能であり、チップサイズを縮小できるオールデジタルＰＬＬ（ＡＤＰＬＬ）回路が研究されている（例えば、非特許文献１を参照。）。
【０００３】
ＡＤＰＬＬ回路は、アナログＰＬＬ回路の電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｏｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）及びアナログ位相比較器の代替として、可変周波数発振器（ＤＣＯ：Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）及びデジタル位相比較器を備える。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】“ＡＬＬ−ＤＩＧＩＴＡＬ ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＺＳＩＺＥＲ ｉｎ ＤＥＥＰ−ＳＵＢＭＩＣＲＯＮ ＣＭＯＳ” Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ／Ｐｏｒａｓ Ｔ．Ｂａｌｓａｒａ 著
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デジタル位相比較器は、位相差とデジタル信号の間にステップ特性を有するため、ＤＣＯの制御電圧に対して制御されていない揺らぎを発生させて、Ｃ／Ｎを劣化させる。ここで、デジタル位相比較器は、デジタル信号のビット数を増やすならば、ＤＣＯの制御電圧に対して制御されていない揺らぎを小さくすることはできるがなくすことはできない。
【０００６】
アナログ位相比較器（特にＥＸＯＲ型）は、位相差とアナログ信号の間に線形特性を有するため、ＶＣＯの制御電圧に対して制御されていない揺らぎを発生させず、Ｃ／Ｎを向上させる。しかし、アナログ位相比較器は、高速な周波数の切り替えはできない。
【０００７】
そこで、前記課題を解決するために、本発明は、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、ロック動作を開始する際には、デジタル位相比較器を利用することにより、高速な周波数の切り替えを実現して、ロック動作を終了した後には、アナログ位相比較器を利用することにより、Ｃ／Ｎの向上を実現することとした。
【０００９】
具体的には、本発明は、基準信号と出力信号の間の位相差が０になるような前記出力信号を出力する発振部と、前記位相差を示すデジタル信号を出力するデジタル位相比較部と、前記位相差を示すアナログ信号を出力し、前記デジタル信号の少なくとも最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有するアナログ位相比較部と、前記デジタル信号が示す前記位相差が、前記デジタル信号の最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内に入ったとき、位相比較の主体を前記デジタル位相比較部から前記アナログ位相比較部へ切り替える切替制御部と、を備えることを特徴とするＰＬＬ回路である。
【００１０】
この構成によれば、最初のロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することができる。
【００１１】
また、本発明は、前記アナログ位相比較部は、前記デジタル信号の最下位１ビットに相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、前記アナログ信号が示す前記位相差が、前記デジタル信号の最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替えることを特徴とするＰＬＬ回路である。
【００１２】
この構成によれば、アンロックからのロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することができる。
【００１３】
また、本発明は、前記アナログ位相比較部は、前記デジタル信号の下位ｍビット（ｍ＞１）に相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、前記アナログ信号が示す前記位相差が、前記デジタル信号の下位ｎビット（ｍ＞ｎ＞１）に相当し前記位相差として０を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替えることを特徴とするＰＬＬ回路である。
【００１４】
この構成によれば、アンロックからのロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するうえに、上記の位相差が上記の範囲内をいずれの方向に外れたかを認識するＰＬＬ回路を提供することができる。
【発明の効果】
【００１５】
本発明は、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明のＰＬＬ回路の構成を示す図である。
【図２】デジタル位相検波特性を示す図である。
【図３】アナログ位相検波特性を示す図である。
【図４】最初のロック動作の処理を示す図である。
【図５】アンロックからのロック動作の処理を示す図である。
【図６】アナログ位相検波特性を示す図である。
【図７】アンロックからのロック動作の処理を示す図である。
【発明を実施するための形態】
【００１７】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。
【００１８】
（ＰＬＬ回路の概要）
本発明のＰＬＬ回路の構成を図１に示す。ＰＬＬ回路Ｐは、デジタルＰＬＬ回路Ｄ、アナログＰＬＬ回路Ａ、切替制御部Ｓ及び２分周器Ｆから構成される。ＰＬＬ回路Ｐが最初のロック動作を開始する際には、切替制御部ＳはデジタルＰＬＬ回路Ｄのデジタル位相比較器を利用する一方で、ＰＬＬ回路Ｐが最初のロック動作を終了した後には、切替制御部ＳはアナログＰＬＬ回路Ａのアナログ位相比較器を利用する。ＰＬＬ回路Ｐがアンロックからのロック動作を開始する際には、切替制御部ＳはデジタルＰＬＬ回路Ｄのデジタル位相比較器を利用する一方で、ＰＬＬ回路Ｐがアンロックからのロック動作を終了した後には、切替制御部ＳはアナログＰＬＬ回路Ａのアナログ位相比較器を利用する。
【００１９】
デジタルＰＬＬ回路Ｄは、ＤＣＯ１、Ｄ／Ａ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）２、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）３、ＴＤＣ４、サンプラ５、基準位相アキュムレータ６、乗算器７、可変位相アキュムレータ８、サンプラ９、位相検出器１０、ループフィルタ１１及びゲイン正規化回路１２から構成される。
【００２０】
ＤＣＯ１は、バラクタ（可変容量ダイオード）配列を持ち、発振周波数を２進数コードで制御することができる。ここで、ＤＣＯ１の発振周波数が広帯域で、切り替え周波数間隔が小さい場合は、バラクタのｂｉｔ数が実現不可能なほど多くなることがある。そこで、段階的なステップで周波数範囲を小さくし、周波数分解能を改善する方法（ディスクリートチューニング）で、実現可能なバラクタ配列を構成することができる。
【００２１】
例えば、２進数コードが入力される複数のバンクを持つバラクタ配列がある。第一バンクは４００ＭＨｚの可変範囲で２３１６ｋＨｚの周波数間隔でロックができ、第二バンクは１１８ＭＨｚの可変範囲で４６１ｋＨｚの周波数間隔でロックができ、第三バンクは１．５ＭＨｚの可変範囲で、２３ｋＨｚの周波数間隔でロックができる。第一バンク、第二バンク、第三バンクは、それぞれＰＶＴバンク、Ａｃｑｕｉｓｉｔｉｏｎバンク、Ｔｒａｃｋｉｎｇ（ｉｎｔｅｇｅｒ）バンクと呼ばれることがある。そして、第三バンクの１ｂｉｔにあたるバラクタサイズが基本的に最小サイズになる。
【００２２】
デジタルＰＬＬ回路Ｄへの要求として、上記第三バンクでロックできる周波数間隔より狭い間隔の周波数でロックすることが求められることもある。この場合、下位ビットを
Ｄ／Ａ２でアナログ電圧に変換してバラクタに入力する。Ｄ／Ａ２は、下位ビットとなるＴｒａｃｋｉｎｇ ｂｉｔｓ（ｆｒａｃｔｉｏｎａｌ）を、ＤＣＯ１のコントロール電圧に変換して、ＤＣＯ１のバラクタを制御する。ＬＰＦ３は、Ｄ／Ａ２が出力するアナログ信号について、高周波成分を除去して、ＤＣＯ１のバラクタに入力する。Ｄ／Ａ２の同期用信号として、リタイミングされた基準信号ＣＫＲを使用する。
【００２３】
ＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）４は、ＤＣＯ１の出力信号ＣＫＶと２分周器Ｆ後の基準信号ＦＲＥＦのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。
【００２４】
サンプラ５は、２分周器Ｆ後の基準信号ＦＲＥＦの立上りエッジをＤＣＯ１の出力信号ＣＫＶの立上りエッジに同期させ、リタイミングされた基準信号ＣＫＲを出力する。基準信号ＣＫＲにより系全体が同期動作する。例えば、基準位相アキュムレータ６やサンプラ９は、基準信号ＣＫＲに基づいてデータ更新タイミングを同期させる。
【００２５】
基準位相アキュムレータ６は、分周データＦＣＷを基準信号ＣＫＲのタイミングで累積し、位相検出器１０に出力する。乗算器７は、ＤＣＯ１におけるＤＣＯ分周周期とＴＤＣ４の出力の周期を調整するための正規化係数を乗じる。
【００２６】
可変位相アキュムレータ８は、ＤＣＯ１の出力信号ＣＫＶの立ち上がりエッジ毎に＋１カウントアップし、そのデジタル値を出力する。サンプラ９は、基準信号ＣＫＲの立ち上がりエッジで可変位相アキュムレータ８からの出力値を位相検出器１０へ出力する。すなわち、基準信号ＣＫＲの周期にＤＣＯ１の出力信号ＣＫＶの周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。
【００２７】
位相検出器１０は、基準位相アキュムレータ６の出力値、乗算器７の出力値、サンプラ９の出力値を演算により比較し、位相誤差としてループフィルタ１１へ出力する。ループフィルタ１１の出力は、ゲイン正規化回路１２へ入力される。
【００２８】
ゲイン正規化回路１２は、ループフィルタ１１の出力を元に、ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、Ｔｒａｃｋｉｎｇ（ｉｎｔｅｇｅｒ） ｂｉｔｓ、及びＴｒａｃｋｉｎｇ（ｆｒａｃｔｉｏｎａｌ） ｂｉｔｓのデジタル信号を出力する。
【００２９】
アナログＰＬＬ回路Ａは、ＥＸＯＲ型位相比較器２１、分周器２２、チャージポンプ２３及びループフィルタ２４から構成される。
【００３０】
ＥＸＯＲ型位相比較器２１は、基準信号ｆｒ及び分周器２２後のＤＣＯ１の出力信号ＣＫＶを入力して、チャージポンプ２３と合わせてこれらの信号についてのアナログ位相差信号を出力する。ループフィルタ２４は、チャージポンプ２３からアナログ位相差信号を入力して、位相同期動作に不要な高周波成分を除去する。ＤＣＯ１は、ループフィルタ２４からアナログ位相差信号を入力して、出力周波数及び出力位相を調整する。
【００３１】
ＤＣＯ１は、切替制御部ＳがデジタルＰＬＬ回路Ｄのデジタル位相比較器を利用するときには、ＤＣＯとして機能するが、切替制御部ＳがアナログＰＬＬ回路Ａのアナログ位相比較器を利用するときには、ＶＣＯ及びＤＣＯとして機能する。
【００３２】
（実施形態１）
次に、実施形態１の切替制御について説明する。ＤＣＯ１は、発振部に対応し、基準信号ＦＲＥＦと出力信号ＣＫＶの間の位相差が０になるような出力信号ＣＫＶを出力する。位相検出器１０は、デジタル位相比較部に対応し、位相差を示すデジタル信号を出力する。ＥＸＯＲ型位相比較器２１は、アナログ位相比較部に対応し、位相差を示すアナログ信号を出力し、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有する。
【００３３】
デジタル位相検波特性を図２に示す。位相検出器１０は、位相差とデジタル信号の間にステップ特性を有する。１ステップ分の位相差は、最下位１ｂｉｔ分の位相差である。
【００３４】
アナログ位相検波特性を図３に示す。ＥＸＯＲ型位相比較器２１は、位相差とアナログ信号の間に線形特性を有する。位相差の検出の範囲は、デジタル信号の最下位１ビットに相当する範囲であり、位相差として０を含む範囲である。
【００３５】
最初のロック動作において、切替制御部Ｓは、デジタル信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内に入ったとき、位相比較の主体を位相検出器１０からＥＸＯＲ型位相比較器２１へ切り替える。
【００３６】
最初のロック動作の処理を図４に示す。切替制御部Ｓは、位相比較の主体を位相検出器１０にセットする。ゲイン正規化回路１２は、ＤＣＯ１に、ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、及びＴｒａｃｋｉｎｇ ｂｉｔｓの順序で、デジタル信号を出力して、段階的な位相の引き込みを行う（ステップＳ１）。
【００３７】
切替制御部Ｓは、位相検出器１０が出力するデジタル信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内に入ったことを検出する（ステップＳ２）。そして、切替制御部Ｓは、ＤＣＯ１が参照するデジタル信号をホールドする（ステップＳ３）。さらに、切替制御部Ｓは、位相比較の主体を位相検出器１０からＥＸＯＲ型位相比較器２１へ切り替える（ステップＳ４）。
【００３８】
つまり、デジタルＰＬＬ回路Ｄを利用して、ある程度の精度まで位相の引き込みを行った後に、アナログＰＬＬ回路Ａを利用して、当該程度の精度を保ったうえでさらに高い精度まで位相の調整を行う。よって、最初のロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路Ｐを提供することができる。
【００３９】
アンロックからのロック動作において、切替制御部Ｓは、アナログ信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内を外れたとき、位相比較の主体をＥＸＯＲ型位相比較器２１から位相検出器１０へ切り替える。
【００４０】
アンロックからのロック動作の処理を図５に示す。切替制御部Ｓは、ＥＸＯＲ型位相比較器２１が出力するアナログ信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内を外れたことを検出する（ステップＳ１１）。そして、切替制御部Ｓは、位相比較の主体をＥＸＯＲ型位相比較器２１から位相検出器１０へ切り替えて、ステップＳ３のデジタル信号のホールドを解く（ステップＳ１２）。
【００４１】
ここで、位相差が上述の範囲内を大きく外れることはないならば、ゲイン正規化回路１２は、ＤＣＯ１に、Ｔｒａｃｋｉｎｇ ｂｉｔｓのみのデジタル信号を出力して、位相の引き込みを行えばよい（ステップＳ１３）。しかし、位相差が上述の範囲内を大きく外れることがあるならば、ゲイン正規化回路１２は、ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、及びＴｒａｃｋｉｎｇ ｂｉｔｓの順序で、デジタル信号を出力して、段階的な位相の引き込みを行えばよい。ステップＳ１４からステップＳ１６までは、それぞれステップＳ２からステップＳ４までと同様である。
【００４２】
つまり、デジタルＰＬＬ回路Ｄを利用して行った位相の引き込みの精度を確保できなくなったときに、デジタルＰＬＬ回路Ｄを利用して、当該程度の精度まで位相の引き込みを行った後に、アナログＰＬＬ回路Ａを利用して、当該程度の精度を保ったうえでさらに高い精度まで位相の調整を行う。よって、アンロックからのロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路Ｐを提供することができる。
【００４３】
（実施形態２）
次に、実施形態２の切替制御について説明する。ＤＣＯ１及び位相検出器１０は、実施形態１、２で同様である。ＥＸＯＲ型位相比較器２１は、アナログ位相比較部に対応し、位相差を示すアナログ信号を出力し、デジタル信号の下位ｍビット（ｍ＞１）に相当し位相差として０を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有する。
【００４４】
デジタル位相検波特性は、実施形態１、２で同様である。アナログ位相検波特性を図６に示す。ＥＸＯＲ型位相比較器２１は、位相差とアナログ信号の間に線形特性を有する。位相差の検出の範囲は、デジタル信号の下位ｍビット（ｍ＞１）に相当する範囲であり、位相差として０を含む範囲である。つまり、ＥＸＯＲ型位相比較器２１の位相差の検出範囲（デジタル信号の下位ｍビット分）は、位相検出器１０の位相差の検出精度（デジタル信号の最下位１ビット分）より広く設定されている。
【００４５】
最初のロック動作の処理は、実施形態１、２で同様である。アンロックからのロック動作の処理を図７に示す。切替制御部Ｓは、ＥＸＯＲ型位相比較器２１が出力するアナログ信号が示す位相差が、デジタル信号の下位ｎビット（ｍ＞ｎ＞１）に相当し位相差として０を含む位相差の範囲内を外れたことを検出する（ステップＳ２１）。実施形態１ではｍ＝１である一方、実施形態２ではｍ＞１であるため、実施形態２において実施形態１に加えてさらに、上記の位相差が上記の範囲内をいずれの方向に外れたかを認識するＰＬＬ回路Ｐを提供することができる。ステップＳ２２からステップＳ２６までは、それぞれステップＳ１２からステップＳ１６までと同様である。
【産業上の利用可能性】
【００４６】
本発明に係るＰＬＬ回路は、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立できるため、高いＣ／Ｎが要求されてＤＣＯが外付けとなる業務用無線機などにも対応できる。
【符号の説明】
【００４７】
Ｐ：ＰＬＬ回路
Ｄ：デジタルＰＬＬ回路
Ａ：アナログＰＬＬ回路
Ｓ：切替制御部
Ｆ：２分周器
１：ＤＣＯ
２：Ｄ／Ａ
３：ＬＰＦ
４：ＴＤＣ
５：サンプラ
６：基準位相アキュムレータ
７：乗算器
８：可変位相アキュムレータ
９：サンプラ
１０：位相検出器
１１：ループフィルタ
１２：ゲイン正規化回路
２１：ＥＸＯＲ型位相比較器
２２：分周器
２３：チャージポンプ
２４：ループフィルタ
【技術分野】
【０００１】
本発明は、基準信号に基づいて所望の周波数の信号を出力するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
【背景技術】
【０００２】
無線通信回路の周波数シンセサイザやクロック生成回路においてＰＬＬ回路が用いられている。近年、低電源電圧での動作が可能であり、チップサイズを縮小できるオールデジタルＰＬＬ（ＡＤＰＬＬ）回路が研究されている（例えば、非特許文献１を参照。）。
【０００３】
ＡＤＰＬＬ回路は、アナログＰＬＬ回路の電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｏｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）及びアナログ位相比較器の代替として、可変周波数発振器（ＤＣＯ：Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）及びデジタル位相比較器を備える。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】“ＡＬＬ−ＤＩＧＩＴＡＬ ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＺＳＩＺＥＲ ｉｎ ＤＥＥＰ−ＳＵＢＭＩＣＲＯＮ ＣＭＯＳ” Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ／Ｐｏｒａｓ Ｔ．Ｂａｌｓａｒａ 著
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デジタル位相比較器は、位相差とデジタル信号の間にステップ特性を有するため、ＤＣＯの制御電圧に対して制御されていない揺らぎを発生させて、Ｃ／Ｎを劣化させる。ここで、デジタル位相比較器は、デジタル信号のビット数を増やすならば、ＤＣＯの制御電圧に対して制御されていない揺らぎを小さくすることはできるがなくすことはできない。
【０００６】
アナログ位相比較器（特にＥＸＯＲ型）は、位相差とアナログ信号の間に線形特性を有するため、ＶＣＯの制御電圧に対して制御されていない揺らぎを発生させず、Ｃ／Ｎを向上させる。しかし、アナログ位相比較器は、高速な周波数の切り替えはできない。
【０００７】
そこで、前記課題を解決するために、本発明は、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、ロック動作を開始する際には、デジタル位相比較器を利用することにより、高速な周波数の切り替えを実現して、ロック動作を終了した後には、アナログ位相比較器を利用することにより、Ｃ／Ｎの向上を実現することとした。
【０００９】
具体的には、本発明は、基準信号と出力信号の間の位相差が０になるような前記出力信号を出力する発振部と、前記位相差を示すデジタル信号を出力するデジタル位相比較部と、前記位相差を示すアナログ信号を出力し、前記デジタル信号の少なくとも最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有するアナログ位相比較部と、前記デジタル信号が示す前記位相差が、前記デジタル信号の最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内に入ったとき、位相比較の主体を前記デジタル位相比較部から前記アナログ位相比較部へ切り替える切替制御部と、を備えることを特徴とするＰＬＬ回路である。
【００１０】
この構成によれば、最初のロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することができる。
【００１１】
また、本発明は、前記アナログ位相比較部は、前記デジタル信号の最下位１ビットに相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、前記アナログ信号が示す前記位相差が、前記デジタル信号の最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替えることを特徴とするＰＬＬ回路である。
【００１２】
この構成によれば、アンロックからのロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することができる。
【００１３】
また、本発明は、前記アナログ位相比較部は、前記デジタル信号の下位ｍビット（ｍ＞１）に相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、前記アナログ信号が示す前記位相差が、前記デジタル信号の下位ｎビット（ｍ＞ｎ＞１）に相当し前記位相差として０を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替えることを特徴とするＰＬＬ回路である。
【００１４】
この構成によれば、アンロックからのロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するうえに、上記の位相差が上記の範囲内をいずれの方向に外れたかを認識するＰＬＬ回路を提供することができる。
【発明の効果】
【００１５】
本発明は、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明のＰＬＬ回路の構成を示す図である。
【図２】デジタル位相検波特性を示す図である。
【図３】アナログ位相検波特性を示す図である。
【図４】最初のロック動作の処理を示す図である。
【図５】アンロックからのロック動作の処理を示す図である。
【図６】アナログ位相検波特性を示す図である。
【図７】アンロックからのロック動作の処理を示す図である。
【発明を実施するための形態】
【００１７】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。
【００１８】
（ＰＬＬ回路の概要）
本発明のＰＬＬ回路の構成を図１に示す。ＰＬＬ回路Ｐは、デジタルＰＬＬ回路Ｄ、アナログＰＬＬ回路Ａ、切替制御部Ｓ及び２分周器Ｆから構成される。ＰＬＬ回路Ｐが最初のロック動作を開始する際には、切替制御部ＳはデジタルＰＬＬ回路Ｄのデジタル位相比較器を利用する一方で、ＰＬＬ回路Ｐが最初のロック動作を終了した後には、切替制御部ＳはアナログＰＬＬ回路Ａのアナログ位相比較器を利用する。ＰＬＬ回路Ｐがアンロックからのロック動作を開始する際には、切替制御部ＳはデジタルＰＬＬ回路Ｄのデジタル位相比較器を利用する一方で、ＰＬＬ回路Ｐがアンロックからのロック動作を終了した後には、切替制御部ＳはアナログＰＬＬ回路Ａのアナログ位相比較器を利用する。
【００１９】
デジタルＰＬＬ回路Ｄは、ＤＣＯ１、Ｄ／Ａ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）２、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）３、ＴＤＣ４、サンプラ５、基準位相アキュムレータ６、乗算器７、可変位相アキュムレータ８、サンプラ９、位相検出器１０、ループフィルタ１１及びゲイン正規化回路１２から構成される。
【００２０】
ＤＣＯ１は、バラクタ（可変容量ダイオード）配列を持ち、発振周波数を２進数コードで制御することができる。ここで、ＤＣＯ１の発振周波数が広帯域で、切り替え周波数間隔が小さい場合は、バラクタのｂｉｔ数が実現不可能なほど多くなることがある。そこで、段階的なステップで周波数範囲を小さくし、周波数分解能を改善する方法（ディスクリートチューニング）で、実現可能なバラクタ配列を構成することができる。
【００２１】
例えば、２進数コードが入力される複数のバンクを持つバラクタ配列がある。第一バンクは４００ＭＨｚの可変範囲で２３１６ｋＨｚの周波数間隔でロックができ、第二バンクは１１８ＭＨｚの可変範囲で４６１ｋＨｚの周波数間隔でロックができ、第三バンクは１．５ＭＨｚの可変範囲で、２３ｋＨｚの周波数間隔でロックができる。第一バンク、第二バンク、第三バンクは、それぞれＰＶＴバンク、Ａｃｑｕｉｓｉｔｉｏｎバンク、Ｔｒａｃｋｉｎｇ（ｉｎｔｅｇｅｒ）バンクと呼ばれることがある。そして、第三バンクの１ｂｉｔにあたるバラクタサイズが基本的に最小サイズになる。
【００２２】
デジタルＰＬＬ回路Ｄへの要求として、上記第三バンクでロックできる周波数間隔より狭い間隔の周波数でロックすることが求められることもある。この場合、下位ビットを
Ｄ／Ａ２でアナログ電圧に変換してバラクタに入力する。Ｄ／Ａ２は、下位ビットとなるＴｒａｃｋｉｎｇ ｂｉｔｓ（ｆｒａｃｔｉｏｎａｌ）を、ＤＣＯ１のコントロール電圧に変換して、ＤＣＯ１のバラクタを制御する。ＬＰＦ３は、Ｄ／Ａ２が出力するアナログ信号について、高周波成分を除去して、ＤＣＯ１のバラクタに入力する。Ｄ／Ａ２の同期用信号として、リタイミングされた基準信号ＣＫＲを使用する。
【００２３】
ＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）４は、ＤＣＯ１の出力信号ＣＫＶと２分周器Ｆ後の基準信号ＦＲＥＦのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。
【００２４】
サンプラ５は、２分周器Ｆ後の基準信号ＦＲＥＦの立上りエッジをＤＣＯ１の出力信号ＣＫＶの立上りエッジに同期させ、リタイミングされた基準信号ＣＫＲを出力する。基準信号ＣＫＲにより系全体が同期動作する。例えば、基準位相アキュムレータ６やサンプラ９は、基準信号ＣＫＲに基づいてデータ更新タイミングを同期させる。
【００２５】
基準位相アキュムレータ６は、分周データＦＣＷを基準信号ＣＫＲのタイミングで累積し、位相検出器１０に出力する。乗算器７は、ＤＣＯ１におけるＤＣＯ分周周期とＴＤＣ４の出力の周期を調整するための正規化係数を乗じる。
【００２６】
可変位相アキュムレータ８は、ＤＣＯ１の出力信号ＣＫＶの立ち上がりエッジ毎に＋１カウントアップし、そのデジタル値を出力する。サンプラ９は、基準信号ＣＫＲの立ち上がりエッジで可変位相アキュムレータ８からの出力値を位相検出器１０へ出力する。すなわち、基準信号ＣＫＲの周期にＤＣＯ１の出力信号ＣＫＶの周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。
【００２７】
位相検出器１０は、基準位相アキュムレータ６の出力値、乗算器７の出力値、サンプラ９の出力値を演算により比較し、位相誤差としてループフィルタ１１へ出力する。ループフィルタ１１の出力は、ゲイン正規化回路１２へ入力される。
【００２８】
ゲイン正規化回路１２は、ループフィルタ１１の出力を元に、ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、Ｔｒａｃｋｉｎｇ（ｉｎｔｅｇｅｒ） ｂｉｔｓ、及びＴｒａｃｋｉｎｇ（ｆｒａｃｔｉｏｎａｌ） ｂｉｔｓのデジタル信号を出力する。
【００２９】
アナログＰＬＬ回路Ａは、ＥＸＯＲ型位相比較器２１、分周器２２、チャージポンプ２３及びループフィルタ２４から構成される。
【００３０】
ＥＸＯＲ型位相比較器２１は、基準信号ｆｒ及び分周器２２後のＤＣＯ１の出力信号ＣＫＶを入力して、チャージポンプ２３と合わせてこれらの信号についてのアナログ位相差信号を出力する。ループフィルタ２４は、チャージポンプ２３からアナログ位相差信号を入力して、位相同期動作に不要な高周波成分を除去する。ＤＣＯ１は、ループフィルタ２４からアナログ位相差信号を入力して、出力周波数及び出力位相を調整する。
【００３１】
ＤＣＯ１は、切替制御部ＳがデジタルＰＬＬ回路Ｄのデジタル位相比較器を利用するときには、ＤＣＯとして機能するが、切替制御部ＳがアナログＰＬＬ回路Ａのアナログ位相比較器を利用するときには、ＶＣＯ及びＤＣＯとして機能する。
【００３２】
（実施形態１）
次に、実施形態１の切替制御について説明する。ＤＣＯ１は、発振部に対応し、基準信号ＦＲＥＦと出力信号ＣＫＶの間の位相差が０になるような出力信号ＣＫＶを出力する。位相検出器１０は、デジタル位相比較部に対応し、位相差を示すデジタル信号を出力する。ＥＸＯＲ型位相比較器２１は、アナログ位相比較部に対応し、位相差を示すアナログ信号を出力し、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有する。
【００３３】
デジタル位相検波特性を図２に示す。位相検出器１０は、位相差とデジタル信号の間にステップ特性を有する。１ステップ分の位相差は、最下位１ｂｉｔ分の位相差である。
【００３４】
アナログ位相検波特性を図３に示す。ＥＸＯＲ型位相比較器２１は、位相差とアナログ信号の間に線形特性を有する。位相差の検出の範囲は、デジタル信号の最下位１ビットに相当する範囲であり、位相差として０を含む範囲である。
【００３５】
最初のロック動作において、切替制御部Ｓは、デジタル信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内に入ったとき、位相比較の主体を位相検出器１０からＥＸＯＲ型位相比較器２１へ切り替える。
【００３６】
最初のロック動作の処理を図４に示す。切替制御部Ｓは、位相比較の主体を位相検出器１０にセットする。ゲイン正規化回路１２は、ＤＣＯ１に、ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、及びＴｒａｃｋｉｎｇ ｂｉｔｓの順序で、デジタル信号を出力して、段階的な位相の引き込みを行う（ステップＳ１）。
【００３７】
切替制御部Ｓは、位相検出器１０が出力するデジタル信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内に入ったことを検出する（ステップＳ２）。そして、切替制御部Ｓは、ＤＣＯ１が参照するデジタル信号をホールドする（ステップＳ３）。さらに、切替制御部Ｓは、位相比較の主体を位相検出器１０からＥＸＯＲ型位相比較器２１へ切り替える（ステップＳ４）。
【００３８】
つまり、デジタルＰＬＬ回路Ｄを利用して、ある程度の精度まで位相の引き込みを行った後に、アナログＰＬＬ回路Ａを利用して、当該程度の精度を保ったうえでさらに高い精度まで位相の調整を行う。よって、最初のロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路Ｐを提供することができる。
【００３９】
アンロックからのロック動作において、切替制御部Ｓは、アナログ信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内を外れたとき、位相比較の主体をＥＸＯＲ型位相比較器２１から位相検出器１０へ切り替える。
【００４０】
アンロックからのロック動作の処理を図５に示す。切替制御部Ｓは、ＥＸＯＲ型位相比較器２１が出力するアナログ信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内を外れたことを検出する（ステップＳ１１）。そして、切替制御部Ｓは、位相比較の主体をＥＸＯＲ型位相比較器２１から位相検出器１０へ切り替えて、ステップＳ３のデジタル信号のホールドを解く（ステップＳ１２）。
【００４１】
ここで、位相差が上述の範囲内を大きく外れることはないならば、ゲイン正規化回路１２は、ＤＣＯ１に、Ｔｒａｃｋｉｎｇ ｂｉｔｓのみのデジタル信号を出力して、位相の引き込みを行えばよい（ステップＳ１３）。しかし、位相差が上述の範囲内を大きく外れることがあるならば、ゲイン正規化回路１２は、ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、及びＴｒａｃｋｉｎｇ ｂｉｔｓの順序で、デジタル信号を出力して、段階的な位相の引き込みを行えばよい。ステップＳ１４からステップＳ１６までは、それぞれステップＳ２からステップＳ４までと同様である。
【００４２】
つまり、デジタルＰＬＬ回路Ｄを利用して行った位相の引き込みの精度を確保できなくなったときに、デジタルＰＬＬ回路Ｄを利用して、当該程度の精度まで位相の引き込みを行った後に、アナログＰＬＬ回路Ａを利用して、当該程度の精度を保ったうえでさらに高い精度まで位相の調整を行う。よって、アンロックからのロック動作において、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路Ｐを提供することができる。
【００４３】
（実施形態２）
次に、実施形態２の切替制御について説明する。ＤＣＯ１及び位相検出器１０は、実施形態１、２で同様である。ＥＸＯＲ型位相比較器２１は、アナログ位相比較部に対応し、位相差を示すアナログ信号を出力し、デジタル信号の下位ｍビット（ｍ＞１）に相当し位相差として０を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有する。
【００４４】
デジタル位相検波特性は、実施形態１、２で同様である。アナログ位相検波特性を図６に示す。ＥＸＯＲ型位相比較器２１は、位相差とアナログ信号の間に線形特性を有する。位相差の検出の範囲は、デジタル信号の下位ｍビット（ｍ＞１）に相当する範囲であり、位相差として０を含む範囲である。つまり、ＥＸＯＲ型位相比較器２１の位相差の検出範囲（デジタル信号の下位ｍビット分）は、位相検出器１０の位相差の検出精度（デジタル信号の最下位１ビット分）より広く設定されている。
【００４５】
最初のロック動作の処理は、実施形態１、２で同様である。アンロックからのロック動作の処理を図７に示す。切替制御部Ｓは、ＥＸＯＲ型位相比較器２１が出力するアナログ信号が示す位相差が、デジタル信号の下位ｎビット（ｍ＞ｎ＞１）に相当し位相差として０を含む位相差の範囲内を外れたことを検出する（ステップＳ２１）。実施形態１ではｍ＝１である一方、実施形態２ではｍ＞１であるため、実施形態２において実施形態１に加えてさらに、上記の位相差が上記の範囲内をいずれの方向に外れたかを認識するＰＬＬ回路Ｐを提供することができる。ステップＳ２２からステップＳ２６までは、それぞれステップＳ１２からステップＳ１６までと同様である。
【産業上の利用可能性】
【００４６】
本発明に係るＰＬＬ回路は、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立できるため、高いＣ／Ｎが要求されてＤＣＯが外付けとなる業務用無線機などにも対応できる。
【符号の説明】
【００４７】
Ｐ：ＰＬＬ回路
Ｄ：デジタルＰＬＬ回路
Ａ：アナログＰＬＬ回路
Ｓ：切替制御部
Ｆ：２分周器
１：ＤＣＯ
２：Ｄ／Ａ
３：ＬＰＦ
４：ＴＤＣ
５：サンプラ
６：基準位相アキュムレータ
７：乗算器
８：可変位相アキュムレータ
９：サンプラ
１０：位相検出器
１１：ループフィルタ
１２：ゲイン正規化回路
２１：ＥＸＯＲ型位相比較器
２２：分周器
２３：チャージポンプ
２４：ループフィルタ
【特許請求の範囲】
【請求項１】
基準信号と出力信号の間の位相差が０になるような前記出力信号を出力する発振部と、
前記位相差を示すデジタル信号を出力するデジタル位相比較部と、
前記位相差を示すアナログ信号を出力し、前記デジタル信号の少なくとも最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有するアナログ位相比較部と、
前記デジタル信号が示す前記位相差が、前記デジタル信号の最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内に入ったとき、位相比較の主体を前記デジタル位相比較部から前記アナログ位相比較部へ切り替える切替制御部と、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記アナログ位相比較部は、前記デジタル信号の最下位１ビットに相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、
前記アナログ信号が示す前記位相差が、前記デジタル信号の最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替える
ことを特徴とする、請求項１に記載のＰＬＬ回路。
【請求項３】
前記アナログ位相比較部は、前記デジタル信号の下位ｍビット（ｍ＞１）に相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、
前記アナログ信号が示す前記位相差が、前記デジタル信号の下位ｎビット（ｍ＞ｎ＞１）に相当し前記位相差として０を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替える
ことを特徴とする、請求項１に記載のＰＬＬ回路。
【請求項１】
基準信号と出力信号の間の位相差が０になるような前記出力信号を出力する発振部と、
前記位相差を示すデジタル信号を出力するデジタル位相比較部と、
前記位相差を示すアナログ信号を出力し、前記デジタル信号の少なくとも最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有するアナログ位相比較部と、
前記デジタル信号が示す前記位相差が、前記デジタル信号の最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内に入ったとき、位相比較の主体を前記デジタル位相比較部から前記アナログ位相比較部へ切り替える切替制御部と、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記アナログ位相比較部は、前記デジタル信号の最下位１ビットに相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、
前記アナログ信号が示す前記位相差が、前記デジタル信号の最下位１ビットに相当し前記位相差として０を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替える
ことを特徴とする、請求項１に記載のＰＬＬ回路。
【請求項３】
前記アナログ位相比較部は、前記デジタル信号の下位ｍビット（ｍ＞１）に相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、
前記アナログ信号が示す前記位相差が、前記デジタル信号の下位ｎビット（ｍ＞ｎ＞１）に相当し前記位相差として０を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替える
ことを特徴とする、請求項１に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−５８８８１（Ｐ２０１３−５８８８１Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９５５８７（Ｐ２０１１−１９５５８７）
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
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