ＰＷＭ信号生成装置
【課題】ＰＷＭ信号生成装置において、回路規模を小さくして効果的に放射雑音等のノイズを低減する。
【解決手段】ＣＰＵ２０４、カウンタ２０１、レジスタ２０２、及びコンパレータ２０５は基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成する。ＴＦＦ２０６は基準クロックに応じて変動クロックを第１のＰＷＭ信号として出力する。ＴＦＦ２５１は基準クロックを所定の時間遅延させた遅延クロックに応じて変動クロックを第２のＰＷＭ信号として出力する。セレクタ２５２は第１及び第２のＰＷＭ信号を選択的にＰＷＭ信号として出力する。
【解決手段】ＣＰＵ２０４、カウンタ２０１、レジスタ２０２、及びコンパレータ２０５は基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成する。ＴＦＦ２０６は基準クロックに応じて変動クロックを第１のＰＷＭ信号として出力する。ＴＦＦ２５１は基準クロックを所定の時間遅延させた遅延クロックに応じて変動クロックを第２のＰＷＭ信号として出力する。セレクタ２５２は第１及び第２のＰＷＭ信号を選択的にＰＷＭ信号として出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ信号生成装置に関し、特に、ノイズレベルを低減することのできるＰＷＭ信号生成装置に関する。
【背景技術】
【０００２】
一般に、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の集積回路では、その内部クロックにおけるノイズを低減する必要がある。従来、ノイズの低減のため、ＳＳＣＧ（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ（周波数変調機能付きクロック発生回路）が用いられている。このＳＳＣＧでは、クロック信号の周波数を僅かに変動させて、クロック信号の周波数スペクトラムのピーク値を下げている。これによって、放射雑音等のノイズを低減させている。
【０００３】
例えば、ＳＳＣＧを用いた送信装置において、通信放射雑音を低減させるため、ＰＬＬ回路において、基本クロック信号から高速クロック信号を生成し、ＰＷＭ信号生成回路によって高速クロック信号を最小単位として通信クロック信号及び受信タイミング信号の各々を独立した任意の時間長のＰＷＭ信号として生成するようにしたものがある（特許文献１参照）。
【０００４】
ここでは、通信クロック信号においてそのオフタイム幅をパルス毎に変更して、任意の時間長において同一のパルス幅の通信クロック信号と同一のパルス数を有する通信クロック信号（つまり、ＰＷＭ信号）を生成するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２２４５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に記載の手法では、ＰＬＬ回路を複数の送信装置に適用しようとすると、不可避的に回路規模が増大するばかりでなく、効果的に放射雑音を低減することが困難となる。さらに、生成されるＰＷＭ信号の周期が、ＰＬＬ回路で生成する基本クロック信号の整数倍となって、ノイズを分散させることが困難となる。加えて、ノイズの強度が高いスペクトラムに対してはピーク値を下げることが難しい。いずれにしても、特許文献１に記載の手法では、回路規模を小さくして、効果的に放射雑音等のノイズを低減することが難しいという課題がある。
【０００７】
従って、本発明の目的は、回路規模を小さくして効果的に放射雑音等のノイズを低減することのできるＰＷＭ信号生成装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明によるＰＷＭ信号生成装置は、基準クロックに応じて動作してＰＷＭ信号を生成するＰＷＭ信号生成装置において、前記基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成するクロック生成手段と、前記基準クロックに応じて前記変動クロックを第１のＰＷＭ信号として出力する第１のＰＷＭ出力制御手段と、前記基準クロックを所定の時間遅延させた遅延クロックに応じて前記変動クロックを第２のＰＷＭ信号として出力する第２のＰＷＭ出力制御手段と、前記第１及び前記第２のＰＷＭ信号を選択的に前記ＰＷＭ信号として出力する選択手段とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＰＷＭ信号の周波数を僅かに変動させて出力する際、回路規模を小さくして効果的に放射雑音等のノイズを低減することができるという効果がある。
【図面の簡単な説明】
【００１０】
【図１】一般的なＰＷＭ信号生成装置の一例を示すブロック図である。
【図２】図１に示すＰＷＭ信号生成装置の動作を説明するためのフローチャートである。
【図３】本発明の実施の形態によるＰＷＭ信号生成装置の一例についてその概念を説明するためのブロック図である。
【図４】図３で説明した動作原理を用いたハードウェア構成の一例を示す図である。
【図５】図４に示すタイミング回路の一例を説明するための図であり、（ａ）はその構成の一例を示すブロック図、（ｂ）は（ａ）に示すフルアダーの真理値表を示す図である。
【図６】図４に示すＰＷＭ信号生成装置の動作を説明するためのタイムチャートの一例を示す図である。
【図７】図４に示すＰＷＭ信号生成装置の動作を説明するためのタイムチャートの他の例を示す図である。
【図８】図４に示すＰＷＭ信号生成装置の動作を説明するためのタイムチャートのさらに他の例を示す図である。
【図９】図４に示す下位ビット制御回路の構成を示すブロック図である。
【図１０】図９に示す出力モード設定レジスタのレジスタ値に応じた信号出力を説明するための図である。
【図１１】図９に示す出力モード設定レジスタのレジスタ値が”０１”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【図１２】図９に示す出力モード設定レジスタのレジスタ値が”０２”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【図１３】図９に示す出力モード設定レジスタのレジスタ値が”０３”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【図１４】図４に示すクロック選択制御回路の動作の一例を説明するための図であり、（ａ）は図４に示すクロック選択回路の構成の一例を示すブロック図、（ｂ）は図４に示すセレクタによる選択動作の一例を示す図である。
【図１５】図４に示す１ショット回路の一例を示すブロック図である。
【図１６】図４に示すクロック選択制御回路の動作の他の例を説明するための図であり、（ａ）は図４に示すクロック選択制御回路の構成の他の例を示すブロック図、（ｂ）は図４に示すセレクタ１３による選択動作の他の例を示す図である。
【図１７】図４に示すＰＷＭ信号生成装置を用いた通信装置の一例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態によるＰＷＭ信号生成装置について図面を参照して説明する。
【００１２】
まず、本発明の実施の形態によるＰＷＭ信号生成装置の理解を容易にするため、一般的なＰＷＭ信号生成装置の一例について説明することにする。
【００１３】
図１は、一般的なＰＷＭ（パルス幅変調）信号生成装置の一例を示すブロック図である。
【００１４】
図１を参照すると、図示のＰＷＭ信号生成装置は、自走のｎビット（一般的には，ｎはニブル（ｎｉｂｂｌｅ）の整数倍）で構成されたバイナリーカウンタ２０１を有している。レジスタ２０２はバイナリーカウンタ２０１と同一のビット長（レジスタ長）で構成されている。デジタルコンパレータ２０５はバイナリーカウンタ２０１及びレジスタ２０２の各々のＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）〜ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）をビット毎に比較して、全ビットの値が一致した際にその出力を“１”とする。
【００１５】
デジタルコンパレータ２０５の出力は、信号線２１０に出力され、Ｔ−フリップフロップ（以下ＴＦＦという）２０６のＴ入力端子に入力されるとともに、ＣＰＵ２０４の割り込み入力端子に入力される。ＲＯＭ２０３にはデータ及び実行プログラムが記録され、ＣＰＵ２０４はＲＯＭ２０３をアクセスしてデータ及び実行プログラムを読み込む。さらに、ＣＰＵ２０４にはレジスタ２０２の出力が信号線２０９を介して入力され、ＣＰＵ２０４の演算出力端子は信号線２１２を介してレジスタ２０２の信号入力端子に接続されている。
【００１６】
システムクロックが信号線２０７を介してカウンタ２０１とＣＰＵ２０４のクロック信号入力端子とに与えられ、さらに、システムクロックは、同期をとるため、デジタルコンパレータ２０５に与えられる。そして、カウンタ２０１の制御信号入力端子Ｒには、ＣＰＵ２０４の制御信号出力端子が信号線２１３を介して接続されている。
【００１７】
図２は、図１に示すＰＷＭ信号生成装置の動作を説明するためのフローチャートである。
【００１８】
図１及び図２を参照して、いまシステムリセットが行われ（ステップＳ２１）、ＣＰＵ２０４は動作可能な状態となると、ＣＰＵ２０４はＲＯＭ２０３からＰＷＭの制御情報、例えば，信号波形のロウ（Ｌ）レベル期間のデータ（以下、Ｌレベルデータと呼ぶ）を読み出す（ステップＳ２２）。そして、ＣＰＵ２０４は当該データをレジスタ２０２にセットする（ステップＳ２３）。ＣＰＵ２０４は信号線２１３を介してカウンタ２０１にカウント開始信号を送出する（ステップＳ２４）。これによって、カウンタ２０１はカウントを開始する。
【００１９】
カウンタ２０１が、例えば、バイナリアップカウンタであるとすると、カウンタ２０１は信号線２０７を介して入力されるシステムクロックに同期してカウントアップする。そして、デジタルコンパレータ２０５はカウンタ２０１のカウント値とレジスタ２０２にセットされたＬレベルデータとを比較して（ステップＳ２５）、カウント値とＬレベルデータとが一致するか否かを判定する（ステップＳ２６）。カウント値とＬレベルデータとが一致すると（ステップＳ２６において、ＹＥＳ）、デジタルコンパレータ２０５は、信号線２１０上に“１”を示す信号を出力する。
【００２０】
ＣＰＵ２０４は、信号線２１４を介して予めクリア信号をＴＦＦ２０６に送って、ＴＦＦ２０６をリセットする。このため、デジタルコンパレータ２０５の出力が”１”となると、ＴＦＦ２０６の出力信号が反転し（ステップＳ２７）、出力端子２１１に現われる出力信号が“Ｌ”から“Ｈ”に変化する。
【００２１】
一方、デジタルコンパレータ２０５の出力はＣＰＵ２０４に対する割り込み信号となる。ＣＰＵ２０４が割り込み信号を検出すると（ステップＳ２８）、ＣＰＵ２０４はＲＯＭ２０３から、信号波形を新たに生成するハイ（Ｈ）レベルの期間のデータ（以下、Ｈレベルデータという）を読み出す（ステップＳ２９）。そして、ＣＰＵ２０４はＨレベルデータとレジスタ２０３にセットされたデータ（レジスタデータ）との和を求めて、和データとしてレジスタ２０２に再セットする。（ステップＳ３０）。この際、ＣＰＵ２０４は和のキャリーは切り捨てる。
【００２２】
その後、図示のステップＳ３１〜Ｓ３４において同様の動作を繰り返す。そして、ＣＰＵ２０４は、ステップＳ３５においてＲＯＭから次のＬレベルデータを読み出し、このＬレベルとレジスタデータとを加算してレジスタ２０２にセットする（ステップＳ３６）。その後、処理はステップＳ２５に戻って、以後同様にして処理が繰り返される。この結果、出力端子２１１から所望のＰＷＭ信号が出力される。
【００２３】
ここで、図１に示すＰＷＭ信号生成装置を適用したＰＷＭ信号生成装置の一例について説明する。
【００２４】
図３は、本発明の実施の形態によるＰＷＭ信号生成装置の一例についてその概念を説明するためのブロック図である。
【００２５】
図３を参照して、図示のＰＷＭ信号生成装置は、図１に示す構成に加えてバッファ２５０、ＴＦＦ（Ｔタイプフリップフロップ）２５１、及びセレクタ（選択手段）２５２を有している。そして、図３に示す例では、ＣＰＵ（制御手段）２０４の処理が後述するように図１で説明したＣＰＵ２０４の処理と異なり、さらに、ＴＦＦ２０６として同期型ＴＦＦが用いられる。
【００２６】
図３に示すＰＷＭ信号生成装置では、バッファ２５０の入力端子がクロック信号線２０７に接続され、バッファ２５０の出力端子がＴＦＦ２５１のクロック入力端子に接続されている。ＴＦＦ２５１のリセット端子は信号線２１４に接続されており、ＴＦＦ２５１のＱ出力端子は、２入力セレクタ２５２の一方の入力端子に接続されている。また、２入力セレクタ２５２の他方の入力端子には、ＴＦＦ２０６のＱ出力端子が接続されている。なお、基準クロックはカウンタ２０７（カウント手段）に与えられ、カウンタ２０７は基準クロックのパルス数をカウントする。そして、カウンタ２０７はカウント値をデジタルコンパレータ２０５（比較手段）に与える。
【００２７】
さらに、２入力セレクタ２５２の出力端子は、信号出力端子２１１に接続されており、２入力セレクタ２５２の制御信号入力端子は、ＣＰＵ２０４の制御信号出力端子に接続されている。ＴＦＦ２０６のクロック入力端子は、クロック信号線２０７に接続されており、ＴＦＦ２５１及び２０６のＴ入力端子は信号線２１０に接続されている。
【００２８】
図３に示す例では、説明を簡単にするため、追加クロックを単一のバッファ２５０による遅延クロックとしている（つまり、バッファ２５０によって、基準クロックを所定の遅延時間遅延させて、遅延クロックとしている）。ＲＯＭ２０３にはオン期間（ＯＮ期間）を示すオンタイム情報及びオフ期間（ＯＦＦ期間）を示すオフタイム情報（パルス幅データ）が格納されている。そして、オンタイム情報及びオフタイム情報におけるＬＳＢを、追加クロック（遅延クロック）に対応する情報（以下、ＬＳＢ情報と呼ぶ）とする。
【００２９】
ＬＳＢ情報（予め規定されたビット）が”０”（第１の値）であると、２入力セレクタ２５２に対する入力がＴＦＦ２０６のＱ出力端子に接続され、かつＴＦＦ２０６の出力信号がクロック信号線２０７上のクロック信号の立ち上がりに同期して出力される。
【００３０】
一方、図２で説明したように、ＬＳＢ情報とレジスタ２０２（レジスタ手段）にセットされたレジスタデータ（レジスタ値）とを加算した結果が”１”（第２の値）であると、ＬＳＢのビット時間分だけ出力タイミングをずらす必要が生じる。このため、ＣＰＵ２０４は、ＴＦＦ２５１の出力信号が出力端子２１１に出力されるように、２入力セレクタ２５２に制御信号を送出する。この結果、出力端子２１１に現われる出力信号はバッファ２５０の遅延時間分（例えば、δ時間分）だけ遅れて出力されることになる。その後、ＬＳＢ情報を立てないと、このクロックのタイミングで動作が持続される。
【００３１】
このように、セレクタ２５２は選択的にＴＦＦ２０６及びＴＦＦ２５１に接続されることになる。
【００３２】
一方、ビット情報を１減らす情報をＬＳＢ情報に加えれば，次のＰＷＭ信号生成タイミングにおいて、それ以前のＬＳＢ情報と加算された結果を”０”にして、ＴＦＦ２０６の出力が２入力セレクタ２５２によって選択されて、結果的に出力端子２１１から出力される出力信号（クロック信号）の周波数が変動することになる。
【００３３】
図３に示す例においては、ＣＰＵ２０４、レジスタ２０２、カウンタ２０１、及びデジタルコンパレータ２０５が基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成するクロック生成手段として機能している。また、ＴＦＦ２０６が基準クロックに応じて変動クロックを第１のＰＷＭ信号として出力する第１のＰＷＭ出力制御手段として機能し、ＴＦＦ２５１が基準クロックを所定の時間遅延させた遅延クロックに応じて変動クロックを第２のＰＷＭ信号として出力する第２のＰＷＭ出力制御手段として機能する。
【００３４】
続いて、図３で説明した動作原理を用いたＰＷＭ信号生成装置の一例について説明する。
【００３５】
図４は、図３で説明した動作原理を用いたＰＷＭ信号生成装置のハードウェア構成の一例を示す図である。
【００３６】
図４に示すＰＷＭ信号生成装置では、フリーランカウンタ１、このフリーランカウンタ１と同一のビット幅を有するレジスタ２、及びアダー（加算器）１４を有している。最も簡単な例では、２進フリーランカウンタ、２進のアダーが用いられる。図示の例では、フリーランカウンタ１のカウント値とレジスタ２のレジスタ値とをクロックのカウント毎に比較する。そして、一致したタイミングでレジスタ値にＯＮ幅データ又はＯＦＦ幅データを交互にアダー１４によって加算する。この加算値がレジスタ２に再設定される。さらに、一致信号が出力される毎に出力レジスタの値をトグルして、ＰＷＭ信号を生成する。なお、ビット数は、任意のＮビット（Ｎは２以上の整数）で実現することができる。
【００３７】
ここでは、一致信号が出力される毎、つまり、クロックの立ち上がりにおいてトグルするレジスタとして、ＴＦＦ１１、１２、３１、３２、３３、３４を備えている。そして、ＴＦＦ１１、１２、３１、３２、３３、及び３４にそれぞれバッファ２６〜３０によってＣＬＫ＿ＩＮ端子から与えられるクロック信号を所定の遅延時間ずらして加える。
【００３８】
ＴＦＦ１１、１２、及び３１〜３４のＱ出力端子は、それぞれセレクタ１３の入力端子に接続されており、セレクタ１３において、ＴＦＦ１１、１２、及び３１〜３４のいずれかの出力信号をＰＷＭＯＵＴ出力端子２１にＰＷＭ信号として出力する。そして、セレクタ１３によって逐次ＰＷＭ信号を切り替えて、周波数、オンタイム、及びオフタイムの微調整を行う。
【００３９】
いま、Ｎ＝８とすると、フリーランバイナリカウンタ１は８ビットカウンタとなり、レジスタ２は８ビット長８のレジスタとなる。そして、コンパレータ３はビット毎にカウンタ１のカウント値とレジスタ２のレジスタ値とを比較する。そして、全ビットの値が一致すると、コンパレータ３は”１”を示す出力信号（比較結果信号）を出力する。コンパレータ３の出力信号はＤＦＦ４のＤ入力端子に与えられる。さらに、コンパレータ３の出力信号はＴＦＦ１１、１２、及び３１〜３４のＴ入力端子に与えられる。
【００４０】
これらＴＦＦ１１、１２、及び３１〜３４の各々は、Ｔ入力端子に”１”が現われると、そのクロック端子に与えられるクロック信号がＬレベルからＨレベルに立ち上がる際、出力信号が反転するように動作する。
【００４１】
ＴＦＦ１１のクロック入力端子には、ＣＬＫ＿ＩＮ端子２０から与えられるクロック信号が入力される。ＣＬＫ＿ＩＮ端子２０はバッファ２６の入力端子に接続されている。そして、バッファ２６〜３０が順次接続され、バッファ２６〜３０の出力端子はそれぞれＴＦＦ１２及び３１〜３４のクロック入力端子に接続されている。
【００４２】
さらに、ＣＬＫ＿ＩＮ入力端子２０は、カウンタ１及びＤＦＦ４のクロック入力端子に接続されている。ＴＦＦ１１、１２、及び３１〜３４のＱ出力端子は、それぞれセレクタ１３の入力端子に接続され、セレクタ１３の出力端子はＰＷＭＯＵＴ出力端子２１に接続されている。そして、ＴＦＦ１１、１２、及び３１〜３４のＱ出力信号はセレクタ１３の選択制御端子に印加される選択信号に応じていずか１つが選択されてＰＷＭＯＵＴ出力端子２１に出力される。
【００４３】
なお、セレクタ１３の選択制御端子は、クロック選択制御回路２４の出力端子に接続されている。また、ＴＦＦ１１のＱ出力端子はＤＦＦ１０のＤ入力端子に接続されている。
【００４４】
図示のＰＷＭ信号生成装置は、タイミング回路１７及び１８を有している。図５は図４に示すタイミング回路１７及び１８の一例を説明するための図である。そして、図５（ａ）はその構成の一例を示すブロック図であり、図５（ｂ）は図５（ａ）に示すフルアダー７−１及び７−２の真理値表を示す図である。
【００４５】
図５（ａ）において、タイミング回路１７はＰＷＭ出力信号のタイミングを微小変調するための制御信号情報が入力される度に加算する。タイミング回路１８は、この加算結果に応じてＰＷＭＯＵＴに出力されるべき出力信号を選択するための制御信号を生成する。さらに、タイミング回路１７は、後述する補正情報を生成する。
【００４６】
図４、図５（ａ）、及び図５（ｂ）を参照して、タイミング回路１８の制御信号出力端子、つまり、ＤＦＦ２−８、７−７のＱ出力端子は、それぞれＯＵＴＳＥＬ１及びＯＵＴＳＥＬ２端子２−１０及び７−９を介して、クロック選択制御回路２４（図４）に接続されている。ＤＦＦ２−８及び７−７のクロック入力端子は、ＣＰ入力端子２−９を介してＤＦＦ４（図４）のＱ出力端子に接続されている。
【００４７】
また、ＤＦＦ２−８のＤ入力端子は、フルアダー７−１のＳ出力端子に接続されている。そして、ＤＦＦ７−７のＤ入力端子は、フルアダー７−２のＳ出力端子に接続されている。フルアダー７−１及び７−２は、２つのデータ入力端子Ａ及びＢとキャリー入力端子Ｃｉ、キャリー出力端子Ｃ、及び加算結果出力端子Ｓを有している。フルアダー７−１及び７−２の各々は、図５（ｂ）の真理値表に示すように非同期に動作する。
【００４８】
フルアダー７−１のＣｉ入力端子は、接地（ＧＮＤ）されており、この結果、フルアダー７−１のＣｉ入力端子には常にゼロが入力される。フルアダー７−１のＡ入力端子は入力端子２−５に接続され、そのＳ出力端子はＤＦＦ２−２のＤ入力端子に接続されている。そして、ＤＦＦ２−２のＱ出力端子がフルアダー７−１のＢ入力端子に接続されている。
【００４９】
フルアダー７−１のＣ出力端子はフルアダー７−２のＣｉ入力端子に接続されている。フルアダー７−２のＡ入力端子は入力端子７−８に接続され、そのＳ出力端子はＤＦＦ７−１０のＤ入力端子に接続されている。そして、ＤＦＦ７−１０のＱ出力端子がフルアダー７−２のＢ入力端子に接続されている。なお、フルアダー７−２のＣ出力端子はオープンとなっている。
【００５０】
クロック入力端子２−１８は、ＤＦＦ２−２及び７−１０のクロック入力端子に接続されている。ＤＦＦ２−２のＱバー出力端子は、２入力ＡＮＤゲート２−１１の一方の入力端子に接続されている。ＤＦＦ２−２のＤ入力端子は、２入力ＯＲゲート７−３の一方の入力端子に接続されている。ＤＦＦ７−１０のＤ入力端子は、２入力ＯＲゲート７−３の他方の入力端子に接続されている。２入力ＯＲゲート７−３の出力端子は２入力ＡＮＤゲート７−４の一方の入力端子とインバータ２−１４の入力端子とに接続されている。
【００５１】
２入力ＡＮＤゲート７−４の出力端子は出力端子２−７に接続されている。また、ＯＲゲート２−１２の一方の入力端子がＤＦＦ７−１０のＱ出力端子に接続され、ＯＲゲート２−１２の他方の入力端子がＤＦＦ２−２のＱ出力端子に接続されている。ＯＲゲート２−１２の出力端子はＡＮＤゲート２−１３の一方の入力端子に接続され、ＡＮＤゲート２−１３の他方の入力端子はインバータ２−１４の出力端子に接続されている。ＡＮＤゲート２−１３の出力端子は出力端子２−１５に接続されている。また、ＡＮＤゲート７−４の他方の入力端子は、２−１１の２入力ＡＮＤゲートの出力端子に接続され、２−１１の他方の入力端子は、７−１０のＱバー出力端子に接続されている。
【００５２】
出力端子２−７及び２−１５は、それぞれ２入力ＯＲゲート５４（図４）の入力端子に接続され、出力端子２−１５はさらにセレクタ１５−３の制御信号入力端子に接続されている。２入力ＯＲゲート５４の出力端子は、セレクタ１６の制御信号入力端子に接続されている。
【００５３】
ＤＦＦ４のＱ出力端子はレジスタ２のクロック入力端子に接続されるとともに、ＤＦＦ５のＤ入力端子に接続されている。ＤＦＦ５のＱ出力端子は、ＤＦＦ１０のクロック入力端子に接続されている。また、ＤＦＦ５のＱ出力端子はクロック入力端子２−１８に接続されている。ＤＦＦ５のクロック端子はｃｌｋ＿ＩＮ入力端子２０に接続され、ＤＦＦ５はこの信号の立下り毎にＤ入力の信号がＱ出力端子に出力されるように、クロックの逆相でデータをラッチするように動作する。
【００５４】
クロック微調制御回路２３のオン幅制御情報出力端子３−１４−１及びオフ幅制御情報制御信号出力端子３−１４−２がそれぞれセレクタ８の入力端子に接続されている。そして、クロック微調制御回路２３はセレクタ８の選択信号入力端子の情報によって各々２ビットからなる２つの制御信号のいずれかをセレクタ８の出力端子に接続する。セレクタ８の出力端子は、そのＬＳＢ側がタイミング回路１７の入力端子２−５に接続され、ＭＳＢ側が入力端子７−８に接続されている。
【００５５】
基本波形データ入力用レジスタ６及び７はＰＷＭを生成するためのレジスタであり、基本波形データ入力用レジスタ６及び７はセレクタ９の入力端子に接続されている。そして、基本波形データ入力用レジスタ６及び７はセレクタ９の選択信号入力端子によって、レジスタ６及び７のいずれか一方の信号を出力端子９に接続する。セレクタ８及び９の選択信号入力端子は、ＤＦＦ１０のＱ出力端子に接続されている。アダー１４は非同期に動作し、セレクタ９の出力端子に出力された信号とレジスタ２の出力端子に出力された信号とを加算して、アダー１４の出力端子に出力する。
【００５６】
アダー１４の出力端子はセレクタ１６の一方の入力端子群に接続されるとともに、アダー１５の一方のバス入力端子に接続されている。アダー１５の出力がセレクタ１６の他方の入力端子群に接続されている。アダー１５の他方のバス入力端子群には、セレクタ１５−３の出力端子が接続され、セレクタ１５−３の一方のセレクタ入力端子には、定数値”０００００００１Ｂ”１５−２が加わり、その他方のセレクタ入力端子には定数値１５−４の”１１１１１１１１Ｂ”１５−４が加わる。出力端子２−１５が”１”のとき、定数値１５−４で示す値がアダー１５で加算される。２−１５が“０”のとき、定数値１５−２で示す値がアダー１５で、アダー１４での演算結果と加算される。すなわち、定数値１５−２及び１５−４のうち選択された定数値が、アダー１４の出力値と非同期に加算演算されて、アダー１５の出力端子に出力される。
【００５７】
なお、上述の構成では、カウンタ又はレジスタがオーバーフローしてゼロにイニシャライズしても、持続的にＰＷＭの信号を生成することができるカウンタ構成、レジスタ構成、及びアダー構成が必要である。原則的にバイナリーで演算する場合には、バイナリーカウンタを用いれば、最もシンプルな構成となるが、他の構成をもちいるようにしてもよい。
【００５８】
セレクタ１６の出力バスはレジスタ２の入力バスに接続されている。ＯＲ回路５０、１ショット回路５２、及び遅延バッファ５３は、原クロックの２分周クロックまで生成できるタイミングを生成するために付加されている。ＯＲ回路５０、１ショット回路５２、及び遅延バッファ５３による信号制御のため、ＤＦＦ４及び５はＲＳＴＸがゼロの際に初期化される。すなわち、ＤＦＦ４及び５のＱ出力端子がゼロとなるように、ＯＲ回路５０の一端とインバータ５１とを介してＲＳＴＸからの信号が入力される。
【００５９】
つまり、ＲＳＴＸがインバータ５１の入力端子に接続され、インバータ５１の出力端子がＯＲ回路５０の一方の入力端子に接続され、ＯＲ回路５０の他方の入力端子は１ショット回路５２の出力端子に接続されている。１ショット回路５２の入力端子は遅延バッファ５３の出力端子に接続され、遅延バッファ５３の入力端子はＤＦＦ５のＱ出力端子に接続されている。また、ＯＲ回路５０の出力端子はＤＦＦ４及び５のＤＦＦのリセット端子に接続されている。
【００６０】
図６〜図８は、図４に示すＰＷＭ信号生成装置の動作を説明するためのタイムチャートである。
【００６１】
図６〜図８に示すタイムチャートでは、説明の便宜上Ｎ＝８とした例が示されている。また、図４に示すＰＷＭ信号生成装置では、リセット回路が示されていないが、リセットの際カウンタ１及びレジスタ６及び７を除いて全てのＤＦＦのＱ出力端子の値は非同期にゼロに初期化されるものとする。また、レジスタ２もゼロに初期化され、ＴＦＦ１１及び１２のＱ出力端子もゼロに初期化される。但し、レジスタ６、７、１５−２、及び１５−４は、リセットの際においても変化しない固定値が予め与えられるレジスタとする。
【００６２】
Ｎ＝８であるため、カウンタ１及び、レジスタ２のビット長は８ビットであり、カウンタ１はリセットの際にそのＱ出力が”ＦＦ”にリセットされるものとする。
【００６３】
ここで、リセット解除後のＰＷＭ信号生成装置の動作について説明する。なお、予めレジスタ６には”２Ｈ”の値が、レジスタ７にも”２Ｈ”の値が設定されているものとする。
【００６４】
図４及び図６〜図８を参照して、カウンタ１はＣＬＫ＿ＩＮ２０のクロックの立ち上がり毎に１カウントアップして、リセット解除後１クロックが立ち上がるとカウンタ１は”ＦＦ”から１カウントアップして”００”となる。その結果、カウンタ１の値（カウント値）はレジスタ２の値と同一の値となる（リセットでレジスタは”００”に初期化されている）。
【００６５】
これによって、当該タイミングにおいてコンパレータ３の出力端子の値が”１”となり、その次のクロックの立下りで、ＴＦＦ１２のＱ出力端子が”１”となる。さらに、その次のクロックの立上がりで、ＤＦＦ４のＱ出力端子に”１”がセットされるとともに、ＴＦＦ１１のＱ出力端子も”１”にセットされる。
【００６６】
従って、レジスタ２にオンタイムレジスタ７のＬＳＢ１ビットを除く全てのビット情報とレジスタ２のレジスタ値”０”との加算結果がラッチされる。ここでは、レジスタ２に”２Ｈ＃の値が設定されることになる（つまり、オンタイムレジスタ７の値である”２Ｈ”が設定される）。
【００６７】
リセットの際、レジスタ１０のＱ出力端子は”０”に初期化されており、当該条件では，ＯＮレジスタ７のデータ及び下位ビット制御回路２３の初期出力値が、セレクタ９及び８を介してアダー１４とタイミング回路１７及び１８の入力データとして設定される。
【００６８】
後述するように、下位ビット制御回路２３の初期値は”０”であるから、図５（ａ）に示す入力端子２−５及び７−８には、値”０”が印加される。ＤＦＦ２−２及び７−１０は予めリセットされているので、そのＱ出力端子は”０”である。このため、フルアダー７−１及び７−２のＳ出力端子には”０”が出力される。従って、ＤＦＦ４のＱ出力端子に”１”がセットされたタイミングで、フルアダー７−１のＳ出力端子の出力信号”０”がＤＦＦ２−８にラッチされ、フルアダー７−２のＳ出力端子の出力信号”０”がＤＦＦ７−７にラッチされる。
【００６９】
セレクタ１３は、下位ビット制御回路２３及びクロック選択制御回路２４の初期化よってＴＦＦ１１の出力を出力端子２１に出力するモードが設定されている。同時に当該タイミングにおいては、タイミング回路１７の出力端子２−１５及び２−７は”０”となり、セレクタ１６はアダー１４の出力端子がレジスタ２に接続されるモードとなっている。
【００７０】
カウンタ１は１カウントアップされて、コンパレータ３の出力端子が”０”となる。次にＣＬＫ＿ＩＮ２０に入力されるクロックの立下りで、ＤＦＦ４のＱ出力端子の”１”が、ＤＦＦ５のＱ出力端子にラッチされる。その結果、ＤＦＦ１０のＱ出力端子にＴＦＦ１１のＱ出力端子にセットされた”１”がラッチされ、セレクタ８及び９の選択制御端子における選択情報が”１”から”０”に変更される。そしてセレクタ８及び９の出力端子には、オフタイムレジスタ６のデータ及びこれに対応する下位ビット制御情報がそれぞれ下位ビット制御回路２３及オフタイムレジスタ６から出力される。
【００７１】
つまり、セレクタ９の出力端子からの出力信号は、オンタイムレジスタ７のデータからオフタイムレジスタ６のデータに切り替えられ、”２Ｈ”から”２Ｈ”に変化する（同一のデータである）。また、セレクタ８の出力は下位ビット制御回路２３のオンタイムのビットデータからオフタイムのＬＳＢのビットデータに替わる。
【００７２】
このようにして、ＰＷＭ信号生成装置は図６〜図８に示すタイミングで動作して、下位ビット制御回路２３がその制御信号を図６〜図８に示すタイミングで出力する。これによって、図６〜図８に示すオンタイムでのみ微小時間δで変位するパルスを生成することができる。
【００７３】
図６〜図８に示すタイムチャートに応じて動作させると、上述のパルス信号（クロック信号）を生成することができる。その際、微小時間δの信号を付加するために、タイミング回路１８が、それぞれタイミングの異なるパルスを生成するＴＦＦ１１、１２、３１、３２、３３、及び３４の出力を切り替える。
【００７４】
また、タイミング回路１７は、パルス信号に微小時間δの信号変化を実現するために、レジスタ６及び７のレジスタ値に応じて生成される基本パルス信号に係る情報および２３で生成される加減算情報を必要に応じて加算又は減算（補数＋１を加算）する。すなわち、２３で生成された加算値、減算値を７−１，７−２のフルアダーで加算して、必要な制御情報を生成する。この７−１，７−２のフルアダー演算は、下位の微小ＰＷＭ変動用ｂｉｔの演算用の回路で、δの値を１増分させるためには１を加算し、δの値を１減算させるためには、１の補数＋１の値を加算させる。
【００７５】
上位のＰＷＭ回路への桁上げ、桁下げは、１５（桁下げ）のアダーが実施する。上位のＰＷＭ回路への桁上げの場合には、定数値１５−２がアダー１５に与えられ、上位のＰＷＭ回路への桁下げは、定数値１５−４がアダー１５に与えられる。そして、定数値１５−２又は１５−４がアダー１４の出力結果と加算されるように、タイミング回路１７は制御信号２−７及び２−１５を制御する（そのために、１７のタイミング回路は、１６のセレクタと、１５−３のセレクタを切り替え、１４のアダーの加算結果に１５−２の固定値を加算するか、１５−４の固定値を加算するか、または加算しないか、条件を判別して制御する）。
【００７６】
ＤＦＦ５のＱ出力信号が遅延バッファ５３及び１ショット回路５２を介してＤＦＦ４及び５に与えられ、ＤＦＦ４及び５をリセットするので，ＤＦＦ４及び５のＱ出力端子から出力される制御信号が基本クロックの１周期内で初期化される。その結果、図４に示すＰＷＭ信号生成装置では、基本クロックの２分周の信号まで容易に微小時間δの変調をかけた信号を生成することができる。
【００７７】
タイミング回路１８は、下位ビット制御回路２３で下位ビット情報が生成される都度、それまでに加算された結果に対してフルアダーで加算を行い、その加算結果をクロック選択制御回路２４に与える。これによって、セレクタ１３が制御されて、微小時間δを加味したパルス信号が出力端子２１に出力制御される。
【００７８】
なお、タイミング回路１７は、下位ビット制御回路２３で下位ビット情報が生成される都度、それまでに加算された結果と下位ビット情報とを比較する。そして、それまでに加算された結果が”０”で、次に下位ビット制御回路２３で生成された下位ビット情報を加えた結果が”１”以上であると、タイミング回路１７は出力端子２−７に”１”をたて、アダー１４の出力結果に”１”を加えた値をレジスタ２に設定する。また、それまでに加算された結果が”１”以上で、次に下位ビット制御回路２３で生成される下位ビット情報を加えた結果が”０”であると、タイミング回路１７は出力端子２−１５に”１”をたて、アダー１４の出力結果が１減算された値をレジスタ２に設定する。
【００７９】
ここで、図４に示す下位ビット制御回路２３についてさらに説明する。
【００８０】
図９は図４に示す下位ビット制御回路２３の構成を示すブロック図である。
【００８１】
図９を参照すると、下位ビット制御回路２３は、（Ｘ＋１）ビットのアップダウンカウンタ３−１（Ｘは０以上の整数）を有している。アップダウンカウンタ３−１のクロック入力端子はゲート３−９を通じて入力端子３−１２の信号が入力され、この入力端子３−１２は図４に示すＤＦＦ５のＱ出力端子に接続されている。
【００８２】
本実施形態では、Ｘ＝０の場合を示しているが，一般的には周波数の微小変調のδに応じて、Ｘは決定される。例えば，δが２（±２δの変調の場合）のときＸ＝１であればよく、通常用いる範囲のＸ値のＭＡＸ値、例えば、７等の値にしておけばよい。
【００８３】
ＣＰＵバス入力端子３−１１は、ＭＡＸ値レジスタ３−２、ＭＩＮ値レジスタ３−３、及び出力モード設定３−１５に接続され、このＣＰＵバス入力端子３−１１は外部のＣＰＵバスに接続される。そして、外部のＣＰＵは当該バスを用いて各レジスタに制御データを書き込む。
【００８４】
ＭＡＸ値レジスタ３−２の制御信号出力端子は、ＭＡＸ値検知回路３−５の一方の入力端子に接続され、ＭＩＮ値レジスタ３−３の制御信号出力端子はＭＩＮ値検知回路３−４の一方の入力端子に接続される。ＭＡＸ値検知回路３−５及びＭＩＮ値検知回路３−４の各々は、例えば、デジタルコンパレータで構成される。そして、ＭＡＸ値検知回路３−５及びＭＩＮ値検知回路３−４の他方の入力端子には、ＭＡＸ値レジスタ３−２及びＭＩＮ値レジスタ３−３のレジスタの情報に対応するアップダウンカウンタ３−１の出力端子が、バス３−１７を介して接続される。さらに、バス３−１７は、出力データ設定回路３−１０のデータ入力端子に接続される。
【００８５】
ＭＩＮ値検知回路３−４及びＭＡＸ値検知回路３―５の検出結果を出力する出力端子は、Ｕ／Ｄ制御回路３−６の制御回路の入力端子に接続される。Ｕ／Ｄ制御回路３−６には、さらに出力モード設定レジスタ３−１５の制御データ出力端子が接続される。そして、Ｕ／Ｄ制御回路３−６のＵ／Ｄ制御信号出力端子がアップダウンカウンタ３−１のＵ／Ｄ制御信号入力端子及びＵ／Ｄ繰り返し回数検知回路３−７に信号線３−２０を介して接続される。
【００８６】
Ｕ／Ｄ繰り返し回数検知回路３−７の出力端子は、偶奇判定回路３−８の入力端子に接続され、偶奇判定回路３−８の出力端子は出力データ設定回路３−１０の入力端子に接続される。そして、出力データ設定回路３−１０の制御信号入力端子には、出力モード設定レジスタ３−１５の制御データ出力端子が接続され、さらに、出力データ設定回路３−１０にはバス３−１７が接続される。
【００８７】
加えて、出力データ設定回路３−１０のオン幅制御情報出力端子が信号出力端子３−１４に接続される。
【００８８】
アップダウンカウンタ３−１のクロック信号入力端子には、２入力ＡＮＤゲート３−９の出力端子が接続され、このＡＮＤゲート３−９の一方の入力端子には、信号入力端子３−１２が接続され、他方の入力端子には、Ｕ／Ｄ制御回路３−６の制御信号出力端子が接続される。
【００８９】
また、Ｕ／Ｄ制御回路３−６において、ＴＦＦ１１のＱ出力がその制御信号入力端子３−２１に入力される。さらに、ＴＦＦ１１のＱ出力は、出力データ設定回路３−１０に制御信号として与えられる。
【００９０】
続いて、図９に示す下位ビット制御回路２３の動作について説明する。まず、外部のＣＰＵがＣＰＵバス入力端子３−１１を介して制御情報をＭＡＸ値レジスタ３−２、ＭＩＮ値レジスタ３−３、及び出力モード設定レジスタ３−１５に書き込む。例えば、ＭＡＸ値レジスタ３−２には制御情報として”１”が書き込まれ、ＭＩＮ値レジスタ３−３には制御情報として”０”が書き込まれる。出力モード設定レジスタ３−１５には、ＰＷＭの微小増減をＯＮタイムでのみ実行するパラメータ”０１”が書き込まれる。
【００９１】
図示の下位ビット制御回路は、図示しないリセット回路を有しており，このリセット回路によってアップダウンカウンタ３−１はイニシャル時（パワーオンリセット時）”０”にリセットされる。また、Ｕ／Ｄ制御回路３−６のＵ／Ｄ制御信号出力端子には、アップダウンカウンタ３−１がクロック毎にアップするカウント値の初期値”１”がリセット時に設定されているものとする。さらに、Ｕ／Ｄ繰り返し回数検知回路３−７のカウント値も”０”に初期化されており、出力データ設定回路３―１０の出力端子には、初期値”０”が設定されている。ここでは、アップダウンカウンタ３−１の出力信号の初期値０がそのまま出力データ設定回路３−１０を通じて、その信号出力端子３−１４に出力されるように動作する。
【００９２】
アップダウンカウンタ３−１、ＭＩＮ値検知回路３−４、ＭＡＸ値検知回路３−５、及びＵ／Ｄ制御回路３−６によって微小変位δの値が決定される。具体的には、アップダウンカウンタ３−１は、Ｕ／Ｄ制御回路３−６によって制御され、ＤＦＦ５のＱ出力を基準として、ＭＩＮ値検知回路３−４のＭＩＮ値とＭＡＸ値検知回路３−５のＭＡＸ値との間をアップ及びダウンする。
【００９３】
図示の例では、アップダウンカウンタ３−１は”０１０１”の変化を繰り返す。Ｕ／Ｄ繰り返し回数検知回路３−７は、この”０１”の繰り返し回数を検知する。Ｕ／Ｄ繰り返し回数検知回路３−７による検知結果は、偶奇判定回路３−８によって偶奇を判定される。そして、偶奇判定回路３−８の判定結果が出力データ設定回路３−１０に設定される。
【００９４】
出力データ設定回路３−１０は、出力モード設定レジスタ３−１５に設定されている値（モード）、アップダウンカウンタ３−１の出力値、及び偶奇判定回路３−８の出力値に応じて信号出力端子３−１４に出力する信号を制御する。
【００９５】
図１０は、図９に示す出力モード設定レジスタ３−１５のレジスタ値に応じた信号出力を説明するための図である。
【００９６】
図１１は、図９に示す出力モード設定レジスタ３−１５のレジスタ値が”０１”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【００９７】
図１２は、図９に示す出力モード設定レジスタ３−１５のレジスタ値が”０２”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【００９８】
図１３は、図９に示す出力モード設定レジスタ３−１５のレジスタ値が”０３”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【００９９】
いま、出力モード設定レジスタ３−１５の設定モードが”０１”のとき、Ｕ／Ｄ制御回路３−６はＴＦＦ１１のＱ出力が”０”の際にアップダウンカウンタ３−１にクロックが印加しないように制御する。つまり、Ｕ／Ｄ制御回路３−６はＡＮＤゲート３−９においてアップダウンカウンタ３−１への信号入力を禁止する。そして、Ｕ／Ｄ制御回路３−６はＵ／Ｄ信号を当該タイミングでＭＩＮ値検知回路３−４及びＭＡＸ値検知回路３−５の比較結果に応じてＤＦＦ５の立ち上がりでラッチして、信号線３−２０に送出する。
【０１００】
Ｕ／Ｄ繰り返し回数検知回路３−７は信号線３−２０の信号をクロックとして、当該入力クロックをＴＦＦによって計数する。偶奇判定回路３−８は、Ｕ／Ｄ繰り返し回数検知回路３−７の検知結果が”１”であると、繰り返しが偶数番目であると判定する。そして、偶奇判定回路３−８は、信号出力端子３−１４に出力する出力データを減算するためのデータを選択する。一方、Ｕ／Ｄ繰り返し回数検知回路３−７の検知結果が”０”であると、偶奇判定回路３−８は繰り返しが奇数番目であると判定する。そして、偶奇判定回路３−８は、信号出力端子３−１４に出力する出力データを加算するためのデータを選択する。
【０１０１】
出力データ設定回路３−１０は、出力モード設定レジスタ３−１５の設定モードに応じて出力データを制御する。そして、出力データ設定回路３−１０はアップダウンカウンタ３−１のカウンタ出力値に応じて、ＴＦＦ１１のＱ出力の信号基準で設定モードを加味した出力データを信号出力端子３−１４に出力する。
【０１０２】
設定モードが”３”である場合には、出力データ設定回路３−１０を除いて、設定モード”１”と同じ制御タイミングで下位ビット制御回路２３は動作する。そして、設定モード”１”である場合に信号出力端子３−１４に現われるＯＮ下位出力値が、ＴＦＦ１１のＱ出力＝１となるタイミングでラッチされ、次のＯＦＦ下位出力値とされる。
【０１０３】
但し、δにおいて２以上の増分がある場合、その増分に対応したタイミングが必要となる。このため、遅延バッファの増設、その遅延クロックによる出力信号を生成するＤＦＦの増設を行う必要がある。そして、増設したＤＦＦを選択して、信号出力するように、セレクタ１３、セレクタ選択回路２４、及びタイミング回路１７及び１８を拡張する必要がある。
【０１０４】
図１４は、図４に示すクロック選択制御回路２４の動作の一例を説明するための図である。そして、図１４（ａ）は図４に示すクロック選択制御回路２４の構成の一例を示すブロック図であり、図１４（ｂ）は図４に示すセレクタ１３による選択動作の一例を示す図である。
【０１０５】
図４及び図１４を参照すると、図４に示すクロック選択制御回路２４は、例えば、デコーダ回路であり、２つの入力端子の組み合わせに応じてクロック信号を出力してセレクタ１３を制御する。つまり、クロック選択制御回路２４はタイミング回路１８の２ビット出力端子ＯＵＴＳＥＬ１及びＯＵＴＳＥＬ２に応じてセレクタ１３を制御する。具体的には、クロック選択制御回路２４はセレクタ１３を制御してＴＦＦ１１のＱ出力、ＴＦＦ１２のＱ出力、ＴＦＦ３１のＱ出力、又はＴＦＦ３２のＱ出力をＰＷＭＯＵＴ２１に出力する。
【０１０６】
図１４（ａ）に示すように、クロック選択制御回路１４は２入力ＡＮＤゲート１１−１〜１１−４及びインバータ１１−５及び１１−６を有している。そして、タイミング回路１８の出力端子ＯＵＴＳＥＬ１に接続される入力端子ＩＮＳＥＬ１がＡＮＤゲート１１−２及び１１−４の一方の入力端子に接続されるとともに、インバータ１１−５の入力端子に接続される。インバータ１１−５の出力端子は、ＡＮＤゲート１１−３及び１１−１の一方の入力端子に接続される。
【０１０７】
タイミング回路１８の出力端子ＯＵＴＳＥＬ２に接続される入力端子ＩＮＳＥＬ２がＡＮＤゲート１１−３及び１１−４の他方の入力端子に接続されるとともに、インバータ１１−６の入力端子に接続される。インバータ１１−６の出力端子はＡＮＤゲート１１−１及び１１−２の他方の入力端子に接続される。
【０１０８】
図１４（ａ）に示す構成のクロック選択制御回路２４では、ＩＮＳＥＬ２及び１の入力値が”００”、”０１”、”１０”、及び”１１”の組み合わせに応じて出力が変化する。例えば、入力値が”００”の際には、ＡＮＤゲート１１−１の出力のみが”１”となる。入力値が”０１”の際には、ＡＮＤゲート１１−２の出力のみが”１”となる。入力値が”１０”の際には、ＡＮＤゲート１１−３の出力のみが”１”となる。そして、入力値が”１１”の際には、ＡＮＤゲート１１−４の出力のみが”１”となる。
【０１０９】
その結果、図１４（ｂ）に示すように、ＩＮＳＥＬ２及び１の入力値が”００”の際には、ＰＷＮＯＵＴ２１にはＴＦＦ１１のＱ出力が出力され、ＩＮＳＥＬ２及び１の入力値が”１０”の際には、ＰＷＭＯＵＴ２１にはＴＦＦ１２のＱ出力が出力される。また、ＩＮＳＥＬ２及び１の入力値が”０１”の際には、ＰＷＭＯＵＴ２１にはＴＦＦ３１のＱ出力が出力される。そして、ＩＮＳＥＬ２及び１の入力値が”１１”の際には、ＰＷＭＯＵＴ２１にはＴＦＦ３２のＱ出力が出力される。
【０１１０】
なお、ＴＦＦ３３及び３４のＱ出力を選択するＳＥＬ０５及びＳＥＬ０６は、図示の例では、ＧＮＤに接続されて選択されないように構成されている。
【０１１１】
図１５は、図４に示す１ショット回路５２の一例を示すブロック図である。
【０１１２】
図１５において、入力端子ＩＮは、２入力ＡＮＤゲート１１−７の一方の入力端子に接続されるとともに、遅延量の大きなインバータ１１−８の入力端子に接続される。そして、インバータ１１−８の出力端子はＡＮＤゲート１１−７の他方の入力端子に接続される。ＡＮＤゲート１１−７の出力端子は１ショット回路の出力端子である１ＳＨＯＴ＿ＯＵＴに接続される。
【０１１３】
入力端子ＩＮが”０”であると、インバータ１１−８の出力は”１”となる。次に、入力端子ＩＮが”０”から”１”に遷移すると、ＡＮＤゲート１１−７の一方の入力端子は”１”となる。一方、インバータ１１−８の出力が接続されているＡＮＤゲート１１−７の他方の端子は”１”となっているが，インバータ１１−８の遅延時間後に”０”となる。このため、ＡＮＤゲート１１−７の出力は、インバータ１１−８の遅延時間分だけ”１”となって、１ＳＨＯＴ＿ＯＵＴからは１ショットパルスが出力される。
【０１１４】
なお、インバータ１１−８は、図４に示すバッファ５３と同等の遅延時間を有しており、これによってＤＦＦ４及び５を確実にリセットする。ＤＦＦ５がリセットされても、１ショット回路５２の出力する１ショットパルスを確実に出力するためバッファ５３が挿入されている。
【０１１５】
図１６は、図４に示すクロック選択制御回路２４の動作の他の例を説明するための図である。そして、図１６（ａ）は図４に示すクロック選択制御回路２４の構成の他の例を示すブロック図であり、図１６（ｂ）は図４に示すセレクタ１３による選択動作の他の例を示す図である。
【０１１６】
なお、図１６（ａ）において、図１４（ａ）に示すクロック選択制御回路２４と同一の構成要素については同一の参照番号を付し、説明を省略する。
【０１１７】
図示のクロック選択制御回路２４は、ＡＮＤゲート１１−１〜１１−４とインバータ１１−５〜１１−６に加えて、レジスタ（ＲＥＧ）１２−１、セレクタ１２−２、及び複合ゲート（ＡＮＤ・ＯＲゲート）１２−３〜１２−８を有している。
【０１１８】
このクロック選択制御回路２４では、ＡＮＤゲート１１−１〜１１−４の出力の接続をレジスタ１２−１、セレクタ１２−１、及び複合ゲート１２−３〜１２−８によって切り替える。
【０１１９】
図示のように、複合ゲート１２−３〜１２−８においてＡＮＤゲートの一方の入力端子はインバータを介してレジスタ１２−１に接続されている。また、複合ゲート１２−３〜１２−８においてＡＮＤゲートの他方の入力端子はそれぞれＡＮＤゲート１１−４の出力端子、ＡＮＤゲート１１−３の出力端子、ＧＮＤ、ＡＮＤゲート１１−２の出力端子、ＧＮＤ、及びＡＮＤ１１−１の出力端子に接続されている。
【０１２０】
レジスタ１２−１はその入力バスがＲＥＧＩＮ端子に接続され、外部ＣＰＵによってデータが設定される。レジスタ１２−１のデータ出力端子がセレクタ１２−２の制御信号入力端子に接続される。
【０１２１】
セレクタ１２−２はその制御入力端子が”１”であると、すなわち、レジスタ１２−１のＱ出力が１のとき、複合ゲート１２−３〜１２−８のＯＲゲートの入力端子に図１６（ａ）の回路に明示されるセレクタ１２−２の入力端子に加わる信号が与えられ、ＳＥＬ０１〜ＳＥＬ０６に出力されることになる。つまり、この条件の場合には、複合ゲート１２−３〜１２−８のＡＮＤゲートの一方の入力端子が”０”となるように、セレクタ１２−２の制御入力端子に加わる信号と逆相の信号が加わってセレクタ１２−２から出力される信号がそのままＳＥＬ０１〜ＳＥＬ０６に出力される。
【０１２２】
セレクタ１２−２の制御入力端子が”０”であると、すなわち、レジスタ１２−１の出力が０のとき、セレクタ１２−２の出力端子には、図示されていないセレクタ１２−２の他方のＧＮＤに接地された入力端子が接続され、全て”０”が出力される。複合ゲート１２−３〜１２−８のＯＲゲートの一方の入力端子は、全て”０”となる。一方、ＯＲゲートの他方の入力端子は、ＡＮＤゲートの出力端子に接続されているから、当該タイミングで一方の入力端子が全て”１”となり、他方の入力端子の入力信号が直接ＳＥＬ０１〜ＳＥＬ０６に出力される。
【０１２３】
前述のように、レジスタ１２−１は、外部ＣＰＵにおいてそのレジスタ値が制御可能となっており、外部ＣＰＵは必要に応じてレジスタ１２−１のレジスタ値を”１”又は”０”に切り替える。レジスタ１２−１のレジスタ値が”１”の場合には、上述した動作と同様の動作が行われる。
【０１２４】
レジスタ１２−１のレジスタ値が”０”の場合には、ＩＮＳＥＬ１及びＩＮＳＥＬ２の値の組み合わせによってＰＷＭＯＵＴ２１（図４）に出力される出力信号の選択が、レジスタ１２−１のレジスタ値が”１”のときと変化する。ＩＮＳＥＬ１及び２がそれぞれ”０”及び”１”であると、ＴＦＦ３１のＱ出力がＴＦＦ１２のＱ出力に変更されて出力される。ＩＮＳＥＬ１及び２がそれぞれ”１”及び”０”であると、ＴＦＦ２のＱ出力がＴＦＦ３３のＱ出力に変更されて出力される。また、ＩＮＳＥＬ１及び２がそれぞれ”１”及び”１”の場合には、ＴＦＦ３２のＱ出力がＴＦＦ３４のＱ出力に変更されて出力される。これによって、出力信号の微変調特性を変更することができる。
【０１２５】
図１７は、図４に示すＰＷＭ信号生成装置を用いた通信装置の一例を示すブロック図である。
【０１２６】
図１７において、図示の通信装置は図４で説明したＰＷＭ信号生成装置１３−２及び１３−３を有している。そして、これらＰＷＭ信号生成装置１３−２及び１３−３はＣＰＵ１３−１に接続されるとともに、調歩同期方式通信モジュール１３−４及び１３−５に接続されている。ＣＰＵ１３−１とＰＷＭ信号生成装置１３−２及び１３−３には外部クロック端子１３−６からクロック信号端子１３−１６を介して外部クロックが与えられる。
【０１２７】
ＣＰＵ１３−１のバス信号線は、バス１３−１３を介してＰＷＭ信号生成装置１３−２〜１３−３及び通信モジュール１３−４〜１３−５に接続されており、ＣＰＵ１３−１はこのバス１３−１３を介してＰＷＭ信号生成装置１３−２〜１３−３及び通信モジュール１３−４〜１３−５に備えられた制御レジスタにデータを設定する。ＣＰＵ１３−１は通信モジュール１３−４及び１３−５に対してその他の通信用データも設定する。
【０１２８】
ＣＰＵ１３−１はバス１３−１３を介してＰＷＭ信号生成装置１３−２〜１３−３及び通信モジュール１３−４〜１３−５に初期化データを設定する。続いて、ＣＰＵ１３−１はバス１３−１３を介してＰＷＭ信号生成装置１３−２及び１３−３に制御データを書き込む。
【０１２９】
例えば，ＣＰＵ１３−１は通信モジュール１３−４に対して基本クロックの４分周のクロックが信号線１３−１４を介して供給されるように、ＰＷＭ信号生成装置１３−２のオフタイムレジスタ６及びオンタイムレジスタ７の値を書き替える。また、ＣＰＵ１３−１は通信モジュール１３−５に対して８分周の基本クロックが信号線１３−１５の信号線を介して供給されるように、ＰＷＭ信号生成装置１３−３のオフタイムレジスタ６及びオンタイムレジスタ７の値を書き替える。
【０１３０】
４分周の場合には、オフタイムレジスタ６及びオンタイムレジスタ７の各々には、”１０Ｈ”が書き込まれる。８分周の場合には、オフタイムレジスタ６及びオンタイムレジスタ７の各々には、”１１０Ｈ”が書き込まれる。さらに、ＰＷＭ信号生成装置１３−２及び１３−３において、下位ビット制御回路２３のレジスタにそれぞれ異なったレジスタ値が書き込まれる。
【０１３１】
例えば、ＰＷＭ信号生成装置１３−２においてＭＡＸ値レジスタ３−２のレジスタ値及びＭＩＮ値レジスタ３−３のレジスタ値がそれぞれ”１”及び”０”を設定し、ＰＷＭ信号生成装置１３−３においてはＭＡＸ値レジスタ３−２のレジスタ値及びＭＩＮ値レジスタ３−３のレジスタ値をそれぞれ”２”及び”１”と設定することによって、通信モジュール１３−４及び１３−５のクロックの微調周期変動範囲を互いに変えることができる。なお、ＯＮタイムが固定で、オフタイムを変調することが有利である場合には、出力モード設定レジスタ３−１５には”０１”が書き込まれる。
【０１３２】
このようにして、ＰＷＭ信号生成装置１３−２及び１３−３の設定を行えば、ＰＷＭ信号生成装置１３−２は、信号線１３−１４を通じて、ＰＷＭ信号生成装置１３−３は信号線１３−１５を通じて通信モジュール１３−４及び１３−５のクロックを互いに異なった範囲のパルス幅変調で実現することができる。また、変化範囲についてノイズスペクトル的に問題が生じる場合には、クロック選択制御回路２４のレジスタの設定を変更すれば、パルス幅の変調のモードを変えることができる。
【０１３３】
上述のように、本実施の形態によるＰＷＭ信号生成装置では、基準クロックを倍以上の周波数にすることなく、基準クロックの１周期以下の範囲でクロックに微小時間変調をかけることができる。そして、ＰＬＬを用いることなく、しかも高周波クロックを用いる必要がなく、回路規模を小さくしてＳＳＣＧを実現することができる。
【０１３４】
加えて、複数通信を同時に実行するＡＳＩＣ等において、互いに異なるＳＳＣＧを用いてクロックを同時に複数生成して、ノイズを削減することができる。
【０１３５】
以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。
【０１３６】
例えば、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記録媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【符号の説明】
【０１３７】
１ カウンタ
２，６，７ レジスタ
３ コンパレータ
４，５，１０ ＤＦＦ（Ｄタイプフリップフロップ）
８，９，１３，１５−３，１６ セレクタ
１１，１２，３１，３２，３３，３４ ＴＦＦ（（Ｔタイプフリップフロップ）
１４，１５ アダー
１７，１８ タイミング回路
２３ 下位ビット制御回路
２４ クロック選択制御回路
【技術分野】
【０００１】
本発明は、ＰＷＭ信号生成装置に関し、特に、ノイズレベルを低減することのできるＰＷＭ信号生成装置に関する。
【背景技術】
【０００２】
一般に、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の集積回路では、その内部クロックにおけるノイズを低減する必要がある。従来、ノイズの低減のため、ＳＳＣＧ（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ（周波数変調機能付きクロック発生回路）が用いられている。このＳＳＣＧでは、クロック信号の周波数を僅かに変動させて、クロック信号の周波数スペクトラムのピーク値を下げている。これによって、放射雑音等のノイズを低減させている。
【０００３】
例えば、ＳＳＣＧを用いた送信装置において、通信放射雑音を低減させるため、ＰＬＬ回路において、基本クロック信号から高速クロック信号を生成し、ＰＷＭ信号生成回路によって高速クロック信号を最小単位として通信クロック信号及び受信タイミング信号の各々を独立した任意の時間長のＰＷＭ信号として生成するようにしたものがある（特許文献１参照）。
【０００４】
ここでは、通信クロック信号においてそのオフタイム幅をパルス毎に変更して、任意の時間長において同一のパルス幅の通信クロック信号と同一のパルス数を有する通信クロック信号（つまり、ＰＷＭ信号）を生成するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２２４５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に記載の手法では、ＰＬＬ回路を複数の送信装置に適用しようとすると、不可避的に回路規模が増大するばかりでなく、効果的に放射雑音を低減することが困難となる。さらに、生成されるＰＷＭ信号の周期が、ＰＬＬ回路で生成する基本クロック信号の整数倍となって、ノイズを分散させることが困難となる。加えて、ノイズの強度が高いスペクトラムに対してはピーク値を下げることが難しい。いずれにしても、特許文献１に記載の手法では、回路規模を小さくして、効果的に放射雑音等のノイズを低減することが難しいという課題がある。
【０００７】
従って、本発明の目的は、回路規模を小さくして効果的に放射雑音等のノイズを低減することのできるＰＷＭ信号生成装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明によるＰＷＭ信号生成装置は、基準クロックに応じて動作してＰＷＭ信号を生成するＰＷＭ信号生成装置において、前記基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成するクロック生成手段と、前記基準クロックに応じて前記変動クロックを第１のＰＷＭ信号として出力する第１のＰＷＭ出力制御手段と、前記基準クロックを所定の時間遅延させた遅延クロックに応じて前記変動クロックを第２のＰＷＭ信号として出力する第２のＰＷＭ出力制御手段と、前記第１及び前記第２のＰＷＭ信号を選択的に前記ＰＷＭ信号として出力する選択手段とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＰＷＭ信号の周波数を僅かに変動させて出力する際、回路規模を小さくして効果的に放射雑音等のノイズを低減することができるという効果がある。
【図面の簡単な説明】
【００１０】
【図１】一般的なＰＷＭ信号生成装置の一例を示すブロック図である。
【図２】図１に示すＰＷＭ信号生成装置の動作を説明するためのフローチャートである。
【図３】本発明の実施の形態によるＰＷＭ信号生成装置の一例についてその概念を説明するためのブロック図である。
【図４】図３で説明した動作原理を用いたハードウェア構成の一例を示す図である。
【図５】図４に示すタイミング回路の一例を説明するための図であり、（ａ）はその構成の一例を示すブロック図、（ｂ）は（ａ）に示すフルアダーの真理値表を示す図である。
【図６】図４に示すＰＷＭ信号生成装置の動作を説明するためのタイムチャートの一例を示す図である。
【図７】図４に示すＰＷＭ信号生成装置の動作を説明するためのタイムチャートの他の例を示す図である。
【図８】図４に示すＰＷＭ信号生成装置の動作を説明するためのタイムチャートのさらに他の例を示す図である。
【図９】図４に示す下位ビット制御回路の構成を示すブロック図である。
【図１０】図９に示す出力モード設定レジスタのレジスタ値に応じた信号出力を説明するための図である。
【図１１】図９に示す出力モード設定レジスタのレジスタ値が”０１”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【図１２】図９に示す出力モード設定レジスタのレジスタ値が”０２”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【図１３】図９に示す出力モード設定レジスタのレジスタ値が”０３”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【図１４】図４に示すクロック選択制御回路の動作の一例を説明するための図であり、（ａ）は図４に示すクロック選択回路の構成の一例を示すブロック図、（ｂ）は図４に示すセレクタによる選択動作の一例を示す図である。
【図１５】図４に示す１ショット回路の一例を示すブロック図である。
【図１６】図４に示すクロック選択制御回路の動作の他の例を説明するための図であり、（ａ）は図４に示すクロック選択制御回路の構成の他の例を示すブロック図、（ｂ）は図４に示すセレクタ１３による選択動作の他の例を示す図である。
【図１７】図４に示すＰＷＭ信号生成装置を用いた通信装置の一例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態によるＰＷＭ信号生成装置について図面を参照して説明する。
【００１２】
まず、本発明の実施の形態によるＰＷＭ信号生成装置の理解を容易にするため、一般的なＰＷＭ信号生成装置の一例について説明することにする。
【００１３】
図１は、一般的なＰＷＭ（パルス幅変調）信号生成装置の一例を示すブロック図である。
【００１４】
図１を参照すると、図示のＰＷＭ信号生成装置は、自走のｎビット（一般的には，ｎはニブル（ｎｉｂｂｌｅ）の整数倍）で構成されたバイナリーカウンタ２０１を有している。レジスタ２０２はバイナリーカウンタ２０１と同一のビット長（レジスタ長）で構成されている。デジタルコンパレータ２０５はバイナリーカウンタ２０１及びレジスタ２０２の各々のＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）〜ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）をビット毎に比較して、全ビットの値が一致した際にその出力を“１”とする。
【００１５】
デジタルコンパレータ２０５の出力は、信号線２１０に出力され、Ｔ−フリップフロップ（以下ＴＦＦという）２０６のＴ入力端子に入力されるとともに、ＣＰＵ２０４の割り込み入力端子に入力される。ＲＯＭ２０３にはデータ及び実行プログラムが記録され、ＣＰＵ２０４はＲＯＭ２０３をアクセスしてデータ及び実行プログラムを読み込む。さらに、ＣＰＵ２０４にはレジスタ２０２の出力が信号線２０９を介して入力され、ＣＰＵ２０４の演算出力端子は信号線２１２を介してレジスタ２０２の信号入力端子に接続されている。
【００１６】
システムクロックが信号線２０７を介してカウンタ２０１とＣＰＵ２０４のクロック信号入力端子とに与えられ、さらに、システムクロックは、同期をとるため、デジタルコンパレータ２０５に与えられる。そして、カウンタ２０１の制御信号入力端子Ｒには、ＣＰＵ２０４の制御信号出力端子が信号線２１３を介して接続されている。
【００１７】
図２は、図１に示すＰＷＭ信号生成装置の動作を説明するためのフローチャートである。
【００１８】
図１及び図２を参照して、いまシステムリセットが行われ（ステップＳ２１）、ＣＰＵ２０４は動作可能な状態となると、ＣＰＵ２０４はＲＯＭ２０３からＰＷＭの制御情報、例えば，信号波形のロウ（Ｌ）レベル期間のデータ（以下、Ｌレベルデータと呼ぶ）を読み出す（ステップＳ２２）。そして、ＣＰＵ２０４は当該データをレジスタ２０２にセットする（ステップＳ２３）。ＣＰＵ２０４は信号線２１３を介してカウンタ２０１にカウント開始信号を送出する（ステップＳ２４）。これによって、カウンタ２０１はカウントを開始する。
【００１９】
カウンタ２０１が、例えば、バイナリアップカウンタであるとすると、カウンタ２０１は信号線２０７を介して入力されるシステムクロックに同期してカウントアップする。そして、デジタルコンパレータ２０５はカウンタ２０１のカウント値とレジスタ２０２にセットされたＬレベルデータとを比較して（ステップＳ２５）、カウント値とＬレベルデータとが一致するか否かを判定する（ステップＳ２６）。カウント値とＬレベルデータとが一致すると（ステップＳ２６において、ＹＥＳ）、デジタルコンパレータ２０５は、信号線２１０上に“１”を示す信号を出力する。
【００２０】
ＣＰＵ２０４は、信号線２１４を介して予めクリア信号をＴＦＦ２０６に送って、ＴＦＦ２０６をリセットする。このため、デジタルコンパレータ２０５の出力が”１”となると、ＴＦＦ２０６の出力信号が反転し（ステップＳ２７）、出力端子２１１に現われる出力信号が“Ｌ”から“Ｈ”に変化する。
【００２１】
一方、デジタルコンパレータ２０５の出力はＣＰＵ２０４に対する割り込み信号となる。ＣＰＵ２０４が割り込み信号を検出すると（ステップＳ２８）、ＣＰＵ２０４はＲＯＭ２０３から、信号波形を新たに生成するハイ（Ｈ）レベルの期間のデータ（以下、Ｈレベルデータという）を読み出す（ステップＳ２９）。そして、ＣＰＵ２０４はＨレベルデータとレジスタ２０３にセットされたデータ（レジスタデータ）との和を求めて、和データとしてレジスタ２０２に再セットする。（ステップＳ３０）。この際、ＣＰＵ２０４は和のキャリーは切り捨てる。
【００２２】
その後、図示のステップＳ３１〜Ｓ３４において同様の動作を繰り返す。そして、ＣＰＵ２０４は、ステップＳ３５においてＲＯＭから次のＬレベルデータを読み出し、このＬレベルとレジスタデータとを加算してレジスタ２０２にセットする（ステップＳ３６）。その後、処理はステップＳ２５に戻って、以後同様にして処理が繰り返される。この結果、出力端子２１１から所望のＰＷＭ信号が出力される。
【００２３】
ここで、図１に示すＰＷＭ信号生成装置を適用したＰＷＭ信号生成装置の一例について説明する。
【００２４】
図３は、本発明の実施の形態によるＰＷＭ信号生成装置の一例についてその概念を説明するためのブロック図である。
【００２５】
図３を参照して、図示のＰＷＭ信号生成装置は、図１に示す構成に加えてバッファ２５０、ＴＦＦ（Ｔタイプフリップフロップ）２５１、及びセレクタ（選択手段）２５２を有している。そして、図３に示す例では、ＣＰＵ（制御手段）２０４の処理が後述するように図１で説明したＣＰＵ２０４の処理と異なり、さらに、ＴＦＦ２０６として同期型ＴＦＦが用いられる。
【００２６】
図３に示すＰＷＭ信号生成装置では、バッファ２５０の入力端子がクロック信号線２０７に接続され、バッファ２５０の出力端子がＴＦＦ２５１のクロック入力端子に接続されている。ＴＦＦ２５１のリセット端子は信号線２１４に接続されており、ＴＦＦ２５１のＱ出力端子は、２入力セレクタ２５２の一方の入力端子に接続されている。また、２入力セレクタ２５２の他方の入力端子には、ＴＦＦ２０６のＱ出力端子が接続されている。なお、基準クロックはカウンタ２０７（カウント手段）に与えられ、カウンタ２０７は基準クロックのパルス数をカウントする。そして、カウンタ２０７はカウント値をデジタルコンパレータ２０５（比較手段）に与える。
【００２７】
さらに、２入力セレクタ２５２の出力端子は、信号出力端子２１１に接続されており、２入力セレクタ２５２の制御信号入力端子は、ＣＰＵ２０４の制御信号出力端子に接続されている。ＴＦＦ２０６のクロック入力端子は、クロック信号線２０７に接続されており、ＴＦＦ２５１及び２０６のＴ入力端子は信号線２１０に接続されている。
【００２８】
図３に示す例では、説明を簡単にするため、追加クロックを単一のバッファ２５０による遅延クロックとしている（つまり、バッファ２５０によって、基準クロックを所定の遅延時間遅延させて、遅延クロックとしている）。ＲＯＭ２０３にはオン期間（ＯＮ期間）を示すオンタイム情報及びオフ期間（ＯＦＦ期間）を示すオフタイム情報（パルス幅データ）が格納されている。そして、オンタイム情報及びオフタイム情報におけるＬＳＢを、追加クロック（遅延クロック）に対応する情報（以下、ＬＳＢ情報と呼ぶ）とする。
【００２９】
ＬＳＢ情報（予め規定されたビット）が”０”（第１の値）であると、２入力セレクタ２５２に対する入力がＴＦＦ２０６のＱ出力端子に接続され、かつＴＦＦ２０６の出力信号がクロック信号線２０７上のクロック信号の立ち上がりに同期して出力される。
【００３０】
一方、図２で説明したように、ＬＳＢ情報とレジスタ２０２（レジスタ手段）にセットされたレジスタデータ（レジスタ値）とを加算した結果が”１”（第２の値）であると、ＬＳＢのビット時間分だけ出力タイミングをずらす必要が生じる。このため、ＣＰＵ２０４は、ＴＦＦ２５１の出力信号が出力端子２１１に出力されるように、２入力セレクタ２５２に制御信号を送出する。この結果、出力端子２１１に現われる出力信号はバッファ２５０の遅延時間分（例えば、δ時間分）だけ遅れて出力されることになる。その後、ＬＳＢ情報を立てないと、このクロックのタイミングで動作が持続される。
【００３１】
このように、セレクタ２５２は選択的にＴＦＦ２０６及びＴＦＦ２５１に接続されることになる。
【００３２】
一方、ビット情報を１減らす情報をＬＳＢ情報に加えれば，次のＰＷＭ信号生成タイミングにおいて、それ以前のＬＳＢ情報と加算された結果を”０”にして、ＴＦＦ２０６の出力が２入力セレクタ２５２によって選択されて、結果的に出力端子２１１から出力される出力信号（クロック信号）の周波数が変動することになる。
【００３３】
図３に示す例においては、ＣＰＵ２０４、レジスタ２０２、カウンタ２０１、及びデジタルコンパレータ２０５が基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成するクロック生成手段として機能している。また、ＴＦＦ２０６が基準クロックに応じて変動クロックを第１のＰＷＭ信号として出力する第１のＰＷＭ出力制御手段として機能し、ＴＦＦ２５１が基準クロックを所定の時間遅延させた遅延クロックに応じて変動クロックを第２のＰＷＭ信号として出力する第２のＰＷＭ出力制御手段として機能する。
【００３４】
続いて、図３で説明した動作原理を用いたＰＷＭ信号生成装置の一例について説明する。
【００３５】
図４は、図３で説明した動作原理を用いたＰＷＭ信号生成装置のハードウェア構成の一例を示す図である。
【００３６】
図４に示すＰＷＭ信号生成装置では、フリーランカウンタ１、このフリーランカウンタ１と同一のビット幅を有するレジスタ２、及びアダー（加算器）１４を有している。最も簡単な例では、２進フリーランカウンタ、２進のアダーが用いられる。図示の例では、フリーランカウンタ１のカウント値とレジスタ２のレジスタ値とをクロックのカウント毎に比較する。そして、一致したタイミングでレジスタ値にＯＮ幅データ又はＯＦＦ幅データを交互にアダー１４によって加算する。この加算値がレジスタ２に再設定される。さらに、一致信号が出力される毎に出力レジスタの値をトグルして、ＰＷＭ信号を生成する。なお、ビット数は、任意のＮビット（Ｎは２以上の整数）で実現することができる。
【００３７】
ここでは、一致信号が出力される毎、つまり、クロックの立ち上がりにおいてトグルするレジスタとして、ＴＦＦ１１、１２、３１、３２、３３、３４を備えている。そして、ＴＦＦ１１、１２、３１、３２、３３、及び３４にそれぞれバッファ２６〜３０によってＣＬＫ＿ＩＮ端子から与えられるクロック信号を所定の遅延時間ずらして加える。
【００３８】
ＴＦＦ１１、１２、及び３１〜３４のＱ出力端子は、それぞれセレクタ１３の入力端子に接続されており、セレクタ１３において、ＴＦＦ１１、１２、及び３１〜３４のいずれかの出力信号をＰＷＭＯＵＴ出力端子２１にＰＷＭ信号として出力する。そして、セレクタ１３によって逐次ＰＷＭ信号を切り替えて、周波数、オンタイム、及びオフタイムの微調整を行う。
【００３９】
いま、Ｎ＝８とすると、フリーランバイナリカウンタ１は８ビットカウンタとなり、レジスタ２は８ビット長８のレジスタとなる。そして、コンパレータ３はビット毎にカウンタ１のカウント値とレジスタ２のレジスタ値とを比較する。そして、全ビットの値が一致すると、コンパレータ３は”１”を示す出力信号（比較結果信号）を出力する。コンパレータ３の出力信号はＤＦＦ４のＤ入力端子に与えられる。さらに、コンパレータ３の出力信号はＴＦＦ１１、１２、及び３１〜３４のＴ入力端子に与えられる。
【００４０】
これらＴＦＦ１１、１２、及び３１〜３４の各々は、Ｔ入力端子に”１”が現われると、そのクロック端子に与えられるクロック信号がＬレベルからＨレベルに立ち上がる際、出力信号が反転するように動作する。
【００４１】
ＴＦＦ１１のクロック入力端子には、ＣＬＫ＿ＩＮ端子２０から与えられるクロック信号が入力される。ＣＬＫ＿ＩＮ端子２０はバッファ２６の入力端子に接続されている。そして、バッファ２６〜３０が順次接続され、バッファ２６〜３０の出力端子はそれぞれＴＦＦ１２及び３１〜３４のクロック入力端子に接続されている。
【００４２】
さらに、ＣＬＫ＿ＩＮ入力端子２０は、カウンタ１及びＤＦＦ４のクロック入力端子に接続されている。ＴＦＦ１１、１２、及び３１〜３４のＱ出力端子は、それぞれセレクタ１３の入力端子に接続され、セレクタ１３の出力端子はＰＷＭＯＵＴ出力端子２１に接続されている。そして、ＴＦＦ１１、１２、及び３１〜３４のＱ出力信号はセレクタ１３の選択制御端子に印加される選択信号に応じていずか１つが選択されてＰＷＭＯＵＴ出力端子２１に出力される。
【００４３】
なお、セレクタ１３の選択制御端子は、クロック選択制御回路２４の出力端子に接続されている。また、ＴＦＦ１１のＱ出力端子はＤＦＦ１０のＤ入力端子に接続されている。
【００４４】
図示のＰＷＭ信号生成装置は、タイミング回路１７及び１８を有している。図５は図４に示すタイミング回路１７及び１８の一例を説明するための図である。そして、図５（ａ）はその構成の一例を示すブロック図であり、図５（ｂ）は図５（ａ）に示すフルアダー７−１及び７−２の真理値表を示す図である。
【００４５】
図５（ａ）において、タイミング回路１７はＰＷＭ出力信号のタイミングを微小変調するための制御信号情報が入力される度に加算する。タイミング回路１８は、この加算結果に応じてＰＷＭＯＵＴに出力されるべき出力信号を選択するための制御信号を生成する。さらに、タイミング回路１７は、後述する補正情報を生成する。
【００４６】
図４、図５（ａ）、及び図５（ｂ）を参照して、タイミング回路１８の制御信号出力端子、つまり、ＤＦＦ２−８、７−７のＱ出力端子は、それぞれＯＵＴＳＥＬ１及びＯＵＴＳＥＬ２端子２−１０及び７−９を介して、クロック選択制御回路２４（図４）に接続されている。ＤＦＦ２−８及び７−７のクロック入力端子は、ＣＰ入力端子２−９を介してＤＦＦ４（図４）のＱ出力端子に接続されている。
【００４７】
また、ＤＦＦ２−８のＤ入力端子は、フルアダー７−１のＳ出力端子に接続されている。そして、ＤＦＦ７−７のＤ入力端子は、フルアダー７−２のＳ出力端子に接続されている。フルアダー７−１及び７−２は、２つのデータ入力端子Ａ及びＢとキャリー入力端子Ｃｉ、キャリー出力端子Ｃ、及び加算結果出力端子Ｓを有している。フルアダー７−１及び７−２の各々は、図５（ｂ）の真理値表に示すように非同期に動作する。
【００４８】
フルアダー７−１のＣｉ入力端子は、接地（ＧＮＤ）されており、この結果、フルアダー７−１のＣｉ入力端子には常にゼロが入力される。フルアダー７−１のＡ入力端子は入力端子２−５に接続され、そのＳ出力端子はＤＦＦ２−２のＤ入力端子に接続されている。そして、ＤＦＦ２−２のＱ出力端子がフルアダー７−１のＢ入力端子に接続されている。
【００４９】
フルアダー７−１のＣ出力端子はフルアダー７−２のＣｉ入力端子に接続されている。フルアダー７−２のＡ入力端子は入力端子７−８に接続され、そのＳ出力端子はＤＦＦ７−１０のＤ入力端子に接続されている。そして、ＤＦＦ７−１０のＱ出力端子がフルアダー７−２のＢ入力端子に接続されている。なお、フルアダー７−２のＣ出力端子はオープンとなっている。
【００５０】
クロック入力端子２−１８は、ＤＦＦ２−２及び７−１０のクロック入力端子に接続されている。ＤＦＦ２−２のＱバー出力端子は、２入力ＡＮＤゲート２−１１の一方の入力端子に接続されている。ＤＦＦ２−２のＤ入力端子は、２入力ＯＲゲート７−３の一方の入力端子に接続されている。ＤＦＦ７−１０のＤ入力端子は、２入力ＯＲゲート７−３の他方の入力端子に接続されている。２入力ＯＲゲート７−３の出力端子は２入力ＡＮＤゲート７−４の一方の入力端子とインバータ２−１４の入力端子とに接続されている。
【００５１】
２入力ＡＮＤゲート７−４の出力端子は出力端子２−７に接続されている。また、ＯＲゲート２−１２の一方の入力端子がＤＦＦ７−１０のＱ出力端子に接続され、ＯＲゲート２−１２の他方の入力端子がＤＦＦ２−２のＱ出力端子に接続されている。ＯＲゲート２−１２の出力端子はＡＮＤゲート２−１３の一方の入力端子に接続され、ＡＮＤゲート２−１３の他方の入力端子はインバータ２−１４の出力端子に接続されている。ＡＮＤゲート２−１３の出力端子は出力端子２−１５に接続されている。また、ＡＮＤゲート７−４の他方の入力端子は、２−１１の２入力ＡＮＤゲートの出力端子に接続され、２−１１の他方の入力端子は、７−１０のＱバー出力端子に接続されている。
【００５２】
出力端子２−７及び２−１５は、それぞれ２入力ＯＲゲート５４（図４）の入力端子に接続され、出力端子２−１５はさらにセレクタ１５−３の制御信号入力端子に接続されている。２入力ＯＲゲート５４の出力端子は、セレクタ１６の制御信号入力端子に接続されている。
【００５３】
ＤＦＦ４のＱ出力端子はレジスタ２のクロック入力端子に接続されるとともに、ＤＦＦ５のＤ入力端子に接続されている。ＤＦＦ５のＱ出力端子は、ＤＦＦ１０のクロック入力端子に接続されている。また、ＤＦＦ５のＱ出力端子はクロック入力端子２−１８に接続されている。ＤＦＦ５のクロック端子はｃｌｋ＿ＩＮ入力端子２０に接続され、ＤＦＦ５はこの信号の立下り毎にＤ入力の信号がＱ出力端子に出力されるように、クロックの逆相でデータをラッチするように動作する。
【００５４】
クロック微調制御回路２３のオン幅制御情報出力端子３−１４−１及びオフ幅制御情報制御信号出力端子３−１４−２がそれぞれセレクタ８の入力端子に接続されている。そして、クロック微調制御回路２３はセレクタ８の選択信号入力端子の情報によって各々２ビットからなる２つの制御信号のいずれかをセレクタ８の出力端子に接続する。セレクタ８の出力端子は、そのＬＳＢ側がタイミング回路１７の入力端子２−５に接続され、ＭＳＢ側が入力端子７−８に接続されている。
【００５５】
基本波形データ入力用レジスタ６及び７はＰＷＭを生成するためのレジスタであり、基本波形データ入力用レジスタ６及び７はセレクタ９の入力端子に接続されている。そして、基本波形データ入力用レジスタ６及び７はセレクタ９の選択信号入力端子によって、レジスタ６及び７のいずれか一方の信号を出力端子９に接続する。セレクタ８及び９の選択信号入力端子は、ＤＦＦ１０のＱ出力端子に接続されている。アダー１４は非同期に動作し、セレクタ９の出力端子に出力された信号とレジスタ２の出力端子に出力された信号とを加算して、アダー１４の出力端子に出力する。
【００５６】
アダー１４の出力端子はセレクタ１６の一方の入力端子群に接続されるとともに、アダー１５の一方のバス入力端子に接続されている。アダー１５の出力がセレクタ１６の他方の入力端子群に接続されている。アダー１５の他方のバス入力端子群には、セレクタ１５−３の出力端子が接続され、セレクタ１５−３の一方のセレクタ入力端子には、定数値”０００００００１Ｂ”１５−２が加わり、その他方のセレクタ入力端子には定数値１５−４の”１１１１１１１１Ｂ”１５−４が加わる。出力端子２−１５が”１”のとき、定数値１５−４で示す値がアダー１５で加算される。２−１５が“０”のとき、定数値１５−２で示す値がアダー１５で、アダー１４での演算結果と加算される。すなわち、定数値１５−２及び１５−４のうち選択された定数値が、アダー１４の出力値と非同期に加算演算されて、アダー１５の出力端子に出力される。
【００５７】
なお、上述の構成では、カウンタ又はレジスタがオーバーフローしてゼロにイニシャライズしても、持続的にＰＷＭの信号を生成することができるカウンタ構成、レジスタ構成、及びアダー構成が必要である。原則的にバイナリーで演算する場合には、バイナリーカウンタを用いれば、最もシンプルな構成となるが、他の構成をもちいるようにしてもよい。
【００５８】
セレクタ１６の出力バスはレジスタ２の入力バスに接続されている。ＯＲ回路５０、１ショット回路５２、及び遅延バッファ５３は、原クロックの２分周クロックまで生成できるタイミングを生成するために付加されている。ＯＲ回路５０、１ショット回路５２、及び遅延バッファ５３による信号制御のため、ＤＦＦ４及び５はＲＳＴＸがゼロの際に初期化される。すなわち、ＤＦＦ４及び５のＱ出力端子がゼロとなるように、ＯＲ回路５０の一端とインバータ５１とを介してＲＳＴＸからの信号が入力される。
【００５９】
つまり、ＲＳＴＸがインバータ５１の入力端子に接続され、インバータ５１の出力端子がＯＲ回路５０の一方の入力端子に接続され、ＯＲ回路５０の他方の入力端子は１ショット回路５２の出力端子に接続されている。１ショット回路５２の入力端子は遅延バッファ５３の出力端子に接続され、遅延バッファ５３の入力端子はＤＦＦ５のＱ出力端子に接続されている。また、ＯＲ回路５０の出力端子はＤＦＦ４及び５のＤＦＦのリセット端子に接続されている。
【００６０】
図６〜図８は、図４に示すＰＷＭ信号生成装置の動作を説明するためのタイムチャートである。
【００６１】
図６〜図８に示すタイムチャートでは、説明の便宜上Ｎ＝８とした例が示されている。また、図４に示すＰＷＭ信号生成装置では、リセット回路が示されていないが、リセットの際カウンタ１及びレジスタ６及び７を除いて全てのＤＦＦのＱ出力端子の値は非同期にゼロに初期化されるものとする。また、レジスタ２もゼロに初期化され、ＴＦＦ１１及び１２のＱ出力端子もゼロに初期化される。但し、レジスタ６、７、１５−２、及び１５−４は、リセットの際においても変化しない固定値が予め与えられるレジスタとする。
【００６２】
Ｎ＝８であるため、カウンタ１及び、レジスタ２のビット長は８ビットであり、カウンタ１はリセットの際にそのＱ出力が”ＦＦ”にリセットされるものとする。
【００６３】
ここで、リセット解除後のＰＷＭ信号生成装置の動作について説明する。なお、予めレジスタ６には”２Ｈ”の値が、レジスタ７にも”２Ｈ”の値が設定されているものとする。
【００６４】
図４及び図６〜図８を参照して、カウンタ１はＣＬＫ＿ＩＮ２０のクロックの立ち上がり毎に１カウントアップして、リセット解除後１クロックが立ち上がるとカウンタ１は”ＦＦ”から１カウントアップして”００”となる。その結果、カウンタ１の値（カウント値）はレジスタ２の値と同一の値となる（リセットでレジスタは”００”に初期化されている）。
【００６５】
これによって、当該タイミングにおいてコンパレータ３の出力端子の値が”１”となり、その次のクロックの立下りで、ＴＦＦ１２のＱ出力端子が”１”となる。さらに、その次のクロックの立上がりで、ＤＦＦ４のＱ出力端子に”１”がセットされるとともに、ＴＦＦ１１のＱ出力端子も”１”にセットされる。
【００６６】
従って、レジスタ２にオンタイムレジスタ７のＬＳＢ１ビットを除く全てのビット情報とレジスタ２のレジスタ値”０”との加算結果がラッチされる。ここでは、レジスタ２に”２Ｈ＃の値が設定されることになる（つまり、オンタイムレジスタ７の値である”２Ｈ”が設定される）。
【００６７】
リセットの際、レジスタ１０のＱ出力端子は”０”に初期化されており、当該条件では，ＯＮレジスタ７のデータ及び下位ビット制御回路２３の初期出力値が、セレクタ９及び８を介してアダー１４とタイミング回路１７及び１８の入力データとして設定される。
【００６８】
後述するように、下位ビット制御回路２３の初期値は”０”であるから、図５（ａ）に示す入力端子２−５及び７−８には、値”０”が印加される。ＤＦＦ２−２及び７−１０は予めリセットされているので、そのＱ出力端子は”０”である。このため、フルアダー７−１及び７−２のＳ出力端子には”０”が出力される。従って、ＤＦＦ４のＱ出力端子に”１”がセットされたタイミングで、フルアダー７−１のＳ出力端子の出力信号”０”がＤＦＦ２−８にラッチされ、フルアダー７−２のＳ出力端子の出力信号”０”がＤＦＦ７−７にラッチされる。
【００６９】
セレクタ１３は、下位ビット制御回路２３及びクロック選択制御回路２４の初期化よってＴＦＦ１１の出力を出力端子２１に出力するモードが設定されている。同時に当該タイミングにおいては、タイミング回路１７の出力端子２−１５及び２−７は”０”となり、セレクタ１６はアダー１４の出力端子がレジスタ２に接続されるモードとなっている。
【００７０】
カウンタ１は１カウントアップされて、コンパレータ３の出力端子が”０”となる。次にＣＬＫ＿ＩＮ２０に入力されるクロックの立下りで、ＤＦＦ４のＱ出力端子の”１”が、ＤＦＦ５のＱ出力端子にラッチされる。その結果、ＤＦＦ１０のＱ出力端子にＴＦＦ１１のＱ出力端子にセットされた”１”がラッチされ、セレクタ８及び９の選択制御端子における選択情報が”１”から”０”に変更される。そしてセレクタ８及び９の出力端子には、オフタイムレジスタ６のデータ及びこれに対応する下位ビット制御情報がそれぞれ下位ビット制御回路２３及オフタイムレジスタ６から出力される。
【００７１】
つまり、セレクタ９の出力端子からの出力信号は、オンタイムレジスタ７のデータからオフタイムレジスタ６のデータに切り替えられ、”２Ｈ”から”２Ｈ”に変化する（同一のデータである）。また、セレクタ８の出力は下位ビット制御回路２３のオンタイムのビットデータからオフタイムのＬＳＢのビットデータに替わる。
【００７２】
このようにして、ＰＷＭ信号生成装置は図６〜図８に示すタイミングで動作して、下位ビット制御回路２３がその制御信号を図６〜図８に示すタイミングで出力する。これによって、図６〜図８に示すオンタイムでのみ微小時間δで変位するパルスを生成することができる。
【００７３】
図６〜図８に示すタイムチャートに応じて動作させると、上述のパルス信号（クロック信号）を生成することができる。その際、微小時間δの信号を付加するために、タイミング回路１８が、それぞれタイミングの異なるパルスを生成するＴＦＦ１１、１２、３１、３２、３３、及び３４の出力を切り替える。
【００７４】
また、タイミング回路１７は、パルス信号に微小時間δの信号変化を実現するために、レジスタ６及び７のレジスタ値に応じて生成される基本パルス信号に係る情報および２３で生成される加減算情報を必要に応じて加算又は減算（補数＋１を加算）する。すなわち、２３で生成された加算値、減算値を７−１，７−２のフルアダーで加算して、必要な制御情報を生成する。この７−１，７−２のフルアダー演算は、下位の微小ＰＷＭ変動用ｂｉｔの演算用の回路で、δの値を１増分させるためには１を加算し、δの値を１減算させるためには、１の補数＋１の値を加算させる。
【００７５】
上位のＰＷＭ回路への桁上げ、桁下げは、１５（桁下げ）のアダーが実施する。上位のＰＷＭ回路への桁上げの場合には、定数値１５−２がアダー１５に与えられ、上位のＰＷＭ回路への桁下げは、定数値１５−４がアダー１５に与えられる。そして、定数値１５−２又は１５−４がアダー１４の出力結果と加算されるように、タイミング回路１７は制御信号２−７及び２−１５を制御する（そのために、１７のタイミング回路は、１６のセレクタと、１５−３のセレクタを切り替え、１４のアダーの加算結果に１５−２の固定値を加算するか、１５−４の固定値を加算するか、または加算しないか、条件を判別して制御する）。
【００７６】
ＤＦＦ５のＱ出力信号が遅延バッファ５３及び１ショット回路５２を介してＤＦＦ４及び５に与えられ、ＤＦＦ４及び５をリセットするので，ＤＦＦ４及び５のＱ出力端子から出力される制御信号が基本クロックの１周期内で初期化される。その結果、図４に示すＰＷＭ信号生成装置では、基本クロックの２分周の信号まで容易に微小時間δの変調をかけた信号を生成することができる。
【００７７】
タイミング回路１８は、下位ビット制御回路２３で下位ビット情報が生成される都度、それまでに加算された結果に対してフルアダーで加算を行い、その加算結果をクロック選択制御回路２４に与える。これによって、セレクタ１３が制御されて、微小時間δを加味したパルス信号が出力端子２１に出力制御される。
【００７８】
なお、タイミング回路１７は、下位ビット制御回路２３で下位ビット情報が生成される都度、それまでに加算された結果と下位ビット情報とを比較する。そして、それまでに加算された結果が”０”で、次に下位ビット制御回路２３で生成された下位ビット情報を加えた結果が”１”以上であると、タイミング回路１７は出力端子２−７に”１”をたて、アダー１４の出力結果に”１”を加えた値をレジスタ２に設定する。また、それまでに加算された結果が”１”以上で、次に下位ビット制御回路２３で生成される下位ビット情報を加えた結果が”０”であると、タイミング回路１７は出力端子２−１５に”１”をたて、アダー１４の出力結果が１減算された値をレジスタ２に設定する。
【００７９】
ここで、図４に示す下位ビット制御回路２３についてさらに説明する。
【００８０】
図９は図４に示す下位ビット制御回路２３の構成を示すブロック図である。
【００８１】
図９を参照すると、下位ビット制御回路２３は、（Ｘ＋１）ビットのアップダウンカウンタ３−１（Ｘは０以上の整数）を有している。アップダウンカウンタ３−１のクロック入力端子はゲート３−９を通じて入力端子３−１２の信号が入力され、この入力端子３−１２は図４に示すＤＦＦ５のＱ出力端子に接続されている。
【００８２】
本実施形態では、Ｘ＝０の場合を示しているが，一般的には周波数の微小変調のδに応じて、Ｘは決定される。例えば，δが２（±２δの変調の場合）のときＸ＝１であればよく、通常用いる範囲のＸ値のＭＡＸ値、例えば、７等の値にしておけばよい。
【００８３】
ＣＰＵバス入力端子３−１１は、ＭＡＸ値レジスタ３−２、ＭＩＮ値レジスタ３−３、及び出力モード設定３−１５に接続され、このＣＰＵバス入力端子３−１１は外部のＣＰＵバスに接続される。そして、外部のＣＰＵは当該バスを用いて各レジスタに制御データを書き込む。
【００８４】
ＭＡＸ値レジスタ３−２の制御信号出力端子は、ＭＡＸ値検知回路３−５の一方の入力端子に接続され、ＭＩＮ値レジスタ３−３の制御信号出力端子はＭＩＮ値検知回路３−４の一方の入力端子に接続される。ＭＡＸ値検知回路３−５及びＭＩＮ値検知回路３−４の各々は、例えば、デジタルコンパレータで構成される。そして、ＭＡＸ値検知回路３−５及びＭＩＮ値検知回路３−４の他方の入力端子には、ＭＡＸ値レジスタ３−２及びＭＩＮ値レジスタ３−３のレジスタの情報に対応するアップダウンカウンタ３−１の出力端子が、バス３−１７を介して接続される。さらに、バス３−１７は、出力データ設定回路３−１０のデータ入力端子に接続される。
【００８５】
ＭＩＮ値検知回路３−４及びＭＡＸ値検知回路３―５の検出結果を出力する出力端子は、Ｕ／Ｄ制御回路３−６の制御回路の入力端子に接続される。Ｕ／Ｄ制御回路３−６には、さらに出力モード設定レジスタ３−１５の制御データ出力端子が接続される。そして、Ｕ／Ｄ制御回路３−６のＵ／Ｄ制御信号出力端子がアップダウンカウンタ３−１のＵ／Ｄ制御信号入力端子及びＵ／Ｄ繰り返し回数検知回路３−７に信号線３−２０を介して接続される。
【００８６】
Ｕ／Ｄ繰り返し回数検知回路３−７の出力端子は、偶奇判定回路３−８の入力端子に接続され、偶奇判定回路３−８の出力端子は出力データ設定回路３−１０の入力端子に接続される。そして、出力データ設定回路３−１０の制御信号入力端子には、出力モード設定レジスタ３−１５の制御データ出力端子が接続され、さらに、出力データ設定回路３−１０にはバス３−１７が接続される。
【００８７】
加えて、出力データ設定回路３−１０のオン幅制御情報出力端子が信号出力端子３−１４に接続される。
【００８８】
アップダウンカウンタ３−１のクロック信号入力端子には、２入力ＡＮＤゲート３−９の出力端子が接続され、このＡＮＤゲート３−９の一方の入力端子には、信号入力端子３−１２が接続され、他方の入力端子には、Ｕ／Ｄ制御回路３−６の制御信号出力端子が接続される。
【００８９】
また、Ｕ／Ｄ制御回路３−６において、ＴＦＦ１１のＱ出力がその制御信号入力端子３−２１に入力される。さらに、ＴＦＦ１１のＱ出力は、出力データ設定回路３−１０に制御信号として与えられる。
【００９０】
続いて、図９に示す下位ビット制御回路２３の動作について説明する。まず、外部のＣＰＵがＣＰＵバス入力端子３−１１を介して制御情報をＭＡＸ値レジスタ３−２、ＭＩＮ値レジスタ３−３、及び出力モード設定レジスタ３−１５に書き込む。例えば、ＭＡＸ値レジスタ３−２には制御情報として”１”が書き込まれ、ＭＩＮ値レジスタ３−３には制御情報として”０”が書き込まれる。出力モード設定レジスタ３−１５には、ＰＷＭの微小増減をＯＮタイムでのみ実行するパラメータ”０１”が書き込まれる。
【００９１】
図示の下位ビット制御回路は、図示しないリセット回路を有しており，このリセット回路によってアップダウンカウンタ３−１はイニシャル時（パワーオンリセット時）”０”にリセットされる。また、Ｕ／Ｄ制御回路３−６のＵ／Ｄ制御信号出力端子には、アップダウンカウンタ３−１がクロック毎にアップするカウント値の初期値”１”がリセット時に設定されているものとする。さらに、Ｕ／Ｄ繰り返し回数検知回路３−７のカウント値も”０”に初期化されており、出力データ設定回路３―１０の出力端子には、初期値”０”が設定されている。ここでは、アップダウンカウンタ３−１の出力信号の初期値０がそのまま出力データ設定回路３−１０を通じて、その信号出力端子３−１４に出力されるように動作する。
【００９２】
アップダウンカウンタ３−１、ＭＩＮ値検知回路３−４、ＭＡＸ値検知回路３−５、及びＵ／Ｄ制御回路３−６によって微小変位δの値が決定される。具体的には、アップダウンカウンタ３−１は、Ｕ／Ｄ制御回路３−６によって制御され、ＤＦＦ５のＱ出力を基準として、ＭＩＮ値検知回路３−４のＭＩＮ値とＭＡＸ値検知回路３−５のＭＡＸ値との間をアップ及びダウンする。
【００９３】
図示の例では、アップダウンカウンタ３−１は”０１０１”の変化を繰り返す。Ｕ／Ｄ繰り返し回数検知回路３−７は、この”０１”の繰り返し回数を検知する。Ｕ／Ｄ繰り返し回数検知回路３−７による検知結果は、偶奇判定回路３−８によって偶奇を判定される。そして、偶奇判定回路３−８の判定結果が出力データ設定回路３−１０に設定される。
【００９４】
出力データ設定回路３−１０は、出力モード設定レジスタ３−１５に設定されている値（モード）、アップダウンカウンタ３−１の出力値、及び偶奇判定回路３−８の出力値に応じて信号出力端子３−１４に出力する信号を制御する。
【００９５】
図１０は、図９に示す出力モード設定レジスタ３−１５のレジスタ値に応じた信号出力を説明するための図である。
【００９６】
図１１は、図９に示す出力モード設定レジスタ３−１５のレジスタ値が”０１”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【００９７】
図１２は、図９に示す出力モード設定レジスタ３−１５のレジスタ値が”０２”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【００９８】
図１３は、図９に示す出力モード設定レジスタ３−１５のレジスタ値が”０３”モードである際の下位ビット制御回路の動作を説明するためのタイミングチャートである。
【００９９】
いま、出力モード設定レジスタ３−１５の設定モードが”０１”のとき、Ｕ／Ｄ制御回路３−６はＴＦＦ１１のＱ出力が”０”の際にアップダウンカウンタ３−１にクロックが印加しないように制御する。つまり、Ｕ／Ｄ制御回路３−６はＡＮＤゲート３−９においてアップダウンカウンタ３−１への信号入力を禁止する。そして、Ｕ／Ｄ制御回路３−６はＵ／Ｄ信号を当該タイミングでＭＩＮ値検知回路３−４及びＭＡＸ値検知回路３−５の比較結果に応じてＤＦＦ５の立ち上がりでラッチして、信号線３−２０に送出する。
【０１００】
Ｕ／Ｄ繰り返し回数検知回路３−７は信号線３−２０の信号をクロックとして、当該入力クロックをＴＦＦによって計数する。偶奇判定回路３−８は、Ｕ／Ｄ繰り返し回数検知回路３−７の検知結果が”１”であると、繰り返しが偶数番目であると判定する。そして、偶奇判定回路３−８は、信号出力端子３−１４に出力する出力データを減算するためのデータを選択する。一方、Ｕ／Ｄ繰り返し回数検知回路３−７の検知結果が”０”であると、偶奇判定回路３−８は繰り返しが奇数番目であると判定する。そして、偶奇判定回路３−８は、信号出力端子３−１４に出力する出力データを加算するためのデータを選択する。
【０１０１】
出力データ設定回路３−１０は、出力モード設定レジスタ３−１５の設定モードに応じて出力データを制御する。そして、出力データ設定回路３−１０はアップダウンカウンタ３−１のカウンタ出力値に応じて、ＴＦＦ１１のＱ出力の信号基準で設定モードを加味した出力データを信号出力端子３−１４に出力する。
【０１０２】
設定モードが”３”である場合には、出力データ設定回路３−１０を除いて、設定モード”１”と同じ制御タイミングで下位ビット制御回路２３は動作する。そして、設定モード”１”である場合に信号出力端子３−１４に現われるＯＮ下位出力値が、ＴＦＦ１１のＱ出力＝１となるタイミングでラッチされ、次のＯＦＦ下位出力値とされる。
【０１０３】
但し、δにおいて２以上の増分がある場合、その増分に対応したタイミングが必要となる。このため、遅延バッファの増設、その遅延クロックによる出力信号を生成するＤＦＦの増設を行う必要がある。そして、増設したＤＦＦを選択して、信号出力するように、セレクタ１３、セレクタ選択回路２４、及びタイミング回路１７及び１８を拡張する必要がある。
【０１０４】
図１４は、図４に示すクロック選択制御回路２４の動作の一例を説明するための図である。そして、図１４（ａ）は図４に示すクロック選択制御回路２４の構成の一例を示すブロック図であり、図１４（ｂ）は図４に示すセレクタ１３による選択動作の一例を示す図である。
【０１０５】
図４及び図１４を参照すると、図４に示すクロック選択制御回路２４は、例えば、デコーダ回路であり、２つの入力端子の組み合わせに応じてクロック信号を出力してセレクタ１３を制御する。つまり、クロック選択制御回路２４はタイミング回路１８の２ビット出力端子ＯＵＴＳＥＬ１及びＯＵＴＳＥＬ２に応じてセレクタ１３を制御する。具体的には、クロック選択制御回路２４はセレクタ１３を制御してＴＦＦ１１のＱ出力、ＴＦＦ１２のＱ出力、ＴＦＦ３１のＱ出力、又はＴＦＦ３２のＱ出力をＰＷＭＯＵＴ２１に出力する。
【０１０６】
図１４（ａ）に示すように、クロック選択制御回路１４は２入力ＡＮＤゲート１１−１〜１１−４及びインバータ１１−５及び１１−６を有している。そして、タイミング回路１８の出力端子ＯＵＴＳＥＬ１に接続される入力端子ＩＮＳＥＬ１がＡＮＤゲート１１−２及び１１−４の一方の入力端子に接続されるとともに、インバータ１１−５の入力端子に接続される。インバータ１１−５の出力端子は、ＡＮＤゲート１１−３及び１１−１の一方の入力端子に接続される。
【０１０７】
タイミング回路１８の出力端子ＯＵＴＳＥＬ２に接続される入力端子ＩＮＳＥＬ２がＡＮＤゲート１１−３及び１１−４の他方の入力端子に接続されるとともに、インバータ１１−６の入力端子に接続される。インバータ１１−６の出力端子はＡＮＤゲート１１−１及び１１−２の他方の入力端子に接続される。
【０１０８】
図１４（ａ）に示す構成のクロック選択制御回路２４では、ＩＮＳＥＬ２及び１の入力値が”００”、”０１”、”１０”、及び”１１”の組み合わせに応じて出力が変化する。例えば、入力値が”００”の際には、ＡＮＤゲート１１−１の出力のみが”１”となる。入力値が”０１”の際には、ＡＮＤゲート１１−２の出力のみが”１”となる。入力値が”１０”の際には、ＡＮＤゲート１１−３の出力のみが”１”となる。そして、入力値が”１１”の際には、ＡＮＤゲート１１−４の出力のみが”１”となる。
【０１０９】
その結果、図１４（ｂ）に示すように、ＩＮＳＥＬ２及び１の入力値が”００”の際には、ＰＷＮＯＵＴ２１にはＴＦＦ１１のＱ出力が出力され、ＩＮＳＥＬ２及び１の入力値が”１０”の際には、ＰＷＭＯＵＴ２１にはＴＦＦ１２のＱ出力が出力される。また、ＩＮＳＥＬ２及び１の入力値が”０１”の際には、ＰＷＭＯＵＴ２１にはＴＦＦ３１のＱ出力が出力される。そして、ＩＮＳＥＬ２及び１の入力値が”１１”の際には、ＰＷＭＯＵＴ２１にはＴＦＦ３２のＱ出力が出力される。
【０１１０】
なお、ＴＦＦ３３及び３４のＱ出力を選択するＳＥＬ０５及びＳＥＬ０６は、図示の例では、ＧＮＤに接続されて選択されないように構成されている。
【０１１１】
図１５は、図４に示す１ショット回路５２の一例を示すブロック図である。
【０１１２】
図１５において、入力端子ＩＮは、２入力ＡＮＤゲート１１−７の一方の入力端子に接続されるとともに、遅延量の大きなインバータ１１−８の入力端子に接続される。そして、インバータ１１−８の出力端子はＡＮＤゲート１１−７の他方の入力端子に接続される。ＡＮＤゲート１１−７の出力端子は１ショット回路の出力端子である１ＳＨＯＴ＿ＯＵＴに接続される。
【０１１３】
入力端子ＩＮが”０”であると、インバータ１１−８の出力は”１”となる。次に、入力端子ＩＮが”０”から”１”に遷移すると、ＡＮＤゲート１１−７の一方の入力端子は”１”となる。一方、インバータ１１−８の出力が接続されているＡＮＤゲート１１−７の他方の端子は”１”となっているが，インバータ１１−８の遅延時間後に”０”となる。このため、ＡＮＤゲート１１−７の出力は、インバータ１１−８の遅延時間分だけ”１”となって、１ＳＨＯＴ＿ＯＵＴからは１ショットパルスが出力される。
【０１１４】
なお、インバータ１１−８は、図４に示すバッファ５３と同等の遅延時間を有しており、これによってＤＦＦ４及び５を確実にリセットする。ＤＦＦ５がリセットされても、１ショット回路５２の出力する１ショットパルスを確実に出力するためバッファ５３が挿入されている。
【０１１５】
図１６は、図４に示すクロック選択制御回路２４の動作の他の例を説明するための図である。そして、図１６（ａ）は図４に示すクロック選択制御回路２４の構成の他の例を示すブロック図であり、図１６（ｂ）は図４に示すセレクタ１３による選択動作の他の例を示す図である。
【０１１６】
なお、図１６（ａ）において、図１４（ａ）に示すクロック選択制御回路２４と同一の構成要素については同一の参照番号を付し、説明を省略する。
【０１１７】
図示のクロック選択制御回路２４は、ＡＮＤゲート１１−１〜１１−４とインバータ１１−５〜１１−６に加えて、レジスタ（ＲＥＧ）１２−１、セレクタ１２−２、及び複合ゲート（ＡＮＤ・ＯＲゲート）１２−３〜１２−８を有している。
【０１１８】
このクロック選択制御回路２４では、ＡＮＤゲート１１−１〜１１−４の出力の接続をレジスタ１２−１、セレクタ１２−１、及び複合ゲート１２−３〜１２−８によって切り替える。
【０１１９】
図示のように、複合ゲート１２−３〜１２−８においてＡＮＤゲートの一方の入力端子はインバータを介してレジスタ１２−１に接続されている。また、複合ゲート１２−３〜１２−８においてＡＮＤゲートの他方の入力端子はそれぞれＡＮＤゲート１１−４の出力端子、ＡＮＤゲート１１−３の出力端子、ＧＮＤ、ＡＮＤゲート１１−２の出力端子、ＧＮＤ、及びＡＮＤ１１−１の出力端子に接続されている。
【０１２０】
レジスタ１２−１はその入力バスがＲＥＧＩＮ端子に接続され、外部ＣＰＵによってデータが設定される。レジスタ１２−１のデータ出力端子がセレクタ１２−２の制御信号入力端子に接続される。
【０１２１】
セレクタ１２−２はその制御入力端子が”１”であると、すなわち、レジスタ１２−１のＱ出力が１のとき、複合ゲート１２−３〜１２−８のＯＲゲートの入力端子に図１６（ａ）の回路に明示されるセレクタ１２−２の入力端子に加わる信号が与えられ、ＳＥＬ０１〜ＳＥＬ０６に出力されることになる。つまり、この条件の場合には、複合ゲート１２−３〜１２−８のＡＮＤゲートの一方の入力端子が”０”となるように、セレクタ１２−２の制御入力端子に加わる信号と逆相の信号が加わってセレクタ１２−２から出力される信号がそのままＳＥＬ０１〜ＳＥＬ０６に出力される。
【０１２２】
セレクタ１２−２の制御入力端子が”０”であると、すなわち、レジスタ１２−１の出力が０のとき、セレクタ１２−２の出力端子には、図示されていないセレクタ１２−２の他方のＧＮＤに接地された入力端子が接続され、全て”０”が出力される。複合ゲート１２−３〜１２−８のＯＲゲートの一方の入力端子は、全て”０”となる。一方、ＯＲゲートの他方の入力端子は、ＡＮＤゲートの出力端子に接続されているから、当該タイミングで一方の入力端子が全て”１”となり、他方の入力端子の入力信号が直接ＳＥＬ０１〜ＳＥＬ０６に出力される。
【０１２３】
前述のように、レジスタ１２−１は、外部ＣＰＵにおいてそのレジスタ値が制御可能となっており、外部ＣＰＵは必要に応じてレジスタ１２−１のレジスタ値を”１”又は”０”に切り替える。レジスタ１２−１のレジスタ値が”１”の場合には、上述した動作と同様の動作が行われる。
【０１２４】
レジスタ１２−１のレジスタ値が”０”の場合には、ＩＮＳＥＬ１及びＩＮＳＥＬ２の値の組み合わせによってＰＷＭＯＵＴ２１（図４）に出力される出力信号の選択が、レジスタ１２−１のレジスタ値が”１”のときと変化する。ＩＮＳＥＬ１及び２がそれぞれ”０”及び”１”であると、ＴＦＦ３１のＱ出力がＴＦＦ１２のＱ出力に変更されて出力される。ＩＮＳＥＬ１及び２がそれぞれ”１”及び”０”であると、ＴＦＦ２のＱ出力がＴＦＦ３３のＱ出力に変更されて出力される。また、ＩＮＳＥＬ１及び２がそれぞれ”１”及び”１”の場合には、ＴＦＦ３２のＱ出力がＴＦＦ３４のＱ出力に変更されて出力される。これによって、出力信号の微変調特性を変更することができる。
【０１２５】
図１７は、図４に示すＰＷＭ信号生成装置を用いた通信装置の一例を示すブロック図である。
【０１２６】
図１７において、図示の通信装置は図４で説明したＰＷＭ信号生成装置１３−２及び１３−３を有している。そして、これらＰＷＭ信号生成装置１３−２及び１３−３はＣＰＵ１３−１に接続されるとともに、調歩同期方式通信モジュール１３−４及び１３−５に接続されている。ＣＰＵ１３−１とＰＷＭ信号生成装置１３−２及び１３−３には外部クロック端子１３−６からクロック信号端子１３−１６を介して外部クロックが与えられる。
【０１２７】
ＣＰＵ１３−１のバス信号線は、バス１３−１３を介してＰＷＭ信号生成装置１３−２〜１３−３及び通信モジュール１３−４〜１３−５に接続されており、ＣＰＵ１３−１はこのバス１３−１３を介してＰＷＭ信号生成装置１３−２〜１３−３及び通信モジュール１３−４〜１３−５に備えられた制御レジスタにデータを設定する。ＣＰＵ１３−１は通信モジュール１３−４及び１３−５に対してその他の通信用データも設定する。
【０１２８】
ＣＰＵ１３−１はバス１３−１３を介してＰＷＭ信号生成装置１３−２〜１３−３及び通信モジュール１３−４〜１３−５に初期化データを設定する。続いて、ＣＰＵ１３−１はバス１３−１３を介してＰＷＭ信号生成装置１３−２及び１３−３に制御データを書き込む。
【０１２９】
例えば，ＣＰＵ１３−１は通信モジュール１３−４に対して基本クロックの４分周のクロックが信号線１３−１４を介して供給されるように、ＰＷＭ信号生成装置１３−２のオフタイムレジスタ６及びオンタイムレジスタ７の値を書き替える。また、ＣＰＵ１３−１は通信モジュール１３−５に対して８分周の基本クロックが信号線１３−１５の信号線を介して供給されるように、ＰＷＭ信号生成装置１３−３のオフタイムレジスタ６及びオンタイムレジスタ７の値を書き替える。
【０１３０】
４分周の場合には、オフタイムレジスタ６及びオンタイムレジスタ７の各々には、”１０Ｈ”が書き込まれる。８分周の場合には、オフタイムレジスタ６及びオンタイムレジスタ７の各々には、”１１０Ｈ”が書き込まれる。さらに、ＰＷＭ信号生成装置１３−２及び１３−３において、下位ビット制御回路２３のレジスタにそれぞれ異なったレジスタ値が書き込まれる。
【０１３１】
例えば、ＰＷＭ信号生成装置１３−２においてＭＡＸ値レジスタ３−２のレジスタ値及びＭＩＮ値レジスタ３−３のレジスタ値がそれぞれ”１”及び”０”を設定し、ＰＷＭ信号生成装置１３−３においてはＭＡＸ値レジスタ３−２のレジスタ値及びＭＩＮ値レジスタ３−３のレジスタ値をそれぞれ”２”及び”１”と設定することによって、通信モジュール１３−４及び１３−５のクロックの微調周期変動範囲を互いに変えることができる。なお、ＯＮタイムが固定で、オフタイムを変調することが有利である場合には、出力モード設定レジスタ３−１５には”０１”が書き込まれる。
【０１３２】
このようにして、ＰＷＭ信号生成装置１３−２及び１３−３の設定を行えば、ＰＷＭ信号生成装置１３−２は、信号線１３−１４を通じて、ＰＷＭ信号生成装置１３−３は信号線１３−１５を通じて通信モジュール１３−４及び１３−５のクロックを互いに異なった範囲のパルス幅変調で実現することができる。また、変化範囲についてノイズスペクトル的に問題が生じる場合には、クロック選択制御回路２４のレジスタの設定を変更すれば、パルス幅の変調のモードを変えることができる。
【０１３３】
上述のように、本実施の形態によるＰＷＭ信号生成装置では、基準クロックを倍以上の周波数にすることなく、基準クロックの１周期以下の範囲でクロックに微小時間変調をかけることができる。そして、ＰＬＬを用いることなく、しかも高周波クロックを用いる必要がなく、回路規模を小さくしてＳＳＣＧを実現することができる。
【０１３４】
加えて、複数通信を同時に実行するＡＳＩＣ等において、互いに異なるＳＳＣＧを用いてクロックを同時に複数生成して、ノイズを削減することができる。
【０１３５】
以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。
【０１３６】
例えば、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記録媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【符号の説明】
【０１３７】
１ カウンタ
２，６，７ レジスタ
３ コンパレータ
４，５，１０ ＤＦＦ（Ｄタイプフリップフロップ）
８，９，１３，１５−３，１６ セレクタ
１１，１２，３１，３２，３３，３４ ＴＦＦ（（Ｔタイプフリップフロップ）
１４，１５ アダー
１７，１８ タイミング回路
２３ 下位ビット制御回路
２４ クロック選択制御回路
【特許請求の範囲】
【請求項１】
基準クロックに応じて動作してＰＷＭ信号を生成するＰＷＭ信号生成装置において、
前記基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成するクロック生成手段と、
前記基準クロックに応じて前記変動クロックを第１のＰＷＭ信号として出力する第１のＰＷＭ出力制御手段と、
前記基準クロックを所定の時間遅延させた遅延クロックに応じて前記変動クロックを第２のＰＷＭ信号として出力する第２のＰＷＭ出力制御手段と、
前記第１及び前記第２のＰＷＭ信号を選択的に前記ＰＷＭ信号として出力する選択手段とを有することを特徴とするＰＷＭ信号生成装置。
【請求項２】
前記クロック生成手段は、前記基準クロックのパルス数をカウントするカウント手段と、
パルス幅変調におけるそのパルス幅の期間を示すパルス幅データと前記カウント手段によるカウント値とを比較してその比較結果に応じて前記変動クロックを出力する比較手段とを有することを特徴とする請求項１に記載のＰＷＭ信号生成装置。
【請求項３】
前記第１のＰＷＭ出力制御手段は前記基準クロックで動作するＴタイプフリップフロップを有し、
前記第２のＰＷＭ出力制御手段は前記遅延クロックで動作するＴタイプフリップフロップを有することを特徴とする請求項１又は２記載のＰＷＭ信号生成装置。
【請求項４】
前記パルス幅データである前記クロック信号のオン期間を示すオンタイム情報と前記クロック信号のオフ期間を示すオフタイム情報に応じて前記選択手段を制御して、該選択手段に前記第１及び前記第２のＰＷＭ信号を選択的に前記ＰＷＭ信号として出力させる制御手段を有することを特徴とする請求項２記載のＰＷＭ信号生成装置。
【請求項５】
前記制御手段は前記オンタイム情報及び前記オフタイム情報の予め規定されたビットが予め定められた第１の値であると前記選択手段を制御して、前記第１のＰＷＭ信号を選択させることを特徴とする請求項４記載のＰＷＭ信号生成装置。
【請求項６】
前記制御手段は前記オンタイム情報及び前記オフタイム情報の予め規定されたビットと前記レジスタ値とを加算した加算結果が予め定められた第２の値であると前記選択手段を制御して、前記第２のＰＷＭ信号を選択させることを特徴とする請求項４又は５記載のＰＷＭ信号生成装置。
【請求項１】
基準クロックに応じて動作してＰＷＭ信号を生成するＰＷＭ信号生成装置において、
前記基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成するクロック生成手段と、
前記基準クロックに応じて前記変動クロックを第１のＰＷＭ信号として出力する第１のＰＷＭ出力制御手段と、
前記基準クロックを所定の時間遅延させた遅延クロックに応じて前記変動クロックを第２のＰＷＭ信号として出力する第２のＰＷＭ出力制御手段と、
前記第１及び前記第２のＰＷＭ信号を選択的に前記ＰＷＭ信号として出力する選択手段とを有することを特徴とするＰＷＭ信号生成装置。
【請求項２】
前記クロック生成手段は、前記基準クロックのパルス数をカウントするカウント手段と、
パルス幅変調におけるそのパルス幅の期間を示すパルス幅データと前記カウント手段によるカウント値とを比較してその比較結果に応じて前記変動クロックを出力する比較手段とを有することを特徴とする請求項１に記載のＰＷＭ信号生成装置。
【請求項３】
前記第１のＰＷＭ出力制御手段は前記基準クロックで動作するＴタイプフリップフロップを有し、
前記第２のＰＷＭ出力制御手段は前記遅延クロックで動作するＴタイプフリップフロップを有することを特徴とする請求項１又は２記載のＰＷＭ信号生成装置。
【請求項４】
前記パルス幅データである前記クロック信号のオン期間を示すオンタイム情報と前記クロック信号のオフ期間を示すオフタイム情報に応じて前記選択手段を制御して、該選択手段に前記第１及び前記第２のＰＷＭ信号を選択的に前記ＰＷＭ信号として出力させる制御手段を有することを特徴とする請求項２記載のＰＷＭ信号生成装置。
【請求項５】
前記制御手段は前記オンタイム情報及び前記オフタイム情報の予め規定されたビットが予め定められた第１の値であると前記選択手段を制御して、前記第１のＰＷＭ信号を選択させることを特徴とする請求項４記載のＰＷＭ信号生成装置。
【請求項６】
前記制御手段は前記オンタイム情報及び前記オフタイム情報の予め規定されたビットと前記レジスタ値とを加算した加算結果が予め定められた第２の値であると前記選択手段を制御して、前記第２のＰＷＭ信号を選択させることを特徴とする請求項４又は５記載のＰＷＭ信号生成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２２７６９３（Ｐ２０１２−２２７６９３Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９２９７０（Ｐ２０１１−９２９７０）
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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