説明

SRAMメモリセル

【課題】現存のデバイスの欠点を取り除き、さらにSRAM型メモリセルの体積を減少させる。
【解決手段】SRAM型メモリセルであって、絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、2個のアクセストランジスタT1,T4と、2個の伝導トランジスタT2,T5と、2個の充電トランジスタT3,T6とを含み、メモリセルは、トランジスタT1−T6のそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートBG1,BG2を有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第1のバックゲートラインはアクセストランジスタT1,T4に接続し、第2のバックゲートラインは伝導トランジスタT2,T5および充電トランジスタT3,T6に接続し、各々の電位はセル制御動作の型に応じて調整される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、絶縁体上の半導体基板上に形成され、6個のトランジスタを含むSARMメモリセルに関する。
【背景技術】
【0002】
SRAM(Static Random Access Memory)メモリセルは静的ラムメモリ、すなわち定期的なリフレッシュを要しないメモリである。
【0003】
このようなメモリセルは1セットのトランジスタから構成される。
【0004】
この分野の一般的な懸案事項はセルのサイズをいかにして小さくするか、およびいかにして漏れ電流を減少させるかである。
【0005】
SRAMセルがバルク基板上に製造された場合、サイズの減少はより大きい変動を生み、このことは、トランジスタの大きさは小さく減少しすぎてはならず、動作点を見つけるために、読み出しコンポーネントと、書き込みコンポーネントは分離されなくてはならないことを意味する。
【0006】
このことはトランジスタの数の増加(したがって、6から8、または10個へのトランジスタの増加)と、これと共に表面領域の観点から付随する不利益とを引き起こすことがある。
【0007】
その上、「バルク」基板上で、トランジスタは、セル内部にけるトランジスタ自身の機能(転送、充電、伝導)に応じて、異なる大きさを有する。
【0008】
本発明の発明者らは、バックコントロールゲート(back control gate)を備えたFD−SOI型トランジスタ(頭文字は「Fully Depleted SOI」の略であり、SOI基盤上に作られた、完全に空乏化された構造を表す)を使用することを提案した。
【0009】
この点において、非特許文献1および非特許文献2を参照することができる。
【0010】
標準的なSRAMセルは、典型的に6個のトランジスタ、すなわち
−2個のアクセストランジスタまたは転送トランジスタ:これらは一般的にNチャネル電界効果トランジスタ(NFETs)である、
−2個の充電トランジスタ、および2個の伝導トランジスタ、2個のバック結合(back−coupled)インバータを形成するように、2個の対になって結合されている:充電トランジスタは理論的にPチャネルFETトランジスタ(PFETs)であり、伝導トランジスタはNFETトランジスタである、
を備える。
【0011】
上記の文献において、絶縁体の下に形成されているバックコントロールゲートはトランジスタの作動状態をさらに正確に制御するために使用される。
【0012】
バックコントロールゲートは、それぞれのトランジスタの下に形成されたドープされた領域であり、トランジスタのそれぞれの組、およびN+またはP+型アイランド(island)に対応する下層のゲートはいわゆる「STI」(「Shallow Trench Isolation」)によって他から絶縁されている。
【0013】
よって、SRAMセル内では、PFETトランジスタは1個および同じアイランドに属し、一方NFETトランジスタは、P領域によって分離されたアイランド内で1対にグループ化される。
【0014】
実際、これら2個のN領域は周辺において互いに接続し、他の列の同じ型のほかの領域に接続されている。P領域にも同様のことが適用される。
【0015】
Nチャネルトランジスタに対し、バックコントロールゲートを形成している領域はP+型であり、P型ベース基板からはN伝導層によって隔離されている。
【0016】
Pチャネルトランジスタに対し、バックコントロールゲートを形成している領域はN+型である。
【0017】
非特許文献1は、P型の、2個の充電トランジスタに共通しているバックコントロールゲート、およびN型の、アクセストランジスタと伝導トランジスタに共通しているバックコントロールゲートを開示している。
【0018】
非特許文献2では、アクセストランジスタは接地されたバックコントロールゲートを有し、充電トランジスタおよび伝導トランジスタによって形成されているそれぞれの対の組は共通のバックコントロールゲートを有している。
【0019】
しかし、これらのデバイスにおいて、バックコントロールゲートは隔離溝によって制限された井戸を含む。
【0020】
さらに、井戸の列内で作動する選択は、動作モードの促進の助けとはならない。
【0021】
たとえば、非特許文献1は、同じバックコントロールゲートを有する、動作モードに関わらず比が一定になり、したがってさまざまな機能モードに対する改良のためのマージン(margin)を限定するようなNアクセストランジスタとN伝導トランジスタを記述している。
【0022】
よって調査は、現存のデバイスの欠点を取り除き、さらにSRAM型メモリセルの体積を減少させ、したがってムーアの法則に大まかに従い、一方これらセルのパフォーマンスレベルを向上させることに焦点を当てている。
【先行技術文献】
【非特許文献】
【0023】
【非特許文献1】Yamaoka et al.,“SRAM Circuit With Expanded Operating Margin and Reduced Stand−By Leakage Current Using Thin−BOX FD−SOI Transistors”,IEEE Journal of Solid−State Circuits, Vol.41, No.11, Nov.2006
【非特許文献2】Tsuchiya et al.,“Silicon on Thin BOX:A New Paradigm of the CMOSFET for Low−Power and High−Performance Application Featuring Wide−Range Back−Bias Control”,IEEE 2004
【非特許文献3】S.M.Kang and Y.Leblebici,“CMOS Digital Integrated Circuit Design:Analysis and Design”,McGraw−Hill Publishing Co.,New York,NY,2003
【発明の概要】
【0024】
本発明によると、SRAM型メモリセルが提案され、このSRAM型メモリセルは、
−絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、
−2個のアクセストランジスタと、2個の伝導トランジスタと、この伝導トランジスタとともに2個のバック結合インバータを形成するように配置された2個の充電トランジスタとを含み、それぞれのトランジスタは薄膜内に配置されたドレイン領域とソース領域を含み、チャネルはソース領域とドレイン領域との間に延び、フロントゲートはチャネルの上方に位置する、6個のトランジスタと
を含み、メモリセルは、トランジスタのそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートを有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第1のバックゲートラインはアクセストランジスタのバックコントロールゲートを第1の電位に接続し、第2のバックゲートラインは伝導トランジスタおよび充電トランジスタのバックコントロールゲートを第2の電位に接続し、第1および第2の電位はセル制御動作の型に応じて調整されることを特徴とする。
【0025】
このセルのほかの特性によると、
−アクセストランジスタおよび伝導トランジスタはNFETトランジスタであり、充電トランジスタはPFETトランジスタであり、アクセストランジスタのバックコントロールゲートはN+伝導であり、伝導トランジスタおよび充電トランジスタのバックコントロールゲートはN+伝導であり、
−伝導トランジスタおよび充電トランジスタのバックコントロールゲートはバックコントロールゲートの伝導とは反対の伝導の井戸内のチャネルの下方でベース基板内に配置され、
−メモリセルは完全に空乏化されている。
【0026】
本発明の他の主題は、上記されたような複数のメモリセルを含むメモリアレイに関し、それぞれのトランジスタのチャネルは、トランジスタのバックコントロールゲートに電位を加えることによって調整できる、最小の物理幅ではあるが明らかな幅を有する。
【0027】
他の主題は、上記のようなSRAM型メモリセルの製造方法に関し、この方法は、
−絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁体上の半導体基板を提供し、
−埋め込みによってベース基板内にバックコントロールゲートを形成する
ステップを含む。
【0028】
本発明の他の主題は、上記のようなメモリセルを制御する方法に関し、いわゆる「高」正電圧および高電圧より低いいわゆる「低」正電圧またはゼロ電圧が、トランジスタのバックコントロールゲートにバイアスをかけるために定義されており、高電圧または定電圧は動的にトランジスタのバックコントロールゲートに印加される。
【0029】
この制御方法のほかの特徴は、
−スタンドバイ運転では、アクセストランジスタ、伝導トランジスタ、および充電トランジスタのバックコントロールゲートに低電圧が印加され、
−書き込み運転では、アクセストランジスタのバックコントロールゲートに低電圧が印加され、伝導トランジスタ、および充電トランジスタのバックコントロールゲートに高電圧が印加され、
−読み込み運転では、アクセストランジスタのバックコントロールゲートに高電圧が印加され、伝導トランジスタ、および充電トランジスタのバックコントロールゲートに低電圧が印加される。
【0030】
本発明のほかの特徴および利点は、添付の図を参照しながら、以下の詳細な記述によって明らかにされる。
【図面の簡単な説明】
【0031】
【図1】本発明に係るSRAMセルの回路図である。
【図2】SRAMセルのトポロジーを説明する図である。
【図3】図2に示されたセルのA−Aにおける断面図である。
【図4】図2に示されたセルのB−Bにおける断面図である。
【図5】本発明に係る、複数のセルを含むSRAMアレイのトポロジーを説明する図である。
【図6】バックコントロールゲートによってトランジスタの敷居電圧を制御する様相を示す図である。
【発明を実施するための形態】
【0032】
<SRAMセルの構造>
図1は本発明に係るSRAM型メモリセルに対応する回路図を示す。
【0033】
メモリセルは6個のトランジスタT1からT6を含む。
【0034】
これらトランジスタのうちの2個は、アクセストランジスタT1からT4である。
【0035】
トランジスタT1からT4は絶縁体上の半導体基板上に設置され、トランジスタのそれぞれは、トランジスタの振る舞いを調節するために制御されることができるフロントゲートGおよびバックコントロールゲートBG1を有する。
【0036】
バックゲートラインは、2個のアクセストランジスタT1、T4のバックコントロールゲートBG1を1および同じ電圧に接続することが望ましく、このことは容易で安価な制御を可能にするが、またバックコントロールゲートのそれぞれを個別に電圧に接続することも可能である。
【0037】
アクセストランジスタT1、T4それぞれのフロントゲートGはワードラインWLに接続されている。
【0038】
さらに、アクセストランジスタT1、T4それぞれのドレイン電極はビットラインBL1、BL2それぞれに接続され、ビットラインBL2はビットラインBL1を補完する。
【0039】
メモリセルはさらに2個のインバータを含み、それぞれは、電力供給電圧VDDと接地GNDとの間に並列に、充電トランジスタT3、T6および伝導トランジスタT2、T5を含む。
【0040】
これらインバータは本質的に従来知られている方法でバック結合しており、1個のインバータの入力は他のインバータの出力に接続されており、逆も同様である。
【0041】
アクセストランジスタT1、T4と同様、トランジスタT2、T3、T5、およびT6はフロントゲートGに加え、バックコントロールゲートBG2を有することに注目されたい。
【0042】
バックゲートラインは、トランジスタT2、T3、T5、およびT6のバックコントロールゲートBG2を1および同じ電圧に接続することが望ましく、このことは容易で安価な制御を可能にするが、またバックコントロールゲートのそれぞれを個別に電圧に接続することも可能である。
【0043】
バックコントロールゲートBG1およびBG2はトランジスタT2、T3、T5、およびT6のソースおよびドレインから独立し、非接続であることが望ましい。バックコントロールゲートBG1およびBG2に印加される電圧は電力供給電圧VDDと接地GNDとから独立し、値の連続する範囲のいずれの値、たとえばVDD/2またはVDD/3をとりうる。
【0044】
アクセストランジスタT1、T4は、メモリセルの読み出しおよび書き込み動作の間、バック接続インバータへのアクセスを制御するために使用される。
【0045】
それぞれのアクセストランジスタT1、T4のソース電極は、よって、インバータのうちの1個の出力に、およびもう一方のインバータの入力に接続される。
【0046】
図2はSRAMセルのトポロジーを説明する図である。
【0047】
図3は図2に示されたセルのA−Aにおける断面図である。
【0048】
まずアクセストランジスタT1に注目する(説明は第2のアクセストランジスタT4にも有効である)。
【0049】
絶縁体上の半導体基板は絶縁層によってベース基板から隔離された半導体材料の薄膜1を含む。
【0050】
絶縁体上の半導体基板はたとえば絶縁体上のシリコンSOI基板である。
【0051】
望ましい実施形態によると、絶縁層は埋め込み酸化(Buried Oxide、BOX)層である。
【0052】
絶縁層は、たとえば、SiO2によって作られる。
【0053】
トランジスタT1は、ソース領域S、ドレイン領域Dおよびソース領域とドレイン領域の間に延びるフローティングチャネルCを有するNFETトランジスタである。
【0054】
ドレイン領域Dおよびソース領域Sは、トランジスタが完全に空乏化されるように、絶縁BOX層に優先的に接している。よって基板は“FD SOI”とみなされる。
【0055】
トランジスタを部分的に空乏化することも可能であるが、この技術は、半導体材料の薄膜および絶縁層の厚みが大きいために利点が小さく、バックコントロールゲートの効果は非常に小さくなる(たったの数%);さらに、この場合、チャネルはドープされていなければならず、このことは、変動の意味では、バルク基板と同程度の状況に対応する。
【0056】
フロントゲートGは基板表面上でチャネルCの上方を本質的に従来知られている方法で延び、よって誘電体層3から分離されている。
【0057】
本発明との関連で、トランジスタT1のバックコントロールゲートBG1はベース基板2内部、絶縁BOX層の下部にトランジスタのチャネルCに面するように配置される。
【0058】
図3に見られるように、トランジスタT2は(トランジスタT5のように)ソース領域S、ドレイン領域Dおよびソース領域とドレイン領域の間に延びるフローティングチャネルCを有するNFETトランジスタである。
【0059】
ドレイン領域Dおよびソース領域Sは、トランジスタが完全に空乏化されるように、絶縁BOX層に優先的に接している。
【0060】
代わりに、上記のように、トランジスタT2、T3、T5、およびT6を部分的に空乏化することも可能である。
【0061】
フロントゲートGは基板表面上でチャネルCの上方を本質的に従来知られている方法で延び、よって誘電体層3から分離されている。
【0062】
本発明との関連で、トランジスタT3のバックコントロールゲートBG2はベース基板2内部、絶縁BOX層の下部にトランジスタのチャネルCに面するように配置される。
【0063】
単に説明するための例として、絶縁体上の半導体基板の薄膜1の厚さは1.5nmと50nmとの間であり、絶縁BOX層の厚さは1.5nmと50nmとの間である。
【0064】
バックコントロールゲートが他のいかなる動作機能も有さない場合、後者の導電性はFETトランジスタと同じ型(つまり、NチャネルトランジスタではN型導電性、PチャネルトランジスタではP型導電性)であるように選択される。
【0065】
スタンドバイモードにおける漏れ電流を最小にするために、理想的な状態は、すべてのトランジスタで、ドーパント濃度が約1018cm3以上、かつトランジスタのそれぞれとは反対の型の最上部のドープされた領域を有することである。
【0066】
しかし、このことは、それぞれのセルのバックコントロールゲートを個々に再接続する必要があるため、セルの表面積の約50%以上の増加による即時の効果を有する、メモリセルの下の3つの異なるバックコントロールゲートの構成を要求する。
【0067】
望ましい目的は、SRAMセルの表面積を最小にするためにトランジスタの容積を最小にすることであるため、最も適切な交換条件が決定される。
【0068】
よってアクセストランジスタT1、T4はN+型バックコントロールゲートBG1を有するNFETトランジスタである。
【0069】
伝導トランジスタT2、T5はN+型バックコントロールゲートBG2を有するNFETトランジスタである。
【0070】
充電トランジスタT3、T6はN+型バックコントロールゲートBG2を有するPFETトランジスタである。
【0071】
図3および4に示されるように、バックコントロールゲートBG1およびBG2は、P−基板のバイアスと逆のバイアスを有する井戸4および5によってベース基板6から絶縁され、基板2は領域4、5および6を含む。
【0072】
N+型バックコントロールゲートBG1では井戸4はN−型である;N+型バックコントロールゲートBG2では井戸5はP−型である。
【0073】
井戸4、5の電圧は、バックコントロールゲートと井戸の間の電気的接点によって生成された寄生ダイオードが常に反転するように選択され、ダイオードはバックコントロールゲートを井戸およびバックコントロールゲートBG2から絶縁する。
【0074】
本発明は、上記のような複数のSRAMセルを含むメモリアレイにも関する。
【0075】
このようなアレイは図5に示される。
【0076】
アレイは列と行に配列されている。
【0077】
慣例により、列はワードラインWL(この発明の場合トランジスタT2、T3、T5、およびT6のバックコントロールゲートBG2の方向でもある)の方向に表され、図5においては水平であり、行はビットライン(金属から構成される)の方向であり、垂直である(図5には示さず)。
【0078】
アレイは、アプリケーションが要求するだけの列と行を含む。
【0079】
この発明の場合、メモリセルはバックコントロールゲートBG1およびBG2を有するという特別な特徴を有する。
【0080】
インバータのバックコントロールゲートBG2は、一方では(ワードラインWLに対するように)アドレッシングによってデコードされ、もう一方では動作モード(読出しまたは書き込み)によってデコードされる。
【0081】
バックコントロールゲートBG1はアイランドI内のアクセストランジスタを「調節」する(図5参照)。
【0082】
アイランドIは井戸4によってセルの下方で互いに接続される。
【0083】
バックコントロールゲートBG1のN+導電性は、ダイオードの形成を避け、よってトランジスタの下で直接バイアスがかけられるようにするために必要である。
【0084】
<SRAMセルの製造方法>
SRAMセルはマスクを互いに連動させて調整する通常の方法によって製造される。
【0085】
適切な方法は、たとえば非特許文献3の第2章に記述されている。
【0086】
絶縁BOX層の下部の適したレベルは埋め込みによってすべて形成される。
【0087】
<SRAMセルのトランジスタの特性の制御>
本発明との関連で、バックコントロールゲートBG1およびBG2は動的に使用される:これらに印加される電圧は、セル制御動作(スタンドバイ、読み出し、書き込み)にしたがって効率的に調整される。
【0088】
それぞれのトランジスタのバックコントロールゲートに正または負のバイアス(典型的には±0.3V)を印加することにより、トランジスタの特性は個別に調整できる。
【0089】
特に、トランジスタの敷居電圧をオフセットできる。
【0090】
偶然にも、敷居電圧を調整することはチャネルの幅を物理的に調整することと等価である。
【0091】
よって本発明との関連で、チャネルの物理的な幅は一度限りで決定されるが、それぞれのトランジスタに対して個別に、チャネルの見かけの(実効)幅はバックコントロールゲートを制御することにより調整できる。
【0092】
バックコントロールゲートに印加される電圧は調整できるので、本発明はチャネルの見かけの幅の動的な調整の利点を提案する。
【0093】
バックコントロールゲートを介したトランジスタの敷居電圧の変動は以下の式で表される:
th=Vt0−α.VBG
ここでVthはトランジスタの敷居電圧、VBGはバックゲートに印加される電圧、Vt0は名目上の敷居電圧(PまたはN型のバックコントロールゲートのどちらが使用されるかに依存して動作機能によってオフセットされることができる)、およびαはトランジスタの形状に関する係数である。
【0094】
係数αは特に以下の式にしたがってモデル化される:
α=3.toxl/(tSi+3.tox2)、
ここで、toxlはフロントゲートをチャネルから隔離しているゲート誘電層の厚さを指定し、tox2はバックコントロールゲートをチャネルから隔離している絶縁層の厚さを指定し、tSiは薄膜の厚さを指定する。
【0095】
よってトランジスタのバックコントロールゲートのドーピングの型は通常の敷居電圧をオフセットにすることもあり、バックコントロールゲートにバイアスをかけることは敷居電圧を調整することを可能にすることが理解される。
【0096】
したがって(敷居電圧を減少させることで)トランジスタのアクティブ状態において伝導電流IONの増加、および(敷居電圧を増加させることで)トランジスタの非アクティブ状態において漏れ電流IOFFの減少から利益を得ることができる。
【0097】
敷居電圧は、バックコントロールゲートにNトランジスタでは正でPトランジスタではVDDより小さい電圧を印加することで減少させることができる。
【0098】
さらに本発明はゼロまたは正のバックコントロールゲート電圧に限定せず、ゼロまたは負のバックコントロールゲート電圧に拡張する。
【0099】
シリコンおよびBOXの厚さが大きすぎると係数αは急激に減少する。
【0100】
たとえば、Vt0=0.35V、動作機能が0.15Vとすると、敷居電圧Vth=0.5Vが得られる。
【0101】
動作モードが動作のために敷居電圧Vth=0.2Vを要求すると、α=0.3でなければならない(電力供給電圧VDD=1V)。
【0102】
厚さの比がこれを許可しない場合、動作機能は低下し、動作モードによって要求される電圧0.2Vに達する。
【0103】
これらモードによって要求される値0.5Vを「発見」するために他のモードにおいて負のバックコントロールゲート電圧を補償することが明らかに必要である。
【0104】
図6は、絶縁層の下方で、トランジスタのチャネルに面する、ベース基板上に配置されたバックコントロールゲートへのバイアスを印加することによるSOI(または一般的に絶縁誘電体上の半導体:SeIO)基板上に設置されたトランジスタの敷居電圧の制御を示す。
【0105】
図6において、中心の曲線Cnは通常の特性log(ID(VG))(バックコントロールゲートを有しないトランジスタ)の例を表す。
【0106】
以下の値は例に過ぎない。IONの値は技術によって100μA/μmと2000μA/μmとの間を変化することができ、電流IOFFは1fA/μmと30nA/μmとの間を変化することができる。
【0107】
電流ION、IOFFはそれぞれ150μA、5nA/μmと決定される。
【0108】
最も下に位置する曲線CVT-は、0Vで制御される、動作機能と共にバックコントロールゲートの効果のもとでの通常の特性log(ID(VG))を表す。この最も下に位置する曲線は、敷居電圧における増加を示す。電流ION、IOFFはそれぞれ100μA、200pA/μmと決定される。
【0109】
最も上に位置する曲線CVT+は、通常の電力供給電圧VDDで制御される、動作機能なしでバックコントロールゲートの効果のもとでの通常の特性log(ID(VG))を表す。この最も上に位置する曲線は、敷居電圧における減少を示す。電流ION、IOFFはそれぞれ200μA、100nA/μmと決定される。
【0110】
よってバックコントロールゲートに正または負にバイアスをかけ、トランジスタの敷居電圧および特性電流ION、IOFFを調整することにより、CVT-とCVT+の間のすべての範囲をカバーすることができる。
【0111】
本発明によって、電流ION、IOFFの実質的な変化の影響を受ける、電力供給電圧が低くなると大きくなるチャネルの見かけの幅を減少/増加させることができる。
【0112】
この面において、本発明の技術的な面における傾向は、将来には、さらに低い電源供給電圧を使用する電子部品に利用されることに注意されたい。
【0113】
以下に3つの動作モード:スタンドバイ、書き込み、読み取りにおけるメモリセルを制御する方法を詳細に記述する。
【0114】
<スタンドバイモード>
以下の表に示すように、スタンドバイモードでは、アクセストランジスタT1、T4はブロックされ、このことはビットラインBL1およびBL2のインバータを分離する。
【0115】
電力供給電圧VDDはベース基板2およびバックコントロールゲートBG2を含む井戸5に印加され、ゼロ電圧はバックコントロールゲートBG1を含む井戸4に印加される。
【0116】
DDに比べて低い電圧VBG1はアクセストランジスタT1、T4のバックコントロールゲートBG1に印加される。
【0117】
トランジスタT1、T4の敷居電圧はよって増加し、BG電圧が小さい場合も同様である。
【0118】
この結果伝導電流ION、漏れ電流IOFFは最小化される(以下のテーブルでは、記号−で表される)。
【0119】
BG2はトランジスタT2、T3、T5、およびT6のバックコントロールゲートBG2に印加される電圧である。
【0120】
スタンドバイモードでは、VBG2は減少する。
【0121】
NFETトランジスタT2、T5では、漏れ電流は減少する。
【0122】
PFETトランジスタT3、T6では、漏れ電流は高くなる場合がある;しかし、SRAMセルでは、低導電性、低漏洩PFETトランジスタが通常使用される。
【0123】
【表1】

【0124】
メモリセル内部での、ビットラインからの漏れは最小化される。
<書き込みモード>
書き込みモードにおいて、高電源供給電圧がバックコントロールゲートBG1を含む井戸4に印加される;バックコントロールゲートBG2を含む井戸5は接地されたままである。
【0125】
低電圧VBG2はトランジスタT2、T3、T5、およびT6のバックコントロールゲートがインバータを形成するのを維持する。
【0126】
NFETトランジスタT2、T5はよって、PFETトランジスタT3、T6が構造上弱いように、弱いままである。
【0127】
井戸4の電圧はアクセストランジスタT1、T4のバックコントロールゲートBG1を通過する。
【0128】
これは、トランジスタの敷居電圧を減少させ、「ブースト(boosted)」(高い電流ION)させる。
【0129】
(強い)アクセストランジスタに印加される伝導、および弱いインバータは、ビットラインからメモリセルを通過し、書き込みを始める。
【0130】
【表2】

【0131】
<読出しモード>
読出しモードにおいて、低電源供給電圧がバックコントロールゲートBG1を含む井戸4に印加され、これはBG1を通過する。井戸4の下のベース基板は接地されたままである。バックコントロールゲートBG2を含む井戸5は接地されたままである。
【0132】
高い正の電圧VBG2(たとえばVDDのオーダー)はインバータを形成するトランジスタT2、T3、T5、およびT6のバックコントロールゲートBG2に印加される。
【0133】
NFETトランジスタT2、T5は強くなり、これらのチャネルの見かけの幅は増加し、PFETトランジスタT3、T6は弱いままである。
【0134】
アクセストランジスタT1、T4を考慮すると、バックコントロールゲートに印加される電圧VBG1は低い。
【0135】
(弱い)アクセストランジスタに印加される伝導、および強いインバータは、セルの内部をBL電圧によるいかなる撹乱からも保護し、周辺の増幅器によって検出されるための十分な読出し信号を供給する。
【0136】
【表3】

【0137】
本発明の利点は以下の通りである。
【0138】
それぞれのトランジスタのバックゲートに関するFD−SOI型基板の使用は、安全な読み込み、容易な書き込みおよび漏洩を最小化したスタンドバイモードを得るため、トランジスタの見かけの寸法を調整する。
【0139】
さらに、FD−SOI型基板は、ドーピングのランダムな分散によって引き起こされる変動を取り除く、ドープされていないチャネルトランジスタを形成するために使用されることができる。これは、メモリセルの安定性を損なうことなく最小寸法のトランジスタを使用することを可能にする。
【0140】
本発明は、比を動作モードに適合させ、他のモードの正常な動作を損なうことなくそれぞれのモードにおける利得を向上させる。
【0141】
さらに、動作は列で行われ(ワードラインWLに並列に、すべてのセルはこのWL上で作動する)、行のほかのセルを妨げない。
【0142】
これらすべての対策はさらにトランジスタの、よってセルの容積を減少させる。
【0143】
言うまでもなく、述べられた例は単に説明するためのものであり、本発明の応用の範囲を限定するものではない。
【0144】
メモリセルは、電源供給電圧VDDが敷居電圧より小さい、いわゆる「サブ敷居」モード(または「サブ敷居伝導モード」)で動作することができる。
【0145】
このタイプのセルは特に低電源用途において利点がある。
【0146】
本発明に関するSRAMセルは現存する「サブ敷居」セルに対するより小さい電源供給電圧VDDで作動し、敷居電圧は可能な限り減少し、電圧VDDは減少する。
【0147】
漏れ電流は、現存するセル内の漏れ電流よりさらに効率的に減少する。

【特許請求の範囲】
【請求項1】
SRAM型メモリセルであって、
絶縁(BOX)層によってベース基板(2)から隔離された半導体材料の薄膜(1)を含む絶縁基板上の半導体と、
6個のトランジスタ(T1−T6)であって、2個のアクセストランジスタ(T1,T4)と、2個の伝導トランジスタ(T2,T5)と、前記伝導トランジスタ(T2,T5)とともに2個のバック結合インバータを形成するように配置された2個の充電トランジスタ(T3,T6)とを含み、それぞれの前記トランジスタ(T1−T6)は前記薄膜(1)内に配置されたドレイン領域(D)とソース領域(S)を含み、チャネル(C)は前記ソース領域と前記ドレイン領域との間に延び、フロントゲート(G)は前記チャネル(C)の上方に位置する、6個のトランジスタ(T1−T6)と
を含み、前記メモリセルは、前記トランジスタ(T1−T6)のそれぞれが、前記チャネル(C)の下方で前記ベース基板(2)内に形成されたバックコントロールゲート(BG1,BG2)を有し、前記トランジスタの敷居電圧を調整するようにバイアスをかけられ、第1のバックゲートラインはアクセストランジスタの前記バックコントロールゲート(BG1)を第1の電位に接続し、第2のバックゲートラインは前記伝導トランジスタ(T2,T5)および前記充電トランジスタ(T3,T6)の前記バックコントロールゲートを第2の電位に接続し、前記第1および前記第2の電位はセル制御動作の型に応じて調整されることを特徴とするメモリセル。
【請求項2】
前記アクセストランジスタ(T1,T4)および前記伝導トランジスタ(T2,T5)はNFETトランジスタであり、前記充電トランジスタ(T3,T6)はPFETトランジスタであり、前記アクセストランジスタ(T1,T4)の前記バックコントロールゲート(BG1)はN+伝導であり、前記伝導トランジスタ(T2,T5)および前記充電トランジスタ(T3,T6)の前記バックコントロールゲート(BG2)はN+伝導であることを特徴とする請求項1に記載のメモリセル。
【請求項3】
前記伝導トランジスタ(T2,T5)および前記充電トランジスタ(T3,T6)の前記バックコントロールゲート(BG2)は前記バックコントロールゲート(BG2)の伝導とは反対の伝導の井戸(5)内の前記チャネル(C)の下方で前記ベース基板(2)内に配置されることを特徴とする請求項1および2に記載のメモリセル。
【請求項4】
前記メモリセルは完全に空乏化されていることを特徴とする請求項1乃至3のいずれか1項に記載のメモリセル。
【請求項5】
それぞれの前記トランジスタ(T1−T6)の前記チャネルは、前記トランジスタの前記バックコントロールゲート(BG1,BG2)に電位を加えることによって調整できる、最小の物理幅ではあるが明らかな前記幅を有することを特徴とする請求項1乃至4のいずれか1項に記載のメモリセル。
【請求項6】
請求項1に記載のSRAM型メモリセルを製造する方法であって、
絶縁(BOX)層によってベース基板(2)から隔離された半導体材料の薄膜(1)を含む絶縁体上の半導体基板を提供するステップと、
埋め込みによってベース基板内にバックコントロールゲート(BG1,BG2)を形成するステップと
を含むことを特徴とする方法。
【請求項7】
請求項1乃至4のいずれか1項に記載のメモリセルを制御する方法であって、いわゆる「高」正電圧および前記高電圧より低いいわゆる「低」正電圧またはゼロ電圧が、トランジスタ(T1−T6)のバックコントロールゲート(BG1,BG2)にバイアスをかけるために定義されており、高電圧または定電圧は動的に前記トランジスタ(T1−T6)の前記バックコントロールゲート(BG1,BG2)に印加されることを特徴とする方法。
【請求項8】
スタンドバイ運転では、アクセストランジスタ(T1,T4)の前記バックコントロールゲート(BG1)、伝導トランジスタ(T2,T5)、および充電トランジスタ(T3,T6)の前記バックコントロールゲート(BG2)に低電圧が印加されることを特徴とする請求項7に記載の方法。
【請求項9】
書き込み運転では、前記アクセストランジスタ(T1,T4)の前記バックコントロールゲート(BG1)に低電圧が印加され、前記伝導トランジスタ(T2,T5)、および前記充電トランジスタ(T3,T6)の前記バックコントロールゲート(BG2)に高電圧が印加されることを特徴とする請求項7または8に記載の方法。
【請求項10】
読み込み運転では、前記アクセストランジスタ(T1,T4)の前記バックコントロールゲート(BG1)に高電圧が印加され、前記伝導トランジスタ(T2,T5)、および前記充電トランジスタ(T3,T6)の前記バックコントロールゲート(BG2)に低電圧が印加されることを特徴とする請求項7乃至9のいずれか1項に記載の方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公開番号】特開2011−205092(P2011−205092A)
【公開日】平成23年10月13日(2011.10.13)
【国際特許分類】
【外国語出願】
【出願番号】特願2011−50489(P2011−50489)
【出願日】平成23年3月8日(2011.3.8)
【出願人】(507088071)エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ (93)
【Fターム(参考)】